WO2018040484A1 - 一种栅极驱动电路 - Google Patents

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Definitions

  • the first pull-up module comprises a first pull-up transistor, the gate of which receives the pull-up control signal, the source of which receives the node control signal, and whose drain is an output.
  • a first pull-down transistor having a gate receiving the pull-down control signal, a source connected to a gate driving signal output end of the second pull-up module, and a drain connected to a negative potential;
  • a fifth transistor having a gate connected to a drain of the third transistor, a source connected to an output end of the first pull-up module, and a drain connected to a negative potential;
  • FIG. 4 is a signal waveform diagram of an nth-stage gate driving unit of the gate driving circuit shown in FIG. 3;
  • the gate drive signal G(n) of the present stage is output on the gate line.
  • the potential of the node control signal VQ is raised from the first high level 30V to the second high level 50V, so that the potential Q(n) of the Q point is further raised to the second high level 50V.
  • the potential at the K point also increases.
  • the first pull-down transistor T51 and the second pull-down are performed by the gate drive signal G(n+1) outputted by the next-stage gate drive unit.
  • the transistor T52 and the second pull-down transistor T53 are simultaneously turned on, and the potential of G(n) output from the stage, the potential of the K point, and the potential of the Q point are simultaneously pulled down to the negative potential Vss.
  • a third transistor T63 having a gate connected to the drain of the first transistor T61 and a source connected to the source of the first transistor T61;
  • the sixth transistor T66 has a gate connected to the drain of the third transistor T63, a source connected to the gate driving signal output end of the second pull-up module 400, and a drain connected to the negative potential Vss.

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Abstract

一种栅极驱动电路，包括多级栅极驱动单元，每一级栅极驱动单元包括：上拉控制模块（100），其基于前级栅极驱动信号（G(n-1), G(n-2)）输出上拉控制信号（K(n)）；第一上拉模块（200），其与上拉控制模块（100）连接；自举模块（300），其与第一上拉模块（200）连接；第二上拉模块（400），其与第一上拉模块（200）连接；下拉模块（500），其与第一上拉模块（200）和第二上拉模块（400）连接。

Description

一种栅极驱动电路
相关技术的交叉引用
本申请要求享有2016年8月31日提交的名称为“一种栅极驱动电路”的中国专利申请为CN201610797207.5的优先权，其全部内容通过引用并入本文中。
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种用于液晶显示面板的栅极驱动电路。
背景技术
随着显示技术的发展，薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)已经成为了现代IT、视讯产品中重要的显示装置。随着平板显示技术的不断发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已经成为平板显示发展的主要趋势。GOA(Gate-driver On Array)技术现在已经在平板面板中广泛应用，它可以节省栅极驱动芯片的成本，也能够缩减面板边框的宽度，对现在流行的窄边框设计非常有利，是未来面板设计的一个重要技术。
通常的a-Si GOA电路往往都需要设计自举电容。如图1所示，在现有的GOA电路的一个栅极驱动单元中，自举电容一端连接Q点，另外一端连接该栅极驱动单元的用于输出栅极驱动信号的栅极线，当输出栅极驱动信号时，自举电容可以抬升Q点电位，保证该栅极驱动单元的正常输出。
然而，这种电路设计也存在一个缺点。由于自举电容直接连接栅极线，当输出栅极驱动信号时，自举电容一方面抬升Q点电压，另一方面也成为了栅极线的一个寄生电容，直接后果就是造成栅极驱动信号的延迟(RC Delay)更加严重。尤其是，随着面板尺寸的逐渐增大，分辨率的逐渐提高，栅极线的负载电容会越来越大，而按照上述设计，自举电容会使得这个问题更加突出。这样很可能造成面内的像素充电不足，从而降低面板的显示品质。
发明内容
为了解决上述问题，本发明提供了一种新的栅极驱动电路，对其电路结构重新进行了 设计。
本发明提供的栅极驱动电路，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：
上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；
第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；
自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；
第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；
下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。
根据本发明的实施例，上述节点控制信号为方波信号，其脉宽与所述时钟控制信号的脉宽相同。
根据本发明的实施例，上述上拉控制模块包括上拉控制晶体管，其栅极与源极连接，接收前级栅极驱动信号，其漏极输出所述上拉控制信号。
根据本发明的实施例，上述第一上拉模块包括第一上拉晶体管，其栅极接收所述上拉控制信号，其源极接收所述节点控制信号，其漏极为输出端。
根据本发明的实施例，上述自举模块包括自举电容，其两端分别连接所述第一上拉模块的的输出端和上拉控制信号输入端。
根据本发明的实施例，上述第二上拉模块包括第二上拉晶体管，其栅极连接所述第一上拉模块的输出端，其源极接收所述时钟控制信号，其漏极输出所述本级栅极驱动信号。
根据本发明的实施例，上述下拉模块包括：
第一下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位；
第二下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
第三下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的上拉控制信号输入端，其漏极连接负电位。
根据本发明的实施例，上述栅极驱动电路，每一级所述栅极驱动单元还包括：
第一下拉维持模块和第二下拉维持模块，其分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于将所述第一上拉模块的输出端和所述第二上拉模块的栅极驱动信号输出端的电位维持在负电位；其中，所述第一下拉维持控制信号和第二下拉维持控制信号反相。
根据本发明的实施例，上述第一下拉维持模块包括：
第一晶体管，其栅极和源极连接，接收所述第一下拉维持控制信号；
第二晶体管，其栅极接收所述第一上拉模块的输出端的电压信号，其源极连接所述第一晶体管的漏极，其漏极连接负电位；
第三晶体管，其栅极连接所述第一晶体管的漏极，其源极连接所述第一晶体管的源极；
第四晶体管，其栅极连接所述第二晶体管的栅极，其源极连接第三晶体管的漏极，其漏极连接负电位；
第五晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
第六晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
根据本发明的实施例，上述第二下拉维持模块包括：
第七晶体管，其栅极接收所述第二下拉维持控制信号，其源极连接所述上拉控制模块的前级栅极驱动信号的输入端，其漏极连接所述第一上拉模块的输出端；
第八晶体管，其栅极连接所述第七晶体管的栅极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
本发明对栅极驱动电路的电路结构重新进行了设计，使栅极驱动单元中的Q点电位直接由一驱动芯片提供的节点控制信号VQ控制，并改变自举电容的连接方式，使其不再与本级栅极驱动单元的用于输出栅极驱动信号的栅极线连接，从而在不改变相关的电路工作波形的情况下，降低了栅极线的负载，减轻栅极驱动信号的RC延迟现象，对面板的显示效果和信赖性提升都起到显著的改善作用。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚的说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图 做简单的介绍：
图1是现有的栅极驱动电路的第n级栅极驱动单元的电路结构示意图；
图2是图1所示的栅极驱动电路的第n级栅极驱动单元的信号波形图；
图3是本发明第一实施例的第n级栅极驱动单元的电路结构示意图；
图4是图3所示的栅极驱动电路的第n级栅极驱动单元的信号波形图；
图5是本发明第二实施例的第n级栅极驱动单元的电路结构示意图；
图6是图5所示的栅极驱动电路的第n级栅极驱动单元的信号波形图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
下面通过描述对该栅极驱动单元的改进来说明本发明的技术方案。
图1是现有的栅极驱动电路的第n级栅极驱动单元的电路结构示意图。由图1可知，四个晶体管和一个自举电容构成了栅极驱动单元的基本架构。此外，由于非晶硅的可靠性问题，除了这种基本架构之外，还会有一个辅助下拉电路模块，主要用于在栅极线关闭期间确保栅极驱动单元输出和Q点处于低电位状态，提高GOA电路工作的可靠性。从图1可以看出，自举电容Cboost一端与Q点连接，另外一端与栅极线连接，在栅极驱动单元输出栅极驱动信号时，它对Q点电位可以起到拉升的作用，保证栅极驱动单元的正常输出。图2显示了相邻两级栅极驱动单元的控制信号，以及Q点电位和输出的栅极驱动信号的波形图。以第n+1级栅极驱动单元为例，其Q点的电位Q(n+1)分为两段拉升：当第n级栅极驱动单元输出栅极驱动信号G(n)时，第n+1级栅极驱动单元的Q点的电位Q(n+1)第一次拉升，而当第n+1级栅极驱动单元输出栅极驱动信号G(n+1)时，第n+1级栅极驱动单元的Q点的电位Q(n+1)第二次拉升，以保证电路的正常输出。但是正如前文所述，由于自举电容Cboost与输出栅极驱动信号的栅极线直接连接，使得它在拉升Q点电位的同时，也是栅极线的一个寄生电容。由于自举电容Cboost的电容往往都设计地较大，因此会使得栅极线的RC Delay更加严重，严重时会导致面内的像素充电不足，从而影响面板的显示品质。尤其是，在设计大尺寸，高分辨率的面板时，与栅极线直接连接的自举电容已成为了一个非常不利的因素。
针对这一问题，本发明重新设计了栅极驱动单元的电路结构。图3是本发明的一个实施例。下面以图3中的栅极驱动单元为例进行说明，详细描述本发明的技术方案及其工作原理。
如图3所示，第n级栅极驱动单元主要由以下单元构成。
上拉控制模块100，其用于根据前级栅极驱动信号输出上拉控制信号。在本实施例中，该上拉控制模块100由上拉控制晶体管T11构成。上拉控制晶体管T11的栅极与源极连接，接收前级栅极驱动信号，上拉控制晶体管T11的漏极输出上拉控制信号(图中未示出)。其中，所述前级栅极驱动信号优选为本级栅极驱动单元的上一级栅极驱动单元所输出的栅极驱动信号G(n-1)。当然在实际应用时，可以不限于此。例如，所述前级栅极驱动信号还可以是第n-2级栅极驱动单元输出的栅极驱动信号G(n-2)。
第一上拉模块200，其与上拉控制模块100连接，接收上拉控制信号，并根据上拉控制信号和节点控制信号将输出端Q点的电位Q(n)上拉至第一高电平。在本实施例中，第一上拉模块200由第一上拉晶体管T21构成。第一上拉晶体管T21的栅极连接第一上拉模块200的输出端，接收上拉控制信号，源极连接一驱动芯片(图中未示出)，接收节点控制信号VQ，漏极则作为输出端。
自举模块300，其与第一上拉模块200连接，用于当第一上拉模块200的输出端Q点的电位Q(n)根据节点控制信号VQ由第一高电平上升至第二高电平时，将第一上拉模块200的上拉控制信号输入端K点的电位K(n)也上拉至第二高电平。在本实施例中，自举模块300由自举电容Cboost构成，其两端分别与第一上拉模块200的输出端Q点和上拉控制信号输入端K点连接。
第二上拉模块400，其与第一上拉模块200连接，用于当第一上拉模块200的输出端Q点的电位Q(n)上升至第二高电平时，根据时钟控制信号CK输出本级栅极驱动信号G(n)。在本实施例中，第二上拉模块400由上拉晶体管T41构成。第二上拉晶体管T41的栅极连接第一上拉模块200的输出端Q点，源极接收时钟控制信号CK，漏极则作为输出本级栅极驱动信号的输出端。
下拉模块500，其与第一上拉模块200连接，用于根据下拉控制信号将第一上拉模块200的输出端Q点和上拉控制信号输入端K点以及第二上拉模块400的栅极驱动信号输出端的电位下拉至负电位。在本实施例中，该下拉模块500由第一下拉晶体管T51和第二下拉晶体管T52以及第二下拉晶体管T53构成。第一下拉晶体管T51的栅极接收下拉控制信号，源极连接第二上拉模块400的栅极驱动信号输出端，漏极连接负电位。第二下拉晶体管T52的栅极接收下拉控制信号，源极连接第一上拉模块200的输出端Q点，漏 极连接负电位。第三下拉晶体管T53的栅极接收下拉控制信号，源极连接第一上拉模块200的上拉控制信号输入端K点，漏极连接负电位。其中，所述下拉控制信号为后级栅极驱动信号，优选为本级栅极驱动单元的下一级栅极驱动单元输出的栅极驱动信号G(n+1)。当然在实际应用时，可以不限于此。例如，所述后级栅极驱动信号还可以是第n+2级栅极驱动单元输出的栅极驱动信号G(n+2)。
下面详细描述图3中的第n级栅极驱动单元的工作原理。
首先，在上一级栅极驱动单元输出的栅极驱动信号G(n-1)的作用下，上拉控制晶体管T11打开，将K点的电位K(n)升高。在K点的电位的作用下，第一上拉晶体管T21打开，使得节点控制信号VQ与Q点导通。此时节点控制信号VQ为相对较低的第一高电平30V，Q点的电位也因此为相对较低的第一高电平30V。在Q点的电位的作用下，第二上拉晶体管T41打开，使得时钟控制信号CK与用于输出本级栅极驱动信号的栅极线导通。当时钟控制信号CK由-6V切换为30V时，栅极线上输出本级栅极驱动信号G(n)。为了能够更好地输出本级栅极驱动信号G(n)，需要将Q点的电位Q(n)进一步升高。为此，在本实施例中将节点控制信号VQ的电位由第一高电平30V提升至第二高电平50V，使得Q点的电位Q(n)进一步升高至第二高电平50V。在此情形下，由于电容Cboost的耦合作用，K点电位也会随之升高。最后，当本级栅极驱动信号G(n)输出完毕后，在下一级栅极驱动单元输出的栅极驱动信号G(n+1)的作用下，第一下拉晶体管T51和第二下拉晶体管T52以及第二下拉晶体管T53同时打开，将本级输出的G(n)的电位，K点的电位和Q点的电位同时下拉至负电位Vss。
图4是由图3所示的栅极驱动单元构成的电路的实际工作波形图。从图4中可以看到，这组电路中有两个时钟控制信号CK1和CK2，两个节点控制信号VQ_ODD和VQ_EVEN，分别用于相邻的两级栅极驱动单元，即第n级栅极驱动单元和第n+1级栅极驱动单元。Vss是恒压负电位。其中，两个时钟控制信号CK1和CK2反相，两个节点控制信号VQ_ODD和VQ_EVEN是不同电位的方波信号，它们的脉宽与两个时钟控制信号CK1和CK2的脉宽相同。除了节点控制信号之外，时钟控制信号与现有的GOA电路设计完全相同。此外，每一级栅极驱动单元的Q点电位Q(n)和输出的栅极驱动信号G(n)也与现有的GOA电路相同。但是，由于自举电容Cboost位于第一上拉模块200的输出端Q点与上拉控制信号输入端K点之间，不再与栅极线直接连接，降低了栅极线的RC负载，对提升面板的显示品质和改善面板的信赖性是非常有利的。
实施例二
图3所示的6TFT1C结构是本发明所提供的栅极驱动单元的最基本的电路结构。在此基础上，可以有诸多变形和扩展。例如，图5所示的栅极驱动电路就是在图3的基础上增加了两组辅助下拉的电路模块，即第一下拉维持模块600和第二下拉维持模块700。它们分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于至少将第一上拉模块200的输出端Q点和第二上拉模块400的栅极驱动信号输出端的电位维持在低电平(例如负电位Vss)，以保证电路正常工作。其中，第一下拉维持控制信号和第二下拉维持控制信号反相。
优选地，第一下拉维持模块600包括：
第一晶体管T61，其栅极和源极连接，接收第一下拉维持控制信号(在此为时钟控制信号CK)；
第二晶体管T62，其栅极接收第一上拉模块200的输出端Q点的电压信号，其源极连接第一晶体管T61的漏极，其漏极连接负电位Vss；
第三晶体管T63，其栅极连接第一晶体管T61的漏极，其源极连接第一晶体管T61的源极；
第四晶体管T64，其栅极连接第二晶体管T62的栅极，其源极连接第三晶体管T63的漏极，其漏极连接负电位Vss；
第五晶体管T65，其栅极连接第三晶体管T63的漏极，其源极连接第一上拉模块200的输出端Q点，其漏极连接负电位Vss；
第六晶体管T66，其栅极连接第三晶体管T63的漏极，其源极连接第二上拉模块400的栅极驱动信号输出端，其漏极连接负电位Vss。
优选地，第二下拉维持模块700包括：
第七晶体管T71，其栅极接收第二下拉维持控制信号(在此为与时钟控制信号CK反相的XCK)，其源极连接上拉控制模块100的前级栅极驱动信号的输入端，其漏极连接第一上拉模块200的输出端Q点；
第八晶体管T72，其栅极连接第七晶体管T71的栅极，其源极连接第二上拉模块400的栅极驱动信号输出端，其漏极连接负电位Vss。
图5所示的栅极驱动电路的工作原理与图3所示的栅极驱动电路的工作原理大致相同，此处不再赘述。在此需要指出的是，图5所示的栅极驱动电路中，第一下拉维持模块600和第二下拉维持模块700仅将第一上拉模块200的输出端Q点和第二上拉模块400的栅极驱动信号输出端的电位维持在低电平。但是，在实际应用时，也可以通过增加晶体管的方式将第一上拉模块200的上拉控制信号输入端K点的电位也维持在低电平。
图6是由图5所示的栅极驱动单元构成的电路的实际工作波形图。从图6中可以看到，这组电路中有四个时钟控制信号CK1至CK4，四个节点控制信号VQ_1至VQ_4，分别用于相邻的四级栅极驱动单元，即第n级栅极驱动单元至第n+4级栅极驱动单元。相邻两级栅极驱动单元输出的栅极驱动信号有一半的重叠部分。但是每一级栅极驱动单元输出的栅极驱动信号和Q点电位的波形也和传统的栅极驱动单元相同。
在此需要说明的是，虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

  1. 一种栅极驱动电路，包括多级栅极驱动单元，每一级所述栅极驱动单元包括：
    上拉控制模块，其基于前级栅极驱动信号输出上拉控制信号；
    第一上拉模块，其与所述上拉控制模块连接，接收所述上拉控制信号，并根据所述上拉控制信号和节点控制信号将输出端的电位上拉至第一高电平；
    自举模块，其与所述第一上拉模块连接，用于当所述第一上拉模块输出端的电位根据所述节点控制信号上升至第二高电平时，将所述第一上拉模块的上拉控制信号输入端的电位也上拉至第二高电平；
    第二上拉模块，其与所述第一上拉模块连接，用于当所述第一上拉模块的输出端的电位上升至第二高电平时，根据时钟控制信号输出本级栅极驱动信号；
    下拉模块，其与所述第一上拉模块和第二上拉模块连接，用于根据下拉控制信号将所述第一上拉模块的输出端和上拉控制信号输入端，以及所述第二上拉模块的栅极驱动信号输出端的电位下拉至负电位。
  2. 根据权利要求1所述的栅极驱动电路，其中：
    所述节点控制信号为方波信号，其脉宽与所述时钟控制信号的脉宽相同。
  3. 根据权利要求2所述的栅极驱动电路，其中，所述上拉控制模块包括上拉控制晶体管，其栅极与源极连接，接收前级栅极驱动信号，其漏极输出所述上拉控制信号。
  4. 根据权利要求2所述的栅极驱动电路，其中，所述第一上拉模块包括第一上拉晶体管，其栅极接收所述上拉控制信号，其源极接收所述节点控制信号，其漏极为输出端。
  5. 根据权利要求2所述的栅极驱动电路，其中，所述自举模块包括自举电容，其两端分别连接所述第一上拉模块的的输出端和上拉控制信号输入端。
  6. 根据权利要求2所述的栅极驱动电路，其中，所述第二上拉模块包括第二上拉晶体管，其栅极连接所述第一上拉模块的输出端，其源极接收所述时钟控制信号，其漏极输出所述本级栅极驱动信号。
  7. 根据权利要求2所述的栅极驱动电路，其中，所述下拉模块包括：
    第一下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位；
    第二下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
    第三下拉晶体管，其栅极接收所述下拉控制信号，其源极连接所述第一上拉模块的上拉控制信号输入端，其漏极连接负电位。
  8. 根据权利要求1所述的栅极驱动电路，其中，每一级所述栅极驱动单元还包括：
    第一下拉维持模块和第二下拉维持模块，其分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于将所述第一上拉模块的输出端和所述第二上拉模块的栅极驱动信号输出端的电位维持在负电位；其中，所述第一下拉维持控制信号和第二下拉维持控制信号反相。
  9. 根据权利要求2所述的栅极驱动电路，其中，每一级所述栅极驱动单元还包括：
    第一下拉维持模块和第二下拉维持模块，其分别根据第一下拉维持控制信号和第二下拉维持控制信号交替工作，用于将所述第一上拉模块的输出端和所述第二上拉模块的栅极驱动信号输出端的电位维持在负电位；其中，所述第一下拉维持控制信号和第二下拉维持控制信号反相。
  10. 根据权利要求8所述的栅极驱动电路，其中，所述第一下拉维持模块包括：
    第一晶体管，其栅极和源极连接，接收所述第一下拉维持控制信号；
    第二晶体管，其栅极接收所述第一上拉模块的输出端的电压信号，其源极连接所述第一晶体管的漏极，其漏极连接负电位；
    第三晶体管，其栅极连接所述第一晶体管的漏极，其源极连接所述第一晶体管的源极；
    第四晶体管，其栅极连接所述第二晶体管的栅极，其源极连接第三晶体管的漏极，其漏极连接负电位；
    第五晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
    第六晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
  11. 根据权利要求9所述的栅极驱动电路，其中，所述第一下拉维持模块包括：
    第一晶体管，其栅极和源极连接，接收所述第一下拉维持控制信号；
    第二晶体管，其栅极接收所述第一上拉模块的输出端的电压信号，其源极连接所述第一晶体管的漏极，其漏极连接负电位；
    第三晶体管，其栅极连接所述第一晶体管的漏极，其源极连接所述第一晶体管的源极；
    第四晶体管，其栅极连接所述第二晶体管的栅极，其源极连接第三晶体管的漏极，其漏极连接负电位；
    第五晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第一上拉模块的输出端，其漏极连接负电位；
    第六晶体管，其栅极连接所述第三晶体管的漏极，其源极连接所述第二上拉模块的栅 极驱动信号输出端，其漏极连接负电位。
  12. 根据权利要求8所述的栅极驱动电路，其中，所述第二下拉维持模块包括：
    第七晶体管，其栅极接收所述第二下拉维持控制信号，其源极连接所述上拉控制模块的前级栅极驱动信号的输入端，其漏极连接所述第一上拉模块的输出端；
    第八晶体管，其栅极连接所述第七晶体管的栅极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
  13. 根据权利要求9所述的栅极驱动电路，其中，所述第二下拉维持模块包括：
    第七晶体管，其栅极接收所述第二下拉维持控制信号，其源极连接所述上拉控制模块的前级栅极驱动信号的输入端，其漏极连接所述第一上拉模块的输出端；
    第八晶体管，其栅极连接所述第七晶体管的栅极，其源极连接所述第二上拉模块的栅极驱动信号输出端，其漏极连接负电位。
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