WO2017155310A1 - 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체 - Google Patents

세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체 Download PDF

Info

Publication number
WO2017155310A1
WO2017155310A1 PCT/KR2017/002529 KR2017002529W WO2017155310A1 WO 2017155310 A1 WO2017155310 A1 WO 2017155310A1 KR 2017002529 W KR2017002529 W KR 2017002529W WO 2017155310 A1 WO2017155310 A1 WO 2017155310A1
Authority
WO
WIPO (PCT)
Prior art keywords
ceramic substrate
via hole
deposition
conductor
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2017/002529
Other languages
English (en)
French (fr)
Inventor
우경환
박익성
조현춘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amosense Co Ltd
Original Assignee
Amosense Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amosense Co Ltd filed Critical Amosense Co Ltd
Priority to US16/082,931 priority Critical patent/US20190096696A1/en
Priority to CN201780027568.4A priority patent/CN109075125B/zh
Priority to JP2018547348A priority patent/JP6645678B2/ja
Publication of WO2017155310A1 publication Critical patent/WO2017155310A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/46—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a liquid
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/255—Arrangements for cooling characterised by their materials having a laminate or multilayered structure, e.g. direct bond copper [DBC] ceramic substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein

Definitions

  • the present invention relates to a method of filling a via hole of a ceramic substrate, and a via hole filler of a ceramic substrate filled using the same, and more particularly, to a method of filling a via hole of a ceramic substrate without porosity and to using the same.
  • the present invention relates to a filling method for via hall of ceramic board and a filler for via hall of ceramic board using the same.
  • a ceramic DBC (Direct Bonded Copper) substrate in which a metal foil such as copper foil is integrally attached to the ceramic substrate or a ceramic DPC having a copper plating layer formed on the ceramic substrate is widely used.
  • ceramic DBC substrates are used in semiconductor power modules, and have higher heat dissipation characteristics when the leads are placed on existing heat dissipating materials.
  • ceramic DBC substrates do not require inspection processes to check the adhesion state of heat sinks. This board has the advantage of being able to provide semiconductor power modules with improved consistency.
  • the ceramic DBC substrate or the ceramic DBC substrate has been increasingly used as a power semiconductor module for automobiles with the increase of electric vehicles.
  • the ceramic DBC substrate or the ceramic DBC substrate is manufactured by interfacial bonding of a ceramic substrate and a copper copper foil through a high temperature baking process.
  • Via holes for electrically connecting circuit patterns formed on both surfaces of the ceramic substrate in the ceramic DBC substrate or the ceramic substrate including the ceramic DBC substrate are mainly formed by laser processing, and then the conductor is formed by plating or conductive paste therein. have.
  • the via hole of the ceramic substrate which is processed by laser is formed in a shape that gradually decreases in diameter from one surface of the ceramic substrate to the other surface, and when the conductor is formed inside by using plating or conductive paste, the conductor is not completely filled and There was a problem that a number of pores are formed in.
  • a large cavity may be formed in the conductor in the process of forming the conductor in the via hole. In this case, there is a problem in that the operation reliability of the ceramic substrate is greatly reduced.
  • the present invention has been made in view of the above, and a method of filling a via hole of a ceramic substrate and a via hole of a ceramic substrate filled using the same by vacuum melting the conductor in the via hole to fill the via hole of the ceramic substrate without pores
  • the purpose is to provide a filler.
  • a via hole filling method of a ceramic substrate includes a via hole forming step of forming a via hole in a ceramic substrate, a conductor forming step of forming a conductor in the via hole, and a vacuum to melt and cool the conductor in a vacuum state. It includes a melting step.
  • the via hole forming step may form via holes penetrating both sides of the ceramic substrate through laser processing.
  • the via hole may be formed to gradually decrease in diameter from one surface to the other surface.
  • the conductor forming step includes a first deposition process of forming a first deposition conductive layer on the inner circumferential surface of the via hole by physical deposition and a second deposition formation of a second deposition conductive layer on the first deposition conductive layer by physical deposition on the inside of the via hole.
  • the process includes a plating process for forming a plated body by plating in the via hole, and the vacuum melting step may vacuum melt the plated body.
  • the physical vapor deposition method may be one selected from vacuum deposition, evaporation, ebeam deposition, laser deposition, sputtering, and arc ion plating.
  • electrode layers for forming a circuit pattern may be formed on both surfaces of the ceramic substrate, respectively.
  • the first deposition process is formed by depositing a first deposition electrode layer on one surface of a ceramic substrate together with the first deposition conductive layer, and the second deposition process forms a second deposition electrode layer on the first deposition electrode layer together with the second deposition conductive layer.
  • the plating electrode layer is plated on the second deposition electrode layer together with the conductor to form an electrode layer for forming circuit patterns on both surfaces of the ceramic substrate.
  • the via hole filling method of the ceramic substrate according to an embodiment of the present invention may further include a step of polishing and flattening the electrode layer after the vacuum melting step.
  • the via hole filler of the ceramic substrate according to an embodiment of the present invention is a via hole filler of a ceramic substrate including a conductor filled in the via hole of the ceramic substrate, and the conductor has a melting structure that is cured again after the metal is melted. .
  • the conductor may be formed to completely fill the via hole, and the first deposition conductive layer deposited on the inner circumferential surface of the via hole, the second deposition conductive layer deposited on the first deposition conductive layer, and the plating material formed in the via hole. It includes, and the plated body is filled in the via hole in contact with the second deposition conductive layer, it may have a melting structure hardened again after the metal is melted.
  • the via hole filler of the ceramic substrate according to the exemplary embodiment of the present invention may further include electrode layers formed on both surfaces of the ceramic substrate to form circuit patterns, respectively.
  • the electrode layer may include a first deposition electrode layer deposited on both surfaces of the ceramic substrate, a second deposition electrode layer deposited on the first deposition electrode layer on both surfaces of the ceramic substrate, and a plating electrode layer plated on the second deposition electrode layer.
  • the via hole may be formed to gradually decrease in diameter from one side to the other side.
  • the present invention can simply fill the via hole of the ceramic substrate without pores by vacuum melting the conductor in the via hole, thereby simplifying the manufacturing process of the ceramic substrate and reducing the manufacturing cost.
  • the present invention has the effect of completely filling the via hole of the ceramic substrate without pores to improve the operational reliability of the ceramic substrate and to ensure stable operational reliability when used in a high power semiconductor module.
  • FIG. 1 is a process diagram showing an embodiment of a method for filling via holes in a ceramic substrate according to the present invention.
  • Figure 2 is a schematic diagram showing an embodiment of the via hole filling method of the ceramic substrate according to the present invention.
  • Figure 3 is a cross-sectional view showing an embodiment of the via hole filler of the ceramic substrate according to the present invention.
  • FIG. 1 is a process diagram illustrating an embodiment of a via hole filling method of a ceramic substrate according to the present invention
  • FIG. 2 is a schematic view illustrating an embodiment of a via hole filling method of a ceramic substrate according to the present invention.
  • a via hole forming step (S100) of forming a via hole 11 in a ceramic substrate 10, and conducting in the via hole 11 are performed.
  • the via hole 11 penetrating both surfaces of the ceramic substrate 10 through laser processing is formed.
  • the via hole forming step S100 may be formed by drilling in addition to laser processing.
  • a via hole is formed in a required portion of the ceramic substrate 10 (that is, a position according to a predetermined circuit design) by using one method selected from drill processing and laser processing.
  • the via holes 11 are formed to electrically connect circuit patterns respectively formed on both surfaces of the ceramic substrate 10.
  • the via hole 11 is formed by using a laser to have a shape in which the diameter gradually decreases from one surface to the other surface.
  • Conductor forming step S200 a conductor 20 for electrically connecting circuit patterns formed on both surfaces of the ceramic substrate 10 in the via hole 11 is formed.
  • Conductor forming step (S200) is an example of forming the conductor 20 in the via hole 11 by plating.
  • the conductive paste including the conductive powder and the binder is filled in the via hole 11 to form the conductor 20 as another example.
  • the first deposition process S210 for forming the first deposition conductive layer 21 on the inner circumferential surface of the via hole 11 by the physical deposition method, and the first deposition conductive layer inside the via hole 11 may include a second deposition process S220 for forming the second deposition conductive layer 22 on the physical deposition method, and a plating process S230 for forming the plating body 23 by plating in the via hole 11. have.
  • the first deposition conductive layer 21 and the first deposition conductive layer 21 are formed to have a thickness of greater than 0 and 10 ⁇ m or less using physical vapor deposition.
  • the physical vapor deposition method may be any one of vacuum deposition, evaporation, ebeam deposition, laser deposition, sputtering, arc ion plating, and the like.
  • the target material is physically deposited on the inner circumferential surface of the via hole 11 to form a first deposition conductive layer 21 having excellent bonding strength with the ceramic substrate 10.
  • the target material is an example of a material having excellent bonding strength with the ceramic substrate 10 such as titanium (Ti).
  • the target material is physically deposited on the inner circumferential surface of the via hole 11 to form the second deposition conductive layer 22.
  • the target material is physically deposited on the first deposition conductive layer 21 on the inner circumferential surface of the via hole 11 to form a second deposition conductive layer 22 having excellent bonding strength with the plated body 23. It is.
  • the target material is copper (Cu), silver (Ag), gold (Au), aluminum (Al), etc. having excellent bonding strength with the plated body 23 formed in the via hole 11. do.
  • target material in the second deposition process S220 may be variously modified according to the plated body 23 formed by being plated.
  • the electrode layer 30 for forming a circuit pattern may be formed on both surfaces of the ceramic substrate 10, respectively.
  • the electrode layer 30 for forming a circuit pattern on each side of the ceramic substrate 10 may be formed together, respectively. It is.
  • the first deposition process S210 is formed by depositing the first deposition electrode layer 31 on one surface of the ceramic substrate 10 together with the first deposition conductive layer 21.
  • the second deposition process S220 is formed by depositing the second deposition electrode layer 32 on the first deposition electrode layer 31 together with the second deposition conductive layer 22.
  • the plating electrode layer 33 is formed by plating on the second deposition electrode layer 32 together with the conductor 20.
  • the electrode layer 30 for forming a circuit pattern on both surfaces of the ceramic substrate 10 may be formed by performing a plating process (S230) while masking both surfaces of the ceramic substrate 10 through a separate process. To reveal.
  • the first deposition electrode layer 31 and the second deposition electrode layer 32 formed around the via hole 11 on both surfaces of the ceramic substrate 10 may be removed by etching as necessary.
  • the plating body 23 is formed in the via hole 11 by one of electroplating and electroless plating.
  • the plating member 23 is one selected from copper (Cu), silver (Ag), gold (Au), and aluminum (Al), or copper (Cu), silver (Ag), gold (Au), and aluminum (Al). It is an example that the alloy containing at least one selected from.
  • the plating process (S230) reveals that any material capable of forming a plate 23 for electrically connecting a circuit pattern formed on both surfaces of the ceramic substrate 10 in the via hole 11 by plating can be used. Put it.
  • pores or cavities may be formed in the plated body 23.
  • the via hole 11 has a shape in which the diameter gradually decreases from one surface to the other surface, more pores or cavities may be formed in the plated body 23. This is because pores or cavities in the plated body 23 are more easily generated by plating the smaller diameter part first and the larger diameter part later.
  • the ceramic substrate 10 is disposed in the vacuum chamber in a vacuum state, and the conductor 20 is heated to melt.
  • the melting may include melting and curing the melted conductor 20 by cooling.
  • the vacuum melting step S300 removes pores or cavities formed in the conductor 20 so that the conductor 20 is completely filled in the via hole 11.
  • Vacuum melting step (S300) is a vacuum melting of the plated body 23, for example, if the plated body 23 is copper by melting the heating plated body 23 to 800 ⁇ 1200 °C.
  • Vacuum melting step (S300) is to remove the pores or cavities in the conductor 20 by melting (that is, melting) by heating the conductor 20 above the melting point in a vacuum state.
  • the electrode layer 30 may be formed after the vacuum melting step S300.
  • the method may further include grinding and planarizing (not shown).
  • FIG 3 is a cross-sectional view showing an embodiment of a via hole filler of a ceramic substrate according to the present invention.
  • the via hole filler of the ceramic substrate filled using the via hole filling method of the ceramic substrate according to the present invention includes a conductor 20 filled in the via hole 11 of the ceramic substrate 10. At this time, the conductor 20 has a melting structure that is cured again after the metal is melted.
  • the conductor 20 is deposited on the inner circumferential surface of the via hole 11, and the second deposition conductive layer 22 is formed on the first deposition conductive layer 21 and the first deposition conductive layer 21. And a plated body 23 formed in the via hole 11.
  • the plating member 23 is bonded to the second deposition conductive layer 22 and filled in the via hole 11 as an example.
  • the via hole filler of the ceramic substrate according to the present invention includes electrode layers 30 formed on both surfaces of the ceramic substrate 10 to form circuit patterns, respectively.
  • the electrode layer 30 is the first deposition electrode layer 31 deposited on both surfaces of the ceramic substrate 10, and the second deposition electrode layer 32 deposited on the first deposition electrode layer 31 on both surfaces of the ceramic substrate 10. And a plating electrode layer 33 plated on the second deposition electrode layer 32.
  • the conductor 20 is formed to completely fill the via hole 11 so that there is no pore or cavity therein.
  • the embodiment of the present invention can simply fill the via hole 11 of the ceramic substrate without pores by vacuum melting the conductor 20 in the via hole 11, thereby simplifying the manufacturing process of the ceramic substrate and reducing the manufacturing cost.
  • the via hole 11 of the silver ceramic substrate is completely filled without pores to improve the operation reliability of the ceramic substrate, and to ensure stable operation reliability when used in a high power semiconductor module.

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명은 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체에 관한 것으로 세라믹 기재에 비아홀을 형성하고, 상기 비아홀 내에 도전체를 형성한 후 진공 상태에서 상기 도전체를 멜팅시키고 다시 냉각시킴으로써 세라믹 기판의 비아홀을 기공없이 간단하게 도전체로 충진시킬 수 있어 세라믹 기판의 제조과정을 단순화하고, 제조 비용을 절감하며, 세라믹 기판의 작동 신뢰성을 향상시키고, 고전력 반도체 모듈에서 사용 시 안정적인 작동 신뢰성을 확보한다.

Description

세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체
본 발명은 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체에 관한 것으로 더 상세하게는 세라믹 기판의 비아홀을 기공없이 충진시킬 수 있게 하는 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체(Plugging Method for Via Hall of Ceramic Board and Filler for Via Hall of Ceramic Board using the same)에 관한 것이다.
일반적으로 세라믹 기재의 일 예로, 세라믹 기재에 동박과 같은 금속박을 일체로 부착시킨 세라믹 DBC(Direct Bonded Copper) 기판 또는 세라믹 기재 상에 구리 도금층을 형성한 세라믹 DPC이 많이 이용되고 있으며, 상기 세라믹 DBC 기판 또는 세라믹 DBC 기판은 반도체 전력 모듈 등에서 사용되는 것으로서 리드를 기존의 방열소재 위에 배치하는 경우 보다 높은 방열 특성을 가질 뿐만 아니라, 방열판의 접착상태에 대한 검사 공정을 필요로 하지 않기 때문에 신뢰성이 향상되고 생산성과 일관성이 향상된 반도체 전력 모듈 등을 제공할 수 있다는 장점을 가진 기판이다.
상기 세라믹 DBC 기판 또는 세라믹 DBC 기판은 전기 자동차의 증가와 함께 자동차의 전력 반도체 모듈로 사용 범위가 점차 확산되고 있다.
상기 세라믹 DBC 기판 또는 세라믹 DBC 기판은 세라믹 기재와 구리 동박을 고온의 소성 공정을 통한 계면 결합으로 제조되고 있다.
상기 세라믹 DBC 기판 또는 세라믹 DBC 기판을 포함한 세라믹 기판에서 세라믹 기재의 양면에 형성되는 회로패턴을 전기적으로 연결하기 위한 비아홀은 주로 레이저 가공으로 형성된 후 내부에 도전체를 도금으로 형성하거나 도전성 페이스트로 형성하고 있다.
그러나, 레이저로 가공되는 상기 세라믹 기판의 비아홀은 세라믹 기재의 일면에서 타면 측으로 점차 직경이 좁아지는 형태로 형성되어 도금이나 도전성 페이스트를 이용하여 내부에 도전체를 형성하는 경우 도전체가 완전히 충전되지 못하고 내부에 기공이 다수 형성되는 문제점이 있었다.
반도체 전력 모듈 등에 사용되는 상기 세라믹 기판의 경우 사용 전력의 크기가 커질수록 안정적인 작동 신뢰성을 확보해야 하는데 상기 비아홀 내에 기공이 형성되는 경우 사용되는 전력의 크기가 기설정 이상인 경우 작동 신뢰성을 확보하기 어려운 문제점이 있다.
또한, 상기 세라믹 기판의 경우 상기 비아홀 내에 도전체를 형성하는 과정에서 도전체 내에 큰 공동이 형성될 수도 있어 이 경우 세라믹 기판의 작동 신뢰성을 크게 저하시키는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 비아홀 내의 도전체를 진공 멜팅시켜 세라믹 기판의 비아홀을 기공없이 충진시킬 수 있게 하는 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 세라믹 기판의 비아홀 충진 방법은 세라믹 기재에 비아홀을 형성하는 비아홀 형성단계, 비아홀 내에 도전체를 형성하는 도전체 형성단계 및 진공 상태에서 도전체를 멜팅시키고 다시 냉각시키는 진공 멜팅단계를 포함한다.
비아홀 형성단계는 레이저 가공을 통해 세라믹 기재의 양면을 관통하는 비아홀을 형성할 수 있다. 이때, 비아홀은 일면에서 다른 면으로 갈수록 직경이 점차 작아지게 형성될 수 있다.
도전체 형성단계는 비아홀의 내주면에 물리증착법으로 제1증착 도전층을 형성하는 제1증착과정, 비아홀의 내부에서 제1증착 도전층 상에 물리증착법으로 제2증착 도전층을 형성하는 제2증착과정 및 비아홀 내에 도금으로 도금체를 형성하는 도금과정을 포함하며, 진공 멜팅단계는 도금체를 진공 멜팅시킬 수 있다.
이때, 물리증착법은 진공증착, 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 선택된 하나일 수 있다.
도전체를 형성하는 단계는 세라믹 기재의 양면에 각각 회로패턴 형성을 위한 전극층을 함께 형성할 수 있다.
제1증착과정은 제1증착 도전층과 함께 세라믹 기재의 일면에 제1증착 전극층을 증착하여 형성하고, 제2증착과정은 제2증착 도전층과 함께 제1증착 전극층 상에 제2증착 전극층을 증착하여 형성하고, 도금과정은 도전체와 함께 제2증착 전극층 상에 도금 전극층을 도금으로 형성하여 세라믹 기재의 양면에 각각 회로패턴 형성을 위한 전극층을 함께 형성할 수 있다.
본 발명의 일 실시예에 따른 세라믹 기판의 비아홀 충진 방법은 세라믹 기판의 비아홀 충진 방법은 진공 멜팅단계 이후에 전극층을 연마하여 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 세라믹 기판의 비아홀 충진체는 세라믹 기재의 비아홀 내에 충진되는 도전체를 포함하는 세라믹 기판의 비아홀 충진체이며, 도전체는 금속이 멜팅된 후 다시 경화된 멜팅조직을 가진다.
도전체는 비아홀 내부를 완전히 채우게 형성될 수 있고, 비아홀의 내주면에 증착되어 형성되는 제1증착 도전층, 제1증착 도전층 상에 증착되어 형성되는 제2증착 도전층 및 비아홀 내에 형성되는 도금체를 포함하며, 도금체는 제2증착 도전층과 맞붙어 비아홀 내에 충진되며, 금속이 멜팅된 후 다시 경화된 멜팅조직을 가질 수 있다.
본 발명의 일 실시예에 따른 세라믹 기판의 비아홀 충진체는 세라믹 기재의 양면에 각각 회로패턴 형성을 위해 형성되는 전극층을 더 포함할 수 있다.
전극층은 세라믹 기재의 양면에 각각 증착된 제1증착 전극층, 세라믹 기재의 양면에서 제1증착 전극층 상에 증착된 제2증착 전극층 및 제2증착 전극층 상에 도금된 도금 전극층을 포함할 수 있다.
비아홀은 일면에서 다른 면으로 갈수록 직경이 점차 작아지게 형성될 수 있다.
본 발명은 비아홀 내의 도전체를 진공 멜팅시켜 세라믹 기판의 비아홀을 기공없이 간단하게 충진시킬 수 있어 세라믹 기판의 제조과정을 단순화하고, 제조 비용을 절감하는 효과가 있다.
본 발명은 세라믹 기판의 비아홀 내에 도전체를 기공없이 완전히 충진하여 세라믹 기판의 작동 신뢰성을 향상시키고, 고전력 반도체 모듈에서 사용 시 안정적인 작동 신뢰성을 확보하는 효과가 있다.
도 1은 본 발명에 따른 세라믹 기판의 비아홀 충진 방법의 일 실시예를 도시한 공정도.
도 2는 본 발명에 따른 세라믹 기판의 비아홀 충진 방법의 일 실시예를 도시한 개략도.
도 3은 본 발명에 따른 세라믹 기판의 비아홀 충진체의 일 실시예를 도시한 단면도.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명에 따른 세라믹 기판의 비아홀 충진 방법의 일 실시예를 도시한 공정도이고, 도 2는 본 발명에 따른 세라믹 기판의 비아홀 충진 방법의 일 실시예를 도시한 개략도이다.
도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 의한 세라믹 기판의 비아홀 충진 방법은 세라믹 기재(10)에 비아홀(11)을 형성하는 비아홀 형성단계(S100), 비아홀(11) 내에 도전체(20)를 형성하는 도전체 형성단계(S200), 진공 상태에서 도전체(20)를 멜팅시키고 다시 냉각시키는 진공 멜팅단계(S300)를 포함한다.
비아홀 형성단계(S100)는 레이저 가공을 통해 세라믹 기재(10)의 양면을 관통하는 비아홀(11)을 형성하는 것을 일 예로 한다.
비아홀 형성단계(S100)는 레이저 가공 이외에 드릴 가공으로 형성될 수도 있다.
비아홀 형성단계(S100)는 드릴 가공 및 레이저 가공 중 선택된 하나의 방법을 이용하여 세라믹 기재(10)의 필요한 부분(즉, 기설정된 회로설계에 따른 위치)에 비아홀을 형성한다. 비아홀(11)은 세라믹 기재(10)의 양면에 각각 형성되는 회로패턴을 전기적으로 연결하기 위해 형성되는 것이다.
비아홀 형성단계(S100)는 레이저를 이용하여 비아홀(11)을 형성하는 경우 일면에서 다른 면으로 갈수록 직경이 점차 작아지는 형상을 가지도록 형성되는 것을 일 예로 한다.
도전체 형성단계(S200)는 비아홀(11) 내에 세라믹 기재(10)의 양면에 각각 형성되는 회로패턴을 전기적으로 연결하기 위한 도전체(20)를 형성한다. 도전체 형성단계(S200)는 도금으로 비아홀(11) 내에 도전체(20)를 형성하는 것을 일례로 한다. 도전체 형성단계(S200)는 도전성 분말과 바인더를 포함하는 도전성 페이스트를 비아홀(11) 내에 채워 도전체(20)를 형성하는 것을 다른 일 예로 한다.
도전체 형성단계(S200)는 비아홀(11)의 내주면에 물리증착법으로 제1증착 도전층(21)을 형성하는 제1증착과정(S210), 비아홀(11)의 내부에서 제1증착 도전층(21) 상에 물리증착법으로 제2증착 도전층(22)을 형성하는 제2증착과정(S220), 비아홀(11) 내에 도금으로 도금체(23)를 형성하는 도금과정(S230)을 포함할 수 있다.
도전체 형성단계(S200)는 물리증착법을 이용하여 0초과 10㎛ 이하의 두께로 각각 제1증착 도전층(21)과 제1증착 도전층(21)을 형성한다. 이때, 물리증착법은 진공증착, 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering), 아크이온플레이팅(Arc Ion Plating) 중 어느 하나인 것을 일 예로 한다.
제1증착과정(S210)은 타겟재료를 비아홀(11)의 내주면에 물리 증착하여 세라믹 기재(10)와 결합력이 우수한 제1증착 도전층(21)을 형성하는 것이다. 이때, 타겟재료는 티타늄(Ti) 등과 같이 세라믹 기재(10)와의 결합력이 우수한 재료인 것을 일례로 한다.
또한, 제2증착과정(S220)은 타겟재료를 비아홀(11)의 내주면에서 물리 증착하여 제2증착 도전층(22)을 형성하는 것이다. 제2증착과정(S220)은 비아홀(11)의 내주면에서 제1증착 도전층(21) 상에 타겟재료를 물리 증착하여 도금체(23)와 결합력이 우수한 제2증착 도전층(22)을 형성하는 것이다.
이때, 제2증착과정(S220)에서는 비아홀(11) 내에 형성되는 도금체(23)와 결합력이 우수한 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al) 등을 타겟재료로 한다.
제2증착과정(S220)에서의 타겟재료는 도금되어 형성되는 도금체(23)에 따라 다양하게 변형실시될 수 있음을 밝혀둔다.
도전체 형성단계(S200)는 세라믹 기재(10)의 양면에 각각 회로패턴 형성을 위한 전극층(30)을 함께 형성할 수도 있음을 밝혀둔다.
즉, 제1증착과정(S210), 제2증착과정(S220) 및 도금과정(S230)을 통해 세라믹 기재(10)의 양면에 각각 회로패턴을 형성하기 위한 전극층(30)이 각각 함께 형성될 수 있는 것이다.
제1증착과정(S210)은 제1증착 도전층(21)과 함께 세라믹 기재(10)의 일면에 제1증착 전극층(31)을 증착하여 형성한다.
제2증착과정(S220)은 제2증착 도전층(22)과 함께 제1증착 전극층(31) 상에 제2증착 전극층(32)을 증착하여 형성한다.
도금과정(S230)은 도전체(20)와 함께 제2증착 전극층(32) 상에 도금 전극층(33)을 도금으로 형성한다.
또한, 세라믹 기재(10)의 양면을 마스킹한 상태에서 도금과정(S230)을 수행하여 세라믹 기재(10)의 양면에 회로패턴을 형성하기 위한 전극층(30)을 별도의 과정을 통해 형성할 수도 있음을 밝혀둔다.
이 경우 세라믹 기재(10)의 양면에서 비아홀(11)의 주변에 형성된 제1증착 전극층(31)과 제2증착 전극층(32)은 필요에 따라 에칭으로 제거될 수 있다.
도금과정(S230)은 전해도금 및 무전해도금 중 선택된 하나의 방법으로 비아홀(11) 내에 도금체(23)를 형성한다.
이때, 도금체(23)는 구리(Cu), 은(Ag), 금(Au) 및 알루미늄(Al) 중 선택된 하나이거나, 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al) 중 선택된 하나 이상을 포함한 합금인 것을 일 예로 한다.
이외에도 도금과정(S230)은 도금으로 비아홀(11) 내에서 세라믹 기재(10)의 양면에 형성되는 회로패턴을 전기적으로 연결하는 도금체(23)를 형성할 수 있는 어떠한 재료도 사용이 가능함을 밝혀둔다.
도금과정(S230)에서 도금체(23) 내에는 기공 또는 공동(cavity)이 형성될 수 있다. 특히, 비아홀(11)이 일면에서 다른 면으로 갈수록 직경이 점차 작아지는 형상을 가지는 경우 도금체(23) 내에 기공 또는 공동이 더 많이 형성될 수 있다. 이는 도금 시 직경이 작은 부분이 먼저 채워지고 직경이 큰 부분이 나중에 채워지게 됨으로써 도금체(23) 내에 기공 또는 공동이 더 쉽게 발생하는 것이다.
진공 멜팅단계(S300)는 진공 상태의 진공챔버 내에서 세라믹 기재(10)를 배치하고 도전체(20)를 가열하여 멜팅한다. 이때, 멜팅은 용융시키는 과정 및 용융된 도전체(20)를 냉각시켜 경화시키는 과정을 포함한다.
이를 통해, 진공 멜팅단계(S300)는 도전체(20) 내에 형성된 기공 또는 공동을 제거함으로써 도전체(20)가 비아홀(11) 내에 완전히 충진되게 한다.
진공 멜팅단계(S300)는 도금체(23)를 진공 멜팅시키는 것으로 도금체(23)가 구리인 경우 800 ~ 1200℃ 내로 도금체(23)를 가열하여 용융시키는 것을 일 예로 한다.
진공 멜팅단계(S300)는 진공상태에서 도전체(20)를 용융점 이상으로 가열하여 멜팅(즉, 용융)시킴으로써 도전체(20) 내의 기공 또는 공동을 제거하는 것이다.
진공 멜팅단계(S300)는 도금체(23)만 국부적으로 가열할 수 있다.
또한, 도전체(20)를 형성하는 단계(S200)는 세라믹 기재(10)의 양면에 각각 회로패턴 형성을 위한 전극층(30)이 함께 형성된 경우 진공 멜팅단계(S300) 이후에 전극층(30)을 연마하여 평탄화하는 단계(미도시)를 더 포함할 수도 있다.
이는 진공 멜팅단계(S300)에서 도전체(20)와 함께 전극층(30)의 일부가 멜팅되어 표면에 불규칙한 돌기가 형성될 수 있기 때문이다.
도 3은 본 발명에 따른 세라믹 기판의 비아홀 충진체의 일 실시예를 도시한 단면도이다.
도 3을 참고하면, 본 발명에 따른 세라믹 기판의 비아홀 충진 방법을 이용하여 충진된 세라믹 기판의 비아홀 충진체는 세라믹 기재(10)의 비아홀(11) 내에 충진되는 도전체(20)를 포함한다. 이때, 도전체(20)는 금속이 멜팅된 후 다시 경화된 멜팅조직을 가지게 된다.
또한, 도전체(20)는 비아홀(11)의 내주면에 증착되어 형성되는 제1증착 도전층(21), 제1증착 도전층(21) 상에 증착되어 형성되는 제2증착 도전층(22), 및 비아홀(11) 내에 형성되는 도금체(23)를 포함한다. 이때, 도금체(23)는 제2증착 도전층(22)과 맞붙어 비아홀(11) 내에 충진되는 것을 일 예로 한다.
또한, 본 발명에 따른 세라믹 기판의 비아홀 충진제는 세라믹 기재(10)의 양면에 각각 회로패턴 형성을 위해 형성되는 전극층(30)을 포함한다. 전극층(30)은 세라믹 기재(10)의 양면에 각각 증착된 제1증착 전극층(31), 세라믹 기재(10)의 양면에서 제1증착 전극층(31) 상에 증착된 제2증착 전극층(32), 및 제2증착 전극층(32) 상에 도금된 도금 전극층(33)을 포함할 수도 있다.
도전체(20)는 비아홀(11) 내부를 완전히 채우게 형성되어 내부에 기공 또는 공동이 없는 형태인 것이다.
본 발명 실시예는 비아홀(11) 내의 도전체(20)를 진공 멜팅시켜 세라믹 기판의 비아홀(11)을 기공없이 간단하게 충진시킬 수 있어 세라믹 기판의 제조과정을 단순화하고, 제조 비용을 절감한다.
본 발명의 실시예는 은 세라믹 기판의 비아홀(11) 내에 도전체(20)를 기공없이 완전히 충진하여 세라믹 기판의 작동 신뢰성을 향상시키고, 고전력 반도체 모듈에서 사용 시 안정적인 작동 신뢰성을 확보한다.
이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능함은 물론이고, 본 발명의 권리범위는 첨부한 특허청구 범위에 기초하여 해석되어야 할 것이다.

Claims (14)

  1. 세라믹 기재에 비아홀을 형성하는 비아홀 형성단계;
    상기 비아홀 내에 도전체를 형성하는 도전체 형성단계; 및
    진공 상태에서 상기 도전체를 멜팅시키고 다시 냉각시키는 진공 멜팅단계를 포함하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  2. 제1항에 있어서,
    상기 비아홀 형성단계는 레이저 가공을 통해 상기 세라믹 기재의 양면을 관통하는 비아홀을 형성하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  3. 제1항에 있어서,
    상기 비아홀은 일면에서 다른 면으로 갈수록 직경이 점차 작아지게 형성되는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  4. 제1항에 있어서,
    상기 도전체 형성단계는,
    상기 비아홀의 내주면에 물리증착법으로 제1증착 도전층을 형성하는 제1증착과정;
    상기 비아홀의 내부에서 상기 제1증착 도전층 상에 물리증착법으로 제2증착 도전층을 형성하는 제2증착과정; 및
    상기 비아홀 내에 도금으로 도금체를 형성하는 도금과정을 포함하며,
    상기 진공 멜팅단계는 상기 도금체를 진공 멜팅시키는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  5. 제4항에 있어서,
    상기 물리증착법은 진공증착, 열증착(Evaporation), 이빔(ebeam)증착, 레이저(laser) 증착, 스퍼터링(Sputtering) 및 아크이온플레이팅(Arc Ion Plating) 중 선택된 하나인 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  6. 제4항에 있어서,
    상기 제1증착과정은 상기 제1증착 도전층과 함께 상기 세라믹 기재의 일면에 제1증착 전극층을 증착하여 형성하고, 상기 제2증착과정은 상기 제2증착 도전층과 함께 상기 제1증착 전극층 상에 제2증착 전극층을 증착하여 형성하고, 상기 도금과정은 상기 도전체와 함께 상기 제2증착 전극층 상에 도금 전극층을 도금으로 형성하여 상기 세라믹 기재의 양면에 각각 회로패턴 형성을 위한 전극층을 함께 형성하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  7. 제1항에 있어서,
    상기 도전체를 형성하는 단계는 상기 세라믹 기재의 양면에 각각 회로패턴 형성을 위한 전극층을 함께 형성하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 진공 멜팅단계 이후에 상기 전극층을 연마하여 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진 방법.
  9. 세라믹 기재의 비아홀 내에 충진되는 도전체를 포함하는 세라믹 기판의 비아홀 충진체이며,
    상기 도전체는 금속이 멜팅된 후 다시 경화된 멜팅조직을 가지는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
  10. 제9항에 있어서,
    상기 도전체는 상기 비아홀 내부를 완전히 채우게 형성되는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
  11. 제9항에 있어서,
    상기 도전체는 상기 비아홀의 내주면에 증착되어 형성되는 제1증착 도전층, 상기 제1증착 도전층 상에 증착되어 형성되는 제2증착 도전층, 및 상기 비아홀 내에 형성되는 도금체를 포함하고,
    상기 도금체는 상기 제2증착 도전층과 맞붙어 상기 비아홀 내에 충진되며, 금속이 멜팅된 후 다시 경화된 멜팅조직을 가지는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
  12. 제9항에 있어서,
    상기 세라믹 기재의 양면에 각각 회로패턴 형성을 위해 형성되는 전극층을 포함하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
  13. 제12항에 있어서,
    상기 전극층은,
    상기 세라믹 기재의 양면에 각각 증착된 제1증착 전극층;
    상기 세라믹 기재의 양면에서 상기 제1증착 전극층 상에 증착된 제2증착 전극층; 및
    상기 제2증착 전극층 상에 도금된 도금 전극층을 포함하는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
  14. 제9항에 있어서,
    상기 비아홀은 일면에서 다른 면으로 갈수록 직경이 점차 작아지게 형성되는 것을 특징으로 하는 세라믹 기판의 비아홀 충진체.
PCT/KR2017/002529 2016-03-08 2017-03-08 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체 Ceased WO2017155310A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US16/082,931 US20190096696A1 (en) 2016-03-08 2017-03-08 Method for filling via hole of ceramic substrate and ceramic substrate via hole filler formed thereby
CN201780027568.4A CN109075125B (zh) 2016-03-08 2017-03-08 用于填充陶瓷衬底的通孔的方法以及由此形成的陶瓷衬底通孔填充物
JP2018547348A JP6645678B2 (ja) 2016-03-08 2017-03-08 セラミック基板のビアホール充填方法及びこれを用いて充填されたセラミック基板のビアホール充填体

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0027539 2016-03-08
KR1020160027539A KR102504238B1 (ko) 2016-03-08 2016-03-08 세라믹 기판의 비아홀 충진 방법

Publications (1)

Publication Number Publication Date
WO2017155310A1 true WO2017155310A1 (ko) 2017-09-14

Family

ID=59790798

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2017/002529 Ceased WO2017155310A1 (ko) 2016-03-08 2017-03-08 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체

Country Status (5)

Country Link
US (1) US20190096696A1 (ko)
JP (1) JP6645678B2 (ko)
KR (1) KR102504238B1 (ko)
CN (1) CN109075125B (ko)
WO (1) WO2017155310A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190048111A (ko) * 2017-10-30 2019-05-09 주식회사 아모센스 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지
TWI843121B (zh) * 2022-06-10 2024-05-21 旭德科技股份有限公司 散熱基板
CN115966472B (zh) * 2022-12-21 2025-12-23 福建闽航电子有限公司 一种陶瓷外壳封装体的制造方法及陶瓷外壳封装体
US20250100081A1 (en) 2023-09-27 2025-03-27 Nichia Corporation Method of producing substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060246721A1 (en) * 2005-04-29 2006-11-02 Axel Preusse Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity
KR20070006667A (ko) * 2003-09-23 2007-01-11 마이크론 테크놀로지 인코포레이티드 도전성 컴포넌트, 관통 비아 및 도전성 관통 웨이퍼 비아를포함하는 반도체 컴포넌트를 제조하는 공정 및 집적 설계
KR20090110712A (ko) * 2008-04-18 2009-10-22 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법
KR20100063526A (ko) * 2008-12-03 2010-06-11 삼성전기주식회사 인쇄회로기판 제조방법
US20110079418A1 (en) * 2009-10-02 2011-04-07 Ibiden Co., Ltd. Ceramic wiring board and method of manufacturing thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5458623A (en) * 1977-10-14 1979-05-11 Gni Pi Splavov Tsvet Metall Copper base alloy
JPH0464254A (ja) * 1990-07-04 1992-02-28 Ngk Insulators Ltd セラミック配線基板及びその製造方法
US5380678A (en) * 1991-03-12 1995-01-10 Yu; Chang Bilayer barrier metal method for obtaining 100% step-coverage in contact vias without junction degradation
JPH06283951A (ja) * 1993-03-26 1994-10-07 Citizen Watch Co Ltd 水晶部品の製造方法
JPH11163036A (ja) * 1997-09-17 1999-06-18 Tamura Seisakusho Co Ltd バンプ形成方法、はんだ接合用前処理方法、はんだ接合方法、バンプ形成装置、はんだ接合用前処理装置およびはんだ接合装置
US6583058B1 (en) * 1998-06-05 2003-06-24 Texas Instruments Incorporated Solid hermetic via and bump fabrication
US6671951B2 (en) * 1999-02-10 2004-01-06 Matsushita Electric Industrial Co., Ltd. Printed wiring board, and method and apparatus for manufacturing the same
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
US20060223311A1 (en) * 2005-03-31 2006-10-05 Wolfgang Buchholtz Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity
US7948076B2 (en) * 2008-03-25 2011-05-24 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and vertical signal routing
JP5129284B2 (ja) * 2010-03-09 2013-01-30 日本電波工業株式会社 圧電振動子及び圧電振動子の製造方法
JP5845929B2 (ja) * 2012-01-27 2016-01-20 セイコーエプソン株式会社 ベース基板、電子デバイス、ベース基板の製造方法、及び電子デバイスの製造方法
JP6003194B2 (ja) * 2012-04-27 2016-10-05 セイコーエプソン株式会社 ベース基板、電子デバイスおよびベース基板の製造方法
JP5980735B2 (ja) * 2012-08-07 2016-08-31 株式会社荏原製作所 スルーホールの電気めっき方法及び電気めっき装置
JPWO2014106925A1 (ja) * 2013-01-07 2017-01-19 株式会社アライドマテリアル セラミック配線基板、半導体装置、およびセラミック配線基板の製造方法
JP2015080108A (ja) * 2013-10-17 2015-04-23 セイコーインスツル株式会社 パッケージの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070006667A (ko) * 2003-09-23 2007-01-11 마이크론 테크놀로지 인코포레이티드 도전성 컴포넌트, 관통 비아 및 도전성 관통 웨이퍼 비아를포함하는 반도체 컴포넌트를 제조하는 공정 및 집적 설계
US20060246721A1 (en) * 2005-04-29 2006-11-02 Axel Preusse Technique for forming interconnect structures with reduced electro and stress migration and/or resistivity
KR20090110712A (ko) * 2008-04-18 2009-10-22 성균관대학교산학협력단 알루미늄 호일을 이용한 관통형 전극 형성방법
KR20100063526A (ko) * 2008-12-03 2010-06-11 삼성전기주식회사 인쇄회로기판 제조방법
US20110079418A1 (en) * 2009-10-02 2011-04-07 Ibiden Co., Ltd. Ceramic wiring board and method of manufacturing thereof

Also Published As

Publication number Publication date
KR102504238B1 (ko) 2023-03-02
KR20170104757A (ko) 2017-09-18
JP2019511115A (ja) 2019-04-18
JP6645678B2 (ja) 2020-02-14
CN109075125B (zh) 2023-08-25
CN109075125A (zh) 2018-12-21
US20190096696A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
US6219253B1 (en) Molded electronic package, method of preparation using build up technology and method of shielding
Scrantom et al. LTCC technology: where we are and where we're going. II
US4880684A (en) Sealing and stress relief layers and use thereof
US8811019B2 (en) Electronic device, method for producing the same, and printed circuit board comprising electronic device
WO2011099820A2 (en) Pcb with cavity and fabricating method thereof
CN108133915A (zh) 功率器件内置且双面散热的功率模组及其制备方法
WO2017155310A1 (ko) 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체
CN110024107B (zh) 集成电路封装方法以及集成封装电路
US7018494B2 (en) Method of producing a composite sheet and method of producing a laminate by using the composite sheet
CN118158895A (zh) Pcb组件及pcb组件加工方法
WO2020159031A1 (ko) 전력 반도체 모듈 패키지 및 이의 제조방법
CN103219317B (zh) 集成电路封装以及用于制造集成电路封装的方法
CN115988730A (zh) 部件承载件、以及部件承载件的制造方法和使用方法
WO2012150777A2 (en) The printed circuit board and the method for manufacturing the same
WO2019088637A1 (ko) 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지
JP4383866B2 (ja) パワー電子ユニット
US5763060A (en) Printed wiring board
WO2013036026A2 (en) Printed circuit board, display device including the same, and method of fabricating the same
CN1964618A (zh) 其上装配有微电子元件的电路板和制造该电路板的方法
JP3940589B2 (ja) セラミック配線基板の製造方法
KR102663820B1 (ko) 고방열, 고기능성, 고집적 led 방열기판 및 이를 제조하는 방법
KR102603297B1 (ko) 고방열, 고기능성, 고집적 led조명을 위한 양면 방열기판및 이를 제조하는 방법
WO2025033775A1 (ko) 세라믹 기판 유닛 및 그 제조방법
JPH11111766A (ja) 配線基板およびその製造方法
CN118522703A (zh) 一种采用板级封装的桥堆整流模组封装结构及加工方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018547348

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 201780027568.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17763571

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17763571

Country of ref document: EP

Kind code of ref document: A1