WO2017042941A1 - 表示装置及び表示装置の製造方法 - Google Patents

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良平 高倉
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Definitions

  • the present invention relates to a display device including a picture element having a first thin film transistor and a drive circuit having a second thin film transistor and driving the picture element, and a method of manufacturing the display device.
  • TFTs Thin Film Transistor
  • a-Si TFT using amorphous silicon (amorphous silicon) for the channel region or a P-Si TFT using polysilicon (poly-crystalline silicon) for the channel region is used.
  • the P-Si TFT is manufactured by a laser annealing method in which patterning is performed after irradiating the entire surface of the substrate with laser.
  • Patent Document 1 discloses a gate insulating film formed so as to cover a gate electrode, a polysilicon film formed on the gate insulating film, and a source electrode formed above an end of the polysilicon film. And a drain electrode formed above the end of the polysilicon film facing the end where the source electrode is formed and spaced apart from the source electrode, and a source in the polysilicon film Crystals of the polysilicon film from the end of the polysilicon film where the electrode or drain electrode is formed toward the center of the polysilicon film where the source or drain electrode is not formed in the polysilicon film It is disclosed that the conversion rate is reduced.
  • a peripheral circuit or a driving circuit for driving a pixel is required to have a high on-current in order to be driven as a circuit.
  • the on / off switching is frequently performed in the pixel, it is desirable that the off current is low.
  • the P-Si TFT described above has a characteristic that both the current that flows when it is on (on-current) and the current that flows when it is off (off-current) are both high. Therefore, although it is suitable for a TFT for a peripheral circuit or a driving circuit, it is not preferable for a TFT for a pixel.
  • the present invention has been made in view of such circumstances, and an object thereof is to include a picture element having a first thin film transistor and a driving circuit having a second thin film transistor and driving the picture element.
  • the first channel region related to the first thin film transistor and the second channel region related to the second thin film transistor are configured to have different electrical characteristics (for example, electron mobility).
  • An object of the present invention is to provide a display device in which one thin film transistor and a second thin film transistor can operate in accordance with their respective roles, and a method for manufacturing the display device.
  • a display device includes a picture element having a first thin film transistor and a drive circuit having a second thin film transistor and driving the picture element, wherein the first thin film transistor has a first channel region.
  • the second thin film transistor has a second channel region, the first channel region includes an amorphous silicon region and a polysilicon region, and the first channel region and the second channel region have electrical characteristics. It is characterized by being different.
  • the first channel region includes an amorphous silicon region and a polysilicon region
  • the second channel region includes only the polysilicon region, whereby the first channel region and the polysilicon region are included.
  • the second channel region is configured to have different electrical characteristics.
  • a source electrode and a drain electrode are stacked at a predetermined interval on the upper side of a gate electrode with the first channel region interposed therebetween, and the first channel
  • the region is characterized in that an amorphous silicon region and a polysilicon region are mixed.
  • an amorphous silicon region and a polysilicon region are mixed in the first channel region.
  • the polysilicon regions are separated from each other, one polysilicon region overlaps the source electrode in the stacking direction, and the other polysilicon region is In the stacking direction, the drain electrode overlaps with the drain electrode.
  • one of the two polysilicon regions overlaps the source electrode in the stacking direction, and the other polysilicon region overlaps in the stacking direction. It overlaps with the drain electrode.
  • the two polysilicon regions are formed around the source electrode and the drain electrode, respectively.
  • the polysilicon region is long in a direction in which the source electrode and the drain electrode are separated from each other, and both end sides of the polysilicon region are in the stacking direction, and the source electrode and the drain electrode are It is characterized by overlapping with a part of both opposing ends.
  • both end sides of the polysilicon region overlap with a part of both opposing ends of the source electrode and the drain electrode in the stacking direction, respectively.
  • An adjacent region or a nearby region is an amorphous silicon region.
  • the display device is characterized in that the polysilicon region has a dimension in a direction perpendicular to the direction of the separation between the opposite ends of the source electrode and the drain electrode.
  • the both ends of the polysilicon region overlap with a part of both opposing ends of the source electrode and the drain electrode in the stacking direction, respectively, and the source electrode and the drain
  • the dimension in the direction perpendicular to the direction of the separation increases in the middle between the opposite ends of the electrodes. Therefore, a region adjacent to or near the source electrode and the drain electrode is an amorphous silicon region.
  • the polysilicon region is provided at one location, and is interposed between the opposing ends of the source electrode and the drain electrode, and in the stacking direction, the source electrode and the drain electrode It is characterized by not overlapping with both opposite ends of.
  • the polysilicon region is located between the opposing ends of the source electrode and the drain electrode so as not to overlap the opposing ends of the source electrode and the drain electrode in the stacking direction.
  • a region adjacent to or adjacent to the source electrode and the drain electrode is an amorphous silicon region.
  • each of the first thin film transistor and the second thin film transistor has a predetermined interval between the source electrode and the drain electrode above the gate electrode with the first channel region or the second channel region interposed therebetween. Only the polysilicon region exists in the first channel region and the second channel region, and the first channel region and the second channel region have polysilicon crystallinity. Are different.
  • the polysilicon region exists in the first channel region and the second channel region, and the first channel region and the second channel region have polysilicon crystallinity. Different.
  • a method for manufacturing a display device comprising: a plurality of pixels having first thin film transistors; and a drive circuit having a second thin film transistor and driving the pixels.
  • a polysilicon region is selectively formed in the amorphous silicon layer.
  • a gate electrode insulating layer for a plurality of gate electrodes is formed, an amorphous silicon layer is formed on the gate electrode insulating layer, and thereafter, a polysilicon region is selected for the amorphous silicon layer.
  • a first channel region related to the first thin film transistor is formed.
  • an annealing process is performed in which the amorphous silicon layer is partially irradiated with an energy beam to be changed into a polysilicon layer, and the amorphous silicon layer is covered with another amorphous silicon.
  • the amorphous silicon layer is partially irradiated with an energy beam to be changed into a polysilicon layer, and then another amorphous silicon layer is formed covering the polysilicon layer.
  • An n + silicon layer is formed on the surface of the other amorphous silicon layer.
  • the first thin film transistor can surely suppress the off-current, and a drive circuit (peripheral circuit) that needs to increase the on-current.
  • the second thin film transistor can surely increase the on-current, so that the first thin film transistor and the second thin film transistor can perform operations suitable for their respective roles.
  • FIG. 3 is a functional block diagram illustrating a main configuration of the television receiver according to Embodiment 1.
  • FIG. 3 is a schematic diagram schematically illustrating an example of a thin film transistor used for a driving circuit and a pixel of the television receiver according to the first embodiment.
  • FIG. 3 is a schematic diagram schematically illustrating an example of a thin film transistor used for a driving circuit and a pixel of the television receiver according to the first embodiment. It is principal part sectional drawing by the II line
  • FIG. 1 is a manufacturing process figure which shows an example of the manufacturing method of the pixel thin-film transistor of the television receiver which concerns on this Embodiment 1.
  • FIG. 8 is a cross-sectional view of main parts taken along line IV-IV in FIG. 7. It is a schematic diagram which shows typically an example of the pixel thin-film transistor used for the pixel of the television receiver which concerns on this Embodiment 3.
  • FIG. 10 is a cross-sectional view of a principal part taken along line VI-VI in FIG. 9.
  • FIG. 12 is a cross-sectional view of a principal part taken along line VII-VII in FIG. It is a schematic diagram which shows typically an example of the pixel thin-film transistor used for the pixel of the television receiver which concerns on this Embodiment 5.
  • FIG. It is a graph explaining the relationship between laser annealing integrated energy density and mobility. It is a graph which shows the electric current value change at the time of ON / OFF in the case where it comprises so that the electrical characteristic of a 1st channel area
  • FIG. 1 is a functional block diagram showing a main configuration of the television receiver 100 according to the first embodiment.
  • the television receiver 100 includes a TVSoC (System on Chip) 10 (transmission unit), a Tcon (Timing Controller) 20 that receives data from the TVSoC 10, and a source driver 30 and a gate driver 40 that receive data from the Tcon 20.
  • the source driver 30 and the gate driver 40 are connected to a liquid crystal display panel 50 on which an image is displayed based on such data.
  • the drive circuit described in the claims is, for example, the source driver 30 or the gate driver 40.
  • the TVSoC 10 is a so-called television receiving circuit, receives a CVBS signal, an HDMI (registered trademark) signal, etc., generates a television image, and outputs an image signal including a television image signal, a horizontal synchronization signal, a vertical synchronization signal, and a clock, for example, Output to Tcon 20 using the V-by-One signal standard.
  • the Tcon 20 generates a digital image signal, a control signal for controlling the operation of the drive circuit of the liquid crystal display panel 50, and the like based on the signal from the TVSoC 10.
  • the Tcon 20 transmits the digital image signal and the control signal to the source driver 30 and the gate driver 40. That is, the Tcon 20 uses a timing signal such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal from the TVSoC 10 to control the operation timing of the source driver 30 and the operation of the gate driver 40.
  • a gate timing control signal for controlling the timing is generated.
  • Tcon 20 and the source driver 30 are connected by, for example, 24 buses.
  • Each pixel (picture element) (not shown) of the liquid crystal display panel 50 is connected to the source driver 30 and the gate driver 40 via the source line and the gate line.
  • FIG. 2 is a schematic diagram schematically showing an example of a driving circuit and a thin film transistor (also referred to as a TFT) used in the pixel of the television receiver 100 according to the first embodiment.
  • 2A shows a thin film transistor (hereinafter referred to as a pixel thin film transistor) used in a pixel of the television receiver 100
  • FIG. 2B shows a thin film transistor (hereinafter referred to as a drive circuit thin film transistor) used in a drive circuit (peripheral circuit) of the television receiver 100. It is called).
  • FIG. 3 is a cross-sectional view of main parts taken along line II in FIG. 2A
  • FIG. 4 is a cross-sectional view of main parts taken along line II-II in FIG. 2B.
  • each thin film transistor has a gate electrode 2 laminated on the surface of a glass substrate 1 (also referred to as a substrate), and covers the gate electrode 2 to form a gate insulating film 3 (for example, SiO 2). Film, SiO 2 / SiN film stack, SiN film, SiON film, etc.).
  • a polysilicon layer 5 (also referred to as a p-Si film).
  • a first amorphous silicon layer 4 (also referred to as an a-Si film) is formed so as to surround the polysilicon layer 5 (polysilicon region), and covers the polysilicon layer 5 and the first amorphous silicon layer 4.
  • a second amorphous silicon layer 6 (also referred to as an a-Si film) is laminated.
  • the first amorphous silicon layer 4 and the second amorphous silicon layer 6 are collectively referred to as an amorphous silicon layer.
  • n + silicon layer 7 (n + Si film) is laminated at a required position on the surface of the second amorphous silicon layer 6.
  • the n + silicon layer 7 is a contact layer with the source electrode 8 and the drain electrode 9 and is a semiconductor layer having a high impurity concentration such as phosphorus.
  • a source electrode 8 and a drain electrode 9 having a required pattern are formed on the surface of the n + silicon layer 7, the side surfaces of the second amorphous silicon layer 6 and the first amorphous silicon layer 4, and the surface of the gate insulating film 3. is there.
  • the first amorphous silicon layer 4 and the second amorphous silicon layer 6 have a large resistance and a small off current (leakage current).
  • the polysilicon layer 5 has much higher electron mobility than the amorphous silicon layer.
  • the source electrode 8 and the drain electrode 9 are spaced apart from each other with a predetermined interval so that one end of each of the source electrode 8 and the drain electrode 9 is opposed to each other.
  • the space between the source electrode 8 and the drain electrode 9 corresponds to a so-called channel region. Or movement of holes) occurs. That is, such a channel region is a portion corresponding to the interval between the source electrode 8 and the drain electrode 9 in the stacking direction, and the polysilicon layer 5, the first amorphous silicon layer 4, and the second amorphous silicon layer. 6.
  • first thin film transistor a channel region related to the pixel thin film transistor
  • second thin film transistor a channel region related to the driving circuit thin film transistor
  • a passivation film 10 made of, for example, SiN is formed on the entire TFT so as to cover the source electrode 8 and the drain electrode 9, and an organic film 11 is formed on the surface of the passivation film 10 to cover the surface. It is flattened.
  • a through hole is formed at a required position of the passivation film 10 and the organic film 11, and the pixel electrode 12 and the drain electrode 9 are electrically connected through the through hole.
  • the pixel electrode 12 is formed of a transparent conductive film (for example, ITO).
  • 2A and 2B schematically show a projected state in which the first amorphous silicon layer 4, the polysilicon layer 5, the source electrode 8 and the drain electrode 9 are projected onto the surface of the substrate 1.
  • 2A and 2B, the second amorphous silicon layer 6 and other configurations are not shown for convenience of explanation.
  • the first channel region C1 and the second channel region C2 are configured to have different electrical characteristics. This will be described in detail below.
  • the first channel region C1 is configured to include an amorphous silicon region and a polysilicon region. That is, in the pixel thin film transistor, a region related to the first amorphous silicon layer 4 and a region related to the polysilicon layer 5 are formed in a portion corresponding to the distance between the source electrode 8 and the drain electrode 9 in the first channel region C1. Both are mixed.
  • the polysilicon layer 5 which is a rectangular region as viewed in the drawing is formed at two locations, and is separated along the separation direction of the source electrode 8 and the drain electrode 9. In other words, the polysilicon layer 5 is formed at two locations in the first amorphous silicon layer 4 as viewed in FIG. 2A.
  • the drawing direction, the separation direction (or the juxtaposition direction) of the two polysilicon layers 5 is referred to as a horizontal direction, and the direction orthogonal to the separation direction is referred to as a vertical direction.
  • one polysilicon layer 5 overlaps the end 81 of the source electrode 8 in the stacking direction, and the other polysilicon layer 5 is stacked in the stacking direction. It overlaps with the end 91 of the drain electrode 9.
  • the vertical dimension d of the two polysilicon layers 5 is larger than the vertical dimension W of the source electrode 8 and the drain electrode 9.
  • a first amorphous silicon layer 4 is interposed between the two polysilicon layers 5.
  • the two polysilicon layers 5 are separated from each other, and the first amorphous silicon layer 4 is interposed therebetween. That is, as the first channel region C1, since the region of the amorphous silicon layer 4 having a large resistance is interposed between the regions of the polysilicon layer 5, the off-current is smaller than that in the case where the first amorphous silicon layer 4 is not interposed. Can be reliably suppressed. On the other hand, since a part of each polysilicon layer 5 and the opposite end portions 81 and 91 of the source electrode 8 and the drain electrode 9 are overlapped in the direction of the lamination, a decrease in on-current is suppressed. You can also
  • the amorphous silicon layer is formed around the polysilicon layer 5 and has a first amorphous silicon layer 4 having the same thickness as the polysilicon layer 5, the polysilicon layer 5, and the first layer. And a second amorphous silicon layer 6 formed on the surface of one amorphous silicon layer 4.
  • the second amorphous silicon layer 6 is for preventing the source electrode 8 and the drain electrode 9 from directly contacting the channel region, and uses a characteristic with a small off-current (leakage current). Thereby, the off-current can be further reduced.
  • the second channel region C2 is configured to include only the polysilicon region. That is, in the driving circuit thin film transistor, the amorphous silicon region does not exist in the portion corresponding to the distance between the source electrode 8 and the drain electrode 9 in the second channel region C2.
  • the polysilicon layer 5 is formed in the first amorphous silicon layer 4 over the opposing end portions 81 and 91 of the source electrode 8 and the drain electrode 9 in the second channel region C2. It is formed in a wider area.
  • the region of the polysilicon layer 5 having a resistance lower than that of the first amorphous silicon layer 4 extends over the opposite end portions 81 and 91 of the source electrode 8 and the drain electrode 9.
  • the second channel region C2 consists only of the region of the polysilicon layer 5
  • the on-current can be reliably increased as compared with the case where the first amorphous silicon layer 4 is present. it can.
  • a part of the polysilicon layer 5 and the opposite end portions 81 and 91 of the source electrode 8 and the drain electrode 9 are overlapped in the stacking direction, so that the increase in on-current can be further increased. it can.
  • first channel region C1 and the second channel region C2 are shown, but this defines the first channel region C1 and the second channel region C2 according to the present invention. It is not something.
  • such a channel region depends on a channel length that is a distance between the drain electrode 9 and the source electrode 8 and a channel width that is a dimension of the drain electrode 9 and the source electrode 8 in a direction orthogonal to the channel length. Can be defined.
  • FIG. 5 is a manufacturing process diagram showing an example of a manufacturing method of the pixel thin film transistor of the television receiver 100 according to the first embodiment.
  • the manufacturing process of the pixel thin film transistor of the first embodiment will be described.
  • the gate electrode 2 is formed on the glass substrate 1 (S11), and the gate insulating film 3 is formed on the surface of the glass substrate 1 so as to cover the gate electrode 2 (S12).
  • a-Si film 4 as a first amorphous silicon layer is formed on the surface of the glass substrate 1 on which the gate insulating film 3 is formed (S13). Thereafter, a step of forming a channel region (first channel region C1) is performed, and the region of the polysilicon layer 5 is selectively formed in the first channel region C1 as described above.
  • a dehydrogenation annealing process is performed (S14), and laser pre-cleaning is performed (S15).
  • the a-Si film 4 is crystallized by a partial irradiation type laser (S16).
  • the crystallization process is an annealing process (also referred to as a laser annealing process).
  • a required part of the a-Si film 4 is irradiated with an energy beam through a multi-lens array, and the required part is exposed to the polysilicon layer 5 ( p-Si film).
  • the required part is the upper side of the gate electrode 2 and the first channel region C1 between the source and the drain.
  • two spaced apart polysilicon layers 5 are formed in the first amorphous silicon layer 4 as shown in FIG. 2A.
  • the energy beam for example, an ultraviolet excimer laser having a large absorption of an amorphous silicon layer (a-Si film) can be used.
  • FIG. 6 is a schematic diagram showing an example of the configuration of the partial irradiation laser according to the present embodiment.
  • the glass substrate 1 on which the a-Si film 4 is formed is placed on a placing table (not shown) and is translated in the direction of the arrow in FIG. 6 at a required speed. It is.
  • a multi-lens array is arranged in which individual lenses are arranged at an appropriate distance along a direction intersecting the moving direction of the glass substrate 1.
  • the laser light is partially irradiated to a plurality of required locations separated via different optical paths for each lens. That is, partial laser annealing can be performed. Thereby, only a required region of the channel region in the a-Si film 4 is selectively changed to the polysilicon layer 5 (p-Si film).
  • n + Si film (n + silicon layer) 7 is formed on the surface of the a-Si film 6 (S19).
  • the n + Si film 7 is a contact layer with the source electrode 8 and the drain electrode 9 and is a semiconductor layer having a high impurity concentration such as phosphorus.
  • the a-Si film 4, the a-Si film 6, and the n + Si film 7 are etched to form, for example, a rectangular island shape.
  • a metal for source / drain is formed on the n + Si film 7, and the metal film is etched to form the source electrode 8 and the drain electrode 9 (S20).
  • the a-Si film 6 is formed in the thickness direction with respect to the n + Si film 7 and the a-Si film 6 related to the channel portion using the source electrode 8 and the drain electrode 9 as a mask. Etching is performed halfway (S21). As a result, a channel region is formed.
  • the step of forming the a-Si film 4, the a-Si film 6, and the n + Si film 7 is formed in an island shape, but the present invention is not limited to this.
  • the source / drain metal film is etched in a predetermined pattern, and then the n + Si film 7 and the a-Si film 6 are etched in the thickness direction. You may make it give.
  • an energy beam for example, a laser
  • an energy beam is not irradiated on the entire surface of the substrate, but an energy beam is applied only to a region of the a-Si film 4 that is to become the polysilicon layer 5.
  • the first channel region C1 can be formed only by partial irradiation and annealing. Therefore, in order to form the first channel region C1, a crystallized polysilicon layer is formed on the entire substrate surface, and the steps of exposure processing, development processing, and etching processing are not required for the polysilicon layer. The manufacturing process can be shortened.
  • the a-Si film 4 is selectively crystallized with a partial irradiation type laser as shown in FIG. 5 has been described as an example for the pixel thin film transistor. It is not limited. Such a crystallization process may be performed on the driving circuit thin film transistor.
  • the first channel region C1 and the second channel region C2 have different electrical characteristics, and the pixel thin film transistor is It operates as a transistor suitable for the pixel on which the image is displayed, and the driving circuit thin film transistor operates as a transistor suitable for the driving circuit of the pixel.
  • the pixel thin film transistor (the first channel region C1) has the above-described configuration, so that the off current can be reliably suppressed while suppressing the decrease in the on current. Can be suppressed.
  • the drive circuit thin film transistor (second channel region C2) has the above-described configuration, so that the on-current can be reliably increased. it can.
  • the present invention is not limited to the description of the first embodiment.
  • the configuration of the pixel thin film transistor (first channel region C1) is different from that of the first embodiment, as in the first embodiment, the first channel region C1 and The second channel region C2 is configured to have different electrical characteristics. This will be described in detail below.
  • FIG. 7 is a schematic diagram schematically showing an example of a pixel thin film transistor used for a pixel of the television receiver 100 according to the second embodiment
  • FIG. 8 is a cross-sectional view taken along line IV-IV in FIG. is there. 7 is the same as FIG. 4 and is omitted.
  • the drive circuit thin film transistor according to the second embodiment is the same as that of the first embodiment, and a detailed description thereof is omitted.
  • the first channel region C1 is configured to include an amorphous silicon region and a polysilicon region. That is, in the pixel thin film transistor, both the region related to the amorphous silicon layer 4 and the region related to the polysilicon layer 5 coexist in the portion corresponding to the distance between the source electrode 8 and the drain electrode 9 in the first channel region C1. It is.
  • the polysilicon layer 5 is elongated in the lateral direction from the end 81 of the source electrode 8 to the end 91 of the drain electrode 9. Is formed.
  • the region related to the polysilicon layer 5 has a strip shape as viewed in the drawing, and one of the ends of the polysilicon layer 5 overlaps the end portion 81 of the source electrode 8 in the stacking direction. The other overlaps the end 91 of the drain electrode 9 in the stacking direction. More specifically, both end portions of the polysilicon layer 5 overlap with the end portion 81 of the source electrode 8 or the end portion 91 of the drain electrode 9 at the intermediate portion between the source electrode 8 and the drain electrode 9 in the vertical direction.
  • the vertical dimension d of the polysilicon layer 5 is smaller than the vertical dimension W of the source electrode 8 and the drain electrode 9, and both ends of the polysilicon layer 5 are located on the source electrode 8 in the stacking direction.
  • the end portion 81 and the end portion 91 of the drain electrode 9 partially overlap each other.
  • the pixel thin film transistor (first channel region C1) has the above-described configuration, it is suitable for a pixel thin film transistor that needs to reduce off-current. Operates as a transistor.
  • the first channel region C 1 is adjacent to the source electrode 8 and the drain electrode 9.
  • the region or a nearby region can be the amorphous silicon layer 4, and off current can be suppressed.
  • the present invention is not limited to the description in the first and second embodiments.
  • the configuration of the pixel thin film transistor (first channel region C1) is different from that of the first and second embodiments, the first and second similar to the first and second embodiments.
  • the channel region C1 and the second channel region C2 are configured to have different electrical characteristics. This will be described in detail below.
  • FIG. 9 is a schematic diagram schematically illustrating an example of a pixel thin film transistor used for a pixel of the television receiver 100 according to the third embodiment
  • FIG. 10 is a cross-sectional view of a principal part taken along line VI-VI in FIG. is there. 9 is the same as FIG. 4 and is omitted.
  • the drive circuit thin film transistor according to the third embodiment is the same as that of the first embodiment, and a detailed description thereof is omitted.
  • the first channel region C1 is configured to include an amorphous silicon region and a polysilicon region. That is, in the pixel thin film transistor, both the region related to the amorphous silicon layer 4 and the region related to the polysilicon layer 5 coexist in the portion corresponding to the distance between the source electrode 8 and the drain electrode 9 in the first channel region C1. It is.
  • the polysilicon layer 5 is elongated in the lateral direction from the end 81 of the source electrode 8 to the end 91 of the drain electrode 9. Is formed. Further, the polysilicon layer 5 is formed in the middle portion in the lateral direction, in other words, in the middle between the opposing end portions 81 and 91 of the source electrode 8 and the drain electrode 9 so as to have a size that is increased in the vertical direction. ing.
  • the region related to the polysilicon layer 5 has a cross shape as viewed in the drawing, and one of the ends of the polysilicon layer 5 along the horizontal direction is the end portion 81 of the source electrode 8 in the stacking direction.
  • the other overlaps the end 91 of the drain electrode 9 in the stacking direction. More specifically, both end portions of the polysilicon layer 5 along the horizontal direction are respectively connected to the end portion 81 of the source electrode 8 or the end portion 91 of the drain electrode 9 at the intermediate portion between the source electrode 8 and the drain electrode 9 in the vertical direction. overlapping.
  • the vertical dimension d1 of the polysilicon layer 5 is smaller than the vertical dimension W of the source electrode 8 and the drain electrode 9, and both ends of the polysilicon layer 5 along the horizontal direction are in the direction of the stacking. It partially overlaps the end portion 81 of the source electrode 8 and the end portion 91 of the drain electrode 9. Also, in the portion extending in the vertical direction of the polysilicon layer 5, the horizontal dimension d ⁇ b> 2 may be configured to be smaller than the vertical dimension W of the source electrode 8 and the drain electrode 9.
  • first channel region C1 Since such a pixel thin film transistor (first channel region C1) has the above-described configuration, it is suitable for a pixel thin film transistor that needs to reduce off-current. Operates as a transistor.
  • the polysilicon layer 5 is adjacent to the source electrode 8 and the drain electrode 9 in the first channel region C1.
  • the region or a nearby region can be the amorphous silicon layer 4, and off current can be suppressed.
  • the vertical dimension d1 of the polysilicon layer 5 is enlarged at the middle portion of the polysilicon layer 5 in the horizontal direction. Accordingly, an increase in on-current can be achieved.
  • the present invention is not limited to the description of the first to third embodiments.
  • the configuration of the pixel thin film transistor (first channel region C1) is different from that of the first to third embodiments, the first thin film transistor 100 is similar to the first to third embodiments.
  • the channel region C1 and the second channel region C2 are configured to have different electrical characteristics. This will be described in detail below.
  • FIG. 11 is a schematic diagram schematically showing an example of a pixel thin film transistor used for a pixel of the television receiver 100 according to the fourth embodiment
  • FIG. 12 is a cross-sectional view of a principal part taken along line VII-VII in FIG. is there.
  • the drive circuit thin film transistor according to the fourth embodiment is the same as that of the first embodiment, and a detailed description thereof is omitted.
  • the first channel region C1 is configured to include an amorphous silicon region and a polysilicon region. That is, in the pixel thin film transistor, both the region related to the amorphous silicon layer 4 and the region related to the polysilicon layer 5 coexist in the portion corresponding to the distance between the source electrode 8 and the drain electrode 9 in the first channel region C1. It is.
  • the polysilicon layer 5 is located at one location between the end portion 81 of the source electrode 8 and the end portion 91 of the drain electrode 9. Is formed.
  • the region related to the polysilicon layer 5 has a rectangular shape, and the end 81 of the source electrode 8 and the end of the drain electrode 9 are between the end 81 of the source electrode 8 and the end 91 of the drain electrode 9. It is formed away from the portion 91.
  • the vertical dimension d of the polysilicon layer 5 is larger than the vertical dimension W of the source electrode 8 and the drain electrode 9, but the polysilicon layer 5 has the end 81 of the source electrode 8 and the drain electrode 9 in the stacking direction. It does not overlap with the end portion 91.
  • first channel region C1 since such a pixel thin film transistor (first channel region C1) has the above-described configuration, it is suitable for a pixel thin film transistor that needs to reduce off-current. Operates as a transistor.
  • the region related to the polysilicon layer 5 includes the end 81 of the source electrode 8 and the drain electrode across the region related to the first amorphous silicon layer 4.
  • Nine end portions 91 are formed. That is, the region of the amorphous silicon layer 4 having a high resistance is formed between the region related to the polysilicon layer 5 and the end portion 81 of the source electrode 8 and the end portion 91 of the drain electrode 9. Accordingly, in the first channel region C1, the region adjacent to or near the source electrode 8 and the drain electrode 9 can be the amorphous silicon layer 4, and the off-current can be suppressed.
  • Embodiment 5 The present invention is not limited to the description of Embodiments 1 to 4.
  • the configuration of the pixel thin film transistor (first channel region C1) is different from that of the first to fourth embodiments, the first thin film transistor 100 is similar to the first to fourth embodiments.
  • the channel region C1 and the second channel region C2 are configured to have different electrical characteristics. This will be described in detail below.
  • FIG. 13 is a schematic diagram schematically showing an example of a pixel thin film transistor used for a pixel of the television receiver 100 according to the fifth embodiment.
  • a cross-sectional view taken along line VIII-VIII in FIG. This is the same, and illustration is omitted.
  • the drive circuit thin film transistor according to the fourth embodiment is the same as that of the first embodiment (FIG. 2B), and a detailed description thereof is omitted.
  • the first channel region C1 and the second channel region C2 that is, the end 81 of the source electrode 8 and the end of the drain electrode 9 are provided. Only a region related to the polysilicon layer 5 is formed in a portion corresponding to the interval between the portions 91.
  • the polysilicon layer 5 is configured to have different crystallinity. Yes.
  • the polysilicon layer of the first channel region C1 5 is formed with a low crystallinity
  • the polysilicon layer 5 in the second channel region C2 is formed with a high crystallinity (at least higher than the first channel region C1).
  • the halftone mask is a mask having, for example, a semi-transmissive portion different from the light transmittance of the transmissive portion and the transmittance of the light-shielded portion in addition to the laser light transmissive portion and the light-shielded portion.
  • the mobility of electrons (or holes) in the first channel region C1 and the second channel region C2 can be appropriately controlled.
  • FIG. 14 is a graph illustrating the relationship between the laser annealing integrated energy density and mobility.
  • the laser annealing integrated energy density is high, that is, when the high laser annealing integrated energy density is increased during laser annealing of amorphous silicon, the crystallinity of polysilicon is increased.
  • the laser annealing integrated energy density is a value obtained by multiplying the laser power density by the number of times of irradiation.
  • the television receiver 100 is configured such that the electron mobility (electrical characteristics) in the first channel region C1 and the second channel region C2 are different,
  • the pixel thin film transistor operates as a transistor suitable for a pixel on which an image is displayed, and the driving circuit thin film transistor operates as a transistor suitable for the driving circuit of the pixel.
  • the crystallinity of the polysilicon layer 5 in the first channel region C1 is lowered, so that the off-current can be reliably suppressed.
  • the drive circuit peripheral circuit
  • the crystallinity of the polysilicon layer 5 in the second channel region C2 is increased, the on-current can be reliably increased.
  • FIG. 15 is a graph showing a change in current value at ON / OFF when the first channel region C1 and the second channel region C2 are configured to have different electrical characteristics as described above. That is, FIG. 15 shows a so-called TFT characteristic curve.
  • a solid line indicates a thin film transistor made of only amorphous silicon (a-Si)
  • a thick line indicates a pixel thin film transistor
  • a dotted line indicates a drive circuit thin film transistor.
  • the drive circuit thin film transistor has a high current value at the on / off time.
  • the current value at the on / off time is significantly lower than that in the case of the driving circuit thin film transistor.
  • the pixel thin film transistor has a higher on-state current value than a thin film transistor made of only amorphous silicon.
  • the electrical characteristics of the first channel region C1 and the second channel region C2 are different by crystallizing the a-Si film 4 with a partial irradiation laser for the pixel thin film transistor or the drive circuit thin film transistor.
  • the case where it is configured as described above has been described as an example. However, the present invention is not limited to this.
  • the channel region may be formed by performing each process step.

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Abstract

第１薄膜トランジスを有する絵素と、第２薄膜トランジスタを有し、前記絵素を駆動する駆動回路とを備える表示装置において、前記第１薄膜トランジスタに係る第１チャネル領域、及び、前記第２薄膜トランジスタに係る第２チャネル領域が、電気的特性（例えば、電子移動度）が相違するように構成することにより、第１薄膜トランジス及び第２薄膜トランジスタが夫々の役割に適した作動ができる表示装置及び該表示装置の製造方法を提供する。

Description

表示装置及び表示装置の製造方法
　本発明は、第１薄膜トランジスを有する絵素と、第２薄膜トランジスタを有し、前記絵素を駆動する駆動回路とを備える表示装置及び該表示装置の製造方法に関する。
　近年、液晶パネル等を有する表示装置においては、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が主に用いられる。具体的には、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）をチャネル領域に用いたａ－Ｓｉ ＴＦＴ、又はポリシリコン（ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）をチャネル領域に用いたＰ－Ｓｉ  ＴＦＴが用いられる。また、Ｐ－Ｓｉ  ＴＦＴは、基板全面にレーザーを照射後、パターニングを行うレーザーアニール方式により製造される。
　特許文献１には、ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたポリシリコン膜と、前記ポリシリコン膜の端部の上方に形成されたソース電極と、前記ポリシリコン膜における前記ソース電極が形成された端部と対向する端部の上方に形成され、前記ソース電極と離間しているドレイン電極とを具備する薄膜トランジスタにおいて、前記ポリシリコン膜におけるソース電極又はドレイン電極が形成されている前記ポリシリコン膜の端部から、前記ポリシリコン膜におけるソース電極又はドレイン電極が形成されていない前記ポリシリコン膜の中央部に向かって、前記ポリシリコン膜の結晶化率が小さくなることについて開示されている。
特開２０１２－１１４１３１号公報
　一方、ピクセル（絵素）を駆動する周辺回路又は駆動回路は、回路として駆動する為に高いオン電流が要求される。一方、ピクセルでは頻繁にオン・オフのスイッチングが行われることから、オフ電流が低い方が望ましい。
　これに対して、上述したＰ－Ｓｉ  ＴＦＴは、オン時に流れる電流（オン電流）、及び、オフ時に流れる電流（オフ電流）が共に高いという特性を有している。従って、周辺回路又は駆動回路用のＴＦＴには適しているものの、ピクセル用のＴＦＴには好ましくない。
　このように、同一基板上、又は同一装置内においても、その機能に応じて、電子移動度（電気的特性）の異なる複数種のＴＦＴが要求されている。しかしながら、従来のレーザーアニール方式を用いて斯かる複数種のＴＦＴを設けることは複雑な工程であり、手間の掛かるものである。また、このような問題に対して、特許文献１に係る薄膜トランジスタにおいては工夫も言及もされていない。
　本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、第１薄膜トランジスタを有する絵素と、第２薄膜トランジスタを有し、前記絵素を駆動する駆動回路とを備える表示装置において、前記第１薄膜トランジスタに係る第１チャネル領域、及び、前記第２薄膜トランジスタに係る第２チャネル領域が、電気的特性（例えば、電子移動度）が相違するように構成することにより、第１薄膜トランジス及び第２薄膜トランジスタが夫々の役割に適した作動ができる表示装置及び該表示装置の製造方法を提供することにある。
　本発明に係る表示装置は、第１薄膜トランジスタを有する絵素と、第２薄膜トランジスタを有し、前記絵素を駆動する駆動回路とを備える表示装置において、前記第１薄膜トランジスタは第１チャネル領域を有し、前記第２薄膜トランジスタは第２チャネル領域を有しており、前記第１チャネル領域はアモルファスシリコン領域及びポリシリコン領域を含み、前記第１チャネル領域及び前記第２チャネル領域は、電気的特性が相違することを特徴とする。
　本発明にあっては、例えば、前記第１チャネル領域はアモルファスシリコン領域及びポリシリコン領域を含み、前記第２チャネル領域はポリシリコン領域のみを含むように構成することにより、前記第１チャネル領域及び前記第２チャネル領域において、電気的特性が相違するように構成する。
　本発明に係る表示装置は、前記第１薄膜トランジスタでは、ゲート電極の上側に、前記第１チャネル領域を挟んで、ソース電極及びドレイン電極が所定の間隔を離れて積層されており、前記第１チャネル領域には、アモルファスシリコン領域及びポリシリコン領域が混在してあることを特徴とする。
　本発明にあっては、前記第１薄膜トランジスタでは、前記第１チャネル領域にアモルファスシリコン領域及びポリシリコン領域が混在してある。
　本発明に係る表示装置は、前記ポリシリコン領域は離隔された２ヶ所であり、一方のポリシリコン領域は、前記積層の方向にて、前記ソース電極と重なっており、他方のポリシリコン領域は、前記積層の方向において、前記ドレイン電極と重なっていることを特徴とする。
　本発明にあっては、前記２ヶ所のポリシリコン領域うち一方のポリシリコン領域は、前記積層の方向にて、前記ソース電極と重なっており、他方のポリシリコン領域は、前記積層の方向において、前記ドレイン電極と重なっている。換言すれば、前記２ヶ所のポリシリコン領域は夫々ソース電極及びドレイン電極周囲に形成されている。
　本発明に係る表示装置は、前記ポリシリコン領域は前記ソース電極及び前記ドレイン電極の離隔の方向に長く、前記ポリシリコン領域の両端側が、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端の一部と夫々重なっていることを特徴とする。
　本発明にあっては、前記ポリシリコン領域の両端側が、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端の一部と夫々重なっており、前記ソース電極及び前記ドレイン電極に隣接する領域又は近傍の領域をアモルファスシリコン領域とする。
　本発明に係る表示装置は、前記ポリシリコン領域は、前記ソース電極及び前記ドレイン電極の両対向端の中間にて、前記離隔の方向と直交する方向の寸法が大きくなることを特徴とする。
　本発明にあっては、前記ポリシリコン領域は斯かる両端側が、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端の一部と夫々重なっており、前記ソース電極及び前記ドレイン電極の両対向端の中間にて、前記離隔の方向と直交する方向の寸法が大きくなる。従って、前記ソース電極及び前記ドレイン電極に隣接する領域又は近傍の領域がアモルファスシリコン領域となる。
　本発明に係る表示装置は、前記ポリシリコン領域は１ヶ所であって、前記ソース電極及び前記ドレイン電極の両対向端の間に介在し、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端と重なっていないことを特徴とする。
　本発明にあっては、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端と重ならないように、前記ポリシリコン領域が、前記ソース電極及び前記ドレイン電極の両対向端の間に介在し、前記ソース電極及び前記ドレイン電極に隣接する領域又は近傍の領域をアモルファスシリコン領域とする。
　本発明に係る表示装置は、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタ夫々は、ゲート電極の上側に、前記第１チャネル領域又は前記第２チャネル領域を挟んで、ソース電極及びドレイン電極が所定の間隔を離れて積層されており、前記第１チャネル領域及び前記第２チャネル領域にはポリシリコン領域のみが存在し、前記第１チャネル領域と、前記第２のチャネル領域とは、ポリシリコンの結晶性が異なることを特徴とする。
　本発明にあっては、前記第１チャネル領域及び前記第２チャネル領域にはポリシリコン領域のみが存在し、前記第１チャネル領域と、前記第２のチャネル領域とは、ポリシリコンの結晶性が異なる。
　本発明に係る表示装置の製造方法は、第１薄膜トランジスタを有する複数の画素と、第２薄膜トランジスタを有し、該画素を駆動する駆動回路とを備える表示装置の製造方法において、複数のゲート電極に係るゲート電極絶縁層を形成する工程と、該ゲート電極絶縁層の上にアモルファスシリコン層を形成する工程と、前記第１薄膜トランジスタに係る第１チャネル領域を形成するチャネル工程を含み、前記チャネル工程では、前記アモルファスシリコン層にポリシリコン領域が選択的に形成されることを特徴とする。
　本発明にあっては、複数のゲート電極に係るゲート電極絶縁層が形成された後、該ゲート電極絶縁層の上にアモルファスシリコン層が形成され、以後、該アモルファスシリコン層にポリシリコン領域が選択的に形成されて、前記第１薄膜トランジスタに係る第１チャネル領域が形成される。
　本発明に係る表示装置の製造方法は、前記チャネル工程では前記アモルファスシリコン層にエネルギービームを部分的に照射してポリシリコン層に変化させるアニール工程と、前記ポリシリコン層を覆って他のアモルファスシリコン層を形成する工程と、前記他のアモルファスシリコン層の表面にｎ＋シリコン層を形成する工程とを含むことを特徴とする。
　本発明にあっては、前記チャネル工程で、前記アモルファスシリコン層にエネルギービームを部分的に照射してポリシリコン層に変化させた後、前記ポリシリコン層を覆って他のアモルファスシリコン層が形成され、該他のアモルファスシリコン層の表面にｎ＋シリコン層が形成される。
　本発明によれば、オフ電流を下げる必要のあるピクセル（絵素）に対しては、前記第１薄膜トランジスタがオフ電流を確実に抑えることができ、オン電流を高める必要のある駆動回路（周辺回路）に対しては、前記第２薄膜トランジスタがオン電流を確実に高めることができるので、前記第１薄膜トランジス及び前記第２薄膜トランジスタが夫々の役割に適した作動を行うことが出来る。
実施の形態１のテレビジョン受信機の要部構成を示す機能ブロック図である。 本実施の形態１に係るテレビジョン受信機の駆動回路及びピクセルに用いられる薄膜トランジスタの一例を模式的に示す模式図である。 本実施の形態１に係るテレビジョン受信機の駆動回路及びピクセルに用いられる薄膜トランジスタの一例を模式的に示す模式図である。 図２ＡのＩ－Ｉ線による要部断面図である。 図２ＢのII－II線による要部断面図である。 本実施の形態１に係るテレビジョン受信機のピクセル薄膜トランジスタの製造方法の一例を示す製造工程図である。 本実施の形態に係る部分照射型レーザーの構成の一例を示す模式図である。 本実施の形態２に係るテレビジョン受信機のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図である。 図７のIV－IV線による要部断面図である。 本実施の形態３に係るテレビジョン受信機のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図である。 図９のVI－VI線による要部断面図である。 本実施の形態４に係るテレビジョン受信機のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図である。 図１１のVII －VII 線による要部断面図である。 本実施の形態５に係るテレビジョン受信機のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図である。 レーザーアニール積算エネルギー密度及び移動度の関係を説明するグラフである。 第１チャネル領域及び第２チャネル領域の電気的特性が相違するように構成した場合における、オン・オフ時の電流値変化を示すグラフである。
　以下に、本発明の実施の形態に係る表示装置及び該表示装置の製造方法を、いわゆる液晶パネルを有するテレビジョン受信機に適用した場合を例として、図面に基づいて詳述する。
（実施の形態１）
　図１は実施の形態１のテレビジョン受信機１００の要部構成を示す機能ブロック図である。
　テレビジョン受信機１００は、ＴＶＳｏＣ(System on a Chip)１０（送信部）と、ＴＶＳｏＣ１０からデータを受信するＴｃｏｎ（Timing Controller）２０と、更にＴｃｏｎ２０からデータを受信するソースドライバ３０及びゲートドライバ４０とを備えており、ソースドライバ３０及びゲートドライバ４０は斯かるデータに基づいて画像が表示される液晶表示パネル５０に接続されている。
　請求の範囲に記載の駆動回路は、例えば、ソースドライバ３０又はゲートドライバ４０である。
 ＴＶＳｏＣ１０はいわゆるテレビ受信回路であり、ＣＶＢＳ信号，ＨＤＭＩ（登録商標）信号などを受け取ってテレビ映像を生成し、テレビ画像信号，水平同期信号，垂直同期信号，及びクロックを含む画像信号を、例えば、Ｖ－ｂｙ－Ｏｎｅ信号規格を用いてＴｃｏｎ２０に出力する。
　Ｔｃｏｎ２０は、ＴＶＳｏＣ１０からの信号に基づいて、デジタル画像信号、液晶表示パネル５０の駆動回路の動作を制御するための制御信号等を生成する。そして、Ｔｃｏｎ２０は、デジタル画像信号及び制御信号をソースドライバ３０及びゲートドライバ４０に送信する。すなわちＴｃｏｎ２０は、ＴＶＳｏＣ１０から垂直同期信号、水平同期信号、データイネーブル信号、クロック信号などのタイミング信号を用いて、ソースドライバ３０の動作タイミングを制御するためのソースタイミング制御信号と、ゲートドライバ４０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。
　また、Ｔｃｏｎ２０及びソースドライバ３０の間は、例えば２４本のバスによって接続されている。
　液晶表示パネル５０の図示しない各ピクセル（絵素）は、ソースライン及びゲートラインを介して、ソースドライバ３０及びゲートドライバ４０に接続されている。
　図２は本実施の形態１に係るテレビジョン受信機１００の駆動回路及びピクセルに用いられる薄膜トランジスタ（ＴＦＴとも称する）の一例を模式的に示す模式図である。図２Ａはテレビジョン受信機１００のピクセルに用いられる薄膜トランジスタ（以下、ピクセル薄膜トランジスタと称する）を示し、図２Ｂはテレビジョン受信機１００の駆動回路（周辺回路）に用いられる薄膜トランジスタ（以下、駆動回路薄膜トランジスタと称する）を示している。
　また、図３は図２ＡのＩ－Ｉ線による要部断面図であり、図４は図２ＢのII－II線による要部断面図である。
　図３及び図４に示すように、夫々の薄膜トランジスタは、ガラス基板１（基板とも称する）の表面にゲート電極２を積層してあり、ゲート電極２を覆ってゲート絶縁膜３（例えば、ＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ膜積層、ＳｉＮ膜、ＳｉＯＮ膜など）を積層してある。
　また、図２～図４に示すように、ゲート絶縁膜３の表面であってゲート電極２の上側には、ポリシリコン層５（ｐ－Ｓｉ膜とも称する。なお、ポリシリコン層には多結晶だけでなく、多結晶よりも比較的結晶粒径の小さい微結晶、あるいは、より結晶性の高い単結晶も含む）を積層してある。また、ポリシリコン層５（ポリシリコン領域）を取り囲むように第１のアモルファスシリコン層４（ａ－Ｓｉ膜とも称する）が形成され、ポリシリコン層５及び第１のアモルファスシリコン層４を覆うように第２のアモルファスシリコン層６（ａ－Ｓｉ膜とも称する）を積層してある。以下においては、第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６を纏めてアモルファスシリコン層とも称する。
　第２のアモルファスシリコン層６の表面の所要位置には、ｎ＋シリコン層７（ｎ＋Ｓｉ膜）を積層してある。ｎ＋シリコン層７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンなどの不純物濃度が高い半導体層である。
　ｎ＋シリコン層７の表面、第２のアモルファスシリコン層６及び第１のアモルファスシリコン層４の側面、ゲート絶縁膜３の表面には、所要のパターンを有するソース電極８及びドレイン電極９を形成してある。
　第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６は、抵抗が大きくオフ電流（漏れ電流）が小さい。また、ポリシリコン層５は、アモルファスシリコン層に比べて電子の移動度が格段に大きい。
　ソース電極８とドレイン電極９とは夫々の一端が対向するように、所定の間隔を挟んで離隔されており、ソース電極８とドレイン電極９との間はいわゆるチャネル領域に該当し、キャリア（電子又はホール）の移動が生じる。すなわち、斯かるチャネル領域は、前記積層方向において、ソース電極８とドレイン電極９との間隔に該当する部分であり、ポリシリコン層５と、第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６とで構成されている。以下においては、前記ピクセル薄膜トランジスタ（第１薄膜トランジスタ）に係るチャネル領域を第１チャネル領域Ｃ１といい、前記駆動回路薄膜トランジスタ（第２薄膜トランジスタ）に係るチャネル領域を第２チャネル領域Ｃ２という。
　ソース電極８及びドレイン電極９を覆うようにして、ＴＦＴ全体には、例えば、ＳｉＮで構成されるパッシベーション膜１０を形成してあり、パッシベーション膜１０の表面には有機膜１１を形成して表面を平坦化している。パッシベーション膜１０及び有機膜１１の所要の位置には、スルーホールを形成してあり、当該スルーホールを通して画素電極１２とドレイン電極９とが導通するようにしてある。画素電極１２は、透明導電膜（例えば、ＩＴＯ）により形成されている。
　図２Ａ及び図２Ｂでは、第１のアモルファスシリコン層４、ポリシリコン層５、ソース電極８及びドレイン電極９を基板１の表面に射影した射影状態を模式的に示す。なお、図２Ａ及び図２Ｂでは、説明の便宜上、第２のアモルファスシリコン層６及び他の構成の図示を省略している。
　本実施の形態に係るテレビジョン受信機１００においては、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２は、電気的特性が相違するように構成されている。以下、詳しく説明する。
　前記ピクセル薄膜トランジスタにおいては、図２Ａに示すように、第１チャネル領域Ｃ１がアモルファスシリコン領域及びポリシリコン領域を含むように構成されている。すなわち、前記ピクセル薄膜トランジスタでは、第１チャネル領域Ｃ１のうち、ソース電極８とドレイン電極９との間隔に対応する部分に、第１のアモルファスシリコン層４に係る領域及びポリシリコン層５に係る領域が共に混在してある。
　図２Ａのピクセル薄膜トランジスタにおいては、図面視、矩形の領域であるポリシリコン層５が夫々２ヶ所に形成されており、ソース電極８とドレイン電極９との離隔方向に沿って離隔されている。換言すれば、図２Ａの図面視、第１のアモルファスシリコン層４内の離れた２ヶ所には、ポリシリコン層５が形成されている。
　以下においては、説明の便宜上、図面視、２つのポリシリコン層５の離隔方向（又は並設方向）を横方向、該離隔方向に直交する方向を縦方向と称する。
　２つのポリシリコン層５のうち、一方のポリシリコン層５は、前記積層の方向にて、ソース電極８の端部８１と重なっており、他方のポリシリコン層５は、前記積層の方向において、ドレイン電極９の端部９１と重なっている。
　また、図２Ａに示すように、前記２つのポリシリコン層５の縦方向の寸法ｄは、ソース電極８及びドレイン電極９の縦方向の寸法Ｗより大きい。一方、前記２つのポリシリコン層５の間には第１のアモルファスシリコン層４が介在している。
　このように、２つのポリシリコン層５が夫々離隔され、これらの間には第１のアモルファスシリコン層４が介在する。すなわち、第１チャネル領域Ｃ１としては、抵抗が大きいアモルファスシリコン層４の領域がポリシリコン層５の領域の間に介在するので、第１のアモルファスシリコン層４が介在しない場合に比べて、オフ電流を確実に抑えることができる。一方、各ポリシリコン層５の一部と、ソース電極８及びドレイン電極９の相互対向する両端部８１，９１とが前記積層の方向にて重なるようにしてあるので、オン電流の低下を抑制することもできる。
　また、図３に示すように、アモルファスシリコン層は、ポリシリコン層５の周囲に形成され、ポリシリコン層５と同程度の厚みを有する第１のアモルファスシリコン層４と、ポリシリコン層５及び第１のアモルファスシリコン層４の表面に形成された第２のアモルファスシリコン層６とを有する。
　すなわち、ポリシリコン層５は、ゲート電極２の上側に形成された第１のアモルファスシリコン層４のうち、斯かるチャネル領域の一部の領域を多結晶状態であるポリシリコン層５に変化させたものであり、該チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。また、第２のアモルファスシリコン層６は、ソース電極８及びドレイン電極９とチャネル領域とが直接接触しないようにするためのもので、オフ電流（漏れ電流）が小さい特性を用いている。これにより、オフ電流をより低減することができる。
　一方、前記駆動回路薄膜トランジスタにおいては、図２Ｂに示すように、第２チャネル領域Ｃ２がポリシリコン領域のみを含むように構成されている。すなわち、前記駆動回路薄膜トランジスタでは、第２チャネル領域Ｃ２のうち、ソース電極８とドレイン電極９との間隔に対応する部分には、アモルファスシリコン領域が存在していない。
　図２Ｂの駆動回路薄膜トランジスタにおいては、第１のアモルファスシリコン層４内に、ポリシリコン層５が、ソース電極８とドレイン電極９との両対向端部８１，９１に亘って、第２チャネル領域Ｃ２より広い領域にて形成されている。
　このように、第２チャネル領域Ｃ２としては、第１のアモルファスシリコン層４に比べて抵抗が小さいポリシリコン層５の領域がソース電極８とドレイン電極９との両対向端部８１，９１に亘って形成されているので、換言すれば第２チャネル領域Ｃ２がポリシリコン層５の領域のみからなるので、第１のアモルファスシリコン層４が存在する場合に比べて、オン電流を確実に高めることができる。一方、ポリシリコン層５の一部と、ソース電極８及びドレイン電極９の対向する両端部８１，９１とが前記積層の方向にて重なるようにしてあるので、オン電流の増加を一層高めることができる。
　図２Ａ及び図２Ｂにおいては、説明の便宜上、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２を図示しているが、これによって本発明に係る第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２が定義されるものでない。
　また、一般に、斯かるチャネル領域は、ドレイン電極９及びソース電極８の間の距離であるチャネル長と、該チャネル長に直交する方向における、ドレイン電極９及びソース電極８の寸法であるチャネル幅によって定義することができる。
　図５は本実施の形態１に係るテレビジョン受信機１００のピクセル薄膜トランジスタの製造方法の一例を示す製造工程図である。以下、本実施の形態１のピクセル薄膜トランジスタの製造工程について説明する。図５に示すように、ガラス基板１上にゲート電極２を形成し（Ｓ１１）、ゲート電極２を覆ってガラス基板１の表面にゲート絶縁膜３を形成する（Ｓ１２）。
　ゲート絶縁膜３が形成されたガラス基板１の表面に第１のアモルファスシリコン層としてのａ－Ｓｉ膜４を形成する（Ｓ１３）。
　以後、チャネル領域（第１チャネル領域Ｃ１）を形成する工程が行われ、上述したように、第１チャネル領域Ｃ１内にポリシリコン層５の領域を選択的に形成する。
　まず、ａ－Ｓｉ膜４をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１４）、レーザー前洗浄を行う（Ｓ１５）。次に、部分照射型レーザーによるａ－Ｓｉ膜４の結晶化を行う（Ｓ１６）。結晶化の工程は、アニール工程（レーザーアニール工程とも称する）であり、例えば、ａ－Ｓｉ膜４の所要箇所にマルチレンズアレイを介してエネルギービームを照射して当該所要箇所をポリシリコン層５（ｐ－Ｓｉ膜）に変化させる。所要箇所は、ゲート電極２の上側であり、ソース・ドレイン間の第１チャネル領域Ｃ１である。これにより、第１のアモルファスシリコン層４に図２Ａに示すように、離隔された２つのポリシリコン層５が形成される。エネルギービームは、例えば、アモルファスシリコン層（ａ－Ｓｉ膜）の吸収の大きい紫外光のエキシマレーザーを用いることができる。
　図６は本実施の形態に係る部分照射型レーザーの構成の一例を示す模式図である。図６に示すように、ａ－Ｓｉ膜４が表面に形成されたガラス基板１は載置台（図示せず）に載置され、図６中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１の上方には、ガラス基板１の移動方向と交差する方向に沿って個々のレンズが適長離隔して並んだマルチレンズアレイを配置してある。レーザー光源（図示せず）からのレーザー光をマルチレンズアレイへ入射することにより、レーザー光は、レンズ毎に異なる光路を経由して離隔した複数の所要箇所に対して部分照射される。すなわち、部分レーザーアニールを行うことができる。これにより、ａ－Ｓｉ膜４のうち、チャネル領域の所要の領域だけを選択的にポリシリコン層５（ｐ－Ｓｉ膜）に変化させる。
　次に、成膜前洗浄を行い（Ｓ１７）、アニール工程により多結晶状態となったポリシリコン層５及び第１のａ－Ｓｉ膜４を覆って第２のアモルファスシリコン層としてのａ－Ｓｉ膜６を形成する（Ｓ１８）。また、ａ－Ｓｉ膜６の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）７を形成する（Ｓ１９）。ｎ＋Ｓｉ膜７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リンなどの不純物濃度が高い半導体層である。
　次に、ａ－Ｓｉ膜４、ａ－Ｓｉ膜６及びｎ＋Ｓｉ膜７に対してエッチングが施され、例えば、矩形の島状に形成される。
　そして、ｎ＋Ｓｉ膜７の上にソース・ドレイン用の金属の成膜が行われ、斯かる金属膜に対してエッチングが施され、ソース電極８及びドレイン電極９が形成される（Ｓ２０）。
　以降、半導体層を所要の構造とするために、ソース電極８及びドレイン電極９をマスクとしてチャンネル部分に係るｎ＋Ｓｉ膜７及びａ－Ｓｉ膜６に対して、その厚み方向に、ａ－Ｓｉ膜６の途中までエッチングを施す（Ｓ２１）。これによってチャンネル領域が形成される。
　以上では、ａ－Ｓｉ膜４、ａ－Ｓｉ膜６及びｎ＋Ｓｉ膜７を島状に形成する工程を含む場合について説明したが、本発明はこれに限るものでない。マスク枚数を減らすために斯かる工程を省いて、所定のパターンにて前記ソース・ドレイン用の金属膜をエッチングし、引き続いてｎ＋Ｓｉ膜７及びａ－Ｓｉ膜６に対して、その厚み方向にエッチングを施すようにしても良い。
　本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、ａ－Ｓｉ膜４のうち、該ポリシリコン層５となるべき領域だけにエネルギービームを部分的に照射し、アニール工程だけで第１チャネル領域Ｃ１を形成することが出来る。このため、第１チャネル領域Ｃ１を形成するため、基板表面全体に結晶化されたポリシリコン層を形成し、該ポリシリコン層に対して露光処理、現像処理及びエッチング処理の各工程が不要となり、製造工程を短縮することができる。
　以上においては、ピクセル薄膜トランジスタに対して、図５に示したように、部分照射型レーザーによるａ－Ｓｉ膜４の選択的結晶化を行う場合を例に挙げて説明したが、本発明はこれに限るものでない。斯かる結晶化の処理を駆動回路薄膜トランジスタに対して行うようにしても良い。
　以上のような構成を有することから、本実施の形態１に係るテレビジョン受信機１００においては、前記第１チャネル領域Ｃ１及び前記第２チャネル領域Ｃ２が、電気的特性が相違し、ピクセル薄膜トランジスタは画像表示が行われるピクセルに適したトランジスタとして作動し、駆動回路薄膜トランジスタは該ピクセルの駆動回路に適したトランジスタとして作動する。
　すなわち、オフ電流を下げる必要のあるピクセルに対しては、前記ピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）が上述したような構成を有することから、オン電流の低下を抑制しつつ、オフ電流を確実に抑えることができる。また、オン電流を高める必要のある駆動回路（周辺回路）に対しては、前記駆動回路薄膜トランジスタ（第２チャネル領域Ｃ２）が上述したような構成を有することから、オン電流を確実に高めることができる。
（実施の形態２）
　本発明は実施の形態１の記載に限るものでない。実施の形態２に係るテレビジョン受信機１００においては、ピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）の構成が実施の形態１とは異なるものの、実施の形態１と同様、斯かる第１チャネル領域Ｃ１及び斯かる第２チャネル領域Ｃ２は、電気的特性が相違するように構成されている。以下、詳しく説明する。
　図７は本実施の形態２に係るテレビジョン受信機１００のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図であり、図８は図７のIV－IV線による要部断面図である。また、図７のIII －III 線による要部断面図は図４と同様であり、省略する。なお、実施の形態２に係る駆動回路薄膜トランジスタについては、実施の形態１と同様であり、詳しい説明を省略する。
　実施の形態２に係るピクセル薄膜トランジスタにおいては、図７に示すように、第１チャネル領域Ｃ１がアモルファスシリコン領域及びポリシリコン領域を含むように構成されている。すなわち、前記ピクセル薄膜トランジスタでは、第１チャネル領域Ｃ１のうち、ソース電極８とドレイン電極９との間隔に対応する部分に、アモルファスシリコン層４に係る領域及びポリシリコン層５に係る領域が共に混在してある。
　図７及び図８に示すように、本実施の形態２のピクセル薄膜トランジスタにおいては、ポリシリコン層５が、ソース電極８の端部８１からドレイン電極９の端部９１に亘って、横方向に細長く形成されている。
　すなわち、ポリシリコン層５に係る領域は、図面視短冊状をなしており、ポリシリコン層５の両端のうち、一方は、前記積層の方向にて、ソース電極８の端部８１と重なっており、他方は、前記積層の方向において、ドレイン電極９の端部９１と重なっている。より詳しくは、ポリシリコン層５の両端部は、前記縦方向におけるソース電極８及びドレイン電極９の中間部にて夫々ソース電極８の端部８１又はドレイン電極９の端部９１と重なっている。
　換言すれば、ポリシリコン層５の縦方向の寸法ｄは、ソース電極８及びドレイン電極９の縦方向の寸法Ｗより小さく、ポリシリコン層５の両端部は、前記積層の方向においてソース電極８の端部８１及びドレイン電極９の端部９１と夫々部分的に重なっている。
　本実施の形態２に係るテレビジョン受信機１００においては、斯かるピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）が上述したような構成を有することから、オフ電流を下げる必要のあるピクセル用薄膜トランジスタに適したトランジスタとして作動する。
　すなわち、ポリシリコン層５の縦方向の寸法ｄをソース電極８及びドレイン電極９の縦方向の寸法Ｗより小さくすることにより、第１チャネル領域Ｃ１のうち、ソース電極８及びドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にすることができ、オフ電流を抑えることができる。
　実施の形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
（実施の形態３）
　本発明は実施の形態１、２の記載に限るものでない。実施の形態３に係るテレビジョン受信機１００においては、ピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）の構成が実施の形態１、２とは異なるものの、実施の形態１、２と同様、斯かる第１チャネル領域Ｃ１及び斯かる第２チャネル領域Ｃ２は、電気的特性が相違するように構成されている。以下、詳しく説明する。
　図９は本実施の形態３に係るテレビジョン受信機１００のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図であり、図１０は図９のVI－VI線による要部断面図である。また、図９のV －V 線による要部断面図は図４と同様であり、省略する。なお、実施の形態３に係る駆動回路薄膜トランジスタについては、実施の形態１と同様であり、詳しい説明を省略する。
　実施の形態３に係るピクセル薄膜トランジスタにおいては、図９に示すように、第１チャネル領域Ｃ１がアモルファスシリコン領域及びポリシリコン領域を含むように構成されている。すなわち、前記ピクセル薄膜トランジスタでは、第１チャネル領域Ｃ１のうち、ソース電極８とドレイン電極９との間隔に対応する部分に、アモルファスシリコン層４に係る領域及びポリシリコン層５に係る領域が共に混在してある。
　図９及び図１０に示すように、本実施の形態３のピクセル薄膜トランジスタにおいては、ポリシリコン層５が、ソース電極８の端部８１からドレイン電極９の端部９１に亘って、横方向に細長く形成されている。また、ポリシリコン層５は、横方向における中間部にて、換言すればソース電極８及びドレイン電極９の両対向端部８１，９１の中間にて、縦方向に寸法が大きくなるように形成されている。
　すなわち、ポリシリコン層５に係る領域は、図面視十字状をなしており、横方向に沿うポリシリコン層５の両端のうち、一方は、前記積層の方向にて、ソース電極８の端部８１と重なっており、他方は、前記積層の方向において、ドレイン電極９の端部９１と重なっている。より詳しくは、横方向に沿うポリシリコン層５の両端部は、前記縦方向におけるソース電極８及びドレイン電極９の中間部にて夫々ソース電極８の端部８１又はドレイン電極９の端部９１と重なっている。
　換言すれば、ポリシリコン層５の縦方向の寸法ｄ１は、ソース電極８及びドレイン電極９の縦方向の寸法Ｗより小さく、横方向に沿うポリシリコン層５の両端部は、前記積層の方向においてソース電極８の端部８１及びドレイン電極９の端部９１と部分的に重なっている。また、ポリシリコン層５の縦方向に延びる部分においても、横方向の寸法ｄ２はソース電極８及びドレイン電極９の縦方向の寸法Ｗより小さくなるように構成しても良い。
　本実施の形態３に係るテレビジョン受信機１００においては、斯かるピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）が上述したような構成を有することから、オフ電流を下げる必要のあるピクセル用薄膜トランジスタに適したトランジスタとして作動する。
　すなわち、ポリシリコン層５の縦方向の寸法ｄ１をソース電極８及びドレイン電極９の縦方向の寸法Ｗより小さくすることにより、第１チャネル領域Ｃ１のうち、ソース電極８及びドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にすることができ、オフ電流を抑えることができる。
　一方、ポリシリコン層５に係る領域が図面視十字状をなしているので、ポリシリコン層５の縦方向の寸法ｄ１は、横方向におけるポリシリコン層５の中間部にて拡大される。従って、オン電流の増加を図ることが出来る。
　実施の形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
（実施の形態４）
　本発明は実施の形態１～３の記載に限るものでない。実施の形態４に係るテレビジョン受信機１００においては、ピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）の構成が実施の形態１～３とは異なるものの、実施の形態１～３と同様、斯かる第１チャネル領域Ｃ１及び斯かる第２チャネル領域Ｃ２は、電気的特性が相違するように構成されている。以下、詳しく説明する。
　図１１は本実施の形態４に係るテレビジョン受信機１００のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図であり、図１２は図１１のVII －VII 線による要部断面図である。また、実施の形態４に係る駆動回路薄膜トランジスタについては、実施の形態１と同様であり、詳しい説明を省略する。
　実施の形態４に係るピクセル薄膜トランジスタにおいては、図１１に示すように、第１チャネル領域Ｃ１がアモルファスシリコン領域及びポリシリコン領域を含むように構成されている。すなわち、前記ピクセル薄膜トランジスタでは、第１チャネル領域Ｃ１のうち、ソース電極８とドレイン電極９との間隔に対応する部分に、アモルファスシリコン層４に係る領域及びポリシリコン層５に係る領域が共に混在してある。
　図１１及び図１２に示すように、本実施の形態４のピクセル薄膜トランジスタにおいては、ポリシリコン層５が、ソース電極８の端部８１及びドレイン電極９の端部９１の間にて、１ヶ所に形成されている。
　すなわち、ポリシリコン層５に係る領域は矩形状をなしており、ソース電極８の端部８１及びドレイン電極９の端部９１の間にて、ソース電極８の端部８１及びドレイン電極９の端部９１から離れて形成されている。
　ポリシリコン層５の縦方向の寸法ｄは、ソース電極８及びドレイン電極９の縦方向の寸法Ｗより大きいが、ポリシリコン層５は前記積層の方向においてソース電極８の端部８１及びドレイン電極９の端部９１と重なっていない。
　本実施の形態４に係るテレビジョン受信機１００においては、斯かるピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）が上述したような構成を有することから、オフ電流を下げる必要のあるピクセル用薄膜トランジスタに適したトランジスタとして作動する。
　上述したように、本実施の形態４に係るピクセル薄膜トランジスタにおいては、ポリシリコン層５に係る領域が、第１のアモルファスシリコン層４に係る領域を挟んで、ソース電極８の端部８１及びドレイン電極９の端部９１の間に形成されている。すなわち、ポリシリコン層５に係る領域と、ソース電極８の端部８１及びドレイン電極９の端部９１との間には、抵抗が大きいアモルファスシリコン層４の領域が夫々形成されている。従って、第１チャネル領域Ｃ１のうち、ソース電極８及びドレイン電極９に隣接する領域又は近傍の領域をアモルファスシリコン層４にすることができ、オフ電流を抑えることができる。
　実施の形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
（実施の形態５）
　本発明は実施の形態１～４の記載に限るものでない。実施の形態５に係るテレビジョン受信機１００においては、ピクセル薄膜トランジスタ（第１チャネル領域Ｃ１）の構成が実施の形態１～４とは異なるものの、実施の形態１～４と同様、斯かる第１チャネル領域Ｃ１及び斯かる第２チャネル領域Ｃ２は、電気的特性が相違するように構成されている。以下、詳しく説明する。
　図１３は本実施の形態５に係るテレビジョン受信機１００のピクセルに用いられるピクセル薄膜トランジスタの一例を模式的に示す模式図であり、図１３のVIII－VIII線による要部断面図は図４と同様であり、図示を省略する。また、実施の形態４に係る駆動回路薄膜トランジスタについては、実施の形態１（図２Ｂ）と同様であり、詳しい説明を省略する。
　実施の形態５に係るピクセル薄膜トランジスタにおいては、図１３及び図２Ｂに示すように、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２には、すなわち、ソース電極８の端部８１及びドレイン電極９の端部９１間の間隔に対応する部分にはポリシリコン層５に係る領域のみが形成されている。
　このように、実施の形態５に係るピクセル薄膜トランジスタにおいては、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２が同一の構成を有するものの、斯かるポリシリコン層５の結晶性が異なるように構成されている。
　より詳しくは、図５のＳ１６の工程において、例えば、ハーフトーンマスクを用いることにより、又は、エネルギービーム（レーザー）のパワー密度、照射回数を変更することにより、第１チャネル領域Ｃ１のポリシリコン層５の結晶性を低く形成し、第２チャネル領域Ｃ２のポリシリコン層５の結晶性を高く（少なくとも、第１チャネル領域Ｃ１より高く）形成する。該ハーフトーンマスクは、レーザー光の透過部及び遮光部の他に、前記透過部の光透過率及び遮光部の透過率と異なる、例えば、半透過部を備えたマスクである。
　これによって、実施の形態５に係るピクセル薄膜トランジスタにおいては第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２における電子（又はホール）の移動度を適宜制御することが出来る。
　図１４はレーザーアニール積算エネルギー密度及び移動度の関係を説明するグラフである。一般に、レーザーアニール積算エネルギー密度が高い場合、すなわち、アモルファスシリコンのレーザーアニール時に高いレーザーアニール積算エネルギー密度を高くした場合、ポリシリコンの結晶性が高くなる。ここで、レーザーアニール積算エネルギー密度は、レーザーパワー密度に照射回数をかけた値である。
　図１４に示しているように、レーザーアニール積算エネルギー密度が高いほど、換言すれば、レーザーアニールによるポリシリコンの結晶性が高いほど、電子（ホール）の移動度が高いことが見て取れる。
　以上のように、本実施の形態５に係るテレビジョン受信機１００においては、前記第１チャネル領域Ｃ１及び前記第２チャネル領域Ｃ２における電子移動度（電気的特性）が相違するように構成し、ピクセル薄膜トランジスタは画像表示が行われるピクセルに適したトランジスタとして作動し、駆動回路薄膜トランジスタは該ピクセルの駆動回路に適したトランジスタとして作動する。
　すなわち、オフ電流を下げる必要のあるピクセルに対しては、第１チャネル領域Ｃ１のポリシリコン層５の結晶性を低くすることから、オフ電流を確実に抑えることができる。また、オン電流を高める必要のある駆動回路（周辺回路）に対しては、第２チャネル領域Ｃ２のポリシリコン層５の結晶性を高くすることから、オン電流を確実に高めることができる。
　実施の形態１と同様の部分については、同一の符号を付して詳細な説明を省略する。
　図１５は、上述したように、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２の電気的特性が相違するように構成した場合における、オン・オフ時の電流値変化を示すグラフである。すなわち、図１５はいわゆるＴＦＴ特性カーブを示している。図１５において、実線はアモルファスシリコン（ａ－Ｓｉ）のみからなる薄膜トランジスタの場合、太線はピクセル薄膜トランジスタの場合、点線は駆動回路薄膜トランジスタの場合を示す。
　図１５に示すように、駆動回路薄膜トランジスタにおいては、オン・オフ時の電流値が共に高い特性を示している。一方、ピクセル薄膜トランジスタにおいては、オン・オフ時の電流値が、特にオフ時の電流値が駆動回路薄膜トランジスタの場合に比べて大きく下がっている。また、ピクセル薄膜トランジスタでは、アモルファスシリコンのみからなる薄膜トランジスタの場合に比べてオン時の電流値が高いことが見てとれる。
　以上の記載においては、ピクセル薄膜トランジスタ又は駆動回路薄膜トランジスタに対して部分照射型レーザーによるａ－Ｓｉ膜４の結晶化を行うことにより、第１チャネル領域Ｃ１及び第２チャネル領域Ｃ２の電気的特性が相違するように構成する場合を例として説明した。しかし、本発明はこれに限るものでない。
　すなわち、基板表面の全体に形成されたアモルファスシリコン層に対してエネルギービーム（例えば、レーザー）を基板全面に照射してポリシリコン層に変化させた後、ポリシリコン層に対して露光、現像及びエッチング処理の各工程を行ってチャネル領域を形成するようにしても良い。
　４　アモルファスシリコン層
　５　ポリシリコン層
　８　ソース電極
　９　ドレイン電極
　８１　端部
　９１　端部
　１００　テレビジョン受信機
　Ｃ１　第１チャネル領域
　Ｃ２　第２チャネル領域

Claims (9)

  1. 　第１薄膜トランジスを有する絵素と、第２薄膜トランジスタを有し、前記絵素を駆動する駆動回路とを備える表示装置において、
    　前記第１薄膜トランジスタは第１チャネル領域を有し、前記第２薄膜トランジスタは第２チャネル領域を有しており、
    　前記第１チャネル領域はアモルファスシリコン領域及びポリシリコン領域を含み、
    　前記第１チャネル領域及び前記第２チャネル領域は、電気的特性が相違することを特徴とする表示装置。
  2. 　前記第１薄膜トランジスタでは、
    　ゲート電極の上側に、前記第１チャネル領域を挟んで、ソース電極及びドレイン電極が所定の間隔を離れて積層されており、
    　前記第１チャネル領域には、アモルファスシリコン領域及びポリシリコン領域が混在してあることを特徴とする請求項１に記載の表示装置。
  3. 　前記ポリシリコン領域は離隔された２ヶ所であり、
    　一方のポリシリコン領域は、前記積層の方向にて、前記ソース電極と重なっており、
    　他方のポリシリコン領域は、前記積層の方向において、前記ドレイン電極と重なっていることを特徴とする請求項２に記載の表示装置。
  4. 　前記ポリシリコン領域は前記ソース電極及び前記ドレイン電極の離隔の方向に長く、
    　前記ポリシリコン領域の両端側が、前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端の一部と夫々重なっていることを特徴とする請求項２に記載の表示装置。
  5. 　前記ポリシリコン領域は、前記ソース電極及び前記ドレイン電極の両対向端の中間にて、前記離隔の方向と直交する方向の寸法が大きくなることを特徴とする請求項４に記載の表示装置。
  6. 　前記ポリシリコン領域は１ヶ所であって、前記ソース電極及び前記ドレイン電極の両対向端の間に介在し、
    　前記積層の方向にて、前記ソース電極及び前記ドレイン電極の両対向端と重なっていないことを特徴とする請求項２に記載の表示装置。
  7. 　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタ夫々は、
    　ゲート電極の上側に、前記第１チャネル領域又は前記第２チャネル領域を挟んで、ソース電極及びドレイン電極が所定の間隔を離れて積層されており、
    　前記第１チャネル領域及び前記第２チャネル領域にはポリシリコン領域のみが存在し、
    　前記第１チャネル領域と、前記第２のチャネル領域とは、ポリシリコンの結晶性が異なることを特徴とする請求項１記載の表示装置。
  8. 　第１薄膜トランジスタを有する複数の画素と、第２薄膜トランジスタを有し、該画素を駆動する駆動回路とを備える表示装置の製造方法において、
    　複数のゲート電極に係るゲート電極絶縁層を形成する工程と、
    　該ゲート電極絶縁層の上にアモルファスシリコン層を形成する工程と、
    　前記第１薄膜トランジスタに係る第１チャネル領域を形成するチャネル工程を含み、
    　前記チャネル工程では、前記アモルファスシリコン層にポリシリコン領域が選択的に形成されることを特徴とする表示装置の製造方法。
  9. 　前記チャネル工程では
    　前記アモルファスシリコン層にエネルギービームを部分的に照射してポリシリコン層に変化させるアニール工程と、
    　前記ポリシリコン層を覆って他のアモルファスシリコン層を形成する工程と、
    　前記他のアモルファスシリコン層の表面にｎ＋シリコン層を形成する工程と
    　を含むことを特徴とする請求項９に記載の表示装置の製造方法。
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