WO2017038294A1

WO2017038294A1 - Ｄｃ－ｄｃコンバータ

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Publication number: WO2017038294A1
Application number: PCT/JP2016/071485
Authority: WO
Inventors: 伊東淳一; 比嘉隼
Original assignee: 株式会社村田製作所
Priority date: 2015-08-28
Filing date: 2016-07-22
Publication date: 2017-03-09
Also published as: JP6477893B2; US20180183345A1; US10171004B2; DE112016003507T5; JPWO2017038294A1

Abstract

トランス（Ｔ１）の１次巻線（ｎ１）にフルブリッジ回路（１０）を接続し、２次巻線（ｎ２）にフルブリッジ回路（２０）を接続する。フルブリッジ回路（１０）は、スイッチング素子（Ｑ１～Ｑ４）の第１直列回路と、スイッチング素子（Ｑ５～Ｑ８）の第２直列回路と、スイッチング素子（Ｑ１，Ｑ２）の接続点と、スイッチング素子（Ｑ３，Ｑ４）の接続点とに接続された第１充放電コンデンサ（Ｃｆ１）と、スイッチング素子（Ｑ５，６）の接続点と、スイッチング素子（Ｑ７，Ｑ８）の接続点とに接続された第２充放電コンデンサ（Ｃｆ２）とを有している。フルブリッジ回路（１０）は、フルブリッジ動作モード又はハーフブリッジ動作モードの少なくとも一方で動作する。これにより、負荷変動範囲が広い場合であっても、常に高効率動作を行うことができるＤＣ－ＤＣコンバータを提供する。

Description

ＤＣ－ＤＣコンバータ

　本発明は、ＤＡＢ（Dual Active Bridge）方式のＤＣ－ＤＣコンバータに関する。

　特許文献１には、ＤＡＢ方式のコンバータが開示されている。特許文献１に記載のコンバータは、トランスの一次巻線及び二次巻線それぞれにフルブリッジ回路が接続されており、２つのフルブリッジ回路のスイッチング位相差を適切に制御することで、電力伝送を行う。

米国特許第５３５５２９４号明細書

　特許文献１に記載のコンバータでは、トランスの漏れインダクタンスと半導体デバイスの寄生容量とを利用して、ゼロ電圧スイッチング（Zero Voltage Switching、以下：ＺＶＳ）を行い、スイッチング損失を低減できる。しかし、入出力電圧比及びトランス巻き数比の差に比例して、ＺＶＳ範囲が制限され、無効電流が増加するため、効率低下を招くおそれがある。特に、例えば、入出力電圧比が大きく、出力端子に接続される負荷が軽負荷の場合、伝送電力に寄与しない無効電流が増加し、効率が悪くなることがある。

　そこで、本発明の目的は、入出力電圧比が大きく、負荷変動範囲が広い場合であっても、広範囲でＺＶＳ動作を実現でき、常に高効率動作を行うことができるＤＣ－ＤＣコンバータを提供することにある。

　本発明は、直流電圧Ｖ１が入力される入力部と、直流電圧Ｖ２が出力される出力部と、前記入力部に接続される第１フルブリッジ回路と、前記出力部に接続される第２フルブリッジ回路と、磁気結合する第１巻線及び第２巻線を有し、前記第１巻線が前記第１フルブリッジ回路に接続され、前記第２巻線が前記第２フルブリッジ回路に接続されたトランスと、前記第１フルブリッジ回路をスイッチング制御する制御部と、を備え、前記第１フルブリッジ回路は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子が順次直列接続された第１直列回路と、前記第１直列回路に並列接続され、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子が順次直列接続された第２直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子の接続点と、前記第３スイッチング素子及び前記第４スイッチング素子の接続点とに接続された第１フローティングキャパシタと、前記第５スイッチング素子及び前記第６スイッチング素子の接続点と、前記第７スイッチング素子及び前記第８スイッチング素子の接続点とに接続された第２フローティングキャパシタと、を有し、前記トランスの前記第１巻線は、一端が前記第２スイッチング素子と前記第３スイッチング素子との接続点に接続され、他端が前記第６スイッチング素子と前記第７スイッチング素子との接続点に接続され、前記制御部は、前記トランスの前記第１巻線の両端に印加される電圧が、前記直流電圧Ｖ１となるように前記第１～第８スイッチング素子を制御するフルブリッジ動作モードと、前記トランスの前記第１巻線の両端に印加される電圧が、前記直流電圧Ｖ１の半分となるように前記第１～第８スイッチング素子を制御するハーフブリッジ動作モードと、の少なくとも２つのモードで前記第１フルブリッジ回路をスイッチング制御することを特徴とする。

　この構成では、入力部から入力される電圧が、フローティングキャパシタに印加される場合と、印加されない場合とで、第１フルブリッジ回路から出力する電圧を異ならせることができる。すなわち、フルブリッジ動作モード、又は第１、第２ハーフブリッジ動作モードで第１フルブリッジ回路を動作させることで、入出力電圧比が大きく、出力部に接続される負荷の変動範囲が広い場合であっても、先行技術の構成よりも、ＺＶＳ範囲を広げることによって、伝送に寄与しない無効電流の増加を抑制し、効率よくＤＣ－ＤＣコンバータを動作させることができる。

　また、第１フルブリッジ回路を構成する第１直列回路、及び第２直列回路は、４つのスイッチング素子が直列接続されてなるため、２つのスイッチング素子が直列接続された場合と比べて、各素子に印加される電圧は低い。このため、各スイッチング素子の素子耐圧を高くする必要がない。この結果、各スイッチング素子に、オン抵抗値の低いＭＯＳ－ＦＥＴを用いることができる。

　前記制御部は、前記第１フルブリッジ回路の駆動周波数の１周期中に、前記フルブリッジ動作モードと前記ハーフブリッジ動作モードとを切り替えることによって、前記第１フルブリッジ回路から５レベルの電位を出力してもよい。

　この構成では、５レベルの電圧を出力することができるため、特に軽負荷領域であっても、ＺＶＳ動作させることが可能となり、入出力電圧比が大きく、出力部に接続される負荷の変動範囲が広い場合において、さらに効率よく動作可能なＤＣ－ＤＣコンバータを提供することができる。

　前記入力部は、直流電圧を入出力する第１入出力部であり、前記出力部は、直流電圧を入出力する第２入出力部であり、前記第１入出力部に入力される電圧は、前記第２入出力部に入力される電圧よりも高いことが好ましい。

　この構成では、第１入出力部からの入力電圧を広範囲にわたって変圧できる。

　本発明のＤＣ－ＤＣコンバータは、前記出力部に接続される負荷に流れる電流を検出する負荷電流検出手段をさらに備え、前記制御部は、前記負荷電流検出手段によって検出された結果に基づいて、前記フルブリッジ動作モードと前記ハーフブリッジ動作モードとを切り替えることが好ましい。

　この構成では、負荷電流を検出することで、負荷の軽重を判別することができ、それに応じてフルブリッジ動作モードとハーフブリッジ動作モードを適宜切り替えることによって、幅広い負荷領域で高効率にスイッチング制御できる。

　本発明によれば、入出力電圧比が大きく、出力部に接続される負荷変動が広い場合であっても、動作モードを切り替えることで、ＺＶＳ動作範囲を広げることができるため、伝送に寄与しない無効電流の増加を抑制し、効率よくＤＣ－ＤＣコンバータを動作させることができる。

図１は、実施形態に係るＤＣ－ＤＣコンバータの回路図である。図２は、フルブリッジ回路の８つのスイッチング素子の状態と電圧との関係を示す図である。図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図３（Ｄ）は、図２に示す各状態でのフルブリッジ回路の等価回路図である。図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）は、図２に示す各状態でのフルブリッジ回路の等価回路図である。図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）は、図２に示す各状態でのフルブリッジ回路の等価回路図である。図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）は、図２に示す各状態でのフルブリッジ回路の等価回路図である。図７は、５レベル動作モードにおいて、図２で示す動作モードの「１スイッチング周期内」における遷移パターンを示す図である。図８は、５レベル動作モードにおいて、図２で示す動作モードの「１スイッチング周期内」における遷移パターンを示す図である。図９は、５レベル動作モードにおいて、図２で示す動作モードの「１スイッチング周期内」における遷移パターンを示す図である。図１０は、フルブリッジ回路の各位置での電圧の電圧波形を示す図である。図１１は、α，β＝０の場合のフルブリッジ回路の各位置での電圧の電圧波形を示す図である。図１２は、α＝π／４、β＝π／２の場合のフルブリッジ回路の各位置での電圧の電圧波形を示す図である。図１３は、ＤＣ－ＤＣコンバータの出力電力と、入出力電圧比との関係を示す図である。

　以下に説明するＤＣ－ＤＣコンバータは、２つのフルブリッジ回路を備え、それらの駆動周波数を等しくし、かつ、位相差を設けるように制御することで、２つのフルブリッジ回路の間で電力を伝送するＤＡＢ型ＤＣ－ＤＣコンバータである。

　図１は、本実施形態に係るＤＣ－ＤＣコンバータ１の回路図である。

　ＤＣ－ＤＣコンバータ１は、入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４を備えている。入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４には、負荷及び直流電源が接続される。ＤＣ－ＤＣコンバータ１は、入出力端子ＩＯ１，ＩＯ２又は入出力端子ＩＯ３，ＩＯ４の一方から入力される直流電圧を変圧し、他方から出力する双方向のＤＣ－ＤＣコンバータである。

　入出力端子ＩＯ１，ＩＯ２は、本発明に係る「入力部」及び「第１入出力部」に相当する。入出力端子ＩＯ３，ＩＯ４は、本発明に係る「出力部」及び「第２入出力部」に相当する。

　入出力端子ＩＯ１，ＩＯ２には、入力コンデンサＣ１及びフルブリッジ回路１０が接続されていている。フルブリッジ回路１０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の第１直列回路と、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８の第２直列回路とが並列接続されて構成されている。

　第１～第８スイッチング素子Ｑ１～Ｑ８はｎ型ＭＯＳ－ＦＥＴであり、ボディーダイオード及び寄生容量が形成されている。また、第１～第８スイッチング素子Ｑ１～Ｑ８は、ゲートが制御部３１に接続されていて、制御部３１からゲート電圧が印加され、スイッチング制御される。なお、以下では、第１～第８スイッチング素子Ｑ１～Ｑ８は、単にスイッチング素子Ｑ１～Ｑ８と言う。

　従来の一般的なフルブリッジ回路は、２つのスイッチング素子が直列接続された直列回路が、並列に接続されて構成されている。これに対し、本実施形態では、フルブリッジ回路１０を構成する第１直列回路及び第２直列回路はそれぞれ、４つのスイッチング素子が直列接続されてなるため、２つのスイッチング素子が直列接続された従来と比べて、各素子に印加される電圧は低い。このため、各スイッチング素子の素子耐圧を高くする必要がない。一般的に耐圧が高いスイッチング素子はオン抵抗値が大きいため、各スイッチング素子に、オン抵抗値の低いＭＯＳ－ＦＥＴを用いることができる。

　フルブリッジ回路１０は、第１充放電コンデンサＣｆ１と、第２充放電コンデンサＣｆ２とを備えている。第１充放電コンデンサＣｆ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続されている。第２充放電コンデンサＣｆ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点との間に接続されている。

　フルブリッジ回路１０は、本発明に係る「第１フルブリッジ回路」に相当する。第１充放電コンデンサは、本発明に係る「第１フローティングキャパシタ」に相当し、第２充放電コンデンサは、本発明に係る「第２フローティングキャパシタ」に相当する。

　入出力端子ＩＯ３，ＩＯ４には、入力コンデンサＣ２及びフルブリッジ回路２０が接続されていている。フルブリッジ回路２０は、直列接続された第９スイッチング素子Ｑ９及び第１０スイッチング素子Ｑ１０と、直列接続された第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２とが並列接続されて構成されている。これら第９～第１２スイッチング素子Ｑ９～Ｑ１２はｎ型ＭＯＳ－ＦＥＴであり、ボディーダイオード及び寄生容量が形成されている。また、第９～第１２スイッチング素子Ｑ９～Ｑ１２は、ゲートが制御部３２に接続され、制御部３２からゲート信号が印加されて、スイッチング制御される。フルブリッジ回路２０は、本発明に係る「第２フルブリッジ回路」に相当する。

　さらに、入出力端子ＩＯ３，ＩＯ４には、出力電圧検出回路２１及び負荷電流検出回路２２が設けられている。過電圧保護機能、過電流保護機能を取り付けたり、負荷電流を検出したりすることで、負荷の軽重を判別することができる。負荷電流検出回路２２は、本発明に係る「負荷電流検出手段」の一例である。

　フルブリッジ回路１０とフルブリッジ回路２０との間には、トランスＴ１が接続されている。トランスＴ１は、１次巻線ｎ１と２次巻線ｎ２とを有している。１次巻線ｎ１は、一端が共振コイルＬ１を介して、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点Ｕに接続され、他端が第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点Ｖに接続されている。２次巻線ｎ２は、一端が第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点に接続され、他端が第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点に接続されている。本実施形態では、１次巻線ｎ１と２次巻線ｎ２との巻数比はＮ：１とする。

　トランスＴ１の１次巻線ｎ１は、本発明に係る「第１巻線」に相当し、２次巻線ｎ２は、本発明に係る「第２巻線」に相当する。なお、本実施形態に係るトランスＴ１は、フルブリッジ回路１０側を１次巻線とし、フルブリッジ回路２０側を２次巻線としているが、フルブリッジ回路１０側が２次巻線、フルブリッジ回路１０側が１次巻線であってもよい。

　このように構成されたＤＣ－ＤＣコンバータ１において、制御部３１は、各スイッチング素子Ｑ１～Ｑ８の寄生容量と、共振コイルＬ１との共振を利用して、ゼロ電圧スイッチングでフルブリッジ回路１０を制御する。詳しくは、スイッチング素子のオンオフ切替時のデッドタイム期間中に、共振コイルＬ１に流れる電流をスイッチング素子の寄生容量に流して、寄生容量を放電し、ゼロ電圧でスイッチング素子をターンオンする。これにより、スイッチング損失、スイッチングノイズ等を低減できる。なお、共振コイルＬ１を用いず、トランスＴ１の漏れインダクタンスと、各スイッチング素子Ｑ１～Ｑ８の寄生容量との共振を利用して、ゼロ電圧スイッチングを行うようにしてもよい。

　このように構成されたＤＣ－ＤＣコンバータ１の入出力端子ＩＯ１，ＩＯ２には、直流電圧Ｖ１が印加される。制御部３１は、フルブリッジ回路１０の各スイッチング素子Ｑ１～Ｑ８をスイッチング制御する。トランスＴ１の１次巻線ｎ１には、０，±Ｖ１／２，±Ｖ１の５レベルの電圧Ｖoが印加される。１次巻線ｎ１に電圧Ｖｏが印加されると、２次巻線ｎ２には電圧が誘起される。制御部３２は、フルブリッジ回路２０をスイッチング制御して、入出力端子ＩＯ３，ＩＯ４から、０，Ｖ１／２Ｎ，Ｖ１／Ｎの直流電圧Ｖ２を出力する。すなわち、フルブリッジ回路１０は、５つの電圧レベルを出力する５レベル回路である。また、ＤＣ－ＤＣコンバータ１は、３つの電圧レベルを出力する３レベルＤＣ－ＤＣコンバータである。

　なお、ＤＣ－ＤＣコンバータ１は、双方向型のＤＣ－ＤＣコンバータであるため、入出力端子ＩＯ３，ＩＯ４から直流電圧が入力される場合、フルブリッジ回路１０，２０をスイッチング制御して、入出力端子ＩＯ１，ＩＯ２から直流電圧を出力する。

　図２は、フルブリッジ回路１０の８つのスイッチング素子の状態と電圧Ｖｕ，Ｖｖ，Ｖｏとの関係、第１充放電コンデンサＣｆ１と第２充放電コンデンサＣｆ２の充放電状態の相対関係を動作モード毎に分けたものを示す図である。電圧Ｖｕは、スイッチング素子Ｑ２，Ｑ３の接続点Ｕの電圧である。電圧Ｖｖは、スイッチング素子Ｑ６，Ｑ７の接続点Ｖの電圧である。電圧Ｖｏは、トランスＴ１の１次巻線ｎ１に印加される、フルブリッジ回路１０からの出力電圧であり、接続点Ｕと接続点Ｖとの電位差である。図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図３（Ｄ）、図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図６（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０の等価回路図である。

　本実施形態に係るフルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モード及び５レベル動作モードのいずれかで動作する。フルブリッジ動作モードとは、電圧Ｖｏ＝±Ｖ１とする動作モードである。このフルブリッジ動作モードでは、電流経路が第１充放電コンデンサ及び第２充放電コンデンサのいずれも経由しない。ハーフブリッジ動作モードとは、電圧Ｖｏ＝±Ｖ１／２とする動作モードである。このハーフブリッジ動作モードでは、電流経路が第１充放電コンデンサ及び第２充放電コンデンサのいずれか一方のみを経由する。５レベル動作モードとは、フルブリッジ動作モードとハーフブリッジ動作モードとを組み合わせて、電圧Ｖｏ＝０，±Ｖ１／２，±Ｖ１とする動作モードである。

（Ｖｏ＝Ｖ１）
　スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がＯＦＦである状態では、図３（Ａ）に示す経路で電流が流れる。この場合の出力電圧ＶｏはＶ１である。この場合、電圧Ｖｕ＝Ｖ１、電圧Ｖｖ＝０、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝Ｖ１である。

（Ｖｏ＝－Ｖ１）
　スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がＯＦＦである状態では、図３（Ｂ）に示す経路で電流が流れる。この場合、トランスＴ１の１次巻線ｎ１には、図３（Ａ）の場合と反対の極性の電圧が印加され、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖ１、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝－Ｖ１である。

（Ｖｏ＝０）
　スイッチング素子Ｑ１，Ｑ３，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ７がＯＦＦである状態では、図３（Ｃ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖ１－Ｖc１である。ここでＶc１は第１充放電コンデンサＣｆ１の充電電圧である。Ｖc１＝Ｖ１／２であるとすると、電圧Ｖｕ＝Ｖ１／２である。また、電圧Ｖｖ＝Ｖc２である。ここでＶc２は第２充放電コンデンサＣｆ２の充電電圧である。Ｖc２＝Ｖ１／２であるとすると、電圧Ｖｕ＝Ｖ１／２である。そして、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝０である。

　また、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ６，Ｑ８がＯＦＦである状態では、図３（Ｄ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖ１－Ｖc１＝Ｖ１／２、電圧Ｖｖ＝Ｖ１－Ｖc２＝Ｖ１／２、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝０である。

　他にも、スイッチング素子Ｑ２，Ｑ４，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ７がＯＦＦである場合は、図４（Ａ）及び図４（Ｂ）に示す経路で電流が流れる。この場合も電圧Ｖｏ＝０となるが、電流の流れる方向は、図４（Ａ）と図４（Ｂ）とで逆になっている。これは、第１充放電コンデンサＣｆ１と第２充放電コンデンサＣｆ２との相対的な充放電状態によって異なる。

　さらには、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がＯＦＦである場合も、図４（Ｃ）に示すように、電圧Ｖｏ＝０となり、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がＯＦＦである場合も、図４（Ｄ）に示すように、電圧Ｖｏ＝０となる。

（Ｖｏ＝Ｖ１／２）
　スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がＯＦＦである状態では、図５（Ａ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖ１－Ｖc１＝Ｖ１／２、電圧Ｖｖ＝０、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝Ｖ１／２である。また、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がＯＦＦである状態では、図５（Ｂ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖc１＝Ｖ１／２、電圧Ｖｖ＝０、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝Ｖ１／２である。なお、電圧Ｖｕは、図５（Ａ）の状態時に第１充放電コンデンサＣｆ１に充電された電圧Ｖc１である。

　また、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がＯＦＦである状態では、図５（Ｃ）に示す経路で電流が流れる。さらに、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がＯＦＦである場合も、図５（Ｄ）に示す経路で電流が流れ、電圧Ｖｏ＝Ｖ１／２となる。なお、この場合の電圧Ｖｕは、図５（Ｃ）の状態時に第２充放電コンデンサＣｆ２に充電された電圧Ｖｃ２である。

（Ｖｏ＝－Ｖ１／２）
　スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がＯＦＦである状態では、図６（Ａ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖ１－Ｖｃ２＝Ｖ１／２、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝－Ｖ１／２である。また、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がＯＦＦである状態では、図６（Ｂ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖc２＝Ｖ１／２、電圧Ｖｏ＝Ｖｕ－Ｖｖ＝－Ｖ１／２である。なお、電圧Ｖｖは、図６（Ａ）の状態時に第２充放電コンデンサＣｆ２に充電された電圧Ｖc２である。

　さらに、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がＯＦＦである状態では、図６（Ｃ）に示す経路で電流が流れ、電圧Ｖｏ＝－Ｖ１／２となる。さらに、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がＯＦＦである状態では、図６（Ｄ）に示す経路で電流が流れ、電圧Ｖｏ＝－Ｖ１／２となる。なお、この場合、電圧Ｖｖは、図６（Ｃ）の状態時に第１充放電コンデンサＣｆ１に充電された電圧Ｖｃ１である。

　このように、フルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モード、及び５レベル動作モードの何れで動作する。５レベル動作モードにおいて、５つの電圧レベルの出力期間は、電圧Ｖｕ＝Ｖ１／２となる期間と、電圧Ｖｕ，Ｖｖの位相差とによって決まる。

　５レベル動作モードで動作する場合においては、１スイッチング周期内において、電圧Ｖｏは０→Ｖ１／２→Ｖ１→Ｖ１／２→０→－Ｖ１／２→－Ｖ１→－Ｖ１／２→０という遷移が行われる。図２で示した１６通りのモードの中から、上述した条件を満たす組み合わせの例を図７、図８及び図９に示す。図７、図８及び図９は、５レベル動作モードにおいて、図２で示す動作モードの「１スイッチング周期内」における遷移パターンを示す図である。なお、ここでいう「１スイッチング周期」とは、５レベル動作モードにおける第１フルブリッジ回路の駆動周波数の１周期、換言すると、トランスＴ１の駆動周期を意味する。たとえば、後述する図１０を例にとると、「１スイッチング周期」は、「ｔ１」と「ｔ２」までの範囲を意味する。なお、本実施形態においては、当該「１スイッチング周期」が本発明の「第１フルブリッジ回路の駆動周波数の１周期」に相当する。

　図１０は、フルブリッジ回路１０の各位置での電圧Ｖｕ，Ｖｖ，Ｖｏの電圧波形を示す図である。

　図１０に示す２αは、半周期πにおいて、電圧Ｖｕ＝Ｖ１／２となる期間である。また、βは、電圧Ｖｕ，Ｖｖの位相差である。電圧Ｖｏ＝０となる期間は２α－βであり、電圧Ｖｏ＝Ｖ１／２となる期間は２βであり、電圧Ｖｏ＝Ｖ１となる期間はπ－２α－βである。これらα，βの値によって、５レベルの各電圧の出力期間が調整される。

　図１０には、フルブリッジ回路２０のスイッチング素子Ｑ９～Ｑ１２のスイッチタイミングも示している。制御部３２は、スイッチング素子Ｑ９，Ｑ１２と、スイッチング素子Ｑ１０，Ｑ１１とを、５０％のデューティ比でオンオフする。δは、フルブリッジ回路１０，２０のスイッチング位相差である。ＤＣ－ＤＣコンバータ１の出力電力は、α，β，δにより制御される。

　また、α，β＝０となるようフルブリッジ回路１０をスイッチング制御した場合、電圧Ｖｏ＝±Ｖ１となる。図１１は、α，β＝０の場合のフルブリッジ回路１０の各位置での電圧Ｖｕ，Ｖｖ，Ｖｏの電圧波形を示す図である。図１１に示すように、フルブリッジ回路１０は、フルブリッジ回路１０はフルブリッジ動作モードで動作する。

　また、α＝π／４、β＝π／２となるようフルブリッジ回路１０をスイッチング制御した場合、電圧Ｖｏ＝±Ｖ１／２となる。図１２は、α＝π／４、β＝π／２の場合のフルブリッジ回路１０の各位置での電圧Ｖｕ，Ｖｖ，Ｖｏの電圧波形を示す図である。図１２に示すように、すなわち、フルブリッジ回路１０はハーフブリッジ動作モードで動作する。

　本実施形態に係るＤＣ－ＤＣコンバータ１は、３つの電圧レベルを出力するため、ＤＣ－ＤＣコンバータ１に接続する負荷の負荷変動に応じて、高効率にＤＣ－ＤＣコンバータ１を動作させることができる。一般的な絶縁型の２レベルＤＣ－ＤＣコンバータの場合、ＺＶＳ範囲は入出力電圧比とトランスの巻き数比で制限される。そのため、入出力電圧比が大きい場合、２レベルＤＣ－ＤＣコンバータに軽負荷の負荷が接続されたとき、ＺＶＳ動作範囲を外れるため、ＺＶＳ動作をできない可能性がある。その結果、伝送電力に寄与しない無効電流が増加し、ＤＣ－ＤＣコンバータの伝送効率が悪くなる。これに対し、本実施形態では、負荷変動に応じてＤＣ－ＤＣコンバータ１の動作モードを決定することで、高効率に動作させることができる。以下に、フルブリッジ回路１０の動作モードを決定する方法について説明する。

　図１３は、ＤＣ－ＤＣコンバータ１の出力電力Ｐoutと、入出力電圧比との関係を示す図である。入出力電圧比はＮＶ２／Ｖ１で表すことができる。なお、Ｎは、トランスＴ１の１次巻線ｎ１と２次巻線ｎ２との巻数比（Ｎ：１）である。領域（１）は、フルブリッジ動作モードの制御範囲、領域（２）は、ハーフブリッジ動作モードの制御範囲、領域（３）は、５レベル動作モードの制御範囲である。

　例えば、ＮＶ２／Ｖ１＝１．０である場合、ＤＣ－ＤＣコンバータ１の動作モードは、フルブリッジ動作モードにする。ＮＶ２／Ｖ１＜０．６の場合であって、上述の領域（３）を除く領域では、ＤＣ－ＤＣコンバータ１の動作モードは、ハーフブリッジ動作モードにする。ＮＶ２／Ｖ１＜１．０であり、上述の領域（１）、（２）に当てはまらない領域においては、ＤＣ－ＤＣコンバータ１の動作モードは、５レベル動作モードにする。

　このように、入出力電圧比及び出力電力Ｐoutに応じた動作モードとすることで、広い負荷変動範囲でＺＶＳ動作をできるため、無効電流を抑制でき、ＤＣ－ＤＣコンバータ１を高効率に動作させることができる。また、従来の２レベルＤＣ－ＤＣコンバータでは、ゼロ電圧スイッチングが不可能であった領域（３）においても、本実施形態では、ゼロ電圧スイッチングが可能となり、広い負荷変動範囲でのゼロ電圧スイッチングが可能となる。

　なお、例えば、ハーフブリッジ動作モードにおいて、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８と、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６とを交互にオンオフする方法に代えて、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８と、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７とを交互にオンオフするスイッチング制御をであってもよい。この場合、第２充放電コンデンサＣｆ２に電流が流れることにより、電圧Ｖo＝±Ｖ１／２となる。

　また、本実施形態では、ＤＣ－ＤＣコンバータ１のフルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モード、及び５レベル動作モードのいずれかで動作する構成としているが、フルブリッジ回路１０は、フルブリッジ動作モード又はハーフブリッジ動作モードで動作する構成であってもよい。この場合であっても、フルブリッジ回路と、ハーフブリッジ回路との２つの回路を設ける必要がないため、大型化を抑制できる。

　なお、前記した実施形態では、フルブリッジ動作モードでのトランスの第１巻線の両端に印加される電圧が直流電圧Ｖ１、ハーフブリッジ動作モードでのトランスの第１巻線の両端に印加される電圧が直流電圧の半分（Ｖ１／２）としているが、これらは、多少の誤差を含んでいてもよい。例えば、直流電圧Ｖ１、Ｖ１／２は、ＦＥＴの寄生容量のバラツキ、製造誤差等により変動する場合も含む。

Ｃ１…入力コンデンサ
Ｃ２…入力コンデンサ
Ｃｆ１…第１充放電コンデンサ
Ｃｆ２…第２充放電コンデンサ
Ｌ１…共振コイル
Ｑ１～Ｑ１２…スイッチング素子
Ｔ１…トランス
１…ＤＣ－ＤＣコンバータ
ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４…入出力端子
ｎ１…１次巻線
ｎ２…２次巻線
１０，２０…フルブリッジ回路
２１…出力電圧検出回路
２２…負荷電流検出回路
３１，３２…制御部

Claims

　直流電圧Ｖ１が入力される入力部と、
　直流電圧Ｖ２が出力される出力部と、
　前記入力部に接続される第１フルブリッジ回路と、
　前記出力部に接続される第２フルブリッジ回路と、
　磁気結合する第１巻線及び第２巻線を有し、前記第１巻線が前記第１フルブリッジ回路に接続され、前記第２巻線が前記第２フルブリッジ回路に接続されたトランスと、
　前記第１フルブリッジ回路をスイッチング制御する制御部と、
　を備え、
　前記第１フルブリッジ回路は、
　第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子が順次直列接続された第１直列回路と、
　前記第１直列回路に並列接続され、第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子が順次直列接続された第２直列回路と、
　前記第１スイッチング素子及び前記第２スイッチング素子の接続点と、前記第３スイッチング素子及び前記第４スイッチング素子の接続点とに接続された第１フローティングキャパシタと、
　前記第５スイッチング素子及び前記第６スイッチング素子の接続点と、前記第７スイッチング素子及び前記第８スイッチング素子の接続点とに接続された第２フローティングキャパシタと、
　を有し、
　前記トランスの前記第１巻線は、
　一端が前記第２スイッチング素子と前記第３スイッチング素子との接続点に接続され、他端が前記第６スイッチング素子と前記第７スイッチング素子との接続点に接続され、
　前記制御部は、
　前記トランスの前記第１巻線の両端に印加される電圧が、前記直流電圧Ｖ１となるように前記第１～第８スイッチング素子を制御するフルブリッジ動作モードと、
　前記トランスの前記第１巻線の両端に印加される電圧が、前記直流電圧Ｖ１の半分となるように前記第１～第８スイッチング素子を制御するハーフブリッジ動作モードと、
　の少なくとも２つのモードで前記第１フルブリッジ回路をスイッチング制御する、
　ＤＣ－ＤＣコンバータ。
　前記制御部は、
　前記第１フルブリッジ回路の駆動周波数の１周期中に、前記フルブリッジ動作モードと前記ハーフブリッジ動作モードとを切り替えることによって、前記第１フルブリッジ回路から５レベルの電位を出力する、
　請求項１に記載のＤＣ－ＤＣコンバータ。
　前記入力部は、直流電圧を入出力する第１入出力部であり、
　前記出力部は、直流電圧を入出力する第２入出力部であり、前記第１入出力部に入力される電圧は、前記第２入出力部に入力される電圧よりも高い、
　請求項１又は２に記載のＤＣ－ＤＣコンバータ。
　前記出力部に接続される負荷に流れる電流を検出する負荷電流検出手段をさらに備え、
　前記制御部は、
　前記負荷電流検出手段によって検出された結果に基づいて、前記フルブリッジ動作モードと前記ハーフブリッジ動作モードとを切り替える、
　請求項１から３の何れかに記載のＤＣ－ＤＣコンバータ。