JP5510846B2 - 共振型ｄｃｄｃコンバータ - Google Patents

Description

本発明は、共振型ＤＣＤＣコンバータに関し、特に、トランスの二次側に同期整流素子を備えた共振型ＤＣＤＣコンバータに関する。

従来、スイッチング電源装置として、図８に示すような電流共振型のスイッチング電源装置が特許文献１に開示されている。このスイッチング電源装置はトランスＴ１の一次側回路として、スイッチング素子Ｑ１、Ｑ２と、共振用コンデンサＣｒと、共振用インダクタＬｒとを備えており、トランスＴ１の二次側回路として、同期整流素子Ｑ３、Ｑ４と平滑用のコンデンサＣｏとを備えている。このスイッチング電源装置では、同期整流素子Ｑ３、Ｑ４として、ボディダイオードを備えたＦＥＴが用いられている。このＦＥＴのオン／オフは、トランスＴ１の一次巻線Ｎ１に生じる共振電流、及び二次側の補助巻線に生じる電圧に基づいて制御される。同期整流素子Ｑ３、Ｑ４を流れる電流は、ＦＥＴ又はそのボディダイオードを介して流れる。つまり、ＦＥＴがオンしている期間はＦＥＴを流れるが、ＦＥＴがオフしている期間はボディダイオードを流れる。

図９に示すように、同期整流素子Ｑ３、Ｑ４として用いられているＦＥＴがオンするタイミング（図９に示すＤ１０、Ｄ１１、Ｄ１２、Ｄ１３）は、一次巻線Ｎ１に生じる共振電流に基づいて生成された共振電流検出信号のゼロクロス点（図９に示すＰ１０、Ｐ１１、Ｐ１２、Ｐ１３）で決まる。一方、同期整流素子Ｑ３、Ｑ４として用いられているＦＥＴがオフするタイミングは、二次側の補助巻線に生じる電圧に基づいて生成された補正信号と共振電流検出信号のクロス点で決まる。

特開２００５−１９８４３８号公報

同期整流素子Ｑ３、Ｑ４による整流動作において、ＦＥＴのボディダイオードを電流が流れている期間が長くなると電力損失が多くなるため、ボディダイオードを電流が流れている期間は、できるだけ短くすることが好ましい。特許文献１では、共振電流検出信号と補正信号がクロスするタイミングで、ＦＥＴがオフする。従って、補正信号の傾きを変えることにより、ＦＥＴがオフするタイミングを調整することができる。しかしながら、ＦＥＴがオンするタイミングは、共振電流検出信号のゼロクロス点で決まるため、ＦＥＴがオンするタイミングを調整することができない。

また、特許文献１では、補正信号を生成するための補助巻線を設ける必要があるため、トランスＴ１の構造が複雑になる。

そこで、本発明は、ＦＥＴがオン及びオフするタイミングを調整可能な構成にすると共に、トランスに当該調整に用いられる信号を生成するための補助巻線を設ける必要をなくした共振型ＤＣＤＣコンバータを提供することを目的とする。

上記目標達成のため、本発明の共振型ＤＣＤＣコンバータは、トランスの１次側に電流共振回路を備えた共振型ＤＣＤＣコンバータであって、前記電流共振回路を流れる共振電流に応じた共振電流信号を出力する第１の信号生成回路と、前記トランスの１次側に設けられた１次巻線の両端子間の電圧を積分することにより得られる第１の積分信号と、当該第１の積分信号に比例する第２の積分信号を出力する第２の信号生成回路と、前記トランスの２次側に設けられた整流用のスイッチング素子と、前記スイッチング素子のスイッチング動作を制御する制御回路を備え、前記制御回路は、前記共振電流信号と前記第１の積分信号との比較結果及び前記共振電流信号と前記第２の積分信号との比較結果に基づいて前記スイッチング素子のスイッチング動作を制御することを特徴とする。

また、本発明の共振型ＤＣＤＣコンバータは、無負荷時に、前記共振電流信号の振幅が前記第１の積分信号の振幅より大きく、かつ前記第２の積分信号の振幅より小さくなるように前記第１の積分信号と前記第２の積分信号の比例定数を設定することを特徴とする。

また、本発明の共振型ＤＣＤＣコンバータは、無負荷時に、前記共振電流信号の振幅が前記第１の積分信号の振幅より小さく、かつ前記第２の積分信号の振幅より大きくなるように前記第１の積分信号と前記第２の積分信号の比例定数を設定することを特徴とする。

また、本発明の共振型ＤＣＤＣコンバータは、前記第２の積分信号が分圧回路を用いて生成された信号であることを特徴とする。

また、本発明の共振型ＤＣＤＣコンバータは、前記共振電流信号と前記第１の積分信号との比較結果に基づいた信号、前記共振電流信号と前記第２の積分信号との比較結果に基づいた信号及び前記電流共振回路に接続されている駆動用スイッチング素子のスイッチング動作を制御する信号を論理演算することにより前記整流用スイッチング素子を駆動する信号を生成する論理演算回路を備え、前記論理演算回路は、前記駆動用スイッチング素子のスイッチング動作が停止したときに、前記整流用スイッチング素子のスイッチング動作が停止するように構成されていることを特徴とする。

本発明によれば、第１の積分信号をトランスの一次巻線の両端に発生する電圧から生成するようにしたため、従来の電流共振型のスイッチング電源装置ようにトランスに補助巻線を設ける必要がなくなる。そのため、トランスの構造が単純化されて、コストダウンが可能となる。

また、本発明の共振型ＤＣＤＣコンバータでは、第１の積分信号の振幅と第２の積分信号の振幅を調整することにより、従来のスイッチング電源装置よりも同期整流素子の導通期間を長くすることができる。そのため、同期整流素子のボディダイオードに流れる電流による損失が低減され、共振型ＤＣＤＣコンバータの効率が改善される。

また、入力遮断が発生したときや電源保護回路が動作したときに、二次側の同期整流素子の動作を停止するようにしたことにより、共振型ＤＣＤＣコンバータの信頼性が向上する。

本発明の共振型ＤＣＤＣコンバータの回路構成を示す図である。 共振型ＤＣＤＣコンバータにおける重負荷時のタイミングチャートである。 共振型ＤＣＤＣコンバータにおける軽負荷時のタイミングチャートである。 共振型ＤＣＤＣコンバータにおける無負荷時のタイミングチャートである。 共振型ＤＣＤＣコンバータにおいて、二次側電流が連続して流れている時のタイミングチャートである。 図１に示す共振型ＤＣＤＣコンバータの比較器にヒステリシスを付加した回路構成を示す図である。 図１に示す共振型ＤＣＤＣコンバータに一次側のスイッチング素子に与えられる駆動信号に基づいた制御部を付加した回路構成を示す図である。 従来の電流共振型のスイッチング電源装置の回路構成を示す図である。 図８に示すスイッチング電源装置おけるタイミングチャートである。

以下、本発明の共振型ＤＣＤＣコンバータを、図面を参照して説明する。本発明の共振型ＤＣＤＣコンバータは、トランスに補助巻線を設ける必要をなくすと共に、電力損失を低減したものである。これらを実現するために、トランスの一次巻線両端に発生する電圧を積分して生成した信号と、さらにその信号と比例する信号を生成している。また、トランスの一次巻線両端に発生する電圧を積分した信号を、より簡単な回路で生成するため、トランスの一次巻線の一端をグランドに接続している。このように接続すれば、この一次巻線の他端で一次巻線両端の電圧を検出することができる。そして、これらの信号とトランスの一次側における共振電流信号との比較結果に基づいたタイミング信号により、同期整流素子のオン／オフを制御する。

［共振型ＤＣＤＣコンバータの回路構成］
図１は、本発明の共振型ＤＣＤＣコンバータ１の回路構成を示す図である。図１に示すように、トランスＴ２の一次側の回路は、直流電源Ｖｉｎに直列に接続されたＦＥＴＱ１、Ｑ２と、共振回路を備えている。共振回路は、共振用コンデンサＣｒと、共振用インダクタＬｒと、トランスＴ２とで構成されている。共振用コンデンサＣｒ、共振用インダクタＬｒ及びトランスＴ２の一次巻線Ｎ１は直列に接続されており、これらを流れる共振電流はカレントトランスＣＴ１を用いて検出される。また、トランスＴ２の二次側の回路は、トランスＴ２の二次巻線Ｎ２の両端にそれぞれ接続されている整流用のＦＥＴＱ３、Ｑ４と、トランスＴ２の二次巻線Ｎ２のセンタータップとＦＥＴＱ３、Ｑ４の他端の間に接続されている平滑用のコンデンサＣｏとを備えている。負荷１４は、コンデンサＣｏの両端に接続されている。更に、ＦＥＴＱ１、Ｑ２のオン／オフを制御するスイッチング制御回路４８と、ＦＥＴＱ３、Ｑ４のオン／オフを制御する制御回路１５（図１に点線で示す。）を有している。尚、共振回路における共振用インダクタＬｒを、トランスＴ２の漏れインダクタで代用してもよい。尚、ＦＥＴＱ１、Ｑ２は交互にオンする。そして、このＦＥＴＱ１、Ｑ２のスイッチング周波数により共振型ＤＣＤＣコンバータ１の出力電圧が制御される。

［制御回路の構成］
次に、同期整流素子（ＦＥＴＱ３、Ｑ４）のオン／オフ制御を行う制御回路について説明する。制御回路１５は、共振電流を検出し共振電流信号を出力する第１の信号生成回路と、第１の積分信号と第２の積分信号を生成する第２の信号生成回路と、比較器と、論理演算回路（論理積（ＡＮＤ）回路、否定論理和（ＮＯＲ）回路）とを有している。

図１に示すように、第１の信号生成回路は、トランスＴ２の一次側に接続されているカレントトランスＣＴ１と、カレントトランスＣＴ１の二次巻線の両端に接続された抵抗Ｒ１からなる。カレントトランスＣＴ１の一次巻線は、共振回路の共振電流が流れる経路に接続されている。カレントトランスＣＴ１の二次巻線には、カレントトランスＣＴ１の一次巻線を流れる共振電流に比例した電流が流れる。この電流により、抵抗Ｒ１の両端には、共振電流に比例した電圧が発生する。抵抗Ｒ１の一端は、ＧＮＤに接続されており、抵抗Ｒ１の他端は、比較器３５、３６の反転入力端子に接続されている。従って、共振電流に比例した電圧は共振電流信号として、比較器３５、３６の反転入力端子に入力される。尚、無負荷時においては、トランスＴ２の励磁電流が共振電流として流れ、また、重負荷時においては、この励磁電流にトランスＴ２の一次側から二次側に与えられる電力に相当する電流が加算された電流が共振電流として流れる。

また、トランスＴ２の一次巻線Ｎ１の一方の端子はグランドに接続され、他方の端子は直列に接続された抵抗Ｒ２及びコンデンサＣ１を介してグランドに接続されている。抵抗Ｒ２及びコンデンサＣ１は積分回路を構成している。コンデンサＣ１には、トランスＴ２の一次巻線Ｎ１の両端の電圧を積分した電圧が生成される。この電圧が第１の積分信号として、比較器３５の非反転入力端子に入力される。

また、抵抗Ｒ２とコンデンサＣ１の接続部は、直列に接続された抵抗Ｒ３及び抵抗Ｒ４を介してグランドに接続されている。抵抗Ｒ３及び抵抗Ｒ４は、一次巻線Ｎ１の両端の電圧を積分した電圧を分圧する分圧回路を構成している。この電圧が第２の積分信号として、比較器３６の非反転入力端子に入力される。

第２の信号生成回路は、積分回路と分圧回路により構成されている。第２の信号生成回路は、第１の積分信号と第１の積分信号に比例する第２の積分信号を生成するように構成される。分圧回路により第２の積分信号を生成する場合には、比例定数は０より大きく１より小さくなる。例えば、抵抗Ｒ３と抵抗Ｒ４の抵抗比が一対一の場合には、比例定数が０．５になり、第１の積分信号に０．５を乗じたものが、第２の積分信号になる。

また、第１の積分信号と第２の積分信号の比例定数を１より大きくする場合には、分圧回路に代えて増幅率が１より大きい増幅器を用いるようにする。

尚、第１の積分信号と第２の積分信号の比例定数が１より小さい場合には、共振電流信号、第１の積分信号及び第２の積分信号の振幅は、無負荷時に下記の条件式１を満たすように設定する。
＜条件式１＞
第２の積分信号の振幅＜共振電流信号の振幅＜第１の積分信号の振幅
各信号の振幅の調整は、次のようにして行なうことができる。共振電流信号の振幅を調整するときは、第１の信号生成回路における抵抗Ｒ１の抵抗値を調整する。また、第１の積分信号の振幅を調整するときは、第２の信号生成回路の積分回路における抵抗Ｒ２の抵抗値とコンデンサＣ１の容量値を調整する。さらに、第２の積分信号の振幅を調整するときは、第２の信号生成回路の分圧回路における抵抗Ｒ３、４の抵抗値を調整する。そして、無負荷時に条件式１を満たすようにこれらの抵抗値と容量値を決定する。

また、第１の積分信号と第２の積分信号の比例定数が１より大きい場合には、共振電流信号、第１の積分信号及び第２の積分信号の振幅は、無負荷時に下記の条件式２を満たすように設定する。尚、第２の積分信号は、分圧回路の代わりに増幅器を用いて生成する。
＜条件式２＞
第１の積分信号の振幅＜共振電流信号の振幅＜第２の積分信号の振幅
共振電流信号及び第１の積分信号の振幅の調整は、条件式１の場合と同様に行なうことができる。第２の積分信号の振幅を調整するときは、増幅器の増幅率を調整する。そして、無負荷時に条件式２を満たすようにこれらの抵抗値と容量値、更に増幅器の増幅率を決定する。 尚、第１の積分信号と第２の積分信号の比例定数が１より大きい場合には、図１に示す回路で、第１の積分信号を比較器３６の非反転入力端子に入力し、第２の積分信号を比較器３５の非反転入力端子に入力するようにする。

比較器３５及び比較器３６の出力は、ＮＯＲとＡＮＤの論理演算回路にそれぞれ入力される。ＮＯＲ回路３７の出力は、デジタルアイソレーター又はフォトカプラ等の絶縁部４６を介して、タイミング信号として同期整流素子Ｑ３に入力される。また、ＡＮＤ回路４０の出力は、デジタルアイソレーター又はフォトカプラ等の絶縁部４７を介して、タイミング信号として同期整流素子Ｑ４に入力される。尚、駆動回路４２、４３は同期整流素子（ＦＥＴ）Ｑ３、Ｑ４を駆動するためのバッファ(ゲートドライブ)回路である。絶縁部４６、４７と同期整流素子（ＦＥＴ）Ｑ３、Ｑ４の制御端子（ゲート）間は、駆動回路４２、４３を介して接続されている。

絶縁部４６、４７を設けたことにより、トランスＴ２の一次側と二次側との絶縁を確保したうえで、同期整流素子（ＦＥＴ）Ｑ３、Ｑ４のゲートにタイミング信号が供給される。

［同期整流素子のタイミング信号の生成］
次に、上記構成から成る制御回路における同期整流素子をオン／オフ制御するタイミング信号の生成について述べる。

図１に示すように、比較器３５には、共振電流信号及び第１の積分信号が入力され、比較器３６には、共振電流信号及び第２の積分信号が入力される。比較器３５、３６は、入力された２つの電圧値を比較して、ハイレベル又はローレベルの信号を出力する。比較器３５は、第１の積分信号の電圧値が共振電流信号の電圧値より大きいときに、ハイレベルの信号を出力する。また、第１の積分信号の電圧値が共振電流信号の電圧値より小さいときに、ローレベルの信号を出力する。

一方、比較器３６は、第２の積分信号の電圧値が共振電流信号の電圧値より大きいときに、ハイレベルの信号を出力する。また、第２の積分信号の電圧値が共振電流信号の電圧値より小さいときに、ローレベルの信号を出力する。

比較器３５が出力する共振電流信号と第１の積分信号との比較結果と、比較器３６が出力する共振電流信号と第２の積分信号との比較結果は、ＮＯＲとＡＮＤの論理演算回路にそれぞれ入力される。ＮＯＲ回路３７から出力される論理演算結果は、絶縁部４６と駆動回路４２を介して、同期整流素子（ＦＥＴ）Ｑ３のゲート（制御端子）にタイミング信号として与えられる。また、ＡＮＤ回路４０から出力される論理演算結果は、絶縁部４７と駆動回路４３を介して、同期整流素子（ＦＥＴ）Ｑ４のゲート（制御端子）にタイミング信号として与えられる。

このように、第１の積分信号と第２の積分信号の比例定数が１より小さい場合（第２の積分信号の振幅が第１の積分信号の振幅より小さい場合）には、第２の積分信号と共振電流信号がクロスするポイントで、同期整流素子Ｑ３、Ｑ４がオンするタイミングが決まり、第１の積分信号と共振電流信号がクロスするポイントで、同期整流素子Ｑ３、Ｑ４がオフするタイミングが決まる。

一方、第１の積分信号と第２の積分信号の比例定数が１より大きい場合（第２の積分信号の振幅が第１の積分信号の振幅より大きい場合）には、第１の積分信号と共振電流信号がクロスするポイントで、同期整流素子Ｑ３、Ｑ４がオンするタイミングが決まり、第２の積分信号と共振電流信号がクロスするポイントで、同期整流素子Ｑ３、Ｑ４がオフするタイミングが決まる。

［負荷状態による各部の動作］
次に、共振型ＤＣＤＣコンバータの動作を図２乃至図５を参照して説明する。図２は、共振型ＤＣＤＣコンバータにおける重負荷時の電圧と電流の波形を示すタイミングチャート、図３は、共振型ＤＣＤＣコンバータにおける軽負荷時の電圧と電流の波形を示すタイミングチャート、図４は、共振型ＤＣＤＣコンバータにおける無負荷時の電圧と電流の波形を示すタイミングチャート、図５は、二次側電流が連続して流れている時の共振型ＤＣＤＣコンバータにおける電圧と電流の波形を示すタイミングチャートである。尚、図２乃至図５のタイミングチャートは、図１に示すように第２の積分信号を分圧回路で生成したとき（第２の積分信号の振幅が第１の積分信号の振幅より小さいとき）の波形を示している。

尚、図２乃至図５に示すタイミングチャートにおける波形は、上から順に（１）スイッチング素子（ＦＥＴ）Ｑ１のドレイン・ソース間の電圧波形、（２）スイッチング素子（ＦＥＴ）Ｑ２のドレイン・ソース間の電圧波形、（３）共振電流信号（ｖｒ１と記す）と第１の積分信号（ｖｃ１と記す）と第２の積分信号（ｖｒ４と記す）を重ねて示しめした波形、（４）比較器３５の出力波形、（５）比較器３６の出力波形、（６）ＮＯＲ回路３７の出力波形と同期整流素子（ＦＥＴ）Ｑ３を流れる電流波形（ｃ１と記す）を重ねて示した波形、（７）ＡＮＤ回路４０の出力波形と同期整流素子（ＦＥＴ）Ｑ４を流れる電流波形（ｃ２と記す）を重ねて示した波形に対応している。

図１に示すように、スイッチング制御回路４８は、スイッチング素子（ＦＥＴ）Ｑ１、Ｑ２のゲート（制御端子）に駆動信号を印加し、スイッチング素子（ＦＥＴ）Ｑ１、Ｑ２を交互にオン／オフさせる。スイッチング素子（ＦＥＴ）Ｑ１がオンして、スイッチング素子（ＦＥＴ）Ｑ２がオフしたときには、スイッチング素子（ＦＥＴ）Ｑ１を介して、共振用コンデンサＣｒ、カレントトランスＣＴ１の一次巻線Ｎ１、共振用インダクタＬｒ及びトランスＴ２の一次巻線Ｎ１に電流が流れる。スイッチング素子（ＦＥＴ）Ｑ１がオフして、スイッチング素子（ＦＥＴ）Ｑ２がオンしたときには、スイッチング素子（ＦＥＴ）Ｑ２を介して、共振用コンデンサＣｒ、カレントトランスＣＴ１の一次巻線、共振用インダクタＬｒ、トランスＴ２の一次巻線Ｎ１に電流が流れる。このとき、カレントトランスＣＴ１の一次巻線に共振電流が流れ、この共振電流に応じた電流が二次巻線に流れる。そして、この二次巻線の両端に接続された抵抗Ｒ１に生じる電圧が共振電流信号として使用される。尚、二次巻線Ｎ２に電流が流れているときは、共振用コンデンサＣｒ及び共振用インダクタＬｒで決まる共振周波数の共振電流が流れ、二次巻線Ｎ２に電流が流れていないときは、共振用コンデンサＣｒ、共振用インダクタＬｒ及びトランスＴ２の励磁インダクタンスで決まる共振周波数の共振電流が流れる。

トランスＴ２の二次巻線Ｎ２は、センタータップから同期整流素子（ＦＥＴ）Ｑ３に接続されている側の端子までの巻線である第１の二次巻線Ｎ２ａと、センタータップから同期整流素子（ＦＥＴ）Ｑ４に接続されている側の端子までの巻線である第２の二次巻線Ｎ２ｂとで構成されている。同期整流素子（ＦＥＴ）Ｑ３の側に電流が流れているときは（同期整流素子（ＦＥＴ）Ｑ３のボディダイオードに電流が流れている期間も含む）、コンデンサＣｏの両端の電圧が第１の二次巻線Ｎ２ａに印加される。そして、この第１の二次巻線Ｎ２ａに印加された電圧に応じた電圧（一次巻線Ｎ１と第１の二次巻線Ｎ２ａの巻数比で決まる電圧）がトランスＴ２の一次巻線Ｎ１の両端に生じる。同期整流素子（ＦＥＴ）Ｑ４の側に電流が流れているときは（同期整流素子（ＦＥＴ）Ｑ４のボディダイオードに電流が流れている期間も含む）、コンデンサＣｏの両端の電圧が第２の二次巻線Ｎ２ｂに印加される。そして、この第２の二次巻線Ｎ２ｂに印加された電圧に応じた電圧（一次巻線Ｎ１と第２の二次巻線Ｎ２ｂの巻数比で決まる電圧）がトランスＴ２の一次巻線Ｎ１の両端に生じる。尚、トランスＴ２の二次巻線Ｎに電流が流れていないときは、一次巻線Ｎ１の励磁インダクタンスに基づいた電圧が一次巻線Ｎ１の両端に生じる。

このトランスＴ２の一次巻線Ｎ１の両端に生じた電圧は、抵抗Ｒ２とコンデンサＣ１で構成される積分回路に入力される。つまり、一次巻線Ｎ１の両端に生じた電圧は、直列に接続された抵抗Ｒ２とコンデンサＣ１の両端に印加される。そして、一次巻線Ｎ１の両端に生じた電圧に応じて、コンデンサＣ１の充電又は放電が行なわれる。このコンデンサＣ１の両端に生じる電圧が第１の積分信号として使用される。また、この第１の積分信号は、抵抗Ｒ３と抵抗Ｒ４からなる分圧回路に入力される。そして、この抵抗Ｒ４の両端に生じる電圧が第２の積分信号として使用される。

［重負荷時］
図２は、共振型ＤＣＤＣコンバータが重負荷で動作しているときのタイミングチャートである。図２に示されているように、スイッチング素子（ＦＥＴ）Ｑ１とスイッチング素子（ＦＥＴ）Ｑ２は交互にオンする。ここで、スイッチング素子（ＦＥＴ）Ｑ１がオンしているとき、スイッチング素子（ＦＥＴ）Ｑ１のドレイン・ソース間の電圧がほぼ０Ｖになり、スイッチング素子（ＦＥＴ）Ｑ２がオンしているとき、スイッチング素子（ＦＥＴ）Ｑ２のドレイン・ソース間の電圧がほぼ０Ｖになる。

スイッチング素子（ＦＥＴ）Ｑ１がオンし、同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れ始まると、共振電流に対応する共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ及び共振用インダクタＬｒで決まる共振周波数の共振波形になる。このとき、第１の二次巻線Ｎ２ａの両端には、コンデンサＣｏの両端の電圧が印加されるため、一次巻線Ｎ１の両端には、一次巻線Ｎ１と第１の二次巻線Ｎ２ａの巻数比に応じた値をコンデンサＣｏの両端の電圧に乗じた電圧が生じる。この電圧により、第１の積分信号ｖｃ１の電圧値は直線的に増加する。尚、第１の二次巻線Ｎ２ａの両端には、同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れなくなるまで、コンデンサＣｏの両端の電圧が印加され続ける。

同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れなくなった後、同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れ始まるまでの期間は、共振電流に対応する共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ、共振用インダクタＬｒ及び一次巻線Ｎ１の励磁インダクタンスで決まる共振周波数の共振波形になる。このとき、第１の二次巻線Ｎ２ａ及び第２の二次巻線Ｎ２ｂにはコンデンサＣｏの両端の電圧が印加されないため、共振用コンデンサＣｒ、共振用インダクタＬｒ及び一次巻線Ｎ１の励磁インダクタンスによる共振に基づいた電圧が一次巻線Ｎ１の両端に生じる。この電圧により、第１の積分信号ｖｃ１の電圧値は増加するが、同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れているときの傾きは維持されない（傾きが変わる）。

次に、スイッチング素子（ＦＥＴ）Ｑ２がオンし、同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れ始まると、共振電流に対応する共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ及び共振用インダクタＬｒで決まる共振周波数の共振波形になる。このとき、第２の二次巻線Ｎ２ｂの両端には、コンデンサＣｏの両端の電圧が印加されるため、一次巻線Ｎ１の両端には、一次巻線Ｎ１と第２の二次巻線Ｎ２ｂの巻数比に応じた値をコンデンサＣｏの両端の電圧に乗じた電圧が生じる。この電圧により、第１の積分信号ｖｃ１の電圧値は直線的に減少する。尚、第２の二次巻線Ｎ２ｂの両端には、同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れなくなるまで、コンデンサＣｏの両端の電圧が印加され続ける。

同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れなくなった後、同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れ始まるまでの期間は、共振電流に対応する共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ、共振用インダクタＬｒ及び一次巻線Ｎ１の励磁インダクタンスで決まる共振周波数の共振波形になる。このとき、第１の二次巻線Ｎ２ａ及び第２の二次巻線Ｎ２ｂにはコンデンサＣｏの両端の電圧が印加されないため、共振用コンデンサＣｒ、共振用インダクタＬｒ及び一次巻線Ｎ１の励磁インダクタンスによる共振に基づいた電圧が一次巻線Ｎ１の両端に生じる。この電圧により、第１の積分信号ｖｃ１の電圧値は減少するが、同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れているときの傾きは維持されない（傾きが変わる）。

第２の積分信号ｖｒ４は第１の積分信号ｖｃ１に比例した信号であり、その比例定数が１より小さため、第２の積分信号ｖｒ４の振幅は第１の積分信号ｖｃ１の小さくなっている。

比較器３５の出力信号は、共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より大きいときはローレベルになり、共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より小さいときはハイレベルになる。従って、ｔ０からｔ３までの期間、比較器３５の出力信号はローレベルになり、ｔ３からｔ６までの期間、比較器３５の出力信号はハイレベルになる。

比較器３６の出力信号は、共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より大きいときはローレベルになり、共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より小さいときはハイレベルになる。従って、ｔ１からｔ４までの期間、比較器３６の出力信号はローレベルになり、ｔ４からｔ７までの期間、比較器３６の出力信号はハイレベルになる。

ＮＯＲ回路３７の出力信号は、比較器３５の出力信号と比較器３６の出力信号の双方がローレベルのときにハイレベルになる。従って、ｔ１からｔ３までの期間、ＮＯＲ回路３７の出力信号はハイレベルになる。そして、ｔ１からｔ３までの期間、同期整流素子（ＦＥＴ）Ｑ３がオンし、この期間から外れている期間は、同期整流素子（ＦＥＴ）Ｑ３のボディダイオードを介して電流が流れる。

ＡＮＤ回路４０の出力信号は、比較器３５の出力信号と比較器３６の出力信号の双方がハイレベルのときにハイレベルになる。従って、ｔ４からｔ６までの期間、ＡＮＤ回路４０の出力信号はハイレベルになる。そして、ｔ４からｔ６までの期間、同期整流素子（ＦＥＴ）Ｑ４がオンし、この期間から外れている期間は、同期整流素子（ＦＥＴ）Ｑ４のボディダイオードを介して電流が流れる。

尚、従来技術では、同期整流素子（ＦＥＴ）Ｑ３がオンするタイミングと同期整流素子（ＦＥＴ）Ｑ４がオンするタイミングが共振電流信号ｖｒ１のゼロクロス点に対応している。つまり、同期整流素子（ＦＥＴ）Ｑ３はｔ２でオンし、同期整流素子（ＦＥＴ）Ｑ４はｔ５でオンする。従って、従来技術では、ｔ１からｔ２までの期間も同期整流素子（ＦＥＴ）Ｑ３のボディダイオードを介して電流が流れ、ｔ４からｔ５までの期間も同期整流素子（ＦＥＴ）Ｑ４のボディダイオードを介して電流が流れる。一方、本発明では、ｔ１からｔ２までの期間は同期整流素子（ＦＥＴ）Ｑ３がオンし、ｔ４からｔ５までの期間は同期整流素子（ＦＥＴ）Ｑ４がオンするため、ボディダイオードに流れる電流による損失が低減される。

［軽負荷時］
図３は、共振型ＤＣＤＣコンバータ１が軽負荷で動作しているときのタイミングチャートである。図３に示すように、共振電流の電流値が小さくなるため共振電流信号ｖｒ１の振幅が小さくなり、同期整流素子（ＦＥＴ）Ｑ３に電流が流れている期間と同期整流素子（ＦＥＴ）Ｑ４に電流が流れている期間が短くなっている。

共振型ＤＣＤＣコンバータ１が軽負荷で動作しているときも、比較器３５の出力信号は、ｔ１からｔ３までの期間（共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より小さいとき）はハイレベルになり、ｔ３からｔ５までの期間（共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より大きいとき）はローレベルになる。比較器３６の出力信号は、ｔ０からｔ２までの期間（共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より大きいとき）にローレベルになり、ｔ２からｔ４までの期間（共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より小さいとき）にハイレベルになる。ＮＯＲ回路３７の出力信号は、ｔ０からｔ１までの期間（比較器３５の出力信号と比較器３６の出力信号の双方がローレベルのとき）にハイレベルになる。ＡＮＤ回路４０の出力信号は、ｔ２からｔ３までの期間（比較器３５の出力信号と比較器３６の出力信号の双方がハイレベルのとき）にハイレベルになる。従って、ｔ０からｔ１までの期間、同期整流素子（ＦＥＴ）Ｑ３がオンし、ｔ２からｔ３までの期間、同期整流素子（ＦＥＴ）Ｑ４がオンする。ここで、ｔ０のタイミング及びｔ２のタイミングは、共振電流信号ｖｒ１のゼロクロス点のタイミングより早くなっているため、軽負荷のときもボディダイオードに流れる電流による損失が低減される。

［無負荷時］
図４は、共振型ＤＣＤＣコンバータ１が無負荷で動作しているときのタイミングチャートである。図４に示すように、共振電流の電流値が小さくなるため共振電流信号ｖｒ１の振幅が小さくなり、同期整流素子（ＦＥＴ）Ｑ３と同期整流素子（ＦＥＴ）Ｑ４に電流が流れなくなる。そして、共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ、共振用インダクタＬｒ及び一次巻線Ｎ１の励磁インダクタンスで決まる共振周波数の共振波形になり、共振用コンデンサＣｒ及び共振用インダクタＬｒで決まる共振周波数の共振波形になる期間がなくなる。

本発明では、無負荷で動作しているときに、共振電流信号ｖｒ１が第１の積分信号ｖｃ１と第２の積分信号ｖｒ４で挟まれるように、共振電流信号ｖｒ１、第１の積分信号ｖｃ１及び第２の積分信号ｖｒ４の振幅を設定している。このように設定すると、無負荷で動作しているとき、比較器３５の出力信号を反転させた信号は、比較器３６の出力信号と一致する。そのため、ＮＯＲ回路３７の出力信号とＡＮＤ回路４０の出力信号の電圧値は、ローレベルに維持される。

［二次側電流が連続して流れている時］
図５は、共振型ＤＣＤＣコンバータ１の二次側電流が連続して流れているときのタイミングチャートである。同期整流素子（ＦＥＴ）Ｑ３と同期整流素子（ＦＥＴ）Ｑ４のいずれかに電流が流れているため、共振電流信号ｖｒ１の波形は、共振用コンデンサＣｒ及び共振用インダクタＬｒで決まる共振周波数の共振波形になる。同期整流素子（ＦＥＴ）Ｑ３に電流（電流ｃ１）が流れている期間、第１の積分信号ｖｃ１は直線的に増加し、同期整流素子（ＦＥＴ）Ｑ４に電流（電流ｃ２）が流れている期間、第１の積分信号ｖｃ１は直線的に減少する。

比較器３５の出力信号は、ｔ０からｔ２までの期間（共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より大きいとき）はローレベルになり、ｔ２からｔ４までの期間（共振電流信号ｖｒ１の電圧値が第１の積分信号ｖｃ１の電圧値より小さいとき）はハイレベルになる。比較器３６の出力信号は、ｔ１からｔ３までの期間（共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より大きいとき）にローレベルになり、ｔ３からｔ５までの期間（共振電流信号ｖｒ１の電圧値が第２の積分信号ｖｒ４の電圧値より小さいとき）にハイレベルになる。

ＮＯＲ回路３７の出力信号は、ｔ１からｔ２までの期間（比較器３５の出力信号と比較器３６の出力信号の双方がローレベルのとき）にハイレベルになる。ＡＮＤ回路４０の出力信号は、ｔ３からｔ４までの期間（比較器３５の出力信号と比較器３６の出力信号の双方がハイレベルのとき）にハイレベルになる。従って、ｔ１からｔ２までの期間、同期整流素子（ＦＥＴ）Ｑ３がオンし、ｔ３からｔ４までの期間、同期整流素子（ＦＥＴ）Ｑ４がオンする。ここで、ｔ１のタイミング及びｔ３のタイミングは、共振電流信号ｖｒ１のゼロクロス点のタイミングより早くなっているため、二次側電流が連続して流れているときもボディダイオードに流れる電流による損失が低減される。

［共振型ＤＣＤＣコンバータの他の実施形態］
また、共振電流信号ｖｒ１と第１の積分信号ｖｃ１のクロス点の近傍で比較器３５の出力信号の信号レベルが小刻みに変動することや、共振電流信号ｖｒ１と第２の積分信号ｖｒ４のクロス点の近傍で比較器３６の出力信号の信号レベルが小刻みに変動することを防止するために、比較器３５の出力にヒステリシスを持たせてもよい。

図６は、比較器３５、３６の出力にヒステリシスを持たせた回路を示している。図６に示すように、比較器３５の反転入力端子には抵抗Ｒ５が接続され、非反転入力端子には抵抗Ｒ６が接続され、非反転入力端子と出力端子の間に抵抗Ｒ９が接続されている。又、比較器３６の反転入力端子には抵抗Ｒ７が接続され、反転入力端子には抵抗Ｒ８が接続され、非反転入力端子と出力端子の間に抵抗Ｒ１０が接続されている。

この回路では、共振電流信号は、抵抗Ｒ５を介して比較器３５の反転入力端子に入力され、抵抗Ｒ７を介して比較器３６の反転入力端子に入力される。第１の積分信号は、抵抗Ｒ６を介して比較器３５の非反転入力端子に入力される。第２の積分信号は、抵抗Ｒ８を介して比較器３６の非反転入力端子に入力される。

また、スイッチング制御回路４８からスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２への駆動信号の供給が停止したときに、同期整流素子（ＦＥＴ）Ｑ３、Ｑ４へのタイミング信号の供給を強制的に停止させるようにしてもよい。図７は、この機能を付加した回路を示している。

例えば、入力遮断を検出したときや回路保護機能が動作したときは、スイッチング制御回路４８がスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２への駆動信号の供給を停止する。駆動信号の供給が停止するとスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２がスイッチング動作停止する。また、スイッチング素子（ＦＥＴ）Ｑ１、Ｑ２がスイッチング動作停止を停止したときに、電流共振回路が自励発振することがある。電流共振回路が自励発振したときに、同期整流素子（ＦＥＴ）Ｑ３、Ｑ４がオンすると同期整流素子（ＦＥＴ）Ｑ３、Ｑ４に逆電流が流れる恐れがある。また、二次側電流が連続して流れているときには、同期整流素子（ＦＥＴ）Ｑ３がオフすると同時に同期整流素子（ＦＥＴ）Ｑ４のボディダイオードＱ４ａを介して電流が流れ始まり、同期整流素子（ＦＥＴ）Ｑ４がオフすると同時に同期整流素子（ＦＥＴ）Ｑ３のボディダイオードＱ４ａを介して電流が流れ始まる。従って、ＮＯＲ回路やＡＮＤ回路等の論理演算回路における遅延に基づいたタイミング信号の遅れにより、同期整流素子（ＦＥＴ）Ｑ３、Ｑ４のオフが遅れると、トランスの二次巻線に短絡電流が流れる恐れがある。このような逆電流や短絡電流が流れると、共振型ＤＣＤＣコンバータの信頼性を確保することができない。

そこで、図７に示すように、スイッチング制御回路４８からスイッチング素子（ＦＥＴ）Ｑ１のゲートに与えられる駆動信号を、ＮＯＴ回路５０を介してＮＯＲ回路３８に入力し、スイッチング素子（ＦＥＴ）Ｑ２のゲートに与えられる駆動信号を、バッファー回路４４を介してＡＮＤ回路４１に入力する。このようにすることにより、スイッチング素子（ＦＥＴ）Ｑ１のゲートに与えられる駆動信号がローレベルのときには、ＮＯＲ回路３８から出力される信号がローレベルになるため、同期整流素子（ＦＥＴ）Ｑ３のゲートに与えられるタイミング信号もローレベルとなる。また、スイッチング素子（ＦＥＴ）Ｑ２のゲートに与えられる駆動信号がローレベルのときには、ＡＮＤ回路４１から出力される信号がローレベルになるため、同期整流素子（ＦＥＴ）Ｑ４のゲートに与えられるタイミング信号もローレベルとなる。従って、スイッチング素子（ＦＥＴ）Ｑ１がオフしているときに同期整流素子（ＦＥＴ）Ｑ３がオンすることや、スイッチング素子（ＦＥＴ）Ｑ２がオフしているときに同期整流素子（ＦＥＴ）Ｑ４がオンすることを回避することができる。

尚、スイッチング制御回路４８は、入力遮断が発生したことを検知する機能や回路保護機能が動作したことを検知する機能を備えていることが好ましい。これらの機能を備えていれば、入力遮断が発生したときや回路保護機能が動作したときに、一次側のスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２のゲートに供給される駆動信号を停止させることができる。そして、一次側のスイッチング素子（ＦＥＴ）Ｑ１、Ｑ２のゲートに供給される駆動信号が停止したときは（駆動信号がローレベルに維持されているときは）、ＮＯＲ回路３８から出力される信号とＡＮＤ回路４１から出力される信号がローレベルに維持される。従って、電流共振回路が自励発振しても同期整流素子（ＦＥＴ）Ｑ３、Ｑ４に逆電流が流れることがなく、共振型ＤＣＤＣコンバータ３の信頼性が向上する。

尚、本発明の共振型ＤＣＤＣコンバータでは、比較器に負電源を必要とするが、共振電流信号、第１の積分信号及び第２の積分信号に直流を重畳させることで、負電源を用いない回路構成とすることも可能である。

以上述べたように、本発明によれば、第１の積分信号をトランスの一次巻線の両端に発生する電圧から生成するようにしたため、従来の電流共振型のスイッチング電源装置ようにトランスに補助巻線を設ける必要がなくなる。そのため、トランスの構造が単純化されて、コストダウンが可能となる。

また、本発明の共振型ＤＣＤＣコンバータでは、第１の積分信号の振幅と第２の積分信号の振幅を調整することにより、共振電流信号のゼロクロス点のタイミングよりも早いタイミングで、二次側の同期整流素子をオンさせることができる。これにより、従来のスイッチング電源装置よりも同期整流素子の導通期間を長くすることができる。そのため、特に、重負荷においては、同期整流素子のボディダイオードに流れる電流による損失が低減され、共振型ＤＣＤＣコンバータの効率が改善される。

また、入力遮断が発生したときや電源保護回路が動作したときに、二次側の同期整流素子の動作を停止するようにしたことにより、共振型ＤＣＤＣコンバータの信頼性が向上する。

この発明は、その本質的特性から逸脱することなく数多くの形式のものとして具体化することができる。よって、上述した実施形態は専ら説明上のものであり、本発明を制限するものではないことは言うまでもない。

１、２、３ 共振型ＤＣＤＣコンバータ
１４ 負荷
１５、２７、 制御回路
３５、３６ 比較器
３７、３８ ＮＯＲ回路
４０、４１ ＡＮＤ回路
４２、４３ 駆動回路
４４ バッファー回路
４６、４７ 絶縁部
４８ スイッチング制御回路
５０ ＮＯＴ回路
Ｃｏ コンデンサ（平滑用）
Ｃ１ コンデンサ
Ｃｒ 共振用コンデンサ
ＣＴ１ カレントトランス
Ｌｒ 共振用インダクタ
Ｑ１、Ｑ２ スイッチング素子（ＦＥＴ）
Ｑ３、Ｑ４ 同期整流素子（ＦＥＴ）
Ｑ３ａ、Ｑ４ａ ボディダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０ 抵抗
Ｔ１、Ｔ２ トランス

Claims (5)

1. トランスの１次側に電流共振回路を備えた共振型ＤＣＤＣコンバータであって、
   前記電流共振回路を流れる共振電流に応じた共振電流信号を出力する第１の信号生成回路と、
   前記トランスの１次側に設けられた１次巻線の両端子間の電圧を積分することにより得られる第１の積分信号と、当該第１の積分信号に比例する第２の積分信号を出力する第２の信号生成回路と、
   前記トランスの２次側に設けられた整流用スイッチング素子と、
   前記整流用スイッチング素子のスイッチング動作を制御する制御回路を備え、
   前記制御回路は、前記共振電流信号と前記第１の積分信号との比較結果及び前記共振電流信号と前記第２の積分信号との比較結果に基づいて前記整流用スイッチング素子のスイッチング動作を制御することを特徴とする共振型ＤＣＤＣコンバータ。
2. 無負荷時に、前記共振電流信号の振幅が前記第１の積分信号の振幅より大きく、かつ前記第２の積分信号の振幅より小さくなるように前記第１の積分信号と前記第２の積分信号の比例定数を設定することを特徴とする請求項１に記載の共振型ＤＣＤＣコンバータ。
3. 無負荷時に、前記共振電流信号の振幅が前記第１の積分信号の振幅より小さく、かつ前記第２の積分信号の振幅より大きくなるように前記第１の積分信号と前記第２の積分信号の比例定数を設定することを特徴とする請求項１に記載の共振型ＤＣＤＣコンバータ。
4. 前記第２の積分信号が分圧回路を用いて生成された信号であることを特徴とする請求項３に記載の共振型ＤＣＤＣコンバータ。
5. 前記共振電流信号と前記第１の積分信号との比較結果に基づいた信号、前記共振電流信号と前記第２の積分信号との比較結果に基づいた信号及び前記電流共振回路に接続されている駆動用スイッチング素子のスイッチング動作を制御する信号を論理演算することにより前記整流用スイッチング素子を駆動する信号を生成する論理演算回路を備え、
   前記論理演算回路は、前記駆動用スイッチング素子のスイッチング動作が停止したときに、前記整流用スイッチング素子のスイッチング動作が停止するように構成されていることを特徴とする請求項１乃至４のうち、いずれか１に記載の共振型ＤＣＤＣコンバータ。

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