JP6245372B2 - 電力変換装置及びワイヤレス電力伝送システム - Google Patents

Description

本発明は、トランス及びトランスの二次側で整流する電力変換装置及びそれを用いたワイヤレス電力伝送システムに関する。

特許文献１には、コンバータトランスの二次側に接続された整流回路でのロスを低減するスイッチング電源が開示されている。整流回路をダイオードのみから構成した場合、ダイオードには電圧降下に伴う損失が生じ、それによって、整流回路にロスが発生する。そこで、特許文献１では、整流回路にＭＯＳ−ＦＥＴを用いることで、ダイオードに生じる損失を低減し、整流回路でのロスを低減している。

特開２０００−２３４５５号公報

しかしながら、特許文献１では、コンバータトランスに補助巻線を追加して、その補助巻線に生じるコンバータトランスの反転信号を利用してＭＯＳ−ＦＥＴを駆動している。このため、回路が複雑化、及び巻線の追加により装置が大型化するといった問題がある。

そこで、本発明の目的は、省スペース化を図り、整流素子での損失を低減できる電力変換装置及びワイヤレス電力伝送システムを提供することにある。

本発明に係る電力変換装置は、交流電圧入力部と、一次側端子対及び二次側端子対を有し、前記一次側端子対が前記交流電圧入力部に接続されたトランスと、第１端子及び第２端子を有し、前記第１端子から前記第２端子へ電流を流す１又は複数の整流素子と、を備え、前記１又は複数の整流素子は、前記トランスの二次側に設けられ、前記トランスの出力電圧を整流して負荷へ供給し、前記複数の整流素子の少なくとも一つは、制御端子を有するスイッチ素子とダイオードとを含み、前記ダイオードのアノードが前記第１端子側、カソードが前記第２端子側となるように、前記スイッチ素子と前記ダイオードとが並列接続された整流ユニットであり、前記スイッチ素子の制御端子は、前記トランスの一次側端子対の一方又は他方に接続されている、ことを特徴とする。

この構成では、ダイオードよりもオン抵抗が低いスイッチ素子、例えばＭＯＳ−ＦＥＴを用いることで、ダイオードを用いた場合と比べ、電圧降下によるロスを低減して整流できる。また、スイッチ素子は、その制御端子がトランスの一次側に接続され、トランスの一次側の電圧を利用して駆動する構成であるため、巻線等を用いる必要がなく、省スペース化を実現できる。

前記複数の整流素子は、第２端子が前記二次側端子対の一方に接続された第１整流素子と、第１端子が前記第１整流素子の第１端子に接続され、第２端子が前記二次側端子対の他方に接続された第２整流素子と、第１端子が前記二次側端子対の一方に接続された第３整流素子と、第２端子が前記第３整流素子の第２端子に接続され、第１端子が前記二次側端子対の他方に接続された第４整流素子と、を有し、前記第１整流素子及び前記第２整流素子の接続点と、前記第３整流素子及び前記第４整流素子の接続点とは、前記負荷に接続され、前記第１整流素子、前記第２整流素子、前記第３整流素子及び前記第４整流素子の少なくとも一つは、前記整流ユニットであり、前記第１整流素子が前記整流ユニットである場合、前記第１整流素子は、制御端子が前記一次側端子対の一方に接続され、前記二次側端子対の一方が高電位であるときオフし、前記二次側端子対の他方が高電位であるときオンし、前記第２整流素子が前記整流ユニットである場合、前記第２整流素子は、制御端子が前記一次側端子対の他方に接続され、前記二次側端子対の一方が高電位であるときオンし、前記二次側端子対の他方が高電位であるときオフし、前記第３整流素子が前記整流ユニットである場合、前記第３整流素子は、制御端子が前記一次側端子対の他方に接続され、前記二次側端子対の一方が高電位であるときオンし、前記二次側端子対の他方が高電位であるときオフし、前記第４整流素子が前記整流ユニットである場合、前記第４整流素子は、制御端子が前記一次側端子対の一方に接続され、前記二次側端子対の一方が高電位であるときオフし、前記二次側端子対の他方が高電位であるときオンすることが好ましい。

この構成では、全波整流回路を、ダイオードよりもオン抵抗が低いスイッチ素子で構成することで、ダイオードを用いた場合と比べ、電圧降下によるロスを低減して整流できる。

前記トランスの前記一次側端子対に並列接続され、前記トランスのインダクタンス成分と並列共振回路を構成するキャパシタを備え、前記整流ユニットは、前記制御端子がキャパシタを介して前記トランスの一次側端子対の一方又は他方に接続されていることが好ましい。

この構成では、交流電圧入力部から効率よくトランスに電力を伝送することができる。また、スイッチ素子の制御端子へは、キャパシタにより分圧された電圧が印可されるため、制御端子に過電圧が印加されることを防止できる。

前記トランスの前記一次側端子対に並列接続され、前記トランスのインダクタンス成分と並列共振回路を構成する、第１キャパシタ及び第２キャパシタの直列回路を備え、前記第１キャパシタ及び前記第２キャパシタの接続点はグランドに接続され、前記第１整流素子及び前記第２整流素子が前記整流ユニットである場合、前記第１整流素子の前記制御端子は、第３キャパシタを介して前記一次側端子対の一方に接続され、前記第２整流素子の前記制御端子は、第４キャパシタを介して前記一次側端子対の他方に接続され、第１キャパシタ、第２キャパシタ、第３キャパシタ及び第４キャパシタのキャパシタンスをそれぞれＣ１，Ｃ２，Ｃ３，Ｃ４で表すと、Ｃ１：Ｃ２＝Ｃ３：Ｃ４を満たし、前記第３整流素子及び前記第４整流素子が前記整流ユニットである場合、前記第４整流素子の前記制御端子は、第５キャパシタを介して前記一次側端子対の一方に接続され、前記第３整流素子の前記制御端子は、第６キャパシタを介して前記一次側端子対の他方に接続され、第１キャパシタ、第２キャパシタ、第５キャパシタ及び第６キャパシタのキャパシタンスをそれぞれＣ１，Ｃ２，Ｃ５，Ｃ６で表すと、Ｃ１：Ｃ２＝Ｃ５：Ｃ６を満たすことが好ましい。

この構成では、Ｃ１，Ｃ２の容量比及びＣ３，Ｃ４の容量比、Ｃ１，Ｃ２の容量比及びＣ５，Ｃ６の容量比を等しくすることで、第１整流素子及び第２整流素子それぞれの制御端子、第３整流素子及び第４整流素子それぞれの制御端子に過電圧が印加されたり、印加電圧不足となったりすることを抑制でき、電力変換装置を確実に動作させることができる。

前記整流ユニットの前記スイッチ素子はＦＥＴであり、前記ＦＥＴのゲートは前記制御端子であり、前記整流ユニットの前記ダイオードは、前記ＦＥＴのボディーダイオードであることが好ましい。

この構成では、ボディーダイオードを利用することで、外付けのダイオードが不要となる。

前記トランスは巻線トランスであることが好ましい。

この構成では、巻線トランスを用いることで、低コストを実現できる。

前記トランスは圧電トランスであることが好ましい。

この構成では、回路の低背化が実現できる。

本発明によれば、整流素子での損失を低減でき、効率よく整流できる。また、スイッチ素子を駆動するための回路が大型化せず、省スペース化を実現できる。

実施形態１に係る電力変換装置の回路図 ＭＯＳ−ＦＥＴのゲート・ソース間容量を図示した場合のトランスの一次側の等価回路図 電力変換装置に流れる電流の経路を示す図であり、（Ａ）は入力端子側が正電位である場合、（Ｂ）は、（Ａ）から極性反転した場合それぞれの電流経路を示す図 実施形態１に係る別の例の電力変換装置の回路図 実施形態２に係る電力変換装置の回路図 実施形態３に係る電力変換装置の回路図 実施形態４に係る電力変換装置の回路図 実施形態４に係る別の例の電力変換装置を示す図 図８に示す電力変換装置の等価回路図 別の例の電力変換装置を示す図 実施形態５に係る電力伝送システムの回路図 出力電力と損失との関係を示す図 磁界結合方式の電力伝送システムの回路図

（実施形態１）
図１は、実施形態１に係る電力変換装置１の回路図である。本実施形態に係る電力変換装置１は、入力端子ＩＮ１，ＩＮ２に接続された交流電源Ｅｉｎから交流電圧が入力されると、その入力電圧を降圧し、整流して負荷ＲＬへ供給する。

入力端子ＩＮ１，ＩＮ２は、本発明に係る「交流電圧入力部」に相当する。

電力変換装置１はトランスＴ１を備えている。トランスＴ１は降圧型トランスであって、巻線数が異なり、互いに逆極性に接続された一次巻線Ｌ１及び二次巻線Ｌ２を備えている。トランスＴ１の一次巻線Ｌ１は、電力変換装置１の入力端子ＩＮ１，ＩＮ２に接続されている。この一次巻線Ｌ１の両端は、本発明に係る「一次側端子対」に相当する。

また、一次巻線Ｌ１には、キャパシタＣ１，Ｃ２の直列回路が並列に接続されている。キャパシタＣ１，Ｃ２の接続点はグランドに接続されている。キャパシタＣ１，Ｃ２はキャパシタンスが同じである。このキャパシタＣ１，Ｃ２は、本発明に係る「第１キャパシタ」及び「第２キャパシタ」に相当する。

トランスＴ１の二次巻線Ｌ２には、直列接続されたｎ型ＭＯＳ−ＦＥＴＱ１，Ｑ２と、直列接続されたダイオードＤ１，Ｄ２が並列に接続されている。この二次巻線Ｌ２の両端は、本発明に係る「二次側端子対」に相当する。

ＭＯＳ−ＦＥＴＱ１は、そのドレインが二次巻線Ｌ２の一端に接続され、ソースがＭＯＳ−ＦＥＴＱ２のソースに接続されている。ＭＯＳ−ＦＥＴＱ２は、そのドレインが二次巻線Ｌ２の他端に接続されている。ＭＯＳ−ＦＥＴＱ１，Ｑ２の接続点はグランドに接続されている。また、ダイオードＤ１は、そのアノードが二次巻線Ｌ２の一端に接続され、カソードがダイオードＤ２のカソードに接続されている。ダイオードＤ２は、そのアノードが二次巻線Ｌ２の他端に接続されている。

ＭＯＳ−ＦＥＴＱ１，Ｑ２の接続点と、ダイオードＤ１，Ｄ２の接続点との間には、負荷ＲＬが接続されている。負荷ＲＬには、平滑キャパシタＣＬが並列に接続されている。ＭＯＳ−ＦＥＴＱ１，Ｑ２と、ダイオードＤ１，Ｄ２とは、トランスＴ１の二次巻線Ｌ２に誘起された電圧を整流し、負荷ＲＬへ供給するブリッジ回路を構成する。

ＭＯＳ−ＦＥＴＱ１は、本発明に係る「第１整流素子」及び「整流ユニット」に相当する。ＭＯＳ−ＦＥＴＱ２は、本発明に係る「第２整流素子」及び「整流ユニット」に相当する。そして、ＭＯＳ−ＦＥＴＱ１，Ｑ２のソースは、本発明に係る「第１端子」に相当し、ドレインは、本発明に係る「第２端子」に相当する。また、ダイオードＤ１，Ｄ２は、本発明に係る「第３整流素子」及び「第４整流素子」に相当する。そして、ダイオードＤ１，Ｄ２のアノードは、本発明に係る「第１端子」に相当し、カソードは、本発明に係る「第２端子」に相当する。

また、ＭＯＳ−ＦＥＴＱ１は、そのゲートが、トランスＴ１の一次巻線Ｌ１の一端にキャパシタＣ３を介して接続されている。ＭＯＳ−ＦＥＴＱ２は、そのゲートが、トランスＴ１の一次巻線Ｌ１の他端にキャパシタＣ４を介して接続されている。キャパシタＣ３，Ｃ４はキャパシタンスが同じである。ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲートは、本発明に係る「制御端子」に相当する。また、キャパシタＣ３は、本発明に係る「第３キャパシタ」に相当する。キャパシタＣ４は、本発明に係る「第４キャパシタ」に相当する。

図２は、ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲート・ソース間容量を図示した場合のトランスＴ１の一次側の等価回路図である。

ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲート・ソース間容量をそれぞれ、キャパシタＣgs１，Ｃgs２で表す。この場合、トランスＴ１の一次側において、キャパシタＣ３，Ｃgs１，Ｃgs２，Ｃ４の直列回路が一次巻線Ｌ１に並列接続された構成とみなせる。これにより、一次巻線Ｌ１とキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃgs１，Ｃgs２とで共振回路が形成でき、この共振回路の共振周波数と交流電源Ｅｉｎの出力電圧の周波数を合わせることにより、交流電源Ｅｉｎから効率良くトランスＴ１に電力を伝送することができる。また、ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲートに充放電する電流は共振回路に流れる電流の一部であり再利用できるため、ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲートでの駆動損失を低減することができる。

トランスＴ１の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ１の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ１のゲートには、キャパシタＣ３，Ｃgs１で分圧された電圧Ｖgs１が印加される。これにより、ＭＯＳ−ＦＥＴＱ１はオンされた状態で、ソースからドレインに電流が流れる。また、トランスＴ１の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ２の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ２のゲートには、キャパシタＣ４，Ｃgs２で分圧された電圧Ｖgs２が印加される。これにより、ＭＯＳ−ＦＥＴＱ２はオンされた状態で、ソースからドレインに電流が流れる。

なお、ゲートに印加される電圧Ｖgs１，Ｖgs２がＭＯＳ−ＦＥＴＱ１，Ｑ２のしきい値電圧に達していない期間は、ＭＯＳ−ＦＥＴＱ１，Ｑ２はオンしない。この期間では、電流は、ＭＯＳ−ＦＥＴＱ１，Ｑ２のボディーダイオードを流れる。

以下に、前記のように構成された電力変換装置１の動作について説明する。

図３は、電力変換装置１に流れる電流の経路を示す図である。図３（Ａ）は入力端子ＩＮ１側が正電位である場合、図３（Ｂ）は、図３（Ａ）から極性反転した場合の電流経路を示す。

図３（Ａ）に示すように入力端子ＩＮ１側が正電位である場合、トランスＴ１の一次側では、入力端子ＩＮ１から入力端子ＩＮ２へ電流が流れる。このとき、図２で説明したように、キャパシタＣ３，Ｃgs１で分圧された電圧Ｖgs１がＭＯＳ−ＦＥＴＱ１のゲートに印加され、ＭＯＳ−ＦＥＴＱ１がオンする。これにより、トランスＴ１の二次側では、二次巻線Ｌ２から、ダイオードＤ２、負荷ＲＬ、ＭＯＳ−ＦＥＴＱ１の経路に電流が流れる。

なお、ゲートに印加される電圧Ｖgs１がＭＯＳ−ＦＥＴＱ１のしきい値電圧に達していない期間では、電流は、ＭＯＳ−ＦＥＴＱ１のボディーダイオードを流れる。

図３（Ｂ）に示すように入力端子ＩＮ２側が正電位である場合、トランスＴ１の一次側では入力端子ＩＮ２から入力端子ＩＮ１へ電流が流れる。このとき、トランスＴ１の一次巻線Ｌ１と二次巻線Ｌ２とでは、図３（Ａ）とは極性が反転し、図２で説明したように、キャパシタＣ４，Ｃgs２で分圧された電圧Ｖgs２がＭＯＳ−ＦＥＴＱ２のゲートに印加され、ＭＯＳ−ＦＥＴＱ２がオンする。これにより、トランスＴ１の二次側では、二次巻線Ｌ２から、ダイオードＤ１、負荷ＲＬ、ＭＯＳ−ＦＥＴＱ２の経路に電流が流れる。

なお、ゲートに印加される電圧Ｖgs２がＭＯＳ−ＦＥＴＱ２のしきい値電圧に達していない期間では、電流は、ＭＯＳ−ＦＥＴＱ２のボディーダイオードを流れる。

このように、電力変換装置１に交流電圧が印加されると、トランスＴ１によって降圧された電圧は、ＭＯＳ−ＦＥＴＱ１，Ｑ２及びダイオードＤ１，Ｄ２により整流され、負荷ＲＬへ供給される。オン抵抗が極めて低いＭＯＳ−ＦＥＴＱ１，Ｑ２を用いることで、ダイオードで構成した場合と比べ、電圧降下による損失を低減でき、効率よく整流できる。

また、ＭＯＳ−ＦＥＴＱ１，Ｑ２は、降圧前のトランスＴ１の一次側の電圧を利用して駆動するため、トランスＴ１の二次側で、ゲートに印加する電圧を昇圧させるための昇圧回路等を設ける必要がない。また、トランスの反転信号を検出するための補助巻線が不要であるので、トランス又は回路の簡略化が図れる。

なお、本実施形態では、キャパシタＣ１，Ｃ２同士、キャパシタＣ３，Ｃ４同士はキャパシタンスを同じにしているが、キャパシタンスは異なっていてもよい。キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃgs１, Ｃgs２のキャパシタンスをＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃgs１, Ｃgs２で表すと、ゲートに印加される電圧Ｖgs１は、Ｃ２×Ｃ３／（Ｃ３＋Ｃgs１）に比例し、Ｖgs２は、Ｃ１×Ｃ４／（Ｃ４＋Ｃgs２）に比例する。よって、例えばＭＯＳ−ＦＥＴＱ１，Ｑ２が同じ特性のものを使う場合はＶgs１＝Ｖgs２であるため、Ｃ２×Ｃ３×（Ｃ４＋Ｃgs２）＝Ｃ１×Ｃ４×（Ｃ３＋Ｃgs１）となり、さらにＣgs１とＣgs２はＣ３とＣ４に比べて大きいため、Ｃ１，Ｃ２の比と、Ｃ３，Ｃ４の比とを等しくすればよい。すなわち、Ｃ１：Ｃ２＝Ｃ３：Ｃ４を満たすように、各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を設定することが好ましい。

例えば、図３（Ａ）の状態で、Ｃ１，Ｃ２の比とＣ３，Ｃ４の比とが等しくない場合、ＭＯＳ−ＦＥＴＱ１に過電圧が印加されたり、Ｖgs１が印加電圧不足となり、オンされなかったりするおそれがある。同様に、図３（Ｂ）の状態で、Ｃ１，Ｃ２の比とＣ３，Ｃ４の比とが等しくない場合、ＭＯＳ−ＦＥＴＱ２に過電圧が印加されたり、Ｖgs２が印加電圧不足となり、オンされなかったりするおそれがある。このため、Ｃ１，Ｃ２の比と、Ｃ３，Ｃ４の比とを等しくすることで、ＭＯＳ−ＦＥＴＱ１，Ｑ２への過電圧の印加、又は、印加電圧不足を抑制でき、電力変換装置１を確実に動作させることができる。

また、本実施形態では、本発明に係る「第１整流素子」及び「第２整流素子」はボディーダイオードを有するｎ型ＭＯＳ−ＦＥＴＱ１，Ｑ２としているが、これに限定されない。ｐ型ＭＯＳ−ＦＥＴＱ１，Ｑ２でもよい。他に、例えば、ショットキーバリアダイオードと、そのショットキーバリアダイオードに並列接続したスイッチ素子からなるユニットを、本発明に係る「第１整流素子」及び「第２整流素子」としてもよい。

さらには、本実施形態では電力変換装置１はブリッジ型の全波整流回路としているがこれに限定されない。同期整流を用いたブリッジ型以外の全波整流回路、又は半波整流回路などその他の整流回路でもよく、トランスの２次側にあるスイッチング素子のスイッチングをトランスの１次巻線の電位を用いて制御する回路であればよい。なお、本実施形態のトランスＴ１に関しても巻線トランスである必要はなく、圧電トランスでもよい。

また、本実施形態では、本発明に係る「第３キャパシタ」及び「第４キャパシタ」となるキャパシタＣ３及びキャパシタＣ４を有しているが、これらは必ずしも必要ない。交流電源Ｅｉｎからの交流電圧が低く、ＭＯＳ−ＦＥＴＱ１，Ｑ２がゲートに印加される電圧Ｖgs１，Ｖgs２に耐えられる場合、キャパシタＣ３及びキャパシタＣ４を介さず直接導通させてもよい。

図４は、実施形態１に係る別の例の電力変換装置１Ａの回路図である。

図４に示す電力変換装置１Ａでは、トランスＴ１の一次巻線Ｌ１及び二次巻線Ｌ２は、極性を同じにして接続されている。このトランスＴ１の二次巻線Ｌ２には、直列接続されたｎ型ＭＯＳ−ＦＥＴＱ１，Ｑ２が並列に接続されている。ＭＯＳ−ＦＥＴＱ１は、そのドレインが二次巻線Ｌ２の一端に接続され、ソースがＭＯＳ−ＦＥＴＱ２のソースに接続されている。また、ＭＯＳ−ＦＥＴＱ１は、そのゲートが、トランスＴ１の一次巻線Ｌ１の一端にキャパシタＣ４を介して接続されている。ＭＯＳ−ＦＥＴＱ２は、そのドレインが二次巻線Ｌ２の他端に接続され、ゲートが、トランスＴ１の一次巻線Ｌ１の他端に、キャパシタＣ３を介して接続されている。

また、トランスＴ１の二次巻線Ｌ２には、直列接続されたダイオードＤ１，Ｄ２が並列に接続されている。ダイオードＤ１は、そのアノードが二次巻線Ｌ２の一端に接続され、カソードがダイオードＤ２のカソードに接続されている。ダイオードＤ２は、そのアノードが二次巻線Ｌ２の他端に接続されている。

この図４に示す構成であっても、オン抵抗が極めて低いＭＯＳ−ＦＥＴＱ１，Ｑ２を用いることで、ダイオードを用いた場合と比べ、電力変換装置１Ａは、小さな電圧降下で効率よく整流できる。

（実施形態２）
図５は、実施形態２に係る電力変換装置２の回路図である。

本実施形態では、実施形態１に係る電力変換装置１のダイオードＤ１，Ｄ２を、ＭＯＳ−ＦＦＴＱ３，Ｑ４に置き換えている。ＭＯＳ−ＦＥＴＱ３は、そのソースが、二次巻線Ｌ２の一端に接続され、ドレインがＭＯＳ−ＦＥＴＱ４のドレインに接続されている。ＭＯＳ−ＦＥＴＱ４は、そのソースが、二次巻線Ｌ２の他端に接続されている。また、ＭＯＳ−ＦＥＴＱ４のゲートがトランスＴ１の一次巻線Ｌ１の一端にキャパシタＣ５を介して接続され、ＭＯＳ−ＦＥＴＱ３のゲートがトランスＴ１の一次巻線Ｌ１の他端にキャパシタＣ６を介して接続されている。

ＭＯＳ−ＦＥＴＱ３は、本発明に係る「第３整流素子」及び「整流ユニット」に相当する。ＭＯＳ−ＦＥＴＱ４は、本発明に係る「第４整流素子」及び「整流ユニット」に相当する。また、キャパシタＣ５は、本発明に係る「第５キャパシタ」に相当し、キャパシタＣ６は、本発明に係る「第６キャパシタ」に相当する。

キャパシタＣ１，Ｃ２のキャパシタンスが同じである場合、キャパシタＣ３，Ｃ４同士、及び、キャパシタＣ５，Ｃ６同士は、キャパシタンスが同じに設定されている。また、キャパシタＣ１，Ｃ２のキャパシタンスが異なっている場合、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６のキャパシタンスをＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６で表すと、実施形態１での説明と同様に、Ｃ１：Ｃ２＝Ｃ３：Ｃ４＝Ｃ５：Ｃ６を満たすように、各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６を設定することが好ましい。Ｃ１，Ｃ２の比と、Ｃ３，Ｃ４の比と、Ｃ５，Ｃ６の比とを等しくすることで、ＭＯＳ−ＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４に過電圧が印加されたり、印加電圧不足となったりすることを抑制でき、電力変換装置２を確実に動作させることができる。

実施形態１で説明したように、ＭＯＳ−ＦＥＴＱ１，Ｑ２と同様、トランスＴ１の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ１の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ４のゲートには、キャパシタＣ５とＭＯＳ−ＦＥＴＱ４のゲート・ソース容量とで分圧された電圧が印加される。これにより、ＭＯＳ−ＦＥＴＱ４はオンされた状態で、ソースからドレインに電流が流れる。また、トランスＴ１の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ２の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ３のゲートには、キャパシタＣ６と、ＭＯＳ−ＦＥＴＱ３のゲート・ソース容量とで分圧された電圧が印加される。これにより、ＭＯＳ−ＦＥＴＱ３はオンされた状態で、ソースからドレインに電流が流れる。

なお、ＭＯＳ−ＦＥＴＱ３，Ｑ４はボディーダイオードを有している。このため、ゲートに印加される電圧がＭＯＳ−ＦＥＴＱ３，Ｑ４のしきい値電圧に達していない期間では、電流は、ＭＯＳ−ＦＥＴＱ３，Ｑ４のボディーダイオードを流れる。

以上のように、オン抵抗が極めて低いＭＯＳ−ＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４を用いて、トランスＴ１の二次巻線Ｌ２に誘起された電圧を整流することで、ダイオードを用いた場合と比べ、小さな電圧降下で効率よく整流できる。また、ＭＯＳ−ＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４は、降圧前のトランスＴ１の一次側の電圧を利用して駆動するため、トランスＴ１の二次側で、ゲートに印加する電圧を昇圧させるための昇圧回路又はトランスの補助巻線等を設ける必要がなく、トランス又は回路の簡略化が図れる。

（実施形態３）
実施形態３は、トランスの二次巻線にセンタータップを引き出している点で実施形態１と相違する。

図６は、実施形態３に係る電力変換装置３の回路図である。

トランスＴ２の二次側のセンタータップＰには負荷ＲＬが接続されている。この負荷ＲＬには平滑キャパシタＣＬが並列に接続されている。

トランスＴ２の二次巻線Ｌ２１のセンタータップＰと反対側の一端には、ＭＯＳ−ＦＥＴＱ１が接続されている。ＭＯＳ−ＦＥＴＱ１は、ドレインが二次巻線Ｌ２１に接続され、ソースが負荷ＲＬに接続されている。また、ＭＯＳ−ＦＥＴＱ１のゲートには、トランスＴ２の一次巻線Ｌ１の一端がキャパシタＣ３を介して接続されている。

二次巻線Ｌ２２のセンタータップＰと反対側の一端には、ＭＯＳ−ＦＥＴＱ２が接続されている。ＭＯＳ−ＦＥＴＱ２は、ドレインが二次巻線Ｌ２２に接続され、ソースが負荷ＲＬに接続されている。また、ＭＯＳ−ＦＥＴＱ２のゲートには、トランスＴ２の一次巻線Ｌ１の一端がキャパシタＣ４を介して接続されている。

実施形態１で説明したように、トランスＴ２の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ１の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ１のゲートには、キャパシタＣ３とＭＯＳ−ＦＥＴＱ１のゲート・ソース容量とで分圧された電圧が印加される。これにより、ＭＯＳ−ＦＥＴＱ１はオンされた状態で、ソースからドレインに電流が流れる。また、トランスＴ２の一次巻線Ｌ１に電圧が印加され、入力端子ＩＮ２の接続ラインが正電位である場合、ＭＯＳ−ＦＥＴＱ２のゲートには、キャパシタＣ４と、ＭＯＳ−ＦＥＴＱ２のゲート・ソース容量とで分圧された電圧が印加される。これにより、ＭＯＳ−ＦＥＴＱ２はオンされた状態で、ソースからドレインに電流が流れる。

この構成の場合、実施形態１に係るダイオードＤ１，Ｄ２が不要となり、部品点数を低減でき、より簡易な構成とすることができるとともに、ダイオードにおける損失がなくなり効率よく整流できる。

（実施形態４）
実施形態４は、トランスに圧電トランスを用いた点で実施形態１と相違する。

図７は、実施形態４に係る電力変換装置４の回路図である。

電力変換装置４は、圧電トランス３０を備えている。圧電トランス３０は、入力電力３１，３２と、出力電極３３，３４とを備えている。圧電トランス３０は、入力電力３１，３２から電圧が入力されると、機械共振により降圧した電圧を出力電極３３，３４から出力する。

入力電力３１，３２は、入力端子ＩＮ１，ＩＮ２に接続されている。出力電極３３，３４には、直列接続されたＭＯＳ−ＦＥＴＱ１，Ｑ２と、直列接続されたダイオードＤ１，Ｄ２が並列に接続されている。この出力電極３３，３４は、本発明に係る「二次側端子対」に相当する。

この構成であっても、効率よく整流できる。また、圧電トランス３０を用いることで、巻線型のトランスを用いた場合と比べて、電力変換装置４の小型化が可能となる。

図８は、実施形態４に係る別の例の電力変換装置４Ａを示す図である。図９は、図８に示す電力変換装置４Ａの等価回路図である。

また、電力変換装置４Ａは、圧電トランス３０の出力側にカレントダブラ型の整流回路を備えている点で、電力変換装置４と相違する。詳しくは、電力変換装置４Ａは、電力変換装置４に示すダイオードＤ１，Ｄ２に代えて、インダクタＬ３１，Ｌ３２を備えている。ＭＯＳ−ＦＥＴＱ１，Ｑ２と、インダクタＬ３１，Ｌ３２とは、トランスＴ１の二次巻線Ｌ２に誘起された電圧を整流し、負荷ＲＬへ供給するブリッジ回路を構成する。このブリッジ回路は、出力電極３３，３４からの出力電流をインダクタＬ３１，Ｌ３２で分割し、それぞれが出力電流の半分を流すことによって整流する。このカレントダブラ型の整流回路を用いることで、出力電極３３，３４からの出力電流のリプルを低減できる。

ＭＯＳ−ＦＥＴＱ１，Ｑ２は、キャパシタＣ３，Ｃ４とゲート・ソース間容量とで分圧された電圧がゲートに印加されることにより、オンされる。ここで、キャパシタＣ３，Ｃ４は同じ定数に設定されている。圧電トランス３０は、図９に示すように、キャパシタンス素子３０１，３０２、インダクタンス素子３０３，３０４、理想変圧器Ｔｐ、入力コンデンサ３０５及び出力コンデンサ３０６で表される。圧電トランス３０では、キャパシタンス素子３０１，３０２、インダクタンス素子３０３，３０４は、それぞれ同じ定数に設定されている。また、ＭＯＳ−ＦＥＴＱ１，Ｑ２、インダクタＬ３１，Ｌ３２もそれぞれ同じ定数に設定されている。すなわち、電力変換装置４Ａは、対称型の回路構成とである。このため、キャパシタＣ３，Ｃ４は同じ定数に設定することで、ＭＯＳ−ＦＥＴＱ１，Ｑ２のゲートには、同電圧が印加される。

この構成であっても、効率よく整流できる。

図１０は、別の例の電力変換装置４Ｂを示す図である。図１０に示す電力変換装置４Ｂは、Ｅ級スイッチング回路４１，４２を用いて、図８に示す電力変換装置４Ａの圧電トランス３０に交流電圧を入力する。

Ｅ級スイッチング回路４１は、インダクタＬ４１とＭＯＳ−ＦＥＴＱ５とが電源Ｖｄｄに直列に接続されている。また、ＭＯＳ−ＦＥＴＱ５にはキャパシタＣ７１が並列接続されている。同様に、Ｅ級スイッチング回路４２は、インダクタＬ４２とＭＯＳ−ＦＥＴＱ６とが電源Ｖｄｄに直列に接続されている。また、ＭＯＳ−ＦＥＴＱ６にはキャパシタＣ７２が並列接続されている。これらのＭＯＳ−ＦＥＴＱ５とＭＯＳ−ＦＥＴＱ６とが相補的にオン・オフを繰り返すことで、直流−交流変換動作が行われる。

この構成であっても、小型、薄型で高効率動作する電力変換装置を得ることができる。

（実施形態５）
本実施形態では、電界結合を利用して送電装置から受電装置へ電力を伝送する電力伝送システムについて説明する。

図１１は、実施形態５に係る電力伝送システム５の回路図である。電力伝送システム５は、送電装置１０１と受電装置２０１とを備えている。送電装置１０１には受電装置２０１が載置される。その状態で、送電装置１０１は、電界結合を利用して受電装置２０１へ電力を伝送する。受電装置２０１は、二次電池及び充電回路を含む負荷ＲＬを備えていて、送電装置１０１から受電した電力で二次電池に充電する。

送電装置１０１は電源回路１３を備えている。電源回路１３は、商用電源に接続されたＡＣアダプタにより交流電圧（ＡＣ１００Ｖ〜２４０Ｖ）から変換された直流電圧（例えばＤＣ１９Ｖ）を、ＤＣ−ＡＣインバータ回路で交流電圧に変換する。

電源回路１３には昇圧トランス１４が接続されている。昇圧トランス１４は、一次巻線及び二次巻線を有する絶縁型巻線トランスである。一次巻線は電源回路１３に接続されている。二次巻線は、平板状であるアクティブ電極１５及びパッシブ電極１６に接続されている。アクティブ電極１５及びパッシブ電極１６には、昇圧トランス１４で昇圧された交流電圧が印加される。アクティブ電極１５及びパッシブ電極１６は、本発明に係る「送電側作用部」に相当する。

アクティブ電極１５及びパッシブ電極１６の間には、キャパシタＣ１１が接続されている。キャパシタＣ１１は、昇圧トランス１４の二次巻線と並列共振回路を構成している。

受電装置２０１は、アクティブ電極２５及びパッシブ電極２６を備えている。受電装置２０１を送電装置１０１に載置した場合に、アクティブ電極２５は、送電装置１０１のアクティブ電極１５に対向し、パッシブ電極２６は、送電装置１０１のパッシブ電極１６に対向する。アクティブ電極２５及びパッシブ電極２６はいずれも平板状であり、対向するアクティブ電極１５及びパッシブ電極１６と同面積を有している。アクティブ電極２５及びパッシブ電極２６は、本発明に係る「受電側作用部」に相当する。なお、アクティブ電極２５及びパッシブ電極２６と、対向するアクティブ電極１５及びパッシブ電極１６とは必ずしも同面積でなくても構わない。

アクティブ電極２５及びパッシブ電極２６には、実施形態１に係る電力変換装置１が接続されている。送電装置１０１のアクティブ電極１５及びパッシブ電極１６に電圧が印加されると、アクティブ電極１５，２５同士、パッシブ電極１６，２６同士が電界結合する。そして、アクティブ電極２５及びパッシブ電極２６には電圧が誘起される。電力変換装置１は、この誘起された電圧を降圧し、整流する。電力変換装置１の動作については、実施形態１と同様である。電力変換装置１により降圧、整流された電圧は、負荷ＲＬへ供給される。

図２に示したと同様、電力変換装置１は、一次巻線Ｌ１に、キャパシタＣ３，Ｃ４の直列回路、キャパシタＣ３，Ｃgs１，Ｃgs２，Ｃ４の直列回路が並列接続された構成とみなせる。そして、これら二つの直列回路からなる並列回路と、一次巻線Ｌ１とは、並列共振回路を構成している。この並列共振回路は、送電装置１０１側で、キャパシタＣ１１及び昇圧トランス１４の二次巻線から構成される並列共振回路と、共振周波数が同じに設定されている。このように、送電装置１０１と受電装置２０１とに共振周波数が同じ共振回路を構成することで、送電装置１０１から受電装置２０１へ効率のよい電力伝送が行える。

実施形態１で説明したように、オン抵抗が極めて低いＭＯＳ−ＦＥＴＱ１，Ｑ２を用いることで、電力変換装置１は、ダイオードを用いた場合と比べ、電圧降下が小さいため損失を低減でき、効率よく整流できる。この結果、電力伝送システム５は、効率よく電力伝送を行える。

図１２は、出力電力と損失との関係を示す図である。図１２は、横軸を負荷ＲＬへの出力電力［Ｗ］、縦軸を損失［Ｗ］としている。また、図１２では、ＭＯＳ−ＦＥＴを用いた電力伝送システム５の特性、及び、ＭＯＳ−ＦＥＴに代えてダイオードを用いた場合の特性をそれぞれ示している。図１２に示すように、ＭＯＳ−ＦＥＴを用いた電力伝送システム５では、例えば出力電圧が１５［Ｗ］のとき、ＭＯＳ−ＦＥＴに代えてダイオードを用いた電力伝送システムに比べ約７％の損失を低減している。

なお、本実施形態では、電界結合方式の電力伝送システム５に電力変換装置１を用いているが、磁界結合方式の電力伝送システム又は磁界共鳴などの共鳴方式の電力伝送システムに、電力変換装置１を用いてもよい。

図１３は、磁界結合方式の電力伝送システム５Ａの回路図である。この例では、電力伝送システム５Ａの送電装置１０１Ａと受電装置２０１Ａとが磁界結合して、送電装置１０１Ａから受電装置２０１Ａへ電力が伝送される。

送電装置１０１Ａは巻線１７を備えている。この巻線１７は、昇圧トランス１４の二次巻線に接続されている。巻線１７には、昇圧トランス１４で昇圧された交流電圧が印加される。巻線１７は、本発明に係る「送電側作用部」に相当する。なお、昇圧トランス１４を省略し、電源回路１３の出力を直接キャパシタＣ１１と巻線１７の並列回路に加えることによっても巻線１７を「送電側作用部」として動作させることができる。

受電装置２０１Ａは、送電装置１０１Ａの巻線１７と磁界結合する巻線２７を備えている。巻線２７は、本発明に係る「受電側作用部」に相当する。巻線２７には、実施形態１に係る電力変換装置１が接続されている。送電装置１０１Ａの巻線１７に高周波電流が通電されると、巻線１７，２７が磁界結合する。そして、巻線１７，２７には電圧が誘起される。電力変換装置１は、この誘起された電圧を降圧し、整流する。

このように、電力変換装置１は、磁界結合方式の電力伝送システム５Ａに用いてもよい。この場合であっても、電力変換装置１は、オン抵抗が極めて低いＭＯＳ−ＦＥＴＱ１，Ｑ２を用いることで、ダイオードを用いた場合と比べ、小さな電圧降下で効率よく整流できる。その結果、電力伝送システム５Ａは、効率よく電力伝送を行える。

Ｃ１，Ｃ２…キャパシタ（第１キャパシタ、第２キャパシタ）
Ｃ３，Ｃ４…キャパシタ（第３キャパシタ、第４キャパシタ）
Ｃ５，Ｃ６…キャパシタ（第５キャパシタ、第６キャパシタ）
Ｃgs１，Ｃgs２…キャパシタ（ゲート・ソース間容量）
ＣＬ…平滑キャパシタ
Ｑ１，Ｑ２…ＭＯＳ−ＦＥＴ（第１整流素子、第２整流素子）
Ｑ３，Ｑ４…ＭＯＳ−ＦＥＴ（第３整流素子、第４整流素子）
Ｄ１，Ｄ２…ダイオード（第３整流素子、第４整流素子）
Ｅｉｎ…交流電源
ＩＮ１，ＩＮ２…入力端子（交流電圧入力部）
Ｌ１…一次巻線
Ｌ２…二次巻線
Ｔ１…トランス
ＲＬ…負荷
１，１Ａ，２，３，４，４Ａ，４Ｂ…電力変換装置
５，５Ａ…電力伝送システム
１３…電源回路
１４…昇圧トランス
１５…アクティブ電極（送電側結合部）
１６…パッシブ電極（送電側結合部）
１７…巻線コイル（送電側結合部）
２５…アクティブ電極（受電側作用部）
２６…パッシブ電極（受電側作用部）
２７…巻線コイル（受電側作用部）
３０…圧電トランス
３１，３２…入力電極
３３，３４…出力電極（二次側端子対）
１０１，１０１Ａ…送電装置
２０１，２０１Ａ…受電装置

Claims (8)

1. 交流電圧入力部と、
   一次側端子対及び二次側端子対を有し、前記一次側端子対が前記交流電圧入力部に接続されたトランスと、
   第１端子及び第２端子を有し、前記第１端子から前記第２端子へ電流を流す複数の整流素子と、
   前記トランスの前記一次側端子対に並列接続され、前記トランスのインダクタンス成分と並列共振回路を構成するキャパシタと、
   を備え、
   前記複数の整流素子は、
   前記トランスの二次側に設けられ、前記トランスの出力電圧を整流して負荷へ供給し、
   前記複数の整流素子の少なくとも一つは、
   制御端子を有するスイッチ素子とダイオードとを含み、前記ダイオードのアノードが前記第１端子側、カソードが前記第２端子側となるように、前記スイッチ素子と前記ダイオードとが並列接続された整流ユニットであり、
   前記スイッチ素子の制御端子と、前記トランスの一次側端子対の一方又は他方との間には、キャパシタが直列に接続されている、
   電力変換装置。
2. 前記複数の整流素子は、
   第２端子が前記二次側端子対の一方に接続された第１整流素子と、
   第１端子が前記第１整流素子の第１端子に接続され、第２端子が前記二次側端子対の他方に接続された第２整流素子と、
   第１端子が前記二次側端子対の一方に接続された第３整流素子と、
   第２端子が前記第３整流素子の第２端子に接続され、第１端子が前記二次側端子対の他方に接続された第４整流素子と、
   を有し、
   前記第１整流素子及び前記第２整流素子の接続点と、前記第３整流素子及び前記第４整流素子の接続点とは、前記負荷に接続され、
   前記第１整流素子、前記第２整流素子、前記第３整流素子及び前記第４整流素子の少なくとも一つは、前記整流ユニットであり、
   前記第１整流素子が前記整流ユニットである場合、前記第１整流素子は、制御端子が前記一次側端子対の一方に接続され、前記二次側端子対の一方が高電位であるときオフし、前記二次側端子対の他方が高電位であるときオンし、
   前記第２整流素子が前記整流ユニットである場合、前記第２整流素子は、制御端子が前記一次側端子対の他方に接続され、前記二次側端子対の一方が高電位であるときオンし、前記二次側端子対の他方が高電位であるときオフし、
   前記第３整流素子が前記整流ユニットである場合、前記第３整流素子は、制御端子が前記一次側端子対の他方に接続され、前記二次側端子対の一方が高電位であるときオンし、前記二次側端子対の他方が高電位であるときオフし、
   前記第４整流素子が前記整流ユニットである場合、前記第４整流素子は、制御端子が前記一次側端子対の一方に接続され、前記二次側端子対の一方が高電位であるときオフし、前記二次側端子対の他方が高電位であるときオンする、
   請求項１に記載の電力変換装置。
3. 前記トランスの前記一次側端子対に並列接続され、前記トランスのインダクタンス成分と並列共振回路を構成する、第１キャパシタ及び第２キャパシタの直列回路
   を備え、
   前記第１キャパシタ及び前記第２キャパシタの接続点はグランドに接続され、
   前記第１整流素子及び前記第２整流素子が前記整流ユニットである場合、前記第１整流素子の前記制御端子は、第３キャパシタを介して前記一次側端子対の一方に接続され、前記第２整流素子の前記制御端子は、第４キャパシタを介して前記一次側端子対の他方に接続され、
   第１キャパシタ、第２キャパシタ、第３キャパシタ及び第４キャパシタのキャパシタンスをそれぞれＣ１，Ｃ２，Ｃ３，Ｃ４で表すと、
   Ｃ１：Ｃ２＝Ｃ３：Ｃ４を満たし、
   前記第３整流素子及び前記第４整流素子が前記整流ユニットである場合、前記第４整流素子の前記制御端子は、第５キャパシタを介して前記一次側端子対の一方に接続され、前記第３整流素子の前記制御端子は、第６キャパシタを介して前記一次側端子対の他方に接続され、
   第１キャパシタ、第２キャパシタ、第５キャパシタ及び第６キャパシタのキャパシタンスをそれぞれＣ１，Ｃ２，Ｃ５，Ｃ６で表すと、
   Ｃ１：Ｃ２＝Ｃ５：Ｃ６を満たす、
   請求項２に記載の電力変換装置。
4. 前記整流ユニットの前記スイッチ素子はＦＥＴであり、
   前記ＦＥＴのゲートは前記制御端子であり、
   前記整流ユニットの前記ダイオードは、前記ＦＥＴのボディーダイオードである、
   請求項１から３の何れかに記載の電力変換装置。
5. 前記トランスは巻線トランスである、
   請求項１から４の何れかに記載の電力変換装置。
6. 前記トランスは圧電トランスである、
   請求項１から４の何れかに記載の電力変換装置。
7. 前記交流電圧入力部から入力された交流電圧を変圧する、
   請求項１から６の何れかに記載の電力変換装置。
8. 送電装置の送電側作用部と受電装置の受電側作用部とが電界又は磁界を介して、前記送電装置から前記受電装置へ電力が伝送されるワイヤレス電力伝送システムであって、
   前記受電装置は、
   請求項１から７の何れかに記載の電力変換装置を備え、
   前記電力変換装置は、
   前記受電側作用部に接続され、前記受電側作用部に誘起された電圧を整流し、前記負荷へ供給する、
   ワイヤレス電力伝送システム。

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