JP6711449B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、ＤＡＢ（Dual Active Bridge）方式のＤＣ−ＤＣコンバータに関する。

特許文献１には、ＤＡＢ方式のコンバータが開示されている。特許文献１に記載のコンバータは、トランスの一次巻線および二次巻線それぞれにフルブリッジ回路が接続されていて、２つのフルブリッジ回路のスイッチング位相差を適切に制御することで、電力伝送を行う。

米国特許第５３５５２９４号明細書

特許文献１に記載のコンバータでは、トランスの漏れインダクタンスと半導体デバイスの寄生容量とを利用して、ゼロ電圧スイッチング（Zero Voltage Switching：ＺＶＳ）を行うことでスイッチング損失が低減される。しかし、入出力電圧比およびトランス巻き数比の差に比例して、ＺＶＳ範囲が制限され、無効電流が増加するため、効率低下を招くおそれがある。特に、例えば、入出力電圧比が大きく、出力端子に接続される負荷が軽負荷の場合、伝送電力に寄与しない無効電流が増加し、効率が悪くなることがある。

また、ＤＡＢ方式のＤＣ−ＤＣコンバータにおいては、供給電力の過渡的な変化によって、インダクタ電流とトランスの励磁電流に直流成分が重畳されること（直流偏差）がある。例えば、伝送電力が急激に変化したときや、動作モードが切り替わったときに、上記直流偏差が生じる。このような直流偏差があってもインダクタやトランスが磁気飽和しないようにするためには、磁性体コアの大きな、すなわち体積の大きな、インダクタやトランスを用いる必要がある。このことは装置の大型化およびコスト高の要因となる。

そこで、本発明の目的は、入出力電圧比が大きく、負荷変動範囲が広い場合であっても、広範囲でＺＶＳ動作を実現できるようにするとともに、過渡的な動作状態の変化により発生する直流偏差を抑制して、装置の大型化およびコスト高を解消したＤＣ−ＤＣコンバータを提供することにある。

（１）本発明のＤＣ−ＤＣコンバータは、
第１ハイサイドスイッチおよび第１ローサイドスイッチで構成される第１レグと、第２ハイサイドスイッチおよび第２ローサイドスイッチで構成される第２レグと、を有し、前記第１レグおよび前記第２レグに第１直流電圧が印加される、第１フルブリッジ回路と、
第３ハイサイドスイッチおよび第３ローサイドスイッチで構成される第３レグと、第４ハイサイドスイッチおよび第４ローサイドスイッチで構成される第４レグと、を有し、前記第３レグおよび前記第４レグに第２直流電圧が印加される、第２フルブリッジ回路と、
前記第１フルブリッジ回路の入出力部に接続される１次巻線および前記第２フルブリッジ回路の入出力部に接続される２次巻線を有し、前記第１フルブリッジ回路と前記第２フルブリッジ回路との間を絶縁するトランスと、
前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御する制御部と、
を有する。

前記第１ハイサイドスイッチは、ハイサイドラインに接続された第１スイッチング素子および当該第１スイッチング素子に直列接続された第２スイッチング素子で構成され、
前記第１ローサイドスイッチは、ローサイドラインに接続された第４スイッチング素子および当該第４スイッチング素子に直列接続された第３スイッチング素子で構成され、
前記第２ハイサイドスイッチは、ハイサイドラインに接続された第５スイッチング素子および当該第５スイッチング素子に直列接続された第６スイッチング素子で構成され、
前記第２ローサイドスイッチは、ローサイドラインに接続された第８スイッチング素子および当該第８スイッチング素子に直列接続された第７スイッチング素子で構成される。

前記第１フルブリッジ回路は、前記第１スイッチング素子と前記第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点と、の間に接続される第１フローティングキャパシタと、前記第５スイッチング素子と前記第６スイッチング素子との接続点と、前記第７スイッチング素子と前記第８スイッチング素子との接続点と、の間に接続される第２フローティングキャパシタと、を有する。

前記第１フルブリッジ回路の入出力部と前記１次巻線との間、または、前記第２フルブリッジ回路の入出力部と前記２次巻線との間、の少なくとも一方には直列接続されたインダクタを備える。

そして、前記制御部は、
前記第１フルブリッジ回路および前記第２フルブリッジ回路の各スイッチング素子を同じ駆動周波数で動作させ、且つ、
前記駆動周波数の半周期に亘って、前記第１フルブリッジ回路の入出力部の電圧のピーク値の絶対値が前記第１直流電圧になるように、前記第１フルブリッジ回路の各スイッチング素子を制御するフルブリッジ動作モード、
前記半周期に亘って、前記第１フルブリッジ回路の入出力部の電圧のピーク値の絶対値が前記第１直流電圧の半分になるように、前記第１フルブリッジ回路の各スイッチング素子を制御するハーフブリッジ動作モード、または、
前記駆動周波数の１周期の期間中に、前記第１フルブリッジ回路の各スイッチング素子を、フルブリッジ動作させる状態とハーフブリッジ動作させる状態とを切り替えて、５レベルの電圧を前記第１フルブリッジ回路から出力する５レベル動作モード、
のいずれかの制御を行う。

更に、前記制御部は、
前記フルブリッジ動作モード、前記ハーフブリッジ動作モードおよび前記５レベル動作モードのうち、一の動作モードから他の動作モードへ動作モードが切り替わる周期に、前記駆動周波数の基準周期タイミングで、前記第１ハイサイドスイッチおよび前記第２ローサイドスイッチのスイッチング位相をシフトさせ、前記駆動周波数の基準周期の半周期タイミングで、前記第１ローサイドスイッチおよび前記第２ハイサイドスイッチのスイッチング位相をシフトさせるとともに、前記動作モードが切り替わる前後で、前記第１フルブリッジ回路の出力電圧が正負で平衡するように、前記位相のシフト量を定める。

上記構成によれば、第１フルブリッジ回路に入力される電圧が、第１、第２のフローティングキャパシタに印加される場合と、印加されない場合とで、第１フルブリッジ回路から出力する電圧を異ならせることができる。すなわち、フルブリッジ動作モード、またはハーフブリッジ動作モードで第１フルブリッジ回路を動作させることで、入出力電圧比が大きく、出力部に接続される負荷の変動範囲が広い場合であっても、先行技術の構成よりも、ＺＶＳ範囲を広げることによって、伝送に寄与しない無効電流の増加を抑制し、効率よくＤＣ−ＤＣコンバータを動作させることができる。

また、第１フルブリッジ回路を構成する第１レグ、および第２レグは、４つのスイッチング素子が直列接続されてなるため、２つのスイッチング素子が直列接続された場合と比べて、各素子に印加される電圧は低い。このため、各スイッチング素子の素子耐圧を高くする必要がない。この結果、各スイッチング素子に、オン抵抗値の低いＭＯＳ−ＦＥＴを用いることができる。

前記制御部は、第１フルブリッジ回路の駆動周波数の１周期中に、フルブリッジ動作モードとハーフブリッジ動作モードとを切り替えることによって、第１フルブリッジ回路から５レベルの電位を出力できるため、特に軽負荷領域であっても、ＺＶＳ動作させることが可能となり、入出力電圧比が大きく、出力部に接続される負荷の変動範囲が広い場合において、さらに効率よく動作可能なＤＣ−ＤＣコンバータを提供することができる。

その上、動作モードの切り替え前後で、第１フルブリッジ回路の出力電圧が正負で平衡するので、インダクタ電流およびトランスの励磁電流の直流偏差が抑制される。その結果、装置の小型化および低コスト化が図れる。

（２）前記制御部は、
前記第１ハイサイドスイッチまたは前記第１ローサイドスイッチのスイッチング位相を定めるＵ相キャリアおよびＵ相反転キャリア、前記第２ハイサイドスイッチまたは前記第２ローサイドスイッチのスイッチング位相を定めるＶ相キャリアおよびＶ相反転キャリアに基づいて、前記第１フルブリッジ回路の各スイッチング素子のスイッチング位相を定め、前記駆動周波数の基準周期タイミングで、前記Ｕ相キャリアおよび前記Ｖ相反転キャリアの位相をシフトさせ、前記駆動周波数の基準周期の半周期タイミングで前記Ｕ相反転キャリアおよび前記Ｖ相キャリアの位相をシフトさせることが好ましい。

上記構成によれば、第１フルブリッジ回路と第２フルブリッジ回路との位相差を一度に変更する場合に比べて、動作モードの切替時の直流偏差を抑制できる。

（３）前記Ｕ相キャリア、前記Ｕ相反転キャリア、前記Ｖ相キャリアおよび前記Ｖ相反転キャリアは基準クロックのカウント値であり、前記制御部は、前記カウント値と基準値との比較に基づいて前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御し、
前記位相のシフト量は、前記カウント値の変更によって定めることが好ましい。

上記構成により、位相シフトの制御および位相のシフト量の設定のための構成を簡素化できる。

（４）前記Ｕ相キャリア、前記Ｕ相反転キャリア、前記Ｖ相キャリアおよび前記Ｖ相反転キャリアは基準クロックのカウント値であり、前記制御部は、前記カウント値と基準値との比較に基づいて前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御し、
前記位相のシフト量は、前記基準値の変更によって定めてもよい。

上記構成により、位相シフトの制御および位相のシフト量の設定のための構成を簡素化できる。

本発明によれば、入出力電圧比が大きく、出力部に接続される負荷変動が広い場合であっても、動作モードを切り替えることで、ＺＶＳ動作範囲を広げることができ、しかも動作モードの切替時に生じる直流偏差が抑制されて、小型化および低コストのＤＣ−ＤＣコンバータが得られる。

図１は、本実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。 図２は、フルブリッジ回路１０の８つのスイッチング素子の状態と電圧Ｖｕ，Ｖｖ，Ｖ１との関係、第１フローティングキャパシタＣｆ１と第２フローティングキャパシタＣｆ２の充放電状態の相対関係を動作モード毎に表す図である。 図３（Ａ）（Ｂ）（Ｃ）（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０に流れる電流の経路を示す図である。 図４（Ａ）（Ｂ）（Ｃ）（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０に流れる電流の経路を示す図である。 図５（Ａ）（Ｂ）（Ｃ）（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０に流れる電流の経路を示す図である。 図６（Ａ）（Ｂ）（Ｃ）（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０に流れる電流の経路を示す図である。 図７は、図２に示した１６通りの状態の中から、フルブリッジ動作モードを行う組み合わせを示す図である。 図８は、図２に示した１６通りの状態の中から、ハーフブリッジ動作モードを行う組み合わせを示す図である。 図９は、図２に示した１６通りの状態の中から、５レベル動作モードを行う組み合わせの一部を示す図である。 図１０は、図２に示した１６通りの状態の中から、５レベル動作モードを行う組み合わせの一部を示す図である。 図１１は、図２に示した１６通りの状態の中から、５レベル動作モードを行う組み合わせの一部を示す図である。 図１２は、フルブリッジ動作モード、ハーフブリッジ動作モードおよび５レベル動作モードにおける、スイッチング素子Ｑ１〜Ｑ８のオン／オフ状態を表す波形図である。 図１３は、フルブリッジ回路１０の各位置での電圧Ｖｕ，Ｖｖ，Ｖ１およびインダクタＬ１に流れる電流ｉＬの波形図である。 図１４は、α，β＝０の場合のフルブリッジ回路１０の電圧Ｖｕ，Ｖｖ，Ｖ１の電圧波形を示す図である。 図１５は、α＝π／４、β＝π／２の場合のフルブリッジ回路１０の電圧Ｖｕ，Ｖｖ，Ｖ１の電圧波形を示す図である。 図１６は、α＝β＝π／４の場合のフルブリッジ回路１０の電圧Ｖｕ，Ｖｖ，Ｖ１の電圧波形を示す図である。 図１７は、ＤＣ−ＤＣコンバータ１の出力電力Ｐoutと、入出力電圧比との関係を示す図である。 図１８（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。図１８（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。 図１９は図１８（Ａ）の主要波形の拡大図である。 図２０（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。図２０（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。 図２１は図２０（Ａ）の主要波形の拡大図である。 図２２（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。図２２（Ｂ）は、その比較例の波形図である。 図２３（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。図２３（Ｂ）は、その比較例の波形図である。 図２４（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。図２４（Ｂ）は、その比較例の波形図である。 図２５（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。図２５（Ｂ）は、その比較例の波形図である。 図２６は、本実施形態のＤＣ−ＤＣコンバータにおいて、伝送電力が変化した時の位相シフト前後での各部の波形を示す図である。 図２７は各キャリアとその比較対象である基準値の変化等を示す波形図である。

以下に説明するＤＣ−ＤＣコンバータは、２つのフルブリッジ回路がトランスで互いに絶縁され、２つのフルブリッジ回路の間で電力が双方向に伝送される、絶縁型双方向ＤＣ−ＤＣコンバータである。

図１は、本実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。

ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４を備えている。入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４には、負荷および直流電源が接続される。ＤＣ−ＤＣコンバータ１は、入出力端子ＩＯ１，ＩＯ２または入出力端子ＩＯ３，ＩＯ４の一方から入力される直流電圧を変圧し、他方へ出力する双方向のＤＣ−ＤＣコンバータである。

入出力端子ＩＯ１，ＩＯ２には、入力コンデンサＣ１およびフルブリッジ回路１０が接続されていている。フルブリッジ回路１０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３および第４スイッチング素子Ｑ４の第１直列回路（第１レグ）と、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７および第８スイッチング素子Ｑ８の第２直列回路（第２レグ）とが並列接続されて構成されている。

ハイサイドラインに接続された第１スイッチング素子Ｑ１およびこの第１スイッチング素子Ｑ１に直列接続された第２スイッチング素子Ｑ２で第１ハイサイドスイッチが構成されている。また、ローサイドラインに接続された第４スイッチング素子Ｑ４およびこの第４スイッチング素子Ｑ４に直列接続された第３スイッチング素子Ｑ３で第１ローサイドスイッチが構成されている。また、ハイサイドラインに接続された第５スイッチング素子Ｑ５およびこの第５スイッチング素子Ｑ５に直列接続された第６スイッチング素子Ｑ６で第２ハイサイドスイッチが構成されている。さらに、ローサイドラインに接続された第８スイッチング素子Ｑ８およびこの第８スイッチング素子Ｑ８に直列接続された第７スイッチング素子Ｑ７で第２ローサイドスイッチが構成されている。

第１〜第８スイッチング素子Ｑ１〜Ｑ８はｎ型ＭＯＳ−ＦＥＴであり、ボディーダイオードおよび寄生容量が形成されている。また、第１〜第８スイッチング素子Ｑ１〜Ｑ８は、ゲートが制御部３１に接続されていて、制御部３１からゲート電圧が印加され、スイッチング制御される。なお、以下では、第１〜第８スイッチング素子Ｑ１〜Ｑ８は、単にスイッチング素子Ｑ１〜Ｑ８と言う。

従来の一般的なフルブリッジ回路は、２つのスイッチング素子が直列接続された直列回路が、並列に接続されて構成されている。これに対し、本実施形態では、フルブリッジ回路１０を構成する第１直列回路および第２直列回路はそれぞれ、４つのスイッチング素子が直列接続されてなるため、２つのスイッチング素子が直列接続された構造に比べて、各素子に印加される電圧は低い。このため、各スイッチング素子の素子耐圧を高くする必要がない。一般的に耐圧が高いスイッチング素子はオン抵抗値が大きいため、各スイッチング素子に、オン抵抗値の低いＭＯＳ−ＦＥＴを用いることができる。

フルブリッジ回路１０は、第１フローティングキャパシタＣｆ１と、第２フローティングキャパシタＣｆ２とを備えている。第１フローティングキャパシタＣｆ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続されている。第２フローティングキャパシタＣｆ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続されている。

フルブリッジ回路１０は、本発明に係る「第１フルブリッジ回路」に相当する。第１フローティングキャパシタは、本発明に係る「第１フローティングキャパシタ」に相当し、第２フローティングキャパシタは、本発明に係る「第２フローティングキャパシタ」に相当する。

入出力端子ＩＯ３，ＩＯ４には、入力コンデンサＣ２およびフルブリッジ回路２０が接続されていている。フルブリッジ回路２０は、直列接続された第９スイッチング素子Ｑ９および第１０スイッチング素子Ｑ１０の直列回路（第３レグ）と、直列接続された第１１スイッチング素子Ｑ１１および第１２スイッチング素子Ｑ１２の直列回路（第４レグ）とが並列接続されて構成されている。これら第９〜第１２スイッチング素子Ｑ９〜Ｑ１２はｎ型ＭＯＳ−ＦＥＴであり、ボディーダイオードおよび寄生容量が形成されている。また、第９〜第１２スイッチング素子Ｑ９〜Ｑ１２は、ゲートが制御部３２に接続され、制御部３２からゲート信号が印加されて、スイッチング制御される。フルブリッジ回路２０は、本発明に係る「第２フルブリッジ回路」に相当する。

さらに、入出力端子ＩＯ３，ＩＯ４には、出力電圧検出回路２１および負荷電流検出回路２２が設けられている。

フルブリッジ回路１０とフルブリッジ回路２０との間には、トランスＴ１が接続されている。トランスＴ１は、１次巻線ｎ１と２次巻線ｎ２とを有している。１次巻線ｎ１は、一端がインダクタＬ１を介して、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点Ｕに接続され、他端が第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点Ｖに接続されている。２次巻線ｎ２は、一端が第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点Ｗに接続され、他端が第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点Ｘに接続されている。本実施形態では、１次巻線ｎ１と２次巻線ｎ２との巻数比はＮ：１とする。

このように構成されたＤＣ−ＤＣコンバータ１において、制御部３１は、各スイッチング素子Ｑ１〜Ｑ８の寄生容量と、インダクタ（共振コイル）Ｌ１との共振を利用して、ゼロ電圧スイッチングでフルブリッジ回路１０を制御する。すなわち、スイッチング素子のオンオフ切替時のデッドタイム期間中に、インダクタＬ１に流れる電流をスイッチング素子の寄生容量に流して、寄生容量を放電し、ゼロ電圧でスイッチング素子をターンオンする。これにより、スイッチング損失、スイッチングノイズ等を低減できる。なお、インダクタＬ１は、トランスＴ１の２次側に設けられてもよい。インダクタＬ１を用いず、トランスＴ１の漏れインダクタンスと、各スイッチング素子Ｑ１〜Ｑ８の寄生容量との共振を利用して、ゼロ電圧スイッチングを行うようにしてもよい。

このように構成されたＤＣ−ＤＣコンバータ１の入出力端子ＩＯ１，ＩＯ２には、直流電圧Ｖｉｎが印加される。制御部３１は、フルブリッジ回路１０の各スイッチング素子Ｑ１〜Ｑ８をスイッチング制御する。トランスＴ１の１次巻線ｎ１には、０，±Ｖｉｎ／２，±Ｖｉｎの５レベルの電圧Ｖ１が印加される。１次巻線ｎ１に電圧Ｖ１が印加されると、２次巻線ｎ２には電圧が誘起される。制御部３２は、フルブリッジ回路２０をスイッチング制御して、入出力端子ＩＯ３，ＩＯ４から、０，Ｖｉｎ／２Ｎ，Ｖｉｎ／Ｎの直流電圧Ｖｏｕｔを出力する。すなわち、フルブリッジ回路１０は、５つの電圧レベルを出力する５レベル回路である。また、フルブリッジ回路２０は、３つの電圧レベルを出力する３レベル回路である。

なお、ＤＣ−ＤＣコンバータ１は、双方向型のＤＣ−ＤＣコンバータであるため、入出力端子ＩＯ３，ＩＯ４から直流電圧が入力される場合、フルブリッジ回路１０，２０をスイッチング制御して、入出力端子ＩＯ１，ＩＯ２から直流電圧を出力する。

図２は、フルブリッジ回路１０の８つのスイッチング素子の状態と電圧Ｖｕ，Ｖｖ，Ｖ１との関係、第１フローティングキャパシタＣｆ１と第２フローティングキャパシタＣｆ２の充放電状態の相対関係を動作モード毎に示す図である。電圧Ｖｕは、スイッチング素子Ｑ２，Ｑ３の接続点Ｕの電圧である。電圧Ｖｖは、スイッチング素子Ｑ６，Ｑ７の接続点Ｖの電圧である。電圧Ｖ１は、トランスＴ１の１次巻線ｎ１に印加される、フルブリッジ回路１０からの出力電圧であり、接続点Ｕと接続点Ｖとの電位差である。図３（Ａ）（Ｂ）（Ｃ）（Ｄ）、図４（Ａ）（Ｂ）（Ｃ）（Ｄ）、図５（Ａ）（Ｂ）（Ｃ）（Ｄ）、図６（Ａ）（Ｂ）（Ｃ）（Ｄ）は、図２に示す各状態でのフルブリッジ回路１０に流れる電流の経路を示す図である。

本実施形態に係るフルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モードおよび５レベル動作モードのいずれかで動作する。フルブリッジ動作モードとは、電圧Ｖ１＝±Ｖｉｎとする動作モードである。このフルブリッジ動作モードでは、電流経路が第１フローティングキャパシタおよび第２フローティングキャパシタのいずれも経由しない。ハーフブリッジ動作モードとは、電圧Ｖ１＝±Ｖｉｎ／２とする動作モードである。このハーフブリッジ動作モードでは、電流経路が第１フローティングキャパシタおよび第２フローティングキャパシタのいずれか一方のみを経由する。５レベル動作モードとは、フルブリッジ動作モードとハーフブリッジ動作モードとを組み合わせて、電圧Ｖ１＝０，±Ｖｉｎ／２，±Ｖｉｎとする動作モードである。

（Ｖ１＝Ｖｉｎ）
スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がＯＦＦである状態では、図３（Ａ）に示す経路で電流が流れる。この場合の出力電圧Ｖ１はＶｉｎである。この場合、電圧Ｖｕ＝Ｖｉｎ、電圧Ｖｖ＝０、電圧Ｖ１＝Ｖｕ−Ｖｖ＝Ｖｉｎである。

（Ｖ１＝−Ｖｉｎ）
スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がＯＦＦである状態では、図３（Ｂ）に示す経路で電流が流れる。この場合、トランスＴ１の１次巻線ｎ１には、図３（Ａ）の場合と反対の極性の電圧が印加され、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖｉｎ、電圧Ｖ１＝Ｖｕ−Ｖｖ＝−Ｖｉｎである。

（Ｖ１＝０）
スイッチング素子Ｑ１，Ｑ３，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ７がＯＦＦである状態では、図３（Ｃ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖｉｎ−Ｖc１である。ここでＶc１は第１フローティングキャパシタＣｆ１の充電電圧である。Ｖc１＝Ｖｉｎ／２であるとすると、電圧Ｖｕ＝Ｖｉｎ／２である。また、電圧Ｖｖ＝Ｖc２である。ここでＶc２は第２フローティングキャパシタＣｆ２の充電電圧である。Ｖc２＝Ｖｉｎ／２であるとすると、電圧Ｖｕ＝Ｖｉｎ／２である。そして、電圧Ｖ１＝Ｖｕ−Ｖｖ＝０である。

また、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ６，Ｑ８がＯＦＦである状態では、図３（Ｄ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖｉｎ−Ｖc１＝Ｖｉｎ／２、電圧Ｖｖ＝Ｖｉｎ−Ｖc２＝Ｖｉｎ／２、電圧Ｖ１＝Ｖｕ−Ｖｖ＝０である。

他にも、スイッチング素子Ｑ２，Ｑ４，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ７がＯＦＦである場合は、図４（Ａ）および図４（Ｂ）に示す経路で電流が流れる。この場合も電圧Ｖ１＝０となるが、電流の流れる方向は、図４（Ａ）と図４（Ｂ）とで逆になっている。これは、第１フローティングキャパシタＣｆ１と第２フローティングキャパシタＣｆ２との相対的な充放電状態によって異なる。

さらには、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がＯＦＦである場合も、図４（Ｃ）に示すように、電圧Ｖ１＝０となり、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がＯＦＦである場合も、図４（Ｄ）に示すように、電圧Ｖ１＝０となる。

（Ｖ１＝Ｖｉｎ／２）
スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がＯＦＦである状態では、図５（Ａ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖｉｎ−Ｖc１＝Ｖｉｎ／２、電圧Ｖｖ＝０、電圧Ｖ１＝Ｖｕ−Ｖｖ＝Ｖｉｎ／２である。また、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がＯＦＦである状態では、図５（Ｂ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝Ｖc１＝Ｖｉｎ／２、電圧Ｖｖ＝０、電圧Ｖ１＝Ｖｕ−Ｖｖ＝Ｖｉｎ／２である。なお、電圧Ｖｕは、図５（Ａ）の状態時に第１フローティングキャパシタＣｆ１に充電された電圧Ｖc１である。

また、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がＯＦＦである状態では、図５（Ｃ）に示す経路で電流が流れる。さらに、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がＯＦＦである場合も、図５（Ｄ）に示す経路で電流が流れ、電圧Ｖ１＝Ｖｉｎ／２となる。なお、この場合の電圧Ｖｕは、図５（Ｃ）の状態時に第２フローティングキャパシタＣｆ２に充電された電圧Ｖｃ２である。

（Ｖ１＝−Ｖｉｎ／２）
スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がＯＦＦである状態では、図６（Ａ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖｉｎ−Ｖｃ２＝Ｖｉｎ／２、電圧Ｖ１＝Ｖｕ−Ｖｖ＝−Ｖｉｎ／２である。また、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がＯＮ、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がＯＦＦである状態では、図６（Ｂ）に示す経路で電流が流れる。この場合、電圧Ｖｕ＝０、電圧Ｖｖ＝Ｖc２＝Ｖｉｎ／２、電圧Ｖ１＝Ｖｕ−Ｖｖ＝−Ｖｉｎ／２である。なお、電圧Ｖｖは、図６（Ａ）の状態時に第２フローティングキャパシタＣｆ２に充電された電圧Ｖc２である。

さらに、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がＯＦＦである状態では、図６（Ｃ）に示す経路で電流が流れ、電圧Ｖ１＝−Ｖｉｎ／２となる。さらに、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がＯＮ、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がＯＦＦである状態では、図６（Ｄ）に示す経路で電流が流れ、電圧Ｖ１＝−Ｖｉｎ／２となる。なお、この場合、電圧Ｖｖは、図６（Ｃ）の状態時に第１フローティングキャパシタＣｆ１に充電された電圧Ｖｃ１である。

このように、フルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モード、および５レベル動作モードの何れで動作する。５レベル動作モードにおいて、５つの電圧レベルの出力期間は、電圧Ｖｕ＝Ｖｉｎ／２となる期間と、電圧Ｖｕ，Ｖｖの位相差とによって決まる。

フルブリッジ動作モードで動作する場合、駆動周波数の１周期内において、電圧Ｖ１は、Ｖ１→−Ｖ１→Ｖ１→−Ｖ１→…という遷移が行われる。図７は、図２に示した１６通りの状態の中から、上述した条件を満たす組み合わせの例である。つまり、状態（７）と状態（８）とを交互に繰り返す。

ハーフブリッジ動作モードで動作する場合、駆動周波数の１周期内において、電圧Ｖ１は、Ｖ１／２→−Ｖ１／２→Ｖ１／２→−Ｖ１／２→…という遷移が行われる。図８は、図２に示した１６通りの状態の中から、上述した条件を満たす組み合わせの例である。つまり、ハーフブリッジ動作モードでは、図８に示すように１２通りの組み合わせがある。 ５レベル動作モードで動作する場合、駆動周波数の１周期内において、電圧Ｖ１は０→Ｖｉｎ／２→Ｖｉｎ→Ｖｉｎ／２→０→−Ｖｉｎ／２→−Ｖｉｎ→−Ｖｉｎ／２→０という遷移が行われる。図２で示した１６通りの状態の中から、上述した条件を満たす組み合わせの例を図９、図１０および図１１に示す。図９、図１０および図１１は、５レベル動作モードにおいて、図２で示す動作モードの「１スイッチング周期内」における遷移パターンを示す図である。

図１２は、フルブリッジ動作モード、ハーフブリッジ動作モードおよび５レベル動作モードにおける、スイッチング素子Ｑ１〜Ｑ８のオン／オフ状態を表す波形図である。

図１３は、フルブリッジ回路１０の各位置での電圧Ｖｕ，Ｖｖ，Ｖ１およびインダクタＬ１に流れる電流ｉＬの波形図である。図１３において、位相０は後に述べる基準キャリアピークタイミングに相当し、位相πは後に述べる基準キャリアボトムタイミングに相当する。

図１３に示すαは、１周期中に、電圧Ｖｕ＝Ｖｉｎ／２となる期間である。また、βは、電圧Ｖｕ，Ｖｖの位相差である。電圧Ｖ１＝０となる期間は２α−βであり、電圧Ｖ１＝Ｖｉｎ／２となる期間は２βであり、電圧Ｖ１＝Ｖｉｎとなる期間はπ−２α−βである。これらα，βの値によって、５レベルの各電圧の出力期間が定められる。

図１３には、フルブリッジ回路２０のスイッチング素子Ｑ９〜Ｑ１２のスイッチタイミングも示している。制御部３２は、スイッチング素子Ｑ９，Ｑ１２と、スイッチング素子Ｑ１０，Ｑ１１とを、５０％のデューティ比でオンオフする。δは、フルブリッジ回路１０，２０のスイッチング位相差である。ＤＣ−ＤＣコンバータ１の伝送電力は、α，β，δにより制御される。特に、同じ動作モードにおいても、δを変えることによって、第２フルブリッジ回路２０のオンデューティ比が変化するので、制御部３２は、δを調節することによって、出力電圧を規定値に保つ。

また、α，β＝０となるようにフルブリッジ回路１０をスイッチング制御した場合、電圧Ｖ１＝±Ｖｉｎとなる。図１４は、α，β＝０の場合のフルブリッジ回路１０の電圧Ｖｕ，Ｖｖ，Ｖ１の電圧波形を示す図である。図１４に示すように、フルブリッジ回路１０はフルブリッジ動作モードで動作する。

また、α＝π／４、β＝π／２となるようにフルブリッジ回路１０をスイッチング制御した場合、電圧Ｖ１＝±Ｖｉｎ／２となる。図１５は、α＝π／４、β＝π／２の場合のフルブリッジ回路１０の電圧Ｖｕ，Ｖｖ，Ｖ１の電圧波形を示す図である。図１５に示すように、フルブリッジ回路１０はハーフブリッジ動作モードで動作する。

さらに、α＝β＝π／４となるようにフルブリッジ回路１０をスイッチング制御した場合、電圧Ｖ１は、図１６に示すように、±Ｖｉｎ，±Ｖｉｎ／２，０の間を階段状に遷移する５レベル動作モードで動作する。

本実施形態に係るＤＣ−ＤＣコンバータ１は、３つの電圧レベルを出力するため、ＤＣ−ＤＣコンバータ１に接続する負荷の負荷変動に応じて、高効率にＤＣ−ＤＣコンバータ１を動作させることができる。一般的な絶縁型の２レベルＤＣ−ＤＣコンバータの場合、ＺＶＳ範囲は入出力電圧比とトランスの巻き数比で制限される。そのため、入出力電圧比が大きい場合、２レベルＤＣ−ＤＣコンバータに軽負荷の負荷が接続されたとき、ＺＶＳ動作範囲を外れるため、ＺＶＳ動作をできない可能性がある。その結果、伝送電力に寄与しない無効電流が増加し、ＤＣ−ＤＣコンバータの伝送効率が悪くなる。これに対し、本実施形態では、負荷変動に応じてＤＣ−ＤＣコンバータ１の動作モードを決定することで、高効率に動作させることができる。以下に、フルブリッジ回路１０の動作モードを決定する方法について説明する。

図１７は、ＤＣ−ＤＣコンバータ１の出力電力Ｐoutと、入出力電圧比との関係を示す図である。入出力電圧比はＮＶｏｕｔ／Ｖｉｎで表すことができる。なお、Ｎは、トランスＴ１の１次巻線ｎ１と２次巻線ｎ２との巻数比（Ｎ：１）である。領域（１）は、フルブリッジ動作モードの制御範囲、領域（２）は、ハーフブリッジ動作モードの制御範囲、領域（３）は、５レベル動作モードの制御範囲である。

例えば、ＮＶｏｕｔ／Ｖｉｎ＝１．０である場合、ＤＣ−ＤＣコンバータ１の動作モードは、フルブリッジ動作モードにする。ＮＶｏｕｔ／Ｖｉｎ＜０．６の場合であって、上述の領域（３）を除く領域では、ＤＣ−ＤＣコンバータ１の動作モードは、ハーフブリッジ動作モードにする。ＮＶｏｕｔ／Ｖｉｎ＜１．０であり、上述の領域（１）、（２）に当てはまらない領域においては、ＤＣ−ＤＣコンバータ１の動作モードは、５レベル動作モードにする。

このように、入出力電圧比および出力電力Ｐoutに応じた動作モードとすることで、広い負荷変動範囲でＺＶＳ動作をできるため、無効電流を抑制でき、ＤＣ−ＤＣコンバータ１を高効率に動作させることができる。また、従来の２レベルＤＣ−ＤＣコンバータでは、ゼロ電圧スイッチングが不可能であった領域（３）においても、本実施形態では、ゼロ電圧スイッチングが可能となり、広い負荷変動範囲でのゼロ電圧スイッチングが可能となる。

なお、例えば、ハーフブリッジ動作モードにおいて、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８と、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６とを交互にオンオフする方法に代えて、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８と、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７とを交互にオンオフするスイッチング制御をであってもよい。この場合、第２フローティングキャパシタＣｆ２に電流が流れることにより、電圧Ｖ１＝±Ｖｉｎ／２となる。

次に、動作モードの切替時の位相シフト制御について示す。

図１８（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。図１８（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。図１９は図１８（Ａ）の主要波形の拡大図である。

また、図２０（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。図２０（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。図２１は図２０（Ａ）の主要波形の拡大図である。

なお、図１８（Ａ）（Ｂ）、図１９、図２０（Ａ）（Ｂ）において、電圧Ｖ２は第２フルブリッジ回路２０の入力電圧である。また、図１９、図２１において、基準キャリアのピークタイミングは、駆動周波数の基準周期タイミングであり、基準キャリアのボトムタイミングは、駆動周波数の基準周期の半周期タイミングである。

図１８（Ａ）（Ｂ）、図１９、図２０（Ａ）（Ｂ）、図２１において、Ｕ相キャリアおよびＵ相反転キャリアは第１ハイサイドスイッチＱ１，Ｑ２または第１ローサイドスイッチＱ３，Ｑ４のスイッチング位相を定める値であり、Ｖ相キャリアおよびＶ相反転キャリアは第２ハイサイドスイッチＱ５，Ｑ６または第２ローサイドスイッチＱ７，Ｑ８のスイッチング位相を定める値である。また、Ｗ相キャリアは第３ハイサイドスイッチＱ９および第４ローサイドスイッチＱ１２のスイッチング位相を定める値であり、Ｘ相キャリアは第３ローサイドスイッチＱ１０および第４ハイサイドスイッチＱ１１のスイッチング位相を定める値である。

比較例のＤＣ−ＤＣコンバータは、動作モードの切替時に、Ｕ相キャリア、Ｕ相反転キャリア、Ｖ相キャリア、Ｖ相反転キャリアを位相シフトさせるように構成したものである。

図１８（Ａ）（Ｂ）、図２０（Ａ）（Ｂ）において、Ｕ相キャリア、Ｕ相反転キャリア、Ｖ相キャリア、Ｖ相反転キャリアそれぞれは基準クロックのカウント値であり、ここではそれらの値を三角波状の波形として表している。また三角波状の波形に重ねて表している水平方向の破線は、これらキャリアと大小比較する基準値である。

本実施形態のＤＣ−ＤＣコンバータ１は、図１９、図２１に示すように、動作モードの切り替えは基準キャリアのピークタイミングで行われる。そして、Ｕ相キャリアはこの基準キャリアのピークタイミングで位相シフトされる。また、Ｕ相反転キャリアは基準キャリアのボトムタイミングで位相シフトされる。

上記キャリアの位相シフトは、上記基準クロックのカウント値を、位相シフト量に対応する値だけ加算または減算することによって行う。

図１９に示す例では、ハーフブリッジ動作モード（ＨＢ）からフルブリッジ動作モード（ＦＢ）への切替時に、Ｕ相キャリアはγ／２だけ遅れ方向に位相シフトされていて、Ｖ相反転キャリアはγ／２だけ進み方向に位相シフトされている。また、Ｕ相反転キャリアはγ／２だけ遅れ方向に位相シフトされていて、Ｖ相キャリアはγ／２だけ進み方向に位相シフトされている。

図２１に示す例では、フルブリッジ動作モード（ＦＢ）からハーフブリッジ動作モード（ＨＢ）への切替時に、Ｕ相キャリアはγ／２だけ進み方向に位相シフトされていて、Ｖ相反転キャリアはγ／２だけ遅れ方向に位相シフトされている。また、Ｕ相反転キャリアはγ／２だけ進み方向に位相シフトされていて、Ｖ相キャリアはγ／２だけ遅れ方向に位相シフトされている。

ここで、γは、動作モードの切替に伴って生じる、Ｕ相とＶ相との間のスイッチング位相差に対する新たな位相シフト量である。このように、各キャリアを駆動周波数の１周期内に２回に分けて（半周期毎に）位相シフトすることにより、動作モード切替時の第１フルブリッジ回路１０の出力電圧Ｖ１の正負の電圧時間積の差が小さくなる。すなわち、動作モード切替時の直流偏差が抑制できる。

図１８（Ａ）のインダクタ電流ｉＬと図１８（Ｂ）のインダクタ電流ｉＬとを比較すると明らかなように、リプルおよび直流偏差は抑制されている。同様に、図２０（Ａ）のインダクタ電流ｉＬと図２０（Ｂ）のインダクタ電流ｉＬとを比較すると明らかなように、直流偏差は抑制されている。

フルブリッジ動作モード（ＦＢ）からハーフブリッジ動作モード（ＨＢ）への切替時、またはハーフブリッジ動作モード（ＨＢ）からフルブリッジ動作モード（ＦＢ）への切替時だけでなく、以降に示すように、他の動作モード間での切替時についても同様に直流偏差が抑制できる。

図２２（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。図２２（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがフルブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。

図２３（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。図２３（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからフルブリッジ動作モードへ切り替わるときの各部の波形図である。

図２４（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。図２４（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードがハーフブリッジ動作モードから５レベル動作モードへ切り替わるときの各部の波形図である。

図２５（Ａ）は、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。図２５（Ｂ）は、比較例のＤＣ−ＤＣコンバータにおいて、動作モードが５レベル動作モードからハーフブリッジ動作モードへ切り替わるときの各部の波形図である。

なお、図２２（Ａ）（Ｂ）、図２３（Ａ）（Ｂ）、図２４（Ａ）（Ｂ）、図２５（Ａ）（Ｂ）において、電圧Ｖ２は第２フルブリッジ回路２０の入力電圧である。

次に、動作モードが変わらないまま、伝送電力が変化した時の位相シフト制御について示す。

図２６は、本実施形態のＤＣ−ＤＣコンバータにおいて、伝送電力が変化した時の位相シフト前後での各部の波形を示す図である。この図に示すように、基準キャリアのピークタイミングで、Ｕ相キャリア、Ｖ相反転キャリア、Ｗ相キャリアの位相シフトが行われ、基準キャリアのボトムタイミングで、Ｕ相反転キャリア、Ｖ相キャリア、Ｘ相キャリアの位相シフトが行われる。

次に、キャリアの位相をシフトする方法以外の方法による位相シフト方法の例を示す。

図２７は各キャリアとその比較対象である基準値の変化等を示す波形図である。ここでは、特に、第１ハイサイドスイッチＱ１，Ｑ２および第１ローサイドスイッチＱ３，Ｑ４のスイッチング位相をシフトするための部分について示す。図２７において、Ｕ相キャリアは基準キャリアピークタイミングを基準にして生成され、Ｕ相反転キャリアは基準キャリアボトムタイミングを基準にして生成される。Ｕ相キャリアおよびＵ相反転キャリアは基準クロックのカウント値であり、ここではそれらの値を三角波状の波形として表している。これら三角波状の波形に重ねて表している矩形波状の破線は、これらキャリアと大小比較する基準値である。

第２ハイサイドスイッチ（Ｑ５，Ｑ６）、第２ローサイドスイッチ（Ｑ７，Ｑ８）のスイッチング位相のシフトについても同様である。

このように、基準値をキャリアの周期に同期して変動させることによって、第１ハイサイドスイッチＱ１，Ｑ２および第１ローサイドスイッチＱ３，Ｑ４のスイッチング位相をシフトしてもよい。

上述の動作モードの切替時の位相シフトのシフト量および伝送電力変更時の位相シフトのシフト量は、位相シフト制御の前後で、第１フルブリッジ回路の出力電圧が正負で平衡するように定める。換言すると、動作モードが切り替わる前後で、インダクタに蓄積されるエネルギーが正負同量に近づくように位相シフトする。また、このことは、動作モードが切り替わる前後で、インダクタＬ１に流れる電流が減少に転じる方向に、位相シフトするということでもある。

以上に示した例では、ＤＣ−ＤＣコンバータ１のフルブリッジ回路１０は、フルブリッジ動作モード、ハーフブリッジ動作モード、および５レベル動作モードのいずれかで動作する構成としているが、フルブリッジ回路１０は、フルブリッジ動作モードまたはハーフブリッジ動作モードで動作する構成であってもよい。この場合であっても、フルブリッジ回路と、ハーフブリッジ回路との２つの回路を設ける必要がないため、大型化を抑制できる。

なお、前記した実施形態では、フルブリッジ動作モードでのトランスの第１巻線の両端に印加される電圧が直流電圧Ｖｉｎ、ハーフブリッジ動作モードでのトランスの第１巻線の両端に印加される電圧が直流電圧の半分（Ｖｉｎ／２）としているが、これらは、多少の誤差を含んでいてもよい。例えば、直流電圧Ｖｉｎ、Ｖｉｎ／２は、ＦＥＴの寄生容量のバラツキ、製造誤差等により変動する場合も含む。

図１に示した例では、トランスＴ１の１次側にインダクタＬ１を接続したが、２次側にインダクタを接続してもよい。また、１次側と２次側の両方にインダクタを接続してもよい。

Ｃ１…入力コンデンサ
Ｃ２…入力コンデンサ
Ｃｆ１…第１フローティングキャパシタ
Ｃｆ２…第２フローティングキャパシタ
ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４…入出力端子
Ｌ１…インダクタ
ｎ１…１次巻線
ｎ２…２次巻線
Ｑ１〜Ｑ１２…スイッチング素子
Ｑ１，Ｑ２…第１ハイサイドスイッチ
Ｑ３，Ｑ４…第１ローサイドスイッチ
Ｑ５，Ｑ６…第２ハイサイドスイッチ
Ｑ７，Ｑ８…第２ローサイドスイッチ
Ｑ９…第３ハイサイドスイッチ
Ｑ１０…第３ローサイドスイッチ
Ｑ１１…第４ハイサイドスイッチ
Ｑ１２…第４ローサイドスイッチ
Ｔ１…トランス
Ｕ…接続点
Ｖ…接続点
Ｗ…接続点
Ｘ…接続点
１…ＤＣ−ＤＣコンバータ
１０…第１フルブリッジ回路
２０…第２フルブリッジ回路
２１…出力電圧検出回路
２２…負荷電流検出回路
３１，３２…制御部

Claims (4)

1. 第１ハイサイドスイッチおよび第１ローサイドスイッチで構成される第１レグと、第２ハイサイドスイッチおよび第２ローサイドスイッチで構成される第２レグと、を有し、前記第１レグおよび前記第２レグに第１直流電圧が印加される、第１フルブリッジ回路と、
   第３ハイサイドスイッチおよび第３ローサイドスイッチで構成される第３レグと、第４ハイサイドスイッチおよび第４ローサイドスイッチで構成される第４レグと、を有し、前記第３レグおよび前記第４レグに第２直流電圧が印加される、第２フルブリッジ回路と、
   前記第１フルブリッジ回路の入出力部に接続される１次巻線および前記第２フルブリッジ回路の入出力部に接続される２次巻線を有し、前記第１フルブリッジ回路と前記第２フルブリッジ回路との間を絶縁するトランスと、
   前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御する制御部と、
   を有するＤＣ−ＤＣコンバータであって、
   前記第１ハイサイドスイッチは、ハイサイドラインに接続された第１スイッチング素子および当該第１スイッチング素子に直列接続された第２スイッチング素子で構成され、
   前記第１ローサイドスイッチは、ローサイドラインに接続された第４スイッチング素子および当該第４スイッチング素子に直列接続された第３スイッチング素子で構成され、
   前記第２ハイサイドスイッチは、ハイサイドラインに接続された第５スイッチング素子および当該第５スイッチング素子に直列接続された第６スイッチング素子で構成され、
   前記第２ローサイドスイッチは、ローサイドラインに接続された第８スイッチング素子および当該第８スイッチング素子に直列接続された第７スイッチング素子で構成され、
   前記第１フルブリッジ回路は、前記第１スイッチング素子と前記第２スイッチング素子との接続点と、前記第３スイッチング素子と前記第４スイッチング素子との接続点と、の間に接続される第１フローティングキャパシタと、前記第５スイッチング素子と前記第６スイッチング素子との接続点と、前記第７スイッチング素子と前記第８スイッチング素子との接続点と、の間に接続される第２フローティングキャパシタと、を有し、
   前記第１フルブリッジ回路の入出力部と前記１次巻線との間、または、前記第２フルブリッジ回路の入出力部と前記２次巻線との間、の少なくとも一方に直列接続されたインダクタを備え、
   前記制御部は、
   前記第１フルブリッジ回路および前記第２フルブリッジ回路の各スイッチング素子を同じ駆動周波数で動作させ、且つ、
   前記駆動周波数の半周期に亘って、前記第１フルブリッジ回路の入出力部の電圧のピーク値の絶対値が前記第１直流電圧になるように、前記第１フルブリッジ回路の各スイッチング素子を制御するフルブリッジ動作モード、
   前記半周期に亘って、前記第１フルブリッジ回路の入出力部の電圧のピーク値の絶対値が前記第１直流電圧の半分になるように、前記第１フルブリッジ回路の各スイッチング素子を制御するハーフブリッジ動作モード、または、
   前記駆動周波数の１周期の期間中に、前記第１フルブリッジ回路の各スイッチング素子を、フルブリッジ動作させる状態とハーフブリッジ動作させる状態とを切り替えて、５レベルの電圧を前記第１フルブリッジ回路から出力する５レベル動作モード、
   のいずれかの制御を行い、
   前記フルブリッジ動作モード、前記ハーフブリッジ動作モードおよび前記５レベル動作モードのうち、一の動作モードから他の動作モードへ動作モードが切り替わる周期に、前記駆動周波数の基準周期タイミングで、前記第１ハイサイドスイッチおよび前記第２ローサイドスイッチのスイッチング位相をシフトさせ、前記駆動周波数の基準周期の半周期タイミングで、前記第１ローサイドスイッチおよび前記第２ハイサイドスイッチのスイッチング位相をシフトさせるとともに、前記動作モードが切り替わる前後で、前記第１フルブリッジ回路の出力電圧が正負で平衡するように、前記位相のシフト量を定めることを特徴とする、
   ＤＣ−ＤＣコンバータ。
2. 前記制御部は、
   前記第１ハイサイドスイッチまたは前記第１ローサイドスイッチのスイッチング位相を定めるＵ相キャリアおよびＵ相反転キャリア、前記第２ハイサイドスイッチまたは前記第２ローサイドスイッチのスイッチング位相を定めるＶ相キャリアおよびＶ相反転キャリアに基づいて、前記第１フルブリッジ回路の各スイッチング素子のスイッチング位相を定め、
   前記駆動周波数の基準周期タイミングで、前記Ｕ相キャリアおよび前記Ｖ相反転キャリアの位相をシフトさせ、前記駆動周波数の基準周期の半周期タイミングで前記Ｕ相反転キャリアおよび前記Ｖ相キャリアの位相をシフトさせる、
   請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記Ｕ相キャリア、前記Ｕ相反転キャリア、前記Ｖ相キャリアおよび前記Ｖ相反転キャリアは基準クロックのカウント値であり、
   前記制御部は、前記カウント値と基準値との比較に基づいて前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御し、
   前記位相のシフト量は、前記カウント値の変更によって定める、請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記Ｕ相キャリア、前記Ｕ相反転キャリア、前記Ｖ相キャリアおよび前記Ｖ相反転キャリアは基準クロックのカウント値であり、
   前記制御部は、前記カウント値と基準値との比較に基づいて前記第１フルブリッジ回路および前記第２フルブリッジ回路を制御し、
   前記位相のシフト量は、前記基準値の変更によって定める、請求項２に記載のＤＣ−ＤＣコンバータ。

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