WO2017013808A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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semiconductor
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和功 長谷川
浩偉 岡
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ルネサスエレクトロニクス株式会社
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/84498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/84499—Material of the matrix
    • H01L2224/84594—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/845 - H01L2224/84591
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
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    • H01L2224/84638—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, for example, a semiconductor device that electrically connects a chip mounting portion and a semiconductor chip via an Ag layer (silver layer) and a technique effective when applied to the manufacturing technique thereof. .
  • Patent Document 1 describes a technique for improving and fixing the adhesive force between a sintered layer and a power semiconductor element by supplying a liquid to the surface of the sintered layer. Yes.
  • a so-called high melting point solder material containing lead and having a melting point of about 300 ° C. has been used as a material for connecting the chip mounting portion and the semiconductor chip.
  • a silver (Ag) material having a low electrical resistivity As an Ag layer for connecting the chip mounting portion and the semiconductor chip, an Ag layer having a structure in which silver particles are connected to each other with an epoxy resin interposed therebetween is generally used.
  • An Ag layer having a structure that forms a metal bond between silver particles by applying heat and pressure without attracting much attention is attracting attention.
  • sintered silver a structure that forms a metal bond between silver particles by applying heat and pressure without attracting much attention.
  • the electrical resistivity of the Ag layer can be lowered and the thermal conductivity can be increased.
  • the Ag layer is premised on an Ag layer having a sintered structure that forms a metal bond between silver particles by applying heat and pressure.
  • the Ag layer having this sintered structure is formed by the following steps. That is, for example, a paste containing silver particles in a solvent is supplied (printed) onto the chip mounting portion and heated to volatilize the solvent from the paste and dry it.
  • a semiconductor chip is mounted on the Ag layer, and heat and pressure are applied to the Ag layer through the semiconductor chip, thereby forming a metal bond between the silver particles.
  • An Ag layer having a bonded structure is formed.
  • the process of volatilizing the solvent from the paste and drying the paste by performing heat treatment is performed by mounting the semiconductor chip on the Ag layer, and then the solvent remaining in the Ag layer is volatilized. It is carried out in order to suppress the generation of voids between the layers.
  • this drying step since the solvent component is volatilized from the paste, the dried Ag layer becomes porous and the tackiness (adhesiveness) of the paste is lost. If a semiconductor chip is mounted on the Ag layer in this state, the Ag layer does not have tackiness, so that the semiconductor chip cannot be securely fixed, and the semiconductor chip is likely to be displaced.
  • the manufacturing method of a semiconductor device includes a step of mounting a semiconductor chip on the first Ag layer on the chip mounting portion. In this step, after supplying the first material so as to be in contact with the chip mounting portion, the semiconductor chip is mounted on the first Ag layer so that a part of the back surface of the semiconductor chip is in contact with the first material.
  • the reliability of the semiconductor device can be improved.
  • FIG. (A) to (e) schematically illustrate a part of a manufacturing process of a semiconductor device that realizes an electrical connection between a chip mounting portion and a semiconductor chip by using an Ag layer having a sintered structure in the related technology.
  • FIG. (A)-(b) is a figure explaining the room for improvement in the technique which uses a temporary fixing material.
  • (A)-(b) is a figure explaining the room for improvement in the technique which uses a temporary fixing material.
  • (A) is a top view which shows the external appearance structure of the semiconductor device in embodiment, (b) is a side view, (c) is a bottom view.
  • 2A and 2B are diagrams illustrating an internal structure of a sealing body of a semiconductor device in an embodiment, where FIG. 3A is a plan view, FIG.
  • FIG. 2B is a cross-sectional view taken along line AA in FIG.
  • FIG. 4 is a cross-sectional view taken along line BB in FIG.
  • the semiconductor device in an embodiment it is a mimetic diagram showing enlarged connection structure of a chip mounting part and a semiconductor chip.
  • it is a mimetic diagram showing enlarged connection structure of a chip mounting part and a semiconductor chip.
  • 3 is a flowchart showing a flow of a manufacturing process of a semiconductor device in the embodiment. It is a figure which shows the manufacturing process of the semiconductor device in embodiment, Comprising: (a) is a top view, (b) is sectional drawing.
  • FIG. 10 is a diagram illustrating the manufacturing process of the semiconductor device following FIG.
  • FIG. 11 is a diagram illustrating a manufacturing process of the semiconductor device following FIG. 10, wherein (a) is a plan view and (b) is a cross-sectional view.
  • 12A and 12B are diagrams illustrating a manufacturing process of the semiconductor device following FIG. 11, in which FIG. 11A is a plan view and FIG.
  • FIG. 13A is a diagram illustrating a manufacturing process of the semiconductor device following FIG. 12, wherein FIG. 13A is a plan view and FIG. 13B is a cross-sectional view.
  • 14A and 14B are diagrams illustrating a manufacturing process of the semiconductor device following FIG. 13, in which FIG. 13A is a plan view and FIG. FIGS.
  • FIG. 15A and 15B are diagrams illustrating a manufacturing process of the semiconductor device following FIG. 14, in which FIG. 15A is a plan view and FIG. FIG. 16A is a plan view illustrating the manufacturing steps of the semiconductor device following FIG. 15, and FIG. FIG. 17 is a view illustrating the manufacturing process of the semiconductor device following FIG. 16, wherein (a) is a plan view and (b) is a cross-sectional view.
  • (A) is an enlarged plan view schematically showing a state in which the semiconductor chip is fixed by a temporary fixing material formed on the chip mounting portion, and (b) is an AA line in (a). It is sectional drawing. It is sectional drawing which shows the state after a mold process typically.
  • (a) is an enlarged plan view schematically showing a state in which a semiconductor chip is fixed by a temporary fixing material formed on a chip mounting portion, and (b) is an A in (a). It is sectional drawing in the -A line.
  • (a) is an enlarged plan view schematically showing a state in which a semiconductor chip is fixed by a temporary fixing material formed on a chip mounting portion, and (b) is an A in (a). It is sectional drawing in the -A line.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the Ag layer having a sintered structure assumed in this specification is different from the Ag layer containing an epoxy resin as a binder in the following points. That is, both the Ag layer having a structure in which an epoxy resin is interposed and the Ag layer having a sintered structure are supplied in a paste state, but the paste for forming the Ag layer having a structure in which an epoxy resin is interposed is silver.
  • the volume ratio of the resin component to (1) is about 0.7.
  • the paste for forming an Ag layer having a sintered structure which is the subject of this specification, has a volume ratio of the resin component to silver (1) of about 0.3.
  • the Ag layer having the structure in which the epoxy resin is interposed has a volume ratio of the resin component to silver (1) of about 0.5, whereas the paste is cured after the paste is cured. There is almost no resin component in the Ag layer of the bonded structure. In this way, the Ag layer of the sintered structure that is the subject of this specification is defined.
  • FIGS. 1A to 1E show a part of a manufacturing process of a semiconductor device that realizes an electrical connection between a chip mounting portion and a semiconductor chip by using a sintered Ag layer in the related art.
  • FIG. The “related technology” in the present specification is a technology having a problem newly found by the inventor. Further, the “related technology” in this specification is not a known conventional technology but a technology described with the intention of a premise technology (unknown technology) of a new technical idea.
  • a paste PST1 containing silver particles and a solvent is applied on a die pad (chip mounting portion) DP by using, for example, a printing method.
  • the die pad DP is placed on the heat plate HPLT and heated to volatilize the solvent contained in the paste PST1 applied on the die pad DP, thereby drying the paste PST1.
  • a porous Ag layer AGL is formed on the die pad DP.
  • the semiconductor chip CHP is mounted on the Ag layer AGL.
  • the die pad DP is moved from the mount stage MS onto the transport rail RAL.
  • vibration may be applied to the die pad DP, and the Ag layer AGL present in the lower layer of the semiconductor chip CHP is porous and does not have tackiness (adhesiveness). ), The semiconductor chip CHP is likely to be displaced due to a slight disturbance. In this case, as shown in FIG.
  • a press head in which a cushioning material CS is interposed with respect to the die pad DP on which the semiconductor chip CHP is mounted while the semiconductor chip CHP is displaced from the original mounting position.
  • Heat treatment and pressure treatment are carried out with PH.
  • pressure is applied to the Ag layer AGL to form a sintered Ag layer AGL (SIN).
  • SIN sintered Ag layer AGL
  • the following technologies can be considered as technologies for eliminating the room for improvement described above.
  • a temporary fixing material TA made of a liquid to the surface of the Ag layer AGL that is dried and in a porous state.
  • the temporary tacking material TA made of liquid has tackiness
  • the semiconductor chip is formed by the tackiness of the temporary tacking material TA. Fixed. As a result, it is considered that the positional deviation of the semiconductor chip can be suppressed.
  • the Ag layer AGL is in a porous state, and the temporary fixing material TA supplied on the Ag layer AGL soaks into the Ag layer AGL in the porous state.
  • Cheap This means that a change occurs in the amount of the temporary fixing material TA remaining on the surface of the Ag layer AGL. That is, in this technique, as shown in FIG. 3A, the amount of the temporary fixing material TA that contributes to hold the position of the semiconductor chip CHP is not stable, and thus, even if the temporary fixing material TA is temporarily formed on the Ag layer AGL. Even if the stopping material TA is supplied, the positional deviation of the semiconductor chip CHP cannot be effectively suppressed. Furthermore, as shown in FIG.
  • the temporary fixing material TA soaked in the Ag layer AGL is volatilized. Since there is no leak path of the volatilized solvent and it is trapped in the lower layer of the semiconductor chip CHP, a void VD is generated in the Ag layer AGL (SIN) under the semiconductor chip CHP. As a result, the void VD may cause peeling between the semiconductor chip CHP and the Ag layer AGL (SIN), or a crack may occur in the semiconductor chip CHP.
  • the above-described technique cannot effectively suppress the positional deviation of the semiconductor chip CHP, but also causes a void VD between the semiconductor chip CHP and the Ag layer AGL (SIN). It is considered that the reliability of the semiconductor device cannot be improved.
  • the semiconductor device relates to, for example, an inverter circuit, and includes one insulated gate bipolar transistor (hereinafter referred to as IGBT) and one diode, which are components of the inverter circuit, in one package. That is, for example, by using six semiconductor devices in the present embodiment, an electronic device (power module) serving as a three-phase inverter circuit for driving a three-phase motor is configured.
  • IGBT insulated gate bipolar transistor
  • diode which are components of the inverter circuit, in one package. That is, for example, by using six semiconductor devices in the present embodiment, an electronic device (power module) serving as a three-phase inverter circuit for driving a three-phase motor is configured.
  • FIG. 4 is a diagram showing an external configuration of the semiconductor device PAC1 in the present embodiment. Specifically, FIG. 4A is a top view showing an external configuration of the semiconductor device PAC1 in the present embodiment, FIG. 4B is a side view, and FIG. 4C is a bottom view. It is.
  • the semiconductor device PAC1 in the present embodiment has a sealing body MR made of a rectangular resin.
  • the sealing body MR includes a first side surface located between the upper surface shown in FIG. 4A, the lower surface opposite to the upper surface (FIG. 4C), and the upper surface and the lower surface in the thickness direction. And a second side surface opposite to the first side surface.
  • the side S1 constituting the first side surface is shown, and the side S2 constituting the second side surface is shown.
  • the sealing body MR has a third side surface that intersects with the first side surface and the second side surface, and a fourth side surface that intersects with the first side surface and the second side surface and faces the third side surface.
  • the side S3 constituting the third side surface is shown
  • the side S4 constituting the fourth side surface is shown.
  • each of the plurality of leads LD1 protrudes from the first side surface, and each of the plurality of leads LD2 from the second side surface. A part of is protruding.
  • the lead LD1 constitutes the emitter terminal ET
  • the lead LD2 constitutes the signal terminal SGT.
  • the widths of the leads LD1 constituting the emitter terminal ET are larger than the widths of the leads LD2 constituting the signal terminal SGT.
  • the plurality of leads LD1 are collectively referred to as a first lead (first lead group) and the plurality of leads LD2 are collectively referred to as a second lead (second lead group)
  • the portion exposed from the lead sealing body MR is composed of a plurality of portions (a plurality of leads LD1), and the portion exposed from the sealing body MR of the second lead is a plurality of portions (a plurality of portions).
  • Lead LD2 the width of each of the plurality of portions of the first lead is wider than the width of each of the plurality of leads LD2 in plan view. This is because a large current flows through the emitter terminal ET, so that it is necessary to reduce the resistance as much as possible, whereas only a very small current flows through the signal terminal SGT.
  • the lead LD1 and the lead LD2 protruding from the sealing body MR are bent into a gull wing shape.
  • the mounting ease of the semiconductor device PAC1 is improved.
  • the lower surface (back surface) of the chip mounting portion TAB is exposed from the lower surface (back surface) of the sealing body MR.
  • FIG. 5A and 5B are diagrams showing the internal structure of the sealing body MR of the semiconductor device PAC1 in the present embodiment.
  • FIG. 5A corresponds to a plan view
  • FIG. FIG. 5C corresponds to a cross-sectional view taken along line AA
  • FIG. 5C corresponds to a cross-sectional view taken along line BB in FIG.
  • a rectangular chip mounting portion (die pad) TAB is arranged inside the sealing body MR.
  • This chip mounting portion TAB also functions as a heat spreader for increasing the heat dissipation efficiency, and is made of, for example, a material mainly composed of copper having high thermal conductivity.
  • the “main component” means a material component that is contained most among the constituent materials constituting the member.
  • the “material containing copper as a main component” refers to the material of the member. It means that it contains the most copper.
  • the intention to use the word “main component” in this specification is used to express that, for example, a member is basically composed of copper but does not exclude other cases where impurities are included. is doing.
  • a semiconductor chip CHP1 in which an IGBT is formed and a semiconductor chip CHP2 in which a diode is formed are mounted via a conductive adhesive ADH1 made of a sintered Ag layer.
  • the surface on which the semiconductor chips CHP1 and CHP2 are mounted is defined as the upper surface of the chip mounting portion TAB, and the surface opposite to the upper surface is defined as the lower surface.
  • the semiconductor chip CHP1 and the semiconductor chip CHP2 are mounted on the upper surface of the chip mounting portion TAB.
  • the semiconductor chip CHP2 on which the diode is formed is disposed such that the cathode electrode pad formed on the back surface of the semiconductor chip CHP2 is in contact with the upper surface of the chip mounting portion TAB via the conductive adhesive ADH1.
  • the anode electrode pad ADP formed on the surface of the semiconductor chip CHP2 faces upward.
  • the collector electrode (collector electrode pad) formed on the back surface of the semiconductor chip CHP1 is in contact with the upper surface of the chip mounting portion TAB via the conductive adhesive ADH1. Be placed.
  • the emitter electrode pad EP and the plurality of electrode pads formed on the surface of the semiconductor chip CHP1 face upward. Therefore, the collector electrode pad of the semiconductor chip CHP1 and the cathode electrode pad of the semiconductor chip CHP2 are electrically connected via the chip mounting portion TAB.
  • a conductive adhesive made of a sintered Ag layer on the emitter electrode pad EP of the semiconductor chip CHP1 and the anode electrode pad ADP of the semiconductor chip CHP2, for example, a conductive adhesive made of a sintered Ag layer.
  • a clip CLP which is a conductive member, is arranged via ADH2.
  • the clip CLP is connected to the emitter terminal ET via the conductive adhesive ADH2. Therefore, the emitter electrode pad EP of the semiconductor chip CHP1 and the anode electrode pad ADP of the semiconductor chip CHP2 are electrically connected to the emitter terminal ET via the clip CLP.
  • the clip CLP is electrically connected to the emitter electrode pad EP and the emitter terminal ET (lead LD1) of the semiconductor chip CHP via the Ag layer having a sintered structure formed of a plurality of Ag thin pieces.
  • the clip CLP is composed of, for example, a plate-like member whose main component is copper. That is, in this embodiment, since a large current flows from the emitter electrode pad EP of the semiconductor chip CHP1 to the emitter terminal ET, the clip CLP that can secure a large area is used so that a large current can flow.
  • a plurality of electrode pads are formed on the surface of the semiconductor chip CHP1, and each of the plurality of electrode pads is connected to a signal terminal by a wire W that is a conductive member. It is electrically connected to SGT.
  • the plurality of electrode pads include a gate electrode pad GP, a temperature detection electrode pad TCP, a temperature detection electrode pad TAP, a current detection electrode pad SEP, and a Kelvin detection electrode pad KP.
  • the gate electrode pad GP is electrically connected to the gate terminal GT, which is one of the signal terminals SGT, by a wire W.
  • the temperature detection electrode pad TCP is electrically connected to the temperature detection terminal TCT, which is one of the signal terminals SGT, by the wire W
  • the temperature detection electrode pad TAP is one of the signal terminals SGT.
  • the temperature detection terminal TAT and the wire W are electrically connected.
  • the current detection electrode pad SEP is electrically connected to the current detection terminal SET, which is one of the signal terminals SGT, by the wire W
  • the Kelvin detection electrode pad KP is electrically connected by the Kelvin terminal KT and the wire W. It is connected to the.
  • the wire W is comprised from the electroconductive member which has gold, copper, or aluminum as a main component, for example.
  • the semiconductor chip CHP2 is mounted on the upper surface of the chip mounting portion TAB so as to be positioned between the emitter terminal ET and the semiconductor chip CHP1, and
  • the semiconductor chip CHP1 is mounted on the upper surface of the chip mounting portion TAB so as to be positioned between the semiconductor chip CHP2 and the signal terminal SGT.
  • the emitter terminal ET, the semiconductor chip CHP2, the semiconductor chip CHP1, and the signal terminal SGT are arranged along the y direction that is the first direction.
  • the semiconductor chip CHP2 is mounted on the upper surface of the chip mounting portion TAB so as to be closer to the emitter terminal ET than the semiconductor chip CHP1, and the semiconductor chip CHP1 is more than the semiconductor chip CHP2. Is also mounted on the upper surface of the chip mounting portion TAB so as to be close to the signal terminal SGT.
  • the semiconductor chip CHP1 is mounted on the upper surface of the chip mounting portion TAB so that the gate electrode pad GP is closer to the signal terminal SGT than the emitter electrode pad EP in plan view. Furthermore, in plan view, a plurality of electrode pads including the gate electrode pad GP, the temperature detection electrode pad TCP, the temperature detection electrode pad TAP, the current detection electrode pad SEP, and the Kelvin detection electrode pad KP are emitter electrode pads.
  • the semiconductor chip CHP1 is mounted on the upper surface of the chip mounting portion TAB so as to be closer to the signal terminal SGT than to the EP. In other words, it can be said that the plurality of electrode pads of the semiconductor chip CHP1 are arranged along the side closest to the signal terminal SGT among the sides of the semiconductor chip CHP1 in plan view. At this time, as shown in FIG. 5A, the clip CLP is arranged so as not to overlap any of the plurality of electrode pads including the gate electrode pad GP and the plurality of wires W in plan view.
  • the sealing body MR is comprised by sealing the wire W with resin, for example.
  • a semiconductor chip CHP1 in which an IGBT is formed and a diode are formed on the upper surface of the chip mounting portion TAB through a conductive adhesive ADH1 made of a sintered Ag layer.
  • the semiconductor chip CHP2 thus mounted is mounted.
  • a clip CLP is disposed over the surface of the semiconductor chip CHP1 and the surface of the semiconductor chip CHP2 via a conductive adhesive ADH2 made of an Ag layer having a sintered structure.
  • the clip CLP is further connected to the emitter terminal ET by the conductive adhesive ADH2, and a part of the emitter terminal ET is exposed from the sealing body MR.
  • the semiconductor chip CHP1 is connected to the signal terminal SGT disposed on the side opposite to the emitter terminal ET (lead LD1) by the wire W, and a part of the signal terminal SGT (lead LD2) is also exposed from the sealing body MR. ing.
  • the lower surface of the chip mounting portion TAB is exposed from the lower surface of the sealing body MR, and the exposed lower surface of the chip mounting portion TAB becomes a collector terminal.
  • the lower surface of the chip mounting portion TAB becomes a surface that can be soldered to the wiring formed on the wiring board when the semiconductor device PAC1 is mounted on the wiring board.
  • the semiconductor chip CHP1 and the semiconductor chip CHP2 are mounted on the upper surface of the chip mounting portion TAB, and the collector electrode pad of the semiconductor chip CHP1 and the cathode electrode pad of the semiconductor chip CHP2 have a sintered structure on the chip mounting portion TAB. Contact is made via a conductive adhesive ADH1 made of an Ag layer. Therefore, the collector electrode pad and the cathode electrode pad are electrically connected via the chip mounting portion TAB, and are eventually electrically connected to the collector terminal. Further, as shown in FIG. 5C, the thickness of the chip mounting portion TAB is larger than the thickness of the emitter terminal ET and the signal terminal SGT.
  • the conductive adhesive ADH1 and the conductive adhesive ADH2 are composed of an Ag layer having a sintered structure.
  • This sintered Ag layer has the advantage of being environmentally friendly because it is a lead-free material that does not contain lead as a component.
  • the Ag layer having a sintered structure is excellent in temperature cycle performance and power cycle performance, and has an advantage that the reliability of the semiconductor device PAC1 can be improved.
  • the conductive adhesive ADH1 and the conductive adhesive ADH2 are the same material components.
  • the present invention is not limited thereto, and for example, the material constituting the conductive adhesive ADH1 and the material constituting the conductive adhesive ADH2 can be composed of different material components.
  • the Ag layer having a sintered structure constituting the conductive adhesive ADH1 is subjected to pressure treatment.
  • the Ag layer having a sintered structure constituting the conductive adhesive ADH1 is not subjected to pressure treatment.
  • the semiconductor device in the present embodiment is mounted and configured as described above. That is, the semiconductor device PAC1 in the present embodiment includes a semiconductor chip CHP1 having a front surface on which the emitter electrode pad EP is formed and a back surface on the opposite side to the front surface on which the collector electrode is formed.
  • the chip mounting portion TAB includes an upper surface on which the semiconductor chip CHP1 is mounted and a lower surface that is a surface opposite to the upper surface.
  • the semiconductor device PAC1 includes a lead LD1 electrically connected to the emitter electrode pad EP of the semiconductor chip CHP1 through the clip CLP, and a sealing body MR that seals the semiconductor chip CHP1 and the clip CLP with resin.
  • the collector electrode of the semiconductor chip CHP1 is electrically connected to the upper surface of the chip mounting portion TAB through an Ag layer (conductive adhesive ADH1) having a sintered structure formed of a plurality of thin Ag pieces. .
  • FIG. 6 is a schematic diagram showing an enlarged connection structure between the chip mounting portion TAB and the semiconductor chip CHP1 in the semiconductor device according to the present embodiment.
  • a silver film AGF formed by a plating method is formed on the upper surface of a chip mounting portion TAB made of a copper material.
  • a gold film AUF formed by plating is formed on the back surface of the semiconductor chip CHP1, and the silver film AGF formed on the top surface of the chip mounting portion TAB and the gold film formed on the back surface of the semiconductor chip CHP1.
  • An Ag layer AGL (SIN) having a sintered structure is formed between the film AUF. Therefore, the silver film AGF formed on the upper surface of the chip mounting portion TAB is electrically connected to the Ag layer AGL (SIN) having a sintered structure.
  • the Ag layer AGL (SIN) having a sintered structure sandwiched between the silver film AGF formed on the upper surface of the chip mounting portion TAB and the gold film AUF formed on the back surface of the semiconductor chip CHP1 is manufactured as described later.
  • heat treatment and pressure treatment are performed.
  • a part of the sintered Ag layer AGL (SIN) protrudes from the end of the semiconductor chip CHP1.
  • the non-pressurized Ag layer AGL is also formed outside the semiconductor chip CHP1. That is, since the pressurizing process is performed through the semiconductor chip CHP1, no pressurizing process is applied to the Ag layer AGL formed outside the semiconductor chip CHP1.
  • AGL is also formed outside the semiconductor chip CHP1. That is, since the pressurizing process is performed through the semiconductor chip CHP1, no pressurizing process is applied to the Ag layer AGL formed outside the semiconductor chip CHP1.
  • the silver of the Ag layer AGL (SIN) made of a pressurized sintered structure formed in a portion overlapping the semiconductor chip CHP1 in a plan view from the surface of the semiconductor chip CHP1. It can be said that the density is higher than the silver density of the Ag layer AGL formed of a non-pressurized sintered structure formed in a portion not overlapping with the semiconductor chip CHP1.
  • the silver density of the Ag layer AGL (SIN) having a pressurized sintered structure formed in the portion overlapping the semiconductor chip CHP1 is the silver film formed on the upper surface of the chip mounting portion TAB. It is lower than the density of AGF.
  • the density of the silver film AGF formed on the upper surface of the chip mounting portion TAB is such that the Ag layer AGL (SIN) made of a pressurized sintered structure formed in a portion overlapping the semiconductor chip CHP1.
  • the density of silver is higher.
  • the Ag layer AGL (SIN) made of a pressurized sintered structure is formed so as to be sandwiched between the chip mounting portion TAB and the semiconductor chip CHP1, and has no pressure applied.
  • the Ag layer AGL made of is formed from the upper surface of the chip mounting portion TAB to the side surface of the semiconductor chip CHP1. From this, the Ag layer AGL composed of a non-pressurized sintered structure has a thicker portion than the Ag layer AGL (SIN) composed of a pressurized sintered structure.
  • the sealing body MR which consists of resin is formed so that Ag layer AGL which consists of a non-pressurized sintered structure may be covered.
  • the feature of the present embodiment is that the Ag layer AGL (SIN) having a sintered structure is formed in the region sandwiched between the chip mounting portion TAB and the semiconductor chip CHP1, while the chip is formed. That is, an Ag layer AGL made of a non-pressurized sintered structure is formed from the upper surface of the mounting portion TAB to the end side surface of the semiconductor chip CHP1.
  • the semiconductor device in the present embodiment configured as described above, the following advantages can be obtained.
  • the advantages of the semiconductor device in this embodiment will be specifically described in comparison with the semiconductor device in the study example.
  • FIG. 7 is a schematic diagram showing an enlarged connection structure between the chip mounting portion TAB and the semiconductor chip CHP1 in the study example.
  • the difference between the study example and the present embodiment is that in the study example, no pressure is applied from the upper surface of the chip mounting portion TAB to the end side surface of the semiconductor chip CHP.
  • An Ag layer AGL having a bonded structure is not formed. That is, in this embodiment, the Ag layer having a sintered structure is formed with an area larger than the plane area of the semiconductor chip CHP1. As a result, as shown in FIG.
  • an Ag layer AGL (SIN) made of a pressurized sintered structure is formed in a region sandwiched between the chip mounting portion TAB and the semiconductor chip CHP, and the chip mounting portion TAB
  • An Ag layer AGL having a non-pressurized sintered structure is formed from the upper surface to the end portion side surface of the semiconductor chip CHP.
  • an Ag layer having a sintered structure is formed with an area approximately equal to the plane area of the semiconductor chip CHP1.
  • an Ag layer AGL (SIN) made of a pressurized sintered structure is formed in a region sandwiched between the chip mounting portion TAB and the semiconductor chip CHP1, while the chip mounting portion TAB
  • An Ag layer having a non-pressurized sintered structure is not formed from the upper surface to the side surface of the end portion of the semiconductor chip CHP.
  • an Ag layer AGL having a non-pressurized sintered structure is formed from the upper surface of the chip mounting portion TAB to the side surface of the end portion of the semiconductor chip CHP. .
  • irregularities are formed on the surface of the Ag layer AGL made of a non-pressurized sintered structure, and the inside is in a porous state. Therefore, a part of the sealing body MR is formed in these irregularities and holes. Due to the anchor effect resulting from the penetration, the bondability with the sealing body MR in direct contact with the Ag layer AGL made of a non-pressurized sintered structure is improved.
  • the sealing body MR can be effectively suppressed by a synergistic effect with the fact that the anchor effect due to the irregularities on the surface of the Ag layer AGL made of a pressurized sintered structure and the internal holes can be obtained. is there. That is, according to the present embodiment, it is possible to eliminate room for improvement in the study example.
  • the Ag layer AGL having a non-pressurized sintered structure functions as a cushion material that relieves stress from the sealing body MR. From this, according to the present embodiment, the stress concentration on the end portion of the semiconductor chip CHP1 is suppressed.
  • the back surface of the semiconductor chip CHP1 and the pressed sintered Ag layer AGL (SIN) It is possible to suppress the occurrence of cracks at the interface between the two. Therefore, according to the present embodiment, it is possible to eliminate room for further improvement in the study example.
  • the Ag layer of the sintered structure in the present embodiment is formed from the Ag layer AGL (SIN) of the sintered structure that is pressed and the Ag layer AGL of the non-pressurized sintered structure.
  • the Ag layer having the sintered structure in the present embodiment is formed to be larger than the planar size of the semiconductor chip CHP1. This means that the semiconductor chip CHP1 is disposed on the Ag layer of the sintered structure without protruding from the Ag layer of the sintered structure even if the position of the semiconductor chip CHP1 is slightly displaced. .
  • the semiconductor chip CHP1 can be mounted even if a positional shift occurs. This makes it possible to increase the margin at which the chip CHP1 can be disposed on the sintered Ag layer. As a result, according to the present embodiment, even when the mounting position of the semiconductor chip CHP1 is displaced, the electrical connection between the semiconductor chip CHP1 and the Ag layer of the sintered structure can be reliably performed.
  • the semiconductor device in the present embodiment not only the room for improvement existing in the examination example can be eliminated, but also reliable electrical connection can be realized against the positional deviation of the semiconductor chip CHP1. Therefore, the reliability of the semiconductor device can be improved.
  • an Ag layer AGL (SIN) having a pressurized sintered structure is formed in a region sandwiched between the chip mounting portion TAB and the semiconductor chip CHP1, and on the upper surface of the chip mounting portion TAB. From this, an Ag layer AGL having a non-pressurized sintered structure is also formed across the side surface of the semiconductor chip CHP1.
  • the electrical connection between the chip mounting portion TAB and the semiconductor chip CHP1 is not limited to the Ag layer AGL (SIN) having a pressurized sintered structure, This means that it can also be performed with an Ag layer AGL having a non-pressurized sintered structure.
  • the present embodiment it is possible to increase the volume of the Ag layer having a sintered structure that contributes to the electrical connection between the chip mounting portion TAB and the semiconductor chip CHP1, and thus the chip mounting portion TAB and the semiconductor chip. Connection resistance with CHP1 can be reduced.
  • the performance of the semiconductor device can be improved.
  • FIG. 8 is a flowchart showing the flow of the manufacturing process of the semiconductor device in the present embodiment.
  • a wafer on which an integrated circuit is formed is prepared, and dicing is performed on the wafer, so that chip regions formed on the wafer are separated into pieces, and a plurality of semiconductor chips are obtained from the wafer. (S101).
  • a header to be a chip mounting portion is prepared, and this header is set on a jig (S102). Thereafter, for example, by using a screen printing method, a paste containing silver particles in a solvent is applied on the header (S103). Then, the paste applied on the header is dried to form a porous Ag layer (S104).
  • the Ag layer is sintered by subjecting the Ag layer to heat treatment and pressure treatment (S106). Thereby, an Ag layer having a sintered structure can be formed.
  • a lead frame (L / F) is prepared, and the header and the lead frame are set on the conveying jig (S107). Then, a paste containing silver particles in a solvent is supplied to a part of the lead formed on the semiconductor chip and the lead frame, and a clip is mounted via the paste so as to straddle the semiconductor chip and the lead (S108). ).
  • the header and the lead frame set on the conveying jig are carried into a baking furnace and subjected to heat treatment to sinter the paste to form an Ag layer having a sintered structure (S109).
  • the clip is electrically connected to the Ag layer of the sintered structure.
  • the electrode pads formed on the semiconductor chip and the leads are electrically connected by wire bonding with aluminum wires (S111).
  • the semiconductor chip is sealed with a sealing body made of resin (S112).
  • a lead molding process and a marking process are performed.
  • the semiconductor device in this embodiment can be manufactured.
  • the chip mounting portion TAB has a rectangular shape, for example, and is made of a material mainly composed of copper.
  • a paste PST1 containing silver particles in a solvent on the chip mounting portion TAB by using, for example, a screen printing method. Apply. That is, the paste PST1 containing a plurality of Ag thin pieces in the solvent is supplied onto the chip mounting portion TAB. At this time, the paste PST1 is applied to a region on the chip mounting portion TAB in a plurality of substantially rectangular shapes, and a cutout portion NT is formed in a part of the corner portions of the applied substantially rectangular shapes.
  • the chip mounting portion TAB to which the paste PST1 is applied is disposed on the hot plate HP, and the paste PST1 is subjected to heat treatment.
  • the paste PST1 is dried to form a porous Ag layer AGL. That is, by heating the paste PST1, the solvent in the paste PST1 is volatilized, and the Ag layer AGL is formed on the chip mounting portion TAB.
  • This drying step is performed in order to suppress the generation of voids between the semiconductor chip and the Ag layer after the semiconductor chip is mounted on the Ag layer and the solvent remaining in the Ag layer is volatilized. In this drying step, the solvent that causes the generation of voids volatilizes, but at the same time, the tackiness (adhesiveness) is lost by forming the porous Ag layer AGL.
  • the temporary fixing material TA is supplied so as to come into contact with the chip mounting portion TAB.
  • the temporary fixing material TA is formed on the chip mounting portion TAB near the periphery of the notch portion NT.
  • This temporary fixing material TA is made of a material having tackiness.
  • a low melting point solder paste having a melting point of about 180 ° C., a volatile solvent having tackiness, or silver particles as a solvent.
  • the paste etc. which were made to contain in can be used.
  • the same material as the paste PST1 applied on the chip mounting portion TAB can be used.
  • the solvent component is higher than that of the paste PST1. It is also possible to use a paste with an increased amount.
  • the semiconductor chip CHP1 and the semiconductor chip CHP2 are mounted on the Ag layer AGL on the chip mounting portion TAB.
  • the planar size of the Ag layer AGL formed in the lower layer of the semiconductor chip CHP1 is larger than the planar size of the semiconductor chip CHP1, and a part of the Ag layer AGL protrudes from the semiconductor chip CHP1 in plan view. It will be.
  • the planar size of the Ag layer AGL formed in the lower layer of the semiconductor chip CHP2 is larger than the planar size of the semiconductor chip CHP2, and a part of the Ag layer AGL protrudes from the semiconductor chip CHP2 in plan view. It will be.
  • the semiconductor chip CHKP1 is mounted on the Ag layer AGL so that a part of the back surface of the semiconductor chip CHP1 is in contact with the temporary fixing material TA.
  • the semiconductor chip CHKP2 is mounted on the Ag layer AGL so that a part of the back surface of the semiconductor chip CHP2 is in contact with the temporary fixing material TA.
  • the semiconductor chip CHP1 and the semiconductor chip CHP2 are fixed by the tacking material TA having tackiness.
  • a pair of notches NT are provided at the corners arranged on the applied diagonal line of the substantially rectangular shape, It is desirable to form the temporary fixing material TA in the pair of notches NT.
  • a pair of notches NT are provided at the corners disposed on the applied diagonal line of the substantially rectangular shape, It is desirable to form the temporary fixing material TA in the pair of notches NT.
  • the semiconductor chip CHP1 in which the IGBT is formed and the semiconductor chip CHP2 in which the diode is formed are mounted on the chip mounting portion TAB.
  • the cathode electrode pad formed on the back surface of the semiconductor chip CHP2 is disposed so as to be in contact with the Ag layer AGL and the temporary fixing material TA.
  • the anode electrode pad formed on the surface of the semiconductor chip CHP2 faces upward.
  • the collector electrode formed on the back surface of the semiconductor chip CHP1 is disposed so as to be in contact with the Ag layer AGL and the temporary fixing material TA.
  • the cathode electrode pad of the semiconductor chip CHP2 and the collector electrode of the semiconductor chip CHP1 are electrically connected via the chip mounting portion TAB.
  • the emitter electrode pad and the plurality of electrode pads (a plurality of signal electrode pads) formed on the surface of the semiconductor chip CHP1 face upward.
  • the semiconductor chip CHP1 in which the IGBT is formed and the semiconductor chip CHP2 in which the diode is formed may be mounted before the semiconductor chip CHP1 and after the semiconductor chip CHP2, or before the semiconductor chip CHP2.
  • CHP1 may be after.
  • the chip mounting portion TAB and the semiconductor chip CHP1 (CHP2) connected via the temporary fixing material TA and the Ag layer AGL are combined with the cushion material CS.
  • a heat treatment (about 250 ° C.) and a pressure treatment are performed in a state of being interposed between the press heads PH.
  • the Ag layer AGL sandwiched between the semiconductor chip CHP1 and the chip mounting portion TAB is sintered to form an AG layer AGL (SIN) having a pressurized sintered structure.
  • the Ag layer AGL sandwiched between the semiconductor chip CHP2 and the chip mounting portion TAB is sintered to form an AG layer AGL (SIN) having a pressurized sintered structure.
  • the Ag layer AGL protruding from the semiconductor chip CHP1 is not subjected to the pressure treatment but is subjected only to the heat treatment, so that the Ag layer AGL having a non-pressurized sintered structure is formed.
  • the Ag layer AGL protruding from the semiconductor chip CHP2 is not subjected to the pressure treatment but is subjected only to the heat treatment, so that the Ag layer AGL having a non-pressurized sintered structure is formed.
  • the collector electrode of the semiconductor chip CHP1 and the Ag layer of the sintered structure (Ag layer AGL (SIN of the pressurized sintered structure) ) + Ag layer AGL having a non-pressurized sintered structure) can be electrically connected.
  • the cathode electrode of the semiconductor chip CHP2 and the sintered Ag layer (Ag layer AGL (SIN) having a pressurized sintered structure + Ag layer AGL having a non-pressurized sintered structure) are electrically connected. can do.
  • the temporary fixing material TA is in the following state depending on the type of the material to be configured. Specifically, for example, when the temporary fixing material TA is composed of a low-melting-point solder paste, the low-melting-point solder paste remains after the low-melting-point solder paste is melted and subjected to heat treatment and pressure treatment. It will be.
  • the chip mounting portion TAB and the semiconductor chip CHP1 are electrically connected by an Ag layer AGL (SIN) having a pressurized sintered structure, an Ag layer AGL having a non-pressurized sintered structure, and a low melting point solder. Will be connected.
  • the temporary fixing material TA when the temporary fixing material TA is composed of a volatile solvent, the volatile solvent is basically volatilized and the temporary fixing material TA disappears, but the organic component (carbon Component) may remain as traces.
  • the temporary fixing material TA when the temporary fixing material TA is made of a paste containing silver particles in a solvent, an Ag layer having a sintered structure is formed.
  • the volatile solvent formed in the vicinity of the periphery of the notch NT disappears. It has a portion which is not electrically connected to the Ag layer of the bonded structure (Ag layer AGL (SIN) of the pressurized sintered structure + Ag layer AGL of the non-pressurized sintered structure). That is, when a volatile solvent is used as the temporary fixing material TA, a space exists in the vicinity of the notch NT. That is, a space exists between the portion of the back surface of the semiconductor chip CHP1 that is not electrically connected to the Ag layer of the sintered structure and the top surface of the chip mounting portion TAB. A resin constituting the sealing body formed in the process is embedded.
  • a resin constituting a sealing body formed in a process described later is embedded.
  • a lead frame LF is prepared.
  • a plurality of leads LD1 and a plurality of leads LD2 are formed on the lead frame LF.
  • the lead frame LF is arranged using the jig JG above the chip mounting portion TAB on which the semiconductor chip CHP1 and the semiconductor chip CHP2 are mounted.
  • the semiconductor chip CHP1 in which the IGBT is formed is disposed at a position close to the lead LD2
  • the semiconductor chip CHP2 in which the diode is formed is disposed at a position close to the lead LD1. That is, in plan view, the semiconductor chip CHP2 is mounted so as to be sandwiched between the lead LD1 and the semiconductor chip CHP1, and the semiconductor chip CHP1 is disposed so as to be sandwiched between the lead LD2 and the semiconductor chip CHP2.
  • the emitter electrode pad is disposed on the lead LD1 side, and a plurality of electrode pads (signal electrode pads) are disposed on the lead LD2 side.
  • the lead frame LF is arranged above the chip mounting portion TAB on which the semiconductor chip CHP1 and the semiconductor chip CHP2 are mounted.
  • a paste containing silver particles in a solvent is formed on the anode electrode pad of the semiconductor chip CHP2. Thereafter, a paste containing, for example, silver particles in a solvent is also formed on the emitter electrode pad of the semiconductor chip CHP1. Further, for example, a paste containing silver particles in a solvent is also formed on a partial region of the lead LD1. That is, the lead LD1 has a lead post portion to which a clip, which will be described later, can be connected, and a paste containing silver particles in a solvent is formed on the lead post portion.
  • This paste may be the same material component as paste PST1 shown in FIG. 9, or may be a different material component.
  • a clip CLP is prepared, and the clip CLP is mounted over the lead LD1, the semiconductor chip CHP2, and the semiconductor chip CHP1.
  • the clip CLP is disposed through a paste containing silver particles in a solvent so as to straddle the lead LD1, the semiconductor chip CHP2, and the semiconductor chip CHP1. That is, in plan view, the clip CLP is disposed via the paste so as to overlap the emitter electrode pad of the semiconductor chip CHP1, the anode electrode pad of the semiconductor chip CHP2, and a part of the lead LD1 (lead post portion).
  • a heat treatment (baking treatment) is performed.
  • the solvent component is volatilized from the paste, and an Ag layer AGL having a non-pressurized sintered structure is formed. That is, in this step, no pressure treatment is performed, so the paste becomes an Ag layer AGL having a non-pressurized sintered structure.
  • the lead LD1, the anode electrode pad formed on the semiconductor chip CHP2, and the emitter electrode pad formed on the semiconductor chip CHP1 are clipped via the Ag layer AGL having a non-pressurized sintered structure. It will be electrically connected to the CLP.
  • a wire bonding step for connecting the semiconductor chip CHP1 and the lead LD2 with the wire W is performed.
  • the signal electrode pads formed on the surface of the semiconductor chip CHP1 and the leads LD2 (signal leads) formed on the lead frame LF Are connected by a wire W made of aluminum, for example.
  • a wire bonding process is implemented.
  • the lead LD2 since the lead LD2 is disposed on the opposite side to the lead LD1 to which the clip CLP is connected, the wire bonding step can be performed without considering interference due to the clip CLP. it can. Thereafter, the jig JG is removed, and the wire bonding process is completed.
  • a sealing body MR made of, for example, resin.
  • the Ag layer AGL having a non-pressurized sintered structure formed from the upper surface of the chip mounting portion TAB to the side surface of the end portion of the semiconductor chip CHP1 is covered.
  • the sealing body MR is formed.
  • the Ag layer AGL of the non-pressurized sintered structure is lower than the density of the Ag layer AGL (SIN) of the pressurized sintered structure, the Ag layer AGL of the non-pressurized sintered structure A part of the resin constituting the sealing body MR permeates between a plurality of Ags (between a plurality of Ag thin pieces).
  • the sealing body MR has an upper surface, a lower surface opposite to the upper surface, a first side surface located between the upper surface and the lower surface in the thickness direction, and a second side surface facing the first side surface.
  • a side S1 on the first side surface and a side S2 on the second side surface are shown.
  • the lead LD1 protrudes from the first side surface (side S1) of the sealing body MR
  • the plurality of leads LD2 protrude from the second side surface (side S2) of the sealing body MR.
  • Exterior plating step Thereafter, although not shown, the tie bar provided on the lead frame LF is cut. Then, a plating layer as a conductor film is formed on the chip mounting portion TAB exposed from the lower surface of the sealing body MR, a part of the surface of the lead LD1, and a part of the surface of the lead LD2. That is, a plating layer is formed on the portion exposed from the sealing body MR of the lead LD1, the portion exposed from the sealing body MR of the plurality of leads LD2, and the lower surface of the chip mounting portion TAB.
  • marks such as product name and model number is formed on the surface of the sealing body MR made of resin.
  • the method of printing by a printing method and the method of marking by irradiating the surface of a sealing body with a laser can be used as a formation method of a mark.
  • the lead LD1 and the plurality of leads LD2 are separated from the lead frame LF by cutting a part of the lead LD1 and a part of each of the plurality of leads LD2. Thereby, the semiconductor device in the present embodiment can be manufactured. Thereafter, each of the lead LD1 and the plurality of leads LD2 is formed. For example, after a test process for testing electrical characteristics is performed, a semiconductor device determined to be a non-defective product is shipped. As described above, the semiconductor device in this embodiment can be manufactured.
  • the basic idea of the manufacturing method in the present embodiment is that the Ag layer is formed by using a tacking material having tackiness while avoiding the formation of the tacking material on the surface of the Ag layer that is in a porous state as much as possible.
  • the purpose is to fix the semiconductor chip mounted thereon. That is, in this embodiment, when a semiconductor chip is simply mounted on a porous Ag layer, the porous Ag layer does not have tackiness, and thus the semiconductor chip is likely to be misaligned. In consideration of this, it is considered to fix the semiconductor chip with a tacking material having tackiness.
  • the temporary fixing material when a temporary fixing material is supplied onto the surface of the Ag layer in a porous state, the temporary fixing material soaks (penetrates) in the Ag layer in the porous state. It is considered that the amount of the temporary fixing material that contributes to holding the position of the chip is not stable, and thus the position shift of the semiconductor chip cannot be effectively suppressed. Furthermore, in the present embodiment, the solvent component of the temporary fixing material soaked in the Ag layer is volatilized by the heating step and the pressurizing step performed after the semiconductor chip mounting step, but the leak path of the volatilized solvent component is In addition, it is considered that it is trapped in the lower layer of the semiconductor chip and causes voids.
  • a temporary tacking material having tackiness is used while preventing the temporary tacking material from being formed on the surface of the Ag layer that is as porous as possible.
  • a device for embodying the basic idea of fixing the semiconductor chip mounted on the Ag layer is applied.
  • the temporary fixing material is supplied so as to have a portion in contact with the chip mounting portion, and a part of the back surface of the semiconductor chip is in contact with the temporary fixing material.
  • the semiconductor chip is mounted on the Ag layer.
  • the present embodiment it is possible to suppress the positional deviation of the semiconductor chip and the generation of voids due to the penetration of the temporary fixing material into the Ag layer, and thereby the semiconductor according to the present embodiment.
  • the reliability of the apparatus can be improved.
  • FIG. 18 is a schematic diagram showing a state in which the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB.
  • FIG. 18A is an enlarged plan view schematically showing a state in which the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB
  • FIG. 18A is a sectional view taken along line AA in FIG.
  • a porous Ag layer AGL dried by the drying process is formed on the chip mounting portion TAB, and the semiconductor chip CHP1 is mounted on the Ag layer AGL.
  • the temporary fixing material TA is formed at a position overlapping the corner portion CNR formed by the region in the vicinity of the intersection of the side SD1 and the side SD2 that intersect each other of the semiconductor chip CHP1, and the corner portion of the semiconductor chip CHP1
  • the semiconductor chip CHP1 is mounted on the Ag layer AGL so that the CNR and the temporary fixing material TA are in contact with each other. Specifically, as shown in FIG.
  • a cutout portion NT1 is formed in the Ag layer AGL formed in the lower layer of the semiconductor chip CHP1 at a planar position corresponding to the corner portion CNR of the semiconductor chip CHP1.
  • the temporary fixing material TA is formed in this notch part NT1.
  • the cutout portion NT1 is formed in the Ag layer AGL, and the temporary fixing material TA is formed on the upper surface of the chip mounting portion TAB exposed from the cutout portion NT1.
  • the temporary fixing material TA formed so that it may contact on the upper surface of the chip mounting part TAB exposed from the notch part NT1, and the semiconductor chip mounted on Ag layer AGL are contacting. Therefore, in a plan view from the surface of the semiconductor chip CHP1, the corner CNR of the semiconductor chip CHP1 does not overlap with the Ag layer AGL, and the temporary fixing material TA is formed on the chip mounting portion TAB including the non-overlapping region. Will be.
  • the temporary fixing material TA is supplied so as to have a portion in contact with the chip mounting portion TAB, and the back surface of the semiconductor chip CHP1 is provided. It can be seen that the characteristic point in the present embodiment that the semiconductor chip CHP1 is mounted on the Ag layer AGL so that a part thereof is in contact with the temporary fixing material TA is realized.
  • the temporary fixing material TA is in contact with the side surface of the Ag layer AGL, but is not in contact with the surface of the Ag layer AGL at all. Therefore, the penetration of the temporary fixing material TA into the Ag layer AGL can be effectively suppressed.
  • the configuration example shown in FIG. 18A and FIG. 18B the displacement of the semiconductor chip and the generation of voids due to the penetration of the temporary fixing material TA into the Ag layer AGL are suppressed. The effect can be increased.
  • the temporary tacking material TA is an Ag layer in the configuration example shown in FIGS. 18A and 18B. It can be considered desirable to be configured not to contact the side surface of the AGL.
  • the temporary fixing material TA may contact the side surface of the Ag layer AGL. This is because, in this configuration, it is considered that some penetration into the AG layer AGL occurs. However, rather than the configuration in which the entire temporary fixing material is formed on the surface of the Ag layer, the temporary fixing material is immersed in the Ag layer. This is because the amount of entrainment can be reduced.
  • the semiconductor chip CHP1 It is important to stabilize the amount of temporary tacking material TA that contributes to maintaining the position. From this, when the temporary tacking material TA contacts the side surface of the Ag layer AGL, the contact area between the temporary tacking material TA and the side surface of the Ag layer AGL is as small as possible immediately after the step of supplying the temporary tacking material TA. Is desirable.
  • the area of the portion of the temporary fixing material TA that is in contact with the chip mounting portion TAB is the area of the portion of the temporary fixing material TA that is in contact with the side surface of the Ag layer AGL. It is desirable to be larger. Further, since it is desirable that the amount of the temporary fixing material TA is stable not only immediately after the step of supplying the temporary fixing material TA but also in the subsequent semiconductor chip mounting step, the chip mounting portion TAB of the temporary fixing material TA and The area of the contacted portion is desirably larger than the area of the portion in contact with the side surface of the Ag layer AGL of the temporary fixing material TA.
  • the corner CNR of the semiconductor chip CHP1 does not overlap with the Ag layer AGL, and is temporarily formed on the chip mounting portion TAB including this non-overlapping region. Stop material TA is formed. That is, as shown in FIG. 18A, as a result of the formation of the cutout portion NT1 in the Ag layer AGL, the corner portion CNR of the semiconductor chip CHP1 and the chip mounting portion TAB correspond to the cutout portion NT1. A gap is formed between them, and the temporary fixing material TA is filled in the gap (see FIG. 18B). Therefore, as shown in FIG. 18B, in the chip mounting process, the semiconductor chip CHP1 is fixed by the temporary fixing material TA.
  • a heating step and a pressing step are performed.
  • the temporary fixing material TA is formed of a volatile solvent
  • the temporary fixing material TA is volatilized when the heating step and the pressurizing step are performed.
  • the gap is filled with a part of the resin constituting the sealing body MR by a resin sealing process (molding process) performed in a subsequent process. That is, when the temporary fixing material TA is formed of a volatile solvent, as shown in FIG. 19, after the molding process is performed, the temporary fixing material TA is generated between the corner CNR of the semiconductor chip CHP1 and the upper surface of the chip mounting portion TAB. A part of the sealing body MR is embedded in the gap.
  • the feature point in the embodiment is that the temporary fixing material is supplied so as to have a portion in contact with the chip mounting portion, and the semiconductor chip is placed on the Ag layer so that a part of the back surface of the semiconductor chip is in contact with the temporary fixing material. It is a point to mount on.
  • Modification 1 which is an example of a configuration for realizing this feature point will be described.
  • FIG. 20 is a schematic diagram showing a state in which the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB in the first modification.
  • FIG. 20A is an enlarged plan view schematically showing a state in which the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB, and FIG. It is sectional drawing in the AA of 20 (a).
  • the notch portion NT1 is formed in the Ag layer AGL formed in the lower layer of the semiconductor chip CHP1 at the planar position corresponding to the corner portion CNR of the semiconductor chip CHP1. Is formed. Then, as shown in FIG. 20B, a temporary fixing material TA is formed on the upper surface of the chip mounting portion TAB exposed from the notch portion NT2, and further, a part of the temporary fixing material TA is made of Ag layer AGL. It is also formed on the surface.
  • the temporary fixing material TA is also present on the surface of the Ag layer AGL. Is formed. However, even in this case, since the entire temporary fixing material TA is not formed on the surface of the Ag layer AGL, the temporary fixing material TA is not temporarily formed on the surface of the Ag layer AGL. The penetration of the stopper TA into the Ag layer AGL can be suppressed. As a result, according to the first modification, it is possible to suppress the displacement of the semiconductor chip CHP1 and the generation of voids due to the penetration of the temporary fixing material TA into the Ag layer AGL. The reliability of the semiconductor device in the embodiment can be improved.
  • a part of the temporary fixing material TA is formed on the surface of the Ag layer AGL, but a region where a part of the temporary fixing material TA is formed is an end of the Ag layer AGL. This is a part vicinity region. From this, even if the solvent component contained in the temporary tacking material TA penetrates into the Ag layer AGL, the soaked solvent component easily volatilizes from the end side surface of the Ag layer AGL. As a result, the generation of voids is suppressed.
  • the area (S1) of the portion of the temporary fixing material TA that is in contact with the chip mounting portion TAB is in contact with the surface of the Ag layer AGL of the temporary fixing material TA. It is desirable that it is larger than the area (S2) of the portion.
  • the chip mounting portion TAB of the temporary fixing material TA It is desirable that the area (S1) of the part in contact is larger than the area (S2) of the part in contact with the surface of the Ag layer AGL of the temporary fixing material TA.
  • the feature point in the embodiment is that the temporary fixing material is supplied so as to have a portion in contact with the chip mounting portion, and the semiconductor chip is placed on the Ag layer so that a part of the back surface of the semiconductor chip is in contact with the temporary fixing material. It is a point to mount on.
  • the modification 2 which is an example of the structure which implement
  • FIG. 21 is a schematic diagram showing a state where the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB in the second modification.
  • FIG. 21A is an enlarged plan view schematically showing a state in which the semiconductor chip CHP1 is fixed by the temporary fixing material TA formed on the chip mounting portion TAB, and FIG. It is sectional drawing in the AA of 21 (a).
  • a notch portion is formed in the Ag layer AGL formed in the lower layer of the semiconductor chip CHP1 at a planar position corresponding to the corner portion CNR of the semiconductor chip CHP1. Not formed.
  • the Ag layer AGL has a portion that protrudes from the corner portion CNR of the semiconductor chip CHP1.
  • the temporary fixing material TA is formed on the upper surface of the chip mounting portion TAB, and a part of the temporary fixing material TA is also formed on the surface of the Ag layer AGL.
  • a part of the temporary fixing material TA is also present on the surface of the Ag layer AGL. Is formed.
  • the area (S1) of the portion of the temporary fixing material TA that is in contact with the chip mounting portion TAB is equal to the area of the portion of the temporary fixing material TA that is in contact with the surface of the Ag layer AGL (S2). ) Is smaller than.
  • the temporary fixing material TA is not temporarily formed on the surface of the Ag layer AGL.
  • the penetration of the stopper TA into the Ag layer AGL can be suppressed.
  • the reliability of the semiconductor device in the embodiment can be improved.
  • a part of the temporary fixing material TA is formed on the surface of the Ag layer AGL, but a region in which a part of the temporary fixing material TA is formed. Is a region near the end of the Ag layer AGL. From this, even if the solvent component contained in the temporary tacking material TA penetrates into the Ag layer AGL, the soaked solvent component easily volatilizes from the end side surface of the Ag layer AGL. As a result, the generation of voids is suppressed.
  • the notch portion is not provided in the Ag layer AGL, and the Ag layer AGL has a portion that protrudes from the corner portion CNR of the semiconductor chip CHP1. That is, according to the second modification, not only the lower Ag layer AGL protrudes from the side S1 and the side S2 of the semiconductor chip CHP1 in plan view, but also the lower Ag layer in the corner portion CNR of the semiconductor chip CHP1. The layer AGL protrudes.
  • the structure shown in FIG. 6 is also realized in the corner portion CNR of the semiconductor chip CHP1.
  • stress concentration on the semiconductor chip CHP1 can be suppressed, so that the structure shown in FIG. 6 is applied to the corner portion CNR of the semiconductor chip CHP1 where stress concentration tends to occur.
  • an effect of suppressing stress concentration at the corner of the semiconductor chip CHP1 can be obtained.

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Abstract

半導体装置の信頼性を向上する。このため、なるべく多孔質状態となっているＡｇ層（ＡＧＬ）の表面上に仮止材（ＴＡ）を形成しないようにしながら、タック性を有する仮止材（ＴＡ）を使用して、Ａｇ層（ＡＧＬ）上に搭載された半導体チップ（ＣＨＰ１）を固定するという基本思想を具現化する。具体的には、チップ搭載部（ＴＡＢ）と接触する部分を有するように仮止材（ＴＡ）を供給し、かつ、半導体チップ（ＣＨＰ１）の裏面の一部が仮止材（ＴＡ）と接触するように半導体チップ（ＣＨＰ１）をＡｇ層（ＡＧＬ）上に搭載する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造技術に関し、例えば、チップ搭載部と半導体チップとをＡｇ層（銀層）を介して電気的に接続する半導体装置およびその製造技術に適用して有効な技術に関する。
　特開２０１１－２４９８０１号公報（特許文献１）には、焼結層の表面に液体を供給することにより、焼結層とパワー半導体素子との接着力を向上させて固定する技術が記載されている。
特開２０１１－２４９８０１号公報
　従来、チップ搭載部と半導体チップとを接続する材料として、鉛を含有し、約３００℃前後の融点を有する、いわゆる高融点半田材料が使用されてきた。しかしながら、環境への配慮から、鉛を含有しない鉛フリー材料への転換が進められている。このような潮流の中で、電気抵抗率の低い銀（Ａｇ）材料に着目し、チップ搭載部と半導体チップとをＡｇ層で電気的に接続することが行なわれている。ここで、チップ搭載部と半導体チップとを接続するＡｇ層として、エポキシ樹脂などを介在させて銀粒子同士を繋ぎ合わせる構造のＡｇ層が一般的に使用されているが、近年では、エポキシ樹脂などをほとんど含有せず、熱と圧力を加えることにより、銀粒子同士の金属結合を形成する構造（いわゆる焼結銀と呼ばれる）のＡｇ層が注目を集めている。この焼結構造のＡｇ層によれば、Ａｇ層の電気抵抗率を低くすることができるとともに、熱伝導率を高くすることができる利点を有している。
　本明細書でいうＡｇ層は、熱と圧力を加えることにより、銀粒子同士の金属結合を形成する焼結構造のＡｇ層を前提としている。この焼結構造のＡｇ層は、以下に示す工程により形成される。すなわち、例えば、溶剤に銀粒子を含有させたペーストをチップ搭載部上に供給（印刷）して加熱することにより、このペーストから溶剤を揮発させて乾燥させる。これにより、Ａｇ層を形成した後、このＡｇ層上に半導体チップを搭載し、そして、半導体チップを介して、Ａｇ層に熱と圧力を加えることにより、銀粒子同士の金属結合を形成した焼結構造のＡｇ層を形成する。
　ここで、加熱処理を施すことにより、ペーストから溶剤を揮発させてペーストを乾燥させる工程は、Ａｇ層上に半導体チップを搭載した後、Ａｇ層に残存する溶剤が揮発して、半導体チップとＡｇ層との間にボイドが発生することを抑制するために実施される。ところが、この乾燥工程では、ペーストから溶剤成分が揮発するため、乾燥したＡｇ層は多孔質状態となり、ペーストの有するタック性（粘着性）も消失することになる。この状態で、Ａｇ層上に半導体チップを搭載すると、Ａｇ層にタック性が存在しないために、半導体チップを確実に固定することができず、半導体チップの位置ずれが生じやすい。このような位置ずれが生じると、半導体チップを介して、Ａｇ層に熱と圧力を加える工程で、半導体チップに局所的に大きな圧力が加わることによって、半導体チップにクラックが発生する可能性が高くなることを本発明者は新たに見出した。つまり、本発明者の検討によると、チップ搭載部と半導体チップとの電気的な接続に焼結構造のＡｇ層を採用する場合、半導体装置の信頼性向上の観点から改善の余地が存在するのである。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における半導体装置の製造方法は、半導体チップをチップ搭載部上の第１Ａｇ層上に搭載する工程を有する。そして、この工程では、チップ搭載部と接触するように第１材料を供給した後、半導体チップの裏面の一部が第１材料と接触するように半導体チップを第１Ａｇ層上に搭載する。
　一実施の形態によれば、半導体装置の信頼性を向上することができる。
（ａ）～（ｅ）は、関連技術において、焼結構造のＡｇ層を使用することにより、チップ搭載部と半導体チップとの電気的な接続を実現する半導体装置の製造工程の一部を模式的に示す図である。 （ａ）～（ｂ）は、仮止材を使用する技術における改善の余地を説明する図である。 （ａ）～（ｂ）は、仮止材を使用する技術における改善の余地を説明する図である （ａ）は、実施の形態における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図であり、（ｃ）は、下面図である。 実施の形態における半導体装置の封止体の内部構造を示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＡ－Ａ線での断面図であり、（ｃ）は（ａ）のＢ－Ｂ線での断面図である。 実施の形態における半導体装置において、チップ搭載部と半導体チップとの接続構造を拡大して示す模式図である。 検討例において、チップ搭載部と半導体チップとの接続構造を拡大して示す模式図である。 実施の形態における半導体装置の製造工程の流れを示すフローチャートである。 実施の形態における半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図９に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１０に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１１に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１２に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１３に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１４に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１５に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図１６に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 （ａ）は、チップ搭載部上に形成された仮止材によって半導体チップが固定された状態を模式的に示す拡大平面図であり、（ｂ）は、（ａ）のＡ－Ａ線での断面図である。 モールド工程後の状態を模式的に示す断面図である。 変形例１において、（ａ）は、チップ搭載部上に形成された仮止材によって半導体チップが固定された状態を模式的に示す拡大平面図であり、（ｂ）は、（ａ）のＡ－Ａ線での断面図である。 変形例２において、（ａ）は、チップ搭載部上に形成された仮止材によって半導体チップが固定された状態を模式的に示す拡大平面図であり、（ｂ）は、（ａ）のＡ－Ａ線での断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　＜焼結構造のＡｇ層の定義＞
　まず、始めに、本明細書で前提している焼結構造のＡｇ層についての定義について説明する。本明細書で前提としている焼結構造のＡｇ層は、以下の点で、エポキシ樹脂をバインダとして含むＡｇ層と相違する。すなわち、エポキシ樹脂が介在する構造のＡｇ層と、焼結構造のＡｇ層とは、ともに、ペースト状態で供給されるが、エポキシ樹脂が介在する構造のＡｇ層を形成するためのペーストは、銀（１）に対する樹脂成分の体積比は、０．７程度である。これに対し、本明細書で対象としている焼結構造のＡｇ層を形成するためのペーストは、銀（１）に対する樹脂成分の体積比は、０．３程度である。そして、ペーストを硬化した後において、エポキシ樹脂が介在する構造のＡｇ層は、銀（１）に対する樹脂成分の体積比は、０．５程度であるのに対し、ペーストを硬化した後において、焼結構造のＡｇ層では、樹脂成分は殆ど存在しない。このようにして、本明細書で対象としている焼結構造のＡｇ層が定義される。
　＜改善の検討＞
　次に、チップ搭載部と半導体チップとの電気的な接続に焼結構造のＡｇ層を採用することを前提として、本発明者が半導体装置の信頼性を向上する観点から改善の検討を行なったところ、改善の余地が新たに存在することが明らかとなった。そこで、以下では、この改善の余地について説明した後、この改善の余地に対する工夫を施した本実施の形態における技術的思想について説明することにする。
　図１（ａ）～（ｅ）は、関連技術において、焼結構造のＡｇ層を使用することにより、チップ搭載部と半導体チップとの電気的な接続を実現する半導体装置の製造工程の一部を模式的に示す図である。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術である。さらに、本明細書でいう「関連技術」は、公知である従来技術ではなく、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
　まず、図１（ａ）に示すように、例えば、印刷法を使用することにより、ダイパッド（チップ搭載部）ＤＰ上に、銀粒子と溶剤とを含むペーストＰＳＴ１を塗布する。その後、図１（ｂ）に示すように、ダイパッドＤＰをヒートプレートＨＰＬＴ上に配置して加熱することにより、ダイパッドＤＰ上に塗布されたペーストＰＳＴ１に含まれる溶剤を揮発させて、ペーストＰＳＴ１を乾燥させる。これにより、ダイパッドＤＰ上には、多孔質状態のＡｇ層ＡＧＬが形成される。
　続いて、図１（ｃ）に示すように、ダイパッドＤＰをヒートプレートＨＰＬＴ上からマウントステージＭＳ上に移動させた後、Ａｇ層ＡＧＬ上に半導体チップＣＨＰを搭載する。そして、Ａｇ層ＡＧＬ上に半導体チップＣＨＰが搭載された状態で、ダイパッドＤＰを、マウントステージＭＳから搬送レールＲＡＬ上に移動させる。このとき、例えば、ダイパッドＤＰには振動が加わることがあり、かつ、半導体チップＣＨＰの下層に存在するＡｇ層ＡＧＬが多孔質状態でタック性（粘着性）を有さないため、図１（ｄ）に示すように、わずかな外乱によって、半導体チップＣＨＰが位置ずれを起こしやすい。そして、この場合、図１（ｅ）に示すように、半導体チップＣＨＰが本来の搭載位置からずれた状態まま、半導体チップＣＨＰを搭載したダイパッドＤＰに対して、緩衝材ＣＳを介在させたプレスヘッドＰＨで加熱処理および加圧処理が実施される。これにより、Ａｇ層ＡＧＬに圧力が加わって焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）が形成されるが、それとともに、図１（ｅ）に示すように、位置ずれを起こした半導体チップＣＨＰに局所的に力が加わり、半導体チップＣＨＰにクラックが発生するおそれがある。このことから、関連技術には、半導体装置の信頼性を向上する観点から、改善の余地が存在するのである。
　ここで、上述した改善の余地を解消する技術として、以下に示す技術を考えることができる。例えば、図２（ａ）に示すように、乾燥して多孔質状態となっているＡｇ層ＡＧＬの表面に液体からなる仮止材ＴＡを供給することが考えられる。この場合、液体からなる仮止材ＴＡは、タック性を有するため、この仮止材ＴＡを供給したＡｇ層ＡＧＬ上に半導体チップを搭載すると、仮止材ＴＡの有するタック性によって、半導体チップが固定される。この結果、半導体チップの位置ずれを抑制できると考えられる。
　ところが、図２（ｂ）に示すように、Ａｇ層ＡＧＬは、多孔質状態となっており、Ａｇ層ＡＧＬ上に供給された仮止材ＴＡは、多孔質状態のＡｇ層ＡＧＬに浸み込みやすい。このことは、Ａｇ層ＡＧＬの表面上に残存する仮止材ＴＡの量に変化が発生することを意味する。すなわち、この技術では、図３（ａ）に示すように、半導体チップＣＨＰの位置を保持するために寄与する仮止材ＴＡの量が安定せず、これによって、たとえ、Ａｇ層ＡＧＬ上に仮止材ＴＡを供給しても、半導体チップＣＨＰの位置ずれを効果的に抑制することはできないのである。さらに、図３（ｂ）に示すように、プレスヘッドＰＨを使用して、Ａｇ層ＡＧＬに加熱処理および加圧処理を施すと、Ａｇ層ＡＧＬに浸み込んだ仮止材ＴＡが揮発するが、揮発した溶剤のリークパスがなく、半導体チップＣＨＰの下層にトラップされるため、半導体チップＣＨＰの下層のＡｇ層ＡＧＬ（ＳＩＮ）にボイドＶＤが発生する。この結果、ボイドＶＤによって、半導体チップＣＨＰとＡｇ層ＡＧＬ（ＳＩＮ）との間に剥離が発生したり、半導体チップＣＨＰにクラックが発生したりするおそれがある。
　以上のことから、上述した技術では、半導体チップＣＨＰの位置ずれを効果的に抑制できないばかりか、半導体チップＣＨＰとＡｇ層ＡＧＬ（ＳＩＮ）との間にボイドＶＤの発生を招くことにもなり、半導体装置の信頼性向上を図ることができないと考えられる。
　そこで、本実施の形態では、半導体チップＣＨＰの位置ずれを防止する観点から工夫を施しており、以下に、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明することにする。
　＜実施の形態における半導体装置の実装構成＞
　本実施の形態における半導体装置は、例えば、インバータ回路に関するものであり、インバータ回路の構成要素となる１つの絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）と１つのダイオードとを１パッケージ化したものである。すなわち、例えば、本実施の形態における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路となる電子装置（パワーモジュール）が構成されることになる。
　図４は、本実施の形態における半導体装置ＰＡＣ１の外観構成を示す図である。具体的に、図４（ａ）は、本実施の形態における半導体装置ＰＡＣ１の外観構成を示す上面図であり、図４（ｂ）は、側面図であり、図４（ｃ）は、下面図である。
　図４（ａ）に示すように、本実施の形態における半導体装置ＰＡＣ１は、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図４（ａ）に示す上面と、この上面とは反対側の下面（図４（ｃ））と、厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図４（ａ）においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図４（ａ）においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。
　ここで、本実施の形態における半導体装置ＰＡＣ１では、図４（ａ）に示すように、第１側面から複数のリードＬＤ１のそれぞれの一部分が突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１はエミッタ端子ＥＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、エミッタ端子ＥＴを構成する複数のリードＬＤ１のそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。言い換えれば、本実施の形態において、複数のリードＬＤ１をまとめて第１リード（第１リード群）と呼び、複数のリードＬＤ２をまとめて第２リード（第２リード群）と呼ぶ場合、第１リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ１）から構成され、かつ、第２リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ２）から構成される。このとき、平面視において、第１リードの複数の部分のそれぞれの幅は、複数のリードＬＤ２のそれぞれの幅よりも広いということもできる。これは、エミッタ端子ＥＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。
　続いて、図４（ｂ）に示すように、本実施の形態における半導体装置ＰＡＣ１では、封止体ＭＲから突き出たリードＬＤ１およびリードＬＤ２がガルウィング状に折り曲げ加工されている。これにより、半導体装置ＰＡＣ１の実装容易性が向上する。さらに、図４（ｃ）に示すように、本実施の形態における半導体装置ＰＡＣ１では、封止体ＭＲの下面（裏面）からチップ搭載部ＴＡＢの下面（裏面）が露出している。これにより、半導体装置の放熱効率を向上することができる。
　次に、本実施の形態における半導体装置ＰＡＣ１を構成する封止体ＭＲの内部構造について説明する。図５は、本実施の形態における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図であり、図５（ａ）が平面図に対応し、図５（ｂ）が図５（ａ）のＡ－Ａ線での断面図に対応し、図５（ｃ）が図５（ａ）のＢ－Ｂ線での断面図に対応する。
　まず、図５（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部（ダイパッド）ＴＡＢが配置されている。このチップ搭載部ＴＡＢは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
　チップ搭載部ＴＡＢ上には、例えば、焼結構造のＡｇ層からなる導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢの上面と定義し、この上面と反対側の面を下面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、チップ搭載部ＴＡＢの上面上に搭載されているということになる。特に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介して、チップ搭載部ＴＡＢの上面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極（コレクタ電極パッド）が、導電性接着材ＡＤＨ１を介して、チップ搭載部ＴＡＢの上面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。したがって、半導体チップＣＨＰ１のコレクタ電極パッドと半導体チップＣＨＰ２のカソード電極パッドとはチップ搭載部ＴＡＢを介して電気的に接続されることになる。
　続いて、図５（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ、および、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、例えば、焼結構造のＡｇ層からなる導電性接着材ＡＤＨ２を介して、導電性部材であるクリップＣＬＰが配置されている。そして、このクリップＣＬＰは、導電性接着材ＡＤＨ２を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとは、クリップＣＬＰを介してエミッタ端子ＥＴと電気的に接続されていることになる。つまり、本実施の形態において、クリップＣＬＰは、複数のＡｇの薄片で形成された焼結構造のＡｇ層を介して、半導体チップＣＨＰのエミッタ電極パッドＥＰとエミッタ端子ＥＴ（リードＬＤ１）とに電気的に接続されている。このクリップＣＬＰは、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰを使用している。
　また、図５（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電性部材から構成されている。
　ここで、図５（ａ）に示すように、平面視において、半導体チップＣＨＰ２は、エミッタ端子ＥＴと半導体チップＣＨＰ１との間に位置するように、チップ搭載部ＴＡＢの上面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢの上面上に搭載されている。
　言い換えれば、エミッタ端子ＥＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、第１方向であるｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴに近くなるように、チップ搭載部ＴＡＢの上面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢの上面上に搭載されていることになる。
　そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの上面上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの上面上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図５（ａ）に示すように、平面視において、クリップＣＬＰは、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
　このように内部構成されている半導体装置ＰＡＣ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、エミッタ端子ＥＴの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰおよびワイヤＷが、例えば、樹脂によって封止されることにより、封止体ＭＲが構成されている。
　続いて、図５（ｃ）において、チップ搭載部ＴＡＢの上面上には、焼結構造のＡｇ層からなる導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ１の表面上から半導体チップＣＨＰ２の表面上にわたり、焼結構造のＡｇ層からなる導電性接着材ＡＤＨ２を介して、クリップＣＬＰが配置されている。このクリップＣＬＰは、さらに、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されており、エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴ（リードＬＤ１）とは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴ（リードＬＤ２）の一部も封止体ＭＲから露出している。
　ここで、図５（ｂ）に示すように、チップ搭載部ＴＡＢの下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢの下面がコレクタ端子となる。そして、チップ搭載部ＴＡＢの下面は、半導体装置ＰＡＣ１を配線基板に実装した際、配線基板上に形成された配線と半田付け可能な面となる。
　チップ搭載部ＴＡＢの上面上には、半導体チップＣＨＰ１と半導体チップＣＨＰ２が搭載されており、半導体チップＣＨＰ１のコレクタ電極パッドと、半導体チップＣＨＰ２のカソード電極パッドがチップ搭載部ＴＡＢに、焼結構造のＡｇ層からなる導電性接着材ＡＤＨ１を介して接触している。このことから、コレクタ電極パッドとカソード電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されていることになり、結局、コレクタ端子と電気的に接続されることになる。さらに、図５（ｃ）に示すように、チップ搭載部ＴＡＢの厚さは、エミッタ端子ＥＴや信号端子ＳＧＴの厚さよりも厚くなっている。
　本実施の形態における半導体装置において、導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２には、焼結構造のＡｇ層から構成されている。この焼結構造のＡｇ層は、成分に鉛を含まない鉛フリー材料であるため、環境に優しいという利点がある。また、焼結構造のＡｇ層は、温度サイクル性やパワーサイクル性に優れており、半導体装置ＰＡＣ１の信頼性を向上できる利点が得られる。
　基本的に、本実施の形態における半導体装置ＰＡＣ１では、導電性接着材ＡＤＨ１と、導電性接着材ＡＤＨ２とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する材料と、導電性接着材ＡＤＨ２を構成する材料とを異なる材料成分から構成することもできる。例えば、本実施の形態において、導電性接着材ＡＤＨ１を構成する焼結構造のＡｇ層は、加圧処理が施されている。一方、導電性接着材ＡＤＨ１を構成する焼結構造のＡｇ層は、加圧処理が施されていない。
　本実施の形態における半導体装置は上記のように実装構成されている。すなわち、本実施の形態における半導体装置ＰＡＣ１は、エミッタ電極パッドＥＰが形成された表面と、表面とは反対側の面であって、コレクタ電極が形成された裏面と、を有する半導体チップＣＨＰ１と、半導体チップＣＨＰ１が搭載された上面と、上面とは反対側の面である下面と、を有するチップ搭載部ＴＡＢとを有する。さらに、半導体装置ＰＡＣ１は、クリップＣＬＰを介して半導体チップＣＨＰ１のエミッタ電極パッドＥＰと電気的に接続されたリードＬＤ１と、半導体チップＣＨＰ１とクリップＣＬＰとを樹脂封止する封止体ＭＲとを有する。このとき、半導体チップＣＨＰ１のコレクタ電極は、複数のＡｇの薄片で形成された焼結構造のＡｇ層（導電性接着材ＡＤＨ１）を介してチップ搭載部ＴＡＢの上面と電気的に接続されている。
　＜実施の形態における半導体装置の構造上の特徴＞
　次に、本実施の形態における半導体装置の構造上の特徴点について説明する。
　図６は、本実施の形態における半導体装置において、チップ搭載部ＴＡＢと半導体チップＣＨＰ１との接続構造を拡大して示す模式図である。図６において、例えば、銅材からなるチップ搭載部ＴＡＢの上面には、メッキ法で形成される銀膜ＡＧＦが形成されている。一方、半導体チップＣＨＰ１の裏面には、メッキ法で形成された金膜ＡＵＦが形成されており、チップ搭載部ＴＡＢの上面に形成された銀膜ＡＧＦと、半導体チップＣＨＰ１の裏面に形成された金膜ＡＵＦとの間に焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）が形成されている。したがって、チップ搭載部ＴＡＢの上面上に形成されている銀膜ＡＧＦは、焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）と電気的に接続されていることになる。
　チップ搭載部ＴＡＢの上面に形成された銀膜ＡＧＦと、半導体チップＣＨＰ１の裏面に形成された金膜ＡＵＦとの間に挟まれた焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）には、後述する製造工程で説明するように加熱処理および加圧処理が施されている。そして、この加圧処理の結果、図６に示すように、焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）の一部は、半導体チップＣＨＰ１の端部からはみ出すことになる。さらに、本実施の形態における半導体装置では、半導体チップＣＨＰ１の外側にも、無加圧状態のＡｇ層ＡＧＬが形成されている。すなわち、加圧処理は、半導体チップＣＨＰ１を介して実施されるため、半導体チップＣＨＰ１の外側に形成されているＡｇ層ＡＧＬには、加圧処理が加わらないことから、無加圧状態のＡｇ層ＡＧＬとなる。したがって、本実施の形態では、半導体チップＣＨＰ１の表面からの平面視において、半導体チップＣＨＰ１と重なっている部分に形成されている加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）の銀の密度は、半導体チップＣＨＰ１と重なっていない部分に形成されている無加圧の焼結構造からなるＡｇ層ＡＧＬの銀の密度よりも高くなっているということができる。一方、半導体チップＣＨＰ１と重なっている部分に形成されている加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）の銀の密度は、チップ搭載部ＴＡＢの上面上に形成されている銀膜ＡＧＦの密度よりも低くなっている。言い換えれば、チップ搭載部ＴＡＢの上面上に形成されている銀膜ＡＧＦの密度は、半導体チップＣＨＰ１と重なっている部分に形成されている加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）の銀の密度よりも高くなっている。
　そして、図６に示すように、加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）は、チップ搭載部ＴＡＢと半導体チップＣＨＰ１とに挟まれるように形成され、無加圧の焼結構造からなるＡｇ層ＡＧＬは、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰ１の側面にわたって形成されている。このことから、無加圧の焼結構造からなるＡｇ層ＡＧＬには、加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）よりも、その厚さが厚い部分を有していることになる。そして、図６に示すように、無加圧の焼結構造からなるＡｇ層ＡＧＬを覆うように、樹脂からなる封止体ＭＲが形成されている。
　以上のように、本実施の形態における特徴点は、チップ搭載部ＴＡＢと半導体チップＣＨＰ１とに挟まれる領域に加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）が形成される一方、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰ１の端部側面にわたって無加圧の焼結構造からなるＡｇ層ＡＧＬが形成されている点にあることになる。
　このように構成されている本実施の形態における半導体装置によれば、以下に示す利点を得ることができる。以下では、具体的に、検討例における半導体装置と対比しながら、本実施の形態における半導体装置の利点について説明することにする。
　図７は、検討例において、チップ搭載部ＴＡＢと半導体チップＣＨＰ１との接続構造を拡大して示す模式図である。図６および図７を参照するとわかるように、検討例と本実施の形態との相違点は、検討例では、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰの端部側面にわたって無加圧の焼結構造からなるＡｇ層ＡＧＬが形成されていない点である。つまり、本実施の形態では、半導体チップＣＨＰ１の平面積よりも大きい面積で焼結構造のＡｇ層が形成される。この結果、図６に示すように、チップ搭載部ＴＡＢと半導体チップＣＨＰとに挟まれる領域に加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）が形成されるとともに、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰの端部側面にわたって無加圧の焼結構造からなるＡｇ層ＡＧＬが形成されることになる。これに対し、検討例では、半導体チップＣＨＰ１の平面積と同程度の面積で焼結構造のＡｇ層が形成される。この結果、図７に示すように、チップ搭載部ＴＡＢと半導体チップＣＨＰ１とに挟まれる領域に加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）が形成される一方、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰの端部側面にわたって無加圧の焼結構造からなるＡｇ層が形成されないことになる。
　このように構成されている検討例では、以下に示す改善の余地が存在する。すなわち、検討例では、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰの端部側面にわたって無加圧の焼結構造からなるＡｇ層が形成されない。このことから、図７に示すように、チップ搭載部ＴＡＢの上面上に形成されている銀膜ＡＧＦと、樹脂からなる封止体ＭＲとが直接接触することになる。ここで、メッキ法で形成した銀膜ＡＧＦと樹脂からなる封止体ＭＲとの密着性は低いことから、銀膜ＡＧＦから封止体ＭＲが剥離しやすくなる。つまり、検討例における改善の余地として、検討例では、直接接触する銀膜ＡＧＦと封止体ＭＲとの密着性が低いことに起因して、銀膜ＡＧＦから封止体ＭＲが剥離しやすくなるのである。
　続いて、検討例に存在するさらなる改善の余地として、検討例では、図７に示すように、封止体ＭＲからの応力が半導体チップＣＨＰ１の端部に集中することが懸念される。すなわち、検討例では、半導体チップＣＨＰ１の端部への応力集中に起因して、半導体チップＣＨＰ１の裏面と加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）との間の界面にクラックが発生しやすくなるのである。
　これに対し、図６に示すように、本実施の形態では、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰの端部側面にわたって無加圧の焼結構造からなるＡｇ層ＡＧＬが形成されている。この結果、無加圧の焼結構造からなるＡｇ層ＡＧＬの表面には凹凸が形成され、内部は多孔質な状態になっていることから、これら凹凸や孔に封止体ＭＲの一部が入り込むことに起因するアンカー効果によって、無加圧の焼結構造からなるＡｇ層ＡＧＬと直接接触する封止体ＭＲとの接合性が向上するのである。さらには、無加圧の焼結構造からなるＡｇ層ＡＧＬの存在によって、チップ搭載部ＴＡＢの上面上に形成されている銀膜ＡＧＦと封止体ＭＲとの密着性の低い接触が回避される。これにより、本実施の形態によれば、無加圧の焼結構造からなるＡｇ層ＡＧＬの介在によって、銀膜ＡＧＦと封止体ＭＲとの密着性の低い接触が回避される点と、無加圧の焼結構造からなるＡｇ層ＡＧＬの表面の凹凸や内部の孔に起因するアンカー効果が得られる点との相乗効果によって、封止体ＭＲの剥離を効果的に抑制することができるのである。つまり、本実施の形態によれば、検討例における改善の余地を解消することができる。
　また、図６に示すように、本実施の形態では、封止体ＭＲからの応力の一部が無加圧の焼結構造からなるＡｇ層ＡＧＬにより吸収される。この結果、封止体ＭＲからの応力が半導体チップＣＨＰ１の端部に集中することが抑制される。すなわち、本実施の形態では、無加圧の焼結構造からなるＡｇ層ＡＧＬが封止体ＭＲからの応力を緩和するクッション材として機能する。このことから、本実施の形態によれば、半導体チップＣＨＰ１の端部への応力集中が抑制される結果、半導体チップＣＨＰ１の裏面と加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）との間の界面にクラックが発生することを抑制することができる。したがって、本実施の形態によれば、検討例におけるさらなる改善の余地も解消することができるのである。
　さらに、本実施の形態では、以下に示す利点も得ることができる。すなわち、本実施の形態における焼結構造のＡｇ層が加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）と無加圧の焼結構造のＡｇ層ＡＧＬから形成されていることからわかるように、本実施の形態における焼結構造のＡｇ層は、半導体チップＣＨＰ１の平面サイズよりも大きくなるように形成されている。このことは、半導体チップＣＨＰ１の搭載位置に多少位置ずれが生じても、半導体チップＣＨＰ１は、焼結構造のＡｇ層からはみ出すことなく、焼結構造のＡｇ層上に配置されることを意味する。つまり、本実施の形態によれば、焼結構造のＡｇ層が半導体チップＣＨＰ１の平面サイズよりも大きくなるように形成されているため、半導体チップＣＨＰ１の搭載位置に位置ずれが生じても、半導体チップＣＨＰ１を焼結構造のＡｇ層上に配置することができるマージンを大きくすることができるのである。この結果、本実施の形態によれば、半導体チップＣＨＰ１の搭載位置に位置ずれが生じる場合でも、半導体チップＣＨＰ１と焼結構造のＡｇ層との電気的な接続を確実に行なうことができる。
　以上のことから、本実施の形態における半導体装置によれば、検討例に存在する改善の余地を解消できるだけなく、半導体チップＣＨＰ１の位置ずれに対しても確実な電気的な接続を実現できるという点からも、半導体装置の信頼性を向上できることになる。
　また、本実施の形態では、チップ搭載部ＴＡＢと半導体チップＣＨＰ１とに挟まれる領域に加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）が形成されるとともに、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰ１の端部側面にわたって無加圧の焼結構造からなるＡｇ層ＡＧＬも形成される。このことは、本実施の形態における半導体装置によれば、チップ搭載部ＴＡＢと半導体チップＣＨＰ１との電気的な接続を、加圧された焼結構造からなるＡｇ層ＡＧＬ（ＳＩＮ）だけでなく、無加圧の焼結構造からなるＡｇ層ＡＧＬでも行なうことができることを意味する。したがって、本実施の形態によれば、チップ搭載部ＴＡＢと半導体チップＣＨＰ１との電気的な接続に寄与する焼結構造のＡｇ層の体積を増加させることができるため、チップ搭載部ＴＡＢと半導体チップＣＨＰ１との接続抵抗を低減することができる。このことから、本実施の形態における半導体装置によれば、半導体装置の性能向上を図ることもできることになる。
　以上のことから、本実施の形態における特徴点によれば、検討例に存在する改善の余地を解消できるだけでなく、さらなる上述した利点も有しており、これによって、半導体装置の信頼性向上と性能向上の両方を実現できる点で、検討例における半導体装置では得ることができない顕著な効果を得ることができるのである。
　＜実施の形態における半導体装置の製造方法＞
　本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
　まず、本実施の形態における半導体装置の製造工程について、フローチャートを参照しながら簡単に説明し、その後、各工程に対応した図面を参照しながら詳細に説明する。
　図８は、本実施の形態における半導体装置の製造工程の流れを示すフローチャートである。図８において、集積回路が形成されたウエハを準備し、このウエハに対してダイシングを実施することにより、ウエハに形成されているチップ領域を個片化して、ウエハから複数の半導体チップを取得する（Ｓ１０１）。
　次に、チップ搭載部となるヘッダを準備し、このヘッダを治具にセットする（Ｓ１０２）。その後、例えば、スクリーン印刷法を使用することにより、銀粒子を溶剤に含有させたペーストをヘッダ上に塗布する（Ｓ１０３）。そして、ヘッダ上に塗布されたペーストを乾燥させて、多孔質状のＡｇ層を形成する（Ｓ１０４）。
　続いて、Ａｇ層上に半導体チップを搭載した後（Ｓ１０５）、Ａｇ層に対して加熱処理および加圧処理を施すことにより、Ａｇ層を焼結させる（Ｓ１０６）。これにより、焼結構造のＡｇ層を形成することができる。
　その後、リードフレーム（Ｌ／Ｆ）を準備し、ヘッダとリードフレームとを搬送治具にセットする（Ｓ１０７）。そして、銀粒子を溶剤に含有させたペーストを半導体チップ上およびリードフレームに形成されているリードの一部に供給し、半導体チップとリードに跨るように、ペーストを介してクリップを搭載する（Ｓ１０８）。
　次に、搬送治具にセットされたヘッダとリードフレームとをベーク炉に搬入して加熱処理を施すことにより、ペーストを焼結させて焼結構造のＡｇ層を形成する（Ｓ１０９）。これより、クリップは、焼結構造のＡｇ層と電気的に接続されることになる。
　続いて、搬送治具からヘッダとリードフレームとを取り出した後（Ｓ１１０）、半導体チップに形成されている電極パッドと、リードとをアルミワイヤでワイヤボンディングして電気的に接続する（Ｓ１１１）。その後、半導体チップを樹脂からなる封止体で封止する（Ｓ１１２）。その後、リード成形工程やマーキング工程を実施する。以上のようにして、本実施の形態における半導体装置を製造することができる。
　以下では、具体的に、図面を参照しながら、本実施の形態における半導体装置の製造工程について説明する。
　１．チップ搭載部の準備工程
　まず、図９（ａ）および図９（ｂ）に示すように、チップ搭載部ＴＡＢを準備する。このチップ搭載部ＴＡＢは、例えば、矩形形状をしており、銅を主成分とする材料から構成されている。
　２．チップ搭載工程
　次に、図９（ａ）および図９（ｂ）に示すように、チップ搭載部ＴＡＢ上に、例えば、スクリーン印刷法を使用することにより、銀粒子を溶剤に含有させたペーストＰＳＴ１を塗布する。すなわち、溶剤に複数のＡｇの薄片が含有されたペーストＰＳＴ１をチップ搭載部ＴＡＢ上に供給する。このとき、ペーストＰＳＴ１は、チップ搭載部ＴＡＢ上の領域に複数の略矩形形状で塗布され、塗布された略矩形形状の角部の一部には、切り欠き部ＮＴが形成される。
　続いて、図１０（ａ）および図１０（ｂ）に示すように、ペーストＰＳＴ１を塗布したチップ搭載部ＴＡＢをホットプレートＨＰ上に配置し、ペーストＰＳＴ１に対して加熱処理を施す。これにより、ペーストＰＳＴ１を乾燥させて、多孔質状のＡｇ層ＡＧＬを形成する。つまり、ペーストＰＳＴ１を加熱することにより、ペーストＰＳＴ１中の溶剤を揮発させて、チップ搭載部ＴＡＢ上にＡｇ層ＡＧＬを形成する。この乾燥工程は、Ａｇ層上に半導体チップを搭載した後、Ａｇ層に残存する溶剤が揮発して、半導体チップとＡｇ層との間にボイドが発生することを抑制するために実施される。この乾燥工程において、ボイドの発生原因となる溶剤は揮発するが、同時に、多孔質状のＡｇ層ＡＧＬが形成されることによって、タック性（粘着性）も消失する。
　その後、図１１（ａ）および図１１（ｂ）に示すように、チップ搭載部ＴＡＢと接触するように仮止材ＴＡを供給する。具体的には、図１１（ａ）に示すように、切り欠き部ＮＴ周辺近傍のチップ搭載部ＴＡＢ上に仮止材ＴＡを形成する。この仮止材ＴＡは、タック性を有する材料から構成され、例えば、仮止材ＴＡとして、１８０℃程度の融点を有する低融点半田ペーストや、タック性を有する揮発性溶剤や、銀粒子を溶剤に含有させたペーストなどを使用することができる。特に、銀粒子を溶剤に含有させたペーストとして、チップ搭載部ＴＡＢ上に塗布されたペーストＰＳＴ１と同様の材料も使用することもできるし、タック性を増加させるために、ペーストＰＳＴ１よりも溶剤成分を増やしたペーストを使用することもできる。
　次に、図１２（ａ）および図１２（ｂ）に示すように、半導体チップＣＨＰ１および半導体チップＣＨＰ２をチップ搭載部ＴＡＢ上のＡｇ層ＡＧＬ上に搭載する。このとき、半導体チップＣＨＰ１の下層に形成されているＡｇ層ＡＧＬの平面サイズは、半導体チップＣＨＰ１の平面サイズよりも大きくなっており、平面視において、Ａｇ層ＡＧＬの一部が半導体チップＣＨＰ１からはみ出すことになる。同様に、半導体チップＣＨＰ２の下層に形成されているＡｇ層ＡＧＬの平面サイズは、半導体チップＣＨＰ２の平面サイズよりも大きくなっており、平面視において、Ａｇ層ＡＧＬの一部が半導体チップＣＨＰ２からはみ出すことになる。さらに、本実施の形態では、半導体チップＣＨＰ１の裏面の一部が仮止材ＴＡと接触するように、半導体チップＣＨＫＰ１がＡｇ層ＡＧＬ上に搭載される。同様に、半導体チップＣＨＰ２の裏面の一部が仮止材ＴＡと接触するように、半導体チップＣＨＫＰ２がＡｇ層ＡＧＬ上に搭載される。
　これにより、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、タック性を有する仮止材ＴＡで固定されることになる。ここで、半導体チップＣＨＰ１を確実に固定する観点からは、図１２（ａ）に示すように、塗布された略矩形形状の対角線上に配置される角部に一対の切り欠き部ＮＴを設け、この一対の切り欠き部ＮＴに仮止材ＴＡを形成することが望ましい。同様に、半導体チップＣＨＰ２を確実に固定する観点からは、図１２（ａ）に示すように、塗布された略矩形形状の対角線上に配置される角部に一対の切り欠き部ＮＴを設け、この一対の切り欠き部ＮＴに仮止材ＴＡを形成することが望ましい。
　本実施の形態では、図１２（ａ）に示すように、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２とが搭載されることになる。
　ここで、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、Ａｇ層ＡＧＬおよび仮止材ＴＡと接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドが上を向くことになる。
　一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極が、Ａｇ層ＡＧＬおよび仮止材ＴＡと接触するように配置される。これにより、半導体チップＣＨＰ２のカソード電極パッドと、半導体チップＣＨＰ１のコレクタ電極とは、チップ搭載部ＴＡＢを介して電気的に接続されることになる。また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッド、および、複数の電極パッド（複数の信号電極パッド）は上を向くことになる。
　なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
　続いて、図１３（ａ）および図１３（ｂ）に示すように、仮止材ＴＡおよびＡｇ層ＡＧＬを介して接続されたチップ搭載部ＴＡＢと半導体チップＣＨＰ１（ＣＨＰ２）とをクッション材ＣＳを介在させてプレスヘッドＰＨで挟み込んだ状態で、加熱処理（２５０℃程度）と加圧処理を実施する。これにより、半導体チップＣＨＰ１とチップ搭載部ＴＡＢで挟み込まれたＡｇ層ＡＧＬは焼結されて、加圧された焼結構造のＡＧ層ＡＧＬ（ＳＩＮ）が形成される。同様に、半導体チップＣＨＰ２とチップ搭載部ＴＡＢで挟み込まれたＡｇ層ＡＧＬは焼結されて、加圧された焼結構造のＡＧ層ＡＧＬ（ＳＩＮ）が形成される。一方、半導体チップＣＨＰ１からはみ出しているＡｇ層ＡＧＬには、加圧処理が施されず、加熱処理だけが施されることから、無加圧の焼結構造のＡｇ層ＡＧＬが形成される。同様に、半導体チップＣＨＰ２からはみ出しているＡｇ層ＡＧＬには、加圧処理が施されず、加熱処理だけが施されることから、無加圧の焼結構造のＡｇ層ＡＧＬが形成される。以上のようにして、半導体チップＣＨＰ１および半導体チップＣＨＰ２に熱と圧力とを加えることにより、半導体チップＣＨＰ１のコレクタ電極と焼結構造のＡｇ層（加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）＋無加圧の焼結構造のＡｇ層ＡＧＬ）とを電気的に接続することができる。同様に、半導体チップＣＨＰ２のカソード電極と焼結構造のＡｇ層（加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）＋無加圧の焼結構造のＡｇ層ＡＧＬ）とを電気的に接続することができる。
　ここで、プレスヘッドＰＨによる加熱処理および加圧処理を施すことにより、仮止材ＴＡは、構成する材料の種類によって、以下の状態になる。具体的に、例えば、仮止材ＴＡが低融点半田ペーストから構成されている場合には、低融点半田ペーストが溶融して、加熱処理および加圧処理を実施した後、低融点半田が残存することになる。この場合、チップ搭載部ＴＡＢと半導体チップＣＨＰ１とは、加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）と、無加圧の焼結構造のＡｇ層ＡＧＬと、低融点半田とによって、電気的に接続されることになる。一方、例えば、仮止材ＴＡが揮発性溶剤から構成されている場合には、基本的に揮発性溶剤が揮発して仮止材ＴＡが消失するが、揮発性溶剤に含まれる有機成分（炭素成分）が痕跡として残存することがある。また、例えば、仮止材ＴＡが銀粒子を溶剤に含有させたペーストから構成されている場合には、焼結構造のＡｇ層が形成されることになる。
　特に、仮止材ＴＡとして、揮発性溶剤を使用する場合、切り欠き部ＮＴの周囲近傍に形成された揮発性溶剤が消失することから、半導体チップＣＨＰ１の裏面および半導体チップＣＨＰ２の裏面は、焼結構造のＡｇ層（加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）＋無加圧の焼結構造のＡｇ層ＡＧＬ）と電気的に接続されていない部分を有することになる。すなわち、仮止材ＴＡとして、揮発性溶剤を使用する場合、切り欠き部ＮＴの周囲近傍に空間が存在することになる。すなわち、半導体チップＣＨＰ１の裏面の焼結構造のＡｇ層と電気的に接続されていない部分とチップ搭載部ＴＡＢの上面との間には、空間が存在することになり、この空間には、後述工程で形成される封止体を構成する樹脂が埋め込まれる。同様に、半導体チップＣＨＰ２の裏面の焼結構造のＡｇ層と電気的に接続されていない部分とチップ搭載部ＴＡＢの上面との間には、空間が存在することになり、この空間には、後述工程で形成される封止体を構成する樹脂が埋め込まれる。
　３．リードフレーム配置工程
　次に、図１４（ａ）および図１４（ｂ）に示すように、リードフレームＬＦを準備する。リードフレームＬＦには、複数のリードＬＤ１と複数のリードＬＤ２とが形成されている。
　その後、図１４（ｂ）に示すように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢの上方に、治具ＪＧを使用してリードフレームＬＦを配置する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１に近くなる位置に配置される。つまり、平面視において、リードＬＤ１と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１は、エミッタ電極パッドがリードＬＤ１側に配置され、かつ、複数の電極パッド（信号電極パッド）がリードＬＤ２側に配置される。このような配置関係で、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢの上方にリードフレームＬＦが配置される。
　４．電気的接続工程
　続いて、半導体チップＣＨＰ２のアノード電極パッド上に、例えば、銀粒子を溶剤に含有させたペーストを形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッド上にも、例えば、銀粒子を溶剤に含有させたペーストを形成する。さらに、リードＬＤ１の一部領域上にも、例えば、銀粒子を溶剤に含有させたペーストを形成する。すなわち、リードＬＤ１には、後述するクリップを接続可能なリードポスト部を有し、このリードポスト部に銀粒子を溶剤に含有させたペーストが形成される。このペーストは、図９に示すペーストＰＳＴ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
　その後、図１５（ａ）および図１５（ｂ）に示すように、クリップＣＬＰを準備し、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１上とにわたって、クリップＣＬＰを搭載する。具体的には、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１とに跨るように、銀粒子を溶剤に含有させたペーストを介して、クリップＣＬＰを配置する。つまり、平面視において、半導体チップＣＨＰ１のエミッタ電極パッドと半導体チップＣＨＰ２のアノード電極パッドとリードＬＤ１の一部（リードポスト部）とに重なるように、ペーストを介して、クリップＣＬＰを配置する。
　このようにして、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１とに跨るように、ペーストを介して、クリップＣＬＰを配置した後、加熱処理（ベーク処理）を実施する。これにより、ペーストから溶剤成分が揮発して、無加圧の焼結構造のＡｇ層ＡＧＬが形成されることになる。つまり、この工程では、加圧処理は実施しないため、ペーストは、無加圧の焼結構造のＡｇ層ＡＧＬとなる。以上のことから、リードＬＤ１と半導体チップＣＨＰ２に形成されているアノード電極パッドと半導体チップＣＨＰ１に形成されているエミッタ電極パッドとが、無加圧の焼結構造のＡｇ層ＡＧＬを介して、クリップＣＬＰと電気的に接続されることになる。
　次に、半導体チップＣＨＰ１とリードＬＤ２とをワイヤＷで接続するワイヤボンディング工程を実施する。具体的には、図１６（ａ）および図１６（ｂ）に示すように、半導体チップＣＨＰ１の表面に形成されている信号電極パッドとリードフレームＬＦに形成されているリードＬＤ２（信号リード）とを、例えば、アルミニウムからなるワイヤＷで接続する。これにより、ワイヤボンディング工程が実施されることになる。このとき、本実施の形態では、リードＬＤ２が、クリップＣＬＰが接続されているリードＬＤ１と反対側に配置されているため、クリップＣＬＰによる干渉を考慮することなく、ワイヤボンディング工程を実施することができる。その後、治具ＪＧを取り外して、ワイヤボンディング工程を終了する。
　５．封止（モールド）工程
　続いて、図１７（ａ）および図１７（ｂ）に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、リードＬＤ１の一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰおよびワイヤＷを封止して、例えば、樹脂からなる封止体ＭＲを形成する。ここで、図６に示すように、本実施の形態では、チップ搭載部ＴＡＢの上面上から半導体チップＣＨＰ１の端部側面にわたって形成されている無加圧の焼結構造のＡｇ層ＡＧＬを覆うように封止体ＭＲが形成される。このとき、無加圧の焼結構造のＡｇ層ＡＧＬの密度は、加圧された焼結構造のＡｇ層ＡＧＬ（ＳＩＮ）の密度よりも低いため、無加圧の焼結構造のＡｇ層ＡＧＬ内の複数のＡｇ間（複数のＡｇ薄片の間）には、封止体ＭＲを構成する樹脂の一部が浸透する。
　なお、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図１７（ａ）では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。さらに、封止体ＭＲにおいては、リードＬＤ１が封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
　６．外装めっき工程
　その後、図示はしないが、リードフレームＬＦに設けられているタイバーを切断する。そして、封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ、リードＬＤ１の一部の表面、リードＬＤ２の一部の表面に導体膜であるメッキ層を形成する。すなわち、リードＬＤ１の封止体ＭＲから露出した部分、複数のリードＬＤ２の封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢの下面にメッキ層を形成する。
　７．マーキング工程
　次に、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
　８．個片化工程
　続いて、リードＬＤ１の一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、リードＬＤ１および複数のリードＬＤ２をリードフレームＬＦから分離する。これにより、本実施の形態における半導体装置を製造することができる。その後、リードＬＤ１および複数のリードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置が出荷される。以上のようにして、本実施の形態における半導体装置を製造することができる。
　＜実施の形態における半導体装置の製法上の特徴＞
　次に、本実施の形態における製法上の基本思想について説明する。本実施の形態における製法上の基本思想は、なるべく多孔質状態となっているＡｇ層の表面上に仮止材を形成しないようにしながら、タック性を有する仮止材を使用して、Ａｇ層上に搭載された半導体チップを固定することにある。すなわち、本実施の形態では、単に、多孔質状態となっているＡｇ層上に半導体チップを搭載すると、多孔質状態のＡｇ層にはタック性が存在しないため、半導体チップの位置ずれが生じやすくなることを考慮して、タック性を有する仮止材で半導体チップを固定することを考えている。ただし、本実施の形態では、多孔質状態となっているＡｇ層の表面上に仮止材を供給すると、仮止材が多孔質状態のＡｇ層に浸み込む（浸透する）ことにより、半導体チップの位置を保持するために寄与する仮止材の量が安定せず、これによって、半導体チップの位置ずれを効果的に抑制することはできないことを考慮している。さらに、本実施の形態では、半導体チップ搭載工程の後に実施される加熱工程および加圧工程によって、Ａｇ層に浸み込んだ仮止材の溶剤成分が揮発するが、揮発した溶剤成分のリークパスがなく、半導体チップの下層にトラップされてボイドの発生要因となることも考慮している。したがって、本実施の形態では、上述した点を考慮して、なるべく多孔質状態となっているＡｇ層の表面上に仮止材を形成しないようにしながら、タック性を有する仮止材を使用して、Ａｇ層上に搭載された半導体チップを固定するという基本思想を具現化する工夫を施している。
　本実施の形態では、上述した基本思想を実現するために、チップ搭載部と接触する部分を有するように仮止材を供給し、かつ、半導体チップの裏面の一部が仮止材と接触するように半導体チップをＡｇ層上に搭載するという特徴点を有している。これにより、本実施の形態によれば、仮止材全体をＡｇ層の表面上に形成することが回避されることから、仮止材全体をＡｇ層の表面上に形成する場合よりも、仮止材のＡｇ層への浸み込みを抑制することができる。この結果、本実施の形態によれば、仮止材のＡｇ層への浸み込みに起因する半導体チップの位置ずれやボイドの発生を抑制することができ、これによって、本実施の形態における半導体装置の信頼性を向上することができる。
　以下では、本実施の形態における特徴点を具現化した構成例について説明する。図１８は、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定されている状態を示す模式図である。特に、図１８（ａ）は、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定された状態を模式的に示す拡大平面図であり、図１８（ｂ）は、図１８（ａ）のＡ－Ａ線での断面図である。
　図１８（ａ）において、チップ搭載部ＴＡＢ上には、乾燥工程によって乾燥された多孔質状態のＡｇ層ＡＧＬが形成されており、このＡｇ層ＡＧＬ上に半導体チップＣＨＰ１が搭載されている。そして、平面視において、半導体チップＣＨＰ１の互いに交差する辺ＳＤ１と辺ＳＤ２との交点近傍領域から構成される角部ＣＮＲと重なる位置に仮止材ＴＡが形成されており、半導体チップＣＨＰ１の角部ＣＮＲと仮止材ＴＡとが接触するように半導体チップＣＨＰ１がＡｇ層ＡＧＬ上に搭載されている。具体的に、図１８（ａ）に示すように、半導体チップＣＨＰ１の角部ＣＮＲに対応する平面位置において、半導体チップＣＨＰ１の下層に形成されているＡｇ層ＡＧＬには、切り欠き部ＮＴ１が形成されている。そして、この切り欠き部ＮＴ１に仮止材ＴＡが形成されている。
　つまり、本実施の形態では、Ａｇ層ＡＧＬに切り欠き部ＮＴ１が形成されており、この切り欠き部ＮＴ１から露出するチップ搭載部ＴＡＢの上面上に仮止材ＴＡが形成されている。そして、切り欠き部ＮＴ１から露出するチップ搭載部ＴＡＢの上面上に接触するように形成された仮止材ＴＡと、Ａｇ層ＡＧＬ上に搭載された半導体チップとが接触している。したがって、半導体チップＣＨＰ１の表面からの平面視において、半導体チップＣＨＰ１の角部ＣＮＲは、Ａｇ層ＡＧＬと重なっておらず、この重なっていない領域を含むチップ搭載部ＴＡＢ上に仮止材ＴＡが形成されていることになる。
　これにより、図１８（ａ）および図１８（ｂ）に示す構成例によれば、チップ搭載部ＴＡＢと接触する部分を有するように仮止材ＴＡを供給し、かつ、半導体チップＣＨＰ１の裏面の一部が仮止材ＴＡと接触するように半導体チップＣＨＰ１をＡｇ層ＡＧＬ上に搭載するという本実施の形態における特徴点が実現されていることがわかる。特に、図１８（ａ）および図１８（ｂ）に示す構成例では、仮止材ＴＡがＡｇ層ＡＧＬの側面に接触しているが、Ａｇ層ＡＧＬの表面上にはまったく接触していないことから、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みを効果的に抑制することができる。この結果、図１８（ａ）および図１８（ｂ）に示す構成例によれば、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みに起因する半導体チップの位置ずれやボイドの発生を抑制する効果を大きくすることができる。
　ここで、仮止材ＴＡがＡｇ層ＡＧＬの側面に接触している場合、仮止材ＴＡの溶剤成分がＡｇ層ＡＧＬの側面から浸み込むことが考えられる。したがって、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みをさらに効果的に防止する観点からは、図１８（ａ）および図１８（ｂ）に示す構成例において、仮止材ＴＡがＡｇ層ＡＧＬの側面にも接触しないように構成することが望ましいと考えることができる。
　ただし、本実施の形態における基本思想は、これに限らず、仮止材ＴＡがＡｇ層ＡＧＬの側面に接触してもよい。なぜなら、この構成の場合、多少、ＡＧ層ＡＧＬへの浸み込みが発生すると考えられるが、仮止材全体をＡｇ層の表面上に形成する構成よりも、仮止材のＡｇ層へ浸み込み量を低減することができるからである。
　ここで、仮止材ＴＡがＡｇ層ＡＧＬの側面に接触している場合、仮止材ＴＡに含まれる溶剤成分のＡｇ層ＡＧＬの側面から浸み込み量をできるだけ低減して、半導体チップＣＨＰ１の位置を保持するために寄与する仮止材ＴＡの量を安定させることが重要である。このことから、仮止材ＴＡがＡｇ層ＡＧＬの側面に接触する場合には、仮止材ＴＡを供給する工程直後において、仮止材ＴＡとＡｇ層ＡＧＬの側面との接触面積はできるだけ小さい方が望ましい。例えば、仮止材ＴＡを供給する工程直後において、仮止材ＴＡのチップ搭載部ＴＡＢと接触している部分の面積は、仮止材ＴＡのＡｇ層ＡＧＬの側面と接触している部分の面積よりも大きいことが望ましい。また、仮止材ＴＡを供給する工程直後だけでなく、その後の半導体チップ搭載工程においても、仮止材ＴＡの量は安定していることが望ましいため、仮止材ＴＡのチップ搭載部ＴＡＢと接触している部分の面積は、仮止材ＴＡのＡｇ層ＡＧＬの側面と接触している部分の面積よりも大きいことが望ましい。
　なお、本実施の形態において、図１８（ｂ）に示すように、半導体チップＣＨＰ１の角部ＣＮＲは、Ａｇ層ＡＧＬと重なっておらず、この重なっていない領域を含むチップ搭載部ＴＡＢ上に仮止材ＴＡが形成されている。つまり、図１８（ａ）に示すように、Ａｇ層ＡＧＬに切り欠き部ＮＴ１が形成されている結果、切り欠き部ＮＴ１に対応して、半導体チップＣＨＰ１の角部ＣＮＲとチップ搭載部ＴＡＢとの間に隙間が形成され、この隙間に仮止材ＴＡが充填されていることになる（図１８（ｂ）参照）。したがって、図１８（ｂ）に示すように、チップ搭載工程において、半導体チップＣＨＰ１は、仮止材ＴＡによって固定されることになる。その後、Ａｇ層ＡＧＬを焼結構造のＡｇ層とするために、加熱工程および加圧工程が実施される。このとき、例えば、仮止材ＴＡが揮発性溶剤から形成されている場合、加熱工程および加圧工程を実施すると、仮止材ＴＡは揮発することになる。この結果、半導体チップＣＨＰ１の角部ＣＮＲとチップ搭載部ＴＡＢとの間の仮止材ＴＡが充填されていた場所に隙間が生まれる。この隙間には、例えば、図１９に示すように、その後の工程で実施される樹脂封止工程（モールド工程）によって、封止体ＭＲを構成する樹脂の一部が充填されることになる。つまり、仮止材ＴＡが揮発性溶剤から形成されている場合、図１９に示すように、モールド工程を実施した後、半導体チップＣＨＰ１の角部ＣＮＲとチップ搭載部ＴＡＢの上面との間に生じる隙間には、封止体ＭＲの一部が埋め込まれることになる。
　＜変形例１＞
　実施の形態における特徴点は、チップ搭載部と接触する部分を有するように仮止材を供給し、かつ、半導体チップの裏面の一部が仮止材と接触するように半導体チップをＡｇ層上に搭載するという点である。以下では、この特徴点を実現する構成の一例である変形例１について説明することにする。
　図２０は、本変形例１において、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定されている状態を示す模式図である。特に、図２０（ａ）は、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定された状態を模式的に示す拡大平面図であり、図２０（ｂ）は、図２０（ａ）のＡ－Ａ線での断面図である。
　本変形例１では、図２０（ａ）に示すように、半導体チップＣＨＰ１の角部ＣＮＲに対応する平面位置において、半導体チップＣＨＰ１の下層に形成されているＡｇ層ＡＧＬには、切り欠き部ＮＴ１が形成されている。そして、図２０（ｂ）に示すように、この切り欠き部ＮＴ２から露出するチップ搭載部ＴＡＢの上面上に仮止材ＴＡが形成され、さらに、仮止材ＴＡの一部は、Ａｇ層ＡＧＬの表面上にも形成されている。
　このように構成されている本変形例１においては、図１８（ａ）および図１８（ｂ）に示す実施の形態とは異なり、Ａｇ層ＡＧＬの表面上にも仮止材ＴＡの一部が形成されている。ただし、この場合であっても、仮止材ＴＡ全体をＡｇ層ＡＧＬの表面上に形成するものではないことから、仮止材ＴＡ全体をＡｇ層ＡＧＬの表面上に形成する場合よりも、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みを抑制することができる。この結果、本変形例１によれば、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みに起因する半導体チップＣＨＰ１の位置ずれやボイドの発生を抑制することができ、これによって、本実施の形態における半導体装置の信頼性を向上することができる。
　特に、本変形例１においては、仮止材ＴＡの一部がＡｇ層ＡＧＬの表面上に形成されているが、仮止材ＴＡの一部が形成されている領域は、Ａｇ層ＡＧＬの端部近傍領域である。このことから、たとえ、仮止材ＴＡに含まれる溶剤成分のＡｇ層ＡＧＬへの浸み込みが存在しても、浸み込んだ溶剤成分は、Ａｇ層ＡＧＬの端部側面から容易に揮発することができる結果、ボイドの発生は抑制される。
　ただし、本変形例１のように仮止材ＴＡの一部がＡｇ層ＡＧＬの表面に接触している場合、仮止材ＴＡに含まれる溶剤成分のＡｇ層ＡＧＬの表面からの浸み込み量をできるだけ低減して、半導体チップＣＨＰ１の位置を保持するために寄与する仮止材ＴＡの量を安定させることが重要である。このことから、仮止材ＴＡの一部がＡｇ層ＡＧＬの表面に接触する場合には、仮止材ＴＡを供給する工程直後において、仮止材ＴＡの一部とＡｇ層ＡＧＬの表面との接触面積はできるだけ小さい方が望ましい。例えば、仮止材ＴＡを供給する工程直後において、仮止材ＴＡのチップ搭載部ＴＡＢと接触している部分の面積（Ｓ１）は、仮止材ＴＡのＡｇ層ＡＧＬの表面と接触している部分の面積（Ｓ２）よりも大きいことが望ましい。なお、仮止材ＴＡを供給する工程直後だけでなく、その後の半導体チップ搭載工程においても、仮止材ＴＡの量は安定していることが望ましいため、仮止材ＴＡのチップ搭載部ＴＡＢと接触している部分の面積（Ｓ１）は、仮止材ＴＡのＡｇ層ＡＧＬの表面と接触している部分の面積（Ｓ２）よりも大きいことが望ましい。
　＜変形例２＞
　実施の形態における特徴点は、チップ搭載部と接触する部分を有するように仮止材を供給し、かつ、半導体チップの裏面の一部が仮止材と接触するように半導体チップをＡｇ層上に搭載するという点である。以下では、この特徴点を実現する構成の一例である変形例２について説明することにする。
　図２１は、本変形例２において、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定されている状態を示す模式図である。特に、図２１（ａ）は、チップ搭載部ＴＡＢ上に形成された仮止材ＴＡによって半導体チップＣＨＰ１が固定された状態を模式的に示す拡大平面図であり、図２１（ｂ）は、図２１（ａ）のＡ－Ａ線での断面図である。
　本変形例２では、図２１（ａ）に示すように、半導体チップＣＨＰ１の角部ＣＮＲに対応する平面位置において、半導体チップＣＨＰ１の下層に形成されているＡｇ層ＡＧＬには、切り欠き部が形成されていない。そして、図２１（ｂ）に示すように、Ａｇ層ＡＧＬは、半導体チップＣＨＰ１の角部ＣＮＲからはみ出す部分を有している。この結果、本変形例２では、チップ搭載部ＴＡＢの上面上に仮止材ＴＡが形成され、さらに、仮止材ＴＡの一部は、Ａｇ層ＡＧＬの表面上にも形成されている。
　このように構成されている本変形例２においては、図１８（ａ）および図１８（ｂ）に示す実施の形態とは異なり、Ａｇ層ＡＧＬの表面上にも仮止材ＴＡの一部が形成されている。特に、本変形例２では、仮止材ＴＡのチップ搭載部ＴＡＢと接触している部分の面積（Ｓ１）は、仮止材ＴＡのＡｇ層ＡＧＬの表面と接触している部分の面積（Ｓ２）よりも小さくなっている。ただし、この場合であっても、仮止材ＴＡ全体をＡｇ層ＡＧＬの表面上に形成するものではないことから、仮止材ＴＡ全体をＡｇ層ＡＧＬの表面上に形成する場合よりも、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みを抑制することができる。この結果、本変形例２によれば、仮止材ＴＡのＡｇ層ＡＧＬへの浸み込みに起因する半導体チップＣＨＰ１の位置ずれやボイドの発生を抑制することができ、これによって、本実施の形態における半導体装置の信頼性を向上することができる。
　特に、本変形例２においても、変形例１と同様に、仮止材ＴＡの一部がＡｇ層ＡＧＬの表面上に形成されているが、仮止材ＴＡの一部が形成されている領域は、Ａｇ層ＡＧＬの端部近傍領域である。このことから、たとえ、仮止材ＴＡに含まれる溶剤成分のＡｇ層ＡＧＬへの浸み込みが存在しても、浸み込んだ溶剤成分は、Ａｇ層ＡＧＬの端部側面から容易に揮発することができる結果、ボイドの発生は抑制される。
　なお、本変形例２においては、Ａｇ層ＡＧＬに切り欠き部が設けられておらず、Ａｇ層ＡＧＬは、半導体チップＣＨＰ１の角部ＣＮＲからはみ出す部分を有している。つまり、本変形例２によれば、平面視において、半導体チップＣＨＰ１の辺Ｓ１および辺Ｓ２から下層のＡｇ層ＡＧＬがはみ出しているだけでなく、半導体チップＣＨＰ１の角部ＣＮＲにおいても、下層のＡｇ層ＡＧＬがはみ出している。このことは、本変形例２の構成によれば、半導体チップＣＨＰ１の角部ＣＮＲにおいても、図６に示す構造が実現されていることを意味する。そして、図６に示す構造によれば、半導体チップＣＨＰ１への応力集中を抑制することができることから、応力集中が生じやすい半導体チップＣＨＰ１の角部ＣＮＲに図６に示す構造を適用している本変形例２によれば、半導体チップＣＨＰ１の角部における応力集中を抑制できる効果が得られる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　ＡＧＬ　Ａｇ層
　ＣＨＰ１　半導体チップ
　ＣＨＰ２　半導体チップ
　ＬＤ１　リード
　ＬＤ２　リード
　ＬＦ　リードフレーム
　ＰＳＴ１　ペースト
　ＴＡ　仮止材
　ＴＡＢ　チップ搭載部

Claims (19)

  1. 　（ａ）チップ搭載部と、複数のリードと、を有するリードフレームを準備する工程と、
    　（ｂ）第１溶剤に複数の第１Ａｇの薄片が含有された第１ペーストを前記チップ搭載部上に供給する工程と、
    　（ｃ）前記第１ペーストを加熱することにより前記ペースト中の前記第１溶剤を揮発させ、前記チップ搭載部上に第１Ａｇ層を形成する工程と、
    　（ｄ）第１電極パッドが形成された表面と、前記表面とは反対側の面であって、第２電極が形成された裏面と、を有する半導体チップを前記チップ搭載部上の前記第１Ａｇ層上に搭載する工程と、
    　（ｅ）前記（ｄ）工程の後、前記半導体チップに熱と圧力とを加え、前記半導体チップの前記第２電極と前記第１Ａｇ層とを電気的に接続する工程と、を有し、
    　前記（ｄ）工程は、
    　（ｄ１）前記チップ搭載部と接触するように第１材料を供給する工程と、
    　（ｄ２）前記半導体チップの前記裏面の一部が前記第１材料と接触するように前記半導体チップを前記第１Ａｇ層上に搭載する工程と、を含む、半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記半導体チップの前記裏面は、第１辺と、前記第１辺と交差する第２辺と、前記第１辺と前記第２辺とから構成された第１角部を有し、
    　前記（ｄ２）工程は、前記半導体チップの前記第１角部が前記第１材料と接触するように前記半導体チップを前記第１Ａｇ層上に搭載する、半導体装置の製造方法。
  3. 　請求項１に記載の半導体装置の製造方法において、
    　前記（ｄ１）工程の後、前記第１材料の前記チップ搭載部と接触している部分の面積は、前記第１材料の前記第１Ａｇ層と接触している部分の面積よりも大きい、半導体装置の製造方法。
  4. 　請求項１に記載の半導体装置の製造方法において、
    　前記（ｅ）工程の後、前記第１材料は、前記チップ搭載部上に残存していない、半導体装置の製造方法。
  5. 　請求項４に記載の半導体装置の製造方法において、
    　前記第１材料は、揮発性の材料である、半導体装置の製造方法。
  6. 　請求項１に記載の半導体装置の製造方法において、
    　（ｆ）前記（ｅ）工程の後、第２溶剤に複数の第２Ａｇの薄片が含有された第２ペーストを前記半導体チップの前記第１電極パッド、および前記複数のリードの内の第１リードの一部に供給する工程と、
    　（ｇ）前記（ｆ）工程の後、前記第１電極パッド上の前記第２ペーストと、前記第１リード上の前記第２ペーストと、に接触するように導体板を前記半導体チップと前記第１リード上とに搭載する工程と、
    　（ｈ）前記（ｇ）工程の後、前記第２ペーストを加熱し、前記第２ペースト中の前記第２溶剤を揮発させることにより第２Ａｇ層を形成し、前記導体板を前記第２Ａｇ層を介して前記半導体チップの前記第１電極パッドと前記第１リードとに電気的に接続させる工程と、をさらに有する、半導体装置の製造方法。
  7. 　請求項１に記載の半導体装置の製造方法において、
    　前記半導体チップは、絶縁ゲートバイポーラトランジスタを含み、
    　前記第１電極パッドは、前記絶縁ゲートバイポーラトランジスタのエミッタ電極であり、
    　前記第２電極は、前記絶縁ゲートバイポーラトランジスタのコレクタ電極である、半導体装置の製造方法。
  8. 　第１電極パッドが形成された表面と、前記表面とは反対側の面であって、第２電極が形成された裏面と、を有する半導体チップと、
    　前記半導体チップが搭載された第１主面と、前記第１主面とは反対側の面である第２主面と、を有するチップ搭載部と、
    　導体板を介して前記半導体チップの前記第１電極パッドと電気的に接続された第１リードと、
    　前記半導体チップと、前記導体板と、を樹脂封止する封止体と、を有し、
    　前記半導体チップの前記第２電極は、複数の第１Ａｇの薄片で形成された第１Ａｇ層を介して前記チップ搭載部の前記第１主面と電気的に接続され、
    　前記半導体チップの前記表面からの平面視において、前記第１Ａｇ層の前記半導体チップと重なっている第１部分の第１Ａｇの密度は、前記第１Ａｇ層の前記半導体チップと重なっていない第２部分の第１Ａｇの密度よりも高い、半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記半導体チップの前記裏面は、前記第１Ａｇ層と電気的に接続されていない部分を有する、半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記半導体チップの前記裏面の前記第１Ａｇ層と電気的に接続されていない部分と前記チップ搭載部の前記第１主面との間には、前記封止体の一部が配置されている、半導体装置。
  11. 　請求項８に記載の半導体装置において、
    　前記半導体チップの前記裏面は、第１辺と、前記第１辺と交差する第２辺と、前記第１辺と前記第２辺とから構成された第１角部を有し
    　前記半導体チップの前記表面からの平面視において、前記半導体チップの前記第１角部は、前記第１Ａｇ層と重なっていない、半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記半導体チップの前記第１角部と前記チップ搭載部の前記第１主面との間には、前記封止体の一部が配置されている、半導体装置。
  13. 　請求項８に記載の半導体装置において、
    　前記第１Ａｇ層の前記第２部分の前記複数の第１Ａｇ間には、前記封止体の一部が浸透している、半導体装置。
  14. 　請求項８に記載の半導体装置において、
    　前記第１Ａｇ層の前記第２部分は、前記第１Ａｇ層の前記第１部分よりもその厚さが厚い部分を有する、半導体装置。
  15. 　請求項８に記載の半導体装置において、
    　前記チップ搭載部の前記第１主面上には、前記第１Ａｇ層と電気的に接続されたメッキ層が形成されている、半導体装置。
  16. 　請求項１５に記載の半導体装置において、
    　前記メッキ層は、Ａｇメッキ層であり、前記Ａｇメッキ層のＡｇの密度は、前記第１Ａｇ層の前記第１部分の前記第１Ａｇの密度よりも高い、半導体装置。
  17. 　請求項８に記載の半導体装置において、
    　前記導体板は、複数の第２Ａｇの薄片で形成された第２Ａｇ層を介して前記半導体チップの前記第１電極パッドと前記第１リードとに電気的に接続されている、半導体装置。
  18. 　請求項８に記載の半導体装置において、
    　前記半導体チップの前記裏面には、前記第１Ａｇ層と電気的に接続されたＡｕ膜が形成されている、半導体装置。
  19. 　請求項８に記載の半導体装置において、
    　前記半導体チップは、絶縁ゲートバイポーラトランジスタを含み、
    　前記第１電極パッドは、前記絶縁ゲートバイポーラトランジスタのエミッタ電極と電気的に接続され、
    　前記第２電極は、前記絶縁ゲートバイポーラトランジスタのコレクタ電極と電気的に接続されている、半導体装置。
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