WO2017010040A1 - 窒化物半導体装置 - Google Patents

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semiconductor layer
layer
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gate
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安史 樋口
真一 星
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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present disclosure relates to a nitride semiconductor device using a nitride semiconductor such as gallium nitride (hereinafter referred to as GaN).
  • a nitride semiconductor such as gallium nitride (hereinafter referred to as GaN).
  • Patent Document 1 discloses a technique for realizing normally-off and low on-resistance in a nitride semiconductor device having a plurality of channels.
  • a natural super junction structure hereinafter referred to as an NSJ structure
  • an NSJ structure is formed by repeatedly forming a heterojunction of an AlGaN layer and a GaN layer on the GaN layer.
  • the first gate structure portion that reaches the lowermost AlGaN layer in the NSJ structure and the second gate structure portion that reaches the upper AlGaN layer are sandwiched between the first gate structure portion and the second gate structure portion.
  • a source region and a drain region composed of n-type regions are arranged.
  • the gate structure has a MOS structure. And, since the electrostatic potential of the first gate electrode and the gate insulating film provided in the first gate structure part is lower than the conduction band of the heterojunction of the GaN layer and the AlGaN layer, there is no carrier at the heterointerface, Normally-off operation is performed. In addition, by providing a plurality of heterojunctions, the amount of two-dimensional electron gas (hereinafter referred to as 2DEG) generated can be increased, and the on-resistance can be reduced. A desired off breakdown voltage can be obtained by the polarization effect regardless of the number of stacked heterojunctions.
  • 2DEG two-dimensional electron gas
  • the gate structure portion of the MOS structure is used in order to perform the normally-off operation.
  • the gate-drain distance Lgd is increased.
  • the electric field strength must be less than 3 MV / cm. For this reason, the resistance of the portion cannot be sufficiently lowered, and the on-resistance may be increased.
  • the gate structure portion has a channel mobility that is about an order of magnitude lower than the portion where 2DEG is formed, and the effect on the on-resistance due to the increase in the gate length Lg is large.
  • each 2DEG layer generated in each of the heterojunction layers has a sufficient electron concentration, two-dimensional hole gas (hereinafter referred to as 2DHG) is also generated.
  • 2DHG two-dimensional hole gas
  • the nitride semiconductor device includes a lateral switching device.
  • the switching device includes a substrate, a channel formation layer, a source region, a drain region, and a gate region.
  • the substrate is made of a semi-insulator or a semiconductor.
  • the first nitride semiconductor layer constituting the electron transit layer is formed on the substrate, and the forbidden band width is larger than that of the first nitride semiconductor layer on the first nitride semiconductor layer.
  • Heterojunction comprising at least one second nitride semiconductor layer having a large electron supply section and at least one third nitride semiconductor layer having a forbidden band width smaller than that of at least one second nitride semiconductor layer The structure is stacked.
  • the source region and the drain region are arranged so as to be separated from each other in one plane direction of the substrate, and are formed so as to reach the first nitride semiconductor layer from the surface of the channel formation layer.
  • the gate region is disposed between the source region and the drain region, and is configured by a p-type semiconductor layer.
  • the switching device induces a two-dimensional electron gas carrier on the first nitride semiconductor layer side at the interface between the first nitride semiconductor layer and the at least one second nitride semiconductor layer, and at least one second A two-dimensional hole gas is induced between the nitride semiconductor layer and at least one third nitride semiconductor layer located above the at least one second nitride semiconductor layer, and a source region, a drain region, Current is passed between The gate region is divided into a plurality of portions in the direction perpendicular to the arrangement direction of the source region and the drain region in the planar direction of the substrate.
  • a depletion state without electrons and holes can be achieved in the off state.
  • This state is a current interruption state, that is, a blocking state, and no current flows even when a high voltage is applied to the drain region.
  • the ON state the region other than the gate region and the vicinity thereof is filled with high-density 2DEG electrons. For this reason, the on-state is brought into conduction between the source and the drain while the on-resistance is sufficiently low. At this time, since the current flows through the 2DEG layer having a very low efficiency and not the high resistivity MOS structure channel, the on-resistance can be reduced as compared with the MOS structure.
  • FIG. 1 is a cross-sectional perspective view of a nitride semiconductor device according to a first embodiment of the present disclosure
  • FIG. 2 is a cross-sectional view showing the state of charges accumulated at the interface between a GaN layer, an AlGaN layer, and a GaN layer when turned off on the II-II ′ line in FIG. 1
  • FIG. 2 is a cross-sectional view showing the state of charges accumulated at the interface of a GaN layer, an AlGaN layer, and a GaN layer when turned on on the II-II ′ line of FIG.
  • FIG. 6A is a cross-sectional view showing a state of charges accumulated at the interface between the GaN layer, the AlGaN layer, and the GaN layer at the time of ON, on the VIB-VIB ′ line in FIG. 6A;
  • FIG. 6A is a cross-sectional view showing a state of charges accumulated at the interface between the GaN layer, the AlGaN layer, and the GaN layer at the time of ON, on the VIB-VIB ′ line in FIG. 6A;
  • FIG. 6 is a cross-sectional perspective view of a nitride semiconductor device according to a fourth embodiment of the present disclosure. It is a cross-sectional perspective view of a nitride semiconductor device according to a fifth embodiment of the present disclosure, FIG. 9 is a cross-sectional perspective view of a nitride semiconductor device according to a sixth embodiment of the present disclosure; FIG. 10 is an equivalent circuit diagram of the nitride semiconductor device shown in FIG. 9.
  • the nitride semiconductor device includes a horizontal switching element.
  • the switching element is configured by forming a plurality of symmetrically laid out layouts with the left end of FIG. 1 as the center line. .
  • This switching element is configured as follows with the left-right direction in FIG. 1 as the x direction, the depth direction as the y direction, and the up and down direction as the z direction.
  • the lateral switching element uses a compound semiconductor substrate having a structure in which a GaN layer 2, an AlGaN layer 3, and a GaN layer 4 are sequentially laminated in the z direction on a surface parallel to the xy plane of the substrate 1. Is formed.
  • the GaN layers 2 and 4 constitute an electron transit layer, and correspond to first and third nitride semiconductor layers, respectively.
  • the AlGaN layer 3 is composed of Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • the AlGaN layer 3 is larger in the forbidden band than the first and third nitride semiconductor layers and constitutes an electron supply unit, and corresponds to the second nitride semiconductor layer.
  • the heterojunction structure formed by the GaN layer 2, the AlGaN layer 3, and the GaN layer 4 is used as a channel formation layer, and a 2DEG carrier is formed on the GaN layer 2 side of the GaN / AlGaN interface between the GaN layer 2 and the AlGaN layer 3 by a piezoelectric effect and a polarization effect. Induces.
  • the substrate 1 is made of a semiconductor material such as Si (111).
  • a buffer layer 1 a is formed on the substrate 1.
  • the GaN layer 2 corresponding to the first GaN layer is formed on the buffer layer 1a, and the AlGaN layer 3 and the GaN layer 4 corresponding to the second GaN layer are further stacked on the GaN layer 2.
  • a structure is formed.
  • the substrate 1 is made of Si (111), but it may be formed of a semi-insulating substrate such as SiC, a sapphire substrate, or AlN.
  • the buffer layer 1a is formed as necessary in order to improve the crystallinity of the GaN layer 2, and is composed of an AlGaN-GaN superlattice layer or the like.
  • the crystallinity here means defects or dislocations in the GaN layer 2 and affects the electrical and optical characteristics.
  • the buffer layer 1a need not be formed.
  • the GaN layer 2, the AlGaN layer 3, and the GaN layer 4 are formed by heteroepitaxial growth, for example.
  • the thickness of each layer one or more pairs of 2DEG and 2DHG, the same number of positive and negative polarization charges (that is, + polarization and ⁇ polarization) are generated, and even when depleted as a whole, there are almost neutral conditions. The thickness is satisfied.
  • a positive polarization charge is generated at the boundary position between the GaN layer 2 and the AlGaN layer 3, and a negative polarization charge is generated at the boundary position between the AlGaN layer 3 and the GaN layer 4.
  • 2DEG is formed in the GaN layer 2 in the vicinity of the boundary position between the GaN layer 2 and the AlGaN layer 3 and is paired therewith.
  • 2DHG is formed in the GaN layer 4 in the vicinity of the boundary position between the AlGaN layer 3 and the GaN layer 4.
  • the film thickness of the AlGaN layer 3, that is, the dimension in the z direction is set to 10 nm or more and 200 nm or less, preferably 30 nm or more and 120 nm or less. If the film thickness of the AlGaN layer 3 is less than 10 nm, the 2DEG surface density is smaller than 8 ⁇ 10 12 cm ⁇ 2 , which increases the on-resistance of the device. On the other hand, when the film thickness of the AlGaN layer 3 exceeds 200 nm, the dislocation density accompanying strain relaxation increases, resulting in a large variation in device characteristics, causing an extreme decrease in manufacturing yield. Typically, the defect density is 1 ⁇ 10 11 cm ⁇ 2 or more. In addition, it is preferable that the film thickness of the AlGaN layer 3 is 30 nm or more and 120 nm or less because the essential problems of the above materials do not occur and the density of 2DEG is low and the defect density is low.
  • the thickness of the GaN layer 4 formed on the AlGaN layer 3 needs to be designed in the same film thickness range as described above for the same reason. Particularly in the range of 40 nm to 100 nm, 2DHG is formed in the same order as 2DEG at the GaN / AlGaN interface paired with the interface where 2DEG and 2DEG are formed. It becomes easier and more preferable.
  • the film thickness ratio AlGaN / GaN between the AlGaN layer 3 and the GaN layer 4 is AlGaN / GaN ⁇ 5, and preferably AlGaN / GaN ⁇ 2.
  • the film thickness ratio AlGaN / GaN exceeds 5
  • the AlGaN layer 3 is lattice-relaxed, and 2DEG and 2DHG are not effectively generated, resulting in high resistance.
  • the film thickness ratio AlGaN / GaN is 1 ⁇ 2 or more and 2 or less
  • an AlGaN / GaN laminated structure is formed without taking over the lattice constant of the lowermost GaN and remarkably relaxing the strain, and the dislocation and defect density are 1 ⁇ 10 11 cm ⁇ 2 is preferable because it can be kept low.
  • the specific resistance value of the compound semiconductor substrate may be arbitrarily adjusted according to the impurity concentration of each layer constituting the compound semiconductor substrate according to the characteristics of the target device.
  • a recess 5 having a depth that does not reach the substrate 1 is formed while reaching from the surface of the compound semiconductor substrate to the most substrate-side layer of the channel forming layer, that is, the lowermost GaN layer 2.
  • a plurality of the recesses 5 are formed at regular intervals in the y direction, in other words, periodically.
  • Each recess 5 has a quadrangular prism shape in which the cross-sectional shape in the xy plane is a quadrangle, and two opposite sides are parallel to the x direction and the y direction.
  • a p + -GaN layer 6 composed of a p-type semiconductor layer constituting a gate is formed in each recess 5.
  • the p + -GaN layer 6 is also periodically arranged at equal intervals in the y direction, like the recess 5.
  • the p + -GaN layer 6 is provided with the gate region divided into a plurality in the y direction.
  • the impurity concentration of the p + -GaN layer 6 is set to 1 ⁇ 10 18 cm ⁇ 3 or more, for example.
  • the gate-source distance Lgs between the p + -GaN layer 6 and the n + -GaN layer 9 constituting the source region described later is The sum of the lengths Lgx of the p + -GaN layer 6 in the x direction, that is, Lgs + Lgx or less is set.
  • the ratio of the gate interval W to the distance Lgs + Lgx is set to 0.25 to 1. For example, when the distance Lgs + Lgx is 2 ⁇ m, the gate interval W is set to 0.5 to 2 ⁇ m.
  • n + -GaN layers 9 and 10 formed of n-type semiconductor layers constituting a source region and a drain region are provided.
  • the n + -GaN layers 9 and 10 are both formed at positions away from the p + -GaN layer 6 and extend in the y direction.
  • the device breakdown voltage is determined by the gate-drain distance Lgd, but the dimension design may be performed in accordance with the desired device breakdown voltage.
  • a gate electrode, a source electrode, and a drain electrode (not shown) are formed on the p + -GaN layer 6 and the n + -GaN layers 9 and 10, and these electrodes are connected to the p + -GaN layer 6 and the n + -layer. -Ohmic contact with the GaN layers 9, 10.
  • the nitride semiconductor device including the lateral switching element according to the present embodiment is configured.
  • the horizontal switching element configured as described above operates as follows.
  • the off state will be described with reference to FIG.
  • the gate voltage Vg applied to the p + -GaN layer 6 is a negative voltage, that is, when the gate voltage Vg is increased more negatively than the source region or the drain region
  • the 2DHG holes are gated according to the gate voltage Vg. Reduced by being sucked out of the area. At the same time, 2DEG electrons are sucked out of the source region and the drain region and similarly reduced.
  • the negative voltage of the gate voltage Vg is increased, as shown in FIG. 2, a depletion state without electrons and holes is obtained.
  • This state is a current interruption state, that is, a blocking state, and no current flows even when a high voltage is applied to the drain region.
  • the on state will be described with reference to FIG. If p + -GaN layer 6 with respect to the gate voltage Vg is not applied, except near the gate region constituted by p + -GaN layer 6, an electron dense 2DEG 3 Is filled with. For this reason, the on-state is brought into conduction between the source and the drain while the on-resistance is sufficiently low. At this time, since the current flows through the 2DEG layer having a very low efficiency and not the high resistivity MOS structure channel, the on-resistance can be reduced as compared with the MOS structure.
  • the gate interval W may be set based on the sum of the gate-source distance Lgs and the x-direction length Lgx of the p + -GaN layer 6, that is, Lgs + Lgx, and can be set to a relatively wide interval.
  • the ineffective area where current cannot flow can be narrowed, and the increase in resistance at that portion can be minimized. Therefore, the on-resistance can be further reduced.
  • a nitride semiconductor device capable of achieving a lower on-resistance while ensuring a high blocking breakdown voltage can be obtained.
  • the gate-drain distance Lgd can be shortened most when the electric field is uniform. Since the electric field can be made uniform in this way, the gate-drain distance Lgd is shortened, and the resistance component can be lowered accordingly, so that the on-resistance can be further reduced. .
  • the gate region is divided into a plurality, and the gate interval W is set to the sum of the gate-source distance Lgs and the x-direction length Lgx of the p + -GaN layer 6, that is, Lgs + Lgx or less. .
  • the gate interval W is set to the sum of the gate-source distance Lgs and the x-direction length Lgx of the p + -GaN layer 6, that is, Lgs + Lgx or less.
  • the gate region is not a semiconductor structure having only a gate insulating film, that is, not a MOS structure, the gate-drain distance Lgd can be shortened without being limited by the insulating film life in the off state. Therefore, the on-resistance can be further reduced.
  • the gate region has a structure made only of a semiconductor in this way, holes can enter and exit. Therefore, excessive holes are not accumulated in the vicinity of the gate region at the time of off, and a high electric field is not generated, so that it is possible to prevent the breakdown voltage from being deteriorated.
  • a compound semiconductor substrate having a structure in which a GaN layer 2, an AlGaN layer 3, and a GaN layer 4 are sequentially laminated on the surface of a substrate 1 made of Si (111) via a buffer layer 1a is prepared.
  • a GaN layer 2, an AlGaN layer 3 and a GaN layer 4 are formed on the surface of the substrate 1 by MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy: It is formed by a molecular beam epitaxy method or the like.
  • Step shown in FIG. 4B After forming a mask 20 composed of an oxide film (SiO 2 ) or a nitride film (SiN) on the surface of the GaN layer 4, the mask 20 is patterned to open a region where the p + -GaN layer 6 is to be formed. .
  • the mask 20 is patterned using the resist. Thereafter, by performing a dry etching process using the mask 20, the AlGaN layer 3 and the GaN layer 4 are etched, and the recess 5 reaching the GaN layer 2 located at the lowermost layer is formed.
  • the GaN layer is selectively epitaxially grown (hereinafter referred to as selective epi) while the surface of the AlGaN layer 3 is covered with the mask 20.
  • the p + -GaN layer 6 is selectively epitaxially buried so as to fill the recess 5 up to the position of the GaN layer 4 located on the outermost surface.
  • the p + -GaN layer 6 can be formed only in the recess 5.
  • a mask 21 is newly formed on the mask 20 or after the mask 20 is removed, and the masks 20 and 21 are patterned to open the masks 20 and 21 in regions where the n + -GaN layers 9 and 10 are to be formed.
  • the mask 21 is made of, for example, the same material as the mask 20 and is patterned by the same method as the mask 20. Then, by performing a dry etching process using the masks 20 and 21, the AlGaN layer 3 and the GaN layer 4 are etched to form the recesses 7 and 8 reaching the GaN layer 2 located at the lowest layer.
  • the GaN layer is selectively epitaxialized with the mask 21 covering the surface of the GaN layer 4.
  • n + -GaN layers 9 and 10 are formed so as to fill the recesses 7 and 8 up to the position of the GaN layer 4 located on the outermost surface.
  • the n + -GaN layers 9 and 10 are formed by selective epi, these can be formed only in the recesses 7 and 8.
  • an interlayer insulating film is formed so as to cover the p + -GaN layer 6 and the n + -GaN layers 9 and 10 after removing the masks 20 and 21, and then the interlayer insulation is formed.
  • An interlayer insulating film forming step of forming a contact hole by patterning the film is performed. Further, an electrode formation process is performed in which a gate electrode, a source electrode, and a drain electrode are formed through the contact hole.
  • a structure in which a plurality of sets of structures in which an AlGaN layer 3 and a GaN layer 4 are laminated on a GaN layer 2 formed on the surface of a substrate 1 is repeatedly formed.
  • the thickness of the AlGaN layer 3 provided in each set is set to 10 nm or more and 200 nm or less, preferably 30 nm or more and 120 nm or less.
  • a channel forming layer is configured by a heterojunction structure including a plurality of sets of AlGaN layers 3 and GaN layers 4.
  • the piezo effect and polarization are applied to the GaN layer 2 side of the GaN / AlGaN interface between the GaN layer 2 and the AlGaN layer 3 and to the GaN layer 4 side of the GaN / AlGaN interface by the GaN layer 4 and the AlGaN layer 3 of each layer.
  • the effect induces 2DEG carriers.
  • a set of the AlGaN layer 3 and the GaN layer 4 is added to the first embodiment and stacked.
  • a positive polarization charge and 2DEG are generated at the boundary between the GaN layer 4 located in the lower layer and the added AlGaN layer 3, and negative at the boundary between the added AlGaN layer 3 and the GaN layer 4.
  • Polarization charge and 2DHG are generated. Even when a larger number of sets are stacked, positive and negative polarization charges, 2DEG, and 2DHG are similarly generated at the boundary between the layers.
  • the on-resistance is reduced almost in inverse proportion to the number of layers of 2DEG carriers, the on-resistance can be further reduced by generating 2DEG carriers in a plurality of layers.
  • the on-resistance can be further reduced as the number of sets in which the GaN layer 2 and the AlGaN layer 3 are repeated is increased.
  • FIG. 1 A third embodiment of the present disclosure will be described.
  • the configuration of the p + -GaN layer 6 constituting the gate region is changed with respect to the first and second embodiments.
  • the present embodiment is the same as the first and second embodiments, only the parts different from the first and second embodiments will be described.
  • the configuration of the p + -GaN layer 6 is changed as an example with respect to the first embodiment, but the same structure can be applied to the second embodiment.
  • the p + -GaN layer 6 has a structure that reaches the lowest AlGaN layer 3 but does not reach the GaN layer 2. As described above, in this embodiment, the p + -GaN layer 6 is formed up to the middle of the lowermost AlGaN layer 3.
  • the p + -GaN layer 6 is formed to the middle of the AlGaN layer 3 located on the lowermost layer side, but the same effect can be obtained by a structure formed to the middle of the GaN layer 4 thereon. Can do.
  • the p + -GaN layer 6 reaches the lowest AlGaN layer 3 but does not reach the GaN layer 2, that is, at a position above the middle of the thickness of the AlGaN layer 3.
  • the structure is formed.
  • the p + -GaN layer 6 has a continuous structure in the y direction, and the source region and the drain region are separated.
  • the gate region constituted by the continuous p + -GaN layer 6 prevents the electric field in the drain region from entering the gate region. For this reason, the electric field interruption effect can be further increased than in the third embodiment.
  • the 2DEG is blocked by the p + -GaN layer 6, so that the set of the AlGaN layer 3 and the GaN layer 4 is 1 I just need a pair.
  • the p + -GaN layer 6 has a continuous structure in the y direction, and the p + -GaN layer 6 is disposed on the uppermost GaN layer 4. .
  • a MOS structure is provided between the gate region and the source region. Specifically, a recess 30 having a depth that does not reach the substrate 1 is formed from the surface of the compound semiconductor substrate, reaching the layer on the most substrate 1 side of the channel formation layer, that is, the lowermost GaN layer 2. Has been.
  • a gate electrode (hereinafter referred to as a MOS gate) 32 is formed in the recess 30 via a gate insulating film 31.
  • the gate region composed of the p + -GaN layer 6 is fixed at the potential of the source region, for example, the ground potential.
  • MOS structure is provided between the gate region and the source region. Accordingly, when no voltage is applied to the MOS gate 32, the current path by 2DEG can be cut off by the MOS structure, and normally-off can be realized more reliably.
  • the following operation is performed because the gate region is fixed at the potential of the source region. For this reason, even if the MOS structure is provided, a high voltage can be prevented from being applied to the MOS structure.
  • the potential between the MOS structure and the gate region rises. This corresponds to a state in which a negative voltage is applied to the p + -GaN layer 6 constituting the gate region relative to this potential, and when the negative voltage becomes equal to or lower than the threshold voltage Vth, p + -GaN.
  • the gate region of layer 6 is cut off.
  • the MOSFET 100 by the MOS gate 32 and the FET 200 by the gate of the p + -GaN layer 6 are arranged in series.
  • the electric field in the vicinity of the MOS structure can be kept low. Since no high voltage is applied to the gate insulating film in the MOS structure, it is not necessary to increase the gate-drain distance Lgd in consideration of the life of the gate insulating film. Therefore, the gate-drain distance Lgd can be shortened, the resistance component can be lowered, and the on-resistance can be reduced. Further, in the MOS structure, since it is not necessary to increase the gate length Lg in order to ensure the current interruption, it is possible to reduce the adverse effect on the on-resistance due to the provision of the MOS structure.
  • the holes at the turn-off time are absorbed by the gate region formed of the p + -GaN layer 6, it is possible to suppress the generation of a high electric field due to the accumulation of holes at the time of the off-state, thereby realizing a high blocking voltage. Is possible.
  • the dimensions of the structure of the nitride semiconductor device described in each of the above embodiments, the manufacturing method, and the like are merely examples.
  • the n + -GaN layers 9 and 10 may be formed by Si ion implantation.
  • the contact resistance can be reduced because the 2DEG layer and the n + -GaN layers 9 and 10 overlap each other.
  • the n + -GaN layers 9 and 10 are formed by simple ion implantation as compared with selective epi, the manufacturing process can be simplified.
  • the source region and the drain region are configured by the n + -GaN layers 9 and 10, but a structure in which these are replaced by Schottky electrodes may be employed.
  • a structure in which these are replaced by Schottky electrodes may be employed.
  • the first and third nitride semiconductor layers and the second nitride semiconductor layer constituting the channel forming layer are constituted by the GaN layers 2 and 4 and the AlGaN layer 3, respectively.
  • the channel forming layer is constituted by the first and third nitride semiconductor layers and the second nitride semiconductor layer having a larger forbidden band than this, Other materials may be used.

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Abstract

窒化物半導体装置は、基板（１）と、チャネル形成層と、ソース領域（９）およびドレイン領域（１０）と、ゲート領域（６）と、を有する横型のスイッチングデバイスを備える。ソース領域およびドレイン領域は、基板の平面方向の一方向において、互いに離されて配置されている。ゲート領域は、ソース領域とドレイン領域との間に配置され、ｐ型半導体層によって構成される。ゲート領域は、基板の平面方向において、ソース領域およびドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられている。これにより、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることができる。

Description

窒化物半導体装置 関連出願の相互参照
　本出願は、２０１５年７月１４日に出願された日本出願番号２０１５－１４０８２５号に基づくもので、ここにその記載内容を援用する。
　本開示は、窒化ガリウム（以下、ＧａＮという）等の窒化物半導体を用いた窒化物半導体装置に関するものである。
　従来、特許文献１に、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術が開示されている。具体的には、ＧａＮ層の上にＡｌＧａＮ層とＧａＮ層とによるヘテロ接合体を繰り返し形成した構造とすることでナチュラルスーパージャンクション構造（以下、ＮＳＪ構造という）を形成している。そして、ＮＳＪ構造における最下層のＡｌＧａＮ層に達する第１ゲート構造部と、それよりも上層のＡｌＧａＮ層まで達する第２ゲート構造部を備えると共に、第１ゲート構造部および第２ゲート構造部を挟んだ両側にｎ型領域にて構成されるソース領域およびドレイン領域を配置している。
　このように構成された窒化物半導体装置では、ゲート構造部がＭＯＳ構造とされている。そして、第１ゲート構造部に備えられる第１ゲート電極とゲート絶縁膜の静電ポテンシャルがＧａＮ層およびＡｌＧａＮ層のヘテロ接合体の伝導帯より低くなっていることから、ヘテロ界面のキャリアが無くなり、ノーマリオフ動作が行われる。また、複数層のヘテロ接合を備えることで２次元電子ガス（以下、２ＤＥＧという）の生成量を多くでき、オン抵抗を低減することが可能となる。そして、分極効果によってヘテロ接合体の積層数にかかわらず所望のオフ耐圧を得ることができる。
特開２０１３－９８２８４号公報
　しかしながら、上記のように構成される窒化物半導体装置では、ノーマリオフ動作を行うためにＭＯＳ構造のゲート構造部としているが、ゲート絶縁膜の寿命を確保するためにゲート－ドレイン間距離Ｌｇｄを長くして電界を下げる必要がある、例えば、ゲート絶縁膜の寿命を考慮すると３ＭＶ／ｃｍ未満の電界強度にしなければならない。このため、その部分の抵抗を十分に下げることができず、オン抵抗が高くなる可能性がある。
　また、ゲート絶縁膜の寿命を満足する電界でも、電界としては高いため、電流遮断性を確保するにはゲート長Ｌｇを長くする必要がある。ゲート構造部は２ＤＥＧが形成される部分と比較してチャネル移動度が約１桁低く、ゲート長Ｌｇを長くすることによるオン抵抗への影響は大きい。
　また、複数層のヘテロ接合それぞれに発生させられる各２ＤＥＧ層を十分な電子濃度とすると、同時に２次元ホールガス（以下、２ＤＨＧという）も発生する。ところが、ＭＯＳ構造ではホールの出し入れができないため、オフ時にホールがゲート横に溜まって高電界が発生し、高阻止耐圧の実現が困難になる可能性がある。
　本開示は上記点に鑑みて、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることが可能な窒化物半導体装置を提供することを目的とする。
　本開示の一態様によれば、窒化物半導体装置は、横型のスイッチングデバイスを備える。スイッチングデバイスは、基板と、チャネル形成層と、ソース領域と、ドレイン領域と、ゲート領域と、を有する。基板は、半絶縁体もしくは半導体にて構成される。チャネル形成層では、基板上に電子走行層を構成する第１の窒化物半導体層が形成されていると共に、第１の窒化物半導体層の上に第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する少なくとも一つの第２の窒化物半導体層と少なくとも一つの第２の窒化物半導体層よりも禁制帯幅が小さい少なくとも一つの第３の窒化物半導体層とによるヘテロジャンクション構造が積層されている。ソース領域およびドレイン領域は、基板の平面方向の一方向において、互いに離されて配置され、チャネル形成層の表面から第１の窒化物半導体層に達するように形成されている。ゲート領域は、ソース領域とドレイン領域との間に配置され、ｐ型半導体層によって構成される。スイッチングデバイスは、第１の窒化物半導体層と少なくとも一つの第２の窒化物半導体層との界面における第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、少なくとも一つの第２の窒化物半導体層と該少なくとも一つの第２の窒化物半導体層の上層に位置する少なくとも一つの第３の窒化物半導体層との間に２次元ホールガスを誘起し、ソース領域とドレイン領域との間に電流を流す。ゲート領域は、基板の平面方向において、ソース領域およびドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられている。
　このような構成では、オフ状態の際には、電子もホールもない空乏状態にできる。この状態は電流遮断状態、つまり阻止状態であり、ドレイン領域に高電圧が掛かっても電流が流れない状態となる。そして、オン状態においては、ゲート領域とその近傍以外は、高密度の２ＤＥＧの電子で満たされる。このため、オン抵抗が十分に低い状態でソース－ドレイン間が導通したオン状態となる。このとき、高抵抗率のＭＯＳ構造チャネルではなく低効率の非常に低い２ＤＥＧ層を電流が流れる構造にできるため、ＭＯＳ構造と比較してオン抵抗を低減することが可能となる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
本開示の第１実施形態にかかる窒化物半導体装置の断面斜視図であり、 図１のII－II’線上において、オフ時にＧａＮ層、ＡｌＧａＮ層およびＧａＮ層の界面に蓄積される電荷の様子を示した断面図であり、 図１のII－II’線上において、オン時にＧａＮ層、ＡｌＧａＮ層およびＧａＮ層の界面に蓄積される電荷の様子を示した断面図であり、 第１実施形態にかかる窒化物半導体装置の製造工程を示した断面図であり、 本開示の第２実施形態にかかる窒化物半導体装置の断面斜視図であり、 本開示の第３実施形態にかかる窒化物半導体装置の断面斜視図であり、 図６ＡのVIB－VIB’線上において、オン時にＧａＮ層、ＡｌＧａＮ層およびＧａＮ層の界面に蓄積される電荷の様子を示した断面図であり、 本開示の第４実施形態にかかる窒化物半導体装置の断面斜視図であり、 本開示の第５実施形態にかかる窒化物半導体装置の断面斜視図であり、 本開示の第６実施形態にかかる窒化物半導体装置の断面斜視図であり、 図９に示す窒化物半導体装置の等価回路図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。本実施形態では、窒化物半導体としてＧａＮを主成分とする化合物半導体を用いたＧａＮデバイスを有する窒化物半導体装置について説明する。
　図１に示すように、本実施形態にかかる窒化物半導体装置は、横型のスイッチング素子を備えている。図１では、スイッチング素子の１セル分のみを示しているが、実際には例えば図１の紙面左端を中心線として左右対称にレイアウトされたものが複数形成されることでスイッチング素子が構成される。このスイッチング素子は、図１の左右方向をｘ方向、奥行き方向をｙ方向、上下方向をｚ方向として、以下のように構成されている。
　横型のスイッチング素子は、基板１のうちｘｙ平面と平行とされた表面上に、ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４がｚ方向に順に積層された構造のものを化合物半導体基板として用いて形成されている。ＧａＮ層２、４は、電子走行層を構成するものであり、それぞれ、第１、第３の窒化物半導体層に相当する。ＡｌＧａＮ層３は、より詳しくはＡｌxＧａ1-xＮ（０＜ｘ≦１）にて構成されたものである。ＡｌＧａＮ層３は、第１、第３の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成するものであり、第２の窒化物半導体層に相当する。これらＧａＮ層２やＡｌＧａＮ層３およびＧａＮ層４によるヘテロジャンクション構造をチャネル形成層として、ＧａＮ層２とＡｌＧａＮ層３とによるＧａＮ／ＡｌＧａＮ界面のＧａＮ層２側に、ピエゾ効果および分極効果により２ＤＥＧキャリアを誘起する。
　基板１は、Ｓｉ（１１１）などの半導体材料によって構成されている。この基板１の上にバッファ層１ａが形成されている。そして、このバッファ層１ａの上に、第１ＧａＮ層に相当するＧａＮ層２が形成され、さらにＧａＮ層２の上に、ＡｌＧａＮ層３と第２ＧａＮ層に相当するＧａＮ層４とを組とした積層構造が形成されている。ここでは基板１をＳｉ（１１１）としているが、ＳｉＣや、サファイヤ基板、ＡｌＮなどの半絶縁基板によって構成しても良い。
　バッファ層１ａは、ＧａＮ層２の結晶性を良好なものにするために必要に応じて形成されるものであり、ＡｌＧａＮ－ＧａＮ超格子層などによって構成されている。ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものである。基板１の上に結晶性良くＧａＮ層２を形成できる場合には、バッファ層１ａを形成しなくても良い。
　ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４は、例えばヘテロエピタキシャル成長によって形成されている。これら各層の厚みについては、１組以上の２ＤＥＧ、２ＤＨＧペアと、同数の正負の分極電荷（つまり＋分極と－分極）を生成し、かつ、空乏化したときにも全体としてほぼ中性条件が満たされる厚さとしている。
　すなわち、これら各層のうち、ＧａＮ層２とＡｌＧａＮ層３との境界位置には正の分極電荷が生じ、ＡｌＧａＮ層３とＧａＮ層４との境界位置には負の分極電荷が生じる。そして、本実施形態の場合は、ＡｌＧａＮ層３の膜厚を一定値以上にすると、ＧａＮ層２とＡｌＧａＮ層３との境界位置近傍のＧａＮ層２には２ＤＥＧが形成され、これと対になるＡｌＧａＮ層３とＧａＮ層４との境界位置近傍のＧａＮ層４には２ＤＨＧが形成される。
　具体的には、ＡｌＧａＮ層３の膜厚、つまりｚ方向寸法は、１０ｎｍ以上かつ２００ｎｍ以下、好ましくは３０ｎｍ以上かつ１２０ｎｍ以下に設定されている。ＡｌＧａＮ層３の膜厚を１０ｎｍ未満にすると、２ＤＥＧ面密度が８×１０12ｃｍ-2よりも小さくなり素子のオン抵抗の増大原因となる。一方、ＡｌＧａＮ層３の膜厚が２００ｎｍを超えると歪緩和に伴う転位密度が増大し素子特性のバラツキが大きくなり製造歩留りの極端な減少を引き起こす。典型的には欠陥密度が１×１０11ｃｍ-2以上となる。また、ＡｌＧａＮ層３の膜厚を３０ｎｍ以上かつ１２０ｎｍ以下にすると、上記の材料の本質的な問題が生じず高濃度の２ＤＥＧかつ低欠陥密度であることから、好ましい。
　また、ＡｌＧａＮ層３の上に形成されているＧａＮ層４の厚みも、同じ理由により上記と同じ膜厚範囲において設計する必要がある。特に４０ｎｍ－１００ｎｍの範囲にすると、２ＤＥＧと２ＤＥＧが形成される界面と対になるＧａＮ／ＡｌＧａＮ界面に２ＤＨＧが２ＤＥＧと同じオーダーで形成されるため理想的なＮＳＪ構造となり、素子の高耐圧化が容易になりより好ましい。
　また、ＡｌＧａＮ層３とＧａＮ層４との膜厚比ＡｌＧａＮ／ＧａＮは、ＡｌＧａＮ／ＧａＮ≦５とされ、好ましくはＡｌＧａＮ／ＧａＮ≦２とされる。膜厚比ＡｌＧａＮ／ＧａＮが５を超えるとＡｌＧａＮ層３が格子緩和し、効果的に２ＤＥＧおよび２ＤＨＧが生じず高抵抗となる。また、膜厚比ＡｌＧａＮ／ＧａＮを１／２以上かつ２以下にすると、最下層のＧａＮの格子定数を引き継ぎ顕著に歪緩和することなくＡｌＧａＮ／ＧａＮ積層構造が形成され、転位や欠陥密度が１×１０11ｃｍ-2以下に低く抑えられることから、好ましい。
　化合物半導体基板の比抵抗値については、目的とするデバイスの特性に応じて、化合物半導体基板を構成する各層の不純物濃度により任意に調整すれば良い。
　この化合物半導体基板の表面からチャネル形成層のうちの最も基板１側の層、つまり最下層のＧａＮ層２に達しつつ、基板１には達しない程度の深さの凹部５が形成されている。本実施形態の場合、凹部５は、ｙ方向において複数個が等間隔、換言すれば周期的に形成されている。各凹部５は、ｘｙ平面での断面形状が四角形とされた四角柱状とされており、相対する二辺それぞれがｘ方向およびｙ方向に平行とされている。
　この各凹部５内にゲートを構成するｐ型半導体層で構成されたｐ+－ＧａＮ層６が形成されている。このため、ｐ+－ＧａＮ層６も、凹部５と同様に、ｙ方向において等間隔に周期的に配置されている。換言すれば、ｐ+－ＧａＮ層６は、ゲート領域がｙ方向において複数に分割されて備えられている。ｐ+－ＧａＮ層６の不純物濃度は、例えば１×１０18ｃｍ-3以上に設定されている。このようにｐ+－ＧａＮ層６の不純物濃度を設定することで、ｐ+－ＧａＮ層６をゲートとして機能させられるのに加えて、パンチスルーリーク電流を抑制できるようにしている。
　凹部５やｐ+－ＧａＮ層６の間隔であるゲート間隔Ｗについては、ｐ+－ＧａＮ層６と後述するソース領域を構成するｎ+－ＧａＮ層９との間のゲート－ソース間距離Ｌｇｓとｐ+－ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘ以下に設定してある。ここでは、距離Ｌｇｓ+Ｌｇｘに対するゲート間隔Ｗの比が０．２５～１となるようにしている。例えば、距離Ｌｇｓ+Ｌｇｘを２μｍとする場合には、ゲート間隔Ｗを０．５～２μｍとしている。
　また、ｐ+－ＧａＮ層６を挟んだ両側においても、化合物半導体基板の表面から最下層のＧａＮ層２に達しつつ、基板１には達しない程度の深さの凹部７、８が形成されている。これら各凹部７、８内には、ソース領域およびドレイン領域を構成するｎ型の半導体層で形成されたｎ+－ＧａＮ層９、１０が備えられている。ｎ+－ＧａＮ層９、１０は、共にｐ+－ＧａＮ層６から離れた位置に形成されており、ｙ方向に延設されている。
　なお、ゲート－ドレイン間距離Ｌｇｄによって素子耐圧が決まるが、所望の素子耐圧に従って寸法設計を行えば良い。また、ｐ+－ＧａＮ層６やｎ+－ＧａＮ層９、１０の上には図示しないゲート電極やソース電極およびドレイン電極が形成されており、これら各電極がｐ+－ＧａＮ層６やｎ+－ＧａＮ層９、１０に対してオーミック接触させられている。
　以上のようにして、本実施形態にかかる横型のスイッチング素子を備えた窒化物半導体装置が構成されている。このように構成される横型のスイッチング素子は、以下のように動作する。
　まず、図２を参照してオフ状態について説明する。ｐ+－ＧａＮ層６に印加するゲート電圧Ｖｇを負電圧とした場合、つまりソース領域やドレイン領域よりもゲート電圧Ｖｇを負側に上昇させた場合、２ＤＨＧのホールはゲート電圧Ｖｇに応じてゲート領域から吸出されて減少する。同時に、２ＤＥＧの電子がソース領域やドレイン領域から吸出されて同様に減少する。そして、ゲート電圧Ｖｇの負電圧を大きくすると、図２に示すように、電子もホールもない空乏状態となる。この状態は電流遮断状態、つまり阻止状態であり、ドレイン領域に高電圧が掛かっても電流が流れない状態となる。
　続いて、図３を参照してオン状態について説明する。ｐ+－ＧａＮ層６に対してゲート電圧Ｖｇが印加されていない場合、ｐ+－ＧａＮ層６にて構成されるゲート領域とその近傍以外は、図３に示すように高密度の２ＤＥＧの電子で満たされている。このため、オン抵抗が十分に低い状態でソース－ドレイン間が導通したオン状態となる。このとき、高抵抗率のＭＯＳ構造チャネルではなく低効率の非常に低い２ＤＥＧ層を電流が流れる構造にできるため、ＭＯＳ構造と比較してオン抵抗を低減することが可能となる。また、ゲート間隔Ｗについてもゲート－ソース間距離Ｌｇｓとｐ+－ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘに基づいて設定すれば良く、比較的広い間隔に設定できることから、電流を流せなくなる無効領域を狭くでき、その部分での抵抗増加を最小限に抑えることができる。したがって、さらにオン抵抗を低減することが可能となる。
　このようにして、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることが可能な窒化物半導体装置とすることができる。
　また、ゲート領域に負電圧が印加されて全体の２ＤＥＧ、２ＤＨＧが枯渇した場合には、正負の分極電荷量がバランスしているので、ｘ方向の電界はゲート領域近傍やドレイン領域近傍をのぞいてほぼ均一となる。所望の耐圧を得る上で、ゲート－ドレイン間距離Ｌｇｄを最も短縮できるのは、このように電界が均一の場合である。このように電界が均一の状態にすることができるため、ゲート－ドレイン間距離Ｌｇｄが短縮され、その分の抵抗成分を下げることが可能になるため、よりオン抵抗を低減することが可能となる。
　さらに、本実施形態では、ゲート領域を複数に分割しつつ、そのゲート間隔Ｗをゲート－ソース間距離Ｌｇｓとｐ+－ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘ以下としている。このため、阻止状態において、ドレイン電圧起因の電界がゲート領域間に入り込もうとしても、その入り込みを抑制することが可能となる。したがって、ドレイン電圧起因の電界がゲート領域間を抜けてソース領域に到達することを防止でき、ドレイン－ソース間にパンチスルー電流が流れて阻止状態が破れることを防止することが可能となる。
　また、ゲート領域がゲート絶縁膜のない半導体のみによる構造、つまりＭＯＳ構造ではないため、オフ状態での絶縁膜寿命に制約されずゲート－ドレイン間距離Ｌｇｄを短縮できる。したがって、よりオン抵抗を低減することが可能となる。
　そして、このようにゲート領域が半導体のみによる構造であるため、ホールの出入りが可能となっている。したがって、オフ時に過剰なホールがゲート領域近傍に蓄積されて高電界を発生することがないため、それによる耐圧劣化が生じないようにできる。
　続いて、本実施形態にかかる横型のスイッチング素子の製造方法について、図４を参照して説明する。
　〔図４（ａ）に示す工程〕
　Ｓｉ（１１１）にて構成された基板１の表面に、バッファ層１ａを介してＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４が順に積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、ＧａＮ層２やＡｌＧａＮ層３およびＧａＮ層４をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法や超高純度、高精度にしたＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって形成する。
　〔図４（ｂ）に示す工程〕
　ＧａＮ層４の表面に、酸化膜（ＳｉＯ2）もしくは窒化膜（ＳｉＮ）などによって構成されるマスク２０を形成した後、マスク２０をパターニングしてｐ+－ＧａＮ層６の形成予定領域を開口させる。例えば、マスク２０の表面に図示しないレジストを形成し、フォトリソグラフィ工程を経てレジストをパターニングしたのち、このレジストを用いてマスク２０をパターニングする。この後、マスク２０を用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３およびＧａＮ層４をエッチングし、最下層に位置するＧａＮ層２まで達する凹部５を形成する。
　〔図４（ｃ）に示す工程〕
　さらに、マスク２０によってＡｌＧａＮ層３の表面を覆った状態でＧａＮ層を選択的にエピタキシャル成長（以下、選択エピという）させる。これにより、最表面に位置しているＧａＮ層４の位置まで凹部５内を埋め込むようにｐ+－ＧａＮ層６を選択エピする。このように、選択エピによってｐ+－ＧａＮ層６を形成しているため、ｐ+－ＧａＮ層６を凹部５内にのみ形成することができる。
　〔図４（ｄ）に示す工程〕
　マスク２０の上から、もしくはマスク２０を除去した後、新たにマスク２１を形成し、マスク２０、２１をパターニングしてｎ+－ＧａＮ層９、１０の形成予定領域においてマスク２０、２１を開口させる。マスク２１については、例えばマスク２０と同じ材質で構成しており、マスク２０と同様の手法によってパターニングしている。そして、マスク２０、２１を用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３およびＧａＮ層４をエッチングし、最下層に位置するＧａＮ層２まで達する凹部７、８を形成する。
　〔図４（ｅ）に示す工程〕
　さらに、マスク２１によってＧａＮ層４の表面を覆った状態でＧａＮ層を選択エピする。これにより、最表面に位置しているＧａＮ層４の位置まで凹部７、８内を埋め込むようにｎ+－ＧａＮ層９、１０が形成される。このように、選択エピによってｎ+－ＧａＮ層９、１０を形成しているため、これらを凹部７、８内にのみ形成することができる。
　この後の工程については図示していないが、マスク２０、２１を除去してからｐ+－ＧａＮ層６やｎ+－ＧａＮ層９、１０を覆うように層間絶縁膜を形成したのち、層間絶縁膜をパターニングしてコンタクトホールを形成するという層間絶縁膜形成工程を行う。さらに、コンタクトホールを通じてゲート電極やソース電極およびドレイン電極を形成する電極形成工程を行う。このようにして、本実施形態にかかるスイッチング素子が備えられた窒化物半導体装置が完成する。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して化合物半導体基板の構成、具体的にはチャネル形成層の構成を変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図５に示すように、本実施形態では、基板１の表面に形成したＧａＮ層２の上に、ＡｌＧａＮ層３とＧａＮ層４とが積層された構造の組が繰り返し複数組形成されたものを化合物半導体基板として用いている。各組に備えられるＡｌＧａＮ層３の膜厚、つまりｚ方向寸法は、第１実施形態で説明したように、１０ｎｍ以上かつ２００ｎｍ以下、好ましくは３０ｎｍ以上かつ１２０ｎｍ以下に設定されている。そして、複数組のＡｌＧａＮ層３およびＧａＮ層４によるヘテロジャンクション構造によってチャネル形成層を構成している。具体的には、ＧａＮ層２とＡｌＧａＮ層３とのＧａＮ／ＡｌＧａＮ界面のＧａＮ層２側や、各層のＧａＮ層４およびＡｌＧａＮ層３によるＧａＮ／ＡｌＧａＮ界面のＧａＮ層４側に、ピエゾ効果および分極効果により２ＤＥＧキャリアを誘起する。
　なお、ここではＡｌＧａＮ層３とＧａＮ層４の組の積層構造を２組のみ形成した構造を図示してあるが、３組以上を備えた構造としても良い。
　このように、本実施形態では、第１実施形態に対してＡｌＧａＮ層３とＧａＮ層４の組を追加して積層している。このようにすれば、下層に位置しているＧａＮ層４と追加したＡｌＧａＮ層３との境界には正の分極電荷と２ＤＥＧが発生し、追加したＡｌＧａＮ層３とＧａＮ層４との境界に負の分極電荷と２ＤＨＧが発生する。さらに多くの組を積層した場合でも各層の境界に、同様に正、負の分極電荷と２ＤＥＧ、２ＤＨＧが生じる。
　このように、本実施形態では、複数組のＧａＮ層２とＡｌＧａＮ層３とが繰り返し形成されていることから、複数層で２ＤＥＧキャリアを生成することが可能となる。そして、オン抵抗は、２ＤＥＧキャリアの層数にほぼ反比例して低減されるため、複数層で２ＤＥＧキャリアを生成することによって、さらにオン抵抗を低減することができる。これらＧａＮ層２とＡｌＧａＮ層３とを繰り返す組数を増加させるほど、さらにオン抵抗の低減が可能である。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してゲート領域を構成するｐ+－ＧａＮ層６の構成を変更したものである。その他については、本実施形態は第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態に対してｐ+－ＧａＮ層６の構成を変更しものを例に挙げるが、第２実施形態に対しても同様の構造を適用できる。
　図６Ａに示すように、本実施形態では、ｐ+－ＧａＮ層６を最も下層側のＡｌＧａＮ層３まで達しつつＧａＮ層２まで達しない構造としている。このように、本実施形態では、最も下層側のＡｌＧａＮ層３の途中までｐ+－ＧａＮ層６を形成している。
　このような構造としても、ホールの吸出しを行うことができ、かつ、ドレイン領域からの電界をゲート領域によって抑制できることから、第１実施形態と同様の効果を得ることができる。
　さらに、このような構造では、図６Ｂに示すように、２ＤＥＧ層をｐ+－ＧａＮ層６によって無効化する部分がないことから、ゲート領域での抵抗成分をさらに下げられるという効果が得られる。
　なお、ここではｐ+－ＧａＮ層６を最も下層側に位置するＡｌＧａＮ層３の途中まで形成する構造としたが、その上のＧａＮ層４の途中まで形成する構造としても同様の効果を得ることができる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態も、第１実施形態に対してゲート領域を構成するｐ+－ＧａＮ層６の構成を変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図７に示すように、本実施形態でも、ｐ+－ＧａＮ層６を最も下層側のＡｌＧａＮ層３まで達しつつＧａＮ層２まで達しない構造、つまりＡｌＧａＮ層３の厚み途中よりも上の位置に形成した構造としている。さらに、ｐ+－ＧａＮ層６をｙ方向において連続させた構造とし、ソース領域とドレイン領域との間を分断している。
　このような構造としても、ホールの吸出しを行うことができ、かつ、ドレイン領域からの電界をゲート領域によって抑制できることから、第１実施形態と同様の効果を得ることができる。さらに、このような構造では、連続したｐ+－ＧａＮ層６にて構成されるゲート領域により、ドレイン領域の電界がゲート領域に入り込むことが無くなる。このため、電界遮断効果については、第３実施形態よりも更に高くすることができる。
　なお、本実施形態の場合、ＡｌＧａＮ層３およびＧａＮ層４の組を複数積層すると、ｐ+－ＧａＮ層６によって２ＤＥＧが遮られることになることから、ＡｌＧａＮ層３およびＧａＮ層４の組は１組あれば良い。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態も、第１、第２実施形態に対してゲート領域を構成するｐ+－ＧａＮ層６の構成を変更したものである。その他については、本実施形態は第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態に対してｐ+－ＧａＮ層６の構成を変更しものを例に挙げるが、第１実施形態に対しても同様の構造を適用できる。
　図８に示すように、本実施形態では、ｐ+－ＧａＮ層６をｙ方向に連続した構造としつつ、ｐ+－ＧａＮ層６を最も上層側のＧａＮ層４の上に配置した構造としている。
　このような構造では、ゲート領域を構成するｐ+－ＧａＮ層６に対して負電圧を印加すると、各２ＤＨＧ層のホールを吸い出せるし、ドレイン領域からの電界をゲート領域によって抑制できる。このため、第４実施形態と同様の効果を得ることができる。
　さらに、ＡｌＧａＮ層３およびＧａＮ層４の組を複数積層していることから、各組に２ＤＥＧ層を形成できる。したがって、さらにオン抵抗の低減を図ることが可能となる。
　（第６実施形態）
　本開示の第６実施形態について説明する。本実施形態は、第１～第５実施形態に対して構成要素を追加したものである。その他については、本実施形態は第１～第５実施形態と同様であるため、第１～第５実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態に対して構成要素を追加したものを例に挙げるが、第１、第３～第５実施形態に対しても同様の構造を適用できる。
　図９に示すように、本実施形態では、ゲート領域とソース領域との間に、ＭＯＳ構造を備えている。具体的には、化合物半導体基板の表面からチャネル形成層のうちの最も基板１側の層、つまり最下層のＧａＮ層２に達しつつ、基板１には達しない程度の深さの凹部３０が形成されている。この凹部３０内にゲート絶縁膜３１を介してゲート電極（以下、ＭＯＳゲートという）３２が形成されている。そして、ｐ+－ＧａＮ層６で構成されたゲート領域については、ソース領域の電位、例えば接地電位に固定してある。
　このように、ゲート領域とソース領域との間にＭＯＳ構造を備えている。したがって、ＭＯＳゲート３２に対して電圧を印加していないときにはＭＯＳ構造によって２ＤＥＧによる電流経路を遮断することが可能となり、より確実にノーマリオフを実現することが可能となる。
　また、ドレイン領域に高電圧が掛かったとしても、ゲート領域をソース領域の電位に固定していることから、以下の動作を行う。このため、ＭＯＳ構造を備えていたとしてもＭＯＳ構造には高電圧が印加されないようにできる。
　すなわち、ＭＯＳゲート３２への電圧印加を停止してＭＯＳチャネルがオフされると、ＭＯＳ構造とゲート領域との間の電位が上昇する。これは、この電位に対して相対的にゲート領域を構成するｐ+－ＧａＮ層６に負電圧が掛かった状態に相当し、その負電圧が閾値電圧Ｖｔｈ以下となったときにｐ+－ＧａＮ層６のゲート領域はカットオフ状態となる。具体的には、図１０に示す等価回路のように、ＭＯＳゲート３２によるＭＯＳＦＥＴ１００とｐ+－ＧａＮ層６のゲートによるＦＥＴ２００とが直列的に並んだ構造となる。そして、ＦＥＴ２００のドレイン電位が高くなると、ＭＯＳＦＥＴ１００、２００の間の電位（図中のＡ点電位）が持ち上がり、ＦＥＴ２００のゲートが相対的にマイナス電位となって、ＦＥＴ２００がカットオフ状態となる。このため、この状態において、それ以上ドレイン電圧が上がったとしても、ＭＯＳ構造での電圧上昇や電界増加は生じない。
　したがって、ＭＯＳ構造の近傍の電界を低く保つことが可能となる。そして、ＭＯＳ構造におけるゲート絶縁膜に高電圧が掛からないことから、ゲート絶縁膜の寿命を考慮してゲート－ドレイン間距離Ｌｇｄを長くする必要がなくなる。このため、ゲート－ドレイン間距離Ｌｇｄを短縮することができ、その分の抵抗成分を下げることが可能となって、オン抵抗を低減することが可能となる。また、ＭＯＳ構造において、電流遮断性を確保するためにゲート長Ｌｇを長くする必要がないため、ＭＯＳ構造を備えることによるオン抵抗への悪影響を小さくすることが可能となる。また、ターンオフ時のホールについてはｐ+－ＧａＮ層６で構成されたゲート領域に吸収されるため、オフ時にホールが溜まることで高電界が発生することを抑制でき、高阻止耐圧を実現することが可能となる。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
　また、上記各実施形態で説明した窒化物半導体装置の構成の寸法、製造方法などは一例を示したに過ぎない。例えば、各実施形態においてｎ+－ＧａＮ層９、１０をＳｉのイオン注入によって形成しても良い。このようにイオン注入によってｎ+－ＧａＮ層９、１０を形成する場合、２ＤＥＧ層とｎ+－ＧａＮ層９、１０とが重なった構造となることから、コンタクト抵抗を低減することができる。また、選択エピと比較して単純なイオン注入によってｎ+－ＧａＮ層９、１０を形成することから、製造工程を単純化することも可能となる。
　また、上記各実施形態では、ソース領域やドレイン領域をｎ+－ＧａＮ層９、１０で構成したが、これらをショットキー電極に置き換えた構造とすることもできる。このような構造の場合、選択エピではなくショットキー電極の埋込みを行えば良いため、埋込エピよりも製造工程を単純化することが可能となる。
　さらに、上記各実施形態では、チャネル形成層を構成する第１、第３の窒化物半導体層および第２の窒化物半導体層を、それぞれＧａＮ層２、４およびＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１、第３の窒化物半導体層およびこれよりも禁制帯幅が大きな第２の窒化物半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (16)

  1. 　半絶縁体もしくは半導体にて構成される基板（１）と、
    　前記基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する少なくとも一つの第２の窒化物半導体層（３）と前記少なくとも一つの第２の窒化物半導体層よりも禁制帯幅が小さい少なくとも一つの第３の窒化物半導体層（４）とによるヘテロジャンクション構造が積層されたチャネル形成層と、
    　前記基板の平面方向の一方向において、互いに離されて配置され、前記チャネル形成層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域（９）およびドレイン領域（１０）と、
    　前記ソース領域と前記ドレイン領域との間に配置され、ｐ型半導体層によって構成されるゲート領域（６）と、を有し、
    　前記第１の窒化物半導体層と前記少なくとも一つの第２の窒化物半導体層との界面における前記第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、前記少なくとも一つの第２の窒化物半導体層と該少なくとも一つの第２の窒化物半導体層の上層に位置する前記少なくとも一つの第３の窒化物半導体層との間に２次元ホールガスを誘起し、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチングデバイスを備え、
    　前記基板の平面方向において、前記ゲート領域が前記ソース領域および前記ドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられている窒化物半導体装置。
  2. 　前記ゲート領域は、前記チャネル形成層の表面から前記第１の窒化物半導体層に達するように形成されている請求項１に記載の窒化物半導体装置。
  3. 　前記ゲート領域は、前記チャネル形成層の表面から前記チャネル形成層のうち前記少なくとも一つの第２の窒化物半導体層もしくは前記少なくとも一つの第３の窒化物半導体層の厚みの途中まで達するように形成されている請求項１に記載の窒化物半導体装置。
  4. 　前記ゲート領域の間隔は、該ゲート領域から前記ソース領域までの距離と前記ゲート領域の同方向の長さの和よりも小さくされている請求項１ないし３のいずれか１つに記載の窒化物半導体装置。
  5. 　前記少なくとも一つの第２の窒化物半導体層は、複数の第２の窒化物半導体層であり、
    　前記少なくとも一つの第３の窒化物半導体層は、複数の第３の窒化物半導体層であり、
    　前記複数の第２の窒化物半導体層と前記複数の第３の窒化物半導体層のそれぞれを組として、複数組が積層されている請求項１ないし４のいずれか１つに記載の窒化物半導体装置。
  6. 　前記ゲート領域は、前記チャネル形成層の表面から前記複数の第２の窒化物半導体層のうちの最も前記基板側の一層もしくは前記複数の第３の窒化物半導体層のうちの最も前記基板側の一層の厚みの途中まで達するように形成されている請求項５に記載の窒化物半導体装置。
  7. 　前記第１の窒化物半導体層および前記少なくとも一つの第３の窒化物半導体層はＧａＮによって構成され、
    　前記少なくとも一つの第２の窒化物半導体層はＡｌＧａＮによって構成され、
    　前記ｐ型半導体層は、ｐ型のＧａＮによって構成されている請求項１ないし６のいずれか１つに記載の窒化物半導体装置。
  8. 　前記ゲート領域と前記ソース領域との間に、前記チャネル形成層の表面から前記第１の窒化物半導体層まで達する凹部（３０）と、前記凹部内に形成されたゲート絶縁膜（３１）と、前記ゲート絶縁膜の上に形成されたゲート電極（３２）と、を有するＭＯＳ構造が備えられている請求項１ないし７のいずれか１つに記載の窒化物半導体装置。
  9. 　前記ゲート領域は、前記ソース領域の電位に固定されている請求項８に記載の窒化物半導体装置。
  10. 　前記ゲート領域は、前記ソース領域および前記ドレイン領域の配列方向に対する垂直方向に複数に分割され、かつ、互いに離間して備えられている請求項１ないし９のいずれか１つに記載の窒化物半導体装置。
  11. 　半絶縁体もしくは半導体にて構成される基板（１）と、
    　前記基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する少なくとも一つの第２の窒化物半導体層（３）と前記少なくとも一つの第２の窒化物半導体層よりも禁制帯幅が小さく前記第１の窒化物半導体層と共に電子走行層を構成する少なくとも一つの第３の窒化物半導体層（４）とによるヘテロジャンクション構造が積層されたチャネル形成層と、
    　前記基板の平面方向の一方向において、互いに離されて配置され、前記チャネル形成層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域（９）およびドレイン領域（１０）と、
    　前記ソース領域と前記ドレイン領域との間に配置され、ｐ型半導体層によって構成されるゲート領域（６）と、を有し、
    　前記第１の窒化物半導体層と前記少なくとも一つの第２の窒化物半導体層との界面における前記第１の窒化物半導体層側に２次元電子ガスキャリアを誘起すると共に、前記少なくとも一つの第２の窒化物半導体層と該少なくとも一つの第２の窒化物半導体層の上層に位置する前記少なくとも一つの第３の窒化物半導体層との間に２次元ホールガスを誘起し、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチングデバイスを備え、
    　前記基板の平面方向において、前記ゲート領域が前記ソース領域および前記ドレイン領域の配列方向に対する垂直方向に延設されることで、前記ソース領域および前記ドレイン領域の間を分断しており、該ゲート領域が前記少なくとも一つの第２の窒化物半導体層の途中よりも上の位置に形成されている窒化物半導体装置。
  12. 　前記少なくとも一つの第２の窒化物半導体層は、複数の第２の窒化物半導体層であり、
    　前記少なくとも一つの第３の窒化物半導体層は、複数の第３の窒化物半導体層であり、
    　前記複数の第２の窒化物半導体層と前記複数の第３の窒化物半導体層のそれぞれを組として、複数組が積層されている請求項１１に記載の窒化物半導体装置。
  13. 　前記ゲート領域が、前記複数の第２の窒化物半導体層のうちの最も前記基板側の一層の途中よりも上の位置に形成されている請求項１２に記載の窒化物半導体装置。
  14. 　前記第１の窒化物半導体層および前記少なくとも一つの第３の窒化物半導体層はＧａＮによって構成され、
    　前記少なくとも一つの第２の窒化物半導体層はＡｌＧａＮによって構成され、
    　前記ｐ型半導体層は、ｐ型のＧａＮによって構成されている請求項１１ないし１３のいずれか１つに記載の窒化物半導体装置。
  15. 　前記ゲート領域と前記ソース領域との間に、前記チャネル形成層の表面から前記第１の窒化物半導体層まで達する凹部（３０）と、前記凹部内に形成されたゲート絶縁膜（３１）と、前記ゲート絶縁膜の上に形成されたゲート電極（３２）と、を有するＭＯＳ構造が備えられている請求項１１ないし１４のいずれか１つに記載の窒化物半導体装置。
  16. 　前記ゲート領域は、前記ソース領域の電位に固定されている請求項１５に記載の窒化物半導体装置。
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