WO2016139958A1 - 半導体集積回路及び遅延測定回路 - Google Patents

半導体集積回路及び遅延測定回路 Download PDF

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    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the present invention relates to a semiconductor integrated circuit and a delay measurement circuit, and further relates to a delay measurement circuit calibration method.
  • a semiconductor integrated circuit is designed to have a function of an electronic circuit by generating transistors and other circuit elements on the surface of a semiconductor material or an insulating material or inside a semiconductor material, and is used in a personal computer, a mobile phone, etc.
  • the speed has been remarkably increased by the advancement of miniaturization technology in semiconductor integrated circuits.
  • Delay measurement refers to measuring the time from when a test signal is input until a response signal is obtained. As a result, it is determined whether or not the measured time is within a predetermined period and is a defective product. It can be determined whether or not.
  • the delay measurement circuit mounted on the semiconductor integrated circuit itself is also affected by manufacturing variations, and an error occurs in the measurement itself. In that case, it becomes difficult to perform accurate delay measurement.
  • Patent Documents 1 and 2 below disclose a technique for reducing measurement errors due to variations in the delay measurement circuit.
  • Patent Document 1 can deal with measurement errors caused by global variations such as voltage drop and temperature change, but can cope with local variations such as manufacturing variations of each delay element. Can not. Moreover, highly accurate calibration is difficult. Further, the technique described in Patent Document 2 uses a plurality of delay lines, and there remains a problem that the size is increased.
  • an object of the present invention is to provide a semiconductor integrated circuit and a delay measurement circuit capable of highly accurate calibration without causing an increase in circuit size.
  • a delay measurement circuit that solves the above problems includes a clock generation circuit, a logic output circuit, a plurality of delay circuits connected in series to the logic output circuit, and terminals of the plurality of delay circuits.
  • a delay measurement circuit having a counter circuit connected thereto, wherein at least one of the logic output circuit and the plurality of delay circuits has a variable delay time.
  • the logic output circuit preferably includes at least one of a NAND circuit and a NOR circuit.
  • the delay circuit preferably includes at least one of a NOT circuit and a buffer circuit.
  • a scan chain circuit in which a plurality of selector circuits and a plurality of flip-flop circuits are connected.
  • a semiconductor integrated circuit includes a circuit under test, a clock generation circuit, a logic output circuit, a plurality of delay circuits connected in series to the logic output circuit, and a plurality of delay circuits.
  • a delay measuring circuit having a counter circuit connected to a terminal of the semiconductor integrated circuit, wherein at least one of the logic output circuit and the plurality of delay circuits includes at least two bias voltage input gates.
  • the logic output circuit preferably includes at least one of a NAND circuit and a NOR circuit.
  • the delay circuit includes at least one of a NOT circuit and a buffer circuit.
  • a scan chain circuit to which a plurality of selector circuits and a plurality of flip-flop circuits are connected.
  • a semiconductor integrated circuit includes a measured circuit unit having a plurality of connected flip-flop circuits, a clock generation circuit unit, a NAND circuit, and a plurality connected in series to the NAND circuit.
  • a delay measurement circuit unit including a NOT circuit, a counter circuit connected to ends of the plurality of NOT circuits, and a scan chain circuit to which a plurality of selector circuits and a plurality of flip-flop circuits are connected.
  • the NAND circuit includes at least two bias voltage input gates.
  • a delay measurement circuit includes a NAND circuit, a plurality of NOT circuits connected in series to the NAND circuit, a counter circuit connected to the ends of the plurality of NOT circuits, and a plurality of selectors. And a scan chain circuit to which a plurality of flip-flop circuits are connected, and the NAND circuit includes at least two bias voltage input gates.
  • the present invention can provide a semiconductor integrated circuit, a delay measurement circuit, and a delay measurement circuit calibration method capable of highly accurate calibration without increasing the size of the circuit.
  • FIG. 1 is a functional block diagram of a semiconductor integrated circuit according to an embodiment. It is a circuit diagram of a delay measurement circuit according to an embodiment. 1 is a circuit diagram of a NAND circuit according to an embodiment. FIG. It is a figure which shows the voltage signal in the delay measurement circuit calibration method which concerns on embodiment. It is a figure which shows an example of the delay time of the NAND circuit in the change of the bias voltage of a p-type switching element, and the change of the bias voltage of an n-type switching element.
  • FIG. 1 is a diagram showing functional blocks of a semiconductor integrated circuit (hereinafter referred to as “the present integrated circuit”) 1 according to the present embodiment.
  • the integrated circuit 1 includes a circuit under measurement 2 including a plurality of connected flip-flop circuits, a clock generation circuit 3, and a delay measurement circuit 4.
  • the circuit under test 2 is a circuit whose delay is to be measured, and includes a plurality of flip-flop circuits FF, although not limited thereto.
  • the flip-flop can store an input signal and is not limited as long as it has this function.
  • the flip-flop has a combination of a master latch and a slave latch. Can be illustrated.
  • the flip-flops are connected to the clock generation circuit 3, respectively, and can store a signal input according to the input of the clock signal and output a recorded value outside the flip-flop.
  • the clock generation circuit 3 creates and outputs a clock signal as is apparent from the description of this specification.
  • the frequency of the clock signal is variable, the clock generation circuit itself is calibrated, and operates accurately without delay.
  • the delay measurement circuit 4 can measure the delay in the circuit under test.
  • the delay measurement circuit 4 according to the present embodiment is connected to a NAND circuit 41, a plurality of NOT circuits 42 connected in series to the NAND circuit 41, and terminals of the plurality of NOT circuits 42.
  • the counter circuit 43 includes a scan chain circuit 44 to which a plurality of selector circuits 441 and a plurality of flip-flop circuits 442 are connected in a daisy chain.
  • the NAND circuit 41 is a logic output circuit, and outputs a clock signal as a start signal generated by the clock generation circuit 3 and the terminal of a plurality of NOT circuits (delay circuits) connected to the NAND circuit 41. And at least two bias voltage input gates.
  • this circuit is not limited, for example, the configuration shown in FIG. 3 can be shown.
  • a plurality of switching elements are connected so that the source / drain regions of the switching elements adjacent to the NAND circuit 41 are conductive, and one end of the connection is grounded (GND). And the other end is connected to VDD.
  • the NAND circuit 41 of this embodiment includes a bias voltage flow input gate in switching elements near both ends thereof. Specifically, one includes an n-type transistor and the other includes a p-type transistor. Connected to the bias power supply. As a result, the delay measuring circuit 4 has a variable delay time in the NAND circuit.
  • a NAND circuit is used as the logic output circuit.
  • a NOR circuit can be used as long as it can have the same function.
  • the plurality of NOT circuits 42 of the present embodiment are delay circuits and are connected in series to the output of the NAND circuit as the logic output circuit, and the output of one NOT circuit is the input of the next NOT circuit.
  • the value is also input to the selector circuit and the plurality of flip-flop circuits in the scan chain circuit.
  • the number of NOT circuits is not particularly limited, and can be adjusted as appropriate according to the required delay measurement range, accuracy, and the like.
  • the counter circuit 43 is connected to the ends of the plurality of NOT circuits, and counts the outputs of the end NOT circuits.
  • the scan chain circuit 44 is connected to a plurality of selector circuits 441 and a plurality of flip-flop circuits 442, and is connected to the output of each of the plurality of NOT circuits, and stores the values of those outputs. be able to.
  • An example of the configuration of this circuit is as shown in FIG. Note that the scan chain circuit 44 is configured to accept an input of a clock signal as a stop signal generated by the clock generation circuit 3. When this stop signal is input, the scan chain circuit 44 holds a value at that time.
  • FIG. 4 is a diagram illustrating a voltage signal in the delay measurement circuit calibration method according to the present embodiment.
  • the clock generation circuit 3 generates and outputs a clock signal as a start signal.
  • the clock generation circuit 3 generates and outputs a clock signal as a stop signal after a lapse of a certain period after generating the start signal.
  • the measurement time T is between the start signal and the stop signal.
  • the start signal changes, it is input to the NAND circuit, and a line (delay line (delay circuit)) configured by connecting a plurality of NOT circuits starts oscillating in response to the result.
  • a line delay line (delay circuit)
  • the counter value in the count circuit is incremented by 1 and at the same time the change in the value is again transmitted to the NAND circuit. Is propagated. In this figure, the odd-numbered values are inverted for easy understanding.
  • the stop signal changes, the signal value on the delay line is stored in the scan chain, and at the same time, the counter circuit stops operating (the bold line in the figure is the value stored in the scan chain).
  • the value of the counter is 5, and after the counter reaches 5, NAND, INV1 (the output of the first-stage NOT circuit, hereinafter the same in “INV”), INV2 changes, INV3, It can be observed that INVn has not changed. Therefore, in the case of this figure, it can be said that the time from the input of the start signal to the input of the stop signal is the sum of the following values. (1) Five times the delay time of the delay line (2) Sum of delay times of NAND circuits, INV1, INV2
  • the increase d of the delay time in the NAND is determined for each p-type switching element and n-type switching element.
  • a time T during which no change in NAND and INV is observed after a change in the counter value in the bias voltage is found.
  • the time T at this time is T2, and the counter value is n2.
  • d can be expressed by the equation T2 / n2-T1 / n1. Even in this case, it is preferable to set n2 as large as possible in order to increase the accuracy.
  • FIG. 1 An example of the delay time of the NAND circuit in the change of the bias voltage of the p-type switching element and the change of the bias voltage of the n-type switching element is shown in FIG.
  • the horizontal axis indicates the bias voltage
  • the vertical axis indicates the delay time of the NAND circuit
  • the circle indicates the upper limit of the delay time due to expected variations
  • the triangle indicates the ideal delay time
  • the square indicates the expected time.
  • the lower limit of the delay time due to variation is shown.
  • the delay time of the NAND gate when no bias voltage is applied is obtained by (d2-d1) n-d1.
  • the measurement is the same as in (C) above. Specifically, when measuring the delay time of INVi, the minimum and maximum bias values V1 and V2 that are 1... 100... 0 (i is 1 consecutive) or 0... 011.
  • the delay time of the NAND gate at this time is d1, d2, the counter value is n, and the delay time of INVi can be obtained from these values by (d2-d1) n.
  • the calibration can be completed by performing the above (A) to (D).
  • the present integrated circuit it is possible to provide a semiconductor integrated circuit, a delay measurement circuit, and a delay measurement circuit calibration method capable of highly accurate calibration without increasing the size of the circuit.
  • the present invention has industrial applicability as a semiconductor integrated circuit.

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Abstract

本発明の一観点に係る半導体集積回路は、接続された複数のフリップフロップ回路を有する被測定回路部と、クロック生成回路部と、ＮＡＮＤ回路と、ＮＡＮＤ回路に直列に接続される複数のＮＯＴ回路と、複数のＮＯＴ回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備えた遅延測定回路部と、を備えた半導体集積回路であって、ＮＡＮＤ回路は、少なくとも二つのバイアス電圧入力ゲートを備えている。

Description

半導体集積回路及び遅延測定回路
　本発明は、半導体集積回路及び遅延測定回路に関し、更には遅延測定回路較正方法に関する。
　半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスタその他の回路素子を生成させ、電子回路の機能を有するよう設計したものであり、パーソナルコンピュータや携帯電話等に用いられており、特に近年、半導体集積回路における微細化技術の進歩によりめざましく高速化が図られている。
　しかしながら、半導体集積回路の高速化は、トランジスタと配線の加工のばらつきや配線間の容量結合等の増加等に起因する回路における信号の伝播時間のばらつきをもたらし、このばらつきを如何に抑えるかが重要な課題となっている。すなわち高速動作が可能な半導体集積回路を歩留まりよく作製するためには回路における伝播時間及びその統計的なばらつきを把握し、改善していくことが必要である。この伝播時間が必要以上に長くなっていないかを確認する方法として遅延測定がある。
　遅延測定とは、テスト信号を入力して応答信号を得るまでの時間を計測することをいい、この結果、計測した時間が所定の期間内に納まっているか否かを判定し、不良品であるか否かを判断することができる。
　ところが、半導体集積回路に搭載される遅延測定を行う回路自体も製造バラつきの影響を受け、その測定自体に誤差が生じることとなる。その場合、正確な遅延測定を行うことは困難となってしまう。
　そこで、公知の技術として、例えば下記特許文献１及び２に、遅延測定回路におけるバラつきによる測定誤差を軽減する技術が開示されている。
特開２０１１－１１４７１６号公報 特開２０１３－２１９７７１号公報
　しかしながら、上記特許文献１に記載の技術では、電圧降下や温度変化等、グローバルなばらつきによる測定誤差に対応することができるが、各遅延素子の製造ばらつきなどのローカルなばらつきには対応することができない。また、高精度な較正が困難である。また、上記特許文献２に記載の技術では複数のディレイラインを用いており、大型化してしまうといった課題が残る。
　そこで、本発明は、上記課題に鑑み、回路の大型化をもたらさずに高精度な較正が可能な半導体集積回路及び遅延測定回路を提供することを目的とする。
　上記課題を解決する本発明の一観点に係る遅延測定回路は、クロック生成回路と、論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた遅延測定回路であって、論理出力回路及び複数の遅延回路の少なくとも一つは遅延時間が可変である。
　また、本観点において、論理出力回路は、ＮＡＮＤ回路及びＮＯＲ回路の少なくともいずれかを含むことが好ましい。
　また、本観点において、遅延回路は、ＮＯＴ回路及びバッファ回路の少なくともいずれかを含むことが好ましい。
　また、本観点において、複数のセレクタ回路及び複数のフリップフロップ回路が接続されたスキャンチェーン回路を備えることが好ましい。
　また、本発明の他の一観点に係る半導体集積回路は、被測定回路と、クロック生成回路と、論理出力回路と、論理出力回路に直列に接続される複数の遅延回路と、複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、論理出力回路及び前記複数の遅延回路の少なくとも一つは、少なくとも二つのバイアス電圧入力ゲートを備える。
　また、本観点において、論理出力回路は、ＮＡＮＤ回路及びＮＯＲ回路の少なくともいずれかを含むことが好ましい。
　また本観点において、遅延回路は、ＮＯＴ回路及びバッファ回路の少なくともいずれかを含む。
　また本観点において、複数のセレクタ回路及び複数のフリップフロップ回路が接続されたスキャンチェーン回路を備えることが好ましい。
　また本発明の他の一観点に係る半導体集積回路は、接続された複数のフリップフロップ回路を有する被測定回路部と、クロック生成回路部と、ＮＡＮＤ回路と、ＮＡＮＤ回路に直列に接続される複数のＮＯＴ回路と、複数のＮＯＴ回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備えた遅延測定回路部と、を備えた半導体集積回路であって、ＮＡＮＤ回路は、少なくとも二つのバイアス電圧入力ゲートを備えている。
　また本発明の他の一観点に係る遅延測定回路は、ＮＡＮＤ回路と、ＮＡＮＤ回路に直列に接続される複数のＮＯＴ回路と、複数のＮＯＴ回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備えており、ＮＡＮＤ回路は、少なくとも二つのバイアス電圧入力ゲートを備えている。
　本発明は、上記課題に鑑み、回路の大型化をもたらさずに高精度な較正が可能な半導体集積回路及び遅延測定回路並びに遅延測定回路較正方法を提供することができる。
実施形態に係る半導体集積回路の機能ブロック図である。 実施形態に係る遅延測定回路の回路図である。 実施形態に係るＮＡＮＤ回路の回路図である。 実施形態に係る遅延測定回路較正方法における電圧信号を示す図である ｐ型のスイッチング素子のバイアス電圧の変化、ｎ型のスイッチング素子のバイアス電圧の変化におけるＮＡＮＤ回路の遅延時間一例を示す図である。
　以下、本発明の実施形態について、図面を用いて詳細に説明する。ただし、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態、実施例の例示に限定されるものではない。
　図１は、本実施形態に係る半導体集積回路（以下「本集積回路」という。）１の機能ブロックを示す図である。本図で示すように、本集積回路１は、接続された複数のフリップフロップ回路を備える被測定回路２と、クロック生成回路３と、遅延測定回路４と、を備えている。
　本実施形態において被測定回路２は、遅延の測定対象となる回路であって、限定されるわけではないが、複数のフリップフロップ回路ＦＦを有している。本実施形態においてフリップフロップは、入力される信号を記憶することのできるものであって、この機能を有する限りにおいて限定されるわけではないが、例えばマスターラッチとスレイブラッチとの組み合わせを備えたものを例示することができる。なお、フリップフロップは、クロック生成回路３にそれぞれ接続されており、クロック信号の入力に応じて入力された信号の記憶、フリップフロップ外への記録した値の出力を行うことができる。
　本実施形態において、クロック生成回路３は、本明細書の記載から明らかなようにクロック信号を作成し、出力するものである。なお本実施形態において、クロック信号の周波数は可変であり、クロック生成回路自体は較正されており、遅延なく正確に動作する。
　また本実施形態において、遅延測定回路４は、被測定回路における遅延を測定することができるものである。本実施形態に係る遅延測定回路４は、図２で示すように、ＮＡＮＤ回路４１と、ＮＡＮＤ回路４１に直列に接続される複数のＮＯＴ回路４２と、複数のＮＯＴ回路４２の末端に接続されるカウンタ回路４３と、複数のセレクタ回路４４１及び複数のフリップフロップ回路４４２が数珠繋ぎで接続されるスキャンチェーン回路４４、を備えている。
　本実施形態においてＮＡＮＤ回路４１は、論理出力回路であって、クロック生成回路３が生成するスタート信号としてのクロック信号と、ＮＡＮＤ回路４１に接続される複数のＮＯＴ回路（遅延回路）の末端の出力を入力信号とするとともに、少なくとも二つのバイアス電圧入力ゲートを備えている。この回路の具体的な構成については限定されるわけではないが、例えば図３で示す構成を示すことができる。本図で示すように、ＮＡＮＤ回路４１は、複数のスイッチング素子が、自己に隣接するスイッチング素子のソース／ドレイン領域が導通するよう接続されており、その接続の一方の端が接地（ＧＮＤ）されており、他方の端がＶＤＤに接続されている。
　また、本実施形態のＮＡＮＤ回路４１では、その両端近傍のスイッチング素子において、バイアス電圧流入力ゲートを備えており、具体的には一方はｎ型のトランジスタ、他方はｐ型のトランジスタを備えており、バイアス電源に接続されている。この結果、本遅延測定回路４は、ＮＡＮＤ回路が遅延時間可変となっている。なお、本実施形態の例では、論理出力回路としてＮＡＮＤ回路を用いているが、同様の機能を有することができるものであればＮＯＲ回路で構成することも可能である。
　また本実施形態の複数のＮＯＴ回路４２は、遅延回路であり、上記論理出力回路としてのＮＡＮＤ回路の出力に直列的に接続されており、一つのＮＯＴ回路の出力が次段のＮＯＴ回路の入力となっているとともに、スキャンチェーン回路におけるセレクタ回路及び複数のフリップフロップ回路にもその値が入力されるよう接続されている。なおＮＯＴ回路の数は特に限定されるものではなく、必要とされる遅延測定範囲、精度等に応じて適宜調整可能である。また、ＮＯＴ回路のほか遅延回路としての機能を有する限り限定されず、遅延を生じさせるいわゆるバッファ回路を設けることも可能である。
　また本実施形態において、カウンタ回路４３は、上記のとおり、複数のＮＯＴ回路の末端に接続されており、末端のＮＯＴ回路の出力をカウントする。
　また本実施形態においてスキャンチェーン回路４４は、複数のセレクタ回路４４１及び複数のフリップフロップ回路４４２が接続されており、複数のＮＯＴ回路それぞれの出力に接続されており、それらの出力の値を記憶することができる。この回路の構成の一例については上記図２に示したとおりである。なお、スキャンチェーン回路４４は、クロック生成回路３が生成するストップ信号としてのクロック信号の入力を受け付ける構成となっており、このストップ信号が入力された場合、その時における値を保持する。
（遅延測定の波形図）
　次に、本集積回路を用いて、遅延時間測定を較正する方法について具体的に説明する。図４は、本実施形態における遅延測定回路較正方法における電圧信号を示す図である。
　まず、クロック生成回路３は、スタート信号としてのクロック信号を生成し、出力する。なお、クロック生成回路３は、スタート信号を生成した後、一定の期間経過後、ストップ信号としてのクロック信号を生成し、出力する。このスタート信号とストップ信号の間が測定時間Ｔとなる。
　まず、スタート信号が変化すると、ＮＡＮＤ回路に入力され、その結果を受けて複数のＮＯＴ回路の接続により構成されるライン（ディレイライン（遅延回路））が発振を始める。具体的には、ＮＡＮＤ回路から順次値の変化が伝搬され、最後のＮＯＴ回路迄の値の変化が伝搬されるとカウント回路におけるカウンタ値が１加算されると同時に再びＮＡＮＤ回路にこの値の変化が伝搬される。なお本図ではわかりやすくするため、奇数番目の値を反転させている。
　一方、ストップ信号が変化した時、ディレイライン上の信号値がスキャンチェーンへと記憶されると同時にカウンタ回路が動作を停止する（図中の太線がスキャンチェーンへ記憶される値）。なお本図の例では、カウンタの値は５であり、カウンタが５となった後ＮＡＮＤ、ＩＮＶ１（１段目のＮＯＴ回路の出力、以下「ＩＮＶ」において同じ）、ＩＮＶ２が変化し、ＩＮＶ３、からＩＮＶｎが変化していないことが観測できる。よって、本図の場合、スタート信号が入力されてからストップ信号が入力されるまでの時間は、以下の値の和であるといえる。
（１）ディレイラインの遅延時間の５倍
（２）ＮＡＮＤ回路、ＩＮＶ１、ＩＮＶ２の遅延時間の和
（ＮＡＮＤゲートの特性）
　立ち上がり、立下り遅延時間を調整するためにはｎ型スイッチング素子、ｐ型スイッチング側のバイアス電圧を変化させることで可能である。ディレイラインはチップ内に埋め込まれており、製造によるばらつきの影響を受けてしまう。したがって、バイアス電圧と遅延時間の関係を設計時に知ることは出来ない。そこで、下記手順による測定を行うことで較正を行う。ここではクロック信号生成回路によるクロック信号は正確であり、このクロック信号であるスタート信号及びストップ信号の間の時間を既知とし、調整することで各測定を行う。
（Ａ）ディレイライン全体の遅延時間測定
　まずカウンタの値が変化してからＮＡＮＤ、ＩＮＶの値が観測されない（スキャンフリップフロップの値が全て０又は全て１である）時間Ｔを探す。このときのＴをＴ１とし、カウンタの値をｎ１とする。ここでｎ１はなるべく大きな値にすることが好ましい。そしてこの結果、Ｔ１／ｎ１がディレイライン全体の遅延時間であるとして求めることができる。なお、通常Ｔ１の分解能はあまり高くないが、ｎ１を大きくすることによって結果に対する分解能を高めることができる。
（Ｂ）ＮＡＮＤゲートのバイアス電圧と遅延時間の関係を求める
　ｐ型のスイッチング素子、ｎ型のスイッチング素子毎にＮＡＮＤにおける遅延時間の増加ｄを求める。バイアス電圧においてカウンタの値が変化してからＮＡＮＤ、ＩＮＶの変化が観測されない時間Ｔを探し、この時の時間ＴをＴ２とし、カウンタの値をｎ２とする。ここで、ｄはＴ２／ｎ２－Ｔ１／ｎ１という式で表せる。なおこの場合においても精度を高めるためにｎ２はなるべく大きな値にしておくことが好ましい。なお、ｐ型のスイッチング素子のバイアス電圧の変化、ｎ型のスイッチング素子のバイアス電圧の変化におけるＮＡＮＤ回路の遅延時間一例について図５に示しておく。なお図中、横軸はバイアス電圧を、縦軸はＮＡＮＤ回路の遅延時間を、丸印は予想されるばらつきによる遅延時間の上限を、三角印は遅延時間の理想値を、四角印は予想されるばらつきによる遅延時間の下限をそれぞれ示している。
（Ｃ）バイアス電圧を加えない場合におけるＮＤＮＤゲートの遅延時間測定
　そして、スキャンフリップフロップの値が１０００…０又は０１１１…１である時間Ｔを探す。バイアス電圧をかけるとフリップフロップの値は００００…０又は１１１１…１を経て００００…１又は１１１１…０へと変化するため、００００…０又は１１１１…１となる最小又は最大のバイアス値を求めＶ１、Ｖ２とする。なおこの場合においてＶ１、Ｖ２に対応する遅延時間の増加量をｄ１、ｄ２（ｄ２＞ｄ１）とする。なおこの場合において、カウンタの値は常にｎであるとする。
　すると、バイアス電圧を加えないときのＮＡＮＤゲートの遅延時間は（ｄ２－ｄ１）ｎ－ｄ１によって得られる。なおこの場合において、ｎは、ｄ１、ｄ２の誤差の影響をなるべく小さくするため、小さくすることが好ましい。より具体的には、ｎ１、ｎ２と同程度に大きなｎを用いてしまうとクロック信号生成回路の分解能と同程度にまで測定精度が落ちてしまうので注意が必要である。
（Ｄ）各ＮＯＴ回路の遅延時間を測定する
　上記（Ｃ）と同様の測定によって行う。具体的には、ＩＮＶｉの遅延時間を測定する場合は、１…１００…０（１がｉ個連続）又は０…０１１…１（０がｉ個連続）である最小最大のバイアス値Ｖ１、Ｖ２を求め、この時のＮＡＮＤゲートの遅延時間をｄ１、ｄ２、カウンタ値をｎとし、これらの値からＩＮＶｉの遅延時間は（ｄ２－ｄ１）ｎによって求めることができる。
　すなわち、上記（Ａ）～（Ｄ）を実施することにより、較正を完了させることができる。
　以上本集積回路によると、回路の大型化をもたらさずに高精度な較正が可能な半導体集積回路及び遅延測定回路並びに遅延測定回路較正方法を提供することができる。
　本発明は、半導体集積回路として産業上利用可能性がある。

Claims (10)

  1. 　クロック生成回路と、
    　論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた遅延測定回路であって、
    　前記論理出力回路及び前記複数の遅延回路の少なくとも一つは、遅延時間可変である遅延測定回路。
  2. 　前記論理出力回路は、ＮＡＮＤ回路及びＮＯＲ回路の少なくともいずれかを含む請求項１記載の遅延測定回路。
  3. 　前記遅延回路は、ＮＯＴ回路及びバッファ回路の少なくともいずれかを含む請求項１記載の遅延測定回路。
  4. 　複数のセレクタ回路及び複数のフリップフロップ回路が接続されたスキャンチェーン回路を備える請求項１記載の遅延測定回路。
  5. 　被測定回路と、
    　クロック生成回路と、
    　論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
    　前記論理出力回路及び前記複数の遅延回路の少なくとも一つは、少なくとも二つのバイアス電圧入力ゲートを備える半導体集積回路。
  6. 　前記論理出力回路は、ＮＡＮＤ回路及びＮＯＲ回路の少なくともいずれかを含む請求項５記載の半導体集積回路。
  7. 　前記遅延回路は、ＮＯＴ回路及びバッファ回路の少なくともいずれかを含む請求項５記載の半導体集積回路。
  8. 　複数のセレクタ回路及び複数のフリップフロップ回路が接続されたスキャンチェーン回路を備える請求項５記載の半導体集積回路。
  9. 　接続された複数のフリップフロップ回路を有する被測定回路と、
    　クロック生成回路と、
    　ＮＡＮＤ回路と、前記ＮＡＮＤ回路に直列に接続される複数のＮＯＴ回路と、複数の前記ＮＯＴ回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
    　前記ＮＡＮＤ回路は、少なくとも二つのバイアス電圧入力ゲートを備える半導体集積回路。
  10. 　ＮＡＮＤ回路と、前記ＮＡＮＤ回路に直列に接続される複数のＮＯＴ回路と、複数の前記ＮＯＴ回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備え、
    　　前記ＮＡＮＤ回路は、少なくとも二つのバイアス電圧入力ゲートを備えた遅延測定回路。
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