CN103973303A - 环形振荡器和半导体装置 - Google Patents

环形振荡器和半导体装置 Download PDF

Info

Publication number
CN103973303A
CN103973303A CN201410042244.6A CN201410042244A CN103973303A CN 103973303 A CN103973303 A CN 103973303A CN 201410042244 A CN201410042244 A CN 201410042244A CN 103973303 A CN103973303 A CN 103973303A
Authority
CN
China
Prior art keywords
transistor
ring oscillator
pull
source electrode
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410042244.6A
Other languages
English (en)
Other versions
CN103973303B (zh
Inventor
森胁真一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN103973303A publication Critical patent/CN103973303A/zh
Application granted granted Critical
Publication of CN103973303B publication Critical patent/CN103973303B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

提供了一种环形振荡器和半导体装置，该环形振荡器具有要环形连接的多个延迟电路。多个延迟电路中的至少一个具有形成在包括与SRAM单元的布局形状相同的布局形状的布局区域中的延迟元件、以及与延迟元件并联连接的路径电路。延迟元件响应于从多个延迟电路内的先前级中的延迟电路输入到延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号输出到多个延迟电路内的下一级中的延迟电路。路径电路响应于除该一个转变之外的转变而将输出信号输出到下一级中的延迟电路。

Description

环形振荡器和半导体装置
技术领域
这里讨论的实施例涉及环形振荡器和半导体装置。
背景技术
已知通过改变作为SRAM（静态随机存取存储器）单元的部件的晶体管等的阱的体电势或者字线的电势来调整SRAM单元的电特性，以便抑制其上安装了SRAM单元的半导体装置的制造变化的影响。可以通过使用电探针等测量当调整SRAM单元的电特性时所使用的晶体管的电特性（诸如导通电流和阈值电压）作为模拟信号。然而，在这样的测量中，测量了模拟信号，因此测量易受到各种测量噪声的攻击并且不容易以高精度执行测量。
另一方面，已知使用环形振荡器来估计要安装在半导体装置上的各种元件的速度特性。环形振荡器通过将单个或多个非反相元件以及奇数个反相元件环形连接来形成。
此外，已知具有形成逻辑电路的逻辑部分和由以阵列形式布置的多个SRAM单元形成的存储器部分的半导体装置。在这样的半导体装置中，基于相同的布局布线规则来布置逻辑部分中布置的晶体管的各种逻辑元件。另一方面，在许多情况下，基于与用在构成逻辑电路的逻辑部分中使用的晶体管不同的布局布线规则来布置存储器部分中布置的SRAM单元。由于SRAM单元一般具有六晶体管配置，因此采用使得布局间隔尽可能窄的布局布线规则以便防止布局布线面积增加。
已知使用通过将多个SRAM单元环形连接而形成的环形振荡器，以便估计要基于与逻辑部分的布局布线规则不同的布局布线规则布置的SRAM单元的速度。例如，使用通过将多个SRAM单元环形连接而形成的环形振荡器，其中，一对传送晶体管的栅极和漏极彼此连接。通过连接SRAM单元内的反相器元件的输出端和SRAM单元的传送晶体管的漏极，对被配置成输出反相后的信号的延迟电路进行环形连接。
相关文献
[专利文献1]日本早期公开专利文献第2010-73282号
[专利文献2]日本审查专利文献第04-30764号
[专利文献3]日本早期公开专利文献第10-242806号
发明内容
然而，在通过将反相器元件的输出端和传送晶体管的漏极环形连接而形成的环形振荡器中，存在不能单独地测量SRAM单元的部件的上升延迟时间和下降延迟时间的问题。即，在这样的环形振荡器中，同时测量SRAM单元的部件的上升延迟时间和下降延迟时间，因此，存在不能分别分开测量上升延迟时间和下降延迟时间的问题。
因此，本发明的一方面的目的是提供一种能够分开测量形成SRAM单元的部件的上升延迟时间和下降延迟时间的环形振荡器。
根据实施例的一方面，环形振荡器具有多个环形连接的延迟电路。多个延迟电路中的至少一个具有形成在包括与SRAM单元的布局形状相同的布局形状的布局区域中的延迟元件以及与该延迟元件并联连接的路径电路。延迟元件响应于从多个延迟电路内的先前级中的延迟电路输入到该延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号输出到多个延迟电路内的下一级中的延迟电路。路径电路响应于除上述一个转变之外的转变而将输出信号输出到下一级中的延迟电路。
附图说明
图1是示出关于一个实施例的环形振荡器的图。
图2是图1所述的环形振荡器的时序图。
图3是示出环形振荡器的一个方面的图。
图4是示出图3所述的环形振荡器的一个操作的图。
图5是示出图3所述的环形振荡器的其它操作的图。
图6是示出环形振荡器的其它方面的图。
图7是示出图6所述的环形振荡器的一个操作的图。
图8是示出图6所述的环形振荡器的其它操作的图。
图9是示出环形振荡器的另外其它方面的图。
图10A是示出图1所述的环形振荡器的操作的图。
图10B是示出图9所述的环形振荡器的操作的图。
图11A是要安装在图1所述的环形振荡器上的SRAM单元的布局图。
图11B是要安装在图9所述的环形振荡器上的一个SRAM单元的布局图。
图11C是要安装在图9所述的环形振荡器上的其它SRAM单元的布局图。
图12是示出图9所述的环形振荡器的仿真波形的图。
图13是示出环形振荡器的另外其它方面的图。
图14A是要安装在图1所述的环形振荡器上的SRAM单元的布局图。
图14B是要安装在图13所述的环形振荡器上的SRAM单元的布局图。
图15是示出图13所述的环形振荡器的仿真波形的图。
图16是示出环形振荡器的另外其它方面的图。
图17是示出图16所述的环形振荡器的仿真波形的图。
图18是示出环形振荡器的另外其它方面的图。
图19A是要安装在图1所述的环形振荡器上的SRAM单元的布局图。
图19B是要安装在图18所述的环形振荡器上的一个SRAM单元的布局图。
图19C是要安装在图18所述的环形振荡器上的其它SRAM单元的布局图。
图20是示出图18所述的环形振荡器的仿真波形的图。
图21是示出安装了多个环形振荡器的半导体装置107的图。
具体实施方式
首先，参照图1和图2，说明关于该实施例的环形振荡器。
图1是示出关于该实施例的环形振荡器9的图。
环形振荡器9具有形成在半导体装置111上并且其部件的一部分连接到环形振荡器9的多个SRAM单元10、多个上拉元件20、NAND元件30、多个反相器元件31和32以及控制单元40。
SRAM单元10是具有六晶体管配置的SRAM单元。SRAM单元10具有第一传送晶体管11和第二传送晶体管12。SRAM单元10还具有第一上拉晶体管13和第一下拉晶体管14以及第二上拉晶体管15和第二下拉晶体管16。
第一传送晶体管11和第二传送晶体管12均是nMOS晶体管。
第一传送晶体管11的栅极连接到VSS并且第一传送晶体管11总是处于关断状态。第一传送晶体管11的源极连接到反相器元件31的输出端。第一传送晶体管11的漏极被置于开路状态。
第二传送晶体管12的栅极连接到字线。第二传送晶体管12的漏极连接到上拉元件20的漏极和反相器元件32的输入端。
在第一传送晶体管11和第二传送晶体管12中，电流在两个方向上流动，因此，源极和漏极不是唯一确定的。因此，在本说明书中，第一传送晶体管11和第二传送晶体管12的连接到SRAM单元10的部件的端被称为源极。换言之，连接到第一上拉晶体管13和第二上拉晶体管15以及连接到第一下拉晶体管14和第二下拉晶体管16的端被称为源极。另一方面，在本说明书中，第一传送晶体管11和第二传送晶体管12的经由位线连接到SRAM单元10的外部元件的端被称为漏极。在环形振荡器9中，第一传送晶体管11的漏极经由导线W连接到第一上拉晶体管13和第一下拉晶体管14的漏极。此外，第二上拉晶体管15和第二下拉晶体管16的栅极连接到导线W。
第一上拉晶体管13和第二上拉晶体管15均是pMOS晶体管。第一上拉晶体管13和第二上拉晶体管15的每个源极均连接到VDD。
第一下拉晶体管14和第二下拉晶体管16均是nMOS晶体管。第一下拉晶体管14和第二下拉晶体管16的每个源极均连接到VSS。
形成SRAM单元的上述六个晶体管基于其间隔比逻辑电路元件（诸如多个上拉元件20、多个NAND元件30以及多个反相器元件31和32）的间隔窄的布局布线规则而在半导体装置111上布置和布线。换言之，基于与形成逻辑电路元件的区域的布局布线规则不同的布局布线规则来形成SRAM单元被形成的布局区域。
上拉元件20具有pMOS晶体管。形成上拉元件20的pMOS晶体管被布置成使得操作速度是第一传送晶体管11的操作速度的十倍。
上拉元件20的栅极经由导线W连接到反相器元件31的输出端，并且上拉元件20的源极连接到VDD。上拉元件20的漏极连接到第二传送晶体管12的漏极以及反相器元件32的输入端。
上拉元件20具有用于使得并联连接的SRAM单元10的第二传送晶体管12的漏极处的信号的信号电平转变为从L电平（低电势电源电压，例如，VSS）上升到H电平（高电势电源电压，例如，VDD）的功能。如果第一传送晶体管11的源极处和反相器元件31的输出端处的信号电平转变为下降，则上拉元件20将H电平信号提供到第一传送晶体管11的源极。另一方面，如果反相器元件31的输出端处的信号电平转变为上升，则上拉元件20进入关断状态并且上拉元件20的漏极进入高阻状态。上拉元件20与多个SRAM单元10中的每个并联连接并且用作被配置成将上升信号输出到反相器元件32的补偿路径电路。换言之，在反相器元件31输出上升信号的情况下，信号经由SRAM单元10传播到反相器元件32。另一方面，在反相器元件31输出下降信号的情况下，信号经由上拉元件20传播到反相器元件32。
NAND元件30的第一输入端连接到控制单元40，并且NAND元件30的第二输入端连接到最终级中的反相器元件32的输出端。NAND元件30的输出端连接到初始级中的反相器元件31的输入端。
如果H电平信号被输入到NAND元件30的第一输入端，则环形振荡器9进入振荡状态，并且如果L电平信号被输入到NAND元件30的第一输入端，则环形振荡器9进入振荡停止状态。
在H电平信号正被输入到NAND元件30的第一输入端的同时，如果L电平信号被输入到第二输入端，则NAND元件30的输出端输出H电平信号。另一方面，在H电平信号正被输入到NAND元件30的第一输入端的同时，如果H电平信号被输入到第二输入端，则NAND元件30的输出端输出L电平信号。在环形振荡器9中，NAND元件30的输出端和第二输入端是环形连接的，因此，当H电平信号被输入到第一输入端时，环形振荡器9以根据要连接的元件的延迟速度的周期而振荡。
反相器元件31和32经由SRAM单元10和连接在反相器元件31和32之间的上拉元件20串联连接。对于多个SRAM单元10中的每个，反相器元件31和32串联连接。
初始级中的反相器元件31的输入端连接到NAND元件30的输出端。初始级中的反相器元件32的输出端连接到第二级中的反相器元件31的输入端。然后，先前级中的反相器元件32的输出端连接到下一级中的反相器元件31的输入端。然后，最终级中的反相器元件32的输出端连接到NAND元件30的输入端之一。
控制单元40具有多个逻辑元件并且基于从半导体装置111的外部输入的命令信号而使得环形振荡器9进入振荡状态。在接收到命令信号时，控制单元40将H电平信号提供到字线，然后将H电平信号提供到NAND元件的第一输入端。
接下来，说明处于振荡状态的环形振荡器9的部件的操作。
图2是环形振荡器9的时序图。
波形[ENABLE（使能）]是要输入到NAND元件30的第一输入端的使能信号的波形。当波形[ENABLE]处于H电平时，环形振荡器9进入振荡状态。波形[WL]是要输入到第一传送晶体管11的栅极的字线信号的波形。当波形[WL]处于H电平时，第二传送晶体管12被激活。
波形[A]是NAND元件30的输出信号的波形。波形[B]是反相器元件31的输出信号的波形。具有波形[B]指示的波形的信号经由导线W分别被输入到第一传送晶体管11的源极和上拉元件20的栅极。
波形[C]是第二传送晶体管12的源极处的信号的波形。波形[D]是第二传送晶体管12的漏极处和上拉元件20的漏极处的信号的波形。波形[E]是反相器元件32的输出信号的波形。具有波形[E]指示的波形的信号被输入到下一级中的反相器元件31的输入端。
波形[OUT（输出）]是最终级中的反相器元件32的输出信号的波形。具有波形[OUT]指示的波形的信号被输入到NAND元件的第二输入端。
如波形[WL]所指示的，在接收到命令信号时，控制单元40将H电平信号提供到字线。通过将H电平信号提供到字线，第二传送晶体管12被激活。
接下来，如波形[ENABLE]所指示的，环形振荡器9通过将H电平信号从控制单元40提供到NAND元件30的第一输入端而进入振荡状态。
接下来，如波形[A]所指示的，当在H电平信号被输入到第一输入端之后过去了时间Tf30时，NAND元件30将L电平信号输出到反相器元件31的输入端。时间Tf30是NAND元件30的下降延迟时间。
接下来，如波形[B]所指示的，当在L电平信号被输入到输入端之后过去了时间Tr31时，反相器元件31将H电平信号输出到第二下拉晶体管16的栅极、上拉元件20的栅极等。时间Tr31是反相器元件31的上升延迟时间。
接下来，如波形[C]所指示的，当在H电平信号被输入到输入端之后过去了时间Tf16时，第二下拉晶体管16的漏极处的信号转换为L电平信号。时间Tf16是当第二下拉晶体管16的漏极处的信号转变为下降时的延迟时间。第二下拉晶体管16的漏极处的信号等于第二传送晶体管12的源极处的信号。
接下来，如波形[D]所指示的，当在第二传送晶体管12的源极处的信号转换为L电平之后过去了时间Tf12时，第二传送晶体管12的漏极处的信号转换为L电平信号。时间Tf12是第二传送晶体管12的下降延迟时间。第二传送晶体管12的漏极处的信号等于反相器元件32的输入端处的信号。
接下来，如波形[E]所指示的，当在L电平信号被输入到输入端之后过去了时间Tr32时，反相器元件32将H电平信号输出到第二级中的反相器元件31的输入端。时间Tr32是反相器元件32的下降延迟时间。
然后，信号的转变顺序传播直至最终级中的反相器元件32。然后，如波形[OUT]所指示的，最终级中的反相器元件32将L电平信号输出到NAND元件30的第二输入端。
接下来，如波形[A]所指示的，当在H电平信号被输入到第二输入端之后过去了时间Tr30时，NAND元件30将H电平信号输出到反相器元件31的输入端。时间Tr30是NAND元件30的上升延迟时间。
接下来，如波形[B]所指示的，当在H电平信号被输入到输入端之后过去了时间Tf31时，反相器元件31将L电平信号输出到第二下拉晶体管16的栅极、上拉元件20的栅极等。时间Tf31是反相器元件31的下降延迟时间。
接下来，如波形[D]所指示的，当在L电平信号被输入到栅极之后过去了时间Tr20时，上拉元件20进入导通状态并且上拉元件20的源极转换为H电平。时间Tr20是上拉元件20的上升延迟时间。
当上拉元件20的源极转换为H电平时，第二传送晶体管12的漏极和反相器元件31的输入端转换为H电平。
接下来，如波形[E]所指示的，当在L电平信号被输入到输入端之后过去了时间Tr32时，反相器元件32将H电平信号输出到第二级中的反相器元件31的输入端。时间Tr32是反相器元件32的上升延迟时间。
然后，传播到达最终级中的反相器元件32，并且如波形[OUT]所指示的，最终级中的反相器元件32将H电平信号输出到NAND元件30的第二输入端。时间Tc2是环形振荡器9的振荡周期。
对处于振荡状态的环形振荡器9的部件的操作进行说明。
在环形振荡器9中，反相器元件31和32插入在并联连接的SRAM单元10与上拉元件20之间，因此，在环形振荡器9的振荡周期中，包括反相器元件31和32的延迟值。因此，为了通过使用环形振荡器9估计第二传送晶体管12和第二下拉晶体管16的延迟值，分开准备用于测量反相器元件31和32的延迟值的环形振荡器。
反相器元件32的输入端经由第二传送晶体管12连接到第二下拉晶体管16的漏极。如上所述，基于不同的布局布线规则来布置SRAM单元10和反相器元件32的内部元件。因此，在环形振荡器9中，当要施加到导线W的信号开始转变为上升时，以反相器元件32作为负载来驱动第二下拉晶体管16，因此第二下拉晶体管16受基于不同布线规则布置的元件的影响。
如上所述，环形振荡器9具有由包括反相器元件31和32导致的问题。在下文中，参照图3至图21说明根据实施例的环形振荡器。
首先，参照图3至图5说明环形振荡器的示例。
图3是示出环形振荡器1的图。
环形振荡器1与参照图1和图2说明的环形振荡器9的不同之处在于没有反相器元件31和32。环形振荡器1包括分别在偶数个级中的SRAM10和上拉元件20。
图4是示出当信号转变为上升时要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号的流动的图。在图4中，粗线指示当要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号转变为上升时的信号的流动。
当要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号转变为上升时，在奇数编号的级中，SRAM单元10内的第二传送晶体管12和第二下拉晶体管16用作延迟元件。此外，在偶数编号的级中，上拉元件20用作延迟元件。从环形振荡器1的最终级中的上拉元件20输出的上升信号经由NAND元件30将下降信号输出到与初始级中的SRAM单元10连接的导线W。
图5是示出当信号转变为下降时要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号的流动的图。在图5中，粗线指示当信号转变为下降时要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号的流动。
当要施加到与环形振荡器1的初始级中的SRAM单元10连接的导线W的信号转变为下降时，在奇数编号的级中，上拉元件20用作延迟元件。在偶数编号的级中，SRAM单元10内的第二传送晶体管12和第二下拉晶体管16用作延迟元件。从环形振荡器1的SRAM单元10内的第二传送晶体管12和第二下拉晶体管16输出的下降信号经由NAND元件30将上升信号输出到与初始级中的SRAM单元10的连接的导线W。
由于环形振荡器1不包括反相器元件，因此环形振荡器1的振荡周期大部分取决于第二下拉晶体管16的下降延迟值和上拉元件20的上升延迟值。因此，通过将布局设计为使得上拉元件20的驱动能力远大于第二下拉晶体管16的驱动能力，则环形振荡器1的振荡周期几乎取决于第二下拉晶体管16的下降延迟值。
在环形振荡器1中，下一级中的SRAM单元10的第一上拉晶体管13的漏极连接到第二传送晶体管12的漏极。当要施加到导线W的信号开始转变为下降时，下一级中的SRAM单元10的第二下拉晶体管16和第一上拉晶体管13同时接通。因此，下一级中的SRAM单元10的第二下拉晶体管16和第一上拉晶体管13彼此拉动，导致当要施加到导线W的信号转变为下降时延迟值增加。例如，在nMOS晶体管的制造条件是慢速条件并且pMOS晶体管的制造条件是快速条件时，作为延迟元件的第二传送晶体管12和第二下拉晶体管16的下降延迟值变大。
接下来，参照图6至图8说明环形晶体管的另一示例。
图6是示出环形振荡器2的图。
环形振荡器2与参照图3至图5描述的环形振荡器1的不同之处在于取代上拉元件20而包括下拉元件21。环形振荡器2与参照图3至图5说明的环形振荡器1的不同之处还在于第二传送晶体管12的源极和漏极是短路的。
图7是示出当信号转变为下降时要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号的流动的图。在图7中，粗线指示当要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号转变为下降时的信号的流动。
当要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号开始下降时，在奇数编号的级中，SRAM单元10的第二上拉晶体管15用作延迟元件。在偶数编号的级中，下拉元件21用作延迟元件。从环形振荡器2的最终级中的下拉元件21输出的下降信号经由NAND元件30将上升信号输出到与初始级中的SRAM单元10连接的导线W。
图8是示出当信号转变为上升时要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号的流动的图。在图8中，粗线指示当要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号转变为上升时的信号的流动。
当要施加到与环形振荡器2的初始级中的SRAM单元10连接的导线W的信号转变为上升时，在奇数编号的级中，下拉元件2用作延迟元件。在偶数编号的级中，SRAM单元10内的第二上拉晶体管15用作延迟元件。从环形振荡器2的SRAM单元10内的第二上拉晶体管15输出的上升信号经由NAND元件30将下降信号输出到与初始级中的SRAM单元10连接的导线W。
由于环形振荡器2不包括反相器元件，因此环形振荡器2的振荡周期大部分取决于第二上拉晶体管5的上升延迟值和下拉元件21的下降延迟值。因此，通过将布局设计为使得下拉元件21的驱动能力远大于第二上拉晶体管15的驱动能力，环形振荡器2的振荡周期几乎取决于第二上拉晶体管15的上升延迟值。
在环形振荡器2中，下一级中的SRAM单元10的第一下拉晶体管14的漏极连接到第二传送晶体管12的漏极。当要施加到导线W的信号开始上升时，下一级中的SRAM单元10的第二上拉晶体管15和第一下拉晶体管14同时接通。因此，下一级中的SRAM单元10的第二上拉晶体管15和第一下拉晶体管14彼此拉动，导致当要施加到导线W的信号转变为上升时的延迟值增加。
接下来，参照图9至图12说明环形振荡器的另一示例。
图9是示出环形振荡器3的图。
环形振荡器3具有用作延迟元件的奇数数量的级中的第二传送晶体管12和第二下拉晶体管16和奇数数量的级中的上拉元件20、控制单元40以及振荡控制单元50。
在环形振荡器3中，取代SRAM单元10，布置了形成在具有与SRAM单元的布局形状相同的布局形状的布局区域中的第二传送晶体管12和第二下拉晶体管16。包括第二传送晶体管12和第二下拉晶体管16的单元10a形成在与SRAM单元10相同的布局区域中。然而，在单元10a中，第一下拉晶体管14的漏极既没有连接到第一上拉晶体管13的漏极也没有连接到导线W，其中第二上拉晶体管15和第二下拉晶体管16连接到导线W。换言之，要安装在半导体元件102上的单元10a与先前说明的SRAM单元10的不同之处在于，第一下拉晶体管14的漏极没有连接到导线W。
环形振荡器3与参照图3至图5说明的环形振荡器1的不同之处还在于，取代NAND元件30而布置了振荡控制单元50。振荡控制单元50具有传送单元51、反相器元件52和下拉晶体管53。在振荡控制单元50中，当使能信号ENABLE是H电平信号时，传送单元51开路并且输出端OUT和导线W被置于传导状态，而当使能信号ENABLE是L电平信号时，L电平信号被施加到导线W。
环形振荡器3与先前说明的环形振荡器1的不同之处还在于，作为延迟元件的多个第二传送晶体管12和多个第二下拉晶体管16并联连接。布置在纵向方向上的多个单元10a的第二传送晶体管12的漏极相互连接，并且第二下拉晶体管16的栅极相互连接。因此，作为延迟元件的多个第二传送晶体管12和多个第二下拉晶体管16并联连接。
图10A是示出作为图1所示的环形振荡器1的变型电路的环形振荡器9的操作的图，并且图10B是示出图9所示的环形振荡器3的操作的图。
在环形振荡器9中，第一下拉晶体管14连接到导线W，其中导线W将反相器元件32的输出和SRAM单元10相连接。因此，当输入到反相器元件32的信号开始下降并且施加到导线W的信号开始上升时，反相器元件32的pMOS晶体管和第一下拉晶体管14同时接通。因此，反相器元件32的pMOS晶体管和第一下拉晶体管14彼此拉动，导致当反相器元件32转变为上升时的延迟值增加。特别地，当pMOS晶体管的制造条件是慢速条件而nMOS的制造条件是快速条件时，当反相器元件32转变为上升时的延迟值变大。当pMOS晶体管的制造条件是快速条件而nMOS晶体管的制造条件是慢速条件时，当反相器元件32开始上升时的延迟值变得相对小。
另一方面，在环形振荡器3中，第一下拉晶体管14没有连接到导线W，其中导线W将上拉元件20的漏极和第二下拉晶体管16相连接。当要输入到上拉元件20的栅极的信号转变为下降并且要施加到导线W的信号开始转变为上升时，不存在第一下拉晶体管14的影响，因此，上拉元件20可以减小上升延迟值。
在环形振荡器3中，上拉元件20的上升延迟值变小，并且第二下拉晶体管16和第二传送晶体管12的延迟值变大。因此，可以增加第二下拉晶体管16和第二传送晶体管12的延迟值占环形振荡器3的振荡周期的比率。
在环形振荡器3中，甚至当pMOS晶体管的制造条件是慢速条件而nMOS晶体管的制造条件是快速条件时，也可以将晶体管特性充分地反映在振荡频率中。此外，在环形振荡器3中，甚至当pMOS晶体管的制造条件是快速条件而nMOS晶体管的制造条件是慢速条件时，也可以将晶体管特性充分地反映在振荡频率中。
环形振荡器3既不包括NAND元件30也不包括反相器元件31和32。因此，环形振荡器3的振荡周期取决于第二传送晶体管12和第二下拉晶体管16的延迟值以及其延迟值小的上拉元件20的延迟值。在环形振荡器3的振荡周期中，第二传送晶体管12和第二下拉晶体管16变为占主要的，因此，可以以较高精度估计SRAM单元的延迟特性。
在环形振荡器3中，形成在具有与SRAM单元的布局形状相同的布局形状的布局区域中的多个第二传送晶体管12和多个第二下拉晶体管16并联连接。由于环形振荡器3具有并联连接的多个第二传送晶体管12和多个第二下拉晶体管16，因此可以增加要估计的晶体管的数量。通过增加要估计的晶体管的数量，环形振荡器3的周期不再取决于形成第二传送晶体管12和第二下拉晶体管16的各个晶体管的特性的变化。因此，环形振荡器3的周期不是很大程度上取决于各个晶体管的特性的变化，因此，可以更准确地估计其中形成有环形振荡器3的晶片的制造条件。
图11A是要安装在环形振荡器1上的SRAM单元10的布局图，并且图11B是要安装在环形振荡器3上的单元10a的布局图。
SRAM单元10具有阱W1至W4、多晶硅P1至P4以及通孔V11至V14、V21、V22、V31、V32和V41至V44。单元10a与SRAM单元10的不同之处在于没有通孔V13。
SRAM单元10与单元10a之间的差别仅在于拥有通孔V13，因此，可以根据SRAM单元10容易地形成单元10a。此外，除了通孔V13之外，单元10a的布局结构与SRAM单元10的布局结构相同，因此，形成单元10a的晶体管的延迟特性基本上等于SRAM单元10的延迟特性。
图12是示出环形振荡器3的仿真波形的图。图12的波（a）是使能信号ENABLE的波形，并且图12的波（b）是在nMOS晶体管和pMOS晶体管的制造条件均是典型条件的情况下的输出信号OUT的波形。图12的波（c）是在nMOS晶体管和pMOS晶体管的制造条件均是快速条件的情况下的输出信号OUT的波形。图12的波（d）是在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下的输出信号OUT的波形。图12的波（e）是在nMOS晶体管和pMOS晶体管的制造条件均是慢速条件的情况下的输出信号OUT的波形。图12的波（f）是在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下的输出信号OUT的波形。
如图12所示，环形振荡器3以根据晶体管的制造条件的周期振荡，因此，可以通过分析环形振荡器3的振荡周期而根据晶体管的制造条件以高精度估计SRAM单元的延迟特性。可以通过估计第二传送晶体管12和第二下拉晶体管16的延迟值而估计SRAM单元10的写入操作的延迟特性。
接下来，参照图13至图15说明环形振荡器的另一示例。
图13是示出环形振荡器4的图。
环形振荡器4与先前说明的环形振荡器3的不同之处在于，用作延迟元件的元件是第二上拉晶体管15而不是第二传送晶体管12或第二下拉晶体管16。环形振荡器4与先前说明的环形振荡器3的不同之处还在于，取代上拉元件20而布置了下拉元件21。
包括用作环形振荡器4的延迟元件的第二上拉晶体管15的单元10b形成在与SRAM单元10的布局区域相同的布局区域中。然而，在单元10b中，第一上拉晶体管13的源极没有连接到电源电压而是开路。此外，在单元10b中，第二传送晶体管12的源极和漏极是短路的。
图14A是示出作为图1所示的环形振荡器9的变型电路的环形振荡器9’的操作的图，并且图14B是示出图7所示的环形振荡器4的操作的图。
环形振荡器9’与环形振荡器9的不同之处在于，取代上拉元件20而布置了下拉元件21。在环形振荡器9’中，第一上拉晶体管13连接到导线W，其中导线W将反相器元件31的输出和SRAM单元10相连接。因此，当要输入到反相器元件31的信号转变为上升并且要施加到导线W的信号开始转变为下降时，反相器元件31的nMOS晶体管和第一上拉晶体管13同时接通。因此，反相器元件31的nMOS晶体管和第一上拉晶体管13彼此拉动，导致当反相器元件31转变为下降时的延迟值增加。特别地，在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下，当反相器元件31转变为下降时的延迟值变大。在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下，当反相器元件31开始下降时的延迟值变得相对小。
另一方面，在环形振荡器4中，要连接到导线W的第一上拉晶体管13的源极开路，其中导线W将第二上拉晶体管15和下拉元件21的漏极相连接。当要输入到下拉元件21的栅极的信号转变为上升并且要施加到导线W的信号开始下降时，不存在第一上拉晶体管13的影响，因此，下拉元件21可以减小下降延迟值。
在环形振荡器4中，下拉元件21的下降延迟值变小并且第二上拉晶体管15的延迟值变大。因此，可以增加第二上拉晶体管15的延迟值占环形振荡器4的振荡周期的比率。
在环形振荡器4中，甚至在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下，也可以将晶体管特性充分地反映在振荡频率中。此外，在环形振荡器4中，甚至在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下，也可以将晶体管特性充分地反映在振荡频率中。
图11C是要安装在环形振荡器4上的单元10b的布局图。
图11A所示的SRAM单元10与单元10b的不同点仅在于拥有通孔V31，因此，可以根据SRAM单元10容易地形成单元10b。此外，除了通孔31之外，单元10b的布局结构与SRAM单元10的布局结构相同，因此，形成单元10b的晶体管的延迟特性基本上等于SRAM单元10的延迟特性。
图15是示出环形振荡器4的仿真波形的图。图15的波（a）是使能信号ENABLE的波形，并且图15的波（b）是在nMOS晶体管和pMOS晶体管的制造条件均是典型条件的情况下的输出信号OUT的波形。图15的波（c）是在nMOS晶体管和pMOS晶体管的制造条件均是快速条件的情况下的输出信号OUT的波形。图15的波（d）是在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下的输出信号OUT的波形。图15的波（e）是在nMOS晶体管和pMOS晶体管的制造条件均是慢速条件的情况下的输出信号OUT的波形。图15的波（f）是在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下的输出信号OUT的波形。
如图15所示，环形振荡器4以根据晶体管的制造条件的周期振荡，因此，可以通过分析环形振荡器4的振荡周期而根据晶体管的制造条件以高精度估计SRAM单元的延迟特性。可以通过估计第二上拉晶体管15的延迟值估计SRAM单元的pMOS晶体管的延迟特性。
接下来，参照图16和图17说明环形振荡器的另一示例。
图16是示出环形振荡器5的图。
环形振荡器5与先前说明的环形振荡器3的不同之处在于，第二传送晶体管12的源极和漏极是短路的。
包括用作环形振荡器5的延迟元件的第二下拉晶体管16的单元10c形成在与SRAM单元10的布局区域相同的布局区域中。然而，在单元10c中，第一下拉晶体管14的漏极没有连接到导线W。此外，在单元10c中，第二传送晶体管12的源极和漏极是短路的。
单元10c的布局形状与图11A所示的单元10a的形状相同。
图17是示出环形振荡器5的仿真波形的图。图17的波（a）是使能信号ENABLE的波形，并且图17的波（b）是在nMOS晶体管和pMOS晶体管的制造条件均是典型条件的情况下的输出信号OUT的波形。图17的波（c）是在nMOS晶体管和pMOS晶体管的制造条件均是快速条件的情况下的输出信号OUT的波形。图17的波（d）是在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下的输出信号OUT的波形。图17的波（e）是在nMOS晶体管和pMOS晶体管的制造条件均是慢速条件的情况下的输出信号OUT的波形。图17的波（f）是在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下的输出信号OUT的波形。
接下来，参照图18至图20说明环形振荡器的另一示例。
图18是示出环形振荡器6的图。
环形振荡器6与先前说明的环形振荡器3的不同之处在于，形成在具有与2RW SRAM单元的布局形状相同的布局形状的布局区域中的元件用作延迟元件。
图19A是2RW SRAM单元10’的布局图，图19B是要安装在环形振荡器6上的单元10e的布局图，并且图19C是要安装在环形振荡器6上的单元10f的布局图。
2RW SRAM单元10’具有阱W5至W9和WA、多晶硅P5至P8以及通孔V51至V53、V61、V62、V71、V72、V81、V82、V91至V93、VA1和VA2。单元10e与SRAM单元10’的不同之处在于没有通孔V62。单元10f与SRAM单元10’的不同之处在于没有通孔V92。
图20是示出环形振荡器6的仿真波形的图。图20的波（a）是使能信号ENABLE的波形，并且图20的波（b）是在nMOS晶体管和pMOS晶体管的制造条件均是典型条件的情况下的输出信号OUT的波形。图20的波（c）是在nMOS晶体管和pMOS晶体管的制造条件均是快速条件的情况下的输出信号OUT的波形。图20的波（d）是在nMOS晶体管的制造条件是快速条件而pMOS晶体管的制造条件是慢速条件的情况下的输出信号OUT的波形。图20的波（e）是在nMOS晶体管和pMOS晶体管的制造条件均是慢速条件的情况下的输出信号OUT的波形。图20的波（f）是在nMOS晶体管的制造条件是慢速条件而pMOS晶体管的制造条件是快速条件的情况下的输出信号OUT的波形。
对于环形振荡器6，可以通过使用具有与2RW SRAM单元的布局形状相同的布局形状的单元10e和10f以及通过交替操作读取端口来减小布局面积。
接下来，参照图21说明其上安装了多个环形振荡器的半导体装置的示例。
图21是示出其上安装了环形振荡器3至5的半导体装置107的图。
半导体装置107具有三个环形振荡器3至5、逻辑电路单元110和存储器电路单元120。
逻辑电路单元110具有基于相同的布局布线规则而布置的多个逻辑电路。存储器电路单元120具有SRAM单元阵列121，其中，在SRAM单元阵列121中，基于其间隔比逻辑电路的布局布线规则窄的布局布线规则布置的多个SRAM单元10以阵列的形式布置。在SRAM单元阵列121中，可以调整N阱的体电势、P阱的体电势以及从半导体装置107的外部开始的字线的电势。
环形振荡器3至5的SRAM单元10a至10c基于与布置在存储器电路单元120的SRAM单元阵列121中的SRAM单元10的布局布线规则相同的布局布线规则来布置。环形振荡器3至5的上拉元件20和下拉元件21基于与逻辑电路单元110的逻辑电路的布局布线规则相同的布局布线规则来布置。
半导体装置107还具有未示意性地示出的输出单元，并且可以分别取从环形振荡器3至5的OUT端输出的振荡信号作为输出信号。
在半导体装置107中，可以基于环形振荡器3至5的振荡周期而调整N阱的体电势、P阱的体电势以及字线的电势。例如，在写入特性差的情况下，进行调整使得传送晶体管的电流大于上拉晶体管的电流。在除了差的写入特性之外读取速度慢的情况下，使得上拉晶体管和下拉晶体管的体电势为正向。另一方面，在读取速度高的情况下，如果使得nMOS晶体管的体电势为正向，则所谓的稳定性裕量下降，并且保持特性劣化。因此，在读取速度高的情况下，通过调整字线的电势相反地稍微减小传送晶体管的电流，同时，通过使得pMOS的体电势反向而稍微减小上拉晶体管的电流。
在下文中，说明其它实施例。
实施例的配置不限于环形振荡器1至5的配置。例如，环形振荡器1至5不包括反相器元件，但是环形振荡器可包括单个或多个反相器元件。此外，还可取代环形振荡器3至5的振荡控制单元50而布置要布置在环形振荡器1中的NAND元件30。
在环形振荡器3至5中，多个延迟元件串联连接并且跨多个级布置，但是并联连接的多个延迟元件可布置在单个级中。此外，在环形振荡器3至5中，多个延迟元件并联连接，但是单个延迟元件可跨多个级布置。
半导体装置107具有SRAM单元阵列121和环形振荡器3至5，但是环形振荡器3至5可在形成半导体装置的每个晶片中安装一个。此外，在半导体装置107中，环形振荡器3至5均具有控制单元40，但是还可以通过信号控制单元控制环形振荡器3至5中的每个。
在实施例中，环形振荡器具有路径电路，该路径电路被配置成响应于除转变之一之外的转变而将输出信号输出到下一级中的延迟电路。因此，可以通过使用环形振荡器分别分开测量形成SRAM单元的部件的上升延迟时间和下降延迟时间。
这里所阐述的所有示例和条件语言旨在用于教导目的以辅助读者理解本发明和发明人为推进现有技术而贡献的构思，并且应被解释为不限于这样具体阐述的示例和条件，在说明书中这样的示例的组织也与示出本发明的优势和劣势无关。尽管详细描述了本发明的实施例，但是应理解，可以在不背离本发明的精神和范围的情况下对其进行各种改变、替换和变更。

Claims (10)

1.一种环形振荡器，包括要环形连接的多个延迟电路，其中，
所述多个延迟电路中的至少一个包括形成在包括与静态随机存取存储器单元的布局形状相同的布局形状的布局区域中的延迟元件、以及与所述延迟元件并联连接的路径电路，
所述延迟元件响应于从所述多个延迟电路内的先前级中的延迟电路输入到所述延迟元件的输入端的信号的上升转变和下降转变中的一个转变，将输出信号输出到所述多个延迟电路内的下一级中的延迟电路，以及
所述路径电路响应于除所述一个转变之外的转变，将输出信号输出到所述下一级中的延迟电路。
2.根据权利要求1所述的环形振荡器，其中，
所述延迟元件和所述路径电路分别跨多个级串联连接，并且所述延迟元件和所述路径电路输出输入信号的反相信号作为输出信号。
3.根据权利要求1所述的环形振荡器，其中，
所述延迟元件包括nMOS晶体管和pMOS晶体管中的一个晶体管，其中，输入信号被输入到所述nMOS晶体管的栅极并且所述nMOS晶体管的源极接地，输入信号输入到所述pMOS晶体管的栅极并且所述pMOS晶体管的源极连接到电源。
4.根据权利要求1所述的环形振荡器，其中，
在所述静态随机存取存储器单元的布局区域中，布置了第一传送晶体管、第二传送晶体管、第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管，其中，所述第一上拉晶体管的栅极连接到所述第二传送晶体管的源极并且所述第一上拉晶体管的源极连接到电源，所述第一下拉晶体管的栅极连接到所述第二传送晶体管的源极，所述第一下拉晶体管的源极接地，并且所述第一下拉晶体管的漏极连接到所述第一传送晶体管的源极，所述第二上拉晶体管的栅极连接到所述第一上拉晶体管的漏极，所述第二上拉晶体管的源极连接到电源，并且所述第二上拉晶体管的漏极连接到所述第二传送晶体管的源极，所述第二下拉晶体管的栅极连接到所述第一上拉晶体管的漏极，所述第二下拉晶体管的源极接地，并且所述第二下拉晶体管的漏极连接到所述第二传送晶体管的源极，以及
所述延迟元件包括所述第二下拉晶体管。
5.根据权利要求4所述的环形振荡器，其中，
所述第一下拉晶体管的漏极与所述第一上拉晶体管、所述第二上拉晶体管和所述第二下拉晶体管的各个漏极之间的连接被断开，以及
所述断开通过移除通孔来实现，所述通孔连接形成在具有与所述静态随机存取存储器单元的布局形状相同的布局形状的布局区域中的导线层。
6.根据权利要求1所述的环形振荡器，其中，
在所述静态随机存取存储器单元的布局区域中，布置了第一传送晶体管、第二传送晶体管、第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管，其中，所述第一上拉晶体管的栅极连接到所述第二传送晶体管的源极，所述第一上拉晶体管的源极开路，并且所述第一上拉晶体管的漏极连接到所述第一传送晶体管的源极，所述第一下拉晶体管的栅极连接到所述第二传送晶体管的源极，所述第一下拉晶体管的源极接地，并且所述第一下拉晶体管的漏极连接到所述第一传送晶体管的源极，所述第二上拉晶体管的栅极连接到所述第一传送晶体管的源极，所述第二上拉晶体管的源极连接到电源，并且所述第二上拉晶体管的漏极连接到所述第二传送晶体管的源极，所述第二下拉晶体管的栅极连接到所述第一传送晶体管的源极，所述第二下拉晶体管的源极接地，并且所述第二下拉晶体管的漏极连接到所述第二传送晶体管的源极，以及
所述延迟元件包括所述第二上拉晶体管。
7.根据权利要求6所述的环形振荡器，其中，
所述第一上拉晶体管的源极与所述电源之间的连接被断开，以及
所述断开通过移除通孔来实现，所述通孔连接形成在具有与所述静态随机存取存储器单元的布局形状相同的布局形状的布局区域中的导线层。
8.根据权利要求1所述的环形振荡器，其中，
所述延迟元件和所述路径电路分别串联连接到先前级中的延迟元件和路径电路以及随后级中的延迟元件和路径电路。
9.根据权利要求1所述的环形振荡器，其中，
所述延迟元件以多个并联连接。
10.一种半导体装置，包括：
静态随机存取存储器单元阵列，包括多个静态随机存取存储器单元；以及
根据权利要求1所述的环形振荡器。
CN201410042244.6A 2013-01-31 2014-01-28 环形振荡器和半导体装置 Expired - Fee Related CN103973303B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013017080A JP6217087B2 (ja) 2013-01-31 2013-01-31 リング発振器及び半導体装置
JP2013-017080 2013-01-31

Publications (2)

Publication Number Publication Date
CN103973303A true CN103973303A (zh) 2014-08-06
CN103973303B CN103973303B (zh) 2017-09-22

Family

ID=51222257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410042244.6A Expired - Fee Related CN103973303B (zh) 2013-01-31 2014-01-28 环形振荡器和半导体装置

Country Status (4)

Country Link
US (1) US9160315B2 (zh)
JP (1) JP6217087B2 (zh)
KR (1) KR101605941B1 (zh)
CN (1) CN103973303B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527640A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 从经由标准单元接口互连的sram单元构建的环形振荡器
CN107944073A (zh) * 2017-10-12 2018-04-20 北京时代民芯科技有限公司 一种用于多通道时间测量的环振集成电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343182B2 (en) * 2013-07-10 2016-05-17 International Business Machines Corporation Direct memory based ring oscillator (DMRO) for on-chip evaluation of SRAM cell delay and stability
US10964379B2 (en) * 2018-11-07 2021-03-30 Arm Limited Ring oscillator based bitcell delay monitor
US10659012B1 (en) 2018-11-08 2020-05-19 Nxp B.V. Oscillator and method for operating an oscillator
WO2023026383A1 (ja) * 2021-08-25 2023-03-02 株式会社ソシオネクスト 半導体集積回路装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061561A1 (en) * 2002-09-30 2004-04-01 Monzel Carl A. Sram process monitor cell
CN1599247A (zh) * 2003-09-16 2005-03-23 三星电子株式会社 环形振荡器
US20060050600A1 (en) * 2004-09-03 2006-03-09 Ramnath Venkatraman Circuit for verifying the write speed of SRAM cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072319A (ja) 1983-09-28 1985-04-24 Nec Ic Microcomput Syst Ltd 集積回路
JP3123454B2 (ja) 1997-02-25 2001-01-09 日本電気株式会社 半導体集積回路
US7142064B2 (en) * 2004-10-26 2006-11-28 International Business Machines Corporation SRAM ring oscillator
JP2010073282A (ja) 2008-09-19 2010-04-02 Nec Electronics Corp 半導体装置、半導体装置の設計方法
US7868706B2 (en) * 2008-10-23 2011-01-11 Advanced Micro Devices, Inc. Oscillator device and methods thereof
TWI483251B (zh) * 2012-02-24 2015-05-01 Univ Nat Chiao Tung 用以量測偏壓溫度效應之環形震盪器
JP5987503B2 (ja) * 2012-07-02 2016-09-07 株式会社ソシオネクスト リング発振器及び半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061561A1 (en) * 2002-09-30 2004-04-01 Monzel Carl A. Sram process monitor cell
CN1599247A (zh) * 2003-09-16 2005-03-23 三星电子株式会社 环形振荡器
US20060050600A1 (en) * 2004-09-03 2006-03-09 Ramnath Venkatraman Circuit for verifying the write speed of SRAM cells

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527640A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 从经由标准单元接口互连的sram单元构建的环形振荡器
CN107527640B (zh) * 2016-06-21 2022-07-08 马维尔亚洲私人有限公司 从经由标准单元接口互连的sram单元构建的环形振荡器
CN107944073A (zh) * 2017-10-12 2018-04-20 北京时代民芯科技有限公司 一种用于多通道时间测量的环振集成电路
CN107944073B (zh) * 2017-10-12 2021-01-08 北京时代民芯科技有限公司 一种用于多通道时间测量的环振集成电路

Also Published As

Publication number Publication date
JP2014150353A (ja) 2014-08-21
CN103973303B (zh) 2017-09-22
KR20140098667A (ko) 2014-08-08
KR101605941B1 (ko) 2016-03-23
US9160315B2 (en) 2015-10-13
JP6217087B2 (ja) 2017-10-25
US20140210561A1 (en) 2014-07-31

Similar Documents

Publication Publication Date Title
CN103973303A (zh) 环形振荡器和半导体装置
CN101858955B (zh) 用于使用发送器和接收器来进行边界扫描测试的电路
US9240247B2 (en) Ring oscillator and semiconductor device
US8629693B2 (en) Semiconductor integrated circuit with a chain of inverters
EP3361274B1 (en) Flip-flop circuit and scan chain using the same
JP2006344640A (ja) 半導体集積回路装置
CN103383416B (zh) 测试片外驱动器的阻抗的电路与方法
US7512024B2 (en) High-speed memory device easily testable by low-speed automatic test equipment and input/output pin control method thereof
CN103502826A (zh) 输入电路
US20040183581A1 (en) Semiconductor integrated circuit
US8181073B2 (en) SRAM macro test flop
CN101488744B (zh) 一种可以减小电源线和地线噪声的输出驱动缓冲器
JP4999632B2 (ja) 半導体集積回路
US7216315B2 (en) Error portion detecting method and layout method for semiconductor integrated circuit
US20140298126A1 (en) Latch circuit, scan test circuit and latch circuit control method
US9404964B2 (en) Semiconductor integrated circuit
US7119570B1 (en) Method of measuring performance of a semiconductor device and circuit for the same
EP2640023A1 (en) Transmission circuit for impedance matching
US8797814B2 (en) Multi-test apparatus and method for testing a plurailty of semiconductor chips
US8760205B2 (en) Semiconductor device and input signal reception circuit
US7463063B2 (en) Semiconductor device
CN109101388A (zh) 半导体装置和测试半导体装置的方法
JP2016134787A (ja) 発振回路、半導体装置及び半導体装置のテスト方法
CN117491853A (zh) 双向扫描触发器电路和方法
JP2001320017A (ja) 半導体集積回路および半導体集積回路製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150515

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150515

Address after: Kanagawa

Applicant after: SOCIONEXT Inc.

Address before: Kanagawa

Applicant before: FUJITSU MICROELECTRONICS Ltd.

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170922

CF01 Termination of patent right due to non-payment of annual fee