WO2016136287A1 - Ｃｕ配線の形成方法および半導体装置の製造方法 - Google Patents

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洋之 永井
鵬 常
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Definitions

  • the present invention relates to a Cu wiring formation method and a semiconductor device manufacturing method in which Cu or Cu alloy is buried in trenches and vias formed in a substrate to form Cu wiring.
  • a wafer In the manufacture of semiconductor devices, various processes such as film formation and etching are repeatedly performed on a semiconductor wafer (hereinafter simply referred to as a wafer) to manufacture a desired device. In response to demands for finer and higher integration of wiring patterns, it is required to reduce wiring resistance (improve conductivity) and improve electromigration resistance.
  • the entire surface of an interlayer insulating film having trenches and vias formed on a wafer is made of tantalum metal (Ta), titanium (Ti), tantalum nitride (TaN), titanium nitride (TiN), or the like.
  • a barrier film is formed by physical vapor deposition (PVD) plasma sputtering, a Cu seed film is also formed on the barrier film by plasma sputtering, and Cu plating is applied thereon to completely embed trenches and holes.
  • PVD physical vapor deposition
  • a technique has been proposed in which excess copper thin film and barrier film on the wafer surface are removed by polishing treatment by CMP (Chemical Mechanical Polishing) (for example, Patent Document 1).
  • a Ru film having good wettability with Cu is formed on a barrier film made of Ta or TaN by chemical vapor deposition (CVD) with essentially good step coverage.
  • CVD chemical vapor deposition
  • a wet layer composed of a barrier film and Ru or the like is formed on the entire surface of the interlayer insulating film in which concave portions such as vias and trenches are formed by chemical vapor deposition (CVD), and then a Cu film is formed by PVD.
  • CVD chemical vapor deposition
  • a technique has also been proposed in which the semiconductor wafer is heated to reflow Cu on the surface and bury Cu in the recess (for example, Patent Document 4).
  • Patent Document 3 can embed Cu in a fine trench and form a low-resistance Cu wiring, a trench and a via are formed using this technique.
  • Cu forms grains at the bottom of the trench, which may hinder Cu filling in the via.
  • Patent Document 4 is effective for a fine trench, a single wafer may contain various width trenches, and for a wide trench. ineffective.
  • the present invention provides a Cu wiring forming method capable of forming a Cu wiring having a low resistance by embedding Cu or a Cu alloy with good burying efficiency and efficiency into trenches and vias formed in a substrate, and A method for manufacturing a semiconductor device is provided.
  • a Cu or Cu alloy is formed in the trench and the via with respect to the substrate having a trench having a predetermined pattern and a film having a via formed at the bottom of the trench on the surface.
  • Forming a Cu wiring by embedding copper, forming a barrier film on the surface of the film, and then a wet layer made of a metal material on which Cu or a Cu alloy is wetted on the surface of the barrier film.
  • the Cu-based seed film is poured into the via to fill the via, and then the Cu-based Cu or Cu alloy is formed on the substrate surface after the via is filled.
  • the said formed by PVD flowable condition on the wetting layer, the method of forming the Cu wiring and a embedding the Cu-based layer in the trench is provided.
  • a trench having a predetermined pattern is formed, and the trench and the substrate on which an interlayer insulating film having a via connecting the bottom of the trench and a lower layer wiring is formed.
  • a semiconductor device manufacturing method for manufacturing a semiconductor device by forming Cu wiring by burying Cu or a Cu alloy in a via, and forming a barrier film on a surface of the interlayer insulating film; Forming a wetted layer made of a metal material to which Cu or a Cu alloy is wetted, forming a Cu-based seed film made of Cu or a Cu alloy on the surface of the wetted layer by PVD, and then Heating the substrate after forming the system seed film, pouring the Cu system seed film into the via to fill the via, and then filling the via A Cu-based film made of Cu or a Cu alloy is formed on the surface of the plate by PVD under conditions that allow flow on the wetted layer, and the Cu-based film is embedded in the trench, and then the entire surface is polished.
  • a storage medium that operates on a computer and stores a program for controlling a Cu wiring forming system, the program being executed according to the first aspect described above.
  • a storage medium is provided that causes a computer to control the Cu wiring formation system so that a Cu wiring formation method is performed.
  • a Cu-based seed film is formed and heated to cause the Cu-based seed film to flow and to form Cu or Cu alloy in a fine via. Can be easily embedded.
  • a Cu-based film is formed by PVD under conditions that allow flow on a wetted layer having good wettability to Cu or Cu alloy. Since it is buried in the trench, good embedding can be obtained without causing inconvenience such as obstruction of embedding in the via. Further, since Cu or Cu alloy is embedded by PVD in this way, impurities can be reduced as compared with plating, and the resistance of the Cu wiring can be further reduced. Also, since only the vias are embedded by flowing the Cu-based seed film by heating, it is not necessary to perform an inefficient process as in the case of performing reflow in a wide trench, and the efficiency is high.
  • high-temperature ionized PVD is preferable.
  • the crystal size of Cu or Cu alloy can be increased, and the resistance of the Cu wiring can be further reduced.
  • FIG. 1 It is a flowchart which shows the formation method of Cu wiring which concerns on one Embodiment of this invention. It is process sectional drawing for demonstrating the formation method of Cu wiring which concerns on one Embodiment of this invention. It is a TEM photograph which shows the cross-sectional state after forming a Cu seed film
  • FIG. 6 is a cross-sectional view showing a Cu-based film forming apparatus for forming a Cu-based film mounted in the film forming system of FIG. 5.
  • FIG. 6 is a cross-sectional view showing a liner film forming apparatus for forming a liner film mounted on the film forming system of FIG. 5.
  • Cu wiring is formed by burying Cu or a Cu alloy together in the trench and via.
  • an interlayer insulating film 202 made of a SiO 2 film, a low dielectric constant (Low-k) film (SiCO, SiCOH, etc.), etc. is formed on a lower structure 201 (details are omitted) including a lower layer wiring 211, and an interlayer insulating film is formed.
  • a wafer W having a trench 203 and a via 204 formed in a predetermined pattern on the film 202 is prepared (step 1, FIG. 2A).
  • the via 204 is formed from the bottom of the trench 203 to the lower layer wiring 211.
  • Such a wafer W is preferably removed of moisture on the insulating film surface and residues during etching / ashing by a Degas process or a Pre-Clean process.
  • a barrier film 205 that suppresses the diffusion of Cu is formed on the entire surface including the surfaces of the trench 203 and the via 204 (step 2, FIG. 2B).
  • the barrier film 205 preferably has a high barrier property against Cu and has a low resistance, and a Ti film, a TiN film, a Ta film, a TaN film, a Ta / TaN two-layer film, or a Mn film is preferably used. be able to.
  • a TaCN film, W film, WN film, WCN film, Zr film, ZrN film, V film, VN film, Nb film, NbN film, or the like can also be used.
  • the barrier film can be formed by, for example, ionized PVD (Ionized Physical Vapor Deposition; iPVD) formed while attracting ions to the wafer. Moreover, it can also form into a film by other PVDs, such as normal sputtering and ion plating, and can also form into a film by CVD and ALD (Atomic Layer Deposition). CVD or ALD may use plasma.
  • the barrier film is preferably formed thin, and preferably 1 to 10 nm. Since the Mn film reacts with Si in the interlayer insulating film 202 to form a silicate and the barrier film 205 can be formed on the interlayer insulating film 202 side as a self-aligned barrier film, the volume of Cu in the Cu wiring is increased. The effect of reducing the resistance of the Cu wiring is high. For this reason, a Mn film is preferable from the viewpoint of reducing the resistance of the Cu wiring.
  • the Mn film is preferably formed by CVD or ALD.
  • a film forming method for forming a Mn film by CVD and ALD those described in JP-A-2014-135465 can be used.
  • a liner film 206 as a wetted layer for ensuring wettability to Cu or Cu alloy is formed on the barrier film 205 (step 3, FIG. 2C).
  • a Ru film or a Co film having particularly good wettability with respect to Cu can be preferably used.
  • the liner film 206 which is a wetted layer has good wettability with respect to Cu or Cu alloy, as will be described later, the Cu-based film is embedded when the Cu-based film is reflowed and by PVD. In this case, good fluidity (mobility) of Cu or Cu alloy can be ensured.
  • the liner film 206 is preferably formed as thin as 1 to 5 nm, for example, from the viewpoint of reducing the resistance of the wiring by increasing the volume of Cu to be embedded.
  • the liner film 206 is preferably formed by CVD. Thereby, it becomes possible to form a film with a thinner film thickness with good step coverage.
  • a Ru film is used as the liner film 206, it is preferable to form a film by thermal CVD using, for example, ruthenium carbonyl (Ru 3 (CO) 12 ) as a film forming material.
  • film forming materials other than ruthenium carbonyl such as (cyclopentadienyl) (2,4-dimethylpentadienyl) ruthenium, bis (cyclopentadienyl) (2,4-methylpentadienyl) ruthenium, (2 , 4-dimethylpentadienyl) (ethylcyclopentadienyl) ruthenium, ruthenium pentadienyl compounds such as bis (2,4-methylpentadienyl) (ethylcyclopentadienyl) ruthenium can also be used.
  • atomic layer deposition ALD
  • it can also form into a film by PVD.
  • a Co film when a Co film is used, it can be formed by CVD, ALD, or PVD.
  • a Cu-based seed film 207 made of Cu or a Cu alloy is formed on the surface of the liner film 206 by PVD (step 4, FIG. 2 (d)).
  • the Cu-based seed film 207 is for securing Cu or Cu alloy embedded in the via 204 by the next reflow process. Therefore, the film thickness of the Cu-based seed film 207 may be a film thickness corresponding to a small amount for embedding the via 204. For example, a thickness of about 1 to 40 nm is sufficient. Further, since the via 204 may be buried by reflow, the Cu-based seed film 207 does not need to be a continuous film.
  • Cu-based seed film 207 when a Cu alloy is used as the Cu-based seed film 207, typical examples include Cu—Al and Cu—Mn. As other Cu alloys, Cu—Mg, Cu—Ag, Cu—Sn, Cu—Pb, Cu—Zn, Cu—Pt, Cu—Au, Cu—Ni, Cu—Co, Cu—Ti, etc. are used. be able to.
  • the Cu-based seed film 207 only needs to be formed on the inner walls of the trench 203 and the via 204, and it is not necessary to consider an overhang or the like. If the trench 203 is closed, the next reflow process cannot be performed, so the film thickness and coverage must be such that the trench 203 or the via 204 does not close. From this point, the film is formed while attracting ions to the wafer. iPVD is preferred.
  • the wafer W is heated and reflow processing is performed (step 5, FIG. 2 (e)).
  • a Cu-based seed film 207 made of Cu or Cu alloy is poured into the via 204, and the via 204 is embedded.
  • the heating temperature for the reflow treatment is preferably in the range of 200 to 400 ° C.
  • the temperature is lower than 200 ° C.
  • the Cu-based seed film 207 hardly flows, and when the temperature is higher than 400 ° C., Cu or Cu alloy constituting the Cu-based seed film 207 is likely to aggregate, and an interlayer insulation composed of an underlying Low-k film or the like.
  • the film 202 may be adversely affected. Note that if the trench filling is insufficient by performing the formation of the Cu-based film in step 4 and the reflow process in step 5 once, step 4 and step 5 may be repeated a plurality of times.
  • a wafer is placed on a stage in the chamber, and an inert gas such as Ar gas, N 2 gas, or H 2 gas is evacuated into the chamber, and the chamber is evacuated to a predetermined vacuum atmosphere. This can be performed by heating and heating the wafer with a resistance heater embedded in the stage.
  • an inert gas such as Ar gas, N 2 gas, or H 2 gas
  • a Cu-based film 208 made of Cu or Cu alloy is formed on the surface of the liner film 206 having good wettability to Cu or Cu alloy by PVD under a condition that allows flow on the liner film 206.
  • the system film 208 is embedded in the trench 203 (step 6, FIG. 2 (f)).
  • iPVD it is preferable to use iPVD that can ensure the fluidity of Cu or Cu alloy on the liner film 206 relatively easily.
  • a high temperature process (65 to 350 ° C., preferably 230 to 300 ° C.) in which Cu migrates is suitable from the viewpoint of obtaining good embedding by providing Cu fluidity. Further, by performing PVD film formation by a high-temperature process in this way, Cu crystal grains can be grown, and the resistance of Cu wiring can be lowered.
  • the pressure (process pressure) in the processing container when forming the Cu-based film 208 is preferably 1 to 100 mTorr (0.133 to 13.3 Pa), and 35 to 90 mTorr (4.66 to 12.0 Pa). More preferred.
  • Cu-based film 207 When a Cu alloy is used as the Cu-based film 207, typical examples include Cu—Al and Cu—Mn. As other Cu alloys, Cu—Mg, Cu—Ag, Cu—Sn, Cu—Pb, Cu—Zn, Cu—Pt, Cu—Au, Cu—Ni, Cu—Co, Cu—Ti, etc. are used. be able to.
  • an additional layer 209 made of Cu or Cu alloy is formed on the Cu-based film 208 in preparation for the subsequent planarization process as necessary (see FIG. Step 7, FIG. 2 (g)).
  • the stacked layer 209 can be formed by depositing a Cu-based film by PVD such as iPVD following the Cu-based film 208. Moreover, you may form by giving Cu plating.
  • the stacked layer 209, the Cu-based film 208, the liner film 206, and the barrier film 205 on the surface of the wafer W are removed and planarized by CMP (Chemical Mechanical Polishing) (step 8, FIG. 2 (h)). Thereby, the Cu wiring 210 is formed.
  • CMP Chemical Mechanical Polishing
  • the Cu-based seed film 207 is formed and heated to perform a reflow process.
  • Cu or Cu alloy can be easily embedded in the fine via 204 by flowing the Cu-based seed film 207.
  • PVD under a condition that allows flow on the liner film 206 having good wettability to Cu or Cu alloy, preferably Cu by high temperature iPVD. Since the system film 208 is formed and the Cu system film 208 is embedded in the trench 203, good embeddability can be obtained without causing inconvenience such as embedding in the via 204.
  • Cu or Cu alloy is embedded by PVD in this way, impurities can be reduced as compared with plating, and the resistance of the Cu wiring can be further reduced. Further, by forming a film with high-temperature iPVD, the crystal size of Cu or Cu alloy can be increased, and the resistance of the Cu wiring can be further reduced. Since only the via 204 is embedded by reflow, it is not necessary to perform an inefficient process as in the case of performing reflow in a wide trench, which is highly efficient. That is, by appropriately combining reflow treatment and PVD filling (dry fill), Cu or Cu alloy is efficiently buried in the trench 203 and the via 204 with good filling properties to form a low resistance Cu wiring. can do.
  • FIG. 5 is a schematic diagram showing an example of such a film forming system.
  • the film formation system 1 includes a first processing unit 2 for barrier film formation and liner film formation, a second processing unit 3 for Cu film formation, and a carry-in / out unit 4.
  • a first processing unit 2 for barrier film formation and liner film formation for barrier film formation and liner film formation
  • a second processing unit 3 for Cu film formation for Cu film formation
  • a carry-in / out unit 4 the process from the formation of the barrier film to the formation of the additional layer is performed on the wafer W on which the trenches and vias having a predetermined pattern are formed.
  • the first processing unit 2 includes a first vacuum transfer chamber 11, two barrier film forming apparatuses 12 a and 12 b connected to the wall of the first vacuum transfer chamber 11, and two liner film formations.
  • the barrier film forming apparatus 12a and the liner film forming apparatus 14a, and the barrier film forming apparatus 12b and the liner film forming apparatus 14b are arranged in line-symmetric positions.
  • Degas chambers 5a and 5b for degassing the wafer W are connected to other walls of the first vacuum transfer chamber 11. Further, the wafer W is transferred between the first vacuum transfer chamber 11 and a second vacuum transfer chamber 21 described later on the wall portion between the degas chambers 5a and 5b of the first vacuum transfer chamber 11. A delivery chamber 5 is connected.
  • the barrier film forming apparatuses 12a and 12b, the liner film forming apparatuses 14a and 14b, the degas chambers 5a and 5b, and the delivery chamber 5 are connected to the respective sides of the first vacuum transfer chamber 11 through gate valves G. These are communicated / blocked to / from the first vacuum transfer chamber 11 by opening / closing the corresponding gate valve G.
  • the inside of the first vacuum transfer chamber 11 is maintained in a predetermined vacuum atmosphere, and a first transfer mechanism 16 for transferring the wafer W is provided therein.
  • the first transfer mechanism 16 is disposed substantially at the center of the first vacuum transfer chamber 11, and supports a rotating / extending / contracting portion 17 that can rotate and extend and a wafer W provided at the tip thereof. And two support arms 18a and 18b.
  • the first transfer mechanism 16 carries the wafer W into and out of the barrier film forming apparatuses 12a and 12b, the liner film forming apparatuses 14a and 14b, the degas chambers 5a and 5b, and the delivery chamber 5.
  • the second processing unit 3 includes a second vacuum transfer chamber 21 and two Cu-based film deposition apparatuses 22 a and 22 b configured as iPVD apparatuses connected to the wall of the second vacuum transfer chamber 21. And two Cu-based seed film deposition devices 24a and 24b configured as iPVD devices.
  • the Cu-based film deposition apparatus 22a and the Cu-based seed film deposition apparatus 24a, and the Cu-based film deposition apparatus 22b and the Cu-based seed film deposition apparatus 24b are arranged in line-symmetric positions.
  • the degas chambers 5a and 5b are connected to the wall portions corresponding to the two sides of the second vacuum transfer chamber 21 on the first processing unit 2 side, respectively, and the wall portion between the degas chambers 5a and 5b is connected to the walls.
  • the delivery chamber 5 is connected. That is, the delivery chamber 5 and the degas chambers 5 a and 5 b are both provided between the first vacuum transfer chamber 11 and the second vacuum transfer chamber 21, and the degas chambers 5 a and 5 b are arranged on both sides of the transfer chamber 5.
  • a load lock chamber 6 capable of atmospheric transfer and vacuum transfer is connected to the wall portion of the second vacuum transfer chamber 21 on the loading / unloading unit 4 side.
  • the Cu-based film deposition apparatuses 22 a and 22 b, the Cu-based seed film deposition apparatuses 24 a and 24 b, the degas chambers 5 a and 5 b, and the load lock chamber 6 include a gate valve G on each wall portion of the second vacuum transfer chamber 21. These are connected to the second vacuum transfer chamber 21 by opening the corresponding gate valve, and are disconnected from the second vacuum transfer chamber 21 by closing the corresponding gate valve G.
  • the delivery chamber 5 is connected to the second transfer chamber 21 without a gate valve.
  • the inside of the second vacuum transfer chamber 21 is maintained in a predetermined vacuum atmosphere, which includes Cu-based film deposition devices 22a and 22b, Cu-based seed film deposition devices 24a and 24b, and degass.
  • a second transfer mechanism 26 for carrying the wafer W in and out of the chambers 5a and 5b, the load lock chamber 6 and the transfer chamber 5 is provided.
  • the second transfer mechanism 26 is disposed substantially at the center of the second vacuum transfer chamber 21, and has a rotation / extension / contraction part 27 that can rotate and extend / contract, and a wafer is attached to the tip of the rotation / extension / contraction part 27.
  • Two support arms 28a and 28b for supporting W are provided, and these two support arms 28a and 28b are attached to the rotating / extending / contracting portion 27 so as to face opposite directions.
  • the loading / unloading unit 4 is provided on the opposite side of the second processing unit 3 with the load lock chamber 6 interposed therebetween, and has an atmospheric transfer chamber 31 to which the load lock chamber 6 is connected.
  • a filter (not shown) for forming a downflow of clean air is provided in the upper part of the atmospheric transfer chamber 31.
  • a gate valve G is provided on the wall portion between the load lock chamber 6 and the atmospheric transfer chamber 31.
  • Two connection ports 32 and 33 for connecting a carrier C that accommodates a wafer W as a substrate to be processed are provided on the wall portion of the atmospheric transfer chamber 31 that faces the wall portion to which the load lock chamber 6 is connected.
  • An alignment chamber 34 for aligning the wafer W is provided on the side surface of the atmospheric transfer chamber 31.
  • an atmospheric transfer transfer mechanism 36 that loads and unloads the wafer W with respect to the carrier C and loads and unloads the wafer W with respect to the load lock chamber 6 is provided.
  • This atmospheric transfer mechanism 36 has two articulated arms, and can run on the rail 38 along the arrangement direction of the carrier C. The wafer W is placed on the hand 37 at each tip. It is loaded and transported.
  • the Cu-based film forming apparatuses 22a and 22b can heat the wafer W, and can be used as a heating apparatus in the reflow process.
  • the degas chambers 5a and 5b may be used as the heating apparatus, or a separate heating apparatus may be provided.
  • the film forming system 1 has a control unit 40 for controlling each component of the film forming system 1.
  • the control unit 40 includes a process controller 41 composed of a microprocessor (computer) that executes control of each component, a keyboard on which an operator inputs commands to manage the film forming system 1, and a film forming system. 1, a user interface 42 including a display for visualizing and displaying the operation status of 1, a control program for realizing processing executed by the film forming system 1 under the control of the process controller 41, various data, and processing conditions And a storage unit 43 that stores a program for causing each component of the processing apparatus to execute processing, that is, a processing recipe. Note that the user interface 42 and the storage unit 43 are connected to the process controller 41.
  • the processing recipe is stored in the storage medium 43 a in the storage unit 43.
  • the storage medium may be a hard disk or a portable medium such as a CDROM, DVD, or flash memory. Moreover, you may make it transmit a recipe suitably from another apparatus via a dedicated line, for example. Then, if desired, an arbitrary recipe is called from the storage unit 43 by an instruction from the user interface 42 and is executed by the process controller 41, so that a desired value in the film forming system 1 is controlled under the process controller 41. Is performed.
  • a wafer W having a predetermined pattern of trenches and vias is taken out from the carrier C by the atmospheric transfer mechanism 36 and transferred to the load lock chamber 6, and the load lock chamber is transferred to the second vacuum. After the pressure is reduced to the same degree as the transfer chamber 21, the wafer W in the load lock chamber is transferred to the degas chamber 5a or 5b through the second vacuum transfer chamber 21 by the second transfer mechanism 26. Perform degassing.
  • the wafer W in the degas chamber is taken out by the first transfer mechanism 16 and is carried into the barrier film forming apparatus 12a or 12b through the first vacuum transfer chamber 11 to form a barrier film.
  • the wafer W is taken out from the barrier film forming apparatus 12a or 12b by the first transport mechanism 16 and loaded into the liner film forming apparatus 14a or 14b, and a Ru film, for example, is formed as the liner film.
  • the wafer W is taken out from the liner film forming apparatus 14 a or 14 b by the first transfer mechanism 16 and transferred to the delivery chamber 5. Thereafter, the wafer W is taken out by the second transfer mechanism 26 and is loaded into the Cu-based seed film forming apparatus 24a or 24b via the second vacuum transfer chamber 21, and a Cu-based seed film is formed by iPVD. Note that when forming the Cu-based seed film, it is not necessary to consider the embeddability, so that the film is formed without heating the wafer W.
  • the wafer W is taken out by the second transfer mechanism 26, loaded into the Cu-based film deposition apparatus 22a or 22b, the wafer W is heated, a reflow process is performed, and the Cu-based seed film is poured into the via. Perform embedding.
  • a Cu-based film is formed on the wafer W by high-temperature iPVD using a Cu-based film deposition apparatus that has performed the reflow process, and Cu or a Cu alloy is embedded in the trench.
  • a stacked layer is formed on the Cu-based film.
  • the stacked layer can be formed by continuously forming a Cu alloy film in the same Cu-based film deposition apparatus 22a or 22b.
  • the additional layer may be formed by the Cu-based seed film forming apparatus 24a or 24b.
  • the wafer W is transferred to the load lock chamber 6, and the load lock chamber is returned to atmospheric pressure. Then, the wafer W on which the Cu film is formed is taken out by the atmospheric transfer mechanism 36, and is transferred to the carrier C. return. Such a process is repeated for the number of wafers W in the carrier.
  • the wafer W after the additional layer is formed is transferred to a CMP apparatus and subjected to a CMP process to form a Cu wiring.
  • the barrier film, the liner film, the Cu-based seed film are formed, the reflow process, the Cu-based film, and the additional layer are formed in vacuum without opening to the atmosphere. Oxidation can be suppressed as much as possible, and a high-performance Cu wiring can be obtained.
  • the additional layer can also be formed by Cu plating.
  • the wafer W is unloaded from the film forming system 1 and subjected to Cu plating by a plating apparatus, followed by a CMP apparatus.
  • the CMP process is performed at.
  • the formation of the Cu-based seed film does not require heating of the wafer W, and the Cu-based film is formed by heating the wafer W.
  • the Cu-based seed film forming apparatuses 24a and 24b And the Cu-based film forming apparatuses 22a and 22b are separate apparatuses, but the temperature may be changed by using the same apparatus. In that case, the Cu-based seed film can be formed, the reflow process, and the Cu-based film can be formed using the same apparatus.
  • FIG. 6 is a cross-sectional view showing an example of a Cu-based film forming apparatus.
  • ICP Inductively Coupled Plasma
  • the Cu-based film deposition apparatus 22a has a metal processing container 51 formed in a cylindrical shape.
  • the processing vessel 51 is grounded, and an exhaust port 53 is provided at the bottom 52, and an exhaust pipe 54 is connected to the exhaust port 53.
  • a throttle valve 55 and a vacuum pump 56 for adjusting pressure are connected to the exhaust pipe 54 so that the inside of the processing container 51 can be evacuated.
  • a gas inlet 57 for introducing a predetermined gas into the processing container 51 is provided at the bottom 52 of the processing container 51.
  • a gas supply pipe 58 is connected to the gas introduction port 57.
  • the gas supply pipe 58 is connected with a rare gas such as Ar gas or other necessary gas such as N 2 gas as a plasma generation (excitation) gas. Is connected to a gas supply source 59.
  • the gas supply pipe 58 is provided with a gas control unit 60 including a gas flow rate controller and a valve.
  • a mounting mechanism 62 for the wafer W is provided in the processing container 51.
  • the mounting mechanism 62 includes a conductive mounting base 63 formed in a disk shape and a hollow cylindrical column support 64 that supports the mounting base 63.
  • the mounting table 63 is grounded via a column 64.
  • a cooling jacket 65 and a resistance heater 87 provided thereon are embedded in the mounting table 63.
  • the mounting table 63 is provided with a thermocouple (not shown), and the wafer temperature is controlled by the cooling jacket 65 and the resistance heater 87 based on the temperature detected by the thermocouple.
  • a thin disc-like electrostatic chuck 66 configured by embedding an electrode 66b in a dielectric member 66a so that the wafer W can be attracted and held by electrostatic force. It has become. Further, the lower portion of the support column 64 extends downward through an insertion hole 67 formed at the center of the bottom 52 of the processing vessel 51. The support
  • An expandable / contractible metal bellows 68 is provided so as to surround the support column 64.
  • the metal bellows 68 has an upper end airtightly joined to the lower surface of the mounting table 63, and a lower end that is an upper surface of the bottom 52 of the processing vessel 51.
  • the mounting mechanism 62 is allowed to move up and down while maintaining the airtightness in the processing container 51.
  • three support pins 69 are vertically provided on the bottom portion 52, and pin insertion holes 70 are formed in the mounting table 63 so as to correspond to the support pins 69. Is formed. Therefore, when the mounting table 63 is lowered, the wafer W is received by the upper end portion of the support pin 69 penetrating the pin insertion hole 70, and between the transfer arm (not shown) that enters the wafer W from the outside. Can be transferred.
  • a carry-in / out entrance 71 is provided for allowing the transfer arm to enter, and the carry-out / inlet 71 is provided with a gate valve G that can be opened and closed.
  • a chuck power source 73 is connected to the electrode 66b of the electrostatic chuck 66 via a power supply line 72. By applying a DC voltage from the chuck power source 73 to the electrode 66b, the wafer W is attracted by electrostatic force. Retained.
  • a high frequency power source 74 for bias is connected to the power supply line 72, and high frequency power for bias is supplied to the electrode 66 b of the electrostatic chuck 66 through the power supply line 72, and a high frequency bias is applied to the wafer W. Is done.
  • the frequency of the high frequency bias is preferably 400 kHz to 60 MHz, for example, 13.56 MHz.
  • a high-frequency transmission plate 76 made of a dielectric is airtightly provided on the ceiling of the processing vessel 51 via a seal member 77.
  • a plasma generation source 78 for generating a plasma by converting a rare gas, for example, Ar gas, as a plasma excitation gas into plasma in the processing space S in the processing vessel 51 is provided above the transmission plate 76.
  • the plasma generation source 78 has an induction coil 80 provided corresponding to the transmission plate 76, and a high frequency power source 81 of 13.56 MHz, for example, for plasma generation is connected to the induction coil 80. By supplying high frequency power to the induction coil 80, an induction electric field is formed in the processing space S through the transmission plate 76.
  • a metal baffle plate 82 for diffusing the introduced high-frequency power is provided immediately below the transmission plate 76.
  • a target 83 made of Cu or a Cu alloy having a truncated conical shell shape is provided at the lower part of the baffle plate 82 so as to surround the upper side of the processing space S, and this target 83 attracts Ar ions.
  • a variable voltage DC power supply 84 for applying the DC power is connected. This power source may be an AC power source.
  • a magnet 85 for applying a magnetic field to the target 83 is provided on the outer peripheral side of the target 83.
  • the target 83 is sputtered by Ar ions in the plasma as Cu metal atoms or metal atomic groups, and is largely ionized when passing through the plasma.
  • a cylindrical protective cover member 86 is provided below the target 83 so as to surround the processing space S.
  • the protective cover member 86 is grounded, and its inner end is provided so as to surround the outer peripheral side of the mounting table 63.
  • the wafer W is loaded into the processing container 51, placed on the mounting table 63, and adsorbed by the electrostatic chuck 66.
  • the mounting table 63 is temperature-controlled by the cooling jacket 65 or the resistance heater 87 based on the temperature detected by a thermocouple (not shown).
  • the throttle valve 55 is operated while flowing the Ar gas at a predetermined flow rate by operating the gas control unit 60 in the processing vessel 51 that has been brought to a high vacuum state of 1 ⁇ 10 ⁇ 7 Torr or less by operating the vacuum pump 56.
  • the inside of the processing container 51 is controlled to maintain a predetermined degree of vacuum.
  • DC power is applied from the variable DC power source 84 to the target 83, and further, high frequency power (plasma power) is supplied from the high frequency power source 81 of the plasma generation source 78 to the induction coil 80.
  • a predetermined high frequency power for bias is supplied from the high frequency power source 74 for bias to the electrode 66 b of the electrostatic chuck 66.
  • Ar plasma is formed by the high-frequency power supplied to the induction coil 80, and Ar ions therein are attracted to the DC voltage applied to the target 83 and collide with the target 83 and sputtered. Particles are released. At this time, the amount of particles emitted is optimally controlled by the DC voltage applied to the target 83.
  • the DC power to the target 83 is preferably 4 to 12 kW, more preferably 6 to 10 kW.
  • the ionization rate at this time is controlled by the high frequency power supplied from the high frequency power supply 81.
  • the ionized particles enter the region of the ion sheath having a thickness of about several millimeters formed on the wafer W surface by the high frequency power for bias applied to the electrode 66b of the electrostatic chuck 66 from the high frequency power source 74 for bias.
  • the Cu-based film is formed on the wafer W by being attracted so as to accelerate toward the wafer W with strong directivity.
  • the wafer temperature is set high (65 to 350 ° C.) to ensure the fluidity of Cu, and the high frequency bias applied mainly to the electrode 66 b of the electrostatic chuck 66 from the high frequency power supply 74 for bias is mainly used.
  • Cu or Cu alloy is embedded with good embedment even in a trench with a narrow opening by adjusting power and adjusting Cu alloy film formation and Ar etching to improve the fluidity of Cu alloy. be able to.
  • the Cu-based film deposition amount (deposition rate) is T D
  • the etching amount (etching rate) by ions of gas for plasma generation is T E , 0 ⁇ T E / T D ⁇ 1
  • the pressure in the processing vessel 51 is preferably 1 to 100 mTorr (0.133 to 13.3 Pa), more preferably 35 to 90 mTorr (4.66 to 12.0 Pa).
  • the DC power to the target is preferably 4 to 12 kW, more preferably 6 to 10 kW.
  • the Cu-based seed film deposition apparatus 24a (24b) is basically the same as the Cu-based film deposition apparatus 22a (22b) shown in FIG. 6 except that the mounting table 63 is not provided with the resistance heater 87.
  • a plasma sputtering apparatus can be used.
  • embedding properties do not need to be emphasized. Therefore, not only iPVD but also normal PVD such as normal sputtering and ion plating can be used.
  • the barrier film forming apparatus 12a (12b) can be formed by plasma sputtering using a film forming apparatus having the same configuration as the film forming apparatus shown in FIG. Further, the present invention is not limited to plasma sputtering, and may be other PVD such as normal sputtering and ion plating, and can be formed by CVD, ALD (Atomic Layer Deposition), or CVD or ALD using plasma. . From the viewpoint of reducing impurities, PVD is preferred.
  • FIG. 7 is a cross-sectional view showing an example of a liner film forming apparatus, in which a Ru film is formed as a liner film by thermal CVD.
  • the liner film forming apparatus 14a (14b) has a processing container 101 formed in a cylindrical body with, for example, aluminum. Inside the processing vessel 101, a mounting table 102 made of ceramics such as AlN for mounting the wafer W is disposed, and a heater 103 is provided in the mounting table 102. The heater 103 generates heat when supplied with power from a heater power source (not shown).
  • a shower head 104 for introducing a processing gas for forming a Ru film, a purge gas or the like into the processing vessel 101 in a shower shape is provided so as to face the mounting table 102.
  • the shower head 104 has a gas introduction port 105 in the upper portion thereof, a gas diffusion space 106 is formed in the interior thereof, and a number of gas discharge holes 107 are formed in the bottom surface thereof.
  • a gas supply pipe 108 is connected to the gas inlet 105, and a gas supply source 109 for supplying a processing gas, a purge gas, and the like for forming a Ru film is connected to the gas supply pipe 108.
  • the gas supply pipe 108 is provided with a gas control unit 110 including a gas flow rate controller and a valve.
  • ruthenium carbonyl Ru 3 (CO) 12
  • This ruthenium carbonyl can form a Ru film by thermal decomposition.
  • An exhaust port 111 is provided at the bottom of the processing vessel 101, and an exhaust pipe 112 is connected to the exhaust port 111.
  • a throttle valve 113 and a vacuum pump 114 for adjusting pressure are connected to the exhaust pipe 112, and the inside of the processing vessel 101 can be evacuated.
  • three wafer support pins 116 for wafer transfer are provided so as to be able to project and retract with respect to the surface of the mounting table 102, and these wafer support pins 116 are fixed to the support plate 117.
  • the wafer support pins 116 are moved up and down via the support plate 117 by moving the rod 119 up and down by a drive mechanism 118 such as an air cylinder.
  • Reference numeral 120 denotes a bellows.
  • a wafer loading / unloading port 121 is formed on the side wall of the processing chamber 101, and the wafer W is loaded into and unloaded from the first vacuum transfer chamber 11 with the gate valve G opened.
  • the gate valve G is opened and the wafer W is placed on the mounting table 102, then the gate valve G is closed, and the inside of the processing vessel 101 is evacuated by the vacuum pump 114. While the wafer W is heated to a predetermined temperature from the heater 103 via the mounting table 102 while evacuating and adjusting the inside of the processing container 101 to a predetermined pressure, the gas supply pipe 108 and the shower head 104 are connected from the gas supply source 109 to the predetermined temperature. Then, a processing gas such as ruthenium carbonyl (Ru 3 (CO) 12 ) gas is introduced into the processing container 101. As a result, the reaction of the processing gas proceeds on the wafer W, and a liner film is formed on the surface of the wafer W.
  • ruthenium carbonyl Ru 3 (CO) 12
  • ruthenium carbonyl for example, a ruthenium pentadienyl compound as described above can be used together with a decomposition gas such as O 2 gas.
  • the liner film when a Co film is formed as the liner film, it can be formed by thermal CVD as in the case of the Ru film. Further, the liner film is not limited to CVD, and can be formed by other film forming methods such as PVD.
  • the semiconductor wafer is described as an example of the substrate to be processed.
  • the semiconductor wafer includes not only a typical silicon wafer but also a compound semiconductor such as GaAs, SiC, and GaN.
  • the substrate to be processed is not limited to a semiconductor wafer, and it is needless to say that the present invention can be applied to a glass substrate, a ceramic substrate, and the like used for an FPD (flat panel display) such as a liquid crystal display device.
  • FPD flat panel display

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Abstract

　所定パターンのトレンチ、およびトレンチの底に形成されたビアを有する膜が表面に形成された基板に対し、トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する方法であって、バリア膜を形成する工程（ステップ２）と、バリア膜表面にＲｕ等からなる被濡れ層を形成する工程（ステップ３）と、次いで、被濡れ層の表面にＰＶＤによりＣｕ系シード膜を形成する工程（ステップ４）と、次いで、基板を加熱して、Ｃｕ系シード膜をビア内に流し込んでビアを埋める工程（ステップ５）と、次いで、基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、被濡れ層上で流動可能な条件のＰＶＤにより形成し、Ｃｕ系膜を前記トレンチ内に埋め込む工程（ステップ６）とを有する。

Description

Ｃｕ配線の形成方法および半導体装置の製造方法
　本発明は、基板に形成されたトレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法および半導体装置の製造方法に関する。
　半導体デバイスの製造においては、半導体ウエハ（以下、単にウエハと記す）に成膜処理やエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、近時、半導体デバイスの高速化、配線パターンの微細化、高集積化の要求に対応して、配線の低抵抗化（導電性向上）およびエレクトロマイグレーション耐性の向上が求められている。
　このような点に対応して、配線材料にアルミニウム（Ａｌ）やタングステン（Ｗ）よりも導電性が高く（抵抗が低く）かつエレクトロマイグレーション耐性に優れている銅（Ｃｕ）が用いられるようになってきている。
　Ｃｕ配線の形成方法としては、ウエハに形成された、トレンチおよびビアを有する層間絶縁膜の全面にタンタル金属（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などからなるバリア膜を物理的蒸着法（ＰＶＤ）であるプラズマスパッタで形成し、バリア膜の上に同じくプラズマスパッタによりＣｕシード膜を形成し、さらにその上にＣｕめっきを施してトレンチやホールを完全に埋め込み、ウエハ表面の余分な銅薄膜およびバリア膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理により研磨処理して取り除く技術が提案されている（例えば特許文献１）。
　しかしながら、半導体デバイスのデザインルールが益々微細化しており、Ｃｕはバリア膜に対して濡れ性が悪く、しかもＰＶＤはステップカバレッジが本質的に低いため、上記特許文献１に開示された技術では、Ｃｕシード層をトレンチやホール内に健全に形成することが困難であり、Ｃｕシード層がトレンチやホールの入口を狭めてしまう。そして、その状態でＣｕめっきを施してトレンチやホール内にＣｕを埋め込むと、埋め込まれたＣｕ膜にボイドが生じてしまう。
　このため、微細配線の埋め込み性向上を目的として、ＴａやＴａＮからなるバリア膜の上にＣｕとの濡れ性が良好なＲｕ膜をステップカバレッジが本質的に良好な化学的蒸着法（ＣＶＤ）で形成した後、Ｃｕを埋め込む技術が提案されている（例えば特許文献２）。
　また、このようにＣＶＤでＲｕ膜を形成した後、イオン化ＰＶＤ（Ｉｏｎｉｚｅｄ　ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ；ｉＰＶＤ）でＣｕ膜を埋め込む技術も提案されている（例えば特許文献３）。このようにＰＶＤによりＣｕを埋め込むことにより、めっきよりも不純物を少なくすることができ、Ｃｕ配線をより低抵抗化することができる。
　さらに、ビアおよびトレンチのような凹部が形成された層間絶縁膜の全面にバリア膜およびＲｕ等からなる被濡れ層を化学的蒸着法（ＣＶＤ）で形成した後、ＰＶＤによりＣｕ膜を成膜し、その後、半導体ウエハを加熱することにより、表面のＣｕをリフローさせて凹部にＣｕを埋め込む技術も提案されている（例えば特許文献４）。
　これらの技術は、Ｃｕ膜の代わりにＣｕ合金膜を用いて凹部内にＣｕ合金を埋め込む場合にも適用可能である。
特開２００６－１４８０７５号公報 特開２０１０－２１４４７号公報 特開２０１２－１６９５９０号公報 特開２００９－１０５２８９号公報
　上記特許文献３の技術により、微細なトレンチに対してＣｕを埋め込むことができ、かつ低抵抗なＣｕ配線を形成することができるものの、この技術を用いてトレンチとビアが形成されているようなデュアルダマシン構造に対して、トレンチとビアの両方に同時にＣｕを埋め込む場合には、トレンチの底部においてＣｕが粒を形成してしまい、ビアへのＣｕ埋め込みを阻害してしまうおそれがある。
　一方、上記特許文献４の技術は微細なトレンチに対しては有効であるが、一枚のウエハには、種々の幅のトレンチが混在していることがあり、幅の広いトレンチに対しては効率が悪い。
　したがって、本発明は、基板に形成されたトレンチおよびビアに対し、良好な埋め込み性でかつ効率よくＣｕまたはＣｕ合金を埋め込んで、低抵抗のＣｕ配線を形成することができるＣｕ配線の形成方法および半導体装置の製造方法を提供する。
　すなわち、本発明の第１の観点によれば、所定パターンのトレンチ、および前記トレンチの底に形成されたビアを有する膜が表面に形成された基板に対し、前記トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法であって、前記膜の表面にバリア膜を形成することと、次いで、前記バリア膜表面にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成することと、次いで、前記被濡れ層の表面にＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系シード膜を形成することと、次いで、前記Ｃｕ系シード膜を形成した後の基板を加熱して、前記Ｃｕ系シード膜を前記ビア内に流し込んで前記ビアを埋めることと、次いで、前記ビアを埋めた後の基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、前記被濡れ層上で流動可能な条件のＰＶＤにより形成し、前記Ｃｕ系膜を前記トレンチ内に埋め込むこととを有するＣｕ配線の形成方法が提供される。
　本発明の第２の観点によれば、所定パターンのトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアを有する層間絶縁膜が形成された基板に対し、前記トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成して半導体装置を製造する半導体装置の製造方法であって、前記層間絶縁膜の表面にバリア膜を形成することと、次いで、前記バリア膜表面にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成することと、次いで、被濡れ層の表面にＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系シード膜を形成することと、次いで、前記Ｃｕ系シード膜を形成した後の基板を加熱して、前記Ｃｕ系シード膜を前記ビア内に流し込んで前記ビアを埋めることと、次いで、前記ビアを埋めた後の基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、前記被濡れ層上で流動可能な条件のＰＶＤにより形成し、前記Ｃｕ系膜を前記トレンチ内に埋め込むことと、次いで、全面を研磨して前記トレンチ以外の表面の前記Ｃｕ系膜、前記被濡れ層、および前記バリア膜を除去し、Ｃｕ配線を形成することとを有する半導体装置の製造方法が提供される。
　本発明の第３の観点によれば、コンピュータ上で動作し、Ｃｕ配線形成システムを制御するためのプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記第１の観点のＣｕ配線の形成方法が行われるように、コンピュータに前記Ｃｕ配線形成システムを制御させる、記憶媒体が提供される。
　本発明によれば、ＣｕまたはＣｕ合金が濡れる被濡れ層を形成した後、Ｃｕ系シード膜を形成し、加熱することにより、Ｃｕ系シード膜を流動させて微細なビアにＣｕまたはＣｕ合金を容易に埋め込むことができる。また、このようにしてビアの埋め込みを行った後に、ＣｕやＣｕ合金に対して濡れ性のよい被濡れ層の上で流動可能な条件のＰＶＤによりＣｕ系膜を成膜してＣｕ系膜をトレンチに埋め込むので、ビアへの埋め込み阻害等の不都合を生じさせることなく、良好な埋め込み性を得ることができる。また、このようにＰＶＤでＣｕまたはＣｕ合金を埋め込むので、めっきよりも不純物を少なくすることができ、Ｃｕ配線をより低抵抗化することができる。また、加熱によりＣｕ系シード膜を流動させて埋め込むのはビアのみであるから、幅の広いトレンチにリフローを行う場合のような効率の悪い処理を行う必要がなく、高効率である。
　Ｃｕ系膜を成膜するためのＰＶＤとしては、高温のイオン化ＰＶＤが好ましい。高温のイオン化ＰＶＤでＣｕ系膜を成膜することにより、ＣｕまたはＣｕ合金の結晶サイズを大きくすることができ、Ｃｕ配線を一層低抵抗化することができる。
本発明の一実施形態に係るＣｕ配線の形成方法を示すフローチャートである。 本発明の一実施形態に係るＣｕ配線の形成方法を説明するための工程断面図である。 Ｃｕシード膜を形成した後、４００℃に加熱してリフロー処理を行った後の断面状態を示すＴＥＭ写真である。 リフロー処理の後、ｉＰＶＤによりトレンチにＣｕを埋め込んだ後の断面状態を示すＴＥＭ写真である。 本発明の実施形態に係るＣｕ配線の形成方法の実施に好適なマルチチャンバタイプの成膜システムの一例を示す平面図である。 図５の成膜システムに搭載された、Ｃｕ系膜を形成するためのＣｕ系膜成膜装置を示す断面図である。 図５の成膜システムに搭載された、ライナー膜を形成するためのライナー膜成膜装置を示す断面図である。
　以下、添付図面を参照して本発明の実施形態について具体的に説明する。
　＜Ｃｕ配線の製造方法の一実施形態＞
　最初に、本発明のＣｕ配線の製造方法の一実施形態について図１のフローチャートおよび図２の工程断面図を参照して説明する。本実施形態ではトレンチおよびビアに一括してＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成する。
　まず、下層配線２１１を含む下部構造２０１（詳細は省略）の上にＳｉＯ２膜、低誘電率（Ｌｏｗ－ｋ）膜（ＳｉＣＯ、ＳｉＣＯＨ等）等からなる層間絶縁膜２０２が形成され、層間絶縁膜２０２にトレンチ２０３およびビア２０４が所定パターンで形成されたウエハＷを準備する（ステップ１、図２（ａ））。ビア２０４はトレンチ２０３の底部から下層配線２１１にかけて形成されている。このようなウエハＷは、ＤｅｇａｓプロセスやＰｒｅ－Ｃｌｅａｎプロセスによって、絶縁膜表面の水分やエッチング／アッシング時の残渣を除去することが好ましい。
　次に、トレンチ２０３およびビア２０４の表面を含む全面にＣｕの拡散を抑制するバリア膜２０５を成膜する（ステップ２、図２（ｂ））。
　バリア膜２０５としては、Ｃｕに対して高いバリア性を有し、低抵抗のものが好ましく、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｔａ／ＴａＮの２層膜、Ｍｎ膜を好適に用いることができる。また、ＴａＣＮ膜、Ｗ膜、ＷＮ膜、ＷＣＮ膜、Ｚｒ膜、ＺｒＮ膜、Ｖ膜、ＶＮ膜、Ｎｂ膜、ＮｂＮ膜等を用いることもできる。バリア膜は、例えば、ウエハにイオンを引き込みながら成膜するイオン化ＰＶＤ（Ｉｏｎｉｚｅｄ　Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；ｉＰＶＤ）により成膜することができる。また、通常のスパッタ、イオンプレーティング等の他のＰＶＤで成膜することもでき、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）で成膜することもできる。ＣＶＤやＡＬＤはプラズマを用いてもよい。
　Ｃｕ配線をより低抵抗化する観点から、バリア膜は薄く形成することが好ましく、１～１０ｎｍが好ましい。Ｍｎ膜は層間絶縁膜２０２中のＳｉと反応してシリケート化し、バリア膜２０５を自己整合バリア膜として層間絶縁膜２０２側に形成することができるため、Ｃｕ配線中のＣｕの体積を増加させることができ、Ｃｕ配線を低抵抗化する効果が高い。このため、Ｃｕ配線を低抵抗化する観点からはＭｎ膜が好ましい。
　Ｍｎ膜はＣＶＤまたはＡＬＤにより成膜することが好適である。ＣＶＤおよびＡＬＤによるＭｎ膜を成膜する成膜方法としては、特開２０１４－１３５４６５公報に記載されたものを用いることができる。
　次いで、バリア膜２０５の上にＣｕまたはＣｕ合金に対する濡れ性を確保するための被濡れ層であるライナー膜２０６を形成する（ステップ３、図２（ｃ））。ライナー膜２０６としては、Ｃｕに対する濡れ性が特に良好なＲｕ膜またはＣｏ膜を好適に用いることができる。
　被濡れ層であるライナー膜２０６は、ＣｕまたはＣｕ合金に対して良好な濡れ性を有しているため、後述するように、Ｃｕ系膜をリフロー処理する際、およびＰＶＤによりＣｕ系膜を埋め込む際にＣｕまたはＣｕ合金の良好な流動性（移動性）を確保することができる。ライナー膜２０６は、埋め込むＣｕの体積を極力大きくして配線を低抵抗にする観点から、例えば１～５ｎｍと薄く形成することが好ましい。
　ライナー膜２０６は、ＣＶＤにより形成することが好適である。これにより、良好なステップカバレッジでより薄い膜厚で成膜することが可能となる。ライナー膜２０６としてＲｕ膜を用いる場合には、例えばルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）を成膜原料として用いて熱ＣＶＤにより成膜することが好ましい。ルテニウムカルボニル以外の他の成膜原料、例えば（シクロペンタジエニル）（２，４－ジメチルペンタジエニル）ルテニウム、ビス（シクロペンタジエニル）（２，４－メチルペンタジエニル）ルテニウム、（２，４－ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム、ビス（２，４－メチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウムのようなルテニウムのペンタジエニル化合物を用いることもできる。なお、ＣＶＤの代わりに原子層堆積法（ＡＬＤ）を用いることもできる。また、ＰＶＤで成膜することもできる。Ｃｏ膜を用いる場合も同様に、ＣＶＤ、ＡＬＤ、ＰＶＤで成膜することができる。
　次に、ＰＶＤによりライナー膜２０６の表面にＣｕまたはＣｕ合金からなるＣｕ系シード膜２０７を形成する（ステップ４、図２（ｄ））。このＣｕ系シード膜２０７は、次のリフロー処理によりビア２０４に埋め込むＣｕまたはＣｕ合金を確保するためのものである。したがって、Ｃｕ系シード膜２０７の膜厚は、ビア２０４を埋め込むだけのわずかの量に対応する膜厚でよく、例えば１～４０ｎｍ程度の厚さで十分である。また、リフローによりビア２０４が埋め込まれれば良いため、Ｃｕ系シード膜２０７は連続膜である必要もない。
　なお、Ｃｕ系シード膜２０７としてＣｕ合金を用いる場合には、代表的なものとして、Ｃｕ－Ａｌ、Ｃｕ－Ｍｎを挙げることができる。また、他のＣｕ合金として、Ｃｕ－Ｍｇ、Ｃｕ－Ａｇ、Ｃｕ－Ｓｎ、Ｃｕ－Ｐｂ、Ｃｕ－Ｚｎ、Ｃｕ－Ｐｔ、Ｃｕ－Ａｕ、Ｃｕ－Ｎｉ、Ｃｕ－Ｃｏ、Ｃｕ－Ｔｉなどを用いることができる。
　Ｃｕ系シード膜２０７は、トレンチ２０３およびビア２０４の内壁に形成されていればよく、オーバーハング等を考慮する必要がないため、ＰＶＤの手法は問わないが、Ｃｕ系シード膜２０７によりビア２０４またはトレンチ２０３が閉じてしまうと、次のリフロー処理を行えないので、トレンチ２０３またはビア２０４が閉じてしまわない膜厚およびカバレッジである必要があり、その点からはウエハにイオンを引き込みながら成膜するｉＰＶＤが好ましい。
　Ｃｕ系シード膜２０７を形成した後、ウエハＷを加熱してリフロー処理を行う（ステップ５、図２（ｅ））。このリフロー処理により、ＣｕまたはＣｕ合金からなるＣｕ系シード膜２０７をビア２０４内に流し込み、ビア２０４を埋め込む。リフロー処理の加熱温度は２００～４００℃の範囲が好ましい。２００℃より低いとＣｕ系シード膜２０７が流動し難く、４００℃より高くなるとＣｕ系シード膜２０７を構成するＣｕまたはＣｕ合金が凝集しやすくなり、かつ下地のＬｏｗ－ｋ膜等からなる層間絶縁膜２０２に悪影響を及ぼすおそれがある。なお、ステップ４のＣｕ系膜の形成およびステップ５のリフロー処理を一回行ったのみではトレンチの埋め込みが不十分な場合、ステップ４とステップ５とを複数回繰り返してもよい。
　リフロー処理は、例えば、チャンバ内のステージにウエハを載置し、チャンバ内に不活性ガス、例えばＡｒガスやＮ２ガスやＨ２ガスを導入しつつ排気し、チャンバ内を所定の真空雰囲気に維持し、ステージに埋設された抵抗ヒーターによりウエハを加熱することにより行うことができる。
　実際に層間絶縁膜にトレンチおよびビアを形成したウエハに、ＴａＮバリア膜、およびＲｕライナー膜を形成し、Ｃｕシード膜を形成した後、４００℃に加熱してリフロー処理を行った結果、図３の透過型顕微鏡（ＴＥＭ）写真に示すように、ビアにＣｕが完全に埋め込まれていることが確認された。
　リフロー処理の後、ＣｕやＣｕ合金に対して濡れ性のよいライナー膜２０６の表面にＣｕまたはＣｕ合金からなるＣｕ系膜２０８を、ライナー膜２０６上で流動可能な条件のＰＶＤにより形成し、Ｃｕ系膜２０８をトレンチ２０３内に埋め込む（ステップ６、図２（ｆ））。この際の成膜は、ライナー膜２０６上でのＣｕまたはＣｕ合金の流動性を比較的容易に確保することができるｉＰＶＤを用いることが好ましい。
　通常のＰＶＤ成膜の場合には、Ｃｕの凝集により、トレンチやホールの開口を塞ぐオーバーハングが生じやすいが、ウエハにイオンを引き込みながら成膜するｉＰＶＤを用い、ウエハに印加するバイアスパワーを調整して、Ｃｕイオンの成膜作用とプラズマ生成ガスのイオン（Ａｒイオン）によるエッチング作用とを制御することにより、ＣｕやＣｕ合金に対する濡れ性が高いライナー膜２０６上でＣｕまたはＣｕ合金を凝集させることなく移動させてオーバーハングの生成を抑制することができ、狭い開口のトレンチやホールであってもボイド等が発生しない良好な埋め込み性を得ることができる。このとき、Ｃｕの流動性を持たせて良好な埋め込み性を得る観点から、Ｃｕがマイグレートする高温プロセス（６５～３５０℃、好ましくは２３０～３００℃）が好適である。また、このように高温プロセスでＰＶＤ成膜することにより、Ｃｕ結晶粒を成長させることができ、Ｃｕ配線の抵抗を低くすることができる。
　ところで、以上のような手法でトレンチとビアの両方を同時に埋め込む場合には、トレンチの底部においてＣｕが粒を形成してしまい、ビアへのＣｕ埋め込みを阻害してしまうおそれがあるが、本実施形態では、ステップ５のリフロー処理により既にビア２０４が埋め込まれているため、そのような不都合は生じない。
　なお、この工程では、トレンチ２０３の開口幅が小さい場合には、ほぼ完全にＣｕまたはＣｕ合金を埋め込むことができるが、開口幅が大きい場合等に、多少の凹みが生じることは許容される。また、Ｃｕ系膜２０８の成膜時における処理容器内の圧力（プロセス圧力）は、１～１００ｍＴｏｒｒ（０．１３３～１３．３Ｐａ）が好ましく、３５～９０ｍＴｏｒｒ（４．６６～１２．０Ｐａ）がより好ましい。
　Ｃｕ系膜２０７としてＣｕ合金を用いる場合には、代表的なものとして、Ｃｕ－Ａｌ、Ｃｕ－Ｍｎを挙げることができる。また、他のＣｕ合金として、Ｃｕ－Ｍｇ、Ｃｕ－Ａｇ、Ｃｕ－Ｓｎ、Ｃｕ－Ｐｂ、Ｃｕ－Ｚｎ、Ｃｕ－Ｐｔ、Ｃｕ－Ａｕ、Ｃｕ－Ｎｉ、Ｃｕ－Ｃｏ、Ｃｕ－Ｔｉなどを用いることができる。
　実際に、リフロー処理を行ってビアを埋め込んだ後、ｉＰＶＤにより高温条件でＣｕ膜を成膜してトレンチの埋め込みを行った結果、図４のＴＥＭ写真に示すように、トレンチにＣｕが完全に埋め込まれていることが確認された。
　このようにトレンチ２０３内にもＣｕまたはＣｕ合金を埋め込んだ後、必要に応じて、その後の平坦化処理に備えてＣｕ系膜２０８の上にＣｕまたはＣｕ合金からなる積み増し層２０９を形成する（ステップ７、図２（ｇ））。積み増し層２０９は、Ｃｕ系膜２０８に引き続いてｉＰＶＤ等のＰＶＤによりＣｕ系膜を成膜することにより形成することができる。また、Ｃｕめっきを施すことにより形成してもよい。
　この後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によりウエハＷ表面の積み増し層２０９、Ｃｕ系膜２０８、ライナー膜２０６、バリア膜２０５を除去して平坦化する（ステップ８、図２（ｈ））。これによりＣｕ配線２１０が形成される。
　以上のように、本実施形態によれば、ＣｕまたはＣｕ合金が濡れる被濡れ層であるライナー膜２０６を形成した後、Ｃｕ系シード膜２０７を形成し、加熱してリフロー処理を行うことにより、Ｃｕ系シード膜２０７を流動させて微細なビア２０４にＣｕまたはＣｕ合金を容易に埋め込むことができる。また、このようにしてリフロー処理によりビア２０４の埋め込みを行った後に、ＣｕやＣｕ合金に対して濡れ性のよいライナー膜２０６の上で流動可能な条件のＰＶＤ、好適には高温のｉＰＶＤによりＣｕ系膜２０８を成膜してＣｕ系膜２０８をトレンチ２０３に埋め込むので、ビア２０４への埋め込み阻害等の不都合を生じさせることなく、良好な埋め込み性を得ることができる。また、このようにＰＶＤでＣｕまたはＣｕ合金を埋め込むので、めっきよりも不純物を少なくすることができ、Ｃｕ配線をより低抵抗化することができる。また、高温のｉＰＶＤで成膜することによりＣｕまたはＣｕ合金の結晶サイズを大きくすることができ、Ｃｕ配線を一層低抵抗化することができる。そして、リフローで埋め込むのはビア２０４のみであるから、幅の広いトレンチにリフローを行う場合のような効率の悪い処理を行う必要がなく、高効率である。すなわち、リフロー処理とＰＶＤによる埋め込み（ドライフィル）とを適切に組み合わせることにより、トレンチ２０３およびビア２０４に対し、良好な埋め込み性でＣｕまたはＣｕ合金を効率よく埋め込んで、低抵抗のＣｕ配線を形成することができる。
　＜成膜システム＞
　次に、本発明の実施形態に係るＣｕ配線の形成方法の実施に用いられる成膜システムについて説明する。図５は、そのような成膜システムの一例を示す概略図である。
　成膜システム１は、バリア膜成膜およびライナー膜成膜のための第１の処理部２と、Ｃｕ膜成膜のための第２の処理部３と、搬入出部４とを有しており、所定パターンのトレンチおよびビアが形成されたウエハＷに対して、バリア膜の成膜から積み増し層の形成までを行うものである。
　第１の処理部２は、第１の真空搬送室１１と、この第１の真空搬送室１１の壁部に接続された、２つのバリア膜成膜装置１２ａ，１２ｂおよび２つのライナー膜成膜装置１４ａ，１４ｂとを有している。バリア膜成膜装置１２ａおよびライナー膜成膜装置１４ａとバリア膜成膜装置１２ｂおよびライナー膜成膜装置１４ｂとは線対称の位置に配置されている。
　第１の真空搬送室１１の他の壁部には、ウエハＷのデガス処理を行うデガス室５ａ，５ｂが接続されている。また、第１の真空搬送室１１のデガス室５ａと５ｂとの間の壁部には、第１の真空搬送室１１と後述する第２の真空搬送室２１との間でウエハＷの受け渡しを行う受け渡し室５が接続されている。
　バリア膜成膜装置１２ａ，１２ｂ、ライナー膜成膜装置１４ａ，１４ｂ、デガス室５ａ，５ｂ、および受け渡し室５は、第１の真空搬送室１１の各辺にゲートバルブＧを介して接続され、これらは対応するゲートバルブＧの開閉により、第１の真空搬送室１１に対して連通・遮断される。
　第１の真空搬送室１１内は所定の真空雰囲気に保持されるようになっており、その中には、ウエハＷを搬送する第１の搬送機構１６が設けられている。この第１の搬送機構１６は、第１の真空搬送室１１の略中央に配設されており、回転および伸縮可能な回転・伸縮部１７と、その先端に設けられたウエハＷを支持する２つの支持アーム１８ａ，１８ｂとを有する。第１の搬送機構１６は、ウエハＷをバリア膜成膜装置１２ａ，１２ｂ、ライナー膜成膜装置１４ａ，１４ｂ、デガス室５ａ，５ｂ、および受け渡し室５に対して搬入出する。
　第２の処理部３は、第２の真空搬送室２１と、この第２の真空搬送室２１の壁部に接続された、ｉＰＶＤ装置として構成される２つのＣｕ系膜成膜装置２２ａ，２２ｂ、およびｉＰＶＤ装置として構成される２つのＣｕ系シード膜成膜装置２４ａ，２４ｂとを有している。Ｃｕ系膜成膜装置２２ａおよびＣｕ系シード膜成膜装置２４ａと、Ｃｕ系膜成膜装置２２ｂおよびＣｕ系シード膜成膜装置２４ｂとは線対称の位置に配置されている。
　第２の真空搬送室２１の第１の処理部２側の２辺に対応する壁部には、それぞれ上記デガス室５ａ，５ｂが接続され、デガス室５ａと５ｂとの間の壁部には、上記受け渡し室５が接続されている。すなわち、受け渡し室５ならびにデガス室５ａおよび５ｂは、いずれも第１の真空搬送室１１と第２の真空搬送室２１との間に設けられ、受け渡し室５の両側にデガス室５ａおよび５ｂが配置されている。さらに、第２の真空搬送室２１の搬入出部４側の壁部には、大気搬送および真空搬送可能なロードロック室６が接続されている。
　Ｃｕ系膜成膜装置２２ａ，２２ｂ、Ｃｕ系シード膜成膜装置２４ａ，２４ｂ、デガス室５ａ，５ｂ、およびロードロック室６は、第２の真空搬送室２１の各壁部にゲートバルブＧを介して接続され、これらは対応するゲートバルブを開放することにより第２の真空搬送室２１と連通され、対応するゲートバルブＧを閉じることにより第２の真空搬送室２１から遮断される。また、受け渡し室５はゲートバルブを介さずに第２の搬送室２１に接続されている。
　第２の真空搬送室２１内は所定の真空雰囲気に保持されるようになっており、その中には、Ｃｕ系膜成膜装置２２ａ，２２ｂ、Ｃｕ系シード膜成膜装置２４ａ，２４ｂ、デガス室５ａ，５ｂ、ロードロック室６および受け渡し室５に対してウエハＷの搬入出を行う第２の搬送機構２６が設けられている。この第２の搬送機構２６は、第２の真空搬送室２１の略中央に配設されており、回転および伸縮可能な回転・伸縮部２７を有し、その回転・伸縮部２７の先端にウエハＷを支持する２つの支持アーム２８ａ，２８ｂが設けられており、これら２つの支持アーム２８ａ，２８ｂは互いに反対方向を向くように回転・伸縮部２７に取り付けられている。
　搬入出部４は、ロードロック室６を挟んで第２の処理部３と反対側に設けられており、ロードロック室６が接続される大気搬送室３１を有している。大気搬送室３１の上部には清浄空気のダウンフローを形成するためのフィルター（図示せず）が設けられている。ロードロック室６と大気搬送室３１との間の壁部にはゲートバルブＧが設けられている。大気搬送室３１のロードロック室６が接続された壁部と対向する壁部には被処理基板としてのウエハＷを収容するキャリアＣを接続する２つの接続ポート３２，３３が設けられている。また、大気搬送室３１の側面にはウエハＷのアライメントを行うアライメント室３４が設けられている。大気搬送室３１内には、キャリアＣに対するウエハＷの搬入出およびロードロック室６に対するウエハＷの搬入出を行う大気搬送用搬送機構３６が設けられている。この大気搬送用搬送機構３６は、２つの多関節アームを有しており、キャリアＣの配列方向に沿ってレール３８上を走行可能となっていて、それぞれの先端のハンド３７上にウエハＷを載せてその搬送を行うようになっている。
　なお、Ｃｕ系膜成膜装置２２ａ，２２ｂは、ウエハＷを加熱することが可能となっており、これらをリフロー処理の際の加熱装置として用いることができる。もちろん、ウエハを加熱可能な他の装置、例えばデガス室５ａ，５ｂを加熱装置として用いてもよいし、別個に加熱装置を設けてもよい。
　この成膜システム１は、この成膜システム１の各構成部を制御するための制御部４０を有している。この制御部４０は、各構成部の制御を実行するマイクロプロセッサ（コンピュータ）からなるプロセスコントローラ４１と、オペレータが成膜システム１を管理するためにコマンドの入力操作等を行うキーボードや、成膜システム１の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース４２と、成膜システム１で実行される処理をプロセスコントローラ４１の制御にて実現するための制御プログラムや、各種データ、および処理条件に応じて処理装置の各構成部に処理を実行させるためのプログラムすなわち処理レシピが格納された記憶部４３とを備えている。なお、ユーザーインターフェース４２および記憶部４３はプロセスコントローラ４１に接続されている。上記処理レシピは記憶部４３の中の記憶媒体４３ａに記憶されている。記憶媒体は、ハードディスクであってもよいし、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。そして、必要に応じて、ユーザーインターフェース４２からの指示等にて任意のレシピを記憶部４３から呼び出してプロセスコントローラ４１に実行させることで、プロセスコントローラ４１の制御下で、成膜システム１での所望の処理が行われる。
　このような成膜システム１においては、キャリアＣから大気搬送用搬送機構３６により所定パターンのトレンチおよびビアを有するウエハＷを取り出し、ロードロック室６に搬送し、そのロードロック室を第２の真空搬送室２１と同程度の真空度に減圧した後、第２の搬送機構２６によりロードロック室のウエハＷを第２の真空搬送室２１を介してデガス室５ａまたは５ｂに搬送し、ウエハＷのデガス処理を行う。
　その後、第１の搬送機構１６によりデガス室のウエハＷを取り出し、第１の真空搬送室１１を介してバリア膜成膜装置１２ａまたは１２ｂに搬入し、バリア膜を成膜する。
　バリア膜成膜後、第１の搬送機構１６によりバリア膜成膜装置１２ａまたは１２ｂからウエハＷを取り出し、ライナー膜成膜装置１４ａまたは１４ｂに搬入し、ライナー膜として例えばＲｕ膜を成膜する。
　ライナー膜成膜後、第１の搬送機構１６によりライナー膜成膜装置１４ａまたは１４ｂからウエハＷを取り出し、受け渡し室５に搬送する。その後、第２の搬送機構２６によりウエハＷを取り出し、第２の真空搬送室２１を介してＣｕ系シード膜成膜装置２４ａまたは２４ｂに搬入し、ｉＰＶＤによりＣｕ系シード膜を形成する。なお、Ｃｕ系シード膜を形成する際には、埋め込み性を考慮する必要がないので、ウエハＷを加熱せずに成膜を行う。
　その後、第２の搬送機構２６によりウエハＷを取り出し、Ｃｕ系膜成膜装置２２ａまたは２２ｂに搬入し、ウエハＷを加熱し、リフロー処理を行って、Ｃｕ系シード膜をビアに流し込み、ビアの埋め込みを行う。
　リフロー処理の後、引き続き、リフロー処理を行ったＣｕ系膜成膜装置にてウエハＷに対し、高温のｉＰＶＤによりＣｕ系膜を形成し、トレンチ内にＣｕまたはＣｕ合金を埋め込む。
　その後、Ｃｕ系膜の上に積み増し層を形成するが、積み増し層の形成は、同じＣｕ系膜成膜装置２２ａまたは２２ｂ内でＣｕ合金膜を連続して形成することにより行うことができる。積み増し層を形成する際には、埋め込み性を考慮する必要がないので、Ｃｕ系シード膜成膜装置２４ａまたは２４ｂにより積み増し層を形成してもよい。
　積み増し層の形成後、ウエハＷをロードロック室６に搬送し、そのロードロック室を大気圧に戻した後、大気搬送用搬送機構３６によりＣｕ膜が形成されたウエハＷを取り出し、キャリアＣに戻す。このような処理をキャリア内のウエハＷの数の分だけ繰り返す。積み増し層形成後のウエハＷは、ＣＭＰ装置に搬送されＣＭＰ処理が行われ、Ｃｕ配線が形成される。
　成膜システム１によれば、大気開放することなく真空中でバリア膜、ライナー膜、Ｃｕ系シード膜の形成、リフロー処理、Ｃｕ系膜および積み増し層の形成を行うので、各処理の際に表面の酸化を極力抑制することができ、高性能のＣｕ配線を得ることができる。
　なお、積み増し層はＣｕめっきで形成することもでき、その場合には、Ｃｕ系膜を成膜後、ウエハＷを成膜システム１から搬出し、めっき装置にてＣｕめっきを施し、引き続きＣＭＰ装置にてＣＭＰ処理が行われる。
　また、Ｃｕ系シード膜の形成にはウエハＷの加熱が必要なく、Ｃｕ系膜成膜にはウエハＷを加熱するため、スループットを良好にする観点から、Ｃｕ系シード膜成膜装置２４ａ，２４ｂとＣｕ系膜成膜装置２２ａ，２２ｂとを別個の装置としているが、同一の装置にして温度を変更するようにしてもよい。その場合は、Ｃｕ系シード膜の成膜、リフロー処理、およびＣｕ系膜の成膜を同じ装置で行うことが可能となる。
　次に、成膜システムの主要な装置について説明する。
　＜Ｃｕ系膜成膜装置＞
　次に、本発明において主要な工程であるＣｕ系膜の形成に用いるＣｕ系膜成膜装置２２ａ，２２ｂの好適な例について説明する。図６は、Ｃｕ系膜成膜装置の一例を示す断面図である。
　ここでは、Ｃｕ系膜成膜装置を構成するｉＰＶＤ成膜装置として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）型プラズマスパッタ装置を例にとって説明する。
　図６に示すように、このＣｕ系膜成膜装置２２ａ（２２ｂ）は、筒状に成形された金属製の処理容器５１を有している。この処理容器５１は接地され、その底部５２には排気口５３が設けられており、排気口５３には排気管５４が接続されている。排気管５４には圧力調整を行うスロットルバルブ５５および真空ポンプ５６が接続されており、処理容器５１内が真空引き可能となっている。また処理容器５１の底部５２には、処理容器５１内へ所定のガスを導入するガス導入口５７が設けられる。このガス導入口５７にはガス供給配管５８が接続されており、ガス供給配管５８には、プラズマ生成用（励起用）ガスとして希ガス、例えばＡｒガスや他の必要なガス例えばＮ２ガス等を供給するためのガス供給源５９が接続されている。また、ガス供給配管５８には、ガス流量制御器、バルブ等よりなるガス制御部６０が介装されている。
　処理容器５１内には、ウエハＷの載置機構６２が設けられる。この載置機構６２は、円板状に成形された導電性の載置台６３と、この載置台６３を支持する中空筒体状の支柱６４とを有している。載置台６３は支柱６４を介して接地されている。載置台６３の中には冷却ジャケット６５と、その上に設けられた抵抗ヒーター８７とが埋め込まれている。載置台６３には熱電対（図示せず）が設けられており、この熱電対で検出された温度に基づいて、冷却ジャケット６５および抵抗ヒーター８７によるウエハ温度の制御を行う。
　載置台６３の上面側には、誘電体部材６６ａの中に電極６６ｂが埋め込まれて構成された薄い円板状の静電チャック６６が設けられており、ウエハＷを静電力により吸着保持できるようになっている。また、支柱６４の下部は、処理容器５１の底部５２の中心部に形成された挿通孔６７を貫通して下方へ延びている。支柱６４は、昇降機構（図示せず）により上下移動可能となっており、これにより載置機構６２の全体が昇降される。
　支柱６４を囲むように、伸縮可能な金属ベローズ６８が設けられており、この金属ベローズ６８は、その上端が載置台６３の下面に気密に接合され、また下端が処理容器５１の底部５２の上面に気密に接合されており、処理容器５１内の気密性を維持しつつ載置機構６２の昇降移動を許容するようになっている。
　また底部５２には、上方に向けて例えば３本（２本のみ図示）の支持ピン６９が鉛直に設けられており、また、この支持ピン６９に対応させて載置台６３にピン挿通孔７０が形成されている。したがって、載置台６３を降下させた際に、ピン挿通孔７０を貫通した支持ピン６９の上端部でウエハＷを受けて、そのウエハＷを外部より侵入する搬送アーム（図示せず）との間で移載することができる。処理容器５１の下部側壁には、搬送アームを侵入させるために搬出入口７１が設けられ、この搬出入口７１には、開閉可能になされたゲートバルブＧが設けられている。
　静電チャック６６の電極６６ｂには、給電ライン７２を介してチャック用電源７３が接続されており、このチャック用電源７３から電極６６ｂに直流電圧を印加することにより、ウエハＷが静電力により吸着保持される。また給電ライン７２にはバイアス用高周波電源７４が接続されており、この給電ライン７２を介して静電チャック６６の電極６６ｂに対してバイアス用の高周波電力を供給し、ウエハＷに高周波バイアスが印加される。この高周波バイアスの周波数は、４００ｋＨｚ～６０ＭＨｚが好ましく、例えば１３．５６ＭＨｚが採用される。
　処理容器５１の天井部には、誘電体よりなる高周波透過性の透過板７６がシール部材７７を介して気密に設けられている。この透過板７６の上部に、処理容器５１内の処理空間Ｓにプラズマ励起用ガスとしての希ガス、例えばＡｒガスをプラズマ化してプラズマを発生するためのプラズマ発生源７８が設けられる。
　プラズマ発生源７８は、透過板７６に対応して設けられた誘導コイル８０を有しており、この誘導コイル８０には、プラズマ発生用の例えば１３．５６ＭＨｚの高周波電源８１が接続されていて、誘導コイル８０に高周波電力が供給されることにより、上記透過板７６を介して処理空間Ｓに誘導電界を形成するようになっている。
　また透過板７６の直下には、導入された高周波電力を拡散させる金属製のバッフルプレート８２が設けられる。バッフルプレート８２の下部には、上記処理空間Ｓの上部側方を囲むようにして截頭円錐殻状をなすＣｕまたはＣｕ合金からなるターゲット８３が設けられており、このターゲット８３にはＡｒイオンを引きつけるための直流電力を印加する電圧可変の直流電源８４が接続されている。この電源は交流電源を用いてもよい。
　また、ターゲット８３の外周側には、これに磁界を付与するための磁石８５が設けられている。ターゲット８３はプラズマ中のＡｒイオンによりＣｕの金属原子あるいは金属原子団としてスパッタされるとともに、プラズマ中を通過する際に多くはイオン化される。
　またこのターゲット８３の下部には、上記処理空間Ｓを囲むようにして円筒状をなす保護カバー部材８６が設けられている。この保護カバー部材８６は接地されるとともに、その内側の端部は、載置台６３の外周側を囲むようにして設けられている。
　このように構成されるＣｕ系膜成膜装置においては、ウエハＷを処理容器５１内へ搬入し、載置台６３上に載置して静電チャック６６により吸着する。このとき、載置台６３は、熱電対（図示せず）で検出された温度に基づいて、冷却ジャケット６５または抵抗ヒーター８７により温度制御されている。
　この状態で、制御部４０の制御下で以下の動作が行われる。
　まず、真空ポンプ５６を動作させることにより１×１０－７Ｔｏｒｒ以下の高真空状態にされた処理容器５１内に、ガス制御部６０を操作して所定流量でＡｒガスを流しつつスロットルバルブ５５を制御して処理容器５１内を所定の真空度に維持する。その後、可変直流電源８４から直流電力をターゲット８３に印加し、さらにプラズマ発生源７８の高周波電源８１から誘導コイル８０に高周波電力（プラズマ電力）を供給する。一方、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに対して所定のバイアス用の高周波電力を供給する。
　処理容器５１内においては、誘導コイル８０に供給された高周波電力によりＡｒプラズマが形成され、その中のＡｒイオンはターゲット８３に印加された直流電圧に引き寄せられてターゲット８３に衝突してスパッタされ、粒子が放出される。この際、ターゲット８３に印加する直流電圧により放出される粒子の量が最適に制御される。ターゲット８３への直流電力は４～１２ｋＷ、さらには６～１０ｋＷとすることが好ましい。
　また、スパッタされたターゲット８３からの粒子はプラズマ中を通る際に多くはイオン化され、イオン化されたものと電気的に中性な中性原子とが混在する状態となって下方向へ飛散して行く。この時のイオン化率は高周波電源８１から供給される高周波電力により制御される。
　イオン化された粒子は、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに印加されたバイアス用の高周波電力によりウエハＷ面上に形成される厚さ数ｍｍ程度のイオンシースの領域に入ると、強い指向性をもってウエハＷ側に加速するように引き付けられてウエハＷにＣｕ系膜が形成される。
　このとき、ウエハ温度を高く（６５～３５０℃）設定してＣｕの流動性を確保するとともに、主に、バイアス用高周波電源７４から静電チャック６６の電極６６ｂに対して印加される高周波バイアスのパワーを調整してＣｕ合金の成膜とＡｒによるエッチングを調整して、Ｃｕ合金の流動性を良好にすることにより、開口が狭いトレンチであっても良好な埋め込み性でＣｕまたはＣｕ合金を埋め込むことができる。具体的には、Ｃｕ系膜成膜量（成膜レート）をＴＤ、プラズマ生成用のガスのイオンによるエッチング量（エッチングレート）をＴＥとすると、０≦ＴＥ／ＴＤ＜１、さらには０＜ＴＥ／ＴＤ＜１となるようにバイアスパワーを調整することが好ましい。
　良好な埋め込み性を得る観点から、処理容器５１内の圧力（プロセス圧力）は、１～１００ｍＴｏｒｒ（０．１３３～１３．３Ｐａ）、さらには３５～９０ｍＴｏｒｒ（４．６６～１２．０Ｐａ）が好ましく、ターゲットへの直流電力は４～１２ｋＷ、さらには６～１０ｋＷとすることが好ましい。
　＜Ｃｕ系シード膜成膜装置＞
　Ｃｕ系シード膜成膜装置２４ａ（２４ｂ）としては、載置台６３に抵抗ヒーター８７が設けられていない以外は、基本的に、図６に示すＣｕ系膜成膜装置２２ａ（２２ｂ）と同様のプラズマスパッタ装置を用いることができる。また、Ｃｕ系シード膜の成膜の際には、埋め込み性を重視する必要がないため、ｉＰＶＤに限らず、通常のスパッタ、イオンプレーティング等の通常のＰＶＤを用いることもできる。
　＜バリア膜成膜装置＞
　バリア膜成膜装置１２ａ（１２ｂ）としては、ターゲット８３を使用する材料に変えるのみで図６の成膜装置と同様の構成の成膜装置を用いてプラズマスパッタにより成膜することができる。また、プラズマスパッタに限定されず、通常のスパッタ、イオンプレーティング等の他のＰＶＤであってもよく、ＣＶＤやＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、プラズマを用いたＣＶＤやＡＬＤで成膜することもできる。不純物を低減する観点からはＰＶＤが好ましい。
　＜ライナー膜成膜装置＞
　次に、ライナー膜を形成するためのライナー膜成膜装置１４ａ（１４ｂ）について説明する。ライナー膜は熱ＣＶＤにより好適に形成することができる。図７は、ライナー膜成膜装置の一例を示す断面図であり、熱ＣＶＤによりライナー膜としてＲｕ膜を形成するものである。
　図７に示すように、このライナー膜成膜装置１４ａ（１４ｂ）は、例えばアルミニウム等により筒体に形成された処理容器１０１を有している。処理容器１０１の内部には、ウエハＷを載置する例えばＡｌＮ等のセラミックスからなる載置台１０２が配置されており、この載置台１０２内にはヒーター１０３が設けられている。このヒーター１０３はヒーター電源（図示せず）から給電されることにより発熱する。
　処理容器１０１の天壁には、Ｒｕ膜を形成するための処理ガスやパージガス等を処理容器１０１内にシャワー状に導入するためのシャワーヘッド１０４が載置台１０２と対向するように設けられている。シャワーヘッド１０４はその上部にガス導入口１０５を有し、その内部にガス拡散空間１０６が形成されており、その底面には多数のガス吐出孔１０７が形成されている。ガス導入口１０５にはガス供給配管１０８が接続されており、ガス供給配管１０８にはＲｕ膜を形成するための処理ガスやパージガス等を供給するためのガス供給源１０９が接続されている。また、ガス供給配管１０８には、ガス流量制御器、バルブ等よりなるガス制御部１１０が介装されている。Ｒｕを成膜するためのガスとしては、上述したように、好適なものとしてルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）を挙げることができる。このルテニウムカルボニルは熱分解によりＲｕ膜を形成することができる。
　処理容器１０１の底部には、排気口１１１が設けられており、この排気口１１１には排気管１１２が接続されている。排気管１１２には圧力調整を行うスロットルバルブ１１３および真空ポンプ１１４が接続されており、処理容器１０１内が真空引き可能となっている。
　載置台１０２には、ウエハ搬送用の３本（２本のみ図示）のウエハ支持ピン１１６が載置台１０２の表面に対して突没可能に設けられ、これらウエハ支持ピン１１６は支持板１１７に固定されている。そして、ウエハ支持ピン１１６は、エアシリンダ等の駆動機構１１８によりロッド１１９を昇降することにより、支持板１１７を介して昇降される。なお、符号１２０はベローズである。一方、処理容器１０１の側壁には、ウエハ搬出入口１２１が形成されており、ゲートバルブＧを開けた状態で第１の真空搬送室１１との間でウエハＷの搬入出が行われる。
　このようなライナー膜成膜装置１４ａ（１４ｂ）においては、ゲートバルブＧを開けて、ウエハＷを載置台１０２上に載置した後、ゲートバルブＧを閉じ、処理容器１０１内を真空ポンプ１１４により排気して処理容器１０１内を所定の圧力に調整しつつ、ヒーター１０３より載置台１０２を介してウエハＷを所定温度に加熱した状態で、ガス供給源１０９からガス供給配管１０８およびシャワーヘッド１０４を介して処理容器１０１内へルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）ガス等の処理ガスを導入する。これにより、ウエハＷ上で処理ガスの反応が進行し、ウエハＷの表面にライナー膜が形成される。
　ライナー膜の成膜には、ルテニウムカルボニル以外の他の成膜原料、例えば上述したようなルテニウムのペンタジエニル化合物をＯ２ガスのような分解ガスとともに用いることができる。
　なお、ライナー膜としてＣｏ膜を成膜する場合にも、Ｒｕ膜と同様、熱ＣＶＤで成膜することができる。また、ライナー膜はＣＶＤに限らず、ＰＶＤ等の他の成膜手法で形成することもできる。
　＜他の適用＞
　以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。上記実施形態では、被処理基板として半導体ウエハを例にとって説明したが、半導体ウエハには典型的なシリコンウエハのみならず、ＧａＡｓ、ＳｉＣ、ＧａＮなどの化合物半導体も含まれる。また、被処理基板は半導体ウエハに限定されず、液晶表示装置等のＦＰＤ（フラットパネルディスプレイ）に用いるガラス基板や、セラミック基板等にも本発明を適用することができることはもちろんである。
　１；成膜システム、１２ａ，１２ｂ；バリア膜成膜装置、１４ａ，１４ｂ；ライナー膜成膜装置、２２ａ，２２ｂ；Ｃｕ系膜成膜装置、２４ａ，２４ｂ；Ｃｕ系シード膜成膜装置、２０１；下部構造、２０２；層間絶縁膜、２０３；トレンチ、２０４；ビア、２０５；バリア膜、２０６；ライナー膜、２０７；Ｃｕ系シード膜、２０８；Ｃｕ系膜、２０９；積み増し層、２１０；Ｃｕ配線、２１１；下層配線、Ｗ；半導体ウエハ（基板）

Claims (18)

  1. 　所定パターンのトレンチ、および前記トレンチの底に形成されたビアを有する膜が表面に形成された基板に対し、前記トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法であって、
    　前記膜の表面にバリア膜を形成することと、
    　次いで、前記バリア膜表面にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成することと、
    　次いで、前記被濡れ層の表面にＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系シード膜を形成することと、
    　次いで、前記Ｃｕ系シード膜を形成した後の基板を加熱して、前記Ｃｕ系シード膜を前記ビア内に流し込んで前記ビアを埋めることと、
    　次いで、前記ビアを埋めた後の基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、前記被濡れ層上で流動可能な条件のＰＶＤにより形成し、前記Ｃｕ系膜を前記トレンチ内に埋め込むことと
    を有するＣｕ配線の形成方法。
  2. 　前記被濡れ層は、膜厚が１～５ｎｍになるように形成される、請求項１に記載のＣｕ配線の形成方法。
  3. 　前記被濡れ層は、ＲｕまたはＣｏで構成されている、請求項１に記載のＣｕ配線の形成方法。
  4. 　前記被濡れ層は、ＣＶＤにより形成される、請求項１に記載のＣｕ配線の形成方法。
  5. 　前記Ｃｕ系シード膜を前記ビアに流し込む際の基板の加熱温度は、２００～４００℃である、請求項１に記載のＣｕ配線の形成方法。
  6. 　前記Ｃｕ系膜は、基板を６５～３５０℃に加熱しつつイオン化ＰＶＤにより形成される、請求項１に記載のＣｕ配線の形成方法。
  7. 　前記Ｃｕ系シード膜を形成した後の基板を加熱することと、前記Ｃｕ系膜を形成することとを同一の装置で行う、請求項１に記載のＣｕ配線の形成方法。
  8. 　前記Ｃｕ系シード膜を形成することと、前記Ｃｕ系シード膜を形成した後の基板を加熱することと、前記Ｃｕ系膜を形成することとを同一の装置で行う、請求項１に記載のＣｕ配線の形成方法。
  9. 　所定パターンのトレンチが形成され、かつ前記トレンチの底部と下層配線との間を接続するビアを有する層間絶縁膜が形成された基板に対し、前記トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成して半導体装置を製造する半導体装置の製造方法であって、
    　前記層間絶縁膜の表面にバリア膜を形成することと、
    　次いで、前記バリア膜表面にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成することと、
    　次いで、被濡れ層の表面にＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系シード膜を形成することと、
    　次いで、前記Ｃｕ系シード膜を形成した後の基板を加熱して、前記Ｃｕ系シード膜を前記ビア内に流し込んで前記ビアを埋めることと、
    　次いで、前記ビアを埋めた後の基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、前記被濡れ層上で流動可能な条件のＰＶＤにより形成し、前記Ｃｕ系膜を前記トレンチ内に埋め込むことと、
    　次いで、全面を研磨して前記トレンチ以外の表面の前記Ｃｕ系膜、前記被濡れ層、および前記バリア膜を除去し、Ｃｕ配線を形成することと
    を有する半導体装置の製造方法。
  10. 　前記被濡れ層は、膜厚が１～５ｎｍになるように形成される、請求項９に記載の半導体装置の製造方法。
  11. 　前記被濡れ層は、ＲｕまたはＣｏで構成されている、請求項９に記載の半導体装置の製造方法。
  12. 　前記被濡れ層は、ＣＶＤにより形成される、請求項９に記載の半導体装置の製造方法。
  13. 　前記Ｃｕ系シード膜を前記ビアに流し込む際の基板の加熱温度は、２００～４００℃である、請求項９に記載の半導体装置の製造方法。
  14. 　前記Ｃｕ系膜は、基板を６５～３５０℃に加熱しつつイオン化ＰＶＤにより形成される、請求項９に記載の半導体装置の製造方法。
  15. 　前記Ｃｕ系シード膜を形成した後の基板を加熱することと、前記Ｃｕ系膜を形成することとを同一の装置で行う、請求項９に記載の半導体装置の製造方法。
  16. 　前記Ｃｕ系シード膜を形成することと、前記Ｃｕ系シード膜を形成した後の基板を加熱することと、前記Ｃｕ系膜を形成することとを同一の装置で行う、請求項９に記載の半導体装置の製造方法。
  17. 　前記トレンチに前記Ｃｕ系膜を埋め込んだ後、全面を研磨する前に、前記Ｃｕ系膜の上にＣｕまたはＣｕ合金からなる積み増し層を形成することをさらに有する、請求項９に記載の半導体装置の製造方法。
  18. 　コンピュータ上で動作し、Ｃｕ配線形成システムを制御するためのプログラムが記憶された記憶媒体であって、
    　前記プログラムは、実行時に、
    　所定パターンのトレンチ、および前記トレンチの底に形成されたビアを有する膜が表面に形成された基板に対し、前記トレンチおよびビアにＣｕまたはＣｕ合金を埋め込んでＣｕ配線を形成するＣｕ配線の形成方法であって、
    　前記膜の表面にバリア膜を形成することと、
    　次いで、前記バリア膜表面にＣｕまたはＣｕ合金が濡れる金属材料からなる被濡れ層を形成することと、
    　次いで、前記被濡れ層の表面にＰＶＤによりＣｕまたはＣｕ合金からなるＣｕ系シード膜を形成することと、
    　次いで、前記Ｃｕ系シード膜を形成した後の基板を加熱して、前記Ｃｕ系シード膜を前記ビア内に流し込んで前記ビアを埋めることと、
    　次いで、前記ビアを埋めた後の基板表面にＣｕまたはＣｕ合金からなるＣｕ系膜を、前記被濡れ層上で流動可能な条件のＰＶＤにより形成し、前記Ｃｕ系膜を前記トレンチ内に埋め込むことと
    を有するＣｕ配線の形成方法
    が行われるように、コンピュータに前記Ｃｕ配線形成システムを制御させる、記憶媒体。
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