KR101923807B1 - Cu 배선의 제조 방법 및 Cu 배선 제조 시스템 - Google Patents

Cu 배선의 제조 방법 및 Cu 배선 제조 시스템 Download PDF

Info

Publication number
KR101923807B1
KR101923807B1 KR1020170012029A KR20170012029A KR101923807B1 KR 101923807 B1 KR101923807 B1 KR 101923807B1 KR 1020170012029 A KR1020170012029 A KR 1020170012029A KR 20170012029 A KR20170012029 A KR 20170012029A KR 101923807 B1 KR101923807 B1 KR 101923807B1
Authority
KR
South Korea
Prior art keywords
film
cuox
mnox
wiring
forming
Prior art date
Application number
KR1020170012029A
Other languages
English (en)
Other versions
KR20170089774A (ko
Inventor
겐지 마츠모토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20170089774A publication Critical patent/KR20170089774A/ko
Application granted granted Critical
Publication of KR101923807B1 publication Critical patent/KR101923807B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/02—Pretreatment of the material to be coated
    • C23C14/024—Deposition of sublayers, e.g. to promote adhesion of the coating
    • C23C14/025—Metallic sublayers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/408—Oxides of copper or solid solutions thereof
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명의 과제는 배리어 막으로서 MnOx 막을 이용했을 경우에 그 위의 라이너 막의 배선 저항에의 영향을 억제할 수 있어, 배선 저항이 낮은 Cu 배선을 얻는 것이다. 해결 수단으로서, 기판(W)에 대하여 Cu 배선(210)을 제조하는 Cu 배선의 제조 방법은, 적어도 오목부(203)의 표면에, 층간 절연 막(202)과의 반응으로 자기 형성 배리어 막이 되는 MnOx 막(205)을 ALD에 의해 형성하는 공정과, MnOx 막(205) 표면에 CuOx 막(206)을 CVD 또는 ALD에 의해 형성하는 공정과, 그 후, CuOx 막(206)이 형성된 기판(W)에 대하여 어닐링 처리를 실시하고, MnOx 막(205)과 CuOx 막(206) 사이에서 산화 환원 반응을 생기게 하여, CuOx 막(206)을 Cu 막(207)으로 환원하는 공정과, 오목부(203) 내에 Cu계 막(208)을 매립하는 공정을 갖는다.

Description

Cu 배선의 제조 방법 및 Cu 배선 제조 시스템{Cu WIRING MANUFACTURING METHOD AND Cu WIRING MANUFACTURING SYSTEM}
본 발명은, 기판에 형성된 트렌치(trench)나 비아 홀(via hole)과 같은 오목부에 Cu를 매립하여 Cu 배선을 제조하는 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템에 관한 것이다.
반도체 디바이스의 제조에 있어서는, 반도체 웨이퍼에 성막 처리나 에칭 처리 등의 각종의 처리를 반복 실행하여 소망의 디바이스를 제조하지만, 최근, 반도체 디바이스의 고속화, 배선 패턴의 미세화, 고집적화의 요구에 대응하여, 배선의 저 저항화(도전성 향상) 및 일렉트로마이그레이션(electromigration) 내성의 향상이 요구되고 있다.
이러한 점에 대응하여, 배선 재료에 알루미늄(Al)이나 텅스텐(W)보다 도전성이 높고(저항이 낮고) 또한 일렉트로마이그레이션 내성이 우수한 구리(Cu)가 이용되도록 되어오고 있다.
Cu 배선은, 층간 절연 막에 트렌치나 홀을 형성하고, 그 안에 Cu를 매립하는 것에 의해 형성되지만, Cu가 층간 절연 막으로 확산하는 것을 방지하기 위해서, Cu를 매립하기 전에 배리어 막이 형성된다.
이러한 배리어 막으로서는, 탄탈(Ta), 티타늄(Ti), 질화탄탈(TaN), 질화티타늄(TiN) 등을 물리적 증착법(PVD)으로 형성한 것이 이용되어 왔지만, 배선 패턴의 점점더한 미세화에 따라, 이들에서는 충분한 스텝 커버리지(step coverage)가 얻어지기 어려워지고 있어, 최근, 배리어 막으로서 양호한 스텝 커버리지로 얇은 막을 형성할 수 있는 화학적 증착법(CVD)이나 원자층 퇴적법(ALD)에 의한 산화망간(MnOx)이 검토되어 있다. 그러나, MnOx 막은 Cu 막과의 밀착성이 약하기 때문에, MnOx 막 상에, 라이너(liner) 막으로서 Cu와의 밀착성이 높은 루테늄(ruthenium)(Ru) 막을 형성하고, 그 위에 Cu 막을 형성하여 Cu 배선을 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 1).
한편, MnOx 막 상에 Ru 막을 성막할 때에, Ru의 핵 형성 밀도가 낮고, 양호한 표면 상태의 Ru 막을 얻기 어려우므로, MnOx 막을 성막한 후에 수소 라디칼(radical) 처리(이하, H2 라디칼 처리라고 표현함)를 실시하고, 그 후 Ru 막을 성막하는 기술이 제안되어 있다(특허문헌 2).
일본 공개 특허 제 2010-21447 호 공보 국제 공개 제 2012/173067 호 팜플렛
그렇지만, 더욱더 반도체 디바이스의 미세화가 진행하면, 그에 따라서, Cu 배선 단면적에 대한 배리어 막 및 라이너 막의 단면적 비율이 증가한다. 그리고, 이것이 배선 저항을 상승시키는 요인이 되고 있다.
따라서, 본 발명이 해결하고자 하는 과제는, 배리어 막으로서 MnOx 막을 이용한 경우에 그 위의 라이너 막의 배선 저항에의 영향을 억제할 수 있어, 배선 저항이 낮은 Cu 배선을 얻을 수 있는 Cu 배선의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점은, 표면에 소정 패턴의 오목부가 형성된 층간 절연 막을 갖는 기판에 대하여, 상기 오목부를 메워서 Cu 배선을 제조하는 Cu 배선의 제조 방법으로서, 적어도 상기 오목부의 표면에, 상기 층간 절연 막과의 반응으로 자기 형성 배리어 막이 되는 MnOx 막을 ALD에 의해 형성하는 공정과, 상기 MnOx 막의 표면에 라이너 막이 되는 CuOx 막을 CVD 또는 ALD에 의해 형성하는 공정과, 그 후, CuOx 막이 형성된 기판에 대하여 어닐링 처리를 실시하고, 상기 MnOx 막과 상기 CuOx 막 사이에서 산화 환원 반응을 생기게 하여, 상기 CuOx 막을 Cu 막으로 환원하는 공정과, 상기 CuOx가 환원되어 형성된 상기 Cu 막 상에 Cu계 막을 PVD에 의해 형성하여 상기 오목부 내에 상기 Cu계 막을 매립하는 공정을 갖는 것을 특징으로 하는 Cu 배선의 제조 방법을 제공한다.
상기 제 1 관점에 있어서, 상기 어닐링 처리는 상기 CuOx 막의 환원 처리를 수반하는 것이어도 좋다. 이러한 경우에, 상기 어닐링 처리시의 상기 환원 처리로서, 상기 CuOx 막의 표면을 H2 라디칼로 처리하는 H2 라디칼 처리를 호적(好適)하게 이용할 수 있다. 상기 어닐링 처리는 100∼400℃의 범위에서 실행되는 것이 바람직하다.
또한, 상기 MnOx 막의 막 두께는 1∼5㎚인 것이 바람직하고, 상기 CuOx 막의 막 두께는 1∼15㎚인 것이 바람직하다.
상기 MnOx 막과 상기 CuOx 막은 동일한 처리 용기 내에서 ALD에 의해 연속하여 형성할 수 있다. 이러한 경우에, 상기 MnOx 막과 상기 CuOx 사이에, 믹싱층(mixing layer)으로서 CuMnOx 막을 형성해도 좋다.
상기 Cu계 막은 이온화 PVD에 의해 기판 온도를 230∼350℃로 하여 형성되는 것이 바람직하다.
상기 Cu계 막을 형성하는 공정후, 도금 또는 PVD에 의해 확장 Cu 층을 형성하고, 계속해서 전면(全面)을 연마하여 상기 오목부 이외의 표면의 상기 Cu계 막 및 상기 MnOx 막을 제거하는 공정을 더 갖는 것이 바람직하다.
본 발명의 제 2 관점은, 표면에 소정 패턴의 오목부가 형성된 층간 절연 막을 갖는 기판에 대하여, 상기 오목부를 메워서 Cu 배선을 제조하는 Cu 배선의 제조 시스템으로서, 적어도 상기 오목부의 표면에, 상기 층간 절연 막과의 반응으로 자기 형성 배리어 막이 되는 MnOx 막을 ALD에 의해 형성하는 MnOx 막 성막 장치와, 상기 MnOx 막의 표면에 라이너 막이 되는 CuOx 막을 CVD 또는 ALD에 의해 형성하는 CuOx 막 성막 장치와, CuOx 막이 형성된 기판에 대하여 어닐링 처리를 실시하고, 상기 MnOx 막과 상기 CuOx 막 사이에서 산화 환원 반응을 생기게 하여, 상기 CuOx 막을 Cu 막으로 환원하는 어닐링 처리 장치와, 상기 CuOx가 환원되어 형성된 상기 Cu 막 상에 Cu계 막을 PVD에 의해 형성하여 상기 오목부 내에 상기 Cu계 막을 매립하는 Cu계 막 성막 장치를 갖는 것을 특징으로 하는 Cu 배선 제조 시스템을 제공한다.
상기 제 2 관점에 있어서, 상기 어닐링 처리 장치는 상기 CuOx 막을 환원하는 기능을 갖는 것이어도 좋다. 상기 어닐링 처리 장치의 상기 환원 기능은 상기 CuOx 막의 표면을 H2 라디칼로 처리하는 것을 호적하게 이용할 수 있다. 상기 어닐링 처리 장치는 어닐링 처리를 100∼400℃의 범위에서 실행하는 것이 바람직하다.
상기 MnOx 막 성막 장치와 상기 CuOx 막 성막 장치는 공통의 처리 용기를 갖는 성막 장치로서 구성되고, 상기 처리 용기 내의 탑재대에 기판을 탑재한 상태로, 상기 MnOx 막의 성막과 상기 CuOx 막의 성막을 ALD에 의해 연속하여 실행하는 것으로 할 수 있다. 이러한 경우에, 상기 공통의 처리 용기 내에서, 상기 MnOx 막과 상기 CuOx 사이에 믹싱층으로서 CuMnOx 막을 형성하도록 해도 좋다.
상기 Cu계 막 성막 장치는 이온화 PVD에 의해 기판 온도를 230∼350℃로 하여 상기 Cu계 막을 형성하는 것이 바람직하다.
상기 MnOx 막 성막 장치에 의한 MnOx 막의 성막과, 상기 CuOx 막 성막 장치에 의한 CuOx 막의 성막과, 상기 어닐링 처리 장치에 의한 어닐링 처리와, 상기 Cu계 막 성막 장치에 의한 상기 Cu계 막의 성막을 진공을 부수는 일없이 실시하는 것이 바람직하다.
상기 Cu계 막을 형성한 후, 확장 Cu 층을 형성하는 Cu 도금 장치 또는 Cu-PVD 장치를 더 갖는 것이 바람직하다. 또한, 상기 확장 Cu 층을 형성한 후, 전면을 연마하여 상기 오목부 이외의 표면의 상기 Cu계 막 및 상기 MnOx 막을 제거하는 연마 장치를 더 갖는 것이 바람직하다.
본 발명의 제 3 관점은, 컴퓨터 상에서 동작하고, Cu 배선 제조 시스템을 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에, 상기 제 1 관점의 Cu 배선의 제조 방법이 실행되도록, 컴퓨터에 상기 Cu 배선 제조 시스템을 제어시키는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에 따르면, 자기 형성 배리어로서 얇게 성막할 수 있는 MnOx 막을 ALD에 의해 형성하고, 그 위에 라이너 막으로서 CVD 또는 ALD에 의해 CuOx 막을 형성하므로, CuOx 막을 고 스텝 커버리지로 성막할 수 있는 동시에, 그 후 어닐링하는 것에 의해, MnOx와 CuOx가 산화 환원 반응하여 이들의 밀착성이 양호해진다. 또한, 그것과 동시에 CuOx는 Cu로 환원되어 배선의 일부가 되기 때문에, 라이너 막이 소실하고, 그 만큼 Cu 배선의 체적이 증가한다. 이 때문에, 저 저항의 Cu 배선을 실현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 Cu 배선의 제조 방법을 도시하는 흐름도,
도 2는 본 발명의 일 실시형태에 따른 Cu 배선의 제조 방법을 설명하기 위한 공정 단면도,
도 3은 트렌치에 MnOx 막을 형성하여 하지의 층간 절연 막과의 반응에 의해 자기 형성 배리어 막이 형성되는 메커니즘을 설명하기 위한 도면,
도 4는 실험예 1에 이용한 샘플의 제조 방법을 설명하기 위한 도면,
도 5는 실험예 1의 Ar 어닐링을 실행한 샘플의 스퍼터 시간(깊이 방향 거리)에 의한 각 원소의 정량값을 도시하는 도면,
도 6은 실험예 1의 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Cu2p3/2 및 Cu LMM의 XPS 스펙트럼을 도시하는 도면,
도 7은 실험예 1의 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Mn2p 및 Mn3p의 XPS 스펙트럼을 도시하는 도면,
도 8은 실험예 1의 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 O1s 및 Si2p의 XPS 스펙트럼을 도시하는 도면,
도 9는 실험예 1의 H2 라디칼 처리를 실행한 샘플의 스퍼터 시간(깊이 방향거리)에 의한 각 원소의 정량값을 도시하는 도면,
도 10은 실험예 1의 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Cu2p3/2 및 Cu LMM의 XPS 스펙트럼을 도시하는 도면,
도 11은 실험예 1의 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Mn2p 및 Mn3p의 XPS 스펙트럼을 도시하는 도면,
도 12는 실험예 1의 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 O1s 및 Si2p의 XPS 스펙트럼을 도시하는 도면,
도 13은 본 발명의 실시형태에 따른 Cu 배선의 제조 방법의 실시에 호적한 Cu 배선 제조 시스템의 개략 구성을 도시하는 블록도,
도 14는 도 13의 Cu 배선 제조 시스템에 있어서의 드라이 성막 처리부의 일례를 도시하는 평면도,
도 15는 도 13의 Cu 배선 제조 시스템에 있어서의 제어부를 도시하는 블록도,
도 16은 Cu계 막 성막 장치에 호적하게 이용할 수 있는 iPVD 장치의 일례를 도시하는 단면도,
도 17은 MnOx 막 성막 장치에 호적하게 이용할 수 있는 ALD 장치의 일례를 도시하는 단면도,
도 18은 ALD에 의해, MnOx 막의 성막과 CuOx 막의 성막을 동일한 처리 용기에서 연속하여 실행하는 ALD 장치의 일례를 도시하는 단면도,
도 19는 CuOx 막 성막후의 어닐링 처리를 실행하는 어닐링 처리 장치의 일례를 도시하는 단면도,
도 20은 CuOx 막 성막후의 어닐링 처리시에 H2 라디칼 처리를 실행하는 H2 라디칼 처리 장치의 일례를 도시하는 단면도.
이하, 첨부 도면을 참조하여 본 발명의 실시형태에 대해서 구체적으로 설명한다.
<Cu 배선의 제조 방법의 일 실시형태>
최초에, 본 발명의 Cu 배선의 제조 방법의 일 실시형태에 대해서 도 1의 흐름도 및 도 2의 공정 단면도를 참조하여 설명한다.
또한, 이하의 설명에 있어서, 산화 망간은 MnO, Mn3O4, Mn2O3, MnO2 등의 복수의 형태를 취할 수 있기 때문에, 이들 모두를 총칭하여 MnOx로 나타낸다. 또한, 산화 구리도 Cu2O, CuO 등의 복수의 형태를 취할 수 있기 때문에, 이들을 총칭하여 CuOx로 나타낸다.
우선, 하층 Cu 배선(211)을 포함하는 하부 구조(201)(상세는 생략) 상에 SiO2 막, 저유전율(Low-k) 막(SiCO, SiCOH 등) 등으로 이루어지는 층간 절연 막(202)이 형성되고, 층간 절연 막(202)에 트렌치(203) 및 비아 홀(이하, 단지 비아라고 기재함)(204)이 소정 패턴으로 형성된 반도체 웨이퍼(이하, 단지 웨이퍼라고 기재함)(W)를 준비한다(스텝 1, 도 2의 (a)).
다음에, 이 웨이퍼(W)에 대하여, 전처리로서 디가스(Degas) 프로세스나 전세정(프리클린; Pre-Clean) 프로세스에 의해, 절연 막 표면의 수분을 제거하는 동시에, 하층 Cu 배선(211)의 표면에 형성된 산화 구리를 제거하고(스텝 2, 도 2에서는 도시하지 않음), 그 후, 트렌치(203) 및 비아(204)의 표면을 포함하는 전면에 Cu의 확산을 억제하는 배리어 막으로서 ALD에 의해 MnOx 막(205)을 성막한다(스텝 3, 도 2의 (b)).
다음으로, MnOx 막(205)의 표면에, CVD 또는 ALD에 의해 라이너 막으로서 CVD 또는 ALD에 의해 CuOx 막(206)을 성막한다(스텝 4, 도 2의 (c)).
그리고, CuOx 막(206)이 성막된 후의 웨이퍼(W)에 대하여, 어닐링 처리를 실시한다(스텝 5, 도 2의 (d)). 이것에 의해, 배리어 막의 MnOx와 라이너 막의 CuOx를 산화 환원 반응시킨다. 이러한 과정에서 CuOx 막(206)은 환원되어 Cu 막(207)이 된다. 이러한 어닐링 처리시에 H2 라디칼 등에 의한 CuOx의 환원 처리를 실시해도 좋다.
다음으로, PVD, 바람직하게는 이온화 PVD(Ionized Physical Vapor Deposition; iPVD)에 의해 Cu 또는 Cu 합금으로 이루어지는 Cu 시드(seed)를 형성하고(스텝 6, 도 2에서는 도시하지 않음), 그 후, Cu 리플로우 어닐링(reflow annealing)(Cu 시드를 어닐링에 의해 리플로우하여 비아 홀 등의 미세한 오목부를 Cu로 매립하는 처리)을 실행하고(스텝 7, 도 2에서는 도시하지 않음), 그 후, PVD, 바람직하게는 iPVD에 의해 Cu 또는 Cu 합금으로 이루어지는 Cu계 막(208)을 형성하여, 트렌치(203) 및 비아(204)에 Cu계 막(208)의 매립(드라이 필(dry fill))을 실행한다(스텝 8, 도 2의 (e)). 또한, 고온 스퍼터의 드라이 필에 의해, Cu 시드의 형성으로부터 Cu계 막의 형성까지를 일관하여 실행해도 좋다.
다음으로, 필요에 따라서, 그 후의 평탄화 처리에 대비하여, 웨이퍼(W)의 전면에 Cu 도금을 실시하여 Cu계 막(208) 상에 Cu 도금에 의해 확장 Cu 층(208)을 형성한다(스텝 9, 도 2의 (f)). 또한, 확장 Cu 층(208)은 PVD에 의해 형성해도 좋다. 확장 Cu 층(209)의 형성후, 어닐링을 실행한다(스텝 10, 도 2의 (g)).
그 후, CMP(Chemical Mechanical Polishing)에 의해 웨이퍼(W) 표면의 전면을 연마하여, 트렌치(203) 이외의 필드(field) 부분의 확장 Cu 층(209), Cu계 막(208), 배리어 막인 MnOx 막(205)을 제거하여 평탄화한다(스텝 11, 도 2의 (h)). 이것에 의해 트렌치 및 비아 내에 Cu 배선(210)이 형성된다.
또한, Cu 배선(210)을 형성한 후, 웨이퍼(W) 표면의 Cu 배선(210) 및 층간 절연 막(202)을 포함하는 전면에, 에칭 스톱(etching stop) 기능을 갖는 SiN이나 SiCN으로 이루어지는 배리어 막이 성막된다. 또한, 웨이퍼(W) 표면의 Cu 배선(210) 상에, CoW(P) 등의 메탈 캡 막(metal cap film)을 선택적으로 성막해도 좋다.
다음에, 이상의 일련의 공정 중, 주요한 공정에 대해서 상세하게 설명한다.
[MnOx 막 형성]
최초에, 배리어 막인 MnOx 막(205)을 형성하는 공정에 대해서 설명한다.
MnOx 막(205)은 상술한 바와 같이 ALD에 의해 성막된다. 구체적으로는, 망간 화합물 함유 가스 및 산소 함유 가스를 이용하고, 처리 용기 내의 퍼지를 사이에 두고, 이들을 교대에 처리 용기 내에 공급하는 것에 의해 성막된다.
MnOx 막(205)은 성막시의 열, 또는 그 후의 프로세스(어닐링 처리 등)의 열에 의해, 적어도 층간 절연 막(202)과의 경계 부분에서 층간 절연 막(202) 내의 Si 및 O 성분과 반응하여 망간 실리케이트(MnxSiOy(MnSiO3 또는 Mn2SiO4))가 형성되어, 자기 형성 배리어 막이 된다.
즉, 도 3의 (a)에 도시하는 바와 같이, MnOx 막(205)은, 하지(下地)인 층간 절연 막(202)에 포함되는 Si 및 O와 반응하므로, 도 3의 (b)에 도시하는 바와 같이, 배리어 막을 하지인 층간 절연 막(202)측에 형성할 수 있다. 이 때문에, 트렌치나 비아와 같은 오목부 내에서의 배리어 막의 체적을 작게 할 수 있어, 오목부 내에서의 배리어 막의 체적을 0에 가깝게 할 수 있다. 따라서, 배선 중의 Cu의 체적을 증가시켜서 배선의 저 저항화를 실현할 수 있다. 배선 중의 Cu의 체적을 증가시키는 관점에서는, MnOx 막(205)은 얇은 쪽이 바람직하고, 1∼5㎚인 것이 바람직하다.
망간 화합물로서는, 시클로펜타디에닐(cyclopentadienyl)계 망간 화합물, 아미디네이트(amidinate)계 망간 화합물, 아미도아미노알칸(amido-amino-alkane)계 망간 화합물을 호적하게 이용할 수 있다.
시클로펜타디에닐계 망간 화합물로서는, Cp2Mn[=Mn(C5H5)2], (MeCp)2Mn[=Mn(CH3C5H4)2], (EtCp)2Mn[=Mn(C2H5C5H4)2], (i-PrCp)2Mn[=Mn(C3H7C5H4)2], (t-BuCp)2Mn[=Mn(C4H9C5H4)2]와 같은 일반식 Mn(RC5H4)2로 표현되는 비스(알킬시클로펜타디에닐) 망간을 들 수 있다.
아미디네이트계 망간 화합물로서는, 미국 공보 US 2009/0263965A1 호에 개시되어 있는 일반식 Mn(R1N-CR3-NR2)2로 표현되는 비스(N,N'-디알킬아세토아미디네이트) 망간을 들 수 있다.
아미도아미노알칸계 망간 화합물로서는, 국제 공개 제 2012/060428 호에 개시되어 있는 일반식 Mn(R1N-Z-NR2 2)2로 표현되는 비스(N,N'-1-알킬아미드-2-디알킬아미노알칸) 망간을 들 수 있다. 여기에서, 상기 일반식 중의 "R, R1, R2,R3"은 -CnH2n+1(n은 0 이상의 정수)로 기술되는 관능기이며, "Z"는 -CnH2n-(n은 1 이상의 정수)으로 기술되는 관능기이다.
또한, 다른 망간 화합물로서, 카르보닐(carbonyl)계 망간 화합물, 베타디케톤계 망간 화합물도 이용할 수 있다. 카르보닐계 망간 화합물로서는, 데카카르보닐-2-망간(Mn2(CO)10)이나 메틸시클로펜타디에닐트리카르보닐 망간((CH3C5H4)Mn(CO)3)을 들 수 있다. 이 중에서는, 특히, Mn2(CO)10은 구조가 단순하기 때문에, 불순물이 적은 Mn 막의 성막을 기대할 수 있다.
또한, 산소 함유 가스로서는, H2O(수증기), N2O, NO2, NO, O3, O2, H2O2, CO, CO2, 메틸알코올이나 에틸알코올 등의 알코올류를 이용할 수 있다.
또한, ALD로 MnOx 막(205)을 성막할 때에, 성막 원료인 망간 화합물의 열분해 개시 온도보다 높은 성막 온도가 되면, 성막 모드가 ALD 모드로부터 CVD 모드로 변하여 표면이 거칠어진다. 이러한 관점에서, ALD 성막 온도를, 사용하는 망간 화합물의 열분해 온도보다 낮은 온도로 하는 것이 바람직하다. 또한, 유기 Mn 화합물에 의한 MnOx의 성막은 그 기화 개시 온도 이하에서는 ALD 성막할 수 없으므로(유기 Mn 화합물을 가스로서 처리 용기에 공급할 수 없으므로), 기화 개시 온도가 사실상의 하한이 된다. 이상의 관점에서 상기 망간 화합물을 이용했을 때의 성막 온도(웨이퍼 온도)로 100∼230℃ 정도가 바람직하다.
[CuOx 막의 형성]
다음에, 라이너 막인 CuOx 막(206)을 형성하는 공정에 대해서 설명한다.
CuOx 막(206)은 상술한 바와 같이 CVD 또는 ALD에 의해 성막된다. 구체적으로는, 구리 화합물 함유 가스 및 산소 함유 가스를 이용하고, CVD의 경우는 이들을 동시에 처리 용기 내에 공급하고, ALD의 경우는 처리 용기 내의 퍼지를 사이에 두고, 이들을 교대로 처리 용기 내에 공급하는 것에 의해 성막된다. 이렇게, CuOx 막을 CVD 또는 ALD에 의해 성막함으로써, 양호한 스텝 커버리지로 라이너 막을 형성할 수 있다. 또한, 금속 상태의 Cu를 퇴적하는 경우는, 응집의 문제가 생기기 쉽지만, 퇴적물이 산화물이기 때문에, 스무스한 표면으로 할 수 있다.
성막에 이용하는 구리 화합물로서는, Cu(hfac)TMVS, Cu(hfac)2, Cu(hfac)ATMS, Cu(hfac)DMDVS, Cu(hfac)TMOVS, Cu(dibm)2, 구리 아미디네이트를 호적하게 이용할 수 있다.
또한, 산화를 위해 이용하는 산소 함유 가스로서는, H2O(수증기), N2O, NO2, NO, O3, O2, H2O2, CO, CO2, 메틸알코올이나 에틸알코올 등의 알코올류를 이용할 수 있다.
이 때의 성막 온도(웨이퍼 온도)는 75∼450℃의 범위인 것이 바람직하다. 또한, 성막시의 처리 용기 내의 압력은 1∼13000Pa의 범위가 바람직하다.
또한, CuOx 막의 막 두께는 1∼15㎚의 범위인 것이 바람직하다.
또한, MnOx 막과 CuOx 막은 별개의 장치로 형성해도 좋지만, 하나의 처리 용기에 Mn 화합물 함유 가스 공급계와, Cu 화합물 함유 가스 공급계와, 산소 함유 가스 공급계를 마련하고, ALD에 의한 MnOx 막의 형성과, CVD 또는 ALD에 의한 CuOx 막의 형성을 원위치(in-situ)에서 실행하는 장치로 형성할 수도 있다. 이것에 의해, MnOx 막의 성막과 CuOx의 성막을 연속하여 고 스루풋(throughput)으로 얻을 수 있다. 이러한 경우에 ALD-MnOx 막과 ALD-CuOx 막을 단순하게 적층해도 좋지만, 이들의 밀착성을 보다 향상시키기 위해서, ALD-MnOx 막과 ALD-CuOx 막 사이에 믹싱층으로서 ALD-CuMnOx 막을 마련해도 좋다. 이러한 경우에는, 망간 화합물 함유 가스의 공급, 처리 용기 내의 퍼지, 산소 함유 가스의 공급, 처리 용기 내의 퍼지, 구리 화합물 함유 가스의 공급, 처리 용기 내의 퍼지, 산소 함유 가스의 공급, 처리 용기 내의 퍼지의 순으로 처리를 반복하게 된다.
[어닐링 처리]
CuOx 막을 형성한 후, 어닐링 처리를 실행하는 것에 의해, MnOx 막과 CuOx 막이 산화 환원 반응한다. 이것에 의해, MnOx 막과 CuOx 막의 밀착성이 양호한 것이 되고, 종래의 Ru 막을 라이너 막으로서 이용하던 경우와 같이 MnOx 막을 H2 라디칼 등으로 환원할 필요가 없다. 또한, 이러한 산화 환원 반응의 과정에서, CuOx는 Cu로 환원되어, 배선의 일부가 된다. 이 때문에, 종래와 같은 라이너 막인 Ru 막이 남는 것에 의한 배선 저항의 상승을 억제할 수 있다. 이 때 CuOx 모두가 Cu로 환원되는 것이 바람직하지만, 반드시 CuOx 모두가 환원되지 않아도 좋다. 또한, 비아 홀의 바닥에 라이너 막인 CuOx 막이 퇴적해도, 어닐링에 의해 Cu로 환원되므로, 비아 저항의 상승을 회피할 수 있다.
한편, 배리어의 MnOx는, 이러한 어닐링에 의해 하지의 Si 함유 절연물(SiOCH, SiOH, SiO2 등)과 반응하여 상술한 바와 같이 Mn 실리케이트가 형성된다.
이하에, MnOx 막과 CuOx 막의 산화 환원 반응과, 그 반응을 열역학 계산한 결과를 나타낸다. 또한, 우변의 수치는, 300K에 있어서의 Mn의 1mol당의 깁스(Gibbs)의 자유 에너지 변화량이다.
· MnO[sl]+0.67CuO[s] = 0.33Mn3O4[s]+0.33Cu2O[sl]-27.2(kJ/Mn-mol) ··· 반응식 1
· MnO[sl]+0.33Cu2O[sl] = 0.33Mn3O4[s]+0.67Cu[sl]-16.1(kJ/Mn-mol) ··· 반응식 2
· MnO[sl]+0.33CuO[s] = 0.33Mn3O4[s]+0.33Cu[sl]-21.7(kJ/Mn-mol) ··· 반응식3
이상과 같이 반응식 1 내지 3 모두, 깁스의 자유 에너지 변화량은 마이너스의 값으로 되고 있어, 산화 환원 반응이 진행할 수 있다는 것을 나타내고 있고, 이 반응에 의해 CuO가 Cu로 환원될 수 있다는 것을 나타내고 있다.
이러한 어닐링은, 예를 들어 Ar 가스 등의 불활성 가스 분위기에서, 처리 온도(웨이퍼 온도) 100∼400℃로 실행할 수 있다.
또한, 어닐링 처리시에, H2 라디칼 등의 CuOx를 환원하는 환원 수법을 병용해도 좋다. 이것에 의해, CuOx 막의 환원이 촉진되고, CuOx 막이 두꺼울 경우에도, CuOx 막을 확실하게 환원할 수 있다.
환원 수법으로서는, H2 라디칼 이외에, H2 어닐링, H2 플라즈마, 유기산 가스 분위기 어닐링을 들 수도 있다.
환원 수법으로서 H2 라디칼을 이용하는 경우에는, H2 라디칼 생성 수법은 특별히 한정되지 않고, 예를 들어 리모트 플라즈마 처리, 플라즈마 처리, 가열 필라멘트에 수소 가스를 접촉시키는 처리를 들 수 있다. 그 중에서, 리모트 플라즈마 처리는, 처리 용기 밖으로 유도 결합 플라즈마나 마이크로파 플라즈마 등으로 H2 플라즈마를 생성하고, 이것을 처리 용기 내에 공급하고, 그 중의 H2 라디칼에 의해 처리하는 것이다. 또한, 플라즈마 처리는 처리 용기 내에 적당한 수단에 의해 H2 플라즈마를 생성하고, 그 중의 H2 라디칼에 의해 처리하는 것이다. 더욱이, 가열 필라멘트에 수소 가스를 접촉시키는 처리는 가열 필라멘트가 촉매로서 기능하고, 접촉 분해 반응에 의해 H2 라디칼을 발생시킨다.
또한, 환원 수법으로서 H2 플라즈마를 이용하는 경우에도 H2 플라즈마 생성 수법은 특별히 한정되지 않고, 적당한 수단으로 생성한 H2 플라즈마에 의해 플라즈마 처리하면 좋다.
다음에, H2 어닐링은 어닐링 가스로서 H2 가스를 이용하고, 유기산 가스 분위기 어닐링은 어닐링 가스로서 예를 들어 개미산(HCOOH) 등의 유기산을 이용한다.
이와 같이 어닐링시에 CuOx를 환원하는 환원 수법을 병용할 때에도, 처리 온도(웨이퍼 온도)는 100∼400℃가 바람직하다.
이와 같이, CuOx 막 표면을 직접, H2 라디칼 등에 의해 환원하는 것에 의해, 이하와 같은 효과도 기대할 수 있다.
(1) 환원후의 막 표면은 금속 Cu가 되므로, 그 후 PVD에 의해 형성되는 Cu 시드와의 사이에 양호한 젖음성을 확보할 수 있다.
(2) 환원후의 막 표면은 금속 Cu가 되므로, 종래의 Ru 막 상과 마찬가지로, PVD에 의한 Cu 드라이 필 프로세스를 실행할 수 있다.
(3) 원래의 CuOx와 환원된 Cu의 경계가 모호해지므로, Cu 막의 밀착성이 양호해진다.
[Cu계 막 형성]
다음에, Cu계 막(208)을 성막하는 공정에 대해서 설명한다.
Cu계 막(208)은, 상술한 바와 같이, 드라이 프로세스인 PVD에 의해 성막한다. 이 때, 웨이퍼에 이온을 인입하면서 성막하는 iPVD를 이용하는 것이 바람직하다.
Cu계 막(208)을 매립할 때에, 통상의 PVD 성막의 경우에는, Cu의 응집에 의해, 트렌치나 비아의 개구를 폐색하는 오버행(overhang)이 생기기 쉽지만, iPVD를 이용하고, 웨이퍼에 인가하는 바이어스 파워(bias power)를 조정하여, Cu 이온의 성막 작용과 플라즈마 생성 가스의 이온(Ar 이온)에 의한 에칭 작용을 제어하는 것에 의해, CuOx 막(206)이 환원되어 생성한 Cu 막(207) 상에서 Cu 또는 Cu 합금을 이동시켜서 오버행의 생성을 억제할 수 있어, 좁은 개구의 트렌치나 비아라도 양호한 매립성을 얻을 수 있다. 이 때, Cu의 유동성을 갖게 해서 양호한 매립성을 얻는 관점에서 Cu가 마이그레이트하는 고온 프로세스(65∼400℃)로 실행되는 것이 바람직하지만, 그 때의 온도는 230∼350℃가 바람직하고, 300℃ 부근이 특히 바람직하다. 이와 같이 고온 프로세스로 PVD 성막하는 것에 의해, Cu 결정립을 성장시킬 수 있고, 입계 산란을 작게 하여 Cu 배선의 저항을 낮게 할 수 있다. 또한, 상술한 바와 같이, Cu계 막(208)을 위한 하지로서 CVD 또는 ALD에 의해 CuOx 막(206)을 얇게 균일하게 마련할 수 있고, 어닐링하는 것에 의해 CuOx가 MnOx와의 사이의 산화 환원 반응에 의해 Cu 막(207)이 되므로, 그 Cu 막(207) 상에서 Cu나 Cu 합금이 응집하지 않고 유동하고, 미세한 오목부에 있어서도 오버행의 생성을 억제할 수 있어, 보이드(void)를 발생시키지 않고 확실하게 Cu계 막(208)(Cu 또는 Cu 합금)을 매립할 수 있다.
또한, Cu계 막 성막시에 있어서의 처리 용기 내의 압력(프로세스 압력)은 0.133∼13.3Pa가 바람직하고, 4.66∼12.0Pa가 보다 바람직하다.
Cu계 막(208)으로서 Cu 합금을 이용하는 경우에는, 대표적인 것으로서, Cu-Al, Cu-Mn을 들 수 있다. 또한, 다른 Cu 합금으로서, Cu-Mg, Cu-Ag, Cu-Sn, Cu-Pb, Cu-Zn, Cu-Pt, Cu-Au, Cu-Ni, Cu-Co, Cu-Ti 등을 쓸 수 있다.
또한, Cu계 막(208)에 앞서 오목부의 내벽에 형성되는 Cu 시드는 Cu계 막(208)과 마찬가지로 Cu 또는 Cu 합금을 iPVD에 의해 형성하는 것이 바람직하다.
이상과 같이, 본 실시형태에 따르면, 자기 형성 배리어로서 얇게 성막할 수 있는 MnOx 막(205)을 ALD에 의해 형성하고, 그 위에 라이너 막으로서 CVD 또는 ALD에 의해 CuOx 막(206)을 형성하므로, CuOx 막(206)을 고 스텝 커버리지로 성막할 수 있는 동시에, 그 후 어닐링하는 것에 의해, MnOx와 CuOx가 산화 환원 반응하여 MnOx 막(205)과 CuOx 막(206)의 밀착성이 양호해진다. 또한, 그것과 동시에 CuOx 막은 환원되어 Cu 막(207)이 되고, 배선의 일부가 되기 때문에, CuOx 막(206) 라이너 막이 소실하고, 그 만큼 Cu 배선의 체적이 증가한다. 이 때문에, 저 저항의 Cu 배선을 실현할 수 있다.
또한, 배리어 막으로서 MnOx 막(205)을 이용하는 것에 의해 자기 형성 배리어로서 얇게 형성할 수 있으므로, 트렌치나 비아 등의 오목부 내의 Cu 배선의 체적을 최대화할 수 있어, Cu 배선을 보다 저 저항화할 수 있다. 게다가, Cu를 고온의 iPVD로 매립하기 때문에, Cu 입경을 크게 할 수 있어, 입계 산란을 작게 할 수 있으므로, 그러한 점에서도 Cu 배선을 한층 저 저항화할 수 있다.
또한, 스텝 4에서 라이너 막으로서 CuOx 막(206)을 형성한 후, 스텝 5의 어닐링을 생략하고, 이 어닐링의 기능을 스텝 7의 Cu 리플로우 어닐링, 또는 Cu계 막(208)의 매립시의 열처리에 갖게 해도 좋다. 또한, Cu계 막(208)의 매립 용이성은 패턴 형상 등에 따라 상이하므로, 패턴 형상에 따라서는, 스텝 6의 Cu 시드 형성, 및 스텝 7의 Cu 리플로우 어닐링을 생략해도 좋다.
<실험예>
다음에, 본 발명의 실험예에 대해서 설명한다.
[실험예 1]
우선, Ar 어닐링 또는 H2 라디칼 처리에 의해 CuOx/MnOx 적층 구조의 CuOx가 Cu로 환원되는지 여부에 대해서 확인했다.
여기에서는, 도 4에 도시하는 바와 같이, Si 기판 상에, TEOS를 사용한 CVD에 의해 SiO2 막을 두께 20㎚로 형성하고, 그 위에 유기 Mn 화합물로서 아미도아미노알칸계 망간 화합물을 이용하고, 산소 함유 가스로서 H2O(수증기)를 이용하고, 130℃에서 30 사이클의 ALD에 의해 두께 2.8㎚의 MnOx 막을 성막하고, 그 위에, 편의상, 실온의 PVD에 의해, 두께 5㎚ 또는 10㎚로 CuO 막을 형성하여 CuOx/MnOx 적층 구조를 작성했다(도 4의 (a)). 그 후, 300℃, 180sec의 Ar 가스에 의한 어닐링 처리, 또는 300℃, 30sec의 H2 라디칼 처리를 실행하고(도 4의 (b)), 그 후, 300℃의 iPVD에 의해 두께 600㎚의 Cu 막을 형성하여(도 4의 (c)), 샘플을 제작했다.
다음에, 샘플로부터 Si 기판을 제거한 후, Ar 스퍼터를 병용하여, SiO2 막측으로부터 Cu 막에 걸친 깊이 방향의 X선 광전자 분광(XPS) 분석을 실시했다. 그 때의 SiO2 환산 스퍼터율은 약 2㎚/min으로 했다.
Ar 어닐링을 실행한 샘플의 결과를 도 5 내지 도 8에 도시한다.
도 5는 Ar 어닐링을 실행한 샘플의 스퍼터 시간(깊이 방향 거리)에 의한 각 원소의 정량값을 도시하는 도면, 도 6은 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Cu2p3/2 및 Cu LMM의 XPS 스펙트럼을 도시하는 도면, 도 7은 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Mn2p 및 Mn3p의 XPS 스펙트럼을 도시하는 도면, 도 8은 Ar 어닐링을 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 O1s 및 Si2p의 XPS 스펙트럼을 도시하는 도면이다.
Ar 어닐링을 실행한 샘플에 대해서는, 도 6에 도시하는 바와 같이, MnOx 막 위의 CuOx 막이었던 부분에서는 CuOx의 위치에는 피크가 보이지 않고, 금속 상태의 Cu의 신호만 검출되고 있으므로, CuOx가 Cu로 환원되고 있다는 것이 확인되었다. 또한, 도 7 및 도 8에 도시하는 바와 같이, MnOx/SiO2 계면에서는, Mn3p 피크가 높은 속박 에너지측으로 시프트하고 있고, 또한 Si2p 피크가 낮은 속박 에너지측으로 시프트하고 있으므로, Mn 실리케이트가 형성되어 있을 가능성이 높다. 또한, MnOx 유래의 피크가 보이지만 금속 Mn의 피크는 보이지 않고, MnOx는 존재하고 있지만 금속 Mn이 존재하지 않고 있다는 것이 확인되었다.
다음에, H2 라디칼 처리를 실행한 샘플의 결과를 도 9 내지 도 12에 도시한다.
도 9는 H2 라디칼 처리를 실행한 샘플의 스퍼터 시간(깊이 방향 거리)에 의한 각 원소의 정량값을 도시하는 도면, 도 10은 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Cu2p3/2 및 Cu LMM의 XPS 스펙트럼을 도시하는 도면, 도 11은 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 Mn2p 및 Mn3p의 XPS 스펙트럼을 도시하는 도면, 도 12는 H2 라디칼 처리를 실행한 샘플의 Cu/CuOx/MnOx/SiO2 적층 구조에 있어서의 O1s 및 Si2p의 XPS 스펙트럼을 도시하는 도면이다.
H2 라디칼 처리를 실행한 샘플에 대해서는, 도 10에 도시하는 바와 같이, Ar 어닐링을 실행한 샘플과 마찬가지로, MnOx 막 위의 CuOx 막이었던 부분에 대해서는 CuOx의 위치에는 피크가 보이지 않고, 금속 상태의 Cu의 신호만 검출되고 있으므로, CuOx가 Cu로 환원되고 있다는 것이 확인되었다. 또한, 도 11 및 도 12에 도시하는 바와 같이, Ar 어닐링을 실행한 샘플과 마찬가지로 MnOx/SiO2 계면에서는, Mn3p 피크가 높은 속박 에너지측으로 시프트하고 있고, 또한 Si2p 피크가 낮은 속박 에너지측으로 시프트하고 있으므로, Mn 실리케이트가 형성되어 있을 가능성이 높다. 또한, MnOx 유래의 피크가 보이지만 금속 Mn의 피크는 보이지 않고, MnOx는 존재하고 있지만 금속 Mn이 존재하지 않고 있다는 것이 확인되었다.
이상과 같이, Ar 어닐링 및 H2 라디칼 처리에 관계없이, MnOx 위의 CuOx가 Cu로 환원되고 있고, MnOx/SiO2 계면에서는 Mn 실리케이트가 형성되고 그 위에 MnOx가 남아있는 것을 알 수 있다. 또한, 보다 환원성이 강한 H2 라디칼 처리후에도 금속 Mn의 신호는 보이지 않고, MnOx는 Mn까지 환원되지 않고 있는 것을 알 수 있다.
[실험예 2]
다음에, 실험예 1에서 이용한 2종류(Ar 어닐링 및 H2 라디칼 처리)의 샘플, 및 비교를 위해 라이너 막으로서 종래의 CVD-Ru 막(두께 2.5㎚)을 형성한 후에 iPVD-Cu 막(두께 600㎚)을 형성한 샘플에 대해서, 테이프 테스트를 실행했다.
테이프 테스트는, 상기 샘플의 iPVD-Cu 막의 표면에 약 2㎜ 간격으로 100 매스의 바둑판의 눈형상의 상처를 다이아몬드 펜으로 낸 후, 점착 테이프를 부착하고, 그 후 테이프를 당겨 벗겨서, Cu 막의 박리의 유무를 조사했다. 그 결과, 어느 쪽의 샘플에 있어서도 Cu 막의 박리는 생기지 않고, CuOx/MnOx 적층 구조 위에 Cu 막을 형성한 본 발명에 근거하는 샘플에서는, Ar 어닐링 및 H2 라디칼 처리 모두 양호한 밀착성을 갖고 있다는 것이 확인되었다. 또한, 종래의 Cu/Ru/MnOx 적층 구조에 대해서도 양호한 밀착성을 갖고 있어, 테이프 테스트에서는 종래예와 본 발명의 밀착성의 우열은 명확한 것은 아니었다.
<본 발명의 실시형태의 실시에 호적한 성막 시스템>
다음에, 본 발명의 실시형태에 따른 Cu 배선의 제조 방법의 실시에 호적한 성막 시스템에 대해서 설명한다. 도 13은 본 발명의 실시형태에 따른 Cu 배선의 제조 방법의 실시에 호적한 Cu 배선 제조 시스템의 개략 구성을 도시하는 블록도, 도 14는 도 13의 성막 시스템의 주요부가 되는 드라이 성막 처리부(101)의 일례를 도시하는 평면도, 도 15는 도 13의 성막 시스템의 제어부(104)를 도시하는 블록도이다.
도 13에 도시하는 바와 같이, Cu 배선 제조 시스템(100)은, 디가스 처리로부터 Cu계 막 성막까지를 실행하는 드라이 성막 처리부(101)와, 확장 Cu 층을 형성하는 Cu 도금 처리부(102)와, CMP 처리를 실행하는 CMP 처리부(103)와, 이 Cu 배선 제조 시스템(100)의 각 구성부를 제어하기 위한 제어부(104)와, 드라이 성막 처리부(101)와 Cu 도금 처리부(102) 사이에서 웨이퍼(W)를 수용한 캐리어(C)를 반송하는 제 1 캐리어 반송 장치(105)와, Cu 도금 처리부(102)와 CMP 처리부(103) 사이에서 웨이퍼(W)를 수용한 캐리어를 반송하는 제 2 캐리어 반송 장치(106)를 갖고 있다.
드라이 성막 처리부(101)는, 도 14에 도시하는 바와 같이, 디가스 처리 또는 프리클린 처리, MnOx 막의 성막, CuOx 막의 성막, 및 어닐링 처리 또는 H2 라디칼 처리를 실행하기 위한 제 1 처리 섹션(10)과, Cu계 막의 성막을 위한 제 2 처리 섹션(20)과, 반입출 섹션(30)을 갖고 있다.
제 1 처리 섹션(10)은, 제 1 진공 반송실(11)과, 이 제 1 진공 반송실(11)의 4개의 벽부에 각각 접속된, MnOx 막 성막 장치(12), CuOx 막 성막 장치(13), 어닐링·H2 라디칼 처리 장치(14), Cu 시드 성막 장치(15)를 갖고 있고, 더욱이 다른 2개의 벽부에 접속된, 디가스·프리클린 처리 장치(14a, 14b)를 갖고 있다. 어닐링·H2 라디칼 처리 장치(14)는 웨이퍼의 디가스 처리 또는 프리클린 처리도 실행하도록 되어 있고, 디가스·프리클린 처리 장치(14a, 14b)는 Ar 어닐링 또는 H2 라디칼 처리도 행하도록 되어 있다. 또한, 제 1 진공 반송실(11)의 어닐링·H2 라디칼 처리 장치(14a 및 14b)의 사이의 벽부에는, 제 1 진공 반송실(11)과 후술하는 제 2 진공 반송실(21) 사이에서 웨이퍼(W)의 수수(授受)를 실행하는 수수실(16)이 접속되어 있다.
MnOx 막 성막 장치(12), CuOx 막 성막 장치(13), 어닐링·H2 라디칼 처리 장치(14), Cu 시드 성막 장치(15), 디가스·프리클린 장치(14a, 14b), 및 수수실(16)은 제 1 진공 반송실(11)의 각 변에 게이트 밸브(G)를 거쳐서 접속되고, 이들은 대응하는 게이트 밸브(G)의 개폐에 의해 제 1 진공 반송실(11)에 대하여 연통·차단된다.
제 1 진공 반송실(11) 내는 소정의 진공 분위기로 보지되도록 되어 있고, 그 안에는, 웨이퍼(W)를 반송하는 제 1 반송 기구(17)가 마련되어 있다. 이러한 제 1 반송 기구(17)는, 제 1 진공 반송실(11)의 대략 중앙에 배설되어 있고, 회전 및 신축 가능한 회전·신축부(18)와, 그 선단에 마련된 웨이퍼(W)를 지지하는 2개의 지지 아암(19a, 19b)을 갖는다. 제 1 반송 기구(17)는 웨이퍼(W)를 MnOx 막 성막 장치(12), CuOx 막 성막 장치(13), 어닐링·H2 라디칼 처리 장치(14), 디가스·프리클린 처리 장치(14a, 14b), Cu 시드 성막 장치(15), 및 수수실(16)에 대하여 반입출 한다.
제 2 처리 섹션(20)은 제 2 진공 반송실(21)과, 이 제 2 진공 반송실(21)이 대향하는 벽부에 접속된, Cu계 막 성막 장치(22)를 갖고 있다.
제 2 진공 반송실(21)의 제 1 처리 섹션(10)측의 2개의 벽부에는, 각각 상기 디가스·프리클린 처리 장치(14a, 14b)가 접속되고, 디가스·프리클린 처리 장치(14a 및 14b)의 사이의 벽부에는, 상기 수수실(16)이 접속되어 있다. 즉, 디가스·프리클린 처리 장치(14a, 14b) 및 수수실(16)은 모두 제 1 진공 반송실(11)과 제 2 진공 반송실(21) 사이에 마련되고, 수수실(16)의 양측에 디가스·프리클린 처리 장치(14a, 14b)가 배치되어 있다. 더욱이, 제 2 진공 반송실(21)의 반입출 섹션(30)측의 2개의 벽부에는, 각각 대기 반송 및 진공 반송 가능한 로드록실(24a, 24b)이 접속되어 있다. 또한, 제 2 진공 반송실(21)의 잔여의 벽부는 예비의 접속 포트로 되어 있다.
Cu계 막 성막 장치(22), 디가스·프리클린 처리 장치(14a, 14b) 및 로드록실(24a, 24b)은 제 2 진공 반송실(21)의 각 벽부에 게이트 밸브(G)를 거쳐서 접속되고, 이들은 대응하는 게이트 밸브를 개방하는 것에 의해 제 2 진공 반송실(21)과 연통되고, 대응하는 게이트 밸브(G)를 폐쇄하는 것에 의해 제 2 진공 반송실(21)로부터 차단된다. 또한, 수수실(16)은 게이트 밸브를 거치지 않고 제 2 진공 반송실(21)에 접속되어 있다.
제 2 진공 반송실(21) 내는 소정의 진공 분위기로 보지되도록 되어 있고, 그 안에는, Cu계 막 성막 장치(22), 디가스·프리클린 처리 장치(14a, 14b), 로드록실(24a, 24b) 및 수수실(16)에 대하여 웨이퍼(W)의 반입출을 실행하는 제 2 반송 기구(27)가 마련되어 있다. 이러한 제 2 반송 기구(27)는, 제 2 진공 반송실(21)의 대략 중앙에 배설되어 있고, 회전 및 신축 가능한 회전·신축부(28)를 갖고, 그 회전·신축부(28)의 선단에 웨이퍼(W)를 지지하는 2개의 지지 아암(29a, 29b)이 마련되어 있으며, 이들 2개의 지지 아암(29a, 29b)은 서로 반대 방향을 향하도록 회전·신축부(28)에 장착되어 있다.
반입출 섹션(30)은, 상기 로드록실(24a, 24b)을 사이에 두고 제 2 처리 섹션(20)과 반대측에 마련되어 있고, 로드록실(24a, 24b)이 접속되는 대기 반송실(31)을 갖고 있다. 대기 반송실(31)의 상부에는 청정 공기의 다운플로우(downflow)를 형성하기 위한 필터(도시하지 않음)가 마련되어 있다. 로드록실(24a, 24b)과 대기 반송실(31) 사이의 벽부에는 게이트 밸브(G)가 마련되어 있다. 대기 반송실(31)의 로드록실(24a, 24b)이 접속된 벽부와 대향하는 벽부에는, 피처리 기판으로서의 웨이퍼(W)를 수용하는 캐리어(C)를 접속하는 2개의 접속 포트(32, 33)가 마련되어 있다. 또한, 대기 반송실(31)의 측면에는 웨이퍼(W)의 얼라인먼트(alignment)를 실행하는 얼라인먼트실(34)이 마련되어 있다. 대기 반송실(31) 내에는, 캐리어(C)에 대한 웨이퍼(W)의 반입출 및 로드록실(24a, 24b)에 대한 웨이퍼(W)의 반입출을 실행하는 대기 반송용 반송 기구(36)가 마련되어 있다. 이러한 대기 반송용 반송 기구(36)는 2개의 다관절 아암을 갖고 있고, 캐리어(C)의 배열 방향을 따라 레일(38) 상을 주행 가능하게 되어 있어, 각각의 선단의 핸드(37) 상에 웨이퍼(W)를 탑재하여 그 반송을 실행하도록 되어 있다.
Cu 도금 처리부(102)는 Cu 도금 장치 및 그것에 부수되는 어닐링 장치 등으로 이루어져 있으며, CMP 처리부(103)는 CMP 장치 및 그것에 부수되는 장치로 이루어져 있다.
제어부(104)는, 도 15에 도시하는 바와 같이, 드라이 성막 처리부(101), Cu 도금 처리부(102), CMP 처리부(103)의 각 구성부, 및 제 1 및 제 2 캐리어 반송 장치(105, 106)의 제어를 실행하는 마이크로 프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(41)와, 오퍼레이터가 Cu 배선 제조 시스템(100)을 관리하기 위해서 커맨드(command)의 입력 조작 등을 실행하는 키보드나, Cu 배선 제조 시스템(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(42)와, Cu 배선 제조 시스템(100)에서 실행되는 처리를 프로세스 컨트롤러(41)의 제어로 실현하기 위한 제어 프로그램, 즉 처리 레시피(recipe)가 저장된 기억부(43)를 구비하고 있다. 또한, 유저 인터페이스(42) 및 기억부(43)는 프로세스 컨트롤러(41)에 접속되어 있다.
상기 레시피는 기억부(43) 내의 기억 매체(43a)에 기억되어 있다. 기억 매체는 하드디스크이어도 좋고, CDROM, DVD 등의 가반성(可搬性) 디스크나, 플래쉬 메모리 등의 반도체 메모리이어도 좋다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 거쳐서 레시피를 적절하게 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 유저 인터페이스(42)로부터의 지시 등에서 임의의 레시피를 기억부(43)의 기억 매체(43a)로부터 호출하여 프로세스 컨트롤러(41)에 실행시킴으로써, 프로세스 컨트롤러(41)의 제어 하에서 Cu 배선 제조 시스템(100)에서의 소망의 처리가 실행된다.
다음에, 이러한 Cu 배선 제조 시스템(100)의 동작에 대해서 설명한다.
에칭 및 애싱(ashing)후의 웨이퍼가 수용된 캐리어(C)가 드라이 성막 처리부(101)로 반송되어, 소정 위치에 세팅된다. 그리고 캐리어(C)로부터 대기 반송용 반송 기구(36)에 의해 트렌치나 비아 등의 오목부를 갖는 소정 패턴이 형성된 웨이퍼(W)를 취출하고, 얼라인먼트실(34)에서 얼라인먼트를 실행한 후, 로드록실(24a 또는 24b)로 반송한다. 그러한 로드록실을 제 2 진공 반송실(21)과 동일 정도의 진공도에 감압한 후, 제 2 반송 기구(27)에 의해 로드록실의 웨이퍼(W)를 취출하고, 제 2 진공 반송실(21)을 거쳐서 디가스·프리클린 처리 장치(14a 또는 14b)로 반송하고, 웨이퍼(W)의 디가스 처리 또는 프리클린 처리를 실행한다. 그 후, 제 1 반송 기구(17)에 의해 디가스·프리클린 처리 장치(14a 또는 14b)의 웨이퍼(W)를 취출하고, 제 1 진공 반송실(11)을 거쳐서 MnOx 막 성막 장치(12)로 반입하고, 상술한 바와 같이, ALD에 의해 MnOx 막을 성막하여, 자기 형성 배리어 막을 형성한다.
MnOx 막의 형성후, 제 1 반송 기구(17)에 의해 웨이퍼(W)를 취출하고, CuOx 막 성막 장치(13)로 반송하고, 상술한 바와 같이, MnOx 막 위에 CVD 또는 ALD에 의해 CuOx 막을 성막한다. 그 후, 제 1 반송 기구(17)에 의해 CuOx 막 성막 장치(13)로부터 웨이퍼(W)를 취출하고, 어닐링·H2 라디칼 처리 장치(14)로 반송하고, 상술한 바와 같이, 어닐링 처리 또는 H2 라디칼 처리(H2 라디칼을 수반한 어닐링 처리)를 실행하고, 상술한 바와 같이 MnOx와 CuOx 사이에 산화 환원 반응을 생기게 하여, CuOx를 Cu로 환원한다. 그 후, 제 1 반송 기구(17)에 의해 어닐링·H2 라디칼 처리 장치(14)로부터 웨이퍼(W)를 취출하고, Cu 시드 성막 장치(15)로 반송하고, iPVD에 의해 Cu 시드를 성막한다. 그 후, 디가스·프리클린 처리 장치(14a 또는 14b)에 의해 Cu 리플로우 어닐링을 실행하고, 그 후, 제 2 진공 반송실(21)의 제 2 반송 기구(27)에 의해 웨이퍼(W)를 취출하여 Cu계 막 성막 장치(22)로 반송하고, iPVD에 의해 상술한 바와 같은 Cu계 막을 성막하여 트렌치나 비아 등의 오목부에의 Cu계 막(Cu 또는 Cu 합금)의 매립을 실행한다. 또한, 수수실(16)은 웨이퍼(W)를 일시적으로 보지하는 버퍼로서 이용할 수 있다.
Cu계 막의 형성후, 제 2 반송 기구(27)에 의해 웨이퍼(W)를 로드록실(24a 또는 24b)로 반송하고, 그러한 로드록실을 대기압으로 되돌린 후, 대기 반송용 반송 기구(36)에 의해 Cu계 막이 형성된 웨이퍼(W)를 취출하여, 캐리어(C)로 되돌린다. 이러한 처리를 캐리어 내의 웨이퍼(W)의 수만큼 반복한다.
그 후, Cu계 막 성막까지 종료한 웨이퍼(W)가 수용된 캐리어(C)를 제 1 캐리어 반송 장치(105)에 의해 Cu 도금 처리부(102)로 반송하고, Cu계 막까지 성막한 웨이퍼(W)에 확장 Cu 층을 Cu 도금으로 형성하고, 다음으로 어닐링을 실행한다.
그 후, 확장 Cu 층의 형성까지 종료한 웨이퍼(W)가 수용된 캐리어(C)를 제 2 캐리어 반송 장치(106)에 의해 CMP 처리부(103)로 반송하고, CMP 처리를 실행한다.
Cu 배선 제조 시스템(100)에 따르면, 에칭/애싱후의 웨이퍼에 대하여, 디가스 또는 프리클린 처리로부터 CMP 처리까지를 일괄하여 실행할 수 있다. 또한, 드라이 성막 처리부(101)에서는, 에칭 및 애싱후의 웨이퍼에 대하여, 대기 개방하는 일없이 진공 중에서 디가스 처리 또는 프리클린 처리, MnOx 막 성막 처리, CuOx 막 성막 처리, 어닐링 처리(H2 라디칼 처리), Cu 시드 성막 처리, Cu 리플로우 어닐링 처리, Cu계 막 성막 처리를 실행하므로, 이들의 공정 중에서의 막의 산화를 방지할 수 있어, 고성능의 Cu 배선을 제조할 수 있다.
또한, 드라이 성막 처리부(101)는 MnOx 막 성막 장치(12)와 CuOx 막 성막 장치(13)를 별개의 장치로서 갖고 있지만, 이들을 일괄하여 실행하는 성막 장치로서 갖는 것이어도 좋다. 이러한 성막 장치에 의해 ALD에 의한 MnOx 막의 형성과, CVD 또는 ALD에 의한 CuOx 막의 형성을 원위치에서 실행하는 것에 의해, MnOx 막의 성막과 CuOx의 성막을 연속하여 고 스루풋으로 얻을 수 있다.
[iPVD 장치]
다음에, 상기 Cu 배선 제조 시스템(100)에 있어서 Cu계 막 성막 장치(22) 및 Cu 시드 형성 장치(15)에 호적하게 이용할 수 있는 iPVD 장치에 대해서 ICP(Inductively Coupled Plasma)형 플라즈마 스퍼터 장치를 예로 들어서 설명한다. 도 16은 ICP형 플라즈마 스퍼터 장치를 도시하는 단면도이다.
도 16에 도시하는 바와 같이, 이러한 iPVD 장치는 알루미늄 등의 금속으로 이루어지는 접지된 처리 용기(61)를 갖고 있으며, 처리 용기(61)의 바닥부(62)에는 배기구(63) 및 가스 도입구(67)가 마련되어 있다. 배기구(63)에는 배기관(64)이 접속되어 있고, 배기관(64)에는 압력 조정을 실행하는 스로틀 밸브(65) 및 진공 펌프(66)가 접속되어 있다. 또한, 가스 도입구(67)에는 가스 공급 배관(68)이 접속되어 있고, 가스 공급 배관(68)에는, Ar 가스 등의 플라즈마 여기용 가스나 다른 필요한 가스, 예를 들어 N2 가스 등을 공급하기 위한 가스 공급원(69)이 접속되어 있다. 또한, 가스 공급 배관(68)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(70)가 개장(介裝)되어 있다.
처리 용기(61) 내에는, 피처리 기판인 웨이퍼(W)를 탑재하기 위한 탑재 기구(72)가 마련된다. 이러한 탑재 기구(72)는, 원판형상으로 성형된 탑재대(73)와, 이 탑재대(73)를 지지하는 중공 통체형상의 지주(74)를 갖고 있다. 탑재대(73)는 예를 들어 알루미늄 합금 등의 도전성 재료로 이루어지고, 지주(74)를 거쳐서 접지되어 있다. 탑재대(73) 내에는 냉각 재킷(75)이 마련되어 있고, 그 안에 냉매가 공급되어 탑재대를 냉각하도록 되어 있다. 또한, 탑재대(73) 내에는 냉각 재킷(75) 위에 절연 재료로 피복된 저항 히터(97)가 매립되어 있다. 그리고, 냉각 재킷(75)에의 냉매의 공급 및 저항 히터(97)에의 급전을 제어하는 것에 의해, 웨이퍼 온도를 소정의 온도로 제어할 수 있도록 되어 있다.
탑재대(73)의 상면측에는, 유전체 부재(76a) 안에 전극(76b)이 매립되어 구성된 웨이퍼(W)를 정전 흡착하기 위한 정전 척(76)이 마련되어 있다. 또한, 지주(74)의 하부는, 처리 용기(61)의 바닥부(62)의 중심부에 형성된 관통 삽입 구멍(77)을 관통하여 하방으로 연장되어 있다. 지주(74)는 승강 기구(도시하지 않음)에 의해 승강 가능하게 되어 있고, 이것에 의해 탑재 기구(72)의 전체가 승강된다.
지주(74)를 둘러싸도록, 신축 가능한 금속 벨로즈(78)가 마련되어 있다. 금속 벨로즈(78)의 상단은 탑재대(73)의 하면에 접합되고, 또한 하단은 처리 용기(61)의 바닥부(62)의 상면에 접합되어 있으며, 처리 용기(61) 내의 기밀성을 유지하면서 탑재 기구(72)의 승강 이동을 허용하도록 되어 있다.
바닥부(62)에는, 상방을 향해서 예를 들어 3개(2개만 도시)의 지지 핀(79)이 수직으로 마련되어 있고, 또한 이러한 지지 핀(79)에 대응시켜서 탑재대(73)에 핀 관통 삽입 구멍(80)이 형성되어 있으며, 탑재대(73)를 강하시켰을 때에, 핀 관통 삽입 구멍(80)을 관통한 지지 핀(79)의 상단부에서 웨이퍼(W)를 받아서, 그 웨이퍼(W)를 외부로부터 침입하는 반송 아암(도시하지 않음)과의 사이에서 이재(移載)하는 것이 가능하게 되어 있다. 처리 용기(61)의 하부 측벽에는, 반송 아암을 침입시키기 위해서 반출입구(81)가 마련되고, 이 반출입구(81)에는, 개폐 가능하게 이루어진 게이트 밸브(G)가 마련되어 있다.
상술한 정전 척(76)의 전극(76b)에는, 급전 라인(82)을 거쳐서 척용 전원(83)이 접속되어 있고, 이 척용 전원(83)으로부터 전극(76b)에 직류 전압을 인가하는 것에 의해, 웨이퍼(W)가 정전력에 의해 흡착 보지된다. 또한, 급전 라인(82)에는 바이어스용 고주파 전원(84)이 접속되어 있고, 급전 라인(82)을 거쳐서 정전 척(76)의 전극(76b)에 대하여 바이어스용의 고주파 전력을 공급하고, 웨이퍼(W)에 바이어스 전력이 인가되도록 되어 있다. 이러한 고주파 전력의 주파수는 400kHz∼60MHz가 바람직하고, 예를 들어 13.56MHz가 채용된다.
한편, 처리 용기(61)의 천장부에는, 유전체로 이루어지는 투과판(86)이 시일 부재(87)를 거쳐서 기밀하게 마련되어 있다. 그리고, 이러한 투과판(86)의 상부에, 처리 용기(61) 내의 처리 공간(S)에 플라즈마 여기용 가스를 플라즈마화하여 플라즈마를 발생하기 위한 플라즈마 발생원(88)이 마련된다.
플라즈마 발생원(88)은 투과판(86)에 대응하여 마련된 유도 코일(90)을 갖고 있고, 이 유도 코일(90)에는, 플라즈마 발생용의 예를 들어 13.56MHz의 고주파 전원(91)이 접속되어, 투과판(86)을 거쳐서 처리 공간(S)에 고주파 전력이 도입되고 유도 전계를 형성하도록 되어 있다.
투과판(86)의 바로 아래에는, 도입된 고주파 전력을 확산시키는 금속제의 배플 플레이트(92)가 마련된다. 이러한 배플 플레이트(92)의 하방에는, 상기 처리 공간(S)의 상부 측방을 둘러싸도록 하여 예를 들어 단면이 내측을 향해서 경사진 환형(절두원추 껍질 형상)을 이루는 Cu 또는 Cu 합금으로 이루어지는 타겟(93)이 마련되어 있으며, 이 타겟(93)에는 Ar 이온을 끌어당기기 위한 직류 전력을 인가하는 타겟용의 전압 가변의 직류 전원(94)이 접속되어 있다. 또한, 직류 전원 대신에 교류 전원을 이용해도 좋다.
또한, 타겟(93)의 외주측에는, 자석(95)이 마련되어 있다. 타겟(93)은 플라즈마 중의 Ar 이온에 의해 스퍼터되고, Cu 또는 Cu 합금이 방출되는 동시에, 이들 대부분은 플라즈마 중을 통과할 때에 이온화된다.
또한, 이러한 타겟(93)의 하부에는, 처리 공간(S)을 둘러싸도록 하여 예를 들어 알루미늄이나 구리로 이루어지는 원통형상의 보호 커버 부재(96)가 마련되어 있다. 이러한 보호 커버 부재(96)는 접지되어 있다. 보호 커버 부재(96)의 내측의 단부는 탑재대(73)의 외주측을 둘러싸도록 하여 마련되어 있다.
이와 같이 구성되는 iPVD 장치에 있어서는, 웨이퍼(W)를 처리 용기(61) 내로 반입하고, 이 웨이퍼(W)를 탑재대(73) 상에 탑재하여 정전 척(76)에 의해 흡착하고, 제어부(104)의 제어 하에서 이하의 동작이 실행된다. 이 때, 탑재대(73)는 열전쌍(도시하지 않음)에서 검출된 온도에 근거하여, 냉각 재킷(75)에의 냉매의 공급 및 저항 히터(97)에의 급전을 제어하는 것에 의해 온도 제어된다.
우선, 진공 펌프(66)를 동작시키는 것에 의해 소정의 진공 상태로 된 처리 용기(61) 내에, 가스 제어부(70)를 조작하여 소정 유량으로 Ar 가스를 흘리면서 스로틀 밸브(65)를 제어하여 처리 용기(61) 내를 소정의 진공도로 유지한다. 그 후, 가변 직류 전원(94)으로부터 직류 전력을 타겟(93)에 인가하고, 더욱이 플라즈마 발생원(88)의 고주파 전원(91)으로부터 유도 코일(90)에 고주파 전력(플라즈마 전력)을 공급한다. 한편, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 대하여 소정의 바이어스용의 고주파 전력을 공급한다.
이것에 의해, 처리 용기(61) 내에 있어서는, 유도 코일(90)에 공급된 고주파 전력에 의해 아르곤 플라즈마가 형성되어 아르곤 이온이 생성되고, 이들 이온은 타겟(93)에 인가된 직류 전압에 끌어당겨져서 타겟(93)에 충돌하고, 이 타겟(93)이 스퍼터되어 입자가 방출된다. 이 때, 타겟(93)에 인가하는 직류 전압에 의해 방출되는 입자의 양이 최적으로 제어된다.
또한, 스퍼터된 타겟(93)으로부터의 입자는 플라즈마 중을 통과할 때에 대 부분은 이온화되고, 이온화된 것과 전기적으로 중성인 중성 원자가 혼재하는 상태가 되어 하부 방향으로 비산하여 간다. 이 때, 이러한 처리 용기(61)내의 압력을 어느 정도 높게 하고, 이것에 의해 플라즈마 밀도를 향상시키는 것에 의해, 입자를 고효율로 이온화할 수 있다. 이 때의 이온화율은 고주파 전원(91)으로부터 공급되는 고주파 전력에 의해 제어된다.
이온은, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 인가된 바이어스용의 고주파 전력에 의해 웨이퍼(W)면 상에 형성되는 두께 수 ㎜ 정도의 이온 시스(sheath)의 영역으로 들어가면, 강한 지향성을 갖고서 웨이퍼(W)측으로 가속하도록 끌어당겨져서 웨이퍼(W)에 퇴적한다. 이것에 의해, Cu계 막의 성막 처리가 실행된다.
Cu 막 성막시에는, 웨이퍼 온도를 높게(65∼400℃) 설정하는 동시에, 바이어스용 고주파 전원(84)으로부터 정전 척(76)의 전극(76b)에 대하여 인가되는 바이어스 파워를 조정하여 Cu의 성막과 Ar에 의한 에칭을 조정해서, Cu의 유동성을 양호하게 하는 것에 의해, 개구가 좁은 트렌치나 비아이어도 양호한 매립성으로 Cu를 매립할 수 있다.
[ALD 장치]
다음에, 상기 Cu 배선 제조 시스템(100)에 이용되는 MnOx 막 성막 장치(12)에 호적하게 이용할 수 있는 ALD 장치에 대해서 설명한다. 도 17은 ALD 장치의 일례를 도시하는 단면도이며, ALD에 의해 MnOx 막을 성막하는 것이다. 또한, 이 ALD 장치는, 가스 공급계를 변경하고, 압력 조정을 실행하는 스로틀 밸브를 배기관에 추가하는 것에 의해, CVD 또는 ALD에 의해 CuOx 막을 성막하는 CuOx 막 성막 장치(13)에 이용하는 것도 가능하다.
도 17에 도시하는 바와 같이, 이러한 ALD 장치는 처리 용기(110)를 갖는다. 처리 용기(110) 내에는 웨이퍼(W)를 수평으로 탑재하기 위한 탑재대(111)가 마련되어 있다. 탑재대(111) 내에는 웨이퍼의 온도 조절 수단이 되는 히터(111a)가 마련되어 있다. 또한, 탑재대(111)에는 승강 기구(111b)에 의해 승강 가능한 3개의 승강 핀(111c)(2개만 도시)이 마련되어 있고, 이 승강 핀(111c)을 거쳐서 웨이퍼 반송 수단(도시하지 않음)과 탑재대(111) 사이에서 웨이퍼(W)의 수수가 실행된다.
처리 용기(110)의 바닥부에는 배기관(112)의 일단측이 접속되고, 이 배기관(112)의 타단측에는 진공 펌프(113)가 접속되어 있다. 처리 용기(110)의 측벽에는, 게이트 밸브(G)에 의해 개폐되는 반송구(114)가 형성되어 있다.
처리 용기(110)의 천장부에는 탑재대(111)에 대향하는 가스 샤워헤드(115)가 마련되어 있다. 가스 샤워헤드(115)는 가스실(115a)을 구비하고, 가스실(115a)에 공급된 가스는 복수 마련된 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 공급된다.
가스 샤워헤드(115)에는, 망간 화합물 함유 가스를 가스실(115a)에 도입하기 위한 망간 화합물 함유 가스 공급 배관계(116)가 접속된다. 망간 화합물 함유 가스 공급 배관계(116)는 가스 공급로(116a)를 구비하고, 가스 공급로(116a)의 상류측에는, 밸브(116b), 망간 화합물 함유 가스 공급원(117), 매스플로우 컨트롤러(116c)가 접속되어 있다. 망간 화합물 함유 가스 공급원(117)으로부터는, 망간 화합물 함유 가스가 버블링법(bubbling method)에 의해 공급된다. 버블링을 위한 캐리어 가스로서는 Ar 가스 등을 이용할 수 있다. 이러한 캐리어 가스는 퍼지 가스로서도 기능한다.
다음에, 가스 샤워헤드(115)에는, 산소 함유 가스를 가스실(115a)에 도입하기 위한 산소 함유 가스 공급 배관계(118)가 접속된다. 산소 함유 가스 공급 배관계(118)도 또한 가스 공급로(118a)를 구비하고 있고, 가스 공급로(118a)의 상류측에, 밸브(118b), 매스플로우 컨트롤러(118c)를 거쳐서 산소 함유 가스 공급원(119)이 접속되어 있다. 산소 함유 가스 공급원(119)으로부터는, 산소 함유 가스로서, 예를 들어, H2O 가스, N2O 가스, NO2 가스, NO 가스, O2 가스, O3 가스 등이 공급된다. 또한, 산소 함유 가스 공급 배관계(118)는 Ar 가스 등을 퍼지 가스로서 공급 가능하게 되어 있다.
또한, 본 실시형태에 있어서는, 망간 화합물 함유 가스와 산소 함유 가스가 가스 샤워헤드(115)의 가스실(115a)을 공유하는 구성으로 되어 있고, 가스 토출 구멍(115b)으로부터 처리 용기(110) 내에 교대로 공급되도록 되어 있지만, 이것에 한정하지 않고, 가스 샤워헤드(115)에 있어서 망간 화합물 함유 가스 전용의 가스실과 산소 함유 가스 전용의 가스실이 독립적으로 마련되고, 망간 화합물 함유 가스와 산소 함유 가스가 별개로 처리 용기(110) 내에 공급되도록 되어 있어도 좋다.
이와 같이 구성되는 ALD 장치에 있어서는, 반송구(114)로부터 웨이퍼(W)를 처리 용기(110) 내로 반송하고, 소정 온도로 온도 조절된 탑재대(111)에 탑재한다. 그리고, 챔버(110) 내를 진공 배기하면서, 망간 화합물 함유 가스 공급 배관계(116)로부터의 망간 화합물 함유 가스의 공급과, 산소 함유 가스 공급 배관계(118)로부터의 산소 함유 가스의 공급을, 처리 용기(110) 내의 퍼지를 사이에 두고 복수회 반복하는 ALD법에 의해, 소정의 막 두께의 MnOx 막을 성막한다. 성막 종료후, 반송구(114)로부터 처리후의 웨이퍼(W)를 반출한다.
또한, 이러한 ALD 장치를 CuOx 막의 성막에 사용할 경우에는, 망간 화합물 함유 가스 공급 배관계(116) 대신에, 구리 화합물 함유 가스를 공급하는 구리 화합물 가스 공급원을 갖는 구리 화합물 함유 가스 공급 배관계를 이용하고, 구리 화합물 함유 가스의 공급과 산소 함유 가스의 공급을 동시에 실행하는 CVD법에 의해, 또는 구리 화합물 함유 가스의 공급과 산소 함유 가스의 공급을, 처리 용기(110) 내의 퍼지를 사이에 두고 복수회 반복하는 ALD법에 의해 CuOx 막을 성막한다.
다음에, ALD에 의해, MnOx 막의 성막과 CuOx 막의 성막을 동일한 처리 용기에서 연속하여 실행할 수 있는 ALD 장치의 일례에 대해서 도 18을 참조하여 설명한다. 도 18의 ALD 장치는, 도 17의 ALD 장치에, 구리 화합물 함유 가스를 가스 샤워헤드(115)에 도입하기 위한 구리 화합물 함유 가스 공급 배관계(120)를 부가한 것이다. 구리 화합물 함유 가스 공급 배관계(120)는 가스 공급로(120a)를 구비하고, 가스 공급로(120a)의 상류측에는, 밸브(120b), 구리 화합물 함유 가스 공급원(121), 매스플로우 컨트롤러(120c)가 접속되어 있다. 구리 화합물 함유 가스 공급원(121)으로부터는, 구리 화합물 함유 가스가 버블링법에 의해 공급된다. 버블링을 위한 캐리어 가스로서는 Ar 가스 등을 이용할 수 있다. 이러한 캐리어 가스는 퍼지 가스로서도 기능한다.
이와 같이 구성되는 ALD 장치에 있어서는, 도 17의 장치와 마찬가지로 하여, 웨이퍼(W)를 처리 용기(110) 내의 탑재대(111)에 탑재한 후, ALD법에 의해 MnOx 막을 성막하고, 그 후 구리 화합물 함유 가스 공급 배관계(120)로부터의 구리 화합물 함유 가스의 공급과, 산소 함유 가스 공급 배관계(118)로부터의 산소 함유 가스의 공급을, 처리 용기(110) 내의 퍼지를 사이에 두고 복수회 반복하는 ALD법에 의해, MnOx 막 위에 소정 막 두께의 CuOx 막을 성막한다.
이러한 경우에 MnOx 막과 CuOx 막을 단순히 적층해도 좋지만, 이들의 밀착성을 보다 향상시키기 위해서, MnOx 막과 CuOx 막 사이에, 믹싱층으로서 CuMnOx 막을 마련하도록 해도 좋다. 이러한 경우에는, 망간 화합물 함유 가스의 공급, 처리 용기 내의 퍼지, 산소 함유 가스의 공급, 처리 용기 내의 퍼지, 구리 화합물 함유 가스의 공급, 처리 용기 내의 퍼지, 산소 함유 가스의 공급, 처리 용기 내의 퍼지의 순으로 처리를 반복하게 된다.
[어닐링 처리 장치]
다음에, 상기 Cu 배선 제조 시스템(100)에 이용되는 어닐링·H2 라디칼 처리 장치의 예에 대해서 설명한다.
상술한 바와 같이, 어닐링·H2 라디칼 처리 장치는 CuOx 막 성막후의 어닐링 처리를 실행하는 것이다. 단순히 어닐링 처리를 실행하는 어닐링 처리 장치, 또는 어닐링 처리시에 H2 라디칼에 의한 환원을 실행하는 H2 라디칼 처리 장치로 이루어진다. CuOx 막의 막 두께가 비교적 얇을 경우에는 어닐링 처리 장치를, CuOx 막의 막 두께가 비교적 두꺼울 경우에는 H2 라디칼 처리 장치를 이용하는 등, 적절하게 가려 사용하는 것이 가능하다.
도 19는 어닐링 처리 장치의 일례를 도시하는 단면도이다. 이러한 어닐링 처리 장치는, 예를 들어 알루미늄 등에 의해 통체에 형성된 처리 용기(141)를 갖고 있다. 처리 용기(141)의 내부에는, 웨이퍼(W)를 탑재하는 예를 들어 AlN 등의 세라믹스로 이루어지는 탑재대(143)가 배치되어 있고, 이 탑재대(143) 내에는 히터(144)가 마련되어 있다. 이러한 히터(144)는 히터 전원(도시하지 않음)으로부터 급전되는 것에 의해 발열된다. 탑재대(143)에는, 웨이퍼 반송용의 3개의 웨이퍼 지지 핀(도시하지 않음)이 탑재대(143)의 표면에 대하여 돌몰(突沒) 가능하게 마련되어 있다.
처리 용기(141)의 바닥부에는, 배기구(151)가 마련되어 있고, 이 배기구(151)에는 배기관(152)이 접속되어 있다. 배기관(152)에는 압력 조정을 실행하는 스로틀 밸브(153) 및 진공 펌프(154)가 접속되어 있고, 처리 용기(141) 내가 진공 흡인 가능하게 되어 있다. 한편, 처리 용기(141)의 측벽에는, 웨이퍼 반출입구(161)가 형성되어 있고, 웨이퍼 반출입구(161)는 게이트 밸브(G)에 의해 개폐 가능하게 되어 있다. 그리고, 게이트 밸브(G)를 개방한 상태로 웨이퍼(W)의 반입출이 실행된다.
처리 용기(141)의 천장벽 중앙에는, 가스 도입구(171)가 형성되어 있다. 가스 도입구(171)에는 가스 공급 배관(172)이 접속되어 있고, 가스 공급 배관(172)에는 어닐링 처리에 이용되는 Ar 가스 등의 불활성 가스를 공급하기 위한 가스 공급원(173)이 접속되어 있다. 또한, 가스 공급 배관(172)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(174)가 개장되어 있다.
이와 같이 구성되는 어닐링 처리 장치에 있어서는, 게이트 밸브(G)를 개방하여, 웨이퍼(W)를 탑재대(143) 상에 탑재한 후, 게이트 밸브(G)를 폐쇄하고, 처리 용기(141) 내를 진공 펌프(154)에 의해 배기하여 스로틀 밸브(153)에 의해 처리 용기(141) 내를 소정의 압력으로 조정하는 동시에, 히터(144)에 의해 탑재대(143) 상의 웨이퍼(W)를 소정 온도로 가열한다. 그리고, 가스 공급원(173)으로부터 가스 공급 배관(172) 및 가스 공급구(171)를 거쳐서 처리 용기(141) 내에 Ar 가스 등의 불활성 가스를 공급하고, CuOx 막이 형성된 후의 웨이퍼(W)에 대하여 어닐링 처리를 실시하고, MnOx와 CuOx를 산화 환원 반응시킨다.
도 20은 어닐링·H2 라디칼 처리 장치로서 이용되는 H2 라디칼 처리 장치의 일례를 도시하는 단면도이며, 리모트 플라즈마 처리에 의해 처리 용기 내에 H2 라디칼을 생성하는 것을 예로 들어서 설명한다.
이러한 H2 라디칼 처리 장치는, 도 19의 어닐링 처리 장치와 동일한 처리 용기(141)를 갖고, 그 상방에 유전체로 이루어지는 원통형상의 벨자(bell jar)(142)를 갖는 것이다. 벨자(142)는 처리 용기(141)보다 소경(小徑)이며, 처리 용기(141)의 벽부와 벨자(142)의 벽부는 기밀하게 형성되고, 그들의 내부가 연통하여 있다.
도 19의 어닐링 처리 장치와 마찬가지로, 처리 용기(141)의 내부에는, 웨이퍼(W)를 탑재하는 예를 들어 AlN 등의 세라믹스로 이루어지는 히터(144) 내장의 탑재대(143)가 배치되어 있고, 탑재대(143)에는 웨이퍼 반송용의 3개의 웨이퍼 지지 핀이 마련되어 있으며, 처리 용기(141)의 바닥부에는, 진공 배기용의 배기구(151), 배기관(152), 스로틀 밸브(153) 및 진공 펌프(154)가 마련되고, 처리 용기(141)의 측벽에는, 게이트 밸브(G)에 의해 개폐 가능한 웨이퍼 반출입구(161)가 형성되어 있다.
또한, 가스 도입구(171)는 벨자(142)의 천장벽 중앙에 마련되어 있고, 가스 도입구(171)에는 가스 공급 배관(172)이 접속되어 있다. 가스 공급 배관(172)에는 가스 공급원(173)이 접속되어 있다. 가스 공급원(173)은, H2 라디칼 처리를 위해 이용되는 수소 가스나 불활성 가스 등을 공급하도록 되어 있다. 또한, 가스 공급 배관(172)에는, 가스 유량 제어기, 밸브 등으로 이루어지는 가스 제어부(174)가 개장되어 있다.
벨자(142)의 주위에는, 안테나로서 코일(181)이 권회되어 있다. 코일(181)에는 고주파 전원(182)이 접속되어 있다. 그리고, 벨자(142) 내에 수소 가스 및 불활성 가스를 공급하면서 코일(181)에 고주파 전력이 공급되는 것에 의해, 벨자(142) 내에 유도 결합 플라즈마가 생성되고, 처리 용기(141) 내의 웨이퍼(W)에 H2 라디칼이 공급된다.
이와 같이 구성되는 H2 라디칼 처리 장치에 있어서는, 게이트 밸브(G)를 개방하여, 웨이퍼(W)를 탑재대(143) 상에 탑재한 후, 게이트 밸브(G)를 폐쇄하고, 처리 용기(141) 및 벨자(142) 내를 진공 펌프(154)에 의해 배기하여 스로틀 밸브(153)에 의해 처리 용기(141) 및 벨자(142) 내를 소정의 압력으로 조정하는 동시에, 히터(144)에 의해 탑재대(143) 상의 웨이퍼(W)를 소정 온도로 가열한다.
그리고, 가스 공급원(173)으로부터 가스 공급 배관(172) 및 가스 공급구(171)를 거쳐서 벨자(142) 및 처리 용기(141) 내에 H2 라디칼 처리를 위해 이용되는 수소 가스나 불활성 가스 등을 공급하는 동시에, 고주파 전원(182)으로부터 코일(181)에 고주파 전력을 공급하는 것에 의해, 벨자(142) 내에 수소 가스나 불활성 가스 등이 여기되어 유도 결합 플라즈마가 생성되고, 그 유도 결합 플라즈마가 처리 용기(141) 내에 도입된다. 이 때문에, CuOx 막이 형성된 웨이퍼(W)에, 어닐링 처리로서 H2 라디칼 처리가 실시되고, MnOx와 CuOx를 산화 환원 반응시키는 동시에, CuOx 막의 환원이 촉진된다.
<기타의 적용>
이상, 본 발명의 실시형태에 대해서 설명했지만, 본 발명은 상기 실시형태에 한정되는 일없이 여러 가지 변형 가능하다. 예를 들면, 드라이 성막 처리부로서는, Cu계 막 성막까지를 도 14와 같은 일체로 된 처리부에서 실행하는 것에 한정하지 않고, 디가스 처리 또는 프리클린 처리로부터 MnOx 막 성막 처리까지의 부분과, CuOx 막 성막 처리로부터 Cu계 막 성막 처리에 이르기까지의 처리부로 나누어져 있어도 좋다. MnOx 막 성막후에 웨이퍼를 대기에 개방했다고 해도, 그 후의 CuOx 막 성막 처리 및 어닐링 처리(H2 라디칼 처리)에 의해 그 영향을 리셋하는 것이 가능하기 때문이다.
또한, 상기 실시형태에서는, 트렌치와 비아를 갖는 웨이퍼에 본 발명의 방법을 적용한 예를 나타냈지만, 트렌치만을 가질 경우라도, 비아만을 가질 경우라도 본 발명을 적용할 수 있다는 것은 말할 필요도 없다. 또한, 싱글 다마신(single damascene) 구조, 듀얼 다마신(dual damascene) 구조 외에, 삼차원 실장 구조 등, 여러 가지 구조의 디바이스에 있어서의 Cu 배선의 제조에 적용할 수 있다.
더욱이, 상기 실시형태에서는, 피처리 기판으로서 반도체 웨이퍼를 예로 들어서 설명했지만, 반도체 웨이퍼에는 실리콘뿐만 아니라, GaAs, SiC, GaN 등의 화합물 반도체도 포함되고, 또한 반도체 웨이퍼에 한정되지 않고, 액정 표시 장치 등의 FPD(flat-panel display)에 사용하는 유리 기판이나, 세라믹 기판 등에도 본 발명을 적용할 수 있는 것은 물론이다.
12 : MnOx 막 성막 장치 13 : CuOx 막 성막 장치
14 : 어닐링·H2 라디칼 처리 장치 15 : Cu 시드 성막 장치
22 : Cu계 막 성막 장치 100 : Cu 배선 제조 시스템
101 : 드라이 성막 처리부 102 : Cu 도금 처리부
103 : CMP 처리부 104 : 제어부
201 : 하부 구조 202 : 층간 절연 막
203 : 트렌치 204 : 비아
205 : MnOx 막 206 : CuOx 막
207 : Cu 막 208 : Cu계 막
209 : 확장 Cu 층 210 : Cu 배선
W : 반도체 웨이퍼(기판)

Claims (21)

  1. 표면에 소정 패턴의 오목부가 형성된 층간 절연 막을 갖는 기판에 대하여, 상기 오목부를 메워서 Cu 배선을 제조하는 Cu 배선의 제조 방법에 있어서,
    적어도 상기 오목부의 표면에, 상기 층간 절연 막과의 반응으로 자기 형성 배리어 막이 되는 MnOx 막을 ALD에 의해 형성하는 공정과,
    상기 MnOx 막의 표면에 라이너 막이 되는 CuOx 막을 CVD 또는 ALD에 의해 형성하는 공정과,
    그 후, 상기 MnOx 막 상에 상기 CuOx 막이 형성된 기판에 대하여 어닐링 처리를 실시하고, 상기 MnOx 막과 상기 CuOx 막 사이에서 산화 환원 반응을 생기게 하여, 상기 MnOx 막과 상기 CuOx 막의 밀착성을 향상시키는 동시에, 상기 CuOx 막을 Cu 막으로 환원하는 공정과,
    상기 CuOx가 환원되어 형성된 상기 Cu 막 상에 Cu계 막을 PVD에 의해 형성하여 상기 오목부 내에 상기 Cu계 막을 매립하는 공정을 갖는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  2. 제 1 항에 있어서,
    상기 어닐링 처리는 상기 CuOx 막의 환원 처리를 수반하는 것인 것을 특징으로 하는
    Cu 배선의 제조 방법.
  3. 제 2 항에 있어서,
    상기 어닐링 처리시의 상기 환원 처리는 상기 CuOx 막의 표면을 H2 라디칼로 처리하는 H2 라디칼 처리인 것을 특징으로 하는
    Cu 배선의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 어닐링 처리는 100∼400℃의 범위에서 실행되는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 MnOx 막의 막 두께는 1∼5㎚인 것을 특징으로 하는
    Cu 배선의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 CuOx 막의 막 두께는 1∼15㎚인 것을 특징으로 하는
    Cu 배선의 제조 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 MnOx 막과 상기 CuOx 막은 동일한 처리 용기 내에서 ALD에 의해 연속하여 형성되는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  8. 제 7 항에 있어서,
    상기 MnOx 막과 상기 CuOx 사이에, 믹싱층으로서 CuMnOx 막을 형성하는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Cu계 막은 이온화 PVD에 의해 기판 온도를 230∼350℃로 하여 형성되는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 Cu계 막을 형성하는 공정후, 도금 또는 PVD에 의해 확장 Cu 층을 형성하고, 계속해서 전면을 연마하여 상기 오목부 이외의 표면의 상기 Cu계 막 및 상기 MnOx 막을 제거하는 공정을 더 갖는 것을 특징으로 하는
    Cu 배선의 제조 방법.
  11. 표면에 소정 패턴의 오목부가 형성된 층간 절연 막을 갖는 기판에 대하여, 상기 오목부를 메워서 Cu 배선을 제조하는 Cu 배선 제조 시스템에 있어서,
    적어도 상기 오목부의 표면에, 상기 층간 절연 막과의 반응으로 자기 형성 배리어 막이 되는 MnOx 막을 ALD에 의해 형성하는 MnOx 막 성막 장치와,
    상기 MnOx 막의 표면에 라이너 막이 되는 CuOx 막을 CVD 또는 ALD에 의해 형성하는 CuOx 막 성막 장치와,
    상기 MnOx 막 상에 상기 CuOx 막이 형성된 기판에 대하여 어닐링 처리를 실시하고, 상기 MnOx 막과 상기 CuOx 막 사이에서 산화 환원 반응을 생기게 하여, 상기 MnOx 막과 상기 CuOx 막의 밀착성을 향상시키는 동시에, 상기 CuOx 막을 Cu 막으로 환원하는 어닐링 처리 장치와,
    상기 CuOx가 환원되어 형성된 상기 Cu 막 상에 Cu계 막을 PVD에 의해 형성하여 상기 오목부 내에 상기 Cu계 막을 매립하는 Cu계 막 성막 장치를 갖는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  12. 제 11 항에 있어서,
    상기 어닐링 처리 장치는 상기 CuOx 막을 환원하는 기능을 갖는 것인 것을 특징으로 하는
    Cu 배선 제조 시스템.
  13. 제 12 항에 있어서,
    상기 어닐링 처리 장치의 상기 환원 기능은 상기 CuOx 막의 표면을 H2 라디칼로 처리하는 것인 것을 특징으로 하는
    Cu 배선 제조 시스템.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 어닐링 처리 장치는 어닐링 처리를 100∼400℃의 범위에서 실행하는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  15. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 MnOx 막 성막 장치와 상기 CuOx 막 성막 장치는 공통의 처리 용기를 갖는 성막 장치로서 구성되고, 상기 처리 용기 내의 탑재대에 기판을 탑재한 상태로, 상기 MnOx 막의 성막과 상기 CuOx 막의 성막을 ALD에 의해 연속하여 실행하는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  16. 제 15 항에 있어서,
    상기 공통의 처리 용기 내에서, 상기 MnOx 막과 상기 CuOx 사이에 CuMnOx 막을 형성하는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  17. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 Cu계 막 성막 장치는 이온화 PVD에 의해 기판 온도를 230∼350℃로 하여 상기 Cu계 막을 형성하는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  18. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 MnOx 막 성막 장치에 의한 MnOx 막의 성막과, 상기 CuOx 막 성막 장치에 의한 CuOx 막의 성막과, 상기 어닐링 처리 장치에 의한 어닐링 처리와, 상기 Cu계 막 성막 장치에 의한 상기 Cu계 막의 성막을 진공을 부수는 일없이 실시하는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  19. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 Cu계 막을 형성한 후, 확장 Cu 층을 형성하는 Cu 도금 장치 또는 Cu-PVD 장치를 더 갖는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  20. 제 19 항에 있어서,
    상기 확장 Cu 층을 형성한 후, 전면을 연마하여 상기 오목부 이외의 표면의 상기 Cu계 막 및 상기 MnOx 막을 제거하는 연마 장치를 더 갖는 것을 특징으로 하는
    Cu 배선 제조 시스템.
  21. 컴퓨터 상에서 동작하고, Cu 배선 제조 시스템을 제어하기 위한 프로그램이 기억된 기억 매체에 있어서,
    상기 프로그램은, 실행시에, 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 Cu 배선의 제조 방법이 실행되도록, 컴퓨터에 상기 Cu 배선 제조 시스템을 제어시키는 것을 특징으로 하는
    기억 매체.
KR1020170012029A 2016-01-27 2017-01-25 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템 KR101923807B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016013283A JP2017135237A (ja) 2016-01-27 2016-01-27 Ｃｕ配線の製造方法およびＣｕ配線製造システム
JPJP-P-2016-013283 2016-01-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180124447A Division KR20180117575A (ko) 2016-01-27 2018-10-18 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템

Publications (2)

Publication Number Publication Date
KR20170089774A KR20170089774A (ko) 2017-08-04
KR101923807B1 true KR101923807B1 (ko) 2018-11-29

Family

ID=59359176

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170012029A KR101923807B1 (ko) 2016-01-27 2017-01-25 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
KR1020180124447A KR20180117575A (ko) 2016-01-27 2018-10-18 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020180124447A KR20180117575A (ko) 2016-01-27 2018-10-18 Cu 배선의 제조 방법 및 Cu 배선 제조 시스템

Country Status (3)

Country Link
US (1) US9892965B2 (ko)
JP (1) JP2017135237A (ko)
KR (2) KR101923807B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5910904B1 (ja) * 2015-07-31 2016-04-27 パナソニックＩｐマネジメント株式会社 運転支援装置、運転支援システム、運転支援方法、運転支援プログラム及び自動運転車両
US10832917B2 (en) * 2017-06-09 2020-11-10 International Business Machines Corporation Low oxygen cleaning for CMP equipment
US11784091B2 (en) * 2019-08-30 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out feature

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020043464A (ko) * 2002-03-21 2002-06-10 김도형 반도체소자의 금속배선 형성방법
JP5076452B2 (ja) * 2006-11-13 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP5820267B2 (ja) * 2008-03-21 2015-11-24 プレジデント アンド フェローズ オブ ハーバード カレッジ 配線用セルフアライン（自己整合）バリア層
JP5417754B2 (ja) 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP5429078B2 (ja) * 2010-06-28 2014-02-26 東京エレクトロン株式会社 成膜方法及び処理システム
WO2012173067A1 (ja) 2011-06-16 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体
JP5969306B2 (ja) * 2012-08-08 2016-08-17 東京エレクトロン株式会社 Ｃｕ配線の形成方法
JP6268008B2 (ja) * 2014-03-17 2018-01-24 東京エレクトロン株式会社 Ｃｕ配線の製造方法

Also Published As

Publication number Publication date
JP2017135237A (ja) 2017-08-03
US20170213763A1 (en) 2017-07-27
US9892965B2 (en) 2018-02-13
KR20170089774A (ko) 2017-08-04
KR20180117575A (ko) 2018-10-29

Similar Documents

Publication Publication Date Title
KR101739613B1 (ko) Cu 배선의 형성 방법
KR101846049B1 (ko) Cu 배선의 제조 방법 및 기억 매체
KR20140021628A (ko) Cu 배선의 형성 방법
KR101662369B1 (ko) Cu 배선의 형성 방법 및 기억매체
KR20150022711A (ko) Cu 배선 구조의 형성 방법
KR20180069776A (ko) Ｃｕ 배선의 형성 방법 및 기억 매체
KR20160068668A (ko) Cu 배선의 형성 방법 및 성막 시스템, 기억 매체
KR102008475B1 (ko) Cu 배선의 형성 방법 및 반도체 장치의 제조 방법
US10096548B2 (en) Method of manufacturing Cu wiring
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
KR102103072B1 (ko) 구리 배선의 제조 방법
US9735046B2 (en) Semiconductor device manufacturing method and storage medium
KR101800487B1 (ko) 동(Cu) 배선의 형성 방법 및 기억매체
US20170025308A1 (en) Method of cleaning bottom of via hole and method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)