WO2016131870A1 - Bandförmiges substrat zur herstellung von chipkartenmodulen - Google Patents

Bandförmiges substrat zur herstellung von chipkartenmodulen Download PDF

Info

Publication number
WO2016131870A1
WO2016131870A1 PCT/EP2016/053358 EP2016053358W WO2016131870A1 WO 2016131870 A1 WO2016131870 A1 WO 2016131870A1 EP 2016053358 W EP2016053358 W EP 2016053358W WO 2016131870 A1 WO2016131870 A1 WO 2016131870A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
substrate
nickel
chip card
alloy
Prior art date
Application number
PCT/EP2016/053358
Other languages
English (en)
French (fr)
Inventor
Eckhard Ditzel
Bernd Gehlert
Frank Krüger
Original Assignee
Heraeus Deutschland GmbH & Co. KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Heraeus Deutschland GmbH & Co. KG filed Critical Heraeus Deutschland GmbH & Co. KG
Priority to CN201680010850.7A priority Critical patent/CN107408220B/zh
Priority to US15/552,300 priority patent/US10176420B2/en
Priority to JP2017543972A priority patent/JP2018512501A/ja
Priority to EP16704842.0A priority patent/EP3259709A1/de
Publication of WO2016131870A1 publication Critical patent/WO2016131870A1/de

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10Electroplating with more than one layer of the same or of different metals
    • C25D5/12Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C25D5/14Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium two or more layers being of nickel or chromium, e.g. duplex or triplex layers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07743External electrical contacts
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C19/00Alloys based on nickel or cobalt
    • C22C19/03Alloys based on nickel or cobalt based on nickel
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/12Electroplating: Baths therefor from solutions of nickel or cobalt
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/46Electroplating: Baths therefor from solutions of silver
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/56Electroplating: Baths therefor from solutions of alloys
    • C25D3/562Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of iron or nickel or cobalt
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/06Wires; Strips; Foils
    • C25D7/0614Strips or foils
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06KGRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772Physical layout of the record carrier
    • G06K19/07722Physical layout of the record carrier the record carrier being multilayered, e.g. laminated sheets
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49565Side rails of the lead frame, e.g. with perforations, sprocket holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399Material
    • H01L2224/804Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80439Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399Material
    • H01L2224/804Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80455Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80904Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of an encapsulation layer or foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439Silver (Ag) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455Nickel (Ni) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Credit Cards Or The Like (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

Die Erfindung betrifft ein bandförmiges Substrat (10) aus einer Folie (15) mit mehreren Substrat-Einheiten (11) zur Herstellung von Chipkartenmodulen, wobei das Substrat (10) eine Innenseite (13) zur zumindest abschnittsweisen direkten oder indirekten Kontaktierung mit einem Halbleiterchip und eine Außenseite (12), die zur Innenseite (13) gegenüberliegend ausgebildet ist, aufweist. Erfindungsgemäß ist die Folie (15) aus einem Stahl, insbesondere Edelstahl gebildet, wobei auf der Außenseite (12) zumindest abschnittsweise eine erste Schicht (21) aus Nickel oder einer Nickellegierung ausgebildet ist.

Description

BANDFÖRMIGES SUBSTRAT ZUR HERSTELLUNG VON CHIPKARTENMODULEN
Beschreibung
Die Erfindung bezieht sich auf ein bandförmiges Substrat aus einer Folie mit mehreren Substrat-Einheiten zur Herstellung von Chipkartenmodulen sowie auf ein Chipkartenmodul, eine elektronische Einrichtung mit einem solchen
Chipkartenmodul und ein Verfahren zur Herstellung eines Substrates.
Aus dem Stand der Technik ist es bekannt, die aus einem bandförmigen Substrat hergestellten Chipkartenmodule in Aussparungen von Kunststoffkarten
einzusetzen. Der für das Funktionieren einer Chipkarte essentiellste Bestandteil ist der integrierte Schaltkreis, der die Funktionsweise und somit das
Anwendungsgebiet der Chipkarte bestimmt.
Ein Halbleiterchip ist Teil eines sogenannten Chipkartenmoduls, das unter anderem zum Schutz des Halbleiterchips dient. Das Chipkartenmodul stellt des Weiteren die Kommunikationsverbindung zwischen dem Halbleiterchip und einem Auslesegerät her. Typische bandförmige Substrate zur Herstellung von
Chipkartenmodulen basieren auf Kupfer, wobei diese Substrate entsprechend vernickelt und anschließend vergoldet werden. Aufgrund des hohen Goldpreises handelt es sich bei dieser Beschichtung allerdings um eine sehr kostenintensive Form eines bandförmigen Substrates.
Typische Anforderungen an bandförmige Substrate bzw. an die daraus resultierenden Metallisierungen von Chipkartenmodulen sind zum einen das Erfordernis von relativ geringen Kontaktwiderständen. Die Kontaktwiderstände müssen über die gesamte Länge des bandförmigen Substrates und über verschiedene Produktionschargen hinweg konstant sein. Speziell nach
Wärmebehandlungsschritten bei der Produktion von Chipkarten ändert sich allerdings oftmals der Kontaktwiderstand. Beispielsweise aufgrund von Cr-Oxid- Bildungen. Typischerweise sind Wärmebehandlungsschritte beim Laminieren der Bänder mit einem Kunststoff notwendig. Da Chipkarten flach sind, dürfen Chipkartenmodule einerseits eine maximale Gesamtdicke nicht überschreiten. Andererseits müssen die Chipkartenmodule eine ausreichende Stabilität aufweisen, um zu verhindern, dass es zu einer Beschädigung des Chips oder des Chipkartenmoduls kommt, wodurch die Funktion der Chipkarte beeinträchtigt werden kann.
Der Erfindung liegt die Aufgabe zugrunde, ein bandförmiges Substrat zur
Herstellung von Chipkartenmodulen anzugeben, das zum einen hinsichtlich der zu verwendenden Materialien kostengünstig hergestellt werden kann und zum anderen eine geringe Gesamtdicke der aus den Chipkartenmodulen hergestellten elektrischen Einrichtungen ermöglicht. Des Weiteren soll das bandförmige
Substrat derart weiter entwickelt werden, dass ein konstant geringer elektrischer Kontaktwiderstand auf der äußeren Kontaktseite des Chipkartenmoduls
realisierbar ist. Der Erfindung liegt ferner die Aufgabe zugrunde, ein
Chipkartenmodul, eine elektronische Einrichtung, insbesondere eine Chipkarte mit einem solchen Chipkartenmodul sowie ein Verfahren zur Herstellung eines Substrates anzugeben.
Erfindungsgemäß wird diese Aufgabe mit Blick auf das bandförmige Substrat durch den Gegenstand des Anspruchs 1, mit Blick auf das Chipkartenmodul durch den Gegenstand des Anspruchs 7, mit Blick auf die elektronische Einrichtung durch den Gegenstand des Anspruchs 13 oder 14 und mit Blick auf das Verfahren zur Herstellung des Substrates durch den Gegenstand des Anspruches 15 gelöst.
Die Erfindung beruht auf dem Gedanken, ein bandförmiges Substrat aus einer Folie mit mehreren Substrat-Einheiten zur Herstellung von Chipkartenmodulen anzugeben. Das Substrat weist eine Innenseite zur zumindest abschnittsweisen direkten oder indirekten Kontaktierung mit einem Halbleiterchip und eine
Außenseite, die zur Innenseite gegenüberliegend ausgebildet ist, auf.
Erfindungsgemäß ist die Folie aus einem Stahl, insbesondere Edelstahl gebildet, wobei auf der Außenseite des bandförmigen Substrates zumindest
abschnittsweise eine erste Schicht aus Nickel oder aus einer Nickellegierung ausgebildet ist.
Die tatsächlich sichtbare und mit einem Kartenauslesegerät in Kontakt kommende Oberfläche eines Chipkartenmoduls kann demnach mit einer kostengünstigen Beschichtung geschützt werden. Nickel und Nickellegierungen haben einen ausreichend geringen Kontaktwiderstand, der über den Fertigungsprozess hinweg ausreichend stabil bleibt. Demnach ist es möglich, die Außenseite eines
Chipkartenmoduls derart zu funktionalisieren, dass der elektrische
Kontaktwiderstand konstant über alle Chargen hinweg eingestellt werden kann und im Rahmen des Fertigungsprozesses nicht ansteigt. Die Außenseite des Chipkartenmoduls kann auch als Kontaktseite bzw. Kontaktierungsseite des Chipkartenmoduls bezeichnet werden.
Des Weiteren handelt es sich bei Nickel um ein relativ günstiges Material, so dass im Vergleich zu Goldbeschichtungen erhebliche Kosten eingespart werden können.
Die Foliendicke des erfindungsgemäßen Substrates ist im Vergleich zu Dicken bekannter Folien, die auf Kupfermaterialen basieren, verringert, ohne dabei die Stabilität der aus dem Substrat hergestellten Chipkartenmodule zu
beeinträchtigen.
Vorzugsweise beträgt die Dicke der Folie aus Stahl, insbesondere Edelstahl, 15 μιτι bis 35 μιτι. Bei einer besonders bevorzugten Ausführungsform beträgt die Foliendicke ca. 20 μιτι. Unter Verwendung der aus dem bandförmigen Substrat hergestellten Chipkartenmodule kann die Gesamtdicke des Chipkartenmoduls auf ca. 200 μιτι verringert werden.
Bei einer besonders bevorzugten Ausführungsform der Erfindung ist die Folie aus einem austenitischen Edelstahl gebildet. Im Unterschied zu den im Stand der Technik üblicherweise verwendeten Kupferlegierungen weist Stahl bzw. Edelstahl bei sehr hohen Festigkeiten ein noch ausreichendes Umformvermögen auf.
Vorzugsweise handelt es sich bei dem verwendeten Stahl um hart gewalzten austenitischen Edelstahl. Unter dem Begriff Edelstahl werden nach EN 10020 legierte oder unlegierte Stähle mit besonderem Reinheitsgrad, z. B. Stähle mit einem Schwefel und Phosphorgehalt von maximal 0,025 % verstanden. Das austenitische Gefüge führt zu einem Rost und säurebeständigen Stahl,
beispielsweise nach DIN 267 Teil 11. Ein derartiger Edelstahl hat den Vorteil einer hohen Festigkeit bei gutem Umformvermögen.
Als Innenseite des bandförmigen Substrates wird die Seite des Substrates bezeichnet, deren einzelne Substrat-Einheit-Seiten zur direkten oder indirekten Kontaktierung mit einem Halbleiterchip im Zusammenhang mit dem herzustellenden Chipkartenmodul, dienen.
Als Außenseite des bandförmigen Substrates wird die Seite des Substrates definiert, die zum einen gegenüberliegend zur Innenseite ausgebildet ist und zum anderen zur Kontaktierung mit einem Auslesegerät, wie z. B. einem
Geldautomaten, dient. Die Außenseite des bandförmigen Substrates wird oftmals auch als Metallisierung des Chipkartenmoduls bezeichnet. Durch das Ausbilden einer ersten Schicht aus Nickel oder einer Nickellegierung auf der Außenseite des bandförmigen Substrates erfolgt die Kontaktierung mit einem Auslesegerät tatsächlich auf der dünnen ersten Schicht.
Auf der Innenseite des bandförmigen Substrates kann zumindest abschnittsweise eine zweite Schicht aus Nickel oder einer Nickellegierung ausgebildet sein. In einer besonders bevorzugten Ausführungsform der Erfindung ist das bandförmige Substrat vollständig mit Nickel oder einer Nickellegierung beschichtet.
In einer weiteren Ausführungsform der Erfindung kann es vorgesehen sein, dass auf der zweiten Schicht aus Nickel oder einer Nickellegierung zumindest abschnittsweise eine dritte Schicht aus Silber oder einer Silberlegierung
ausgebildet ist. Die zusätzliche Silber bzw. Silberlegierungsschicht bzw. die vorgenannte dritte Schicht dient zur verbesserten Kontaktierung des
herzustellenden Chipkartenmoduls mit dem Halbleiterchip. Vorzugsweise ist auch die dritte Schicht relativ dünn ausgebildet. Die dritte Schicht kann eine
Schichtdicke von 0,1 bis 5,0 μιτι, insbesondere von 0,5 bis 3,0 μιτι, insbesondere von 1,0 bis 2,0 μιτι, aufweisen. Die direkte oder indirekte Kontaktierung des Substrates mit einem Halbleiterchip erfolgt demnach beispielsweise auf dieser dritten Schicht aus Silber oder einer Silberlegierung
Die beschriebene Nickellegierung kann eine Nickel-Palladium-Legierung (NiPd) mit einem Palladium-Anteil von 0,1 bis 30,0 %, insbesondere von 5,0 bis 25,0 %, insbesondere von 10,0 bis 20,0 %, sein. Die vorgeschlagene Nickelschicht bzw. Nickellegierungsschicht schützt das bandförmige Substrat auf der Außenseite und wahlweise auf der Innenseite. Derartige Materialien haben einen relativ niedrigen elektrischen Kontaktwiderstand, der über den Fertigungsprozess hinweg ausreichend stabil erhalten bleibt. Die erste Schicht und/oder die zweite Schicht kann bzw. können eine Schichtdicke von 0,1 bis 5,0 μιτι, insbesondere von 0,5 bis 3,0 μιτι, insbesondere von 1,0 bis 2,0 μιτι, aufweisen. Die erste Schicht und/oder die zweite Schicht weist bzw. weisen also eine derartig geringe Schichtdicke auf, die die Gesamtdicke des herzustellenden Chipkartenmoduls nicht weiter beeinträchtigen.
Die Erfindung bezieht sich ferner auf ein Chipkartenmodul mit einer Substrat- Einheit, die eine Innenseite und eine Außenseite, die zur Innenseite
gegenüberliegend ausgebildet ist, aufweist, wobei ein Halbleiterchip direkt oder indirekt mit der Innenseite der Substrat-Einheit kontaktiert ist.
Erfindungsgemäß ist die Substrat-Einheit aus einem Stahl, insbesondere
Edelstahl, gebildet, wobei auf der Außenseite der Substrat-Einheit zumindest abschnittsweise eine erste Schicht aus Nickel oder einer Nickellegierung ausgebildet ist. Bei der Substrat-Einheit handelt es sich um eine vereinzelte Substrat-Einheit des zuvor beschriebenen bandförmigen Substrates aus einer Folie.
Die im Folgenden angegebenen Erklärungen und/oder Ausführungsformen ergeben sich demnach aus den bereits angeführten Erklärungen und/oder Ausführungsformen im Zusammenhang mit dem bandförmigen Substrat. Als Innenseite der Substrat-Einheit ist die Seite zu verstehen, die zur direkten oder indirekten Kontaktierung mit dem Halbleiterchip eines Chipkartenmoduls dient. Als Außenseite ist wiederum die Metallisierung des Chipkartenmoduls zu verstehen bzw. die Seite des Chipkartenmoduls, die zur Kontaktierung mit einem Auslesegerät dient.
Auf der Innenseite der Substrat-Einheit kann zumindest abschnittsweise eine zweite Schicht aus Nickel oder einer Nickellegierung ausgebildet sein. Demnach ist es möglich, dass die Substrat-Einheit vollständig mit einer Schicht aus Nickel oder einer Nickellegierung umgeben bzw. beschichtet ist. Bei der Nickel- Legierung kann es sich um eine Nickel-Palladium-Legierung (NiPd) mit einem Palladium-Anteil von 0,1 bis 30,0 %, insbesondere von 5,0 bis 25,0 %,
insbesondere von 10,0 bis 20,0 %, handeln.
Die erste Schicht aus Nickel oder einer Nickellegierung und/oder die zweite Schicht aus Nickel oder eine Nickellegierung kann eine Schichtdicke von 0,1 bis 5,0 μιτι, insbesondere von 0,5 bis 3,0 μιτι, insbesondere von 1,0 bis 2,0 μιτι, aufweisen.
Auf der zweiten Schicht, die auf der Innenseite der Substrat-Einheit ausgebildet ist, kann zumindest abschnittsweise eine dritte Schicht aus Silber oder einer Silberlegierung ausgebildet sein. Eine derartige weitere dritte Schicht auf der Innenseite der Substrat-Einheit dient zur verbesserten Kontaktierung des
Chipkartenmoduls bzw. der Substrat-Einheit mit einem Halbleiterchip. Die dritte Schicht kann eine Schichtdicke von 0,1 bis 5,0 μιτι, insbesondere von 0,5 bis 3,0 μιτι, insbesondere von 1,0 bis 2,0 μιτι, aufweisen.
Zusammenfassend lässt sich feststellen, dass das erfindungsgemäße
Chipkartenmodul auf denselben Gedanken wie das erfindungsgemäße Substrat beruht, nämlich darauf, auf einer Folie aus Stahl, insbesondere Edelstahl, insbesondere auf der Außenseite der Folie zumindest abschnittsweise eine Schicht aus Nickel oder einer Nickellegierung auszubilden.
Die Erfindung umfasst ferner eine elektronische Einrichtung, insbesondere eine Chipkarte, Gesundheitskarte, Bankkarte, Fahrkarte, Fahrkarte für den öffentlichen Verkehr, Hotelkarte, Ausweis, Reisepass, papierfolienartige Karte, wie
Eintrittskarte, mit einem erfindungsgemäßen Chipkartenmodul.
Die Erfindung umfasst ferner eine Dual-Interface-Karte mit einem
erfindungsgemäßen Chipkartenmodul. Dual-Interface-Karten umfassen zwei Schnittstellen, nämlich eine kontaktbehaftete Schnittstelle, sowie eine
kontaktlose, wie z. B. RFID, Schnittstelle. Bei kontaktlosen Chipkarten sind des Weiteren Transponder-Karten, wie beispielsweise Mifare oder Legic-Karten bekannt.
Im Rahmen des erfindungsgemäßen Verfahrens zur Herstellung eines
bandförmigen Substrats mit mehreren Substrat-Einheiten für die
Weiterverarbeitung zur Fertigung von Chipkartenmodulen werden in einem ersten Schritt in eine Folie aus einem Stahl, insbesondere Edelstahl, Strukturen der Substrat-Einheiten eingebracht. Anschließend wird die Folie zumindest
abschnittsweise mit Nickel oder einer Nickel-Legierung beschichtet. Vorzugsweise werden beide Seiten des flachen, bandförmigen Substrats mit Nickel oder einer Nickellegierung versehen bzw. beschichtet. In einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die mit Nickel oder einer Nickellegierung beschichtete Folie zumindest abschnittsweise auf einer Seite, insbesondere auf einer Innenseite zur direkten oder indirekten Kontaktierung mit einem Halbleiterchip, zumindest abschnittsweise mit Silber beschichtet wird.
Die Erfindung wird nachfolgend mit weiteren Einzelheiten unter Bezug auf die beigefügten schematischen Zeichnungen anhand von Ausführungsbeispielen näher erläutert.
In diesen zeigen:
Fig. la ein bandförmiges Substrat mit mehreren Substraten-Einheiten zur Herstellung von Chipkartenmodulen, wobei in dieser Ansicht die Außenseite sichtbar ist;
Fig. lb das bandförmige Substrat gemäß Fig. la mit Sicht auf die
Innenseite; und
Fig. 2 einen schematischen Schnitt durch das bandförmige Substrat gemäß Fig. la und lb.
Der in Fig. 1 dargestellte Grundaufbau des bandförmigen Substrats 10 kann im Rahmen der Erfindung verwirklicht werden. Die Erfindung ist allerdings nicht auf den in Fig. la dargestellten Grundaufbau, insbesondere die Strukturierung des bandförmigen Substrates 10 eingeschränkt. Von der Erfindung sind auch
Substrate umfasst, die mit anderen Geometrien strukturiert sind.
Das bandförmige Substrat 10 gemäß Fig. la und lb ist ein Vorprodukt, das zu einem Package oder einem Chipkartenmodul weiter verarbeitet wird. Die dargestellten Strukturen in den Fig. la und lb sind auch in den
weiterverarbeiteten Chipkarten-Modul bzw. im Endprodukt, beispielsweise einer Chipkarte oder allgemein in einer elektronischen Einrichtung, vorhanden.
Im Einzelnen ist das bandförmige Substrat 10 gemäß Fig. la wie folgt aufgebaut. Das bandförmige Substrat 10 ist aus einer flexiblen Folie 15 hergestellt. Die flexible Folie 15 ist aus hartgewalzten, austenitischen Edelstahl gebildet. Die Folie 15 weist mehrere Substrat-Einheiten 11 auf, die zur Herstellung von
Chipkartenmodulen in einem späteren Verfahrensschritt vereinzelt werden.
Die Substrat-Einheiten 11 sind jeweils identisch aufgebaut. Bei der Darstellung gemäß Fig. la handelt es sich um eine Sicht auf die Außenseite 12 des
bandförmigen Substrates 10. Die Außenseite 12 ist gegenüberliegend zu der (in Fig. lb sichtbaren) Innenseite 13 des bandförmigen Substrates 10 ausgebildet. Als Außenseite 12 des bandförmigen Substrates 10 wird die Seite des
bandförmigen Substrates 10 bezeichnet, auf deren Seite die Außenseiten 12' der Substrat-Einheiten 11 ausgebildet sind. Die Außenseiten 12' der jeweiligen Substrat-Einheiten 11 sind die Kontaktflächen bzw. Metallisierungsflächen von Chipkartenmodulen. Diese sind als gold- bis kupferartige Elemente bei
standardmäßigen Chipkarten bekannt.
Auf der Außenseite 12 des bandförmigen Substrates 10 sind Strukturen 16 der Substrat-Einheiten 11 erkennbar. Mit Hilfe der Strukturen 16 werden die einzelnen Kontaktflächen der Substrat-Einheiten 11 gebildet.
In Fig. lb ist die Innenseite 13 des bandförmigen Substrates 10 dargestellt. Auch in diesem Fall sind die einzelnen Substrat-Einheiten 11 zu erkennen. Als
Innenseite 13 des bandförmigen Substrates 10 wird die Seite des bandförmigen Substrates 10 bezeichnet, auf der die Innenseiten 13' der einzelnen Substrat- Einheiten 11 ausgebildet sind. Auf den Innenseiten 13' der jeweiligen Substrat- Einheiten 11 werden Halbleiterchips (nicht dargestellt) direkt oder indirekt kontaktiert. Eine Kontaktierung kann mit Hilfe von Bonddrähten erfolgen.
Die im Zusammenhang mit den Ausführungsbeispielen verwendete Folie ist eine Metallfolie aus einem hartgewalzten, austenitischen Edelstahl. Die Dicke der Folie beträgt 15 μιτι bis 35 μιτι, konkret ca. 20 μιτι. Dadurch kann die Gesamtdicke des Packages bzw. des Chipkartenmoduls auf bis zu 200 μιτι verringert werden.
In Fig. 2 ist eine schematische Schnittdarstellung durch das bandförmige Substrat 10 dargestellt. Das Substrat 10 umfasst die Innenseite 13 zur zumindest abschnittsweisen direkten oder indirekten Kontaktierung mit einem Halbleiterchip und die Außenseite 12, die zur Innenseite 13 gegenüberliegend und im
dargestellten Beispiel parallel ausgebildet ist. Auf der Außenseite 12 ist zumindest abschnittsweise eine erste Schicht 20 aus Nickel oder eine Nickellegierung ausgebildet.
Auch auf der dargestellten Innenseite 13 ist zumindest abschnittsweise eine zweite Schicht 21 aus Nickel oder einer Nickellegierung ausgebildet.
Bei der Nickellegierung kann es sich beispielsweise um eine Nickel-Palladium- Legierung (NiPd) mit einem Palladiumanteil von 10,0 bis 20,0 % handeln.
Die Folie 15 ist mit anderen Worten auf der gesamten Oberfläche mit einer Nickel- bzw. Nickellegierungsbeschichtung versehen. Die erste Schicht 20 und die zweite Schicht 21 weisen jeweils eine Schichtdicke, di bzw. d2 von 1,0 bis 2,0 μιτι auf.
Auf der zweiten Schicht 21 kann zumindest abschnittsweise eine dritte Schicht 22 aus Silber oder einer Silberlegierung ausgebildet sein. Bei der dritten Schicht 22 handelt es sich mit anderen Worten um die zu dem Halbleiterchip (nicht dargestellt) zugewandte Seite der Substrat-Einheit 11. Die dritte Schicht 22 weist eine Schichtdicke d3 von 1,0 bis 2,0 μιτι auf.
Wie insbesondere in der Fig. lb ersichtlich ist, ist die dritte Schicht 22 nicht vollständig auf der Innenseite 13 des bandförmigen Substrates 10 aufgebracht. Insbesondere die Förderstreifen 31 mit den Förderöffnungen 30 werden nicht mit der dritten Schicht 22 versehen. So ist es möglich Silbermaterial bzw.
Silberlegierungsmaterial einzusparen.
Bei dem erfindungsgemäßen Chipkartenmodul ist ein Halbleiterchip mit einer Substrat-Einheit 11 des bandförmigen Substrates 10 verbunden. Hierzu kann der Halbleiterchip in einer Vergussmasse eingebettet sein.
Die Herstellung eines Chipkartenmoduls unter Verwendung des bandförmigen Substrates 10 gemäß den Figuren la und lb erfolgt wie folgt: Zunächst wird ein Halbleiterchip auf einer Innenseite 13' einer Substrat-Einheit 11 aufgebraucht und direkt oder indirekt mit der Innenseite 13' verbunden. Insbesondere erfolgt die direkte oder indirekte Kontaktierung auf der dünnen dritten Schicht 22 aus Silber oder einer Silberlegierung. Beispielsweise kann dies mit Hilfe von Bonddrähten erfolgen. Danach werden der Halbleiterchip und die Bonddrähte fixiert, in dem eine Moldmasse bzw. Vergussmasse, beispielsweise ein Epoxidharz, aufgetragen wird. Nach dem Aushärten der Vergussmasse ist diese mit der jeweiligen
Substrat-Einheit 11 fest verbunden.
Anschließend kann ein elektronisches Freistanzen des Aufbaus erfolgen.
Anschließend erfolgt eine Funktionsprüfung, um fehlerhafte Module aussortieren zu können. Danach werden die Chipkartenmodule aus der Folie 15
herausgetrennt, indem beispielsweise Stege zwischen den einzelnen Substrat- Einheiten 11 entfernt werden. Die so hergestellten Chipkartenmodule können anschließend verbaut werden.
Beim Verfahren zur Herstellung eines bandförmigen Substrates 10 mit mehreren Substrat-Einheiten 11 für die Weiterverarbeitung zur Fertigung von
Chipkartenmodulen wird die Folie 15 auf Edelstahl zunächst mit den Strukturen 16 der Substrateinheiten 11 versehen. Anschließend wird die Folie 15 galvanisch mit der ersten Schicht 20 und der zweiten Schicht 21 aus Nickel oder einer Nickellegierung beschichtet.
Die mit Nickel oder einer Nickellegierung beschichtete Folie 15 wird anschließend zumindest abschnittsweise auf der Innenseite 13 mit einer dritten Schicht 22 aus Silber oder einer Silberlegierung beschichtet.
Die beschriebenen Substrat-Einheiten 11 bzw. die mit Hilfe der Substrat-Einheiten 11 herstellbaren Chipkartenmodule eignen sich besonders für elektronische Einrichtungen wie Chipkarten. Insbesondere wird in diesem Zusammenhang auf Dual-Interface-Karten verwiesen.
Bezugszeichenliste
10 bandförmiges Substrat
11 Substrat-Einheit
12 Außenseite Substrat
12' Außenseite Substrat-Einheit
13 Innenseite Substrat
13' Innenseite Substrat-Einheit
15 Folie Struktur
erste Schicht zweite Schicht dritte Schicht Förderöffnung Förderstreifen
Dicke erste Schicht Dicke zweite Schicht Dicke dritte Schicht

Claims

Ansprüche
1. Bandförmiges Substrat (10) aus einer Folie (15) mit mehreren Substrat- Einheiten (11) zur Herstellung von Chipkartenmodulen, wobei das Substrat (10) eine Innenseite (13) zur zumindest abschnittsweisen direkten oder indirekten Kontaktierung mit einem Halbleiterchip und eine Außenseite (12), die zur Innenseite (13) gegenüberliegend ausgebildet ist, aufweist, d a d u rc h g e ke n n ze i c h n et, dass
die Folie (15) aus einem Stahl, insbesondere Edelstahl, gebildet ist und auf der Außenseite (12) zumindest abschnittsweise eine erste Schicht (20) aus Nickel oder einer Nickellegierung ausgebildet ist.
2. Substrat (10) nach Anspruch 1,
d a d u rc h g e ke n n ze i c h n et, dass
auf der Innenseite (13) zumindest abschnittsweise eine zweite Schicht (21) aus Nickel oder einer Nickellegierung ausgebildet ist.
3. Substrat (10) nach Anspruch 1 oder 2,
d a d u rc h g e ke n n ze i c h n et, dass
die Nickellegierung eine Nickel-Palladium-Legierung (NiPd) mit einem Palladiumanteil von 0,1 - 30,0 %, insbesondere von 5,0 - 25,0 %, insbesondere von 10,0 - 20,0 %, ist.
4. Substrat nach einem der vorangegangenen Ansprüche, insbesondere nach Anspruch 2 oder 3,
d a d u rc h g e ke n n ze i c h n et, dass
die erste Schicht (20) und/oder die zweite Schicht (21) eine Schichtdicke (di; d2) von 0,1 - 5,0 μιτι, insbesondere von 0,5 - 3,0 μιτι, insbesondere von 1,0 - 2,0 μιτι, aufweist.
5. Substrat nach einem der Ansprüche 2 bis 4,
d a d u rc h g e ke n n ze i c h n et, dass
auf der zweiten Schicht (21) zumindest abschnittsweise eine dritte Schicht (22) aus Silber oder einer Silberlegierung ausgebildet ist.
6. Substrat nach Anspruch 5, d a d u rc h g e ke n n ze i c h n et, dass
die dritte Schicht (22) eine Schichtdicke (d3) von 0,1 - 5,0 μιτι,
insbesondere von 0,5 - 3,0 μιτι, insbesondere von 1,0 - 2,0 μιτι, aufweist.
7. Chipkartenmodul mit einer Substrat-Einheit (11), die eine Innenseite (13λ) und eine Außenseite (12λ), die zur Innenseite (13λ) gegenüberliegend ausgebildet ist, aufweist, wobei ein Halbleiterchip direkt oder indirekt mit der Innenseite (13λ) kontaktiert ist,
d a d u rc h g e ke n n ze i c h n et, dass
die Substrat-Einheit (11) aus einem Stahl, insbesondere Edelstahl, gebildet ist und auf der Außenseite (12λ) zumindest abschnittsweise eine erste Schicht (21) aus Nickel oder einer Nickellegierung ausgebildet ist.
8. Chipkartenmodul nach Anspruch 7,
d a d u rc h g e ke n n ze i c h n et, dass
auf der Innenseite (13λ) zumindest abschnittsweise eine zweite Schicht
(21) aus Nickel oder einer Nickellegierung ausgebildet ist.
9. Chipkartenmodul nach Anspruch 7 oder 8,
d a d u rc h g e ke n n ze i c h n et, dass
die Nickellegierung eine Nickel-Palladium-Legierung (NiPd) mit einem Palladiumanteil von 0,1 - 30,0 %, insbesondere von 5,0 - 25,0 %, insbesondere von 10,0 - 20,0 %, ist.
10. Chipkartenmodul nach einem der Ansprüche 7 bis 9, insbesondere nach Anspruch 8 oder 9,
d a d u rc h g e ke n n ze i c h n et, dass
die erste Schicht (20) und/oder die zweite Schicht (21) eine Schichtdicke (di; d2) von 0,1 - 5,0 μιτι, insbesondere von 0,5 - 3 μιτι, insbesondere von 1,0 - 2,0 μιτι, aufweist.
11. Chipkartenmodul nach einem der Ansprüche 8 bis 10,
d a d u rc h g e ke n n ze i c h n et, dass
auf der zweiten Schicht (21) zumindest abschnittsweise eine dritte Schicht
(22) aus Silber oder einer Silberlegierung ausgebildet ist.
12. Chipkartenmodul nach Anspruch 11, d a d u rc h g e ke n n ze i c h n et, dass
die dritte Schicht (22) eine Schichtdicke (d3) von 0,1 - 5,0 μιτι,
insbesondere von 0,5 - 3 μιτι, insbesondere von 1,0 - 2,0 μιτι, aufweist.
13. Elektronische Einrichtung, insbesondere Chipkarte, Gesundheitskarte,
Bankkarte, Fahrkarte für den öffentlichen Verkehr, Hotelkarte, Ausweis, Reisepass, papierfolienartige Karte, wie Eintrittskarte, mit einem
Chipkartenmodul nach einem der Ansprüche 7 bis 12.
14. Dual-Interface-Karte mit einem Chipkartenmodul nach einem der
Ansprüche 7 bis 12.
15. Verfahren zur Herstellung eines bandförmigen Substrates (10) mit
mehreren Substrat-Einheiten (11) für die Weiterverarbeitung zur Fertigung von Chipkartenmodulen, bei dem in eine Folie (15) aus einem Stahl, insbesondere Edelstahl, Strukturen (16) der Substrat-Einheiten (11) eingebracht werden und die Folie (15) anschließend, vorzugsweise vollständig, galvanisch mit Nickel oder einer Nickellegierung beschichtet wird.
16. Verfahren nach Anspruch 15,
d a d u rc h g e ke n n ze i c h n et, dass
die mit Nickel oder einer Nickellegierung beschichtete Folie (15) zumindest abschnittsweise auf einer Seite, insbesondere auf einer Innenseite (13) zur direkten oder indirekten Kontaktierung mit einem Halbleiterchip, zumindest abschnittsweise mit Silber oder einer Silberlegierung beschichtet wird.
PCT/EP2016/053358 2015-02-20 2016-02-17 Bandförmiges substrat zur herstellung von chipkartenmodulen WO2016131870A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201680010850.7A CN107408220B (zh) 2015-02-20 2016-02-17 用于制造芯片卡模块的带状衬底
US15/552,300 US10176420B2 (en) 2015-02-20 2016-02-17 Strip-type substrate for producing chip card modules
JP2017543972A JP2018512501A (ja) 2015-02-20 2016-02-17 チップカードモジュールを製造するための帯状の基板
EP16704842.0A EP3259709A1 (de) 2015-02-20 2016-02-17 Bandförmiges substrat zur herstellung von chipkartenmodulen

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015102453.5A DE102015102453A1 (de) 2015-02-20 2015-02-20 Bandförmiges Substrat zur Herstellung von Chipkartenmodulen, Chipkartenmodul, elektronische Einrichtung mit einem derartigen Chipkartenmodul und Verfahren zur Herstellung eines Substrates
DE102015102453.5 2015-02-20

Publications (1)

Publication Number Publication Date
WO2016131870A1 true WO2016131870A1 (de) 2016-08-25

Family

ID=55361501

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2016/053358 WO2016131870A1 (de) 2015-02-20 2016-02-17 Bandförmiges substrat zur herstellung von chipkartenmodulen

Country Status (7)

Country Link
US (1) US10176420B2 (de)
EP (1) EP3259709A1 (de)
JP (1) JP2018512501A (de)
CN (1) CN107408220B (de)
DE (1) DE102015102453A1 (de)
TW (1) TWI625675B (de)
WO (1) WO2016131870A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018005348A1 (de) * 2018-07-05 2020-01-09 Dr.-Ing. Max Schlötter GmbH & Co KG Silberelektrolyt zur Abscheidung von Dispersions-Silberschichten und Kontaktoberflächen mit Dispersions-Silberschichten
DE102021118820A1 (de) 2021-07-21 2023-01-26 Umicore Galvanotechnik Gmbh Silber-Elektrolyt

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4961105A (en) * 1986-02-06 1990-10-02 Hitachi Maxell, Ltd Arrangement of a semiconductor device for use in a card
DE19618103A1 (de) * 1996-05-06 1997-11-13 Siemens Ag Chipkartenmodul mit Beschichtung aus leitfähigem Kunststoff und Verfahren zu dessen Herstellung
US5740606A (en) * 1995-11-03 1998-04-21 Schlumberger Industries Method of manufacturing a set of electronic modules for electronic memory cards
JP2000251043A (ja) * 1999-02-26 2000-09-14 Ibiden Co Ltd Icカードおよびicカード用端子板
US20040069060A1 (en) * 2002-10-11 2004-04-15 Leon Bogdanov Lead frame for automotive electronics
US20090085232A1 (en) * 2007-09-28 2009-04-02 Ong King Hoo Method of reducing memory card edge roughness by edge coating
DE102013105729A1 (de) * 2013-06-04 2014-12-04 Infineon Technologies Ag Chipkartenmodul und Verfahren zur Herstellung eines Chipkartenmoduls
DE102014109771A1 (de) * 2013-07-12 2015-01-15 Infineon Technologies Austria Ag Mehrchipvorrichtung
WO2015197386A1 (de) * 2014-06-25 2015-12-30 Heraeus Deutschland Gmbh Bandförmiges substrat zur herstellung von chipträgern, elektronisches modul mit einem solchen chipträger, elektronische einrichtung mit einem solchen modul und verfahren zur herstellung eines substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120405A (ja) * 1992-10-05 1994-04-28 Daido Steel Co Ltd リードフレーム材及びその製造方法
JP3907461B2 (ja) 2001-12-03 2007-04-18 シャープ株式会社 半導体モジュールの製造方法
JP2004013855A (ja) * 2002-06-11 2004-01-15 Sony Corp デュアルインターフェースカードおよびその製造方法
TW565916B (en) 2002-06-20 2003-12-11 Ist Internat Semiconductor Tec Chip module for a smart card and method of making the same
JP4357885B2 (ja) * 2003-06-17 2009-11-04 大日本印刷株式会社 Icカードモジュール用のメタルサブストレート部材とicカードモジュールの作製方法
US7391116B2 (en) * 2003-10-14 2008-06-24 Gbc Metals, Llc Fretting and whisker resistant coating system and method
DE102008001738A1 (de) * 2008-05-14 2009-11-26 Robert Bosch Gmbh Verfahren zur Herstellung von Chips
US8138429B2 (en) 2008-12-17 2012-03-20 3M Innovative Properties Company Electromagnetic shielding article
WO2011049128A1 (ja) * 2009-10-20 2011-04-28 ローム株式会社 半導体装置および半導体装置の製造方法
US20130206841A1 (en) * 2011-08-17 2013-08-15 Geoffrey Ian Cairns Apparatus and methods for securing data in a multilayered foil laminate incorporating faraday pouch properties and retrieving the data by removal of part or the entire faraday pouch for exposure of data for retrieval by NFC or RFID systems.
DE102012103583B4 (de) 2012-02-29 2017-06-22 Heraeus Deutschland GmbH & Co. KG Substrat mit vergrößerter Chipinsel und Verfahren zu dessen Herstellung
TW201415966A (zh) 2012-10-05 2014-04-16 Amb Technology Co Ltd 印刷線路板(pcb)之盲孔導通結構及其製法
JP6125332B2 (ja) 2013-05-31 2017-05-10 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4961105A (en) * 1986-02-06 1990-10-02 Hitachi Maxell, Ltd Arrangement of a semiconductor device for use in a card
US5740606A (en) * 1995-11-03 1998-04-21 Schlumberger Industries Method of manufacturing a set of electronic modules for electronic memory cards
DE19618103A1 (de) * 1996-05-06 1997-11-13 Siemens Ag Chipkartenmodul mit Beschichtung aus leitfähigem Kunststoff und Verfahren zu dessen Herstellung
JP2000251043A (ja) * 1999-02-26 2000-09-14 Ibiden Co Ltd Icカードおよびicカード用端子板
US20040069060A1 (en) * 2002-10-11 2004-04-15 Leon Bogdanov Lead frame for automotive electronics
US20090085232A1 (en) * 2007-09-28 2009-04-02 Ong King Hoo Method of reducing memory card edge roughness by edge coating
DE102013105729A1 (de) * 2013-06-04 2014-12-04 Infineon Technologies Ag Chipkartenmodul und Verfahren zur Herstellung eines Chipkartenmoduls
DE102014109771A1 (de) * 2013-07-12 2015-01-15 Infineon Technologies Austria Ag Mehrchipvorrichtung
WO2015197386A1 (de) * 2014-06-25 2015-12-30 Heraeus Deutschland Gmbh Bandförmiges substrat zur herstellung von chipträgern, elektronisches modul mit einem solchen chipträger, elektronische einrichtung mit einem solchen modul und verfahren zur herstellung eines substrates

Also Published As

Publication number Publication date
US10176420B2 (en) 2019-01-08
CN107408220A (zh) 2017-11-28
DE102015102453A1 (de) 2016-08-25
TW201643778A (zh) 2016-12-16
JP2018512501A (ja) 2018-05-17
EP3259709A1 (de) 2017-12-27
TWI625675B (zh) 2018-06-01
CN107408220B (zh) 2020-08-28
US20180039875A1 (en) 2018-02-08

Similar Documents

Publication Publication Date Title
EP0978093B1 (de) Chipkarte, verfahren zur herstellung einer chipkarte und halbleiterchip zur verwendung in einer chipkarte
EP1271399B1 (de) Datenträger mit integriertem Schaltkreis
DE60036103T2 (de) Verfahren zur herstellung einer kontaktlosen hybriden chipkarte mit einem antennenträger aus fasermaterial
DE102005058101B4 (de) Chipkarte und Verfahren zur Herstellung einer Chipkarte
DE10197008B4 (de) Verfahren zur Herstellung einer Materialbahn, Materialbahn mit intelligenten Etiketten, Verfahren zur Herstellung einer Trägerbahn und Bauteil für ein intelligentes Etikett
DE102009005570B4 (de) Verfahren zum Herstellen einer Antenne auf einem Substrat
DE102014107299B4 (de) Chipkartenmodul, Chipkarte, und Verfahren zum Herstellen eines Chipkartenmoduls
EP0859993B1 (de) Chipmodul
WO1991001533A1 (de) Trägerelement mit wenigstens einem integrierten schaltkreis, insbesondere zum einbau in chip-karten
CH663115A5 (de) Traegerelement mit einem einen integrierten schaltkreis aufweisenden halbleiterplaettchen zum einbau in einen datentraeger, insbesondere in eine ausweiskarte.
WO2001075788A1 (de) Herstellungsverfahren für laminierte chipkarten
EP1428260B1 (de) Nicht-leitendes, ein band oder einen nutzen bildendes substrat, auf dem eine vielzahl von trägerelementen ausgebildet ist
DE19543427C2 (de) Chipmodul, insbesondere zum Einbau in eine Chipkarte
WO2016131870A1 (de) Bandförmiges substrat zur herstellung von chipkartenmodulen
DE102008035522A1 (de) Verfahren zur Herstellung einer Vorrichtung zur drahtlosen Kommunikation bzw. eines Prelaminats für eine solche Vorrichtung
DE602004004647T2 (de) Verfahren zum zusammenbauen eines elektronischen komponent auf einem substrat
DE102014101408B4 (de) Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
DE60004844T2 (de) Verfahren zur herstellung einer kontaktlosen karte
DE102015105119A1 (de) Chipkartensubstrat und verfahren zur herstellung eines chipkartensubstrats
EP0852774B1 (de) Chipmodul
DE102014108916B4 (de) Bandförmiges Substrat zur Herstellung von Chipträgern, elektronisches Modul mit einem solchen Chipträger, elektronische Einrichtung mit einem solchen Modul und Verfahren zur Herstellung eines Substrates
EP1924960B1 (de) Chipmodul sowie verfahren zur herstellung eines chipmoduls
DE10107072B4 (de) Verfahren zur Herstellung einer Chipkarte
DE102007028357A1 (de) Transponderkarte
DE102005013500A1 (de) Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16704842

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017543972

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15552300

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

REEP Request for entry into the european phase

Ref document number: 2016704842

Country of ref document: EP