WO2016114170A1 - プローブカードおよびこのプローブカードが備える積層配線基板 - Google Patents

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resin
plane electrode
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竹村　忠治
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Murata Manufacturing Co Ltd
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Murata Manufacturing Co Ltd
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a probe card used for electrical inspection of an object to be inspected and a laminated wiring board provided in the probe card.
  • a ceramic multilayer substrate is widely used as a substrate for forming a connection wiring between an external electrode of a mother substrate and a probe pin.
  • the number of terminals and the pitch of terminals have been reduced, so that some layers of a ceramic multilayer substrate can be easily formed with polyimide or the like.
  • a laminated wiring board replaced with a resin layer is used.
  • a plurality of surface electrodes 103 connected to the probe pins are formed on the upper surface of the multilayer wiring substrate 100 at a narrow pitch.
  • a plurality of back surface electrodes 104 are formed on the lower surface of the multilayer wiring substrate 100 so as to correspond to the front surface electrodes 103 and are respectively connected to the corresponding front surface electrodes 103.
  • Each back electrode 104 is provided for connection with a mother substrate.
  • a rewiring structure is formed inside the resin laminate 102 and the ceramic laminate 101 so that the pitch between the adjacent back surface electrodes 104 is wider than the pitch between the adjacent front surface electrodes 103.
  • the resin laminate 102 closer to the surface electrode 103 it is necessary to make the wiring formed in the inside thin and to reduce the distance between adjacent wirings. It is composed of a resin layer 102a made of polyimide or the like that can form an appropriate wiring.
  • the ceramic laminate 101 that has a relatively large space for wiring formation is composed of the ceramic layer 101a having higher rigidity than the resin layer 102a and having a linear expansion coefficient close to that of an inspection medium such as an IC wafer. Yes.
  • the wiring pattern formed on the resin laminate 102 is fine, while the wiring resistance is high. Therefore, conventionally, in order to reduce the wiring resistance of a wiring pattern through which a large current flows, a plate-like electrode (so-called solid electrode) having a large area may be provided in a part of the wiring pattern.
  • an electrode having a large area such as a solid electrode, is disposed directly below the surface electrode 103 connected to the probe pin, and both are connected to the via. If the connection is made via an interlayer connection conductor such as a conductor, the stress when the probe pin is pressed against the surface electrode 103 may act directly on the solid electrode, and the solid electrode may peel from the resin layer 102a.
  • the present invention has been made in view of the above-described problems, and in a laminated wiring board for a probe card having a laminate of resin layers, a flat electrode having a large area (so-called solid electrode) provided to reduce wiring resistance. ) Is prevented from peeling from the resin layer.
  • a laminated wiring board for a probe card includes a core substrate, a plurality of resin layers, and a plurality of wiring layers, and the resin layers and the wiring layers are alternately laminated.
  • a resin laminate laminated on the core substrate, a probe pin connection pad electrode provided on the resin layer located on the outermost layer of the resin laminate, and an inner layer of the resin laminate A planar first in-plane electrode provided in a predetermined wiring layer, and a connection wiring for connecting the pad electrode and the first in-plane electrode, the pad electrode and the first in-plane electrode;
  • a plurality of resin layers are arranged between the plurality of resin layers, and the connection wiring includes a plurality of through conductors for interlayer connection provided in each of the resin layers between the pad electrode and the first in-plane electrode.
  • a plane in the line electrode provided on the layer, at least one of the plurality of through conductors is characterized in that it is arranged offset so as not to overlap with the pad electrode in plan view.
  • connection wiring since at least one of the plurality of through conductors included in the connection wiring is arranged so as not to overlap the pad electrode in plan view, the first from the probe pin when inspecting the inspection object.
  • the stress acting on the in-plane electrode can be reduced, and thereby the peeling of the first in-plane electrode from the resin layer can be reduced.
  • connection wiring may include a branch wiring that branches in the middle of a path from the pad electrode to the first in-plane electrode, and the branch wiring may be connected to the first in-plane electrode. If it does in this way, since the wiring resistance as the whole connection wiring which connects a pad electrode and the 1st in-plane electrode can be lowered
  • a flat plate-like second in-plane electrode may be provided on the wiring layer disposed between the pad electrode and the first in-plane electrode.
  • the first in-plane electrode may be arranged so as to be shifted so as not to overlap the pad electrode in plan view.
  • the region directly under the pad electrode is greatly affected by stress from the probe pin and heat generated when the probe card is used. Therefore, by shifting the first in-plane electrode from the pad electrode, it is possible to suppress these influences, and therefore it is possible to reduce peeling of the first in-plane electrode from the resin layer.
  • the first in-plane electrode may be provided with a first through hole at a position overlapping the pad electrode in plan view.
  • the first through hole As described above, by forming the electrode non-formation region by the first through hole directly under the pad electrode, the stress acting on the first in-plane electrode when the probe pin is pressed against the object to be inspected is relieved. Therefore, peeling of the first in-plane electrode from the resin layer can be reduced.
  • the resin of the resin layer located in the upper and lower sides of the first in-plane electrode enters the first through hole, and the two are in close contact with each other. Since the adhesion strength between the resin layers is stronger than the adhesion strength between the first in-plane electrode and the resin layer, providing the first through hole can reinforce the adhesion between the first in-plane electrode and the resin layer. it can.
  • first in-plane electrode may further be provided with a second through hole at a position different from the first through hole.
  • the close contact between the first in-plane electrode and the resin layer is further reinforced by the second through-hole, peeling of the first in-plane electrode from the resin layer can be further reduced.
  • the above-described multilayer wiring board for probe cards may be used for a probe card for performing an electrical inspection of an object to be inspected.
  • the connection wiring since the pad electrode and the flat first in-plane electrode are connected by the connection wiring, the wiring resistance of the wiring line including the connection wiring and the first in-plane electrode can be reduced.
  • the first in-plane electrode since at least one of the plurality of through conductors included in the connection wiring is arranged so as not to overlap the pad electrode in a plan view, the first in-plane electrode is removed from the probe pin when inspecting the inspection object. The stress acting on the first in-plane electrode can be reduced from the resin layer.
  • FIGS. 1 is a cross-sectional view of the probe card 1
  • FIG. 2 is a diagram for explaining the connection wiring CL of FIG. 1
  • FIG. 3 is a plan view of the multilayer wiring board 3a of FIG.
  • a probe card 1 As shown in FIG. 1, a probe card 1 according to this embodiment includes a mother board 2, a multilayer wiring board 3a mounted on one main surface of the mother board 2, and a plurality of wiring boards connected to the multilayer wiring board 3a.
  • the probe head 4 that supports the probe pins 5, 5 a, and 5 b and the cover body 21 that fixes the probe head 4 are used, for example, for electrical inspection of an inspection object 50 such as a semiconductor element.
  • the mother substrate 2 has a plurality of mounting electrodes 6 for mounting the multilayer wiring board 3a on one main surface, and a plurality of external electrodes 7 for external connection formed on the other main surface.
  • each mounting electrode 6 is connected to a predetermined external electrode 7 by a wiring electrode 30 or a via conductor 31 formed inside the mother substrate.
  • the mother substrate 2 is made of, for example, glass epoxy resin.
  • the probe head 4 that holds the probe pins 5, 5 a, 5 b is fixed to a cover body 21 that is fixed to the mother board 2.
  • the laminated wiring board 3 a includes a core substrate 8 disposed on the mother substrate 2 side, and a resin laminate 9 laminated on the core substrate 8.
  • the core substrate 8 includes a plurality (three layers in this embodiment) of ceramic layers 8a and a plurality of wiring layers 8b.
  • the ceramic layers 8a and the wiring layers 8b are alternately stacked.
  • Each ceramic layer 8a may be formed of various ceramics such as a low-temperature co-fired ceramic (LTCC) mainly composed of a ceramic (for example, alumina) containing borosilicate glass and a high-temperature fired ceramic (HTCC). it can.
  • LTCC low-temperature co-fired ceramic
  • HTCC high-temperature fired ceramic
  • the resin laminate 9 has a plurality of resin layers 9a and a plurality of wiring layers 9b.
  • the resin layers 9a and the wiring layers 9b are alternately laminated.
  • Each resin layer 9a is formed of a resin such as polyimide, for example.
  • Each ceramic layer 8a is formed with a plurality of via conductors 15 that connect the wiring electrodes 14 formed in different wiring layers 8b.
  • Each via conductor 15 and each wiring electrode 14 are each formed of a metal such as Cu, Ag, or Al.
  • the wiring electrode 14 formed on the wiring layer 8b can be formed by, for example, screen printing using a conductive paste containing the metal (Cu, Ag, Al, etc.).
  • a plurality of external connection electrodes 10 for mounting on the mother substrate 2 are formed on the main surface of the core substrate 8 opposite to the resin laminate 9, and each of these external connection electrodes 10 is formed on the mother substrate 2. Each is connected to a predetermined mounting electrode 6 with solder.
  • These external connection electrodes 10 are made of, for example, a metal such as Cu, Ag, or Al.
  • Various wiring electrodes 16, 16 a and 16 b are formed on each wiring layer 9 b of the resin laminate 9.
  • a plurality of pad electrodes 11, 11 a, 11 b connected to predetermined probe pins 5, 5 a, 5 b are formed on the resin layer 9 a located on the outermost layer of the resin laminate 9.
  • wiring electrodes 16, 16a, 16b formed in different wiring layers 9b, each pad electrode 11, 11a, 11b and wiring electrodes 16, 16b in the resin laminate 9 are provided in each resin layer 9a.
  • a plurality of via conductors 17, 17a, 17b to be connected are formed.
  • an insulating coating film 18 for protecting the surface of the resin laminate 9 is laminated on the uppermost resin layer 9a.
  • the insulating coating film 18 is laminated on the uppermost resin layer 9a with the pad electrodes 11, 11a, 11b exposed.
  • the insulating coating film 18 is made of polyimide, like the resin layer 9a.
  • each wiring electrode 16, 16a, 16b for example, a Ti film as a base electrode is formed on the main surface of a predetermined resin layer 9a by sputtering or the like, and a Cu film is similarly formed on the Ti film by sputtering or the like. . And it can form by forming a Cu film
  • Each of the pad electrodes 11a to 11e is composed of, for example, a base electrode 12 formed of Cu or the like, and a surface electrode 13 formed by applying Ni / Au plating on the base electrode 12.
  • each via conductor 17, 17a, 17b formed in the resin laminate 9 is formed simultaneously with each wiring electrode 16, 16a, 16b in the via hole after the via hole is formed. Is formed.
  • each pad electrode 11, 11 a, 11 b is electrically connected to a predetermined external electrode 7 formed on the other main surface of the mother substrate 2.
  • the pad electrodes 11, 11 a, 11 b are respectively connected to wiring electrodes 16, 16 a, 16 b and via conductors 17, 17 a, 17 b formed on the resin laminate 9, a core substrate.
  • 8 is connected to a predetermined external electrode 7 via the wiring electrode 14 and the via conductor 15 formed in 8, and the wiring electrode 30 and the via conductor 31 formed in the mother substrate 2.
  • each wiring electrode 14 formed on the core substrate 8 is formed by screen printing or the like, it becomes a thick film pattern.
  • each wiring electrode 16, 16a, 16b formed on the resin laminate 9 is formed into a thin film pattern by sputtering or the like. Further, as the pad electrodes 11, 11a, 11b are narrowed, some of the wiring electrodes 16, 16b are thinned by photolithography. Therefore, the wiring electrodes 16 and 16 b formed thin and thin have higher wiring resistance than the wiring electrodes 14 formed on the core substrate 8.
  • a flat plate-like first in-plane electrode 16a (so-called “so-called”) is provided in the wiring path in the resin laminate 9 connected to the power supply probe pins 5a and 5b through which a relatively large current flows.
  • a solid electrode In the present embodiment, the first in-plane electrode 16a is a solid electrode for power supply wiring.
  • the first in-plane electrode 16a is the lowermost wiring layer 9b (the wiring disposed between the second resin layer 9a and the third resin layer 9a from the top). Provided in layer 9b). Between these pad electrodes 11a and 11b and the first in-plane electrode 16a, two resin layers 9a and one wiring layer 9b are interposed, and a plurality of via conductors 17a provided in each of the resin layers 9a. , 17b and the wiring electrode 16b provided on the wiring layer 9b form two connection wirings CL for connecting the pad electrodes 11a, 11b and the first in-plane electrode 16a.
  • the linear expansion coefficient is different between the wiring electrodes 16, 16a, 16b formed on the resin laminate 9 and the resin layer 9a, in particular, a solid electrode having a large area, such as the first in-plane electrode 16a. It is easy to peel off from the resin layer 9a due to heat generated when the probe card 1 is used. Further, since the probe pins 5a to 5e are frequently pressed against the object to be inspected when the probe card 1 is used, if the stress at this time acts on the first in-plane electrode 16a, the peeling from the resin layer 9a is promoted. There is a risk. Therefore, in this embodiment, the structure of the connection wiring CL is devised in order to reduce the peeling of the first in-plane electrode 16a from the resin layer 9a.
  • the pad electrode 11a will be described as an example.
  • the connection wiring CL is provided through the uppermost resin layer 9a, and the upper end surface is connected to the power supply pad electrode 11a.
  • the wiring electrode 16b is formed on a wiring layer 9b sandwiched between resin layers 9a provided with both via conductors 17a and 17b.
  • connection wiring CL connecting the other pad electrode 11b and the first in-plane electrode 16a has the same configuration. According to this configuration, the probe pins 5, 5 a, and 5 b are pressed against the inspection object 50 at the time of inspection, as compared with the configuration in which the pad electrode 11 a and the first in-plane electrode 16 a are linearly connected by the via conductor.
  • each of the two via conductors 17a and 17b constituting the connection wiring CL corresponds to the “through conductor” of the present invention
  • the wiring electrode 16b connecting both the via conductors 17a and 17b corresponds to the “in-plane line” of the present invention.
  • the resin layer 9a interposed between the pad electrode 11a and the first in-plane electrode 16a may be two or more layers.
  • the connection wiring CL is configured to have via conductors by the number of the resin layers 9a interposed therebetween.
  • at least one of the via conductors is pad electrode 11a in plan view. It may be shifted so that it does not overlap.
  • one via conductor 17b of the two via conductors 17a and 17b included in the connection wiring CL is disposed so as not to overlap the pad electrode 11a in plan view.
  • the stress acting on the first in-plane electrode 16a from the probe pins 5, 5a, 5b can be reduced. Therefore, peeling of the first in-plane electrode 16a from the resin layer 9a can be reduced.
  • the via conductor 17b which is a portion connected to the first in-plane electrode 16a of the connection wiring CL, is drawn out by the wiring electrode 16 and is disposed so as not to overlap the pad electrode 11a in plan view. The temperature rise at the connection portion between the first in-plane electrode 16a and the via conductor 17b can be reduced.
  • FIGS. 4 is a cross-sectional view of the multilayer wiring board 3b
  • FIG. 5 is a diagram for explaining the connection wiring CL1
  • FIG. 6 is a plan view of the multilayer wiring board 3b.
  • the laminated wiring board 3b according to this embodiment differs from the laminated wiring board 3a of the first embodiment described with reference to FIGS. 1 to 3 in that two connection wirings are provided as shown in FIGS.
  • Each CL1 has a branch line CLa branched in the middle of a path from the pad electrodes 11a and 11b to the first in-plane electrode 16a, and the branch line CLa is also connected to the first in-plane electrode 16a.
  • description thereof is omitted by attaching the same reference numerals.
  • the connection wiring CL1 includes a via conductor 17a provided in the uppermost resin layer 9a and a resin layer one layer below the via conductor 17a. 9a and two via conductors 17b respectively connected to the first in-plane electrode 16a, and a wiring electrode 16c connecting the upper layer via conductor 17a and the lower layer via conductor 17b.
  • the wiring electrode 16c includes a wiring path 16c1 connecting one of the upper via conductor 17a and the lower via conductor 17b, and the upper via conductor 17a and the lower via conductor 17b. And a wiring path 16c2 connecting the other of the two.
  • a branch wiring CLa is formed by the wiring path 16c2 and the other via conductor 17b.
  • the lower via conductors 17b are arranged so as not to overlap the pad electrode 11a in plan view, like the multilayer wiring board 3a of the first embodiment.
  • the connection wiring CL1 connected to the pad electrode 11b has the same configuration.
  • the number of paths connecting the pad electrodes 11a and 11b and the first in-plane electrode 16a is increased, so that the wiring resistance of the connection wiring CL1 as a whole can be reduced.
  • FIG. 7 is a cross-sectional view of the multilayer wiring board 3b.
  • the laminated wiring board 3c according to this embodiment differs from the laminated wiring board 3b of the second embodiment described with reference to FIGS. 4 to 6 in that each pad electrode 11, 11a, 11b and the first in-plane electrode 16a, the resin layer 9a and the wiring layer 9b are increased by one layer, and between each pad electrode 11, 11a, 11b and the first in-plane electrode 16a. This is that a flat ground electrode 16d is provided on the arranged wiring layer 9b. Since other configurations are the same as those of the multilayer wiring board 3b of the second embodiment, the description thereof is omitted by giving the same reference numerals.
  • a ground electrode 16d (corresponding to the “second in-plane electrode” of the present invention) is provided as a ground wiring electrode for grounding on the wiring layer 9b one layer above the first in-plane electrode 16a.
  • the heat generated when the probe card 1 is used heat transmitted from the probe pins 5, 5a, 5b
  • the ground electrode 16d is also transmitted to the ground electrode 16d, thereby reducing the influence of heat on the first in-plane electrode 16a. Therefore, peeling of the first in-plane electrode 16a from the resin layer 9a can be reduced.
  • FIG. 8 is a plan view of the laminated wiring board 3d.
  • the laminated wiring board 3d according to this embodiment is different from the laminated wiring board 3b of the second embodiment described with reference to FIGS. 4 to 6, except that the first in-plane electrode 16a is as shown in FIG. In the plan view, the pad electrodes 11, 11a, 11b are arranged so as not to overlap each other. Since other configurations are the same as those of the multilayer wiring board 3b of the second embodiment, the description thereof is omitted by giving the same reference numerals.
  • the first in-plane electrode 16a is arranged at the peripheral portion (in this embodiment, L-shaped) of the resin layer 9a, avoiding the central portion where the pad electrodes 11, 11a, 11b are formed. In the region immediately below the pad electrodes 11, 11a, 11b, it is easily affected by heat generated during inspection and stress from the probe pins 5, 5a, 5b. Therefore, by disposing the first in-plane electrode 16a in a plan view from the pad electrodes 11, 11a, 11b, the influence of the heat and stress described above can be suppressed, and therefore the resin layer of the first in-plane electrode 16a. Peeling from 9a can be further reduced.
  • FIG. 9 is a plan view of the multilayer wiring board 3e. In FIG. 9, some via conductors 17 and 17a are not shown.
  • the difference between the laminated wiring board 3e according to this embodiment and the laminated wiring board 3d of the fourth embodiment described with reference to FIG. 8 is that the shape of the first in-plane electrode 16a is different. Since other configurations are the same as those of the laminated wiring board 3d of the fourth embodiment, the description thereof is omitted by giving the same reference numerals.
  • the first in-plane electrode 16a is formed over substantially the entire main surface of the resin layer 9a, but at the position overlapping the pad electrodes 11, 11a, and 11b in plan view, the through-hole 19 ( Corresponding to the “first through-hole” of the present invention).
  • Each through hole 19 is formed slightly larger than the pad electrodes 11, 11a, 11b.
  • FIG. 10 is a plan view of the multilayer wiring board 3e according to this example, and corresponds to FIG.
  • a plurality of through holes 20 are further provided in the peripheral portion of the first in-plane electrode 16. If it does in this way, each resin of resin layer 9a located in the upper and lower sides of the 1st in-plane electrode 16a will enter into each through-hole 20, and will contact
  • the present invention is not limited to the above-described embodiments, and various modifications other than those described above can be made without departing from the spirit of the invention.
  • the configurations of the embodiments may be combined, such as providing the ground electrode 16d of the third embodiment between the pad electrodes 11a, 11b and the first in-plane electrode 16a.
  • each via conductor 17, 17a, 17b formed in the resin laminate 9 is formed by a thin film process.
  • the via hole is electrically conductive.
  • the formation method can be appropriately changed, such as paste filling or via fill plating.
  • the present invention can be widely applied to various probe cards used for electrical inspection of an object to be inspected.

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Abstract

　樹脂層の積層体を有するプローブカード用積層配線基板において、配線抵抗を下げるために設けられる面積の大きい電極が、樹脂層から剥離するのを抑える。　積層配線基板３ａは、コア基板８と、樹脂層９ａと配線層９ｂとが交互に積層されて成りコア基板８に積層された樹脂積層体９と、樹脂積層体９の最表層に位置する樹脂層９ａ上に設けられたプローブピン接続用のパッド電極１１ａ，１１ｂと、樹脂積層体９の内層に位置する配線層９ｂに設けられた平板状の第１面内電極１６ａと、パッド電極１１ａ，１１ｂと第１面内電極１６ａとを接続する接続配線ＣＬとを備え、接続配線ＣＬは、パッド電極１１ａ，１１ｂと第１面内電極１６ａとの間の各樹脂層９ａに設けられたビア導体１７ａ，１７ｂと、配線電極１６ｂとを有し、ビア導体１７ｂは、平面視でパッド電極１１ａ，１１ｂに重ならないようにずれて配置されている。

Description

プローブカードおよびこのプローブカードが備える積層配線基板
本発明は、被検査物の電気検査に使用されるプローブカードおよびこのプローブカードが備える積層配線基板に関する。
　ＬＳＩなどの半導体素子の電気検査に使用されるプローブカードでは、マザー基板の外部電極とプローブピンとの間の接続配線を形成する基板としてセラミック多層基板が広く採用されている。また、近年では、半導体素子の高集積化により、その端子数の増加や、端子の狭ピッチ化が進んでいるため、セラミック多層基板の一部の層を、微細な配線形成が容易なポリイミドなどの樹脂層に置き換えた積層配線基板が用いられるようになっている。
　例えば、特許文献１に記載の積層配線基板１００では、図１１に示すように、複数のセラミック層１０１ａが積層されて成るセラミック積層体１０１と、複数の樹脂層１０２ａが積層されて成る樹脂積層体１０２とを備え、セラミック積層体１０１上に樹脂積層体１０２が積層された構造となっている。このとき、積層配線基板１００の上面には、それぞれプローブピンに接続される複数の表面電極１０３が狭ピッチで形成される。また、積層配線基板１００の下面には、各表面電極１０３に対応して設けられ、対応する表面電極１０３にそれぞれ接続された複数の裏面電極１０４が形成される。各裏面電極１０４は、マザー基板との接続用に設けられている。
　また、樹脂積層体１０２およびセラミック積層体１０１の内部には、隣接する裏面電極１０４間のピッチが、隣接する表面電極１０３間のピッチよりも広くなるように、再配線構造が形成されている。
　このような再配線構造を形成するに当たり、表面電極１０３に近い方の樹脂積層体１０２では、その内部に形成する配線の細線化や、隣接する配線間の距離を狭くする必要があるため、微細な配線形成が可能なポリイミド等から成る樹脂層１０２ａで構成されている。また、比較的配線の形成スペースに余裕があるセラミック積層体１０１では、樹脂層１０２ａよりも剛性が高く、線膨張係数がＩＣウエハ等の検査媒体の線膨張係数に近いセラミック層１０１ａで構成されている。積層配線基板１００をこのように構成することで、端子数の増加や、端子間が狭ピッチ化された近年の半導体素子の電気検査を可能にしている。
特開２０１１－９６９４号公報（段落００１９～００２２、図１等参照）
　ところで、この種のプローブカードは、樹脂積層体１０２に形成される配線パターンは微細である一方、配線抵抗が高い。そこで、従来では、大電流が流れる配線パターンの配線抵抗を下げるために、当該配線パターンの一部に面積が大きい平板状の電極（いわゆるベタ電極）を設ける場合がある。
　しかしながら、電極と樹脂積層体１０２を形成する樹脂とは線膨張係数が異なるため、ベタ電極のように面積が大きい電極を、プローブピンに接続される表面電極１０３の直下に配置し、両者をビア導体などの層間接続導体を介して接続すると、プローブピンが表面電極１０３に押し当てられる時の応力が、ベタ電極にダイレクトに作用し、ベタ電極が樹脂層１０２ａから剥離するおそれがある。
　本発明は、上記した課題に鑑みてなされたものであり、樹脂層の積層体を有するプローブカード用積層配線基板において、配線抵抗を下げるために設けられる面積の大きい平板状の電極（いわゆるベタ電極）が、樹脂層から剥離するのを抑えることを目的とする。
　上記した目的を達成するために、本発明のプローブカード用積層配線基板は、コア基板と、複数の樹脂層と複数の配線層とを有し、前記樹脂層と前記配線層とが交互に積層されて成り前記コア基板に積層された樹脂積層体と、前記樹脂積層体の最表層に位置する前記樹脂層上に設けられたプローブピン接続用のパッド電極と、前記樹脂積層体の内層に位置する所定の配線層に設けられた平板状の第１面内電極と、前記パッド電極と前記第１面内電極とを接続する接続配線とを備え、前記パッド電極と前記第１面内電極との間には、複数の樹脂層が配置され、前記接続配線は、前記パッド電極と前記第１面内電極との間の前記各樹脂層それぞれに設けられた層間接続用の複数の貫通導体と、前記パッド電極と前第１記面内電極との間の前記配線層に設けられた面内ライン電極とを有し、前記複数の貫通導体のうちの少なくとも１つは、平面視で前記パッド電極に重ならないようにずれて配置されていることを特徴としている。
　この構成によると、接続配線が有する複数の貫通導体のうちの少なくとも１つは、平面視でパッド電極に重ならないようにずれて配置されるため、被検査物の検査時に、プローブピンから第１面内電極に作用する応力を低減することができ、これにより、第１面内電極の樹脂層からの剥離を低減することができる。
　また、前記接続配線は、前記パッド電極から前記第１面内電極に至る経路の途中で分岐した分岐配線を有し、当該分岐配線も前記第１面内電極に接続されていてもよい。このようにすると、パッド電極と第１面内電極とを接続する接続配線全体としての配線抵抗を下げることができるため、プローブカードの使用時に接続配線に発生する熱を抑えることができる。また、接続配線での熱を抑えることで、樹脂層と接続配線の線膨張係数の違いに起因する接続配線の剥がれを低減することができる。
　また、前記パッド電極と前記第１面内電極との間に配置された前記配線層に、平板状の第２面内電極が設けられていてもよい。この構成によると、プローブカードの使用時に発生する熱が、第２面内電極にも伝わることで、第１面内電極に対する熱の影響が緩和されるため、第１面内電極の樹脂層からの剥離を低減することができる。
　また、前記第１面内電極は、平面視で前記パッド電極に重ならないようにずれて配置されていてもよい。パッド電極の真下の領域は、プローブピンからの応力や、プローブカード使用時の発生熱の影響が大きい。そこで、第１面内電極をパッド電極からずらすことで、これらの影響を抑えることができるため、第１面内電極の樹脂層からの剥離を低減することができる。
　また、前記第１面内電極には、平面視で前記パッド電極に重なる位置に第１の透孔が設けられていてもよい。このように、パッド電極の真下に第１の透孔による電極非形成領域を形成することで、プローブピンを被検査物に押し当てたときの第１面内電極に作用する応力を緩和することができるため、第１面内電極の樹脂層からの剥離を低減することができる。また、第１の透孔には、第１面内電極の上下に位置する樹脂層の樹脂が入り込んで両者が密着する。樹脂層同士の密着強度は、第１面内電極と樹脂層との密着強度よりも強いため、第１の透孔を設けると、第１面内電極と樹脂層との密着を補強することができる。
　また、前記第１面内電極には、前記第１の透孔とは異なる位置に第２の透孔がさらに設けられていてもよい。この場合、第２の透孔により、第１面内電極と樹脂層との密着がさらに補強されるため、第１面内電極の樹脂層からの剥離をさらに低減することができる。
　また、上記のプローブカード用積層配線基板を、被検査物の電気検査を行うプローブカードに使用してもかまわない。この場合、第１面内電極の樹脂層からの剥離が低減されたプローブカードを提供することができる。
　本発明によれば、パッド電極と平板状の第１面内電極とが接続配線により接続されるため、接続配線および第１面内電極を含む配線ラインの配線抵抗を下げることができる。また、接続配線が有する複数の貫通導体のうちの少なくとも１つは、平面視でパッド電極に重ならないようにずれて配置されるため、被検査物の検査時に、プローブピンから第１面内電極に作用する応力を低減することができ、これにより、第１面内電極の樹脂層からの剥離を低減することができる。
本発明の第１実施形態にかかるプローブカードの断面図である。 図１の接続配線を説明するための図である。 図１のプローブカード用積層配線基板の平面図である。 本発明の第２実施形態にかかる積層配線基板の断面図である。 図４の接続配線を説明するための図である。 図４の積層配線基板の平面図である。 本発明の第３実施形態にかかる積層配線基板の断面図である。 本発明の第４実施形態にかかる積層配線基板の平面図である。 本発明の第５実施形態にかかる積層配線基板の平面図である。 図９の積層配線基板の変形例を示す図である。 従来の積層配線基板の断面図である。
　＜第１実施形態＞
　本発明の第１実施形態にかかるプローブカード１について、図１～図３を参照して説明する。なお、図１はプローブカード１の断面図、図２は図１の接続配線ＣＬを説明するための図、図３は図１の積層配線基板３ａの平面図である。
　この実施形態にかかるプローブカード１は、図１に示すように、マザー基板２と、該マザー基板２の一方主面に実装された積層配線基板３ａと、それぞれ積層配線基板３ａに接続される複数のプローブピン５，５ａ，５ｂを支持するプローブヘッド４と、プローブヘッド４を固定するカバー体２１とを備え、例えば、半導体素子などの被検査物５０の電気検査に使用される。
　マザー基板２は、一方主面に積層配線基板３ａを実装するための複数の実装電極６が形成されるとともに、他方主面に外部接続用の複数の外部電極７が形成される。ここで、各実装電極６は、マザー基板の内部に形成された配線電極３０やビア導体３１により所定の外部電極７に接続される。マザー基板２は、例えば、ガラスエポキシ樹脂などで形成されている。なお、各プローブピン５，５ａ，５ｂを保持するプローブヘッド４は、マザー基板２に固定されたカバー体２１に固定される。
　積層配線基板３ａは、マザー基板２側に配置されたコア基板８と、該コア基板８に積層された樹脂積層体９とを備える。コア基板８は、複数（この実施形態では３層）のセラミック層８ａと複数の配線層８ｂとを有し、この実施形態では、セラミック層８ａと配線層８ｂとが交互に積層されて成る。各セラミック層８ａは、例えば、ホウケイ酸系ガラスを含有するセラミック（例えば、アルミナ）を主成分とする低温同時焼成セラミック（ＬＴＣＣ）、高温焼成セラミック（ＨＴＣＣ）など、種々のセラミックで形成することができる。
　樹脂積層体９は、複数の樹脂層９ａと、複数の配線層９ｂとを有し、この実施形態では、樹脂層９ａと配線層９ｂとが交互に積層されて成る。各樹脂層９ａは、例えば、ポリイミドなどの樹脂で形成される。
　コア基板８の各配線層８ｂには、各種配線電極１４が形成されている。また、各セラミック層８ａには、異なる配線層８ｂに形成された配線電極１４同士を接続する複数のビア導体１５が形成される。各ビア導体１５および各配線電極１４は、Ｃｕ、Ａｇ、Ａｌ等の金属でそれぞれ形成される。配線層８ｂに形成される配線電極１４は、例えば、上記金属（Ｃｕ、Ａｇ、Ａｌ等）を含有する導電性ペーストを用いたスクリーン印刷などで形成することができる。
　コア基板８の樹脂積層体９と反対側の主面には、マザー基板２に実装するための複数の外部接続電極１０が形成され、これらの各外部接続電極１０がマザー基板２に形成された所定の実装電極６にそれぞれ半田で接続される。これらの外部接続電極１０は、例えば、Ｃｕ、Ａｇ、Ａｌ等の金属で形成される。
　樹脂積層体９の各配線層９ｂには、各種配線電極１６，１６ａ，１６ｂが形成されている。また、樹脂積層体９の最表層に位置する樹脂層９ａ上には、それぞれ所定のプローブピン５，５ａ，５ｂに接続される複数のパッド電極１１，１１ａ，１１ｂが形成される。ここで、各樹脂層９ａには、異なる配線層９ｂに形成された配線電極１６，１６ａ，１６ｂ同士や、各パッド電極１１，１１ａ，１１ｂと樹脂積層体９内部の配線電極１６，１６ｂとを接続する複数のビア導体１７，１７ａ，１７ｂが形成される。
　また、最上層の樹脂層９ａには、樹脂積層体９の表面を保護するための絶縁被覆膜１８が積層される。この絶縁被覆膜１８は、各パッド電極１１，１１ａ，１１ｂを露出させた状態で最上層の樹脂層９ａに積層される。なお、この実施形態では、絶縁被覆膜１８が、樹脂層９ａと同様にポリイミドで形成されている。
　各配線電極１６，１６ａ，１６ｂは、例えば、所定の樹脂層９ａの主面に、下地電極としてのＴｉ膜をスパッタ等により成膜し、同じくスパッタ等によりＴｉ膜上にＣｕ膜を成膜する。そして、Ｃｕ膜上に、電解または無電解めっきにより、同じくＣｕ膜を成膜することで形成することができる。また、これらの配線電極１６，１６ａ，１６ｂは、フォトリソグラフィ加工により微細パターンに形成される。また、各パッド電極１１ａ～１１ｅは、例えば、Ｃｕ等で形成された下地電極１２と、該下地電極１２上にＮｉ／Ａｕめっきが施されて成る表面電極１３とでそれぞれ構成されている。なお、この実施形態では、樹脂積層体９に形成される各ビア導体１７，１７ａ，１７ｂは、ビア孔の形成後、該ビア孔内に各配線電極１６，１６ａ，１６ｂと同時に成膜されることにより形成される。
　また、各パッド電極１１，１１ａ，１１ｂは、マザー基板２の他方主面に形成された所定の外部電極７にそれぞれ電気的に接続される。具体的には、図１に示すように、各パッド電極１１，１１ａ，１１ｂは、それぞれ、樹脂積層体９に形成された配線電極１６，１６ａ，１６ｂおよびビア導体１７，１７ａ，１７ｂ、コア基板８に形成された配線電極１４およびビア導体１５、マザー基板２に形成された配線電極３０およびビア導体３１を介して所定の外部電極７に接続される。
　なお、コア基板８に形成された各配線電極１４は、スクリーン印刷などで形成されるため、厚膜パターンとなる。一方、樹脂積層体９に形成された各配線電極１６，１６ａ，１６ｂは、スパッタ等で成膜されるため、薄膜パターンとなる。さらに、各パッド電極１１、１１ａ、１１ｂの狭ピッチ化にともなって、一部の配線電極１６，１６ｂでは、フォトリソグラフィ加工で細線化される。そのため、薄くかつ細く形成された配線電極１６，１６ｂは、コア基板８に形成された配線電極１４よりも配線抵抗が高い。そこで、この実施形態では、比較的大電流が流れる電源供給用のプローブピン５ａ，５ｂに接続される樹脂積層体９内の配線経路に、面積が大きい平板状の第１面内電極１６ａ（いわゆる、ベタ電極）が設けられている。なお、本実施形態において、この第１面内電極１６ａは、電源配線用のベタ電極である。
　この実施形態では、第１面内電極１６ａは、図１に示すように、最下層の配線層９ｂ（上から２番目の樹脂層９ａと３番目の樹脂層９ａとの間に配置された配線層９ｂ）に設けられる。これらのパッド電極１１ａ，１１ｂと第１面内電極１６ａとの間には、２つの樹脂層９ａと１つの配線層９ｂとが介在し、両樹脂層９ａそれぞれに設けられた複数のビア導体１７ａ，１７ｂと、配線層９ｂに設けられた配線電極１６ｂとにより、両パッド電極１１ａ，１１ｂと第１面内電極１６ａとを接続する２つの接続配線ＣＬが形成されている。
　ところで、樹脂積層体９に形成された配線電極１６，１６ａ，１６ｂと、樹脂層９ａとは線膨張係数が異なるため、特に、第１面内電極１６ａのように、面積の大きいベタ電極は、プローブカード１の使用時に発生する熱などにより樹脂層９ａから剥離し易い。さらに、プローブカード１の使用時には、各プローブピン５ａ～５ｅが頻繁に被検査物に押し当てられるため、このときの応力が第１面内電極１６ａに作用すると、樹脂層９ａからの剥離を助長するおそれがある。そこで、この実施形態では、第１面内電極１６ａの樹脂層９ａからの剥離を低減するために、接続配線ＣＬの構造が工夫されている。
　パッド電極１１ａを例として具体的に説明すると、図２に示すように、接続配線ＣＬは、最上層の樹脂層９ａを貫通して設けられ、上端面が電源用のパッド電極１１ａに接続されたビア導体１７ａと、このビア導体１７ａの一つ下層の樹脂層９ａを貫通して設けられて下端面が第１面内電極１６ａに接続されたビア導体１７ｂと、これらのビア導体１７ａとビア導体１７ｂとを接続する配線電極１６ｂとを有する。この配線電極１６ｂは、両ビア導体１７ａ，１７ｂが設けられた樹脂層９ａに挟まれた配線層９ｂに形成される。
　また、図３に示すように、一方のビア導体１７ａは、パッド電極１１ａに直接接続されるため、平面視で接続先のパッド電極１１ａに重なる位置に配置される。これに対して、他方のビア導体１７ｂは、配線電極１６ｂにより引き出されて、平面視でパッド電極１１ａに重ならないようにずれて配置される。なお、もう一つのパッド電極１１ｂと第１面内電極１６ａとを接続する接続配線ＣＬも同様の構成である。この構成によると、パッド電極１１ａと第１面内電極１６ａとをビア導体で直線的に接続する構成と比較して、検査時にプローブピン５，５ａ，５ｂが被検査物５０に押し当てられることに起因する第１面内電極１６ａへの応力が緩和される。ここで、接続配線ＣＬを構成する２つのビア導体１７ａ，１７ｂそれぞれが、本発明の「貫通導体」に相当し、両ビア導体１７ａ，１７ｂを接続する配線電極１６ｂが本発明の「面内ライン電極」に相当する。
　なお、パッド電極１１ａと第１面内電極１６ａとの間に介在する樹脂層９ａは、２層以上であってもよい。この場合、接続配線ＣＬは、間に介在する樹脂層９ａの数の分だけ、ビア導体を有する構成となるが、この場合は、各ビア導体のうちの少なくとも１つを平面視でパッド電極１１ａと重ならないようにずらして配置すればよい。
　したがって、上記した実施形態によれば、接続配線ＣＬが有する２つのビア導体１７ａ，１７ｂのうちの一方のビア導体１７ｂは、平面視でパッド電極１１ａに重ならないようにずれて配置されるため、被検査物５０の検査時に、プローブピン５，５ａ，５ｂから第１面内電極１６ａに作用する応力を低減することができる。そのため、第１面内電極１６ａの樹脂層９ａからの剥離を低減することができる。
　また、プローブカード１の使用時には、プローブピン５ａ付近（例えば、プローブピン５ａとパッド電極１１ａとの接続部）で発熱する。ここで、接続配線ＣＬの第１面内電極１６ａに接続する部分であるビア導体１７ｂは、配線電極１６により引き出されて、平面視でパッド電極１１ａと重ならないようにずれて配置されているため、第１面内電極１６ａとビア導体１７ｂとの接続部の温度上昇を低減することができる。
　＜第２実施形態＞
　本発明の第２実施形態にかかる積層配線基板３ｂについて、図４～６を参照して説明する。なお、図４は積層配線基板３ｂの断面図、図５は接続配線ＣＬ１を説明するための図、図６は積層配線基板３ｂの平面図である。
　この実施形態にかかる積層配線基板３ｂが、図１～図３を参照して説明した第１実施形態の積層配線基板３ａと異なるところは、図４～図６に示すように、２つの接続配線ＣＬ１それぞれは、パッド電極１１ａ，１１ｂから第１面内電極１６ａに至る経路の途中で分岐した分岐配線ＣＬａを有し、該分岐配線ＣＬａも第１面内電極１６ａに接続されていることである。その他の構成は第１実施形態の積層配線基板３ａと同じであるため、同一符号を付すことにより説明を省略する。
　パッド電極１１ａを例として具体的に説明すると、接続配線ＣＬ１は、図５に示すように、最上層の樹脂層９ａに設けられたビア導体１７ａと、このビア導体１７ａの一つ下層の樹脂層９ａに設けられて第１面内電極１６ａにそれぞれ接続された２つのビア導体１７ｂと、上層側のビア導体１７ａと下層側のビア導体１７ｂとを接続する配線電極１６ｃとを有する。配線電極１６ｃは、上層側のビア導体１７ａと下層側の２つのビア導体１７ｂのうちの一方とを接続する配線経路１６ｃ１と、上層側のビア導体１７ａと下層側の２つのビア導体１７ｂのうちの他方とを接続する配線経路１６ｃ２とで構成される。そして、配線経路１６ｃ２と他方のビア導体１７ｂとにより分岐配線ＣＬａが形成される。
　また、下層側の両ビア導体１７ｂそれぞれは、図６に示すように、第１実施形態の積層配線基板３ａと同様、平面視でパッド電極１１ａに重ならないようにずれて配置される。パッド電極１１ｂに接続する接続配線ＣＬ１も同様の構成である。
　この構成によると、パッド電極１１ａ，１１ｂと第１面内電極１６ａとを接続する経路が増えるため、接続配線ＣＬ１全体としての配線抵抗を下げることができる。
　＜第３実施形態＞
　本発明の第３実施形態にかかる積層配線基板３ｃについて、図７を参照して説明する。なお、図７は積層配線基板３ｂの断面図である。
　この実施形態にかかる積層配線基板３ｃが、図４～図６を参照して説明した第２実施形態の積層配線基板３ｂと異なるところは、図７に示すように、各パッド電極１１，１１ａ，１１ｂと第１面内電極１６ａとの間に配置される樹脂層９ａと配線層９ｂとが１層ずつ多いことと、各パッド電極１１，１１ａ，１１ｂと第１面内電極１６ａとの間に配置された配線層９ｂに、平板状のグランド電極１６ｄが設けられていることである。その他の構成は、第２実施形態の積層配線基板３ｂと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、第１面内電極１６ａの一つ上層の配線層９ｂに、接地用のグランド配線電極として、グランド電極１６ｄ（本発明の「第２面内電極」に相当）が設けられる。この構成によると、プローブカード１の使用時に発生する熱（プローブピン５，５ａ，５ｂ側から伝わる熱）が、グランド電極１６ｄにも伝わることで、第１面内電極１６ａに対する熱の影響が緩和されるため、第１面内電極１６ａの樹脂層９ａからの剥離を低減することができる。
　＜第４実施形態＞
　本発明の第４実施形態にかかる積層配線基板３ｄについて、図８を参照して説明する。なお、図８は積層配線基板３ｄの平面図である。
　この実施形態にかかる積層配線基板３ｄが、図４～図６を参照して説明した第２実施形態の積層配線基板３ｂと異なるところは、図８に示すように、第１面内電極１６ａが、平面視で各パッド電極１１，１１ａ，１１ｂに重ならないようにずれて配置されていることである。その他の構成は、第２実施形態の積層配線基板３ｂと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、第１面内電極１６ａは、各パッド電極１１，１１ａ，１１ｂが形成される中央部を避けて、樹脂層９ａの周縁部（この実施形態では、Ｌ字状）に配置される。パッド電極１１，１１ａ，１１ｂの真下の領域では、検査時に発生する熱やプローブピン５，５ａ，５ｂからの応力の影響を受けやすい。そこで、第１面内電極１６ａをパッド電極１１，１１ａ，１１ｂから平面視でずらして配置することで、上述の熱や応力の影響を抑えることができるため、第１面内電極１６ａの樹脂層９ａからの剥離をさらに低減することができる。
　＜第５実施形態＞
　本発明の第５実施形態にかかる積層配線基板３ｅについて、図９を参照して説明する。なお、図９は積層配線基板３ｅの平面図である。また、図９では一部のビア導体１７，１７ａを図示省略している。
　この実施形態にかかる積層配線基板３ｅが、図８を参照して説明した第４実施形態の積層配線基板３ｄと異なるところは、第１面内電極１６ａの形状が異なることである。その他の構成は、第４実施形態の積層配線基板３ｄと同じであるため、同一符号を付すことにより説明を省略する。
　この場合、第１面内電極１６ａは、樹脂層９ａの主面上の略全面に渡って形成されるが、各パッド電極１１，１１ａ，１１ｂと平面視で重なる位置には、透孔１９（本発明の「第１の透孔」に相当）が設けられる。各透孔１９は、パッド電極１１，１１ａ，１１ｂよりも若干大きく形成される。この構成によると、第１面内電極１６ａが大きくなるため、接続配線ＣＬ１および第１面内電極１６ａを含む電源供給用の配線ラインの配線抵抗をさらに下げることができる。また、第１面内電極１６ａの各パッド電極１１，１１ａ，１１ｂの真下の領域には各透孔１９が設けられるため、プローブピン５，５ａ、５ｂ付近で発生する熱や、応力の影響を軽減することができる。
　（第１面内電極の変形例）
　次に、図１０を参照して、第５実施形態の第１面内電極１６ａの変形例について説明する。なお、図１０は、本例にかかる積層配線基板３ｅの平面図であり、図９に対応する図である。
　この場合、第１面内電極１６の周縁部に複数の透孔２０（本発明の「第２の透孔」に相当）がさらに設けられる。このようにすると、第１面内電極１６ａの上下に位置する樹脂層９ａそれぞれの樹脂が各透孔２０に入り込んで密着する。樹脂同士の密着強度は、樹脂と第１面内電極１６との密着強度よりも強いため、第１面内電極１６ａと樹脂層９ａとの密着が補強される。したがって、第１面内電極１６ａの樹脂層９ａからの剥離をさらに低減することができる。
　なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、第４実施形態において、パッド電極１１ａ，１１ｂと第１面内電極１６ａとの間に、第３実施形態のグランド電極１６ｄを設けるなど、各実施形態の構成を組合わせてもかまわない。
　また、上記した各実施形態では、樹脂積層体９に形成される各ビア導体１７，１７ａ，１７ｂが、薄膜プロセスで形成される場合について説明したが、例えば、ビア孔（貫通孔）に導電性ペースト充填したり、ビアフィルめっきするなど、その形成方法は適宜変更可能である。
　本発明は、被検査物の電気検査に使用される種々のプローブカードに広く適用することができる。
　１　　プローブカード
　３ａ～３ｅ　　積層配線基板
　５，５ａ，５ｂ　　プローブピン
　８　　コア基板
　９　　樹脂積層体
　９ａ　　樹脂層
　９ｂ　　配線層
　１１，１１ａ，１１ｂ　　パッド電極
　１６ａ　　第１面内電極
　１６ｂ，１６ｃ　　配線電極（面内ライン電極）
　１６ｄ　　グランド電極（第２面内電極）
　１７ａ，１７ｂ　　ビア導体（貫通導体）
　１９　　透孔（第１の透孔）
　２０　　透孔（第２の透孔）
　ＣＬ，ＣＬ１　　接続配線
　ＣＬａ　　分岐配線

Claims (7)

  1. 　コア基板と、
    　複数の樹脂層と複数の配線層とを有し、前記樹脂層と前記配線層とが交互に積層されて成り前記コア基板に積層された樹脂積層体と、
    　前記樹脂積層体の最表層に位置する前記樹脂層上に設けられたプローブピン接続用のパッド電極と、
    　前記樹脂積層体の内層に位置する所定の配線層に設けられた平板状の第１面内電極と、
    　前記パッド電極と前記第１面内電極とを接続する接続配線とを備え、
    　前記パッド電極と前記第１面内電極との間には、複数の樹脂層が配置され、
    　前記接続配線は、
    　前記パッド電極と前記第１面内電極との間の前記各樹脂層それぞれに設けられた層間接続用の複数の貫通導体と、前記パッド電極と前第１記面内電極との間の前記配線層に設けられた面内ライン電極とを有し、
    　前記複数の貫通導体のうちの少なくとも１つは、平面視で前記パッド電極に重ならないようにずれて配置されていることを特徴とするプローブカード用積層配線基板。
  2. 　前記接続配線は、前記パッド電極から前記第１面内電極に至る経路の途中で分岐した分岐配線を有し、当該分岐配線も前記第１面内電極に接続されていることを特徴とする請求項１に記載のプローブカード用積層配線基板。
  3. 　前記パッド電極と前記第１面内電極との間に配置された前記配線層に、平板状の第２面内電極が設けられていることを特徴とする請求項１または２に記載のプローブカード用積層配線基板。
  4. 　前記第１面内電極は、平面視で前記パッド電極に重ならないようにずれて配置されていることを特徴とする請求項１ないし３のいずれかに記載のプローブカード用積層配線基板。
  5. 　前記第１面内電極には、平面視で前記パッド電極に重なる位置に第１の透孔が設けられていることを特徴とする請求項１ないし３のいずれかに記載のプローブカード用積層配線基板。
  6. 　前記第１面内電極には、前記第１の透孔とは異なる位置に第２の透孔がさらに設けられていることを特徴とする請求項５に記載のプローブカード用積層配線基板。
  7. 　請求項１ないし６のいずれかに記載のプローブカード用積層配線基板を備え、被検査物の電気検査を行うことを特徴とするプローブカード。
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