WO2016110958A1 - 静止型開閉器 - Google Patents

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thyristor
switch
power supply
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松本　泰明
彰修 安藤
靖彦 細川
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東芝三菱電機産業システム株式会社
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Definitions

  • the present invention relates to a static type switch, and more particularly to a static type switch using a thyristor switch.
  • a static switch for switching between electrical connection and disconnection between an AC power supply and a load.
  • a thyristor switch including a set of thyristors connected in antiparallel is used for a static switch.
  • Patent Document 1 a thyristor arm formed by connecting a plurality of thyristors in series is connected in reverse parallel, and the load is connected to the load via the pair of thyristor arms connected in reverse parallel.
  • a thyristor switch configured to supply alternating current power is disclosed.
  • Patent Document 1 when a gate signal is applied to a thyristor arm, a plurality of thyristors are turned on and a load current flows, whereby AC power is supplied to the load. When the gate signal is cut off in this state, the plurality of thyristors are turned off, so that the load current becomes zero and the power supply to the load is cut off.
  • the thyristor that extinguishes the arc within one thyristor arm It may appear together with arc thyristors.
  • unnecessary stress may be applied to the thyristor that has been fired. Therefore, deterioration of the thyristor can be promoted by stress.
  • the thyristor will cause element destruction due to increased stress. As a result, there is a problem that the life of the thyristor switch is reduced.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to apply unnecessary stress to a plurality of thyristors constituting a thyristor switch in a static switch. It is to suppress.
  • the static switch is a static switch for switching electrical connection and disconnection between the AC power source and the load.
  • a static switch is connected between an AC power source and a load, and is configured by connecting a pair of arms each of which is formed by connecting a plurality of thyristors in series and connected in reverse parallel, and on / off of the thyristor switch And a control device for controlling.
  • the thyristor switch is configured to turn on in response to a gate signal provided from the control device, and to turn off in response to the current becoming zero in a state where the gate signal is cut off.
  • the control device includes a phase detection unit that detects the phase of the power supply voltage supplied from the AC power supply, and the phase of the power supply voltage detected by the phase detection unit when the open command is given to the stationary switch. And a gate signal generation unit configured to cut off the gate signal when the two coincide with each other.
  • the target phase is set outside the phase range in which the blocking of the gate signal set to include the zero cross point at which the polarity of the load current switches is included.
  • the static switch it is possible to make the arc extinguishing timings of a plurality of thyristors constituting the thyristor switch uniform. Thereby, it can suppress that unnecessary stress is applied to a plurality of thyristors. As a result, the life of the thyristor switch can be extended.
  • FIG. 1 is a circuit configuration diagram of a static switch according to an embodiment of the present invention.
  • the static switch is a switch for switching electrical connection and disconnection between AC power supply 2 and load 3, and includes thyristor switch 1 and control device 4.
  • the thyristor switch 1 is connected between the AC power source 2 and the load 3.
  • the power supply voltage of the AC power supply 2 is V
  • the inter-terminal voltage of the thyristor switch 1 is Vs
  • the current (load current) supplied to the load 3 through the thyristor switch 1 is I.
  • the load 3 is an inductive load in order to facilitate understanding of the operation of the thyristor switch 1.
  • the thyristor switch 1 has a pair of thyristor arms TA1 and TA2 connected in antiparallel.
  • Each of the thyristor arms TA1 and TA2 includes a plurality of thyristors T1 to Tn (n is an integer of 2 or more) connected in series.
  • Each thyristor T1 to Tn is turned on in response to a gate signal G input (turned on) from the control device 4.
  • the thyristors T1 to Tn that are turned on are turned off in response to the current becoming zero when the gate signal G is cut off (turned off).
  • thyristor arm TA when the thyristor arms TA1 and TA2 are comprehensively described, they are also simply referred to as “thyristor arm TA”, and when the thyristors T1 to Tn are comprehensively described, they are also simply referred to as “thyristor T”.
  • the control device 4 controls on / off of the thyristor switch 1.
  • the control device 4 is realized mainly by a CPU (Central Processing Unit), a memory, an interface circuit, and the like.
  • the control device 4 generates a gate signal G to be given to the thyristor switch 1 in response to an opening / closing command given from a host control unit (not shown).
  • the control structure of the control device 4 will be described later.
  • FIG. 2 is a waveform diagram for explaining the operation of the thyristor switch 1 when the gate signal G is in the ON state.
  • the load current I is delayed in phase by the power factor angle ⁇ of the load with respect to the power supply voltage V.
  • the thyristor arm TA2 of the thyristor switch 1 is turned on.
  • the thyristor arm TA1 is turned on during the positive half cycle period in the sine wave waveform.
  • the gate signal G is applied, one of the thyristor arm TA1 and the thyristor arm TA2 is alternately turned on every half cycle period according to the polarity of the load current I. For this reason, the inter-terminal voltage Vs of the thyristor switch 1 is substantially zero.
  • FIG. 3 is a waveform diagram for explaining one mode of the operation of the thyristor switch 1 when the gate signal G is switched to the OFF state in order to open the thyristor switch 1.
  • FIG. 3 shows the operation of the thyristor switch 1 when the gate signal G is turned off when the phase ⁇ of the power supply voltage V is delayed by the phase ⁇ from the time point of 0 during the positive half cycle of the power supply voltage V. Yes.
  • phase ⁇ is smaller than power factor angle ⁇ (0 ⁇ ⁇ )
  • load current I is negative when gate signal G is turned off, so thyristor arm TA2 Keeps on.
  • the load current I reaches the zero point
  • the thyristor arm TA2 is turned off.
  • the gate signal G is not applied to the thyristor arm TA1
  • the thyristor arm TA1 is not turned on.
  • the thyristor switch 1 is opened.
  • the power supply voltage V is applied between the terminals of the thyristor switch 1 in the positive direction.
  • FIG. 4 is a waveform diagram for explaining another aspect of the operation of the thyristor switch 1 when the gate signal G is switched to the OFF state.
  • FIG. 4 shows the operation of the thyristor switch 1 when the gate signal G is turned off at the zero cross point at which the polarity of the load current I switches (when the phase ⁇ is equal to the power factor angle ⁇ ).
  • thyristor arm TA2 is turned off.
  • the gate signal G is turned off at the zero cross point, the thyristor arm TA1 is not turned on.
  • the thyristor switch 1 is opened, and the power supply voltage V is applied between the terminals of the thyristor switch 1 in the positive direction.
  • the thyristor arm TA2 is turned off while the thyristor arm TA1 is turned on.
  • the gate signal G is turned off before the zero cross point of the load current I (see FIG. 3) or at the zero cross point of the load current I (see FIG. 4), that is, the phase ⁇ is equal to or less than the power factor angle ⁇ . In this case, the thyristor arm TA1 is not turned on at the zero cross point of the load current I.
  • the zero cross of the load current I is Since the thyristor arm TA1 is turned on at the point, the gate signal G is turned off immediately after the load current I starts to flow through the thyristor arm TA1. In such a case, the following two problems may occur.
  • ⁇ an irregular state may occur in which some thyristors are turned on while the remaining thyristors are not turned on and remain in an off state.
  • the inter-terminal voltage Vs of the thyristor switch 1 is reduced with respect to some of the thyristors that are in the off state. It will be applied intensively. Since the inter-terminal voltage Vs is equal to the power supply voltage V, when the AC power supply 2 is a high-voltage system, an overvoltage may be applied to the thyristor in the off state depending on the power supply voltage V.
  • the load current flows after the thyristor is turned on by applying the gate signal G.
  • the thyristor in which the load current is equal to or greater than the latching current does not reach the next zero cross point even after the gate signal G is turned off. The arc remains.
  • the thyristor whose load current is smaller than the latching current is extinguished when the gate signal G is turned off. Since the latching current is caused by element variations, it takes time until a part of the turned-on thyristors turn off the gate signal G and then turn off. As a result, the switching loss generated in some of the thyristors increases, and stress is applied to the thyristors.
  • 5 and 6 are diagrams for illustrating the concept of open phase control of thyristor switch 1 according to the present embodiment.
  • a phase range that prohibits turning off the gate signal G is set within a phase range that includes the zero-cross point of the load current I and the phase in the vicinity thereof.
  • the phase range is also referred to as a “gate off prohibition band”.
  • a phase range (corresponding to region RGN1 in the figure) consisting of 0 ⁇ ⁇ ⁇ ⁇ , 180 ° ⁇ ⁇ ⁇ 180 ° + ⁇ , and 360 ° ⁇ ⁇ ⁇ ⁇ 360 ° is a gate-off prohibited band. Is set.
  • each gate-off prohibition band is such that the conduction current of the thyristor becomes equal to or higher than the holding current in all of the plurality of thyristors T1 to Tn constituting the thyristor arm TA. It is preferable to set so as to satisfy. In this way, the thyristors T1 to Tn are all in the on state in the phase outside the gate-off prohibited band. Therefore, even when the gate signal G is turned off at any phase outside the gate-off prohibited band, it is possible to avoid applying an overvoltage to a part of the thyristors T1 to Tn.
  • the phase ranges of 0 ⁇ ⁇ ⁇ 90 ° and 180 ° ⁇ ⁇ ⁇ 270 ° are set as the gate-off prohibited band.
  • the upper limit and the lower limit of each gate-off prohibition band are set such that the conduction current of the thyristor exceeds the holding current in all of the thyristors T1 to Tn constituting the thyristor TA. It is preferable to set so as to satisfy the condition.
  • a target phase for turning off the gate signal G outside the set gate-off prohibition band (hereinafter also referred to as “gate-off phase”).
  • gate-off phase a target phase for turning off the gate signal G outside the set gate-off prohibition band
  • ⁇ OFF a target phase for turning off the gate signal G outside the set gate-off prohibition band
  • the phase is set to the gate-off phase ⁇ OFF .
  • FIG. 7 is a functional block diagram showing a control structure of control device 4 in the static switch according to the present embodiment.
  • control device 4 includes a phase detection unit 10, a gate signal generation unit 20, and a target phase setting unit 40.
  • the voltage detector 6 detects the voltage (power supply voltage) V of the AC power supply 2.
  • the power supply voltage V detected by the voltage detector 6 is given to the phase detector 10 in the control device 4.
  • the phase detector 10 detects the phase ⁇ of the power supply voltage V detected by the voltage detector 6.
  • the target phase setting unit 40 sets the gate-off phase ⁇ OFF based on the power factor angle ⁇ of the load input from the outside. Specifically, when the target phase setting unit 40 sets the gate-off prohibition band based on the power factor angle ⁇ of the load, the target phase setting unit 40 sets the gate-off phase ⁇ OFF outside the set gate-off prohibition band (FIGS. 5 and 6). reference). The target phase setting unit 40 outputs the set gate off phase ⁇ OFF to the gate signal generation unit 20.
  • the phase detection unit 10 resets the phase ⁇ of the power supply voltage V for each zero cross point of the sine wave and ranges from 0 ° to 180 °.
  • the target phase setting unit 40 sets the gate off phase ⁇ OFF to 120 °.
  • the gate signal generation unit 20 compares the phase ⁇ of the power supply voltage V detected by the phase detection unit 10 with the gate off phase ⁇ OFF set by the target phase setting unit 40. Then, the gate signal generation unit 20 generates a gate signal G based on the comparison result.
  • the gate signal generation unit 20 includes a comparison unit 22, a one-shot pulse generation unit 24, an inverting (NOT) circuit 26, a logical product (AND) circuit 28, and RS flip-flop circuits 30, 32, 34.
  • the output signal of the comparison unit 22 is input to the one-shot pulse generation unit 24.
  • the one-shot pulse generator 24 generates a one-shot pulse signal having a predetermined pulse width in response to the rise of the output signal of the comparator 22.
  • the generated pulse signal is input to one input of the AND circuit 28.
  • the RS flip-flop circuit 32 is a reset priority RS flip-flop circuit.
  • the RS flip-flop circuit 32 receives a command to open the thyristor switch 1 from a higher-level control unit (not shown). Specifically, the RS flip-flop circuit 32 receives a close command for the thyristor switch 1 at the set terminal S and an open command for the thyristor switch 1 at the reset terminal R.
  • the RS flip-flop circuit 32 outputs an H level signal from the output terminal Q when the close command is at the activation level H (logic high) level, and outputs from the output terminal Q to the L when the open command is at the activation level H level. A (logic low) level signal is output.
  • the RS flip-flop circuit 32 Since the RS flip-flop circuit 32 is a reset priority type, it outputs an L level signal from the output terminal Q when both the close command and the open command are at the H level. The output of the RS flip-flop circuit 32 is input to the inverting circuit 26 and to the set terminal S of the RS flip-flop circuit 34.
  • the inverting circuit 26 inverts the output signal of the RS flip-flop circuit 32.
  • the output of the inverting circuit 26 is input to the other input of the AND circuit 28.
  • the logical product circuit 28 calculates the logical product of the pulse signal and the output signal of the inverting circuit 26 (the inverted signal of the output of the RS flip-flop circuit 32).
  • the AND circuit 28 outputs an L level signal when the close command is at the H level.
  • the AND circuit 28 outputs an H level signal during the period when the pulse signal is at the H level, while outputting an L level signal when the pulse signal is at the L level. To do. Note that the period during which the output of the AND circuit 28 is at the H level corresponds to the pulse width of the pulse signal output from the one-shot pulse generator 24.
  • the RS flip-flop circuit 30 is a set priority type RS flip-flop circuit.
  • the RS flip-flop circuit 30 receives the output of the AND circuit 28 at the set terminal S and the output of the RS flip-flop circuit 32 at the reset terminal R.
  • the RS flip-flop circuit 30 outputs an H level signal from the output terminal Q when the output of the AND circuit 28 is at the H level. That is, when the open command is at the H level and the pulse signal is at the H level, the RS flip-flop circuit 30 outputs an H level signal from the output terminal Q.
  • the RS flip-flop circuit 30 outputs an L-level signal from the output terminal Q when the output of the RS flip-flop circuit 32 is at the H level.
  • the RS flip-flop circuit 30 when the close command is at the H level, the RS flip-flop circuit 30 outputs an L level signal from the output terminal Q. Since the RS flip-flop circuit 30 is a set priority type, when both the output of the logical product circuit 28 and the output of the RS flip-flop circuit 32 are at the H level, an H level signal is output from the output terminal Q. In other words, the RS flip-flop circuit 30 operates within a time range corresponding to the pulse width of the pulse signal starting from the time when the phase ⁇ of the power supply voltage V reaches the gate-off phase ⁇ OFF when the open command is at the H level. , An H level signal is output.
  • the RS flip-flop circuit 34 is a reset priority type RS flip-flop circuit.
  • the RS flip-flop circuit 34 receives the output of the RS flip-flop circuit 32 at the set terminal S and the output of the RS flip-flop circuit 30 at the reset terminal R.
  • the RS flip-flop circuit 34 outputs a signal at H level from the output terminal Q when the output of the RS flip-flop circuit 32 is at H level. That is, the RS flip-flop circuit 32 outputs an H level signal from the output terminal Q when the close command is at the H level. Further, when the output of the RS flip-flop circuit 30 is at the H level, an L level signal is output from the output terminal Q.
  • the RS flip-flop circuit 34 outputs an L level signal from the output terminal Q when the open command is at the H level and the pulse signal is at the H level. Since the RS flip-flop circuit 34 is a reset priority type, when the output of the RS flip-flop circuit 32 and the output of the RS flip-flop circuit 30 are both at the H level, an L level signal is output from the output terminal Q.
  • the output of the RS flip-flop circuit 34 is given as a gate signal G to the thyristor arms TA1 and TA2 of the thyristor switch 1.
  • the gate signal generator 20 outputs the gate signal G at the H level when the close command is at the H level.
  • the gate signal generation unit 20 outputs the gate signal G at the L level when the opening command is at the H level and the pulse signal is at the H level.
  • the gate signal generation unit 20 is within a time range corresponding to the pulse width of the pulse signal starting from the time when the phase ⁇ of the power supply voltage V reaches the gate-off phase ⁇ OFF .
  • L level gate signal G is output.
  • the gate signal G is input to the thyristor arms TA1 and TA2 in response to the gate signal G at the H level, while the gate signal G is turned off in response to the gate signal G at the L level.
  • FIG. 8 is a timing chart for explaining the open phase control of the thyristor switch 1 according to the present embodiment.
  • the gate signal G indicates the H level. Thereby, the gate signal G is given to each of the thyristor arms TA1 and TA2 of the thyristor switch 1.
  • the phase ⁇ of the power supply voltage V detected by the phase detector 10 and the gate-off phase ⁇ OFF are constantly compared by the comparator 22.
  • the shot pulse generator 24 generates a one-shot pulse signal having a predetermined pulse width ⁇ t.
  • an opening command activated to the H level is given to the control device 4 from the upper control unit at time t1.
  • the gate signal generation unit 20 receives the H level open command
  • the gate signal G is obtained by executing the control process shown in FIG. 7 using the H level open command and the pulse signal. Generate.
  • the gate signal G transitions from the H level to the L level in response to the rise of the pulse signal.
  • the gate signal G applied to the thyristor arms TA1 and TA2 of the thyristor switch 1 is turned off by the transition of the gate signal G to the L level.
  • the gate-off phase ⁇ OFF is set outside the gate-off prohibition band including the zero-cross point of the load current I and the phase in the vicinity thereof.
  • the configuration in which the target phase setting unit 40 for setting the gate-off phase ⁇ OFF (target phase) of the thyristor switch 1 is provided in the control device 4 is exemplified.
  • an input unit for receiving an input of the gate-off phase ⁇ OFF from the outside of the static switch may be provided.
  • the power factor angle ⁇ of the load is uniquely specified by the operation status of the system in which the static switch according to the present invention is employed. Therefore, the user of the system can set the gate-off phase ⁇ OFF based on the power factor angle ⁇ and input it to the control device 4.
  • 1 thyristor switch 1 thyristor switch, 2 AC power supply, 3 load, 4 control device, 10 phase detection unit, 20 gate signal generation unit, 22 comparison unit, 24 one-shot pulse generation unit, 26 inversion circuit, 28 AND circuit, 30, 32, 34 RS flip-flop circuit, 40 target phase setting section.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Power Conversion In General (AREA)

Abstract

　サイリスタスイッチ（１）は、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成される。制御装置（４）は、交流電源（２）から供給される電源電圧の位相を検出する位相検出部（１０）と、静止型開閉器に開指令が与えられた場合において、位相検出部（１０）により検出される電源電圧の位相が目標位相に一致したときに、ゲート信号を遮断するように構成されたゲート信号生成部（２０）とを含む。目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定されたゲート信号の遮断を禁止する位相範囲の外側に設定される。

Description

静止型開閉器
　この発明は、静止型開閉器に関し、より特定的には、サイリスタスイッチを用いた静止型開閉器に関する。
　交流電源と負荷との電気的接続および遮断を切替えるための切替開閉器として、静止型開閉器の適用が検討されている。静止型開閉器には、一般的に、逆並列接続された一組のサイリスタによって構成されるサイリスタスイッチが用いられる。
　たとえば特開昭５５－１０３０７３号公報（特許文献１）には、複数のサイリスタを直列接続して成るサイリスタアームを逆並列接続し、この逆並列接続された一組のサイリスタアームを介して負荷に交流電力を供給するように構成されたサイリスタスイッチが開示される。特許文献１では、サイリスタアームにゲート信号を印加すると、複数のサイリスタがオンして負荷電流が流れることにより、負荷に交流電力が供給される。そして、この状態でゲート信号を遮断すると、複数のサイリスタはオフ状態になるため、負荷電流はゼロになり、負荷への電力供給が遮断される。
特開昭５５－１０３０７３号公報
　しかしながら、上記のサイリスタスイッチでは、サイリスタアームを構成する複数のサイリスタ間の素子特性のばらつきに起因して、ゲート信号を遮断する時点によっては、１つのサイリスタアーム内に、消弧するサイリスタと、点弧したままのサイリスタとが混在して現われることがある。このような場合には、点弧したままのサイリスタに不要なストレスがかかる可能性がある。そのため、ストレスによってサイリスタの劣化が促進され得る。また、ストレスが増大することでサイリスタが素子破壊に至る可能性もある。この結果、サイリスタスイッチの寿命を低下させてしまうという問題がある。
　この発明は上述のような問題点を解決するためになされたものであって、この発明の目的は、静止型開閉器において、サイリスタスイッチを構成する複数のサイリスタに不要なストレスが印加されるのを抑制することである。
　この発明によれば、静止型開閉器は、交流電源と負荷との電気的接続および遮断を切替えるための静止型開閉器である。静止型開閉器は、交流電源と負荷との間に接続され、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成されたサイリスタスイッチと、サイリスタスイッチのオンオフを制御するための制御装置とを備える。サイリスタスイッチは、制御装置から与えられるゲート信号に応答してオンする一方で、ゲート信号が遮断された状態において電流がゼロになるのに応じてオフするように構成される。制御装置は、交流電源から供給される電源電圧の位相を検出する位相検出部と、静止型開閉器に開指令が与えられた場合において、位相検出部により検出される電源電圧の位相が目標位相に一致したときに、ゲート信号を遮断するように構成されたゲート信号生成部とを含む。目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定されたゲート信号の遮断を禁止する位相範囲の外側に設定される。
　この発明によれば、静止型開閉器において、サイリスタスイッチを構成する複数のサイリスタの消弧タイミングを揃えることができる。これにより、複数のサイリスタに不要なストレスが印加されるのを抑制することができる。この結果、サイリスタスイッチの寿命を長くすることができる。
この発明の実施の形態に従う静止型開閉器の回路構成図である。 ゲート信号がオン状態のときのサイリスタスイッチの動作を説明するための波形図である。 ゲート信号をオフ状態に切り替えたときのサイリスタスイッチの動作の一態様を説明するための波形図である。 ゲート信号をオフ状態に切り替えたときのサイリスタスイッチの動作の他の態様を説明するための波形図である。 この発明の実施の形態に従うサイリスタスイッチの開放位相制御の概念を説明するための図である。 この発明の実施の形態に従うサイリスタスイッチの開放位相制御の概念を説明するための図である。 この発明の実施の形態に従う静止型開閉器における制御装置の制御構造を示す機能ブロック図である。 この発明の実施の形態に従うサイリスタスイッチの開放位相制御を説明するタイミングチャートである。
　以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　図１は、この発明の実施の形態に従う静止型開閉器の回路構成図である。
　図１を参照して、静止型開閉器は、交流電源２と負荷３との電気的接続および遮断を切り替えるための開閉器であり、サイリスタスイッチ１と、制御装置４とを備える。
　サイリスタスイッチ１は、交流電源２と負荷３との間に接続される。図１では、交流電源２の電源電圧をＶとし、サイリスタスイッチ１の端子間電圧をＶｓとし、サイリスタスイッチ１を通って負荷３に供給される電流（負荷電流）をＩとしている。なお、以下の説明では、サイリスタスイッチ１の動作の理解を容易にするために、負荷３を誘導性負荷とする。
　サイリスタスイッチ１は、逆並列に接続された１組のサイリスタアームＴＡ１，ＴＡ２を有する。サイリスタアームＴＡ１，ＴＡ２の各々は、直列に接続された複数のサイリスタＴ１～Ｔｎ（ｎは２以上の整数）によって構成される。各サイリスタＴ１～Ｔｎは、制御装置４から入力（オン）されるゲート信号Ｇに応答してオンする。そして、オンされた各サイリスタＴ１～Ｔｎは、ゲート信号Ｇが遮断（オフ）された状態において電流が０になるのに応じてオフする。以下では、サイリスタアームＴＡ１，ＴＡ２を包括的に表記する場合には、単に「サイリスタアームＴＡ」とも称し、サイリスタＴ１～Ｔｎを包括的に表記する場合には、単に「サイリスタＴ」とも称する。
　制御装置４は、サイリスタスイッチ１のオンオフを制御する。制御装置４は、主にＣＰＵ（Central　Processing　Unit）、メモリおよびインターフェイス回路などによって実現される。制御装置４は、上位の制御部（図示せず）から与えられる開閉指令に応答して、サイリスタスイッチ１に与えるゲート信号Ｇを生成する。制御装置４の制御構造については後述する。
　図２は、ゲート信号Ｇがオン状態のときのサイリスタスイッチ１の動作を説明するための波形図である。
　図２を参照して、電源電圧Ｖに対して負荷電流Ｉは、負荷の力率角φだけ位相が遅れている。負荷電流Ｉの正弦波波形における負の半サイクル期間は、サイリスタスイッチ１のサイリスタアームＴＡ２がオンする。一方、正弦波波形における正の半サイクル期間は、サイリスタアームＴＡ１がオンする。このように、ゲート信号Ｇが与えられている間は、負荷電流Ｉの極性に従って、サイリスタアームＴＡ１およびサイリスタアームＴＡ２の一方が半サイクル期間ごとに交互にオン状態となる。そのため、サイリスタスイッチ１の端子間電圧Ｖｓは略零を示している。
　図３は、サイリスタスイッチ１を開放するためにゲート信号Ｇをオフ状態に切り替えたときのサイリスタスイッチ１の動作の一態様を説明するための波形図である。図３は、電源電圧Ｖの正の半サイクルの間、電源電圧Ｖの位相θが０の時点から位相αだけ遅れた時点でゲート信号Ｇをオフした場合における、サイリスタスイッチ１の動作を示している。
　図３を参照して、位相αが力率角φよりも小さい場合（０＜α＜φ）には、ゲート信号Ｇをオフした時点では、負荷電流Ｉは負極性であるため、サイリスタアームＴＡ２がオンし続ける。そして、負荷電流Ｉが零点に至ったときに、サイリスタアームＴＡ２がターンオフする。このとき、サイリスタアームＴＡ１にはゲート信号Ｇが与えられていないため、サイリスタアームＴＡ１はターンオンせず、この結果、サイリスタスイッチ１は開放状態となる。サイリスタスイッチ１が開放状態となったタイミングで、サイリスタスイッチ１の端子間には正方向に電源電圧Ｖが印加される。
　しかしながら、以下に説明するように、ゲート信号Ｇをオフする位相αによっては、サイリスタスイッチ１のサイリスタＴに不要なストレスがかかる場合がある。
　図４は、ゲート信号Ｇをオフ状態に切り替えたときのサイリスタスイッチ１の動作の他の態様を説明するための波形図である。図４は、負荷電流Ｉの極性が切り替わるゼロクロス点でゲート信号Ｇをオフした場合（位相αが力率角φに等しい場合）における、サイリスタスイッチ１の動作を示している。
　図４を参照して、負荷電流Ｉのゼロクロス点において、サイリスタアームＴＡ２はターンオフする。一方、ゼロクロス点でゲート信号Ｇがオフされることにより、サイリスタアームＴＡ１はターンオンしない。その結果、サイリスタスイッチ１は開放状態となり、サイリスタスイッチ１の端子間には正方向に電源電圧Ｖが印加される。
　ここで、負荷電流Ｉのゼロクロス点の直後にゲート信号Ｇをオフした場合における、サイリスタスイッチ１の動作を考える。
　図２に示したように、ゲート信号Ｇをオンしている場合には、負荷電流Ｉのゼロクロス点では、サイリスタアームＴＡ２がターンオフする一方で、サイリスタアームＴＡ１がターンオンする。一方、負荷電流Ｉのゼロクロス点よりも前（図３参照）、または負荷電流Ｉのゼロクロス点（図４参照）においてゲート信号Ｇをオフした場合、すなわち、位相αが力率角φ以下となる場合には、負荷電流Ｉのゼロクロス点においてサイリスタアームＴＡ１はターンオンしない。
　しかしながら、負荷電流Ｉのゼロクロス点よりも僅かに遅れてゲート信号Ｇをオフした場合、すなわち、位相αが力率角φよりも僅かに大きい場合（α＝φ＋ε）には、負荷電流Ｉのゼロクロス点においてサイリスタアームＴＡ１がターンオンするため、サイリスタアームＴＡ１に負荷電流Ｉが流れ始めた直後にゲート信号Ｇがオフすることになる。このような場合には、以下に述べる２つの不具合が発生する可能性がある。
　第１に、サイリスタアームＴＡ１を構成する複数のサイリスタＴ１～Ｔｎにおいて、素子特性の差に起因して、負荷電流Ｉのゼロクロス点からゲート信号Ｇが与えられるまでの僅かな期間（φ＜θ＜α）の間に、一部のサイリスタがターンオンする一方で、残りのサイリスタがターンオンせず、オフ状態を維持するという、不揃いの状態が発生する可能性がある。このように、ターンオンのタイミングのばらつきによって、直列接続されるサイリスタＴ１～Ｔｎに不揃いの状態が発生すると、サイリスタスイッチ１の端子間電圧Ｖｓが、オフ状態となっている一部のサイリスタに対して集中的に印加されることになる。端子間電圧Ｖｓは電源電圧Ｖに等しいため、交流電源２が高圧系統である場合には、電源電圧Ｖによってはオフ状態のサイリスタに過電圧が印加される虞がある。
　第２に、サイリスタはゲート信号Ｇを与えてオンさせた後は負荷電流が流れるが、この負荷電流がラッチング電流以上となるサイリスタは、ゲート信号Ｇをオフした後も、次のゼロクロス点までは通弧したままとなる。その一方で、負荷電流がラッチング電流よりも小さいサイリスタは、ゲート信号Ｇをオフした時点で消弧する。ラッチング電流は素子ばらつきに起因するため、ターンオンした一部のサイリスタがゲート信号Ｇをオフしてからターンオフするまでに時間がかかってしまう。この結果、当該一部のサイリスタに発生するスイッチング損失が増加することになり、サイリスタにストレスを与えてしまう。
　このように、負荷電流Ｉのゼロクロス点の直後にゲート信号Ｇをオフした場合には、サイリスタアームＴＡを構成するサイリスタＴに不要なストレスを与える可能性がある。このような不具合を防止するための対策として、本実施の形態に従う静止型開閉器では、サイリスタスイッチ１を開放する際に、サイリスタアームＴＡをターンオフする位相αを制御する、サイリスタスイッチ１の開放位相制御を実行する。
　以下、本実施の形態に従うサイリスタスイッチの開放位相制御について説明する。
　図５および図６は、本実施の形態に従うサイリスタスイッチ１の開放位相制御の概念を説明するための図である。
　図５は、負荷３を純抵抗負荷とした場合における電源電圧Ｖおよび負荷電流Ｉの波形を示す図である。図５に示すように、負荷の力率角φ＝０であるため、負荷電流Ｉのゼロクロス点はθ＝０，１８０°，３６０°となっている。
　本実施の形態では、負荷電流Ｉのゼロクロス点とその近傍の位相とを含む位相範囲内に、ゲート信号Ｇをオフすることを禁止する位相の範囲を設定する。以下の説明では、当該位相範囲を「ゲートオフ禁止帯」とも称する。図５においては、０≦θ≦β、１８０°－β≦θ≦１８０°＋β、および３６０°－β≦θ≦３６０°からなる位相範囲（図中の領域ＲＧＮ１に相当）がゲートオフ禁止帯に設定されている。
　なお、各ゲートオフ禁止帯の上限および下限（図中の位相βに相当）は、サイリスタアームＴＡを構成する複数のサイリスタＴ１～Ｔｎのすべてにおいて、サイリスタの導通電流が保持電流以上となるという条件を満たすように設定することが好ましい。このようにすれば、ゲートオフ禁止帯の外側の位相ではサイリスタＴ１～Ｔｎはすべてオン状態となっている。そのため、ゲートオフ禁止帯の外側のいずれの位相でゲート信号Ｇをオフした場合であっても、サイリスタＴ１～Ｔｎの一部に過電圧が印加されるのを回避することができる。
　図６は、負荷３を誘導性負荷とした場合における電源電圧Ｖおよび負荷電流Ｉの波形を示す図である。図６に示すように、負荷電流Ｉのゼロクロス点は、θ＝φ（力率角），１８０°＋φとなっている。
　負荷の力率角φが０°～９０°の範囲である場合には、当該範囲内に負荷電流Ｉのゼロクロス点が現われる。したがって、図６では、一例として、０≦θ≦９０°および１８０°≦θ≦２７０°の位相範囲（図中の領域ＲＧＮ２に相当）がゲートオフ禁止帯に設定されている。なお、各ゲートオフ禁止帯の上限および下限は、図５（力率角φが０の場合）と同様に、サイリスタＴＡを構成するサイリスタＴ１～Ｔｎのすべてにおいて、サイリスタの導通電流が保持電流以上となるという条件を満たすように設定することが好ましい。
　このようにして負荷の力率角φに応じてゲートオフ禁止帯が設定されると、設定されたゲートオフ禁止帯の外側に、ゲート信号Ｇをオフする目標位相（以下、「ゲートオフ位相」とも称する）θＯＦＦが設定される。本実施の形態では、負荷３が純抵抗負荷である場合のゲートオフ禁止帯（図５参照）および負荷３が誘導性負荷である場合のゲートオフ禁止帯（図６参照）のいずれにも含まれない位相を、ゲートオフ位相θＯＦＦに設定する。図５および図６には、ゲートオフ位相θＯＦＦを１２０°，３００°（＝１８０°＋１２０°）に設定する例が示されている。
　図７は、本実施の形態に従う静止型開閉器における制御装置４の制御構造を示す機能ブロック図である。
　図７を参照して、制御装置４は、位相検出部１０と、ゲート信号生成部２０と、目標位相設定部４０とを含む。
　電圧検出器６は、交流電源２の電圧（電源電圧）Ｖを検出する。電圧検出器６によって検出された電源電圧Ｖは、制御装置４内の位相検出部１０に与えられる。位相検出部１０は、電圧検出器６によって検出された電源電圧Ｖの位相θを検出する。
　目標位相設定部４０は、外部から入力される負荷の力率角φに基づいてゲートオフ位相θＯＦＦを設定する。具体的には、目標位相設定部４０は、負荷の力率角φに基づいてゲートオフ禁止帯を設定すると、その設定したゲートオフ禁止帯の外側にゲートオフ位相θＯＦＦを設定する（図５および図６参照）。目標位相設定部４０は、設定したゲートオフ位相θＯＦＦをゲート信号生成部２０に出力する。
　なお、図７の構成例では、電源電圧Ｖの正負の対称性から、位相検出部１０は、電源電圧Ｖの位相θを、正弦波のゼロクロス点ごとにリセットし、０°～１８０°の範囲として扱っている。また、負荷３の力率角φが０°～９０°の範囲である場合を想定して、目標位相設定部４０は、ゲートオフ位相θＯＦＦを１２０°に設定している。
　ゲート信号生成部２０は、位相検出部１０によって検出された電源電圧Ｖの位相θと、目標位相設定部４０により設定されたゲートオフ位相θＯＦＦとを比較する。そして、ゲート信号生成部２０は、その比較結果に基づいてゲート信号Ｇを生成する。
　具体的には、ゲート信号生成部２０は、比較部２２と、ワンショットパルス発生部２４と、反転（ＮＯＴ）回路２６と、論理積（ＡＮＤ）回路２８と、ＲＳフリップフロップ回路３０，３２，３４とを含む。
　比較部２２は、電源電圧Ｖの位相θとゲートオフ位相θＯＦＦ（＝１２０°）とを比較する。位相θがゲートオフ位相θＯＦＦ以上であるとき、比較部２２は、出力信号を活性化レベルの値「１」に設定する。一方、位相θがゲートオフ位相θＯＦＦより小さいときには、比較部２２は出力信号を非活性化レベルの値「０」に設定する。
　比較部２２の出力信号は、ワンショットパルス発生部２４に入力される。ワンショットパルス発生部２４は、比較部２２の出力信号の立上りに応答して所定のパルス幅のワンショットのパルス信号を生成する。生成されたパルス信号は、論理積回路２８の一方入力に入力される。
　ＲＳフリップフロップ回路３２は、リセット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３２は、上位の制御部（図示せず）からサイリスタスイッチ１の開放指令を受ける。具体的には、ＲＳフリップフロップ回路３２は、セット端子Ｓにサイリスタスイッチ１の閉指令を受け、リセット端子Ｒにサイリスタスイッチ１の開指令を受ける。ＲＳフリップフロップ回路３２は、閉指令が活性化レベルのＨ（論理ハイ）レベルのとき出力端子ＱからＨレベルの信号を出力し、開指令が活性化レベルのＨレベルのとき出力端子ＱからＬ（論理ロー）レベルの信号を出力する。ＲＳフリップフロップ回路３２は、リセット優先型であるため、閉指令および開指令が共にＨレベルのとき出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３２の出力は、反転回路２６に入力されるとともに、ＲＳフリップフロップ回路３４のセット端子Ｓに入力される。
　反転回路２６は、ＲＳフリップフロップ回路３２の出力信号を反転させる。反転回路２６の出力は、論理積回路２８の他方入力に入力される。
　論理積回路２８は、パルス信号と、反転回路２６の出力信号（ＲＳフリップフロップ回路３２の出力の反転信号）との論理積を演算する。論理積回路２８は、閉指令がＨレベルのときにＬレベルの信号を出力する。一方、開指令がＨレベルのときには、論理積回路２８は、パルス信号がＨレベルとなる期間においてＨレベルの信号を出力する一方で、パルス信号がＬレベルとなる期間においてＬレベルの信号を出力する。なお、論理積回路２８の出力がＨレベルとなる期間は、ワンショットパルス発生部２４から出力されるパルス信号のパルス幅に相当する。
　ＲＳフリップフロップ回路３０は、セット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３０は、セット端子Ｓに論理積回路２８の出力を受け、リセット端子ＲにＲＳフリップフロップ回路３２の出力を受ける。ＲＳフリップフロップ回路３０は、論理積回路２８の出力がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。すなわち、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるとき、ＲＳフリップフロップ回路３０は出力端子ＱからＨレベルの信号を出力する。また、ＲＳフリップフロップ回路３０は、ＲＳフリップフロップ回路３２の出力がＨレベルのとき出力端子ＱからＬレベルの信号を出力する。すなわち、閉指令がＨレベルであるとき、ＲＳフリップフロップ回路３０は出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３０は、セット優先型であるため、論理積回路２８の出力およびＲＳフリップフロップ回路３２の出力が共にＨレベルのとき出力端子ＱからＨレベルの信号を出力する。言い換えれば、ＲＳフリップフロップ回路３０は、開指令がＨレベルのとき、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに達した時点を起点とするパルス信号のパルス幅に相当する時間の範囲内において、Ｈレベルの信号を出力する。
　ＲＳフリップフロップ回路３４は、リセット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３４は、セット端子ＳにＲＳフリップフロップ回路３２の出力を受け、リセット端子ＲにＲＳフリップフロップ回路３０の出力を受ける。ＲＳフリップフロップ回路３４は、ＲＳフリップフロップ回路３２の出力がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。すなわち、ＲＳフリップフロップ回路３２は、閉指令がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。また、ＲＳフリップフロップ回路３０の出力がＨレベルのとき出力端子ＱからＬレベルの信号を出力する。すなわち、ＲＳフリップフロップ回路３４は、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるとき、出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３４は、リセット優先型であるため、ＲＳフリップフロップ回路３２の出力およびＲＳフリップフロップ回路３０の出力が共にＨレベルのとき出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３４の出力は、ゲート信号Ｇとして、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２に与えられる。
　以上をまとめると、ゲート信号生成部２０は、閉指令がＨレベルのときにＨレベルのゲート信号Ｇを出力する。一方、ゲート信号生成部２０は、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるときにＬレベルのゲート信号Ｇを出力する。言い換えれば、ゲート信号生成部２０は、開指令がＨレベルのとき、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに達した時点を起点とするパルス信号のパルス幅に相当する時間の範囲内において、Ｌレベルのゲート信号Ｇを出力する。
　サイリスタスイッチ１では、Ｈレベルのゲート信号Ｇに応答して、サイリスタアームＴＡ１，ＴＡ２にゲート信号Ｇが入力される一方で、Ｌレベルのゲート信号Ｇに応答してゲート信号Ｇがオフされる。
　図８は、本実施の形態に従うサイリスタスイッチ１の開放位相制御を説明するタイミングチャートである。
　図８を参照して、時刻ｔ０以降、ゲート信号ＧはＨレベルを示している。これにより、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２の各々にはゲート信号Ｇが与えられる。
　制御装置４では、位相検出部１０によって検出される電源電圧Ｖの位相θと、ゲートオフ位相θＯＦＦ（たとえば１２０°）とが比較部２２によって常時比較されている。そして、比較部２２における比較結果に基づいて、電源電圧Ｖの正の半サイクルの間、および負の半サイクルの間の各々において、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに到達すると、ワンショットパルス発生部２４によって所定のパルス幅Δｔのワンショットのパルス信号が生成される。
　ここで、時刻ｔ１にて、上位の制御部から制御装置４に対して、Ｈレベルに活性化された開指令が与えられたものとする。制御装置４において、ゲート信号生成部２０は、Ｈレベルの開指令を受けると、Ｈレベルの開指令とパルス信号とを用いて図７に示した制御処理を実行することにより、ゲート信号Ｇを生成する。これにより、図８に示すように、時刻ｔ１よりも後の時刻ｔ２において、パルス信号の立上りに応答してゲート信号ＧがＨレベルからＬレベルに遷移する。そして、ゲート信号ＧがＬレベルに遷移したことにより、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２に与えられていたゲート信号Ｇがオフされる。
　時刻ｔ２においてゲート信号Ｇがオフされたことにより、サイリスタアームＴＡ１，ＴＡ２のうち、オン状態となっている一方のサイリスタアームは、時刻ｔ２よりも後の負荷電流Ｉのゼロクロス点でターンオフする。一方、オフ状態となっている他方のサイリスタアームは、この負荷電流Ｉのゼロクロス点ではターンオンしない。その結果、サイリスタスイッチ１は開放状態となる。
　このように本実施の形態に従う静止型開閉器によれば、負荷電流Ｉのゼロクロス点およびその近傍の位相を含むゲートオフ禁止帯の外側に、ゲートオフ位相θＯＦＦを設定する。これにより、サイリスタスイッチ１の開指令に応答してゲート信号Ｇをオフしたときに、サイリスタアームＴＡを構成するサイリスタＴに不要なストレスが加わるのを抑制することができる。この結果、サイリスタスイッチ１の故障を回避することができるため、静止型開閉器の寿命を長くすることが可能となる。
　なお、上記の実施の形態では、制御装置４内に、サイリスタスイッチ１のゲートオフ位相θＯＦＦ（目標位相）を設定するための目標位相設定部４０を設ける構成について例示したが、目標位相設定部４０に代えて、静止型開閉器の外部からゲートオフ位相θＯＦＦの入力を受け付けるための入力部を設ける構成としてもよい。負荷の力率角φは、本発明に従う静止型開閉器が採用されるシステムの運用状況によって一義的に特定される。そのため、当該システムのユーザは、この力率角φに基づいてゲートオフ位相θＯＦＦを設定して制御装置４に入力することが可能である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　サイリスタスイッチ、２　交流電源、３　負荷、４　制御装置、１０　位相検出部、２０　ゲート信号生成部、２２　比較部、２４　ワンショットパルス発生部、２６　反転回路、２８　論理積回路、３０，３２，３４　ＲＳフリップフロップ回路、４０　目標位相設定部。

Claims (3)

  1. 　交流電源と負荷との電気的接続および遮断を切替えるための静止型開閉器であって、
    　前記交流電源と前記負荷との間に接続され、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成されたサイリスタスイッチと、
    　前記サイリスタスイッチのオンオフを制御するための制御装置とを備え、
    　前記サイリスタスイッチは、前記制御装置から与えられるゲート信号に応答してオンする一方で、前記ゲート信号が遮断された状態において電流がゼロになるのに応じてオフするように構成され、
    　前記制御装置は、
    　前記交流電源から供給される電源電圧の位相を検出する位相検出部と、
    　前記静止型開閉器に開指令が与えられた場合において、前記位相検出部により検出される前記電源電圧の位相が目標位相に一致したときに、前記ゲート信号を遮断するように構成されたゲート信号生成部とを含み、
    　前記目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定された前記ゲート信号の遮断を禁止する位相範囲の外側に設定される、静止型開閉器。
  2. 　前記制御装置は、前記目標位相を設定する目標位相設定部をさらに含み、
    　前記目標位相設定部は、前記負荷の力率角に基づいて前記ゲート信号の遮断を禁止する位相範囲を設定するとともに、当該位相範囲の外側に前記目標位相を設定する、請求項１に記載の静止型開閉器。
  3. 　前記ゲート信号の遮断を禁止する位相範囲の上限および下限は、前記アームを構成する前記複数のサイリスタのすべてにおいて、導通電流が保持電流以上となるという条件を満たすように設定される、請求項１または２に記載の静止型開閉器。
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