JP6680957B2 - 交流スイッチならびにそれを備える無停電電源装置および瞬低補償装置 - Google Patents

Description

この発明は、交流スイッチならびにそれを備える無停電電源装置および瞬低補償装置に関する。

無停電電源装置および瞬低補償装置などには、交流電源と負荷との間の電気的接続および遮断を高速に切り替えるために交流スイッチを備えたものがある。このような交流スイッチとしては、逆並列接続された一対のサイリスタによって構成されているサイリスタスイッチが広く用いられている（たとえば、特開昭５８−２１９２５号公報（特許文献１）参照）。

その一方で、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）を用いた回路においては、該スイッチング素子の発熱による温度上昇を抑えるために、複数のスイッチング素子を電気的に並列に接続し、該複数のスイッチング素子で分担して電流を流すように構成したものがある。これによれば、１つのスイッチング素子に流れる電流が減少するため、スイッチング素子の発熱量も減少させることができる。したがって、上記の交流スイッチにおいても、この構成を採用して複数のサイリスタスイッチを並列に接続することで、各サイリスタスイッチにおける温度上昇を抑えることができる。

特開昭５８−２１９２５号公報

しかしながら、複数のスイッチング素子の並列回路において、スイッチング素子の電気的特性にばらつきが存在すると、複数のスイッチング素子の間で電流が均等に分担されず、一部のスイッチング素子にのみ電流が偏って流れる場合がある。その結果、並列回路に流れる電流が大きくなるに従って、該一部のスイッチング素子の発熱量が著しく増加するおそれがある。

ここで、複数のスイッチング素子間で電流の分担を均衡化するためには、たとえば、スイッチング素子にリアクトルを直列に接続する手法、または、電気的特性が同等である複数のスイッチング素子で並列回路を構成する手法を採ることができる。しかしながら、前者の手法では、リアクトルの設置により回路の大型化および高コスト化を招いてしまう。また、後者の手法では、スイッチング素子ごとの電気的特性を測定してスイッチング素子を選別する工程が新たに必要となり、製造工程が複雑化するという問題が生じてしまう。

なお、交流スイッチにおいて複数のサイリスタスイッチの並列回路を用いる場合、該複数のサイリスタスイッチの間で通電電流を同期させることが必要となる。複数のサイリスタスイッチの間で通電電流を同期させるためには、たとえば、交流スイッチの制御装置内に同期制御回路を設けておき、この同期制御回路を用いて各サイリスタスイッチに印加するゲート信号を交流電源と同期させる構成を採ることができる。しかしながら、同期制御回路を設置することで回路構成が複雑となり、装置の大型化および高コスト化が懸念される。

この発明はこのような課題を解決するためになされたものであり、この発明の目的は、簡易な構成でスイッチング素子の温度上昇を抑えることができる交流スイッチならびにそれを備える無停電電源装置および瞬低補償装置を提供することである。

本開示による交流スイッチは、交流電源と負荷との電気的接続および遮断を切り替えるための交流スイッチであって、第１のサイリスタ、第２のサイリスタ、第３のサイリスタおよび第４のサイリスタを備える。第１のサイリスタは、アノードが交流電源に接続され、カソードが負荷に接続される。第２のサイリスタは、第１のサイリスタと逆並列に接続される。第３のサイリスタは、アノードが交流電源に接続され、カソードが負荷に接続される。第４のサイリスタは、第３のサイリスタと逆並列に接続される。交流スイッチは、電流検出器および制御装置をさらに備える。電流検出器は、交流電源から負荷に供給される交流電流を検出する。制御装置は、第１から第４のサイリスタの導通および非導通を制御する。制御装置は、電流検出器の検出値に応じて、交流電流の１周期ごとに、第１のサイリスタおよび第３のサイリスタを交互に導通させ、かつ、第２のサイリスタおよび第４のサイリスタを交互に導通させる。

本開示によれば、簡易な構成でサイリスタの温度上昇を抑えることができる交流スイッチならびにそれを備える無停電電源装置および瞬低補償装置を提供することができる。

本実施の形態１に係る交流スイッチの概略構成図である。 負荷電流と、第１のサイリスタに印加されるゲート信号および第３のサイリスタに印加されるゲート信号との関係を説明するための図である。 負荷電流と、第２のサイリスタに印加されるゲート信号および第４のサイリスタに印加されるゲート信号との関係を説明するための図である。 図２および図３に示したサイリスタの制御によって各サイリスタスイッチに流れる電流を説明するための図である。 図１に示した制御装置の構成を示すブロック図である。 負荷電流と、第１のサイリスタに印加されるゲート信号および第３のサイリスタに印加されるゲート信号との関係を説明するための図である。 負荷電流と、第２のサイリスタに印加されるゲート信号および第４のサイリスタに印加されるゲート信号との関係を説明するための図である。 図６および図７に示したサイリスタの制御によって各サイリスタスイッチに流れる電流を説明するための図である。 本実施の形態２に係る交流スイッチにおける制御装置の構成を示すブロック図である。 本実施の形態３に係る無停電電源装置の全体構成図である。 本実施の形態４に係る瞬低補償装置の全体構成図である。

以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分に同一符号を付して、その説明は原則的に繰返さないものとする。

［実施の形態１］
図１は、この発明の実施の形態１に係る交流スイッチの概略構成図である。

図１を参照して、本発明の実施の形態１に係る交流スイッチ１は、交流電源２および負荷３の間に接続されており、交流電源２と負荷３との電気的接続および遮断を切り替えるためのものである。なお、図１および以後説明する図では、図面および説明の簡単化のため、一相分の回路のみが代表的に示されている。ただし、交流電源２は単相交流電源であっても、三相交流電源であってもよい。

交流電源２は、商用電源であっても、独立電源装置であってもよい。負荷３は、交流電源２から交流スイッチ１を経由して供給される交流電力を受けて動作する。負荷３は、抵抗負荷であっても、誘導負荷であってもよい。図１では、交流電源２の電源電圧をＶとし、交流スイッチ１を経由して負荷３に供給される交流電流（以下、「負荷電流」という）をＩとしている。

交流スイッチ１は、第１のサイリスタＴ１、第２のサイリスタＴ２、第３のサイリスタＴ３および第４のサイリスタＴ４を備える。交流スイッチ１はさらに、電流検出器５および制御装置６を備える。

第１のサイリスタＴ１は、アノードが交流電源２に接続され、カソードが負荷３に接続される。第２のサイリスタＴ２は、第１のサイリスタＴ１と逆並列に接続される。第３のサイリスタＴ３は、アノードが交流電源２に接続され、カソードが負荷３に接続される。第４のサイリスタＴ４は、第３のサイリスタＴ３と逆並列に接続される。以下では、サイリスタＴ１〜Ｔ４を包括的に表記する場合には、単に「サイリスタＴ」とも称する。

電流検出器５は、負荷電流Ｉを検出し、検出値を示す信号を制御装置６に出力する。
制御装置６は、電流検出器５の検出値に応じて、サイリスタＴ１〜Ｔ４の導通および非導通を制御する。制御装置６は、主にＣＰＵ（Central Processing Unit）、メモリおよびインターフェイス回路などによって実現される。制御装置６は、上位の制御部（図示せず）から与えられる開閉指令に応答して、サイリスタＴに印加するゲート信号Ｇを生成する。

第１のサイリスタＴ１には、制御装置６からゲート信号Ｇ１が印加される。ゲート信号Ｇ１が印加されている状態において、負荷電流Ｉの正弦波波形における正の半サイクル期間に、第１のサイリスタＴ１は導通状態となる。

第２のサイリスタＴ２には、制御装置６からゲート信号Ｇ２が印加される。ゲート信号Ｇ２が印加されている状態において、負荷電流Ｉの正弦波波形における負の半サイクル期間に、第２のサイリスタＴ２は導通状態となる。

第３のサイリスタＴ３には、制御装置６からゲート信号Ｇ３が印加される。ゲート信号Ｇ３が印加されている状態において、負荷電流Ｉの正弦波波形における正の半サイクル期間に、第３のサイリスタＴ３は導通状態となる。

第４のサイリスタＴ４には、制御装置６からゲート信号Ｇ４が印加される。ゲート信号Ｇ４が印加されている状態において、負荷電流Ｉの正弦波波形における負の半サイクル期間に、第４のサイリスタＴ４は導通状態となる。

すなわち、すべてのサイリスタＴにゲート信号Ｇが印加されている状態では、負荷電流Ｉの正の半サイクル期間にサイリスタＴ１およびＴ３が導通状態となり、負荷電流Ｉの負の半サイクル期間にサイリスタＴ２およびＴ４が導通状態となる。

図１に示すように、逆並列に接続された第１のサイリスタＴ１および第２のサイリスタＴ２は、第１のサイリスタスイッチ４ａを構成する。逆並列に接続された第３のサイリスタＴ３および第４のサイリスタＴ４は、第２のサイリスタスイッチ４ｂを構成する。第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとは、交流電源２および負荷３の間に並列に接続されている。したがって、第１のサイリスタスイッチ４ａおよび第２のサイリスタスイッチ４ｂがともに導通状態である場合、負荷電流Ｉは、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとで分担されることとなる。図１では、第１のサイリスタスイッチ４ａの分担電流をＩａとし、第２のサイリスタスイッチ４ｂの分担電流をＩｂとしている。

ここで、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとの間でサイリスタＴの内部インピーダンスが互いに等しければ、負荷電流Ｉは第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとで均等に分担される（Ｉａ＝Ｉｂ）。したがって、単一のサイリスタスイッチで構成された交流スイッチに比べて、各サイリスタスイッチに流れる電流が１／２に低減される。各サイリスタスイッチの発熱量は、サイリスタＴに流れる電流の２乗とサイリスタＴの内部インピーダンスと通電時間との積に比例する。したがって、サイリスタスイッチに流れる電流の低減によって、サイリスタスイッチの発熱量が抑えられることとなる。

しかしながら、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとの間で、サイリスタＴの電気的特性にばらつきがあり、内部インピーダンスの大きさが異なる場合には、負荷電流Ｉは内部インピーダンスが小さい方のサイリスタスイッチに集中的に流れることとなる。このように負荷電流Ｉの分担に偏りが生じると、一方のサイリスタスイッチにおける発熱量が増加し、２つのサイリスタスイッチを並列に接続させるメリットが低減してしまう。特に、負荷電流Ｉが大きくなると、一方のサイリスタスイッチにおける発熱量の増加も顕著となる。

本実施の形態１に係る交流スイッチ１は、以下に説明するように、サイリスタＴ１〜Ｔ４の各々の導通および非導通を制御することで、簡易な構成で負荷電流Ｉの分担の均衡化を実現するものである。

最初に、図２を参照して、制御装置６によるサイリスタＴ１およびＴ３の制御について説明する。

図２は、負荷電流Ｉと、第１のサイリスタＴ１に印加されるゲート信号Ｇ１および第３のサイリスタＴ３に印加されるゲート信号Ｇ３との関係を説明するための図である。なお、ゲート信号Ｇ１，Ｇ３の各々について、図中の斜線で示した期間はゲート信号がサイリスタに印加される期間を表しており、図中の白抜きで示した期間はゲート信号がサイリスタに印加されていない期間を表している。

制御装置６は、電流検出器５により検出される負荷電流Ｉに応じて、ゲート信号Ｇ１，Ｇ３を印加する。具体的には、負荷電流Ｉの最小値が負の閾値「−Ｉｏ」（Ｉｏ＞０）よりも大きい場合、制御装置６は、ゲート信号Ｇ１とゲート信号Ｇ３とを同時に印加する。図２では、時刻ｔ０〜ｔ１までの期間Ａにおいて、ゲート信号Ｇ１とゲート信号Ｇ３との両方が印加されている。この期間Ａでは、負荷電流Ｉの正の半サイクル期間において、サイリスタＴ１およびＴ３がともに導通状態となる。したがって、正の半サイクル期間における負荷電流Ｉは第１のサイリスタＴ１と第３のサイリスタＴ３とで分担されることとなる。

このとき、第１のサイリスタＴ１と第３のサイリスタＴ３とで電気的特性にばらつきがあると、負荷電流Ｉの分担に偏りが生じてしまい、電流Ｉａと電流Ｉｂとが不均衡となってしまう。ただし、負荷電流Ｉ自体が小さいため、仮に負荷電流Ｉの殆どが一方のサイリスタＴに流れていても、該サイリスタの発熱量は問題の無い大きさとなっている。言い換えれば、負の閾値「−Ｉｏ」の大きさは、負荷電流Ｉの全てが一方のサイリスタＴに流れた場合であっても、該サイリスタの発熱量が問題とならない大きさに設定されている。

時刻ｔ１で負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下すると、制御装置６は、負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下するごとに、ゲート信号Ｇ１とゲート信号Ｇ３とを交互に印加する。これは、負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下するごとに、ゲート信号Ｇ１とゲート信号Ｇ３とを交互に遮断することに相当する。

図２では、時刻ｔ１でゲート信号Ｇ１が遮断され、ゲート信号Ｇ３のみが印加される。したがって、時刻ｔ１直後の正の半サイクル期間には、第３のサイリスタＴ３のみが導通状態となり、負荷電流Ｉの全てが第３のサイリスタＴ３に流れる（Ｉ＝Ｉｂ）。

続いて時刻ｔ２で再び負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下すると、ゲート信号Ｇ３が遮断され、ゲート信号Ｇ１のみが印加される。したがって、時刻ｔ２直後の正の半サイクル期間には、第１のサイリスタＴ１のみが導通状態となり、負荷電流Ｉの全てが第１のサイリスタＴ１に流れる（Ｉ＝Ｉａ）。

さらに時刻ｔ３で負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下すると、ゲート信号Ｇ１が遮断され、ゲート信号Ｇ３のみが印加される。したがって、時刻ｔ３直後の正の半サイクル期間には、第３のサイリスタＴ３のみが導通状態となり、負荷電流Ｉの全てが第３のサイリスタＴ３に流れる（Ｉ＝Ｉｂ）。

この結果、図２に示すように、時刻ｔ１〜ｔ４までの期間Ｂにおいては、負荷電流Ｉの１周期ごとに、第１のサイリスタＴ１と第３のサイリスタＴ３とが交互に導通する。したがって、１つのサイリスタＴ当たりの通電時間は、サイリスタＴ１およびＴ３の両方が導通する場合に比べて、約１／２に削減される。このサイリスタＴの通電時間の削減によって、サイリスタＴの発熱量が抑えられることとなる。

時刻ｔ４で負荷電流Ｉが再び負の閾値「−Ｉｏ」を超えて低下すると、ゲート信号Ｇ３が遮断され、ゲート信号Ｇ１のみが印加される。図２では、時刻ｔ４以降、負荷電流Ｉの大きさ（絶対値）が減少している。制御装置６は、負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下した時点から、所定時間τが経過するまでの間に、負荷電流Ｉが再び負の閾値「−Ｉｏ」を超えて低下しないときには、ゲート信号Ｇ１およびＧ３を同時に印加する。図２では、時刻ｔ４から所定時間τ（第１の時間）が経過した時刻ｔ５において、ゲート信号Ｇ１に加えて、ゲート信号Ｇ３が印加される。これによると、時刻ｔ５以降、負荷電流Ｉの正の半サイクル期間において、サイリスタＴ１およびＴ３がともに導通状態となる。したがって、正の半サイクル期間における負荷電流Ｉは第１のサイリスタＴ１と第３のサイリスタＴ３とで分担されることとなる。なお、所定時間τは、負荷電流Ｉの１周期よりも長い時間に設定されている。

次に、図３を参照して、制御装置６によるサイリスタＴ２およびＴ４の制御について説明する。

図３は、負荷電流Ｉと、第２のサイリスタＴ２に印加されるゲート信号Ｇ２および第４のサイリスタＴ４に印加されるゲート信号Ｇ４との関係を説明するための図である。なお、ゲート信号Ｇ２，Ｇ４の各々について、図中の斜線で示した期間はゲート信号がサイリスタに印加される期間を表しており、図中の白抜きで示した期間はゲート信号がサイリスタに印加されていない期間を表している。

制御装置６は、電流検出器５により検出される負荷電流Ｉに応じて、ゲート信号Ｇ２，Ｇ４を印加する。具体的には、負荷電流Ｉの最大値が正の閾値「Ｉｏ」よりも小さい場合、制御装置６は、ゲート信号Ｇ２とＧ４とを同時に印加する。図３では、時刻ｔ０〜ｔ１１までの期間Ｄにおいて、ゲート信号Ｇ２とＧ４との両方が印加されている。この期間Ｄでは、負荷電流Ｉの負の半サイクル期間において、サイリスタＴ２およびＴ４がともに導通状態となる。したがって、負の半サイクル期間における負荷電流Ｉは第２のサイリスタＴ２と第４のサイリスタＴ４とで分担されることとなる。

このとき、第２のサイリスタＴ２と第４のサイリスタＴ４とで電気的特性にばらつきがあると、負荷電流Ｉの分担に偏りが生じてしまい、電流Ｉａと電流Ｉｂとが不均衡となってしまう。ただし、負荷電流Ｉ自体が小さいため、仮に負荷電流Ｉの殆どが一方のサイリスタＴに流れていても、該サイリスタの発熱量は問題の無い大きさとなっている。言い換えれば、正の閾値「Ｉｏ」の大きさは、負荷電流Ｉの全てが一方のサイリスタＴに流れた場合であっても、該サイリスタの発熱量が問題とならない大きさに設定されている。

時刻ｔ１１で負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加すると、制御装置６は、負荷電流Ｉが正の閾値「Ｉｏ」を超えて低下するごとに、ゲート信号Ｇ２とゲート信号Ｇ４とを交互に印加する。これは、負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加するごとに、ゲート信号Ｇ２とゲート信号Ｇ４とを交互に遮断することに相当する。

図３では、時刻ｔ１１でゲート信号Ｇ２が遮断され、ゲート信号Ｇ４のみが印加される。したがって、時刻ｔ１１直後の負の半サイクル期間には、第４のサイリスタＴ４のみが導通状態となり、負荷電流Ｉの全てが第４のサイリスタＴ４に流れる（Ｉ＝Ｉｂ）。

続いて時刻ｔ１２で再び負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加すると、ゲート信号Ｇ４が遮断され、ゲート信号Ｇ２のみが印加される。したがって、時刻ｔ１２直後の負の半サイクル期間には、第２のサイリスタＴ２のみが導通状態となり、負荷電流Ｉの全てが第２のサイリスタＴ２に流れる（Ｉ＝Ｉａ）。

さらに時刻ｔ１３で負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加すると、ゲート信号Ｇ２が遮断され、ゲート信号Ｇ４のみが印加される。したがって、時刻ｔ１３直後の負の半サイクル期間には、第４のサイリスタＴ４のみが導通状態となり、負荷電流Ｉの全てが第４のサイリスタＴ４に流れる（Ｉ＝Ｉｂ）。

この結果、図３に示すように、時刻ｔ１１〜ｔ１４までの期間Ｅにおいては、負荷電流Ｉの１周期ごとに、第２のサイリスタＴ２と第４のサイリスタＴ４とが交互に導通する。したがって、１つのサイリスタＴ当たりの通電時間は、サイリスタＴ２およびＴ４の両方が導通する場合に比べて、約１／２に削減される。このサイリスタＴの通電時間の削減によって、サイリスタＴの発熱量が抑えられることとなる。

時刻ｔ１４で負荷電流Ｉが再び正の閾値「Ｉｏ」を超えて増加すると、ゲート信号Ｇ４が遮断され、ゲート信号Ｇ２のみが印加される。図３では、時刻ｔ１４以降、負荷電流Ｉの大きさが減少している。制御装置６は、負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加した時点から、所定時間τが経過するまでの間に、負荷電流Ｉが再び正の閾値「Ｉｏ」を超えて増加しないときには、ゲート信号Ｇ２およびＧ４を同時に印加する。図３では、時刻ｔ１４から所定時間τが経過した時刻ｔ１５において、ゲート信号Ｇ２に加えて、ゲート信号Ｇ４が印加される。これによると、時刻ｔ１５以降、負荷電流Ｉの負の半サイクル期間において、サイリスタＴ２およびＴ４がともに導通状態となる。したがって、負の半サイクル期間における負荷電流Ｉは第２のサイリスタＴ２と第４のサイリスタＴ４とで分担されることとなる。

図４は、図２および図３に示したサイリスタＴ１〜Ｔ４の制御によってサイリスタスイッチ４ａ，４ｂの各々に流れる電流を説明するための図である。図４には、負荷電流Ｉの波形とともに、サイリスタスイッチ４ａに流れる電流Ｉａおよびサイリスタスイッチ４ｂに流れる電流Ｉｂの波形が示されている。

図２および図３で示したように、制御装置６は、電流検出器５により検出される負荷電流Ｉの最小値が負の閾値「−Ｉｏ」よりも大きく、かつ、負荷電流Ｉの最大値が正の閾値「Ｉｏ」よりも小さいときには、ゲート信号Ｇ１〜Ｇ４を印加する。図２の期間Ａおよび図３の期間Ｄ、ならびに図２の期間Ｃおよび図３の期間Ｆがこれに該当する。

制御装置６は、さらに、負荷電流Ｉが負の閾値「−Ｉｏ」を超えて低下するごとに、ゲート信号Ｇ１およびゲート信号Ｇ３を交互に印加し、かつ、負荷電流Ｉが正の閾値「Ｉｏ」を超えて増加するごとに、ゲート信号Ｇ２およびゲート信号Ｇ４を交互に印加する。図２の期間Ｂおよび図３の期間Ｅがこれに該当する。

これによると、負荷電流Ｉの波高値が閾値Ｉｏより小さい場合には、負荷電流Ｉは第１のサイリスタスイッチ４ａおよび第２のサイリスタスイッチ４ｂに分担される。一方、負荷電流Ｉの波高値が閾値Ｉｏより大きい場合には、負荷電流Ｉは１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流れることとなる。したがって、負荷電流Ｉの波高値が閾値Ｉｏよりも大きくなる期間では、各サイリスタスイッチの通電時間は、該期間の約１／２に削減されることとなる。これによれば、各サイリスタスイッチに流れる電流が大きくなるものの、その通電時間が削減されるため、結果的に各サイリスタスイッチの発熱量を抑えることができる。

図５は、図１に示した制御装置６の構成を示すブロック図である。図５を参照して、制御装置６は、比較器６１，６２と、Ｄフリップフロップ６３，６４と、反転器６５〜６８と、タイマ６９，７０と、論理和（ＯＲ）回路７１〜７４とを含む。

比較器６１の非反転入力端子（＋端子）には負の閾値「−Ｉｏ」に対応付けられた閾値電圧「−Ｖｏ」が印加される。比較器６１の反転入力端子（−端子）には電流検出器５から出力された負荷電流Ｉの検出値を示す信号（アナログ電圧Ｖに相当）が印加される。比較器６１の出力端子は、Ｄフリップフロップ６３のクロック入力Ｃに接続される。

比較器６１は、電圧Ｖと負の閾値電圧「−Ｖｏ」とを比較し、比較結果を示す信号を出力する。具体的には、電圧Ｖが負の閾値電圧「−Ｖｏ」よりも小さいとき、すなわち、負荷電流Ｉが負の閾値「−Ｉｏ」よりも小さいときに、比較器６１はＨ（論理ハイ）レベルの信号を出力する。一方、電圧Ｖが負の閾値電圧「−Ｖｏ」以上であるとき、すなわち、負荷電流Ｉが負の閾値「−Ｉｏ」以上であるときに、比較器６１はＬ（論理ロー）レベルの信号を出力する。

Ｄフリップフロップ６３は、比較器６１の出力信号をクロックとして動作する。Ｄフリップフロップ６３の制御入力Ｄとセット出力Ｑとの間には反転器６６が接続されている。

Ｄフリップフロップ６３は、クロックが入力されたときだけ動作し、そのときＱ＝Ｄとなる。セット出力Ｑとリセット出力／Ｑとは互いに相補の関係となる。セット出力Ｄはクロックが入力されている間は変化しない。たとえば、制御入力ＤがＬレベルであるときにクロックが入力されると、セット出力ＱはＬレベルとなり、リセット出力／ＱはＨレベルとなる。また、制御入力ＤはＨレベルに変化する。次のクロック入力まで、Ｑ＝Ｌおよび／Ｑ＝Ｈが保持される。次のクロックが入力されたとき、制御入力ＤはＨレベルであるから、セット出力ＱはＨレベルに変化し、リセット出力／ＱはＬレベルに変化する。また、制御入力ＤはＬレベルに変化する。さらに次のクロックが入力されたときには、制御入力ＤはＬレベルであるから、セット出力ＱはＬレベルに変化し、リセット出力／ＱはＨレベルに変化する。

Ｄフリップフロップ６３のセット出力ＱはＯＲ回路７１に入力される。Ｄフリップフロップ６３のリセット出力／ＱはＯＲ回路７２に入力される。ＯＲ回路７１，７２の各々にはさらに、反転器６５およびタイマ６９を介して、比較器６１の出力信号が入力される。比較器６１の出力信号は反転器６５で反転されてタイマ６９に入力される。

タイマ６９は、反転器６５の出力信号をＯＲ回路７１，７２に入力する。したがって、ＯＲ回路７１，７２には比較器６１の出力信号の反転信号が入力されることとなる。タイマ６９は、さらに、反転器６５の出力信号がＨレベルからＬレベルに遷移した時点からの経過時間を計測する。経過時間が所定時間τに達するまでの間に反転器６５の出力信号が再びＨレベルに遷移しなければ、タイマ６９は、経過時間が所定時間τに達した時点で、該出力信号を強制的にＨレベルに遷移させる。一方、経過時間が所定時間τに達するまでの間に反転器６５の出力信号が再びＨレベルに遷移した場合には、タイマ６９は、反転器６５の出力信号をそのまま出力する。なお、所定時間τは、負荷電流Ｉの１周期よりも長い時間に設定されている。好ましくは、所定時間τは、負荷電流Ｉの１周期よりも長く、かつ、負荷電流Ｉの１周期の２倍よりも短い時間に設定されている。

ＯＲ回路７１は、Ｄフリップフロップ６３のセット出力Ｑとタイマ６９の出力信号との論理和を演算することにより、ゲート信号Ｇ１を生成する。セット出力ＱがＨレベルのとき、もしくは、タイマ６９の出力信号がＨレベルのときに、ゲート信号Ｇ１が生成されて第１のサイリスタＴ１に印加されることとなる。

ＯＲ回路７２は、Ｄフリップフロップ６３のリセット出力／Ｑとタイマ６９の出力信号との論理和を演算することにより、ゲート信号Ｇ３を生成する。リセット出力／ＱがＨレベルのとき、もしくは、タイマ６９の出力信号がＨレベルのときに、ゲート信号Ｇ３が生成されて第３のサイリスタＴ３に印加されることとなる。

以上説明したように、比較器６１、Ｄフリップフロップ６３、反転器６５，６６、タイマ６９およびＯＲ回路７１，７２は、ゲート信号Ｇ１，Ｇ３の生成回路を構成する。該生成回路によれば、電圧Ｖが負の閾値電圧「−Ｖｏ」よりも小さくなるごとにＤフリップフロップ６３が動作し、互いに相補の関係となるようにゲート信号Ｇ１，Ｇ３が生成される。これにより、図２および図４で説明したように、負荷電流Ｉの正の半サイクル期間ごとに、第１のサイリスタＴ１および第３のサイリスタＴ３が交互に導通状態となる。

これに対して、電圧Ｖが負の閾値電圧「−Ｖｏ」よりも小さくなった時点から所定時間τが経過するまでの間に、電圧Ｖが再び負の閾値電圧「−Ｖｏ」よりも小さくならなければ、タイマ６９からＨレベルの信号がＯＲ回路７１，７２に入力されることにより、ともにＨレベルのゲート信号Ｇ１，Ｇ３が生成される。これにより、図２および図４で説明したように、負荷電流Ｉの正の半サイクル期間において第１のサイリスタＴ１および第３のサイリスタＴ３がともに導通状態となる。

図５に示した制御装置６において、比較器６２、Ｄフリップフロップ６４、反転器６７，６８、タイマ７０およびＯＲ回路７３，７４は、ゲート信号Ｇ２，Ｇ４の生成回路を構成する。該生成回路において、比較器６２の反転入力端子（−端子）には正の閾値「Ｉｏ」に対応付けられた閾値電圧「Ｖｏ」が印加される。比較器６２の非反転入力端子（＋端子）には電流検出器５から出力された負荷電流Ｉの検出値を示す信号（アナログ電圧Ｖに相当）が印加される。比較器６２の出力端子は、Ｄフリップフロップ６４のクロック入力Ｃに接続される。

比較器６２は、電圧Ｖと正の閾値電圧「Ｖｏ」とを比較し、比較結果を示す信号を出力する。具体的には、電圧Ｖが正の閾値電圧「Ｖｏ」よりも大きいとき、すなわち、負荷電流Ｉが正の閾値「Ｉｏ」よりも大きいときに、比較器６２はＨレベルの信号を出力する。一方、電圧Ｖが正の閾値電圧「Ｖｏ」以下であるとき、すなわち、負荷電流Ｉが正の閾値「Ｉｏ」以下であるときに、比較器６２はＬレベルの信号を出力する。

Ｄフリップフロップ６４は、比較器６２の出力信号をクロックとして動作する。Ｄフリップフロップ６４の制御入力Ｄとセット出力Ｑとの間には反転器６８が接続されている。

Ｄフリップフロップ６４は、Ｄフリップフロップ６３と同様の構成を有する。Ｄフリップフロップ６４のセット出力ＱはＯＲ回路７３に入力される。Ｄフリップフロップ６４のリセット出力／ＱはＯＲ回路７４に入力される。ＯＲ回路７３，７４の各々にはさらに、反転器６７およびタイマ７０を介して、比較器６２の出力信号が入力される。比較器６２の出力信号は反転器６７で反転されてタイマ７０に入力される。

タイマ７０は、反転器６７の出力信号をＯＲ回路７３，７４に入力する。したがって、ＯＲ回路７３，７４には比較器６２の出力信号の反転信号が入力されることとなる。タイマ７０は、タイマ６９と同様の構成を有する。タイマ７０は、反転器６７の出力信号がＨレベルからＬレベルに遷移した時点からの経過時間が所定時間τに達するまでの間に反転器６７の出力信号が再びＨレベルに遷移しなければ、経過時間が所定時間τに達した時点で、該出力信号を強制的にＨレベルに遷移させる。一方、経過時間が所定時間τに達するまでの間に反転器６７の出力信号が再びＨレベルに遷移した場合には、タイマ７０は、反転器７５の出力信号をそのまま出力する。

ＯＲ回路７３は、Ｄフリップフロップ６４のセット出力Ｑとタイマ７０の出力信号との論理和を演算することにより、ゲート信号Ｇ２を生成する。セット出力ＱがＨレベルのとき、もしくは、タイマ７０の出力信号がＨレベルのときに、ゲート信号Ｇ２が生成されて第２のサイリスタＴ２に印加されることとなる。

ＯＲ回路７４は、Ｄフリップフロップ６４のリセット出力／Ｑとタイマ７０の出力信号との論理和を演算することにより、ゲート信号Ｇ４を生成する。リセット出力／ＱがＨレベルのとき、もしくは、タイマ７０の出力信号がＨレベルのときに、ゲート信号Ｇ４が生成されて第４のサイリスタＴ４に印加されることとなる。

以上説明したように、ゲート信号Ｇ２，Ｇ４の生成回路においては、電圧Ｖが正の閾値電圧「Ｖｏ」よりも大きくなるごとにＤフリップフロップ６４が動作し、互いに相補の関係となるようにゲート信号Ｇ２，Ｇ４が生成される。これにより、図３および図４で説明したように、負荷電流Ｉの負の半サイクル期間ごとに、第２のサイリスタＴ２および第４のサイリスタＴ４が交互に導通状態となる。

これに対して、電圧Ｖが正の閾値電圧「Ｖｏ」よりも大きくなった時点から所定時間τが経過するまでの間に、電圧Ｖが再び正の閾値電圧「Ｖｏ」よりも大きくならなければ、タイマ７０からＨレベルの信号がＯＲ回路７３，７４に入力されることにより、ともにＨレベルのゲート信号Ｇ２，Ｇ４が生成される。これにより、図３および図４で説明したように、負荷電流Ｉの負の半サイクル期間において第２のサイリスタＴ２および第４のサイリスタＴ４がともに導通状態となる。

以上説明したように、本発明の実施の形態１に係る交流スイッチ１によれば、負荷電流Ｉの波高値が閾値Ｉｏより大きい場合には、負荷電流Ｉは１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとに交互に流れる。したがって、負荷電流Ｉの波高値が閾値Ｉｏよりも大きくなる期間では、各サイリスタスイッチの通電時間は該期間の約１／２に削減されることとなる。これによれば、各サイリスタスイッチに流れる電流が大きくなるものの、その通電時間が削減されるため、簡易な構成でサイリスタスイッチの発熱量を抑えることができる。

［実施の形態２］
上述の実施の形態１では、負荷電流Ｉの波高値が閾値Ｉｏより大きくなる場合において、負荷電流Ｉを１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとに交互に流す構成について説明したが、このような構成は負荷電流Ｉの波高値の大きさによらず採用することが可能である。

実施の形態２では、常時、負荷電流Ｉを１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流す構成について説明する。なお、実施の形態２に係る交流スイッチ１の回路構成は、制御装置６の構成を除いて図１に示した交流スイッチ１と同じであるため、詳細な説明は繰返さない。

最初に、図６を参照して、制御装置６によるサイリスタＴ１およびＴ３の制御について説明する。

図６は、負荷電流Ｉと、第１のサイリスタＴ１に印加されるゲート信号Ｇ１および第３のサイリスタＴ３に印加されるゲート信号Ｇ３との関係を説明するための図である。なお、ゲート信号Ｇ１，Ｇ３の各々について、図中の斜線で示した期間はゲート信号がサイリスタに印加される期間を表しており、図中の白抜きで示した期間はゲート信号がサイリスタに印加されていない期間を表している。

制御装置６は、電流検出器５により検出される負荷電流Ｉに応じて、ゲート信号Ｇ１，Ｇ３を印加する。具体的には、負荷電流Ｉの極性が正から負に切り替った時点から所定時間δが経過するごとに、ゲート信号Ｇ１とゲート信号Ｇ３とを交互に印加する。

図６では、時刻ｔ２１で負荷電流Ｉの極性が正から負に切り替ると、時刻ｔ２１から所定時間δ（第２の時間）が経過した時刻ｔ２２にて、ゲート信号Ｇ３が遮断され、ゲート信号Ｇ１が印加される。したがって、時刻ｔ２２直後の負荷電流Ｉの正の半サイクル期間には、第１のサイリスタＴ１のみが導通状態となり、負荷電流Ｉの全てが第３のサイリスタＴ３に流れる（Ｉ＝Ｉａ）。

続いて時刻ｔ２３で再び負荷電流Ｉの極性が正から負に切り替ると、時刻ｔ２３から所定時間δが経過した時刻ｔ２４にて、ゲート信号Ｇ１が遮断され、ゲート信号Ｇ３が印加される。したがって、時刻ｔ２４直後の正の半サイクル期間には、第３のサイリスタＴ３のみが導通状態となり、負荷電流Ｉの全てが第３のサイリスタＴ３に流れる（Ｉ＝Ｉｂ）。なお、所定時間δは、負荷電流Ｉの１／２周期よりも短い時間に設定されている。

さらに時刻ｔ２５で負荷電流Ｉの極性が正から負に切り替ると、時刻ｔ２５から所定時間δが経過した時刻ｔ２６にて、ゲート信号Ｇ３が遮断され、ゲート信号Ｇ１が印加される。したがって、時刻ｔ２６直後の正の半サイクル期間には、第１のサイリスタＴ１のみが導通状態となり、負荷電流Ｉの全てが第１のサイリスタＴ１に流れる（Ｉ＝Ｉａ）。

この結果、図６に示すように、負荷電流Ｉの１周期ごとに、第１のサイリスタＴ１と第３のサイリスタＴ３とが交互に導通する。したがって、１つのサイリスタＴ当たりの通電時間は、サイリスタＴ１およびＴ３の両方が導通する場合に比べて、約１／２に削減される。このサイリスタＴの通電時間の削減によって、サイリスタＴの発熱量が抑えられることとなる。

次に、図７を参照して、制御装置６によるサイリスタＴ２およびＴ４の制御について説明する。

図７は、負荷電流Ｉと、第２のサイリスタＴ２に印加されるゲート信号Ｇ２および第４のサイリスタＴ４に印加されるゲート信号Ｇ４との関係を説明するための図である。なお、ゲート信号Ｇ２，Ｇ４の各々について、図中の斜線で示した期間はゲート信号がサイリスタに印加される期間を表しており、図中の白抜きで示した期間はゲート信号がサイリスタに印加されていない期間を表している。

制御装置６は、電流検出器５により検出される負荷電流Ｉに応じて、ゲート信号Ｇ２，Ｇ４を印加する。具体的には、負荷電流Ｉの極性が負から正に切り替った時点から所定時間δが経過するごとに、ゲート信号Ｇ２とゲート信号Ｇ４とを交互に印加する。

図７では、時刻ｔ３２で負荷電流Ｉの極性が負から正に切り替ると、時刻ｔ３２から所定時間δ（第２の時間）が経過した時刻ｔ３３にて、ゲート信号Ｇ４が遮断され、ゲート信号Ｇ２が印加される。したがって、時刻ｔ３４直後の負荷電流Ｉの負の半サイクル期間には、第２のサイリスタＴ２のみが導通状態となり、負荷電流Ｉの全てが第２のサイリスタＴ２に流れる（Ｉ＝Ｉａ）。

続いて時刻ｔ３４で再び負荷電流Ｉの極性が負から正に切り替ると、時刻ｔ３４から所定時間δが経過した時刻ｔ３５にて、ゲート信号Ｇ２が遮断され、ゲート信号Ｇ４が印加される。したがって、時刻ｔ３５直後の負の半サイクル期間には、第４のサイリスタＴ４のみが導通状態となり、負荷電流Ｉの全てが第４のサイリスタＴ４に流れる（Ｉ＝Ｉｂ）。

さらに時刻ｔ３６で負荷電流Ｉの極性が負から正に切り替ると、時刻ｔ３６から所定時間δが経過した時刻ｔ３７にて、ゲート信号Ｇ４が遮断され、ゲート信号Ｇ２が印加される。したがって、時刻ｔ３７直後の負の半サイクル期間には、第２のサイリスタＴ２のみが導通状態となり、負荷電流Ｉの全てが第２のサイリスタＴ２に流れる（Ｉ＝Ｉａ）。

この結果、図７に示すように、負荷電流Ｉの１周期ごとに、第２のサイリスタＴ２と第４のサイリスタＴ４とが交互に導通する。したがって、１つのサイリスタＴ当たりの通電時間は、サイリスタＴ２およびＴ４の両方が導通する場合に比べて、約１／２に削減される。このサイリスタＴの通電時間の削減によって、サイリスタＴの発熱量が抑えられることとなる。

図８は、図６および図７に示したサイリスタＴ１〜Ｔ４の制御によってサイリスタスイッチ４ａ，４ｂの各々に流れる電流を説明するための図である。図８には、負荷電流Ｉの波形とともに、サイリスタスイッチ４ａに流れる電流Ｉａおよびサイリスタスイッチ４ｂに流れる電流Ｉｂの波形が示されている。

図６および図７で示したように、制御装置６は、電流検出器５により検出される負荷電流Ｉの極性が正から負に切り替わった時点から所定時間δが経過するごとに、ゲート信号Ｇ１およびＧ３を交互に印加し、負荷電流Ｉの極性が負から正に切り替わった時点から所定時間δが経過するごとに、ゲート信号Ｇ２およびＧ４を交互に印加する。

これによると、負荷電流Ｉは１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流れることとなる。したがって、各サイリスタスイッチの通電時間は該期間の約１／２に削減されることとなる。これによれば、各サイリスタスイッチの通電時間が削減されるため、結果的にサイリスタ発熱量を抑えることができる。

図９は、本実施の形態２に係る交流スイッチ１における制御装置６の構成を示すブロック図である。図９を参照して、制御装置６は、比較器８１，８２と、タイマ８３，８４と、ワンショットパルス発生器８５，８６と、Ｄフリップフロップ８７，８８と、反転器８９，９０とを含む。

比較器８１の非反転入力端子（＋端子）には接地電圧（０Ｖ）が印加される。比較器８１の反転入力端子（−端子）には電流検出器５から出力された負荷電流Ｉの検出値を示す信号（アナログ電圧Ｖに相当）が印加される。比較器８１の出力端子は、タイマ８３に接続される。

比較器８１は、電圧Ｖと接地電圧とを比較し、比較結果を示す信号を出力する。具体的には、電圧Ｖが接地電圧よりも小さいとき、すなわち、負荷電流Ｉが零よりも小さいときに、比較器８１はＨレベルの信号を出力する。一方、電圧Ｖが接地電圧以上であるとき、すなわち、負荷電流Ｉが零以上であるときに、比較器８１はＬレベルの信号を出力する。

タイマ８３は、比較器８１の出力信号をワンショットパルス発生器８５に入力する。具体的には、タイマ８３は、比較器８１の出力信号がＬレベルからＨレベルに遷移した時点からの経過時間を計測する。経過時間が所定時間δに達するまでの間、比較器８１の出力信号がＨレベルに持続された場合に、タイマ８３はＨレベルの出力信号をワンショットパルス発生器８５に入力する。一方、比較器８１の出力信号がＬレベルの場合、もしくは、比較器８１の出力信号がＨレベルに遷移した時点から所定時間δ以内にＬレベルに遷移した場合には、タイマ８３はＬレベルの出力信号をワンショットパルス発生器８５に入力する。

ワンショットパルス発生器８５は、タイマ８３からＨレベルの信号を受けたときに、所定のパルス幅を有するワンショットのパルス信号を発生する。

Ｄフリップフロップ８７は、ワンショットパルス発生器８５で発生したパルス信号をクロックとして動作する。Ｄフリップフロップ８７の制御入力Ｄとセット出力Ｑとの間には反転器８９が接続されている。

Ｄフリップフロップ８７は、クロックが入力されたときだけ動作し、そのときＱ＝Ｄとなる。セット出力Ｑとリセット出力／Ｑとは互いに相補の関係となる。セット出力Ｄはクロックが入力されている間は変化しない。たとえば、制御入力ＤがＬレベルであるときにクロックが入力されると、セット出力ＱはＬレベルとなり、リセット出力／ＱはＨレベルとなる。また、制御入力ＤはＨレベルに変化する。次のクロック入力まで、Ｑ＝Ｌおよび／Ｑ＝Ｈが保持される。次のクロックが入力されたとき、制御入力ＤはＨレベルであるから、セット出力ＱはＨレベルに変化し、リセット出力／ＱはＬレベルに変化する。また、制御入力ＤはＬレベルに変化する。さらに次のクロックが入力されたときには、制御入力ＤはＬレベルであるから、セット出力ＱはＬレベルに変化し、リセット出力／ＱはＨレベルに変化する。

Ｄフリップフロップ８７は、セット出力Ｑに基づいてゲート信号Ｇ１を生成し、リセット出力／Ｑに基づいてゲート信号Ｇ３を生成する。したがって、セット出力ＱがＨレベル（リセット出力／ＱがＬレベル）のときに、ゲート信号Ｇ１が生成されて第１のサイリスタＴ１に印加されることとなる。また、リセット出力／ＱがＨレベル（セット出力ＱがＬレベル）のときに、ゲート信号Ｇ３が生成されて第３のサイリスタＴ３に印加されることとなる。

以上説明したように、比較器８１、タイマ８３、ワンショットパルス発生器８５、Ｄフリップフロップ８７および反転器８９は、ゲート信号Ｇ１，Ｇ３の生成回路を構成する。該生成回路によれば、電圧Ｖの極性が正から負に切り替わった時点から所定時間δが経過するごとにＤフリップフロップ８７が動作し、互いに相補の関係となるようにゲート信号Ｇ１，Ｇ３が生成される。これにより、図６および図８で説明したように、負荷電流Ｉの正の半サイクル期間ごとに、第１のサイリスタＴ１および第３のサイリスタＴ３が交互に導通状態となる。

図９に示した制御装置６において、比較器８２、タイマ８４、ワンショットパルス発生器８６、Ｄフリップフロップ８８および反転器９０は、ゲート信号Ｇ２，Ｇ４の生成回路を構成する。該生成回路において、比較器８２の反転入力端子（−端子）には接地電圧（０Ｖ）が印加される。比較器８２の非反転入力端子（＋端子）には電流検出器５から出力された負荷電流Ｉの検出値を示す信号（アナログ電圧Ｖに相当）が印加される。比較器８２の出力端子は、タイマ８４に接続される。

比較器８２は、電圧Ｖと接地電圧とを比較し、比較結果を示す信号を出力する。具体的には、電圧Ｖが接地電圧よりも大きいとき、すなわち、負荷電流Ｉが零よりも大きいときに、比較器８２はＨレベルの信号を出力する。一方、電圧Ｖが接地電圧以下であるとき、すなわち、負荷電流Ｉが零以下であるときに、比較器８２はＬレベルの信号を出力する。

タイマ８４は、比較器８２の出力信号をワンショットパルス発生器８６に入力する。タイマ８４は、タイマ８３と同様の構成を有する。タイマ８４は、比較器８２の出力信号がＬレベルからＨレベルに遷移した時点からの経過時間が所定時間δに達するまでの間、Ｈレベルに持続された場合に、Ｈレベルの出力信号をワンショットパルス発生器８６に入力する。一方、比較器８２の出力信号がＬレベルの場合、もしくは、比較器８２の出力信号がＨレベルに遷移した時点から所定時間δ以内にＬレベルに遷移した場合には、タイマ８４はＬレベルの出力信号をワンショットパルス発生器８６に入力する。

ワンショットパルス発生器８６は、タイマ８４からＨレベルの信号を受けたときに、所定のパルス幅を有するワンショットのパルス信号を発生する。

Ｄフリップフロップ８８は、ワンショットパルス発生器８６で発生したパルス信号をクロックとして動作する。Ｄフリップフロップ８８の制御入力Ｄとセット出力Ｑとの間には反転器９０が接続されている。

Ｄフリップフロップ８８は、Ｄフリップフロップ８７と同様の構成を有する。Ｄフリップフロップ８８は、セット出力Ｑに基づいてゲート信号Ｇ２を生成し、リセット出力／Ｑに基づいてゲート信号Ｇ４を生成する。したがって、セット出力ＱがＨレベル（リセット出力／ＱがＬレベル）のときに、ゲート信号Ｇ２が生成されて第２のサイリスタＴ２に印加されることとなる。また、リセット出力／ＱがＨレベル（セット出力ＱがＬレベル）のときに、ゲート信号Ｇ４が生成されて第４のサイリスタＴ４に印加されることとなる。

以上説明したように、ゲート信号Ｇ２，Ｇ４の生成回路によれば、電圧Ｖの極性が負から正に切り替わった時点から所定時間δが経過するごとにＤフリップフロップ８８が動作し、互いに相補の関係となるようにゲート信号Ｇ２，Ｇ４が生成される。これにより、図７および図８で説明したように、負荷電流Ｉの負の半サイクル期間ごとに、第２のサイリスタＴ２および第４のサイリスタＴ４が交互に導通状態となる。

以上説明したように、本発明の実施の形態２に係る交流スイッチ１によれば、負荷電流Ｉは１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流れるため、各サイリスタスイッチの通電時間は、サイリスタスイッチ４ａおよび４ｂをともに通電させる場合の約１／２に削減されることとなる。これによれば、各サイリスタスイッチの通電時間が削減されるため、簡易な構成でサイリスタスイッチの発熱量を抑えることができる。

［実施の形態３］
以下の実施の形態３および４では、実施の形態１および２に係る交流スイッチ１が適用され得る装置の代表例について説明する。

図１０は、本発明の実施の形態３に係る無停電電源装置の全体構成図である。図１０を参照して、本実施の形態３に係る無停電電源装置１００は、交流電源２および負荷３の間に接続される。

無停電電源装置１００は、入力端子７および出力端子２０を備える。入力端子７は、交流電源２から供給される交流電力を受ける。出力端子２０は、負荷３に接続される。負荷３は無停電電源装置１００から供給される交流電力によって駆動される。

無停電電源装置１００はさらに、電磁接触器（コンタクタ）８，１３，１９と、ヒューズ９と、リアクトル１０，１７と、コンバータ１１と、電解コンデンサ１５と、インバータ１６と、コンデンサ１８と、交流スイッチ１と、電流検出器５と、制御装置６とを備える。このうち、コンタクタ８、ヒューズ９、リアクトル１０、コンバータ１１、インバータ１６、リアクトル１７およびコンタクタ１９は、入力端子７および出力端子２０の間に直列に接続されている。

コンタクタ８は、入力端子７とコンバータ１１との間の通電経路に接続される。コンタクタ８は、交流電源２から交流電力が正常に供給されている通常時は閉成（オン）され、たとえば無停電電源装置１００のメンテナンス時に開放（オフ）する。ヒューズ９は、過電流が交流電源２から流入するのを防ぐために入力端子７とコンバータ１１の間の通電経路に挿入される。リアクトル１０は、交流電源２からの交流電力を通過させ、コンバータ１１で発生するスイッチング周波数の信号が交流電源２に伝搬するのを防止するために設けられている。

コンバータ１１およびインバータ１６は、半導体スイッチング素子により構成される。半導体スイッチング素子としては、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。また、半導体スイッチング素子の制御方式として、ＰＷＭ（Pulse Width Modulation）制御を適用することができる。

コンバータ１１は、通常時、交流電源２から供給される交流電力を直流電力に変換する。コンバータ１１で生成された直流電力は、インバータ１６および蓄電装置１２に供給される。一方、交流電源２からの交流電力の供給が停止された停電時は、コンバータ１１の運転は停止される。コンバータ１１における電力変換は、制御装置６によって制御される。

電解コンデンサ１５は、コンバータ１１の交流出力端子に接続され、コンバータ１１の出力電圧を平滑化する。インバータ１６は、通常時は、電解コンデンサ１５によって平滑化された直流電力を交流電力に変換する。一方、停電時は、インバータ１６は、蓄電装置１２の直流電力を交流電力に変化する。インバータ１６における電力変換は、制御装置６によって制御される。

蓄電装置１２は、停電時にインバータ１６に直流電力を供給するための電力貯蔵装置である。蓄電装置１２は、通常時にはコンバータ１１で生成された直流電力を蓄える。ヒューズ１４およびコンタクタ１３は、コンバータ１１の直流入力端子と蓄電装置１２との間に直列に接続される。コンタクタ１３は、通常時にオンされ、たとえば無停電電源装置１００および蓄電装置１２のメンテナンス時にオフされる。ヒューズ１４は、コンバータ１１および蓄電装置１２に過電流が流入することを防止する。

リアクトル１７およびコンデンサ１８は、インバータ１６から出力される交流電力に含まれるスイッチング周波数の成分を除去するためのフィルタを構成する。

コンタクタ１９（開閉器）は、インバータ１６から負荷３に交流電力が供給されるモード（以下、「インバータ給電モード」とも称する）時にオンする。一方、交流電源２から交流スイッチ１を介して負荷３に交流電力が供給されるモード（以下、「バイパス給電モード」とも称する）時、コンタクタ１９がオフする。コンタクタ１９のオンオフは、制御装置６によって制御される。

インバータ給電モードでは、交流電源２から供給される交流電力をコンバータ１１によって直流電力に変換し、その直流電力をインバータ１６によって交流電力に変換して負荷３に供給する。そのため、インバータ給電モードは、負荷３への給電安定性に優れている。その一方で、インバータ給電モードは、コンバータ１１およびインバータ１６の各々において電力変換に伴う電力損失が発生するため、無停電電源装置１００の効率化が難しいという課題がある。

これに対して、バイパス給電モードでは、交流電源２から供給される交流電力を、交流スイッチ１を介して、言い換えればコンバータ１１およびインバータ１６を通さずに負荷３に供給する。これにより、コンバータ１１およびインバータ１６における電力損失の発生が抑制されるため、無停電電源装置１００の運転効率を向上させることができる。なお、商用給電モード時においても、必要に応じてコンバータ１１を運転させることにより、蓄電装置１２に直流電力を蓄えておくことができる。

本実施の形態３に係る無停電電源装置１００において、コンバータ１１、インバータ１６、コンタクタ１９および蓄電装置１２は「変換器給電回路」を構成する。一方、交流スイッチ１は「バイパス給電回路」を構成する。

交流スイッチ１は、入力端子７と出力端子２０との間に接続される。電流検出器５は、負荷電流Ｉを検出し、検出値を示す信号を制御装置６に出力する。

制御装置６は、無停電電源装置１００が、インバータ給電モードおよびバイパス給電モードを選択的に実行するように、コンタクタ１９および交流スイッチ１のオンオフと、コンバータ１１およびインバータ１６における電力変換とを制御するように構成される。

具体的には、インバータ給電モードからバイパス給電モードに切り替える際、制御装置６は、交流スイッチ１を導通させるとともに、コンタクタ１９をオフする。そして、バイパス給電モード中、制御装置６は、電流検出器５の検出値に応じて、交流スイッチ１を構成するサイリスタＴ１〜Ｔ４の導通および非導通を制御する。このとき、制御装置６は、図５または図９で説明した制御構成を用いてゲート信号Ｇ１〜Ｇ４を生成し、生成したゲート信号Ｇ１〜Ｇ４をサイリスタＴ１〜Ｔ４にそれぞれ印加する。バイパス給電モードからインバータ給電モードに切り替える際、制御装置６は、コンタクタ１９をオンするとともに、サイリスタＴ１〜Ｔ４をすべて非導通状態とする。

本実施の形態３に係る無停電電源装置１００によれば、商用給電モード中、負荷電流Ｉの検出値に応じて、負荷電流Ｉは１周期ごとに第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流れることとなる。したがって、サイリスタスイッチ４ａおよび４ｂの両方に負荷電流Ｉを流す場合に比べて、各サイリスタスイッチの通電時間が削減される。これにより、簡易な構成で各サイリスタスイッチの発熱量を抑えることができる。

［実施の形態４］
図１１は、本発明の実施の形態４に係る瞬低補償装置の全体構成図である。図１１を参照して、本実施の形態４に係る瞬低補償装置１１０は、交流電源２と負荷３との間に接続される。瞬低補償装置１１０は、交流電源２に瞬時電圧低下（瞬低）または瞬時停電が発生したときに、交流電源２と負荷３と瞬時に切り離すとともに、負荷３に対して無停電状態で電力を供給するように構成される。なお、瞬低とは、落雷などによる送電線事故を送電線保護リレーで除去するまでに発生する一時的な電圧低下である。

瞬低補償装置１１０は、入力端子３０と、出力端子３３とを備える。入力端子３０は、交流電源２から供給される交流電力を受ける。出力端子３３は負荷３に接続される。瞬低補償装置１１０は、交流スイッチ１と、インバータ３１と、蓄電装置３２と、制御装置６とをさらに備える。

交流スイッチ１は、入力端子３０と出力端子３３との間に接続される。電流検出器５は、負荷電流Ｉを検出し、検出値を示す信号を制御装置６に出力する。

インバータ３１は、逆変換動作と順変換動作とを実行することができる。インバータ３１は、順変換動作により、交流電源２から供給される交流電力を直流電力に変換し、この直流電力により蓄電装置３２を充電する。瞬低が発生した際には、インバータ３１は、逆変換動作により、蓄電装置３２に蓄えられた直流電力を交流電力に変換し、この交流電力を負荷３に供給する。

制御装置６は、インバータ３１における電力変換を制御するとともに、交流スイッチ１のオンオフを制御する。具体的には、制御装置６は、瞬低が生じていない健全時、電流検出器５の検出値に応じて、交流スイッチ１を構成するサイリスタＴ１〜Ｔ４の導通および非導通を制御する。制御装置６は、図５または図９で説明した制御構成を用いてゲート信号Ｇ１〜Ｇ４を生成し、生成したゲート信号Ｇ１〜Ｇ４をサイリスタＴ１〜Ｔ４にそれぞれ印加する。一方、瞬低が発生すると、制御装置６は、サイリスタＴ１〜Ｔ４をすべて非導通状態とするとともに、逆変換動作を行なうようにインバータ３１を制御する。

本実施の形態４に係る瞬低補償装置１１０によれば、瞬低が発生していない通常時、負荷電流Ｉの検出値に応じて、負荷電流Ｉは１周期ごとに、第１のサイリスタスイッチ４ａと第２のサイリスタスイッチ４ｂとを交互に流れる。したがって、サイリスタスイッチ４ａおよび４ｂの両方に負荷電流Ｉを流す場合に比べて、各サイリスタスイッチの通電時間が削減される。よって、簡易な構成で各サイリスタスイッチの発熱量を抑えることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 交流スイッチ、２ 交流電源、３ 負荷、４ａ 第１のサイリスタスイッチ、４ｂ 第２のサイリスタスイッチ、５ 電流検出器、６ 制御装置、７，３０ 入力端子、８，１３，１９ コンタクタ、９，１４ ヒューズ、１０，１７ リアクトル、１１ コンバータ、１２，３２ 蓄電装置、１５ 電解コンデンサ、１６，３１ インバータ、１８ コンデンサ、２０，３３ 出力端子、６１，６２ 比較器、６３，６４，８７，８８ Ｄフリップフロップ、６５，６６，６７，６８，８９，９０ 反転器、６９，７０，８３，８４ タイマ、７１，７２，７３，７４ ＯＲ回路、８５，８６ ワンショットパルス発生器、１００ 無停電電源装置、１１０ 瞬低補償装置、Ｔ１ 第１のサイリスタ、Ｔ２ 第２のサイリスタ、Ｔ３ 第３のサイリスタ、Ｔ４ 第４のサイリスタ。

Claims (6)

1. 交流電源と負荷との電気的接続および遮断を切り替えるための交流スイッチであって、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第１のサイリスタと、
   前記第１のサイリスタと逆並列に接続される第２のサイリスタと、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第３のサイリスタと、
   前記第３のサイリスタと逆並列に接続される第４のサイリスタと、
   前記交流電源から前記負荷に供給される交流電流を検出する電流検出器と、
   前記第１から第４のサイリスタの導通および非導通を制御する制御装置とを備え、
   前記制御装置は、前記電流検出器の検出値に応じて、前記交流電流の１周期ごとに、前記第１のサイリスタおよび前記第３のサイリスタを交互に導通させ、かつ、前記第２のサイリスタおよび前記第４のサイリスタを交互に導通させる、交流スイッチ。
2. 前記第１から第４のサイリスタは、第１から第４のゲート信号がそれぞれ印加された状態において、前記交流電流に応じてターンオンおよびターンオフするように構成され、
   前記制御装置は、前記電流検出器の検出値の最小値が負の閾値より大きく、かつ、前記検出値の最大値が正の閾値より小さいときには、前記第１および第３のゲート信号を同時に印加し、かつ、第２および第４のゲート信号を同時に印加する一方で、
   前記検出値の最小値が前記負の閾値より小さく、かつ、前記検出値の最大値が前記正の閾値より大きいときには、前記制御装置は、
   前記電流検出器の検出値が前記負の閾値を超えて低下するごとに、前記第１のゲート信号および前記第３のゲート信号を交互に印加し、かつ、
   前記電流検出器の検出値が前記正の閾値を超えて増加するごとに、前記第２のゲート信号および前記第４のゲート信号を交互に印加する、請求項１に記載の交流スイッチ。
3. 前記電流検出器の検出値が前記負の閾値を超えて低下した時点から、前記交流電流の１周期よりも長い第１の時間が経過するまでの間に、該検出値が再び前記負の閾値を超えて低下しないときには、前記制御装置は、前記第１のゲート信号および前記第３のゲート信号を同時に印加し、
   前記電流検出器の検出値が前記正の閾値を超えて増加した時点から前記第１の時間が経過するまでの間に、該検出値が再び前記正の閾値を超えて増加しないときには、前記制御装置は、前記第２のゲート信号および前記第４のゲート信号を同時に印加する、請求項２に記載の交流スイッチ。
4. 前記第１から第４のサイリスタは、第１から第４のゲート信号がそれぞれ印加された状態において、前記交流電流に応じてターンオンおよびターンオフするように構成され、
   前記制御装置は、
   前記電流検出器の検出値の極性が正から負に切り替わった時点から、前記交流電流の１／２周期よりも短い第２の時間が経過するごとに、前記第１のゲート信号および前記第３のゲート信号を交互に印加し、
   前記電流検出器の検出値の極性が負から正に切り替った時点から前記第２の時間が経過するごとに、前記第２のゲート信号および前記第４のゲート信号を交互に印加する、請求項１に記載の交流スイッチ。
5. 変換器給電回路およびバイパス給電回路を切り替えて負荷に給電するための無停電電源装置であって、
   前記変換器給電回路は、
   交流電源の交流電力を直流電力に変換するコンバータと、
   前記コンバータから出力される直流電力を交流電力に変換するインバータと、
   前記インバータの交流出力端子と前記負荷との間に接続された開閉器と、
   前記コンバータおよび前記インバータの間の直流回路に接続された蓄電装置とを含み、 前記バイパス給電回路は、前記交流電源と前記負荷との間に接続された交流スイッチを含み、
   給電経路を前記変換器給電回路から前記バイパス給電回路に切り替える際に、前記交流スイッチを導通させるとともに前記開閉器を開放するように構成された制御装置と、
   前記バイパス給電回路から前記負荷に供給される交流電流を検出する電流検出器とを備え、
   前記交流スイッチは、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第１のサイリスタと、
   前記交流電源および前記負荷の間に、前記第１のサイリスタと逆並列に接続される第２のサイリスタと、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第３のサイリスタと、
   前記交流電源および前記負荷の間に、前記第３のサイリスタと逆並列に接続される第４のサイリスタとを含み、
   前記バイパス給電回路から前記負荷に給電しているとき、前記制御装置は、前記電流検出器の検出値に応じて、前記交流電流の１周期ごとに、前記第１のサイリスタおよび前記第３のサイリスタを交互に導通させ、かつ、前記第２のサイリスタおよび前記第４のサイリスタを交互に導通させる、無停電電源装置。
6. 交流電源の瞬時電圧低下または瞬時停電時に負荷に給電するための瞬低補償装置であって、
   前記交流電源および前記負荷の間に接続された交流スイッチと、
   蓄電装置と、
   前記蓄電装置から出力される直流電力を交流電力に変換するインバータと、
   前記交流電源の瞬時電圧低下または瞬時停電時に前記交流スイッチを非導通とし、給電経路を前記交流電源から前記インバータに切り替えるように構成された制御装置と、
   前記交流電源の健全時に前記交流電源から前記負荷に供給される交流電流を検出する電流検出器とを備え、
   前記交流スイッチは、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第１のサイリスタと、
   前記交流電源および前記負荷の間に、前記第１のサイリスタと逆並列に接続される第２のサイリスタと、
   アノードが前記交流電源に接続され、カソードが前記負荷に接続される第３のサイリスタと、
   前記交流電源および前記負荷の間に、前記第３のサイリスタと逆並列に接続される第４のサイリスタとを含み、
   前記交流電源の健全時、前記制御装置は、前記電流検出器の検出値に応じて、前記交流電流の１周期ごとに、前記第１のサイリスタおよび前記第３のサイリスタを交互に導通させ、かつ、前記第２のサイリスタおよび前記第４のサイリスタを交互に導通させる、瞬低補償装置。

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