WO2015151542A1 - 半導体発光素子、発光デバイス - Google Patents

半導体発光素子、発光デバイス Download PDF

Info

Publication number
WO2015151542A1
WO2015151542A1 PCT/JP2015/050771 JP2015050771W WO2015151542A1 WO 2015151542 A1 WO2015151542 A1 WO 2015151542A1 JP 2015050771 W JP2015050771 W JP 2015050771W WO 2015151542 A1 WO2015151542 A1 WO 2015151542A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
region
element substrate
substrate
light emitting
Prior art date
Application number
PCT/JP2015/050771
Other languages
English (en)
French (fr)
Inventor
亮平 高木
Original Assignee
ウシオ電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウシオ電機株式会社 filed Critical ウシオ電機株式会社
Publication of WO2015151542A1 publication Critical patent/WO2015151542A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Definitions

  • the present invention relates to a semiconductor light-emitting element having a semiconductor layer including a p-type semiconductor layer, a light-emitting layer, and an n-type semiconductor layer on a substrate, and a light-emitting device including the same.
  • Patent Document 1 discloses a structure shown in FIG.
  • FIG. 8 schematically shows a cross-sectional view of the semiconductor light-emitting element disclosed in Patent Document 1.
  • a conventional semiconductor light emitting device 100 includes a bonding layer 102, a reflective electrode 103, an ohmic contact layer 104, a current blocking layer 105, an isolation layer 106, a semiconductor layer 107, and an n-side electrode 108 on a support substrate 101.
  • the semiconductor layer 107 is configured by stacking a p-type semiconductor layer 111, a light emitting layer 112, and an n-type semiconductor layer 113 in order from the side closer to the support substrate 101.
  • a plane parallel to the substrate surface of the support substrate 101 is defined as an XY plane, and a direction perpendicular to the plane is defined as a Z direction.
  • the semiconductor light emitting element 100 shown in FIG. 8 is an element from which light is extracted upward (Z direction).
  • the bonding layer 102 is a conductive material provided to increase the adhesion between the support substrate 101 and the reflective electrode 103 when the support substrate 101 and the reflective electrode 103 are bonded together, and is made of, for example, solder.
  • the reflective electrode 103 is formed of a metal or an alloy having a high reflectance, and reflects light emitted from the light emitting layer 112 toward the support substrate 101 (downward on the paper surface) on the reflective electrode 103, so that the n side The light is led to the light extraction surface formed on the electrode 108 side. Thereby, the effect which improves light extraction efficiency is acquired.
  • the current blocking layer 105 is formed so as to be in contact with the bottom surface of the semiconductor layer 107 (the surface on the support substrate 101 side) at a position facing the n-side electrode 108 in the Z direction. It is made of a material that forms a Schottky contact with 107.
  • the current blocking layer 105 for example, at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO x , Ti, Al, and Cr is used. There is a description that a configuration including one is sufficient.
  • the isolation layer 106 is an insulating layer provided for the purpose of ensuring insulation between adjacent elements when the adjacent semiconductor layers 107 are separated in element units.
  • the ohmic contact layer 104 is composed of a conductive oxide film having optical transparency such as ITO.
  • the ohmic contact layer 104 is formed in the upper layer of the reflective electrode 103, and a part of the upper surface (surface opposite to the support substrate 101) is in contact with the bottom surface of the semiconductor layer 107 (surface on the support substrate 101 side). Yes. More specifically, the ohmic contact layer 104 is in contact with the isolation layer 106 or the current blocking layer 105 without contacting the semiconductor layer 107 at a position facing the n-side electrode 108 in the Z direction, and n A part of the region not facing the side electrode 108 in the Z direction is in contact with the semiconductor layer 107.
  • the ohmic contact layer 104 is in ohmic contact with the semiconductor layer 107 at a location where the ohmic contact layer 104 is in contact with the semiconductor layer 107.
  • the semiconductor light emitting device 100 includes a current blocking layer 105 or an isolation layer that exhibits higher resistance than the reflective electrode 103 and the ohmic contact layer 104 in a region facing the n-side electrode 108 in the Z direction.
  • 106 is in contact with the bottom surface of the semiconductor layer 107.
  • the current flowing through is expanded in the horizontal direction (direction parallel to the XY plane), and light is emitted in a wide range in the light emitting layer 112, thereby increasing the light output.
  • FIG. 9 is a schematic view when the conventional semiconductor light emitting device 100 shown in FIG. 8 is viewed from above (from the light extraction surface side).
  • FIG. 10 is a top view photograph of an element having the configuration of FIG. FIG. 8 corresponds to a schematic cross-sectional view taken along the line AA (a line parallel to the X direction) in FIG.
  • the current supply unit 109 corresponds to a partial region of the n-side electrode 108.
  • the arrangement position of the current supply unit 109 is biased in the Y direction.
  • the ohmic contact layer 104 is located below the semiconductor layer 107 (on the support substrate 101 side), and therefore, when viewed from above, it cannot be seen hidden behind the semiconductor layer 107. it's shown.
  • FIG. 11 is a photograph showing the temperature distribution on the upper surface of the semiconductor light emitting device 100 when 500 mA and 1000 mA are supplied to the current supply unit 109.
  • FIG. 11A when the supply current is about 500 mA, a large temperature difference does not occur in the vicinity of the current supply unit 109 as compared with other portions.
  • FIG. 11B when the supply current is set to a high current of 1000 mA, the vicinity of the current supply unit 109 is whitish, which indicates that the region is extremely hot. Yes. That is, in FIG. 11B, it is shown that a large temperature difference is generated between the vicinity of the current supply unit 109 and the part away from the current supply unit 109 in the Y direction.
  • FIG. 12 is a graph showing the distribution of the light output according to the position in the Y direction on the element. More specifically, the distribution of values obtained by integrating the light output in the X direction with respect to the same Y coordinate. It is shown as.
  • the horizontal axis represents the amount of displacement from the reference position in the + Y direction and the ⁇ Y direction, with the position at the center of the element as a reference.
  • the vertical axis represents the relative value of the light output.
  • FIG. 13 is a photograph of the upper surface after supplying a high current of 1000 mA from the current supply unit 109 to the conventional semiconductor light emitting device 100 for 20 hours, which was taken with a scanning electron microscope. It can be confirmed that cracks 117 and melt 118 are generated in the n-type semiconductor layer 113.
  • an object of the present invention is to realize a semiconductor light emitting device that suppresses an increase in temperature in a region near a current supply portion even when a high current is supplied.
  • the present invention is a semiconductor light emitting device comprising a semiconductor layer including a p-type semiconductor layer, a light emitting layer, and an n type semiconductor layer on an element substrate, An electrode including a current supply portion formed in contact with a part of the upper surface of the semiconductor layer and connected to a current supply line; A first region formed at a position including a portion of the element substrate facing the current supply portion in a direction orthogonal to the surface of the element substrate; and a second region having a thickness greater than the first region. It is characterized by having.
  • the substrate surface of the element substrate is defined as an “XY plane”, and a direction orthogonal to the XY plane is defined as a “Z direction”.
  • “thickness” corresponds to the length in the Z direction.
  • the thickness of the element substrate is reduced at a position facing the current supply unit that forms a part of the electrode in a direction orthogonal to the surface of the element substrate (that is, the “Z direction”). Yes.
  • a current supply serving as a heat source is located at a position facing the current supply unit in a direction (Z direction) orthogonal to the surface of the element substrate.
  • the part and the material having high thermal conductivity approach each other, and the exhaust heat performance in the Z direction is improved. Thereby, even when a high current is supplied from the current supply unit, the temperature rise in the vicinity of the current supply unit is mitigated, and the life of the element can be extended.
  • a certain load is applied to the element substrate when the element substrate is die-bonded to the mounting substrate. If the thickness of the element substrate is thin as a whole, the element substrate cannot withstand this load, and cracks may occur in the element substrate. In addition, when the thickness of the element substrate is thin as a whole, there is a concern that the bonding material melted during die bonding may adhere to the side surface or top surface of the semiconductor layer beyond the side surface of the element substrate. There is a possibility that.
  • the semiconductor light emitting element is realized by bonding a semiconductor layer formed by epitaxial growth on a predetermined growth substrate to an element substrate different from the growth substrate, the bonding is performed. Since the element substrate is placed in a high temperature environment in the process, when the thickness of the element substrate is thin as a whole, the element substrate may be warped due to a difference in thermal expansion coefficient between the semiconductor layer and the element substrate.
  • the element substrate has the second region whose thickness is thicker than that of the first region. Therefore, in this region, it is possible to secure a thickness within a range where the above-described problems do not become apparent. It becomes possible.
  • the thickness is formed to be thin. Therefore, according to the above configuration, it is possible to mitigate the temperature rise in the vicinity of the current supply unit without causing a problem that may become apparent when the thickness of the entire element substrate is reduced.
  • the thickness of the first region may be 10% or more and 50% or less with respect to the thickness of the second region.
  • the element substrate may be warped due to a difference in thermal expansion coefficient between the semiconductor layer and the element substrate.
  • the thickness of the first region is greater than 50% with respect to the thickness of the second region, even if a member made of a material having high thermal conductivity is disposed on the back side of the element substrate, the member and current Since the distance between the supply parts is not so close, there are cases where the effect of alleviating the temperature rise in the vicinity of the current supply part cannot be obtained.
  • the thickness of the first region within the range of 10% or more and 50% or less with respect to the thickness of the second region, due to the difference in the thermal expansion coefficient between the semiconductor layer and the element substrate.
  • the effect of mitigating the temperature rise in the vicinity of the current supply unit can be sufficiently exhibited without causing the problem of warping of the element substrate.
  • the first region may occupy 2% or more and 60% or less of the entire substrate in a direction parallel to the surface of the element substrate.
  • the occupied area of the first region When the occupied area of the first region is less than 2% of the entire element substrate, almost all of the element substrate is formed in a thick area, so that the temperature rise in the vicinity of the current supply unit is mitigated. May not be able to fully demonstrate the effect.
  • the occupied area of the first region when the occupied area of the first region is set to a range exceeding 60% of the entire element substrate, the element substrate has a large number of thin regions. There is a possibility that a problem similar to the problem that may occur when the thickness is reduced becomes apparent. Therefore, it is more preferable that the semiconductor light emitting element is configured such that the first region occupies 2% or more and 60% or less of the entire substrate in the direction parallel to the surface of the element substrate.
  • the element substrate may be formed with a notch or a groove in the first region.
  • the element substrate when the element substrate has a second region having a large thickness and a first region having a smaller thickness than the second region, a predetermined substrate having a uniform thickness is prepared to form the first region.
  • the above-described element substrate can be realized by performing etching or the like on the region to be formed to form a notch or a groove.
  • the semiconductor layer may be formed of a nitride semiconductor layer.
  • the electrode including the current supply unit is usually formed on the upper surface of the n-type semiconductor layer.
  • the thickness of the n-type semiconductor layer cannot be sufficiently increased.
  • the current cannot be spread sufficiently, and the current tends to concentrate near the current supply unit. Therefore, in the semiconductor light emitting device in which the semiconductor layer is formed of the nitride semiconductor layer, the necessity to alleviate the temperature rise particularly in the vicinity of the current supply portion is increased, so that the effect can be maximized by adopting the above configuration. Can do.
  • the present invention is a light emitting device comprising a semiconductor light emitting element having the above configuration and a mounting substrate on which the semiconductor light emitting element is mounted, In the mounting substrate, a region facing the first region of the element substrate in a direction orthogonal to the surface of the element substrate is orthogonal to the surface of the element substrate with respect to the second region of the element substrate. It is characterized in that it is thicker than the region facing in the direction, is made of a material having higher thermal conductivity than the element substrate, and is fitted to the element substrate.
  • the present invention is a light emitting device comprising a semiconductor light emitting element having the above configuration and a mounting substrate on which the semiconductor light emitting element is mounted,
  • the mounting substrate has an upper surface on which an area facing the first area of the element substrate in a direction perpendicular to the surface of the element substrate is opposite to the second area of the element substrate. It is thicker than a region facing in a direction perpendicular to the surface, has a metal layer made of a material having a higher thermal conductivity than the element substrate, and is fitted to the element substrate To do.
  • the electrode including the current supply unit and the material having high thermal conductivity are brought close to each other at a position facing the current supply unit in a direction (Z direction) orthogonal to the surface of the element substrate. And the exhaust heat performance in the Z direction is improved. Thereby, even when a high current is supplied from the current supply unit, the temperature rise in the vicinity of the current supply unit is mitigated, and the life of the light emitting device can be extended.
  • a bonding material such as a solder material is formed in a predetermined region on the mounting substrate, and then the element substrate is placed on the bonding material forming portion and heated. Both substrates are bonded by melting the bonding material.
  • the element substrate may move on the mounting substrate with the flow of the bonding material melted by heating, and the position of the element substrate may shift. .
  • the side surface of the element substrate is connected to the mounting substrate or the metal layer. Even if the melted bonding material moves, the element substrate does not easily move along with the movement of the bonding material, and the problem of positional deviation as described above hardly occurs.
  • the metal layer may constitute a wiring layer.
  • wiring layers having different thicknesses are formed on the mounting substrate depending on the region.
  • the semiconductor light emitting device of the present invention current concentration in the vicinity of the current supply unit is alleviated, and a long-life high-power device is realized.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor light emitting device in FIG. 1 taken along line BB.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor light emitting device in FIG. 1 taken along line CC.
  • FIG. 2 schematically shows a cross-sectional view of a semiconductor light emitting device disclosed in Patent Document 1.
  • the top view of the top view of the semiconductor light-emitting device disclosed by patent document 1 is typically shown.
  • 10 is a photograph of the upper surface of the semiconductor light emitting device having the configuration shown in FIG. 9.
  • 10 is a photograph showing the temperature distribution on the upper surface of the semiconductor light emitting device having the configuration shown in FIG. 9 when 500 mA and 1000 mA are supplied to the current supply unit. It is a graph which shows distribution of the optical output in the position on an element when supplying 500 mA and 1000 mA with respect to the electric current supply part of the semiconductor light-emitting element which has the structure shown in FIG. 10 is a photograph of the upper surface after a high current has been supplied for a certain period of time to the current supply unit of the semiconductor light emitting device having the configuration shown in FIG. 9.
  • FIG. 1 is a schematic plan view of a semiconductor light emitting device 1 according to the present invention as viewed from above.
  • the light emitting direction of the semiconductor light emitting device 1 is the front side of the paper (Z direction).
  • FIG. 2A is a schematic cross-sectional view of the semiconductor light emitting device 1 taken along line BB parallel to the X direction in FIG.
  • FIG. 2B is a schematic cross-sectional view of the semiconductor light emitting device 1 taken along the line CC parallel to the Y direction in FIG.
  • the semiconductor light emitting device 1 in this embodiment includes an element substrate 11, a conductive layer 12, an insulating layer 19, a semiconductor layer 30, a first electrode 41, and a second electrode 25.
  • the semiconductor layer 30 is formed by stacking a p-type semiconductor layer 31, a light emitting layer 33, and an n-type semiconductor layer 35 in order from the side close to the element substrate 11.
  • a direction parallel to the surface of the element substrate 11 is defined as an XY plane, and a direction perpendicular to the plane is defined as a Z direction.
  • a conductive layer 12 having a multilayer structure is formed on the element substrate 11.
  • the conductive layer 12 includes a protective layer 13, a solder layer 15, and a protective layer 17.
  • the solder layer 15 is made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like.
  • the solder layer 15 functions as a layer for ensuring adhesion between the substrate 11 and another substrate (a growth substrate 20 described later).
  • the protective layer 17 is made of, for example, a Pt-based metal (an alloy of Ti and Pt), W, Mo, Ni, or the like. As will be described later, when bonding is performed via the solder layer, the material constituting the solder is diffused to the second electrode 25 side, and the function of preventing the light emission efficiency from being lowered due to the decrease in the reflectance at the second electrode 25. Plays.
  • the protective layer 13 functions to prevent the material constituting the solder layer 15 from diffusing into the element substrate 11.
  • the semiconductor layer 30 is formed by sequentially stacking the p-type semiconductor layer 31, the light emitting layer 33, and the n-type semiconductor layer 35 from the side close to the element substrate 11.
  • the p-type semiconductor layer 31 is made of, for example, GaN, AlGaN or the like, and is doped with a p-type impurity such as Mg, Be, Zn, or C.
  • the light emitting layer 33 is formed of a semiconductor layer having a multiple quantum well structure in which, for example, a well layer made of InGaN and a barrier layer made of AlGaN are repeated. These layers may be undoped or p-type or n-type doped.
  • the n-type semiconductor layer 35 has a multilayer structure including a layer made of AlGaN (electron supply layer) and a layer made of GaN (protective layer), for example. At least the protective layer is doped with an n-type impurity such as Si, Ge, S, Se, Sn, or Te.
  • AlGaN is synonymous with the description of Al m Ga 1-m N (0 ⁇ m ⁇ 1), and the description of the composition ratio of Al and Ga is simply omitted. The intention is not limited to the case where the composition ratio of Al and Ga is 1: 1. The same applies to the description “InGaN”. In the following, it will be described in the same manner as described above.
  • the first electrode 41 is formed on the upper surface of a partial region of the n-type semiconductor layer 35 and is made of, for example, Cr—Au. As shown in FIG. 1, the first electrode 41 has a wide portion at a position in the ⁇ Y direction from the center of the semiconductor light emitting element 1, and a current supply in which one end of a current supply line 45 is connected to this region. A portion 43 is formed. The other end of the current supply line 45 is connected to a power feeding pattern of the element substrate 11 on which the semiconductor light emitting element 1 is disposed (not shown).
  • FIG. 1 illustrates the case where the semiconductor light emitting element 1 includes two current supply units 43, but this is an example and does not limit the number of current supply units 43.
  • the first electrode 41 is configured to extend vertically and horizontally along the surface (XY plane) of the element substrate 11.
  • the first electrode 41 is formed in a region surrounded by the extending first electrode 41, that is, on the upper surface of the n-type semiconductor layer 35. A region where one electrode 41 is not formed corresponds to the light extraction surface.
  • the first electrode 41 is not limited to the shape shown in FIG. As an example, the number of the first electrode 41 extending in the Y direction may be increased to form a finer lattice shape, or the number of the first electrode 41 extending in the X direction may be increased to form a mesh shape.
  • the second electrode 25 can be made of a metal material containing, for example, an Ag-based metal (an alloy of Ni and Ag), Al, or Rh.
  • the second electrode 25 is made of a conductive material that can reflect light emitted from the light emitting layer 33, and an ohmic contact is formed at the contact point with the p-type semiconductor layer 31.
  • Insulating layer 19 is constituted by, for example, SiO 2, SiN, Zr 2 O 3, AlN, Al 2 O 3 or the like.
  • the insulating layer 19 is formed in a region including a position facing the first electrode 41 in the Z direction, and suppresses the current supplied to the first electrode 41 from flowing in the semiconductor layer 30 in the direction. This has the effect of spreading the current flowing in the semiconductor layer 30 in the direction parallel to the XY plane.
  • the insulating layer 19 is also formed at a position outside the semiconductor layer 30 in the direction parallel to the XY plane, and serves as an isolation layer for ensuring insulation between adjacent semiconductor light emitting elements. Besides functioning, it also functions as an etching stopper layer at the time of element isolation as will be described later.
  • the element substrate 11 is made of, for example, a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si. 2A and 2B, the element substrate 11 included in the semiconductor light emitting element 1 has a first region 11A and a second region 11B that is thicker than the first region 11A. More specifically, the element substrate 11 is formed in a region including a position where the first thin region 11A is opposed to the current supply unit 43 in the Z direction. And in the position far from the electric current supply part 43, the element board
  • thickness refers to the length in the Z direction.
  • 3A and 3B are schematic cross-sectional views of a light emitting device 10 in which the semiconductor light emitting element 1 described above is mounted on a mounting substrate.
  • 3A is a schematic cross-sectional view when the light-emitting device 10 is cut from the same direction as FIG. 2A
  • FIG. 3B is a schematic cross-sectional view when the light-emitting device 10 is cut from the same direction as FIG. 2B. is there.
  • the light emitting device 10 includes a mounting substrate 9 and a wiring layer 7 formed on the mounting substrate 9.
  • the wiring layer 7 and the semiconductor light emitting element 1 are bonded via a bonding material 5.
  • the mounting substrate 9 is made of, for example, AlN, Al 2 O 3 or the like.
  • the wiring layer 7 is made of a metal material having a higher thermal conductivity than the element substrate 11 such as Cu, Al, or Ag.
  • the bonding material 5 is made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like.
  • the light emitting device 10 of the present embodiment has a configuration in which the thickness of the wiring layer 7 varies depending on the position. More specifically, the wiring layer 7 is thick in the region facing the first region 11A of the element substrate 11 in the Z direction, that is, the region including the position facing the current supply unit 43 in the Z direction. One region 7A is formed, and in the region facing the second region 11B of the element substrate 11 in the Z direction, a second region 7B having a thickness smaller than that of the first region 7A is formed.
  • FIGS. 4A to 4F are schematic cross-sectional views when the element is cut from the same direction as FIG. 2A.
  • Step S1 As shown in FIG. 4A, an epitaxial layer 39 is formed on the growth substrate 20.
  • This step S1 is performed by the following procedure, for example.
  • a c-plane sapphire substrate is prepared as the growth substrate 20 and is cleaned. More specifically, for this cleaning, for example, a growth substrate 20 (c-plane sapphire substrate) is disposed in a processing furnace of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and a flow rate is set in the processing furnace. Is performed by raising the furnace temperature to, for example, 1150 ° C. while flowing 10 slm of hydrogen gas.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a low-temperature buffer layer made of GaN is formed on the surface of the growth substrate 20, and a base layer made of GaN is further formed thereon. These low-temperature buffer layer and underlayer correspond to the undoped layer 36.
  • a specific method for forming the undoped layer 36 is, for example, as follows. First, the furnace pressure of the ⁇ CVD apparatus is 100 kPa, and the furnace temperature is 480 ° C. Then, while flowing nitrogen gas and hydrogen gas with a flow rate of 5 slm respectively as carrier gas into the processing furnace, trimethylgallium (TMG) with a flow rate of 50 ⁇ mol / min and ammonia with a flow rate of 250,000 ⁇ mol / min are used as the raw material gas in the processing furnace. For 68 seconds. Thereby, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface of the growth substrate 20.
  • TMG trimethylgallium
  • the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are introduced into the processing furnace as source gases. Feed for 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 ⁇ m is formed on the surface of the low-temperature buffer layer.
  • n-type semiconductor layer 35 is formed on the undoped layer 36.
  • a specific method for forming the n-type semiconductor layer 35 is, for example, as follows.
  • the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas into the processing furnace, TMG having a flow rate of 94 ⁇ mol / min, trimethylaluminum (TMA) having a flow rate of 6 ⁇ mol / min, Ammonia with a flow rate of 250,000 ⁇ mol / min and tetraethylsilane with a flow rate of 0.013 ⁇ mol / min are supplied into the treatment furnace for 60 minutes.
  • TMG trimethylaluminum
  • tetraethylsilane with a flow rate of 0.013 ⁇ mol / min are supplied into the treatment furnace for 60 minutes.
  • an n-type semiconductor layer 35 having a composition of Al 0.06 Ga 0.94 N, a Si concentration of 5 ⁇ 10 19 / cm 3 , and a thickness of 2 ⁇ m is formed in the upper layer of the undoped layer 36. .
  • n-type GaN layer having a protective layer made of n-type GaN having a thickness of about 5 nm is formed on the n-type AlGaN layer.
  • the semiconductor layer 35 may be realized.
  • Si is used as the n-type impurity contained in the n-type semiconductor layer 35 .
  • Ge, S, Se, Sn, Te, or the like can be used as the n-type impurity in addition to Si. .
  • a light emitting layer 33 having a multiple quantum well structure in which a well layer made of InGaN and a barrier layer made of n-type AlGaN are periodically repeated is formed on the n-type semiconductor layer 35.
  • the furnace pressure of the MOCVD apparatus is set to 100 kPa, and the furnace temperature is set to 830 ° C. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas in the processing furnace, TMG having a flow rate of 10 ⁇ mol / min, trimethylindium (TMI) having a flow rate of 12 ⁇ mol / min, and A step of supplying ammonia at a flow rate of 300,000 ⁇ mol / min into the processing furnace for 48 seconds is performed.
  • TMG having a flow rate of 10 ⁇ mol / min
  • TMA having a flow rate of 1.6 ⁇ mol / min
  • tetraethylsilane having a flow rate of 0.002 ⁇ mol / min
  • ammonia having a flow rate of 300,000 ⁇ mol / min
  • the light-emitting layer 33 having a multi-quantum well structure of 15 periods with a well layer made of InGaN having a thickness of 2 nm and a barrier layer made of n-type AlGaN having a thickness of 7 nm is formed into an n-type. It is formed in the upper layer of the semiconductor layer 35.
  • a p-type semiconductor layer 31 made of AlGaN is formed on the light emitting layer 33.
  • a specific method for forming the p-type semiconductor layer 31 is, for example, as follows.
  • the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1025 ° C. while nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm are supplied as carrier gases in the processing furnace.
  • nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm are supplied as carrier gases in the processing furnace.
  • TMG with a flow rate of 35 ⁇ mol / min
  • TMA with a flow rate of 20 ⁇ mol / min
  • ammonia with a flow rate of 250,000 ⁇ mol / min
  • biscyclopentadiene with a flow rate of 0.1 ⁇ mol / min for doping p-type impurities.
  • Enilmagnesium (Cp 2 Mg) is fed into the processing furnace for 60 seconds.
  • a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the light emitting layer 33.
  • a hole supply layer having a composition of Al 0.13 Ga 0.87 N having a thickness of 120 nm is formed on the surface of the light emitting layer 33.
  • a p-type semiconductor layer 31 is formed by these hole supply layers.
  • the p-type impurity concentration of the p-type semiconductor layer 31 is, for example, about 3 ⁇ 10 19 / cm 3 .
  • the supply of TMA is stopped, the flow rate of Cp 2 Mg is changed to 0.2 ⁇ mol / min, and the source gas is supplied for 20 seconds, whereby the thickness is about 5 nm and the p-type impurity concentration is 1 ⁇ .
  • a p-type contact layer of about 10 20 / cm 3 may be formed.
  • the p-type semiconductor layer 31 includes this p-type contact layer.
  • the epitaxial layer 39 composed of the undoped layer 36, the n-type semiconductor layer 35, the light emitting layer 33, and the p-type semiconductor layer 31 is formed on the growth substrate 20.
  • Step S2 An activation process is performed on the wafer obtained in step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
  • RTA Rapid Thermal Anneal
  • Step S3 An insulating layer 19 is formed at a predetermined location on the upper surface of the p-type semiconductor layer 31 (see FIG. 4B).
  • the insulating layer 19 is formed by depositing SiO 2 with a thickness of about 200 nm by a sputtering method.
  • the material for forming the film may be an insulating material, such as SiN or Al 2 O 3 .
  • a region where the insulating layer 19 is not formed may be masked. Even after step S3, part of the p-type semiconductor layer 31 is still exposed on the upper surface.
  • the second electrode 25 is formed so as to straddle the upper surface of the insulating layer 19 and the upper surface of the p-type semiconductor layer 31 (see FIG. 4C).
  • a 150 nm thick Ag film and a 30 nm thick Ni film are formed by a sputtering apparatus so as to straddle the upper surface of the insulating layer 19 and the upper surface of the p-type semiconductor layer 31.
  • Ni having a thickness of about 1.5 nm may be formed under the Ag layer.
  • contact annealing is performed at 400 ° C. to 550 ° C. for 60 seconds to 300 seconds in a dry air atmosphere using an RTA apparatus or the like to form ohmic contact between the formed material film and the p-type semiconductor layer 31.
  • Two electrodes 25 are formed.
  • Step S5 The protective layer 17 is formed on the entire surface so as to straddle the upper surfaces of the second electrode 25 and the current blocking layer 21. Thereafter, a solder layer 15 is formed on the upper surface of the protective layer 17 (see FIG. 4D).
  • the protective layer 17 is formed by forming a 100 nm-thick Ti film and a 200-nm thick Pt film for three periods using an electron beam evaporation apparatus (EB apparatus). After that, Ti having a thickness of 10 nm is deposited on the upper surface (Pt surface) of the protective layer 17, and then Au—Sn solder composed of Au 80% Sn 20% is deposited to a thickness of 3 ⁇ m to form the solder layer 15. To do.
  • EB apparatus electron beam evaporation apparatus
  • Step S6 the protective layer 13 is formed on the element substrate 11 prepared separately from the growth substrate 20 by the same method as the protective layer 17.
  • a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si can be used.
  • the growth substrate 20 and the element substrate 11 are bonded together.
  • the solder layer 15 formed on the growth substrate 20 and the protective layer 17 formed on the upper layer of the substrate 11 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa (see FIG. 4D). .
  • the solder layer 15 is also formed on the protective layer 17. At the time of bonding, the solder layer 15 on the element substrate 11 and the solder layer 15 on the growth substrate 20 are bonded together. It doesn't matter.
  • Step S7 the growth substrate 20 is peeled off. More specifically, the interface between the growth substrate 20 and the epitaxial layer 39 is decomposed by irradiating KrF excimer laser from the growth substrate 20 side with the growth substrate 20 facing upward and the element substrate 11 facing downward. Then, the growth substrate 20 is peeled off.
  • sapphire passes through a laser, while GaN (undoped layer 36) below the sapphire absorbs the laser, so this interface is heated to decompose GaN. As a result, the growth substrate 20 is peeled off.
  • GaN (undoped layer 36) remaining on the wafer is removed by wet etching using hydrochloric acid or the like, or dry etching using an ICP apparatus, and the n-type semiconductor layer 35 is exposed.
  • the undoped layer 36 is removed, and the semiconductor layer 30 in which the p-type semiconductor layer 31, the light emitting layer 33, and the n-type semiconductor layer 35 are stacked in this order from the side closer to the element substrate 11 remains. (See FIG. 4E).
  • Step S8 Next, as shown in FIG. 4F, adjacent elements are separated from each other. Specifically, the semiconductor layer 30 is etched using an ICP device until the upper surface of the insulating layer 19 is exposed to the boundary region with the adjacent element. At this time, as described above, the insulating layer 19 functions as an etching stopper.
  • the first electrode 41 is formed in a predetermined region on the upper surface of the n-type semiconductor layer 35, more specifically, in a partial region facing the insulating layer 19 in the Z direction.
  • a method for forming the first electrode 41 Cr having a film thickness of 100 nm and Au having a film thickness of 3 ⁇ m are vapor-deposited, followed by annealing at 250 ° C. for about 1 minute in a nitrogen atmosphere. And each element is isolate
  • Step S10 a predetermined region on the back surface of the element substrate 11, more specifically, a region including a position facing the current supply unit 43 in the Z direction is thinned by etching or the like (FIG. 2A, FIG. 2B). As a result, the element substrate 11 is formed with a thin first region 11A and a thick second region 11B. Through steps S1 to S10, the semiconductor light emitting device 1 shown in FIGS. 2A and 2B is formed.
  • Step S11 A wiring layer 7 is formed of Cu or the like in a predetermined region on the mounting substrate 9, and the back surface of the element substrate 11 and the wiring layer 9 are bonded via the bonding material 5 (see FIGS. 3A and 3B). More specifically, after a thick wiring layer 7A and a thin wiring layer 7B are formed in a predetermined region on the mounting substrate 9, a bonding material 5 made of Au—Sn solder or the like is formed on the upper surface thereof. . Then, the back surface of the element substrate 11 is brought into contact with a place where the bonding material 5 is formed, and the element substrate 11 and the mounting substrate 9 are bonded at a temperature of 280 ° C., for example.
  • wire bonding for connecting the wiring layer 7 and the current supply line 45 is performed using the partial region of the first electrode 41 as the current supply unit 43.
  • wire bonding is performed by connecting a current supply line 45 made of Au to a bonding area of ⁇ 100 ⁇ m with a load of 50 g.
  • the light emitting device 10 shown in FIGS. 3A and 3B is formed through steps S1 to S11.
  • step S6 a process of reducing the thickness of a predetermined region on the back side of the element substrate 11 is performed (step S10).
  • step S6 the element substrate 11 in which the thickness of the predetermined region is previously thinned may be bonded to the growth substrate 20.
  • the first region 11A and the second region 11B of the element substrate 11 are realized by reducing the thickness of the predetermined region on the back surface side of the element substrate 11.
  • the first region 11A and the second region 11B of the element substrate 11 may be realized by forming another member in the region.
  • the thickness of the element substrate 11 is small at a position facing the current supply portion 43 constituting a part of the first electrode 41 in the Z direction.
  • First region 11A As shown in FIGS. 3A and 3B, in the light emitting device 10 on which the semiconductor light emitting element 1 is mounted, the wiring layer 7 has a thickness at a position facing the first region 11A of the element substrate 11 in the Z direction. It is thicker (first region 7A).
  • the current supply unit 43 serving as a heat source and the wiring layer 7 having a high thermal conductivity approach each other, so that the heat dissipation in the Z direction is improved.
  • the temperature rise in the vicinity of the current supply unit 43 is mitigated, and the life of the semiconductor light emitting element 1 can be extended.
  • the thickness of the element substrate 11 is thicker than the first region 11A (second region 11B), and a sufficient thickness can be realized in the element substrate 11. For this reason, when the element substrate 11 is die-bonded on the mounting substrate 9 in step S11, there is no possibility that the element substrate 11 will crack even if a load is applied to the element substrate 11.
  • the light emitting device 10 includes the unevenness formed by the first region 7 ⁇ / b> A and the second region 7 ⁇ / b> B of the wiring layer 7, and the first region 11 ⁇ / b> A and the second region 11 ⁇ / b> B of the element substrate 11. It is the structure where the unevenness
  • step S11 when an element substrate on which a semiconductor light emitting element is formed is mounted on a mounting substrate, the element substrate is positioned so as to face a bonding material formed on a predetermined region of a flat surface, and the back surface of the element substrate is After contacting with this bonding material, the same die bonding process as step S11 is performed. At this time, as described above in step S11, since the bonding material is melted by heating, the element substrate may move with the flow of the molten bonding material, and the position of the element substrate may shift.
  • both the element substrate 11 and the wiring layer 7 have irregularities, and these irregularities are fitted to each other.
  • FIG. 5A and 5B are drawings schematically showing the structure of a device 61 formed for verification as an example.
  • FIG. 5A is a schematic cross-sectional view of the verification device 61.
  • 5B shows a position above the position of the bonding layer 5 formed on the upper surface of the second region 7B of the wiring layer 7 and from the position of the bonding layer 5 formed on the upper surface of the first region 7A of the wiring layer 7.
  • FIG. 6B is a schematic plan view when a state in which the verification device 61 is cut along the XY plane (DD line in FIG. 5A) is viewed from above at a lower height.
  • FIG. 6 is a cross-sectional view schematically showing the structure of a device 62 formed for verification as a comparative example.
  • any of the verification devices (61, 62) is configured not to include a protective layer (13, 17) for preventing solder diffusion. As will be described later, this verification is aimed at comparing temperature distributions when current is supplied from the current supply unit 43. Therefore, since the evaluation of the present invention is possible without providing the protective layer (13, 17) provided from the viewpoint of improving the light reflectance, the formation of the protective layer (13, 17) is omitted.
  • the verification device 61 formed as an example has a thin element substrate 11 at a position facing the current supply unit 43 in the Z direction (first region 11A). ) The thickness of the wiring layer 7 is increased (first region 7A).
  • each of the element substrate 65 and the wiring layer 66 included in the verification device 62 formed as a comparative example has a flat structure.
  • the mounting substrate 9 is made of AlN and has a thickness of 635 ⁇ m.
  • the thickness of the thin first region 7A is 85 ⁇ m, and the thickness of the thick second region 7B is 35 ⁇ m.
  • the element substrate 11 is made of CuW, and the thick first region 11A has a thickness of 50 ⁇ m, and the thin second region 11B has a thickness of 100 ⁇ m.
  • the solder layer 15 is made of AnSn solder and has a thickness of 5 ⁇ m.
  • the second electrode 25 is made of Ag and has a thickness of 150 ⁇ m.
  • the semiconductor layer 30 is composed of an epitaxial layer of GaN and has a thickness of 5 ⁇ m.
  • the first electrode 41 is made of Au, has a circular shape with a diameter of 0.2 mm when viewed from above, and has a thickness of 4 ⁇ m. Here, the first electrode 41 also serves as the current supply unit 43.
  • the element substrate 11 has a rectangular shape of 1 mm square when viewed from above (when viewed from the Z direction), and the thick first region 11A is on a plane parallel to the line DD shown in FIG. 5A. A circle with a diameter of 0.5 mm is shown.
  • the first region 11A of the element substrate 11 has a structure showing a circular shape having a diameter larger than that of the first electrode 41 (current supply unit 43) in a top view, and is completely below the first electrode 41 (current supply unit 43). It is arranged in the area including.
  • a verification device 62 formed as a comparative example includes a wiring layer 66 having a constant thickness of 35 ⁇ m regardless of location instead of the wiring layer 7, and an element having a constant thickness of 100 ⁇ m regardless of location instead of the element substrate 11.
  • the configuration is the same as that of the verification device 61 except that the substrate 65 is provided.
  • FIG. 7 is a graph showing a temperature distribution for each position of the verification devices (61, 62) when a current of 1000 mA is supplied from the current supply unit 43 to the verification devices 61 and 62 for 300 seconds.
  • the center position when the element substrate (11, 65) is viewed from the top is the origin, and the relationship between the amount of deviation in the X direction and the temperature at each position is graphed.
  • the temperature in the vicinity of the origin is higher than that in the location away from the origin, and the temperature in the vicinity of the current supply unit 43 is increased.
  • the temperature in the vicinity of the origin is kept low, and the temperature difference between the vicinity of the current supply unit 43 and the part away from the current supply unit 43 can be suppressed as compared with the comparative example.
  • the thickness of the element substrate 11 is reduced at a position facing the current supply portion 43 in the Z direction, and the wiring layer 7 disposed in the lower layer (mounting substrate 9 side). It can be seen that the exhaust heat performance of the part is improved by reducing the distance between the current supply unit 43 and the current supply unit 43.
  • the element substrate 11 has been described as a configuration having the first region 11A having a small thickness and the second region 11B having a thicker thickness than the first region 11A.
  • this is not intended to limit the thickness of the element substrate 11A to two types. That is, the element substrate 11 may be formed to have regions having three or more different thicknesses. In this case, it is preferable that the element substrate 11 is formed to have the smallest thickness at a position facing the current supply unit 43 in the Z direction.
  • the element substrate 11 is positioned away from the current supply unit 43 in the direction parallel to the XY plane and is positioned at the position facing the first electrode 41 in the Z direction. It demonstrated that the 2nd area
  • the current supplied from the current supply unit 43 is spread on the XY plane through the first electrode 41 and then flows to the semiconductor layer 30. For this reason, in the vicinity of the first electrode 41 at a position away from the current supply unit 43, a current is not concentrated as much as the vicinity of the current supply unit 43, but a region where current is concentrated to some extent and the temperature is likely to rise is formed. Therefore, by reducing the thickness of the element substrate 11 in such a region, the effect of exhausting heat in the vertical direction can be enhanced, so that the temperature rise in the vicinity of the first electrode 41 can be mitigated, and the life can be extended. Can be achieved.
  • the light emitting device 10 is configured such that the wiring layers 7 having different thicknesses are formed on the mounting substrate 9. More specifically, the wiring layer 7 is formed thick at a position vertically below the first region 11A of the element substrate 11 (first region 7A), and at a position vertically below the second region 11B of the element substrate 11. The thickness was smaller than that of the first region 7A (second region 7B).
  • the thickness of the mounting substrate 9 itself may be varied depending on the position. That is, the mounting substrate 9 is formed thick at a position facing the first region 11A of the element substrate 11 in the Z direction (first region 9A), and the second region 11B of the element substrate 11 is Z direction. In the position facing the, the thickness may be smaller than that of the first region 9A (second region 9B). Also in this case, as in FIG. 3A, the distance between the current supply unit 43 and the wiring layer 7 can be shortened in the vertical direction in the vicinity of the current supply unit 43, so that the temperature increase in the vicinity of the current supply unit 43 is increased. Alleviated. In addition, since the element substrate 11, the wiring layer 7, and the mounting substrate 9 are fitted to each other, similarly to the above-described embodiment, the effect that the element substrate 11 is not easily displaced in the die bonding process of step S11. Can also be realized.
  • the mounting substrate 9 having the unevenness on the upper surface as described above may be realized by etching a predetermined portion of the thick mounting substrate, or a member may be provided at a predetermined portion of the thin mounting substrate. You may implement
  • the wiring layer 7 may not necessarily be formed on the mounting substrate 9 located on the back side of the element substrate 11. That is, when a wiring layer is formed at another location on the mounting substrate 9, a metal having a high thermal conductivity that does not have a function as a wiring is formed on the mounting substrate 9 located on the back side of the element substrate 11. It can be set as the structure which provides a layer. Also in this case, since the metal layer and the current supply unit 43 can be brought close to the vertical direction, the function of exhausting heat from the vicinity of the current supply unit 43 in the vertical direction can be enhanced.
  • the metal layer may not be provided.
  • the semiconductor light emitting element 1 does not necessarily have to be provided with the insulating layer 19 at a position facing the first electrode 41 in the Z direction. However, it is preferable to provide the insulating layer 19 from the viewpoint of expanding the current flowing in the light emitting layer 33 in the horizontal direction (direction parallel to the XY plane) and improving the light extraction efficiency at the same current amount.
  • the semiconductor light emitting device 1 may not include the protective layer 13 and the protective layer 17. However, as described above, it is preferable to provide the protective layer 13 and the protective layer 17 from the viewpoint of preventing a decrease in reflectance due to diffusion of the constituent material of the solder layer 15 and improving light extraction efficiency.
  • the semiconductor layer 30 included in the semiconductor light emitting element 1 is not limited to a nitride semiconductor.
  • the n-type semiconductor layer 35 has a limitation in formation thickness as compared with the case of a light emitting element made of another semiconductor, and is extremely thick. It is difficult to configure with a film layer.
  • the first electrode 41 including the current supply unit 43 is formed on the upper surface of the n-type semiconductor layer 35, when a high current is supplied from the current supply unit 43, the first electrode 41 is formed in the n-type semiconductor layer 35. The current cannot be sufficiently expanded, and the current tends to concentrate in the vicinity of the current supply unit 35.
  • the semiconductor light emitting device 1 in which the semiconductor layer 30 is formed of a nitride semiconductor layer needs to mitigate the temperature increase in the vicinity of the current supply unit 43 as compared with a semiconductor light emitting device including a semiconductor layer formed of another semiconductor. Therefore, the effect can be maximized by adopting the configuration described above.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

　高電流を供給した場合であっても、電流供給部近傍の領域に電流が集中することが防止された半導体発光素子を実現する。　本発明の半導体発光素子は、素子基板上に、ｐ型半導体層、発光層及びｎ型半導体層を含む半導体層を有してなり、半導体層の一部上面に接触して形成され、電流供給線と連結される電流供給部を含む電極を有し、素子基板が、電流供給部に対して当該素子基板の面に直交する方向に対向する箇所を含む位置に形成された第一領域と、前記第一領域よりも厚みの厚い第二領域を有して構成されている。

Description

半導体発光素子、発光デバイス
　本発明は、基板上に、ｐ型半導体層、発光層及びｎ型半導体層を含む半導体層を有してなる半導体発光素子、及びこれを備える発光デバイスに関する。
　従来の半導体発光素子として、例えば下記特許文献１には、図８に示す構造が開示されている。
　図８は、特許文献１に開示された半導体発光素子の断面図を模式的に示したものである。従来の半導体発光素子１００は、支持基板１０１上に、ボンディング層１０２、反射電極１０３、オーミック接触層１０４、電流遮断層１０５、アイソレーション層１０６、半導体層１０７及びｎ側電極１０８を備えて構成される。半導体層１０７は、支持基板１０１に近い側から順に、ｐ型半導体層１１１、発光層１１２及びｎ型半導体層１１３が積層されて構成されている。
　以下では、支持基板１０１の基板面に平行な平面をＸ－Ｙ平面とし、この平面に垂直な方向をＺ方向と規定する。なお、図８に示す半導体発光素子１００は、紙面上向き（Ｚ方向）に光が取り出される素子である。
　ボンディング層１０２は、支持基板１０１と反射電極１０３を貼り合わせる際に、両者の密着性を高めるために設けられた導電性材料であり、例えばハンダ等で構成される。反射電極１０３は、高い反射率を有する金属又は合金で形成されており、発光層１１２から支持基板１０１側（紙面下向き）に射出された光を当該反射電極１０３上で反射させることで、ｎ側電極１０８側に形成された光取り出し面に導く。これにより、光取り出し効率を高める効果が得られる。
　電流遮断層１０５は、ｎ側電極１０８に対してＺ方向に対向する位置において、半導体層１０７の底面（支持基板１０１側の面）に接触するように形成されており、絶縁性材料又は半導体層１０７との間でショットキー接触を形成する材料で形成される。特許文献１によれば、この電流遮断層１０５としては、例えば、ＳｉＯ２、ＳｉＯｘ、ＳｉＯｘＮｙ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯｘ、Ｔｉ、Ａｌ、Ｃｒのうちの少なくとも１つを含む構成であればよいという記述がされている。
　アイソレーション層１０６は、隣接する半導体層１０７を素子単位で分離したときの、隣接素子間の絶縁性を確保する目的で設けられた絶縁層であり、例えば、ＳｉＯ２、ＳｉＮ、又はＡｌ２Ｏ３等で形成される。
　オーミック接触層１０４は、ＩＴＯ等の光透過性を有した導電性酸化膜で構成される。オーミック接触層１０４は、反射電極１０３の上層に形成されており、上面（支持基板１０１とは反対側の面）の一部が半導体層１０７の底面（支持基板１０１側の面）に接触している。より詳細には、オーミック接触層１０４は、ｎ側電極１０８に対してＺ方向に対向する位置においては半導体層１０７と接触せずにアイソレーション層１０６又は電流遮断層１０５と接触しており、ｎ側電極１０８に対してＺ方向に対向しない領域の一部においては半導体層１０７と接触している。オーミック接触層１０４は、半導体層１０７と接触する箇所において、半導体層１０７との間でオーミック接触が形成されている。
特開２０１２－２４４１５８号公報
　図８に示すように、半導体発光素子１００は、ｎ側電極１０８に対してＺ方向に対向する領域において、反射電極１０３やオーミック接触層１０４よりも高抵抗を示す電流遮断層１０５又はアイソレーション層１０６を半導体層１０７の底面に接触させている。これによって、ｎ側電極１０８に対してＺ方向に対向する位置に形成された半導体層１０７の領域内において、鉛直方向（Ｚ方向）に電流が集中的に流れるのを緩和でき、発光層１１２内を流れる電流を水平方向（ＸＹ平面に平行な方向）に拡げて、発光層１１２内の広範囲で発光させて光出力を高める効果が得られる。
　ところで、近年、半導体発光素子は従来よりも更に高い光出力が要求されるようになってきており、これに伴って、高い電流を供給しても安定的に高出力の光を発光する素子が求められている。
　本発明者の鋭意研究により、従来の構成では、高い電流を注入した場合、電流供給線（ボンディングワイヤ等）が連結されるｎ側電極１０８上の箇所（以下、「電流供給部」と呼ぶ。）の付近に電流が集中し、温度が上昇することが分かった。そして、このような高電流注入を一定時間継続すると、電流供給部の近傍に形成されたｎ型半導体層１１３に対して、劣化、割れ又は溶融等が生じ、素子寿命が短くなることが分かった。この課題は、本発明者の鋭意研究によって見出されたものである。
　図９は、図８に示す従来の半導体発光素子１００を上から（光取り出し面側から）見たときの模式図である。図１０は、図９の構成を有する素子の上面視の写真である。なお、図８は、図９におけるＡ－Ａ線（Ｘ方向に平行な線）における模式的な断面図に相当する。
　図９に示すように、電流供給部１０９はｎ側電極１０８の一部領域に相当する。なお、図９では、電流供給部１０９の配置位置がＹ方向に偏りを有している場合を想定している。また、図９において、オーミック接触層１０４は半導体層１０７よりも下層（支持基板１０１側）にあるため、上面から見た場合には半導体層１０７に隠れて見えないが、理解のために破線によって表示している。
　図１１は、電流供給部１０９に対して５００ｍＡ、１０００ｍＡを供給したときの半導体発光素子１００の上面の温度分布を示す写真である。図１１（ａ）に示すように、供給電流が５００ｍＡ程度である場合には、電流供給部１０９近傍が他の箇所と比べて大きな温度差が生じるということはない。しかし、図１１（ｂ）に示すように、供給電流を１０００ｍＡという高電流にした場合、電流供給部１０９の近傍が白っぽくなっており、これは当該領域が極めて高温になっていることを示している。すなわち、図１１（ｂ）において、Ｙ方向に関し、電流供給部１０９の近傍と、電流供給部１０９から離れた箇所との間には大きな温度差が生じていることが示されている。
　図１２は、素子上のＹ方向に係る位置に応じた光出力の分布を示すグラフであり、より詳細には、同一のＹ座標に関してＸ方向に光出力を積分して得られた値の分布として示したものである。図１２では、素子中央の位置を基準として、＋Ｙ方向及び－Ｙ方向に関する基準位置からの変位量をもって横軸としている。また、縦軸は光出力の相対値である。１０００ｍＡという高電流を供給した場合には、電流供給部１０９の近傍に比べて、電流供給部１０９から離れた箇所の光出力が７０％程度に留まっており、電流供給部１０９近傍に高電流が集中していることが示唆される。
　更に、図１３は、従来の半導体発光素子１００に対して、電流供給部１０９から１０００ｍＡの高い電流を２０時間供給した後の上面の写真であり、走査電子顕微鏡によって撮影されたものである。ｎ型半導体層１１３に割れ１１７や溶融１１８が生じていることが確認できる。
　上記の課題に鑑み、本発明は、高電流を供給した場合であっても、電流供給部近傍の領域の温度が上昇することを抑制した半導体発光素子を実現することを目的とする。
　本発明は、素子基板上に、ｐ型半導体層、発光層及びｎ型半導体層を含む半導体層を有してなる半導体発光素子であって、
　前記半導体層の一部上面に接触して形成され、電流供給線と連結される電流供給部を含む電極を有し、
　前記素子基板が、前記電流供給部に対して当該素子基板の面に直交する方向に対向する箇所を含む位置に形成された第一領域と、前記第一領域よりも厚みの厚い第二領域を有して構成されていることを特徴とする。
　なお、以下において、素子基板の基板面を「Ｘ－Ｙ平面」とし、このＸ－Ｙ平面に直交する方向を「Ｚ方向」と規定して説明する。この定義を用いると、「厚み」とはＺ方向に係る長さに対応する。
　上記の構成によれば、電極の一部を構成する電流供給部に対して当該素子基板の面に直交する方向（すなわち「Ｚ方向」）に対向する位置において、素子基板の厚みが薄くなっている。このため、素子基板の裏面側に熱伝導率の高い材料を形成する場合、電流供給部に対してこの素子基板の面に直交する方向（Ｚ方向）に対向する位置において、熱源となる電流供給部と熱伝導率の高い材料とが接近し、Ｚ方向の排熱性が向上する。これにより、電流供給部から高電流を供給した場合であっても、電流供給部近傍の温度上昇が緩和され、素子の長寿命化が実現できる。
　ところで、効率的に排熱するという観点に立てば、素子基板の厚みを全体的に薄くして、その素子基板の裏面側に熱伝導率の高い材料を配置するという方法も考えられる。しかし、素子基板の厚みを全体的に薄くすると、以下の課題が生じる可能性があるため、かかる方法を採用することができない。
　素子基板を実装基板にダイボンディングする際、素子基板に対して一定の荷重が掛けられる。もし素子基板の厚みが全体的に薄い場合には、素子基板がこの荷重に耐えられず、素子基板にクラックが発生する可能性がある。また、素子基板の厚みが全体的に薄い場合、ダイボンディング時に溶融した接合材が素子基板の側面を超えて半導体層の側面や上面に付着する懸念があり、この場合、半導体層がショートしてしまうという可能性がある。
　更には、上記半導体発光素子が、所定の成長基板上にエピタキシャル成長して形成された半導体層を前記成長基板とは別の素子基板に貼り合わせることで実現したものである場合には、前記貼り合わせ工程において素子基板が高温環境下に置かれるため、素子基板の厚みが全体的に薄い場合には、半導体層と素子基板の熱膨張係数の違いにより素子基板に反りが発生する可能性がある。
　本発明の構成とした場合、素子基板は、第一領域よりも厚みを厚くした第二領域を有しているため、この領域において上記の課題が顕在化しない範囲内の厚みを確保することが可能となる。一方で、駆動時に電流が集中して高温になりやすい電流供給部に対してＺ方向に対向する位置、すなわち素子基板の第一領域においては、厚みが薄くなるように形成されている。従って、上記構成によれば、素子基板全体の厚みを薄くした場合に顕在化する可能性のある課題を生じさせずに、電流供給部近傍の温度上昇を緩和すること可能となる。
　上記半導体発光素子において、前記第一領域の厚みが、前記第二領域の厚みに対して１０％以上５０％以下であるものとしても構わない。
　前記第一領域の厚みを、前記第二領域の厚みに対して１０％未満とした場合、半導体層と素子基板の熱膨張係数の違いにより素子基板に反りが発生する可能性がある。一方、前記第一領域の厚みを、前記第二領域の厚みに対して５０％より厚くすると、素子基板の裏面側に熱伝導率の高い材料からなる部材を配置しても、当該部材と電流供給部の距離がさほど接近しないため、電流供給部の近傍における温度上昇を緩和する効果があまり得られない場合がある。よって、前記のように、前記第一領域の厚みを前記第二領域の厚みに対して１０％以上５０％以下の範囲内に設定することで、半導体層と素子基板の熱膨張係数の違いにより素子基板に反りが発生するという問題を生じさせずに、電流供給部近傍の温度上昇の緩和効果を十分に発揮させることができる。
　また、上記半導体発光素子において、前記素子基板の面に平行な方向に関して、前記第一領域が、前記基板全体の２％以上６０％以下を占有する構成としても構わない。
　前記第一領域の占有領域を、前記素子基板全体の２％未満とした場合、素子基板のほぼ大半が厚みの厚い領域で形成されることになるため、電流供給部近傍の温度上昇を緩和するという効果を十分に発揮することができない場合がある。一方、前記第一領域の占有領域を、前記素子基板全体の６０％を超える範囲とした場合には、素子基板に厚みの薄い領域が非常に多くなる結果、上述した素子基板の全体の厚みを薄くした場合に生じうる課題と同様の課題が顕在化する可能性がある。従って、前記素子基板の面に平行な方向に関して、前記第一領域が前記基板全体の２％以上６０％以下を占有する構成となるように半導体発光素子を構成することがより好ましい。
　なお、上記構成において、前記素子基板が、前記第一領域に切り欠き部又は溝部を有して形成されているものとしても構わない。
　すなわち、素子基板を、厚みの厚い第二領域と、第二領域よりも厚みの薄い第一領域とを有する構成とする場合、均一の厚みを有する所定の基板を準備し、第一領域を構成する領域に対してエッチング等を施して切り欠き部又は溝部を形成することで、上記素子基板を実現することが可能となる。
　また、上記構成において、前記半導体層が窒化物半導体層で形成されていても構わない。
　電流供給部を含む電極は、通常ｎ型半導体層の上面に形成される。特に窒化物半導体層で半導体層を構成してなる発光素子の場合、ｎ型半導体層の厚みを十分に厚くすることができないため、電流供給部から高電流を供給すると、ｎ型半導体層内で十分に電流を拡げることができず、電流供給部近傍に電流が集中しやすい。よって、半導体層を窒化物半導体層で形成した半導体発光素子において、特に電流供給部近傍の温度上昇を緩和させる必要性が高まるため、上記の構成を採用することでその効果を最大限発揮することができる。
　また、本発明は、上記構成を有する半導体発光素子と、前記半導体発光素子が実装された実装基板とを有してなる発光デバイスであって、
　前記実装基板は、前記素子基板の前記第一領域に対して前記素子基板の面に直交する方向に対向する領域が、前記素子基板の前記第二領域に対して前記素子基板の面に直交する方向に対向する領域よりも厚みが厚く、前記素子基板よりも熱伝導率の高い材料で構成され、前記素子基板と嵌合していることを特徴とする。
　また、本発明は、上記構成を有する半導体発光素子と、前記半導体発光素子が実装された実装基板とを有してなる発光デバイスであって、
　前記実装基板は、その上面に、前記素子基板の前記第一領域に対して前記素子基板の面に直交する方向に対向する領域が、前記素子基板の前記第二領域に対して前記素子基板の面に直交する方向に対向する領域よりも厚膜であり、前記素子基板よりも熱伝導率の高い材料で構成された金属層を有し、前記素子基板と嵌合していることを特徴とする。
　上記構成を採用することで、電流供給部に対して前記素子基板の面に直交する方向（Ｚ方向）に対向する位置において、電流供給部を含む電極と熱伝導率の高い材料を接近させることができ、Ｚ方向の排熱性が向上する。これにより、電流供給部から高電流を供給した場合であっても、電流供給部近傍の温度上昇が緩和され、発光デバイスの長寿命化が実現できる。
　更に、素子基板の厚みの薄い第二領域と、実装基板又は金属層の厚みの厚い部分とが嵌合する構成であるため、実装工程における位置決めが容易化されるという効果を有する。
　実装基板上に素子基板を実装するダイボンディング工程においては、ハンダ材料等の接合材を実装基板上の所定の領域に形成した後、接合材の形成箇所に素子基板を載置し、加熱して接合材を溶融させることで両基板を接合させる。従来、平坦な実装基板上に平坦な素子基板を載置するため、加熱により溶融した接合材の流動に連れて実装基板上を素子基板が移動し、素子基板の位置がずれてしまう場合がある。しかし、上記の構成によれば、素子基板の厚みの薄い領域と、実装基板又は金属層で形成された厚みの厚い領域が嵌合しているため、素子基板の側面が実装基板又は金属層と接触しており、仮に溶融した接合材が移動しても素子基板が接合材の移動に連れて移動しにくい構成であり、上記のような位置ずれの問題が生じにくい。
　なお、上記構成において、前記金属層が配線層を構成しているものとしても構わない。この場合、実装基板上には、領域によって厚みの異なる配線層が形成される。
　本発明の半導体発光素子によれば、電流供給部近傍における電流集中が緩和され、長寿命の高出力デバイスが実現される。
本発明の半導体発光素子を上から見たときの模式図である。 図１における半導体発光素子をＢ－Ｂ線で切断したときの模式的な断面図である。 図１における半導体発光素子をＣ－Ｃ線で切断したときの模式的な断面図である。 本発明の発光デバイスを、図２Ａと同じ方向から切断したときの模式的な断面図である。 図２Ｂと同じ方向から切断した時の発光デバイスの模式的な断面図である。 半導体発光素子の模式的な工程図の一部である。 半導体発光素子の模式的な工程図の一部である。 半導体発光素子の模式的な工程図の一部である。 半導体発光素子の模式的な工程図の一部である。 半導体発光素子の模式的な工程図の一部である。 半導体発光素子の模式的な工程図の一部である。 検証用素子（実施例）の構造を示す模式的な断面図である。 検証用素子（実施例）の構造を示す模式的な平面図である。 検証用素子（比較例）の構造を示す模式的な断面図である。 検証用素子に電流を供給したときの温度分布を示すグラフである。 特許文献１に開示された半導体発光素子の断面図を模式的に示したものである。 特許文献１に開示された半導体発光素子の上面視の平面図を模式的に示したものである。 図９に示す構成を有する半導体発光素子の上面の写真である。 図９に示す構成を有する半導体発光素子の電流供給部に対して５００ｍＡ、１０００ｍＡを供給したときの素子上面の温度分布を示す写真である。 図９に示す構成を有する半導体発光素子の電流供給部に対して５００ｍＡ、１０００ｍＡを供給したときの、素子上の位置における光出力の分布を示すグラフである。 図９に示す構成を有する半導体発光素子の電流供給部に対して高い電流を一定時間供給した後の上面の写真である。
　本発明の半導体発光素子及びこれを備える発光デバイスにつき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
　〈半導体発光素子の構造〉
　図１は、本発明の半導体発光素子１を上から見たときの模式的な平面図である。図１において、半導体発光素子１は光取り出し方向が紙面手前方向（Ｚ方向）である。
　図２Ａは、半導体発光素子１を図１におけるＸ方向に平行なＢ－Ｂ線で切断したときの模式的な断面図である。図２Ｂは、半導体発光素子１を図１におけるＹ方向に平行なＣ－Ｃ線で切断したときの模式的な断面図である。
　本実施形態における半導体発光素子１は、素子基板１１、導電層１２、絶縁層１９、半導体層３０、第一電極４１、及び第二電極２５を有して構成される。半導体層３０は、素子基板１１に近い側から順にｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が積層されて形成されている。なお、図１を含む以下の各図面において、素子基板１１の面に平行な方向をＸ－Ｙ平面と規定し、この平面に垂直な方向をＺ方向と規定する。
　　（導電層１２）
　素子基板１１の上層には、多層構造からなる導電層１２が形成されている。本実施形態において、導電層１２は、保護層１３、ハンダ層１５、及び保護層１７を含む構成である。
　ハンダ層１５は、例えばＡｕ－Ｓｎ、Ａｕ－Ｉｎ、Ａｕ－Ｃｕ－Ｓｎ、Ｃｕ－Ｓｎ、Ｐｄ－Ｓｎ、Ｓｎ等で構成される。このハンダ層１５は、基板１１と別の基板（後述する成長基板２０）とを貼り合わせる際、両者の密着性を確保するための層として機能している。
　保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉ等で構成される。後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が第二電極２５側に拡散して、第二電極２５における反射率が落ちることによる発光効率の低下を防止する機能を果たしている。なお、保護層１３はハンダ層１５を構成する材料が素子基板１１に拡散するのを防止する機能を果たしている。
　　（半導体層３０）
　上述したように、半導体層３０は、素子基板１１に近い側から、順にｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が積層されて形成される。
　ｐ型半導体層３１は、例えばＧａＮ、ＡｌＧａＮ等で構成され、Ｍｇ、Ｂｅ、Ｚｎ、又はＣ等のｐ型不純物がドープされている。
　発光層３３は、例えばＩｎＧａＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はアンドープでもｐ型又はｎ型にドープされていても構わない。
　ｎ型半導体層３５は、例えばＡｌＧａＮで構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、又はＴｅ等のｎ型不純物がドープされている。
　なお、「ＡｌＧａＮ」という記述は、ＡｌｍＧａ１－ｍＮ（０＜ｍ＜１）という記述と同義であり、ＡｌとＧａの組成比の記述を単に省略して記載したものであって、ＡｌとＧａの組成比が１：１である場合に限定する趣旨ではない。「ＩｎＧａＮ」という記述についても同様である。以下においても上記にならって記載される。
　　（第一電極４１）
　第一電極４１は、ｎ型半導体層３５の一部領域の上面に形成されており、例えばＣｒ－Ａｕで構成される。なお、図１に示すように、第一電極４１は半導体発光素子１の中央から－Ｙ方向の位置において幅広部分を有しており、この領域に電流供給線４５の一端が接続された電流供給部４３が形成されている。電流供給線４５の他端は、半導体発光素子１が配置されている素子基板１１の給電パターン等に接続される（不図示）。なお、図１では、半導体発光素子１が電流供給部４３を２箇所備える場合を図示しているが、これは一例であって電流供給部４３の数を限定する趣旨ではない。
　第一電極４１は素子基板１１の面（Ｘ－Ｙ平面）に沿って縦横に延伸する構成であり、この延伸する第一電極４１に囲まれた領域、すなわちｎ型半導体層３５の上面に第一電極４１が形成されていない領域が光取り出し面に対応する。なお、第一電極４１は、図１に示すような形状に限られない。一例として、第一電極４１に関して、Ｙ方向に延伸する本数を増やしてより細かい格子形状としても構わないし、更にはＸ方向に延伸する本数を増やして網目形状としても構わない。
　　（第二電極２５）
　第二電極２５は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、又はＲｈ等を含む金属材料で構成することができる。第二電極２５は、発光層３３から射出される光を反射させることのできる導電性の材料で構成されており、且つ、ｐ型半導体層３１との接触箇所においてオーミック接触が形成されている。
　　（絶縁層１９）
　絶縁層１９は、例えばＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３等で構成される。この絶縁層１９は、第一電極４１に対してＺ方向に対向する位置を含む領域に形成されており、第一電極４１に供給された電流が半導体層３０内を方向に流れるのを抑制し、半導体層３０内に流れる電流をＸ－Ｙ平面に平行な方向に拡げる効果を有する。更に、絶縁層１９は、Ｘ－Ｙ平面に平行な方向に関して半導体層３０の外側の位置にも形成されており、隣接する半導体発光素子との間の絶縁性を確保するためのアイソレーション層として機能する他、後述するように素子分離時におけるエッチングストッパー層としても機能する。
　　（素子基板１１）
　素子基板１１は、例えばＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板で構成される。なお、図２Ａ及び図２Ｂに示すように、半導体発光素子１が備える素子基板１１は、第一領域１１Ａと、第一領域１１Ａよりも厚みの厚い第二領域１１Ｂを有する構成である。より詳細には、素子基板１１は、厚みの薄い第一領域１１Ａが電流供給部４３に対してＺ方向に対向する位置を含む領域に形成されている。そして、電流供給部４３から遠い位置において、素子基板１１は、第一領域１１Ａよりも厚みの厚い第二領域１１Ｂが形成されている。なお、ここでいう「厚み」とはＺ方向に係る長さを指している。
　〈発光デバイスの構造〉
　図３Ａ及び図３Ｂは、上述した半導体発光素子１が実装基板上に実装されてなる発光デバイス１０の模式的な断面図である。図３Ａは、図２Ａと同じ方向から発光デバイス１０を切断したときの模式的な断面図であり、図３Ｂは、図２Ｂと同じ方向から発光デバイス１０を切断したときの模式的な断面図である。
　発光デバイス１０は、実装基板９と、実装基板９上に形成された配線層７を有する。そして、配線層７と半導体発光素子１が、接合材５を介して接合されている。
　実装基板９は、例えばＡｌＮ、Ａｌ２Ｏ３等で構成される。配線層７は、例えばＣｕ、Ａｌ、Ａｇ等の、素子基板１１よりも熱伝導率の高い金属材料で構成される。接合材５は、ハンダ層１５と同様に、例えばＡｕ－Ｓｎ、Ａｕ－Ｉｎ、Ａｕ－Ｃｕ－Ｓｎ、Ｃｕ－Ｓｎ、Ｐｄ－Ｓｎ、Ｓｎ等で構成される。
　本実施形態の発光デバイス１０は、図３Ａ及び図３Ｂに示すように、配線層７の厚みが位置に応じて異なる構成である。より詳細には、配線層７は、素子基板１１の第一領域１１ＡとＺ方向に対向する領域、すなわち電流供給部４３に対してＺ方向に対向する位置を含む領域においては、厚みの厚い第一領域７Ａが形成され、素子基板１１の第二領域１１ＢとＺ方向に対向する領域においては、第一領域７Ａよりも厚みの薄い第二領域７Ｂが形成される。
　〈製造方法〉
　半導体発光素子１及び発光デバイスの製造方法の一例につき、図４Ａ～図４Ｆに示す模式的な製造工程図、及び図２Ａ及び図３Ａを参照して説明する。なお、図４Ａ～図４Ｆは、いずれも図２Ａと同じ方向から素子を切断したときの模式的な断面図を示している。
　　（ステップＳ１）
　図４Ａに示すように、成長基板２０上にエピタキシャル層３９を形成する。このステップＳ１は例えば以下の手順により行われる。
　　　（成長基板２０の準備）
　成長基板２０としてｃ面サファイア基板を準備して、これに対してクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内に成長基板２０（ｃ面サファイア基板）を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。
　　　（アンドープ層３６の形成）
　成長基板２０の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これらの低温バッファ層及び下地層がアンドープ層３６に対応する。
　具体的なアンドープ層３６の形成方法は、例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム（ＴＭＧ）及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、成長基板２０の表面に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
　次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのＴＭＧ及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、低温バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
　　　（ｎ型半導体層３５の形成）
　次に、アンドープ層３６の上層にｎ型半導体層３５を形成する。ｎ型半導体層３５の具体的な形成方法は、例えば以下の通りである。
　まず、引き続き炉内温度を１１５０℃とした状態で、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのＴＭＧ、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム（ＴＭＡ）、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０１３μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に６０分間供給する。これにより、例えばＡｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が５×１０１９／ｃｍ３で、厚みが２μｍのｎ型半導体層３５がアンドープ層３６の上層に形成される。
　なお、この後、ＴＭＡの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、ｎ型ＡｌＧａＮ層の上層に、厚みが５ｎｍ程度のｎ型ＧａＮよりなる保護層を有するｎ型半導体層３５を実現してもよい。
　上記の説明では、ｎ型半導体層３５に含まれるｎ型不純物をＳｉとする場合について説明したが、ｎ型不純物としては、Ｓｉ以外にＧｅ、Ｓ、Ｓｅ、Ｓｎ又はＴｅ等を用いることができる。
　　　（発光層３３の形成）
　次に、ｎ型半導体層３５の上層にＩｎＧａＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層３３を形成する。
　具体的には、まずＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム（ＴＭＩ）及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのＴＭＧ、流量が１．６μｍｏｌ／ｍｉｎのＴＭＡ、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＩｎＧａＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層３３が、ｎ型半導体層３５の上層に形成される。
　　　（ｐ型半導体層３１の形成）
　次に、発光層３３の上層に、ＡｌＧａＮで構成されるｐ型半導体層３１を形成する。ｐ型半導体層３１の具体的な形成方法は、例えば以下の通りである。
　具体的には、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０２５℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのＴＭＧ、流量が２０μｍｏｌ／ｍｉｎのＴＭＡ、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及びｐ型不純物をドープするための流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、ＴＭＡの流量を４μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層３１が形成される。このｐ型半導体層３１のｐ型不純物濃度は、例えば３×１０１９／ｃｍ３程度である。
　なお、その後、ＴＭＡの供給を停止すると共に、Ｃｐ２Ｍｇの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍ程度で、ｐ型不純物濃度が１×１０２０／ｃｍ３程度のｐ型コンタクト層を形成してもよい。この場合、ｐ型半導体層３１にはこのｐ型コンタクト層も含まれる。
　このようにして成長基板２０上に、アンドープ層３６、ｎ型半導体層３５、発光層３３、及びｐ型半導体層３１からなるエピタキシャル層３９が形成される。
　　（ステップＳ２）
　ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
　　（ステップＳ３）
　ｐ型半導体層３１の上面の所定箇所に絶縁層１９を形成する（図４Ｂ参照）。
　より詳細には、隣接する素子との境界となる領域、及び後の工程で第一電極４１を形成する予定の領域に対してＺ方向に対向する領域内におけるｐ型半導体層３１の上面に、ＳｉＯ２をスパッタリング法によって膜厚２００ｎｍ程度成膜することで絶縁層１９を形成する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ２Ｏ３でも良い。このとき、絶縁層１９を形成しない領域をマスクしておくものとしてよい。ステップＳ３の実行後においても、ｐ型半導体層３１の一部は依然として上面に露出している。
　　（ステップＳ４）
　絶縁層１９の上面及びｐ型半導体層３１の上面に跨るように第二電極２５を形成する（図４Ｃ参照）。例えばスパッタ装置にて、絶縁層１９の上面及びｐ型半導体層３１の上面に跨るように、膜厚１５０ｎｍのＡｇ及び膜厚３０ｎｍのＮｉを成膜する。なお、ｐ型半導体層３１との密着性を高めるために、Ａｇ層の下層に膜厚１．５ｎｍ程度のＮｉを成膜しても構わない。
　その後、ＲＴＡ装置等を用いてドライエア雰囲気中で４００℃～５５０℃、６０秒～３００秒間のコンタクトアニール処理を行い、成膜した材料膜とｐ型半導体層３１とのオーミック接触を形成させ、第二電極２５を形成する。
　　（ステップＳ５）
　第二電極２５及び電流遮断層２１の上面に跨るように、全面に保護層１７を形成する。その後、保護層１７の上面にハンダ層１５を形成する（図４Ｄ参照）。
　より詳細には、電子線蒸着装置（ＥＢ装置）にて、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで保護層１７を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ－Ｓｎハンダを膜厚３μｍ蒸着させることでハンダ層１５を形成する。
　　（ステップＳ６）
　次に、成長基板２０とは別に準備された素子基板１１に、上記保護層１７と同様の方法で保護層１３を形成する。素子基板１１としては、上述したようにＣｕＷ、Ｗ、Ｍｏ等の導電性基板、又はＳｉ等の半導体基板を利用することができる。
　そして、成長基板２０と素子基板１１とを貼り合わせる。一例としては、２８０℃の温度、０．２ＭＰａの圧力下で、成長基板２０上に形成されたハンダ層１５と、基板１１の上層に形成された保護層１７とを貼り合わせる（図４Ｄ参照）。
　なお、素子基板１１において、保護層１７の上層にもハンダ層１５を形成しておき、貼り合わせ時において、素子基板１１上のハンダ層１５と成長基板２０上のハンダ層１５を貼り合わせるものとしても構わない。
　　（ステップＳ７）
　次に、成長基板２０を剥離する。より具体的には、成長基板２０を上に、素子基板１１を下に向けた状態で、成長基板２０側からＫｒＦエキシマレーザを照射して、成長基板２０とエピタキシャル層３９の界面を分解させることで成長基板２０の剥離を行う。
　成長基板２０としてサファイア基板を利用する場合、サファイアはレーザが通過する一方、その下層のＧａＮ（アンドープ層３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによって成長基板２０が剥離される。
　その後、ウェハ上に残存しているＧａＮ（アンドープ層３６）を、塩酸等を用いたウェットエッチング、又はＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ７においてアンドープ層３６が除去されて、素子基板１１に近い側から順に、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が積層されてなる半導体層３０が残存する（図４Ｅ参照）。
　　（ステップＳ８）
　次に、図４Ｆに示すように、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層１９の上面が露出するまで半導体層３０をエッチングする。このとき、上述したように絶縁層１９はエッチングストッパーとして機能する。
　　（ステップＳ９）
　次に、ｎ型半導体層３５の上面の所定の領域、より詳細には、絶縁層１９に対してＺ方向に対向する一部の領域に第一電極４１を形成する。第一電極４１の形成方法の一例としては、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕを蒸着した後、窒素雰囲気中で２５０℃、１分間程度のアニール処理を行う。そして、各素子同士を例えばレーザダイシング装置によって分離する。
　　（ステップＳ１０）
　次に、素子基板１１の裏面の所定の領域、より詳細には、電流供給部４３に対してＺ方向に対向する位置を含む領域に対して、エッチング等により厚みを薄くする（図２Ａ、図２Ｂ参照）。これにより、素子基板１１は、厚みの薄い第一領域１１Ａと厚みの厚い第二領域１１Ｂが形成される。ステップＳ１～Ｓ１０を経て、図２Ａ及び図２Ｂに示す半導体発光素子１が形成される。
　　（ステップＳ１１）
　実装基板９上の所定の領域にＣｕ等で配線層７を形成し、接合材５を介して素子基板１１の裏面と配線層９とを接合する（図３Ａ、図３Ｂ参照）。より詳細には、実装基板９上の所定の領域に、厚膜の配線層７Ａと薄膜の配線層７Ｂを形成した後、その上面にＡｕ－Ｓｎハンダ等で構成された接合材５を形成する。そして、当該接合材５の形成箇所に素子基板１１の裏面を接触させ、例えば、２８０℃の温度で、素子基板１１と実装基板９とを接合させる。
　その後、第一電極４１の一部領域を電流供給部４３として、配線層７と電流供給線４５を接続するワイヤボンディングを行う。例えば、５０ｇの荷重でΦ１００μｍのボンディング領域にＡｕからなる電流供給線４５を連結させることで、ワイヤボンディングを行う
　以上、ステップＳ１～Ｓ１１を経て、図３Ａ及び図３Ｂに示す発光デバイス１０が形成される。
　なお、上述した製造方法では、ステップＳ６において成長基板２０と素子基板１１を張り合わせた後、素子基板１１の裏面側の所定の領域の厚みを薄くする工程を行った（ステップＳ１０）。これに対し、ステップＳ６において、予め所定の領域の厚みが薄く形成された素子基板１１を成長基板２０と貼り合わせても構わない。
　また、ステップＳ１０では、素子基板１１の裏面側の所定の領域の厚みを薄くすることで、素子基板１１の第一領域１１Ａと第二領域１１Ｂを実現するものとしたが、裏面側の所定の領域に別の部材を形成することで、素子基板１１の第一領域１１Ａと第二領域１１Ｂを実現するものとしても構わない。
　〈作用〉
　図１、図２Ａ及び図２Ｂに示す半導体発光素子１によれば、第一電極４１の一部を構成する電流供給部４３に対してＺ方向に対向する位置において、素子基板１１の厚みが薄くなっている（第一領域１１Ａ）。そして、図３Ａ及び図３Ｂに示すように、この半導体発光素子１を実装した発光デバイス１０は、素子基板１１の第一領域１１Ａに対してＺ方向に対向する位置において、配線層７の厚みが厚くなっている（第一領域７Ａ）。
　よって、電流供給部４３に対してＺ方向に対向する位置において、熱源となる電流供給部４３と熱伝導率の高い配線層７とが接近するため、Ｚ方向の排熱性が向上する。これにより、電流供給部４３から高電流を供給した場合であっても、電流供給部４３近傍の温度上昇が緩和され、半導体発光素子１の長寿命化が実現できる。
　また、電流供給部４３から離れた箇所においては、素子基板１１の厚みは第一領域１１Ａよりも厚くなっており（第二領域１１Ｂ）、素子基板１１には十分な厚みが実現できている。このため、ステップＳ１１において実装基板９上に素子基板１１をダイボンディングする際、素子基板１１に対して荷重をかけても素子基板１１にクラックが生じるというおそれがない。
　更に、図３Ａ及び図３Ｂに示すように、発光デバイス１０は、配線層７の第一領域７Ａ及び第二領域７Ｂによって構成された凹凸と、素子基板１１の第一領域１１Ａ及び第二領域１１Ｂによって構成された凹凸とが嵌合した構造となっている。
　従来、半導体発光素子が形成された素子基板を実装基板上に実装する場合、平坦な面の所定の領域上に形成された接合材に対向するように素子基板を位置決めし、素子基板の裏面をこの接合材に接触させた後にステップＳ１１と同様のダイボンディング工程を行う。このとき、ステップＳ１１で上述したように、加熱により接合材を溶融させるため、この溶融した接合材の流動に連れて素子基板が移動し、素子基板の位置がずれてしまう場合がある。
　しかし、発光デバイス１０によれば、上述したように、素子基板１１及び配線層７の両者が凹凸を有し、これらの凹凸が相互に嵌合する構造であるため、素子基板１１の側面が配線層７と接触する。従って、仮に溶融した接合材５が移動しても素子基板１１が接合材５の移動に連れて移動しにくい構成であり、上記のような位置ずれの問題が生じにくいという作用も有する。
　〈実施例〉
　図５Ａ及び図５Ｂは、実施例として検証のために形成したデバイス６１の構造を模式的に示す図面である。図５Ａは検証用デバイス６１の模式的な断面図である。また、図５Ｂは、配線層７の第二領域７Ｂの上面に形成された接合層５の位置よりは上方で、配線層７の第一領域７Ａの上面に形成された接合層５の位置よりは下方の高さにおいて、検証用デバイス６１をＸ－Ｙ平面（図５Ａ内のＤ－Ｄ線）で切断した状態を上から見た時の模式的な平面図である。また、図６は、比較例として検証のために形成したデバイス６２の構造を模式的に示す断面図である。
　いずれの検証用デバイス（６１，６２）についても、ハンダ拡散を防止するための保護層（１３，１７）を備えない構成とした。後述するように、この検証は、電流供給部４３から電流を供給したときの温度分布を比較するのが狙いである。よって、光の反射率を向上させる観点で設けられる保護層（１３，１７）を備えなくとも本発明の評価が可能であることから、保護層（１３，１７）の形成を省略している。
　実施例として形成した検証用デバイス６１は、上述した発光デバイス１０と同様に、電流供給部４３に対してＺ方向に対向する位置において、素子基板１１の厚みが薄くなっており（第一領域１１Ａ）、配線層７の厚みが厚くなっている（第一領域７Ａ）。一方、比較例として形成した検証用デバイス６２が備える素子基板６５及び配線層６６は、いずれも平坦な構造である。
　実施例として形成した検証用デバイス６１の詳細な構造について説明する。実装基板９はＡｌＮで構成され、厚みが６３５μｍである。配線層７に関し、厚みの薄い第一領域７Ａの厚みが８５μｍであり、厚みの厚い第二領域７Ｂの厚みが３５μｍである。素子基板１１はＣｕＷで構成され、厚みの厚い第一領域１１Ａの厚みが５０μｍであり、厚みの薄い第二領域１１Ｂの厚みが１００μｍである。ハンダ層１５はＡｎＳｎハンダで構成され、厚みが５μｍである。第二電極２５はＡｇで構成され、厚みが１５０μｍである。半導体層３０はＧａＮのエピタキシャル層で構成され、厚みは５μｍである。第一電極４１はＡｕで構成され、上面視の直径が０．２ｍｍの円形を示し、厚みが４μｍである。なお、ここでは、第一電極４１が電流供給部４３を兼ねている。
　素子基板１１は、上面視で（Ｚ方向から見たときに）１ｍｍ角の矩形形状を示しており、厚みの厚い第一領域１１Ａは、図５Ａに示すＤ－Ｄ線に平行な平面上において直径０．５ｍｍの円形を示す。素子基板１１の第一領域１１Ａは、上面視で第一電極４１（電流供給部４３）よりも直径の大きい円形を示す構造であり、第一電極４１（電流供給部４３）の鉛直下方を完全に含む領域に配置されている。
　比較例として形成した検証用デバイス６２は、配線層７に代えて場所によらず一定の厚み３５μｍを有する配線層６６を備え、素子基板１１に代えて場所によらず一定の厚み１００μｍを有する素子基板６５を備える点を除けば、検証用デバイス６１と同様に構成されている。
　図７は、検証用デバイス６１及び６２に対し、電流供給部４３から１０００ｍＡの電流を、３００秒だけ供給したときの、検証用デバイス（６１，６２）の位置毎の温度分布を示すグラフである。素子基板（１１，６５）を上面から見たときの中心位置を原点とし、各位置におけるＸ方向のずれ量と温度の関係をグラフ化したものである。図７によれば、比較例において、原点から離れた箇所に比べて原点近傍の温度が高くなっており、電流供給部４３の近傍の温度が高くなっていることを示すものである。実施例の場合、原点近傍の温度が低く抑えられており、比較例と比べて電流供給部４３の近傍と電流供給部４３から離れた箇所との温度差が抑制できている。
　これによれば、図５Ａに示すように、電流供給部４３に対してＺ方向に対向する位置において素子基板１１の厚みを薄くし、その下層（実装基板９側）に配置される配線層７と電流供給部４３との距離を近づけたことで当該箇所の排熱性が向上していることが窺える。
　［別実施形態］
　以下、別実施形態について説明する。
　〈１〉　上述の実施形態では、素子基板１１が、厚みの薄い第一領域１１Ａと、第一領域１１Ａよりも厚みの厚い第二領域１１Ｂを有する構成として説明した。しかし、これは素子基板１１Ａの厚みが２種類に限定されることを意図したものではない。すなわち、素子基板１１が３種類以上の異なる厚みを示す領域を有して形成されていても構わない。この場合、電流供給部４３に対してＺ方向に対向する位置には、素子基板１１の厚みが最も薄く形成されているのが好ましい。
　更に、上述の実施形態では、素子基板１１は、電流供給部４３からＸＹ平面に平行な方向に離れた位置であって、第一電極４１に対してＺ方向に対向する位置には、第一領域１１Ａよりも厚みの厚い第二領域１１Ｂが位置しているものとして説明した。しかし、素子基板１１のかかる箇所の厚みを、第一領域１１Ａと同等に薄く形成しても構わないし、第一電極４１が形成されていない領域に対してＺ方向に対向する領域（すなわち第二領域１１Ｂ）よりも薄く、且つ、電流供給部４３に対してＺ方向に対向する領域（すなわち第一領域１１Ａ）よりも厚く形成しても構わない。
　上述したように、電流供給部４３から供給された電流は、第一電極４１を通じてＸ－Ｙ平面に拡げられた後、半導体層３０へと流れる。このため、電流供給部４３から離れた位置における第一電極４１の近傍は、電流供給部４３の近傍ほどは電流が集中しないものの、ある程度電流が集中して温度が上昇しやすい領域を形成する。よって、かかる領域の素子基板１１の厚みを薄くすることで、鉛直方向に排熱する効果を高めることで、第一電極４１の近傍において温度が上昇するのを緩和することができ、長寿命化を図ることができる。
　〈２〉　上述の実施形態では、発光デバイス１０は、実装基板９上に厚みの異なる配線層７が形成される構成とした。より詳細には、配線層７を、素子基板１１の第一領域１１Ａの鉛直下方の位置において厚みを厚く形成し（第一領域７Ａ）、素子基板１１の第二領域１１Ｂの鉛直下方の位置において、第一領域７Ａよりも厚みを薄く形成した（第二領域７Ｂ）。
　これに対し、位置に応じて実装基板９自体の厚みを異ならせても構わない。すなわち、実装基板９を、素子基板１１の第一領域１１Ａに対してＺ方向に対向する位置において厚みを厚く形成し（第一領域９Ａ）、素子基板１１の第二領域１１Ｂに対してＺ方向に対向する位置において、第一領域９Ａよりも厚みを薄く形成しても構わない（第二領域９Ｂ）。この場合においても、図３Ａと同様に、電流供給部４３の近傍において、鉛直方向に電流供給部４３と配線層７との距離を近づけることができるので、電流供給部４３近傍における温度の上昇が緩和される。また、素子基板１１と、配線層７及び実装基板９とが嵌合する構造であるため、上述した実施形態と同様に、ステップＳ１１のダイボンディング工程において素子基板１１が位置ずれしにくくなるという効果も実現できる。
　なお、このように上面に凹凸を有する実装基板９は、厚く形成された実装基板の所定の箇所をエッチングすることで実現しても構わないし、薄く形成された実装基板の所定の箇所に部材を積層することで実現しても構わない。
　〈３〉　素子基板１１の裏面側に位置する実装基板９上には、必ずしも配線層７を形成しなくても構わない。すなわち、実装基板９上の別の箇所に配線層を形成する場合には、素子基板１１の裏面側に位置する実装基板９上には、配線としての機能を有さない熱伝導率の高い金属層を設ける構成とすることができる。この場合も、当該金属層と電流供給部４３とを鉛直方向に近づけることができるため、電流供給部４３近傍から鉛直方向に排熱する機能を高められる。
　更に、実装基板９が素子基板１１よりも熱伝導率の高い材料で形成される場合には、上記金属層を設けない構成としても構わない。
　〈４〉　半導体発光素子１は、必ずしも第一電極４１に対してＺ方向に対向する位置に絶縁層１９を設けなくても構わない。ただし、発光層３３内を流れる電流を水平方向（ＸＹ平面に平行な方向）に拡げ、同一電流量における光取り出し効率を向上させる観点からは、前記絶縁層１９を設けることが好ましい。
　半導体発光素子１は、保護層１３及び保護層１７を備えなくても構わない。ただし、上述したように、ハンダ層１５の構成材料が拡散することによる反射率の低下を防ぎ、光取り出し効率を向上させる観点からは、前記保護層１３及び保護層１７を設けることが好ましい。
　〈５〉　半導体発光素子１が備える半導体層３０は、窒化物半導体に限定されるものではない。ただし、上述したように、半導体層３０が窒化物半導体で構成される場合、ｎ型半導体層３５は、他の半導体で構成される発光素子の場合と比べて形成厚みに制約が生じ、極めて厚膜の層で構成することは困難である。ここで、上述したように、電流供給部４３を含む第一電極４１はｎ型半導体層３５の上面に形成されるので、電流供給部４３から高電流を供給すると、ｎ型半導体層３５内で十分に電流を拡げることができず、電流供給部３５近傍に電流が集中しやすい。
　つまり、半導体層３０を窒化物半導体層で形成した半導体発光素子１は、他の半導体で構成した半導体層を含む半導体発光素子と比較して、電流供給部４３近傍の温度上昇を緩和させる必要性がより高まるため、上述した構成を採用することでその効果を最大限発揮することができる。
　　　　１　　　：　　本発明の半導体発光素子
　　　　５　　　：　　接合材
　　　　７　　　：　　配線層
　　　　７Ａ　　：　　配線層の第一領域
　　　　７Ｂ　　：　　配線層の第二領域
　　　　９　　　：　　実装基板
　　　１０，１０ａ　　　：　　発光デバイス
　　　１１　　　：　　素子基板
　　　１１Ａ　　：　　素子基板の第一領域
　　　１１Ｂ　　：　　素子基板の第二領域
　　　１２　　　：　　導電層
　　　１３　　　：　　保護層
　　　１５　　　：　　ハンダ層
　　　１７　　　：　　保護層
　　　１９　　　：　　絶縁層
　　　２０　　　：　　成長基板
　　　２５　　　：　　第二電極
　　　３０　　　：　　半導体層
　　　３１　　　：　　ｐ型半導体層
　　　３３　　　：　　発光層
　　　３５　　　：　　ｎ型半導体層
　　　４１　　　：　　第一電極
　　　４３　　　：　　電流供給部
　　　４５　　　：　　電流供給線
　　　６１　　　：　　検証用デバイス（実施例）
　　　６２　　　：　　検証用デバイス（比較例）
　　　６５　　　：　　比較例の検証用デバイスが備える素子基板
　　　６６　　　：　　比較例の検証用デバイスが備える配線層
　　１００　　　：　　従来の半導体発光素子
　　１０１　　　：　　支持基板
　　１０２　　　：　　ボンディング層
　　１０３　　　：　　反射電極
　　１０４　　　：　　オーミック接触層
　　１０５　　　：　　電流遮断層
　　１０６　　　：　　アイソレーション層
　　１０７　　　：　　半導体層
　　１０８　　　：　　ｎ側電極
　　１０９　　　：　　電流供給部
　　１１１　　　：　　ｐ型半導体層
　　１１２　　　：　　発光層
　　１１３　　　：　　ｎ型半導体層
　　１１７　　　：　　ｎ型半導体層の割れ
　　１１８　　　：　　ｎ型半導体層の溶融
 

Claims (8)

  1. 　素子基板上に、ｐ型半導体層、発光層及びｎ型半導体層を含む半導体層を有してなる半導体発光素子であって、
    　前記半導体層の一部上面に接触して形成され、電流供給線と連結される電流供給部を含む電極を有し、
    　前記素子基板が、前記電流供給部に対して当該素子基板の面に直交する方向に対向する箇所を含む位置に形成された第一領域と、前記第一領域よりも厚みの厚い第二領域を有して構成されていることを特徴とする半導体発光素子。
  2. 　前記第一領域の厚みが、前記第二領域の厚みに対して１０％以上５０％以下であることを特徴とする請求項１に記載の半導体発光素子。
  3. 　前記素子基板の面に平行な方向に関して、前記第一領域が、前記素子基板全体の２％以上６０％以下を占有していることを特徴とする請求項１又は２に記載の半導体発光素子。
  4. 　前記素子基板が、前記第一領域に切り欠き部又は溝部を有して形成されていることを特徴とする請求項１～３のいずれか１項に記載の半導体発光素子。
  5. 　前記半導体層が窒化物半導体層で形成されることを特徴とする請求項１～４のいずれか１項に記載の半導体発光素子。
  6. 　請求項１～５のいずれか１項に記載の半導体発光素子と、
    　前記半導体発光素子が実装された実装基板とを有してなる発光デバイスであって、
    　前記実装基板は、前記素子基板の前記第一領域に対して前記素子基板の面に直交する方向に対向する領域が、前記素子基板の前記第二領域に対して前記素子基板の面に直交する方向に対向する領域よりも厚みが厚く、前記素子基板よりも熱伝導率の高い材料で構成され、前記素子基板と嵌合していることを特徴とする発光デバイス。
  7. 　請求項１～５のいずれか１項に記載の半導体発光素子と、
    　前記半導体発光素子が実装された実装基板とを有してなる発光デバイスであって、
    　前記実装基板は、その上面に、前記素子基板の前記第一領域に対して前記素子基板の面に直交する方向に対向する領域が、前記素子基板の前記第二領域に対して前記素子基板の面に直交する方向に対向する領域よりも厚膜であり、前記素子基板よりも熱伝導率の高い材料で構成された金属層を有し、前記素子基板と嵌合していることを特徴とする発光デバイス。
  8. 　前記金属層が配線層を構成していることを特徴とする請求項７に記載の発光デバイス。
     
PCT/JP2015/050771 2014-03-31 2015-01-14 半導体発光素子、発光デバイス WO2015151542A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-074133 2014-03-31
JP2014074133A JP2015198123A (ja) 2014-03-31 2014-03-31 半導体発光素子、発光デバイス

Publications (1)

Publication Number Publication Date
WO2015151542A1 true WO2015151542A1 (ja) 2015-10-08

Family

ID=54239885

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/050771 WO2015151542A1 (ja) 2014-03-31 2015-01-14 半導体発光素子、発光デバイス

Country Status (2)

Country Link
JP (1) JP2015198123A (ja)
WO (1) WO2015151542A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3428979A4 (en) * 2016-03-08 2019-10-02 ALPAD Corporation LIGHT-EMITTING SEMICONDUCTOR ELEMENT

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197980A (ja) * 2001-12-17 2003-07-11 Shurai Kagi Kofun Yugenkoshi 金属基板を具えた半導体装置の製造方法
JP2011066048A (ja) * 2009-09-15 2011-03-31 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2012169435A (ja) * 2011-02-14 2012-09-06 Stanley Electric Co Ltd 光半導体素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197980A (ja) * 2001-12-17 2003-07-11 Shurai Kagi Kofun Yugenkoshi 金属基板を具えた半導体装置の製造方法
JP2011066048A (ja) * 2009-09-15 2011-03-31 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2012169435A (ja) * 2011-02-14 2012-09-06 Stanley Electric Co Ltd 光半導体素子

Also Published As

Publication number Publication date
JP2015198123A (ja) 2015-11-09

Similar Documents

Publication Publication Date Title
JP6094819B2 (ja) 半導体発光素子及びその製造方法
WO2014045883A1 (ja) Ｌｅｄ素子及びその製造方法
WO2015141517A1 (ja) 半導体発光素子及びその製造方法
JP5554739B2 (ja) 窒化物半導体発光素子の製造方法
US11114588B2 (en) Semiconductor light emitting element
US20150280073A1 (en) Semiconductor light-emitting element and production method therefor
JP5880633B2 (ja) 半導体発光素子
JP2006024913A (ja) 窒化ガリウム系化合物半導体発光素子用透光性正極および発光素子
JP2017069282A (ja) 半導体発光素子及びその製造方法
WO2015151542A1 (ja) 半導体発光素子、発光デバイス
WO2016072326A1 (ja) 半導体発光素子
KR20160117178A (ko) 반도체 발광 소자
JP6690139B2 (ja) 半導体発光素子及びその製造方法
JP2014170815A (ja) Ｌｅｄ素子
JP2015198124A (ja) 半導体発光素子
WO2015029727A1 (ja) 半導体発光素子
JP2017005156A (ja) 半導体発光素子及びその製造方法
JP2015050381A (ja) 半導体発光素子及びその製造方法
JP2016192527A (ja) 半導体発光素子及びその製造方法
JP2016195168A (ja) 半導体発光素子及びその製造方法
JP6468459B2 (ja) 半導体発光素子
KR101681573B1 (ko) 발광소자의 제조방법
JP6004265B2 (ja) Ｌｅｄ素子及びその製造方法
JP2015115544A (ja) 半導体発光素子及びその製造方法
JP2017139298A (ja) 半導体発光素子及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15772194

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase
122 Ep: pct application non-entry in european phase

Ref document number: 15772194

Country of ref document: EP

Kind code of ref document: A1