WO2014045883A1 - Ｌｅｄ素子及びその製造方法 - Google Patents

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semiconductor layer
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conductive oxide
led element
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晃平 三好
月原　政志
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ウシオ電機株式会社
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Definitions

  • the present invention relates to an LED element and a manufacturing method thereof, and more particularly to a vertical LED element made of a nitride semiconductor and a manufacturing method thereof.
  • GaN is mainly used in LEDs using nitride semiconductors.
  • an LED element made of a nitride semiconductor has been formed by epitaxial growth on a sapphire substrate to form a GaN film with few defects.
  • the sapphire substrate is an insulating material, for feeding power to the GaN-based LED, a part of the p layer is scraped to expose the n layer, and a feeding electrode is formed on each of the p layer and the n layer. It was.
  • An LED having a structure in which power supply electrodes are arranged in the same direction is called a horizontal structure.
  • Patent Literature 1 discloses such a technique.
  • the element surface is on the n-layer side, and a bonding electrode is provided as a feeding electrode on the n-layer, and power is supplied by connecting a wire as a feeding line to this bonding electrode (wire bonding).
  • a bonding electrode is provided as a feeding electrode on the n-layer, and power is supplied by connecting a wire as a feeding line to this bonding electrode (wire bonding).
  • Patent Literature 2 discloses such a technique.
  • Patent Document 2 discloses a configuration in which an insulating layer is provided on the p-layer side electrode upper layer at a position facing downwardly to the bonding electrode for the purpose of improving luminous efficiency.
  • the p-layer side electrode When the insulating layer is not formed, when a voltage is applied between the p-layer side electrode and the bonding electrode (which is also the n-layer side electrode), the p-layer side electrode (hereinafter referred to as “p-side electrode”). ”) To a bonding electrode (hereinafter referred to as“ n-side electrode ”), a vertical current path is formed that travels at a shortest distance. Since a semiconductor layer including a light emitting layer is formed between these two electrodes, a current flows in a concentrated manner at a portion sandwiched between these two electrodes in the light emitting layer. As a result, no current flows in a wide range in the light emitting layer with respect to the horizontal direction, the light emitting region is limited, and the amount of light extracted from the LED element is extremely small.
  • the LED element is manufactured by forming an insulating layer at a position opposite to the electrode so that a current flows in a wide area in the horizontal direction in the light-emitting layer
  • the present inventor's earnest research shows that the insulating layer and the p-side electrode It was found that cracks and peeling may occur at the interface.
  • SiO 2 is generally used, and the thermal expansion coefficient of SiO 2 shows a low value of about 5 ⁇ 10 ⁇ 7 / K.
  • Ag is generally used as the p-side electrode, but the thermal expansion coefficient of Ag is about 2 ⁇ 10 ⁇ 5 / K, and there is a difference of about 40 times between the two.
  • the present invention ensures high light emission efficiency by ensuring a horizontal spread of the current flowing in the light emitting layer, and does not cause a situation such as a crack or peeling at the layer interface during manufacturing. It aims at providing a LED element and its manufacturing method.
  • the LED element of the present invention is an LED element containing a nitride semiconductor, A support substrate made of a conductor or semiconductor; A conductive layer formed on an upper layer of the support substrate; A conductive oxide layer formed on the conductive layer; A first semiconductor layer made of a p-type nitride semiconductor, wherein the first semiconductor layer is formed by contacting a bottom surface with a partial top surface of the conductive layer and a partial top surface of the conductive oxide film layer; A second semiconductor layer formed on the first semiconductor layer and made of a p-type nitride semiconductor having a lower concentration than the first semiconductor layer; A light emitting layer made of a nitride semiconductor, formed on the second semiconductor layer; A third semiconductor layer made of an n-type nitride semiconductor and formed on the light emitting layer; An electrode formed in contact with a bottom surface of a part of the upper surface of the third semiconductor layer at a position facing the conductive oxide film layer in a vertical direction;
  • the conductive oxide film layer is made
  • the conductive oxide film layer is more preferably composed of a material having a thermal expansion coefficient of 3 ⁇ 10 ⁇ 6 / K or more and 8 ⁇ 10 ⁇ 6 / K or less.
  • the conductive layer is electrically connected to the lower layer of the p-type first semiconductor layer at a position facing an electrode formed on the upper layer of the n-type third semiconductor layer (hereinafter referred to as “n-side electrode” as appropriate).
  • An oxide film layer is formed.
  • the conductive oxide film layer has a smaller specific resistance than an insulating layer such as SiO 2 , a conductive layer formed below the first semiconductor layer (eg, Ag, hereinafter referred to as “p-side conductive layer” as appropriate). It is possible to increase the specific resistance by about two orders of magnitude.
  • the p-side conductive layer formed at a location in contact with the p-type first semiconductor layer is passed through the light emitting layer to the n-side electrode.
  • a current flows along the current path to which it goes.
  • a conductive oxide film layer is formed as an upper layer at a position facing the n-side electrode in the vertical direction. That is, the p-side conductive layer comes into contact with the first semiconductor layer at a position that does not face the n-side electrode in the vertical direction.
  • Said LED element can be formed through the following processes. That is, Preparing a sapphire substrate (a), (B) forming the third semiconductor layer, the light emitting layer, the second semiconductor layer, and the first semiconductor layer in this order from the bottom on the sapphire substrate; Forming a conductive oxide film layer composed of a material having a thermal expansion coefficient of 1 ⁇ 10 ⁇ 6 / K or more and 1 ⁇ 10 ⁇ 5 / K or less at a first predetermined position on the upper layer of the first semiconductor layer ( c), A step (d) of forming a conductive layer so as to cover the exposed upper surface of the first semiconductor layer and the upper surface of the conductive oxide film layer; A step (e) of bonding a bottom surface of a support substrate made of a conductor or a semiconductor directly or via another conductive layer to the top surface of the conductive layer; (F) exposing the top surface of the third semiconductor layer by irradiating a laser from above with the support substrate positioned on the bottom surface and the sapphire substrate
  • the uppermost layer of the conductive layer that is, a layer formed at a position in contact with the first semiconductor layer, be a reflective electrode.
  • the reflective electrode for example, Ag, an Ag-based metal (an alloy of Ni and Ag), Al, or the like can be used.
  • the light extraction efficiency can be increased by re-reflecting the light emitted downward (from the support substrate side) from the light emitting layer upward.
  • the conductive oxide film layer is preferably a transparent electrode.
  • the transparent electrode for example, ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), In 2 O 3 , SnO 2 or the like can be used.
  • the LED element having the above configuration is The step (c) is a step of forming a transparent electrode as the conductive oxide film layer, Forming the reflective electrode so as to cover the upper surface of the first semiconductor layer and the upper surface of the conductive oxide film layer; forming a protective layer on the reflective electrode; and This can be realized by forming a solder layer on the protective layer and forming the conductive layer including the reflective electrode, the protective layer, and the solder layer.
  • the LED element of the present invention has another characteristic in that a Schottky barrier layer is formed at the interface between the conductive oxide film layer and the first semiconductor layer.
  • the resistance value at the portion where the conductive oxide film layer and the first semiconductor layer are in contact with each other is smaller than the resistance value at the portion where the conductive layer (p-side conductive layer) and the first semiconductor layer are in contact with each other. It can be further increased. Thereby, when a voltage is applied between the p-side conductive layer and the n-side electrode, the amount of current flowing vertically upward from the conductive oxide film layer to the n-side electrode can be further reduced. That is, most of the current can flow from the p-side conductive layer at a position not opposed to the n-side electrode in the vertical direction to the n-side electrode through the light-emitting layer. The luminous efficiency can be further increased.
  • the resistance value between the high-concentration p-type first semiconductor layer and the layer (conductive layer or conductive oxide film layer) in contact with this layer greatly affects the path of the current flowing in the light emitting layer when a voltage is applied.
  • the resistance value related to the contact region between the conductive oxide film layer and the first semiconductor layer can be made significantly larger than the resistance value related to the contact region between the conductive layer and the first semiconductor layer.
  • the above effect can also be obtained by forming the Schottky barrier layer as extremely thin as about 3 to 5 nm, for example. This thickness may be substantially the same as the thickness of the high-concentration p-type first semiconductor layer.
  • the step (c) is a step of sputtering a material for forming the conductive oxide film layer, and the sputtering step causes a shot at the interface between the first semiconductor layer and the conductive oxide film layer.
  • This can be realized by forming a key barrier layer. That is, according to this method, the Schottky barrier layer can be formed on the surface of the first semiconductor layer in parallel with the formation of the conductive oxide film layer.
  • the Schottky barrier layer is formed at the interface between the first semiconductor layer and the conductive oxide film layer, the effect of spreading the current flowing in the light emitting layer in the horizontal direction can be obtained. For this reason, in the step (c), ions may collide with the target at a high energy only at the beginning of the sputtering process, and then the ions may be continuously collided with the target in a state where the applied energy is reduced from the beginning. Absent.
  • the step (b) the surface of the first semiconductor layer related to the first predetermined portion where the conductive oxide film layer is to be formed is formed. This can also be realized by performing the step (c) after performing the step (h) of forming the Schottky barrier layer by reverse sputtering.
  • the LED element of the present invention includes: The support substrate and the conductive layer are formed to extend in a horizontal direction from an LED layer including the first semiconductor layer, the second semiconductor layer, the light emitting layer, and the third semiconductor layer, Another feature is that an insulating layer formed by contacting the bottom surface of the conductive oxide film layer or the upper surface of the conductive layer at a position protruding in the horizontal direction from the LED layer is another feature.
  • the LED element formed on the wafer is electrically separated from the adjacent LED element through an element separation step after the step (g) described above, for example. Specifically, the edge portion of the LED layer is etched to be separated from adjacent elements.
  • the etching may be terminated when the upper surface of the conductive oxide film layer is exposed. In practice, this is difficult, and the conductive oxide film layer is also partially etched. At this time, a part of the material of the etched conductive oxide film layer may adhere to the side surface of the LED layer, which may cause a leak current.
  • the conductive oxide film layer is formed in the lower layer of the first semiconductor layer at the position below the n-side electrode in the same manner as described above, while the first semiconductor is located at the position related to the outer peripheral region from the n-side electrode.
  • An insulating layer is formed below the layer. In this state, when the edge portion of the LED layer is etched during the element isolation step, an insulating layer is formed under the LED layer to be etched, so that a part of the material is a side surface of the LED layer. Even if it adheres to the film, there is no possibility that the above-described leakage current will occur. Further, since the insulating layer can also function as an etching stopper, the etching can be easily terminated when the upper surface of the insulating layer is exposed.
  • the insulating layer may be formed such that the bottom surface is in contact with the top surface of the conductive oxide film layer, or may be formed in contact with the top surface of the conductive layer.
  • the step (f) and before the step (g) the third semiconductor layer, the light emitting layer, the second semiconductor layer, and the second semiconductor layer formed above the second predetermined portion, and This can be realized by performing the step (j) of exposing the upper surface of the insulating layer by etching the first semiconductor layer.
  • an LED element capable of preventing the occurrence of a situation such as a crack or peeling at the layer interface at the time of manufacture while ensuring the horizontal spread of the current flowing in the light emitting layer.
  • FIG. 1 is a schematic sectional view of the LED element 1.
  • the LED element 1 includes a support substrate 11, a conductive layer 20, a conductive oxide film layer 38, an LED layer 30 and an electrode 42.
  • the LED layer 30 includes a high-concentration p-type semiconductor layer 32 (corresponding to a “first semiconductor layer”), a p-type semiconductor layer 31 (corresponding to a “second semiconductor layer”) having a lower concentration than the p-type semiconductor layer 32,
  • the light emitting layer 33 and the n-type semiconductor layer 35 are stacked in this order from the bottom.
  • the support substrate 11 is composed of a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si.
  • a conductive layer 20 having a multilayer structure is formed on the support substrate 11.
  • the conductive layer 20 includes a solder layer 13, a solder layer 15, a protective layer 17, and a reflective electrode 19.
  • the solder layer 13 and the solder layer 15 are made of, for example, Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, Sn, or the like. As will be described later, the solder layer 13 and the solder layer 15 are bonded together after the solder layer 13 formed on the support substrate 11 and the solder layer 15 formed on another substrate are opposed to each other. It is formed by.
  • the protective layer 17 is made of, for example, Pt-based metal (an alloy of Ti and Pt), W, Mo, or the like. As will be described later, when bonding is performed via the solder layer, the material constituting the solder is diffused to the reflective electrode 19 side described later, and the function of preventing a decrease in luminous efficiency due to a drop in reflectance is achieved.
  • the reflective electrode 19 is made of, for example, an Ag-based metal (an alloy of Ni and Ag), Al, Rh, or the like.
  • This element 1 assumes that light emitted from the light emitting layer 33 of the LED layer 30 is extracted upward in FIG. 1, and the reflective electrode 19 faces light emitted downward from the light emitting layer 33 upward. It has the function of improving luminous efficiency by reflecting the light on the surface.
  • the conductive layer 20 is partly in contact with the LED layer 30, more specifically, the high-concentration p-type semiconductor layer 32, and when a voltage is applied between the support substrate 11 and the electrode 42, the support substrate 20 11, a current path that flows to the electrode 42 through the conductive layer 20 and the LED layer 30 is formed.
  • the conductive oxide film layer 38 is made of an oxide conductive material such as ITO, IZO, In 2 O 3 , SnO 2 , or IGZO (InGaZnOx).
  • the upper surface of the conductive oxide film layer 38 is in contact with the bottom surface of the p-type semiconductor layer 32. The function of this conductive oxide film layer 38 will be described later.
  • As the conductive oxide film layer 38 it is more preferable to use a light-transmitting oxide conductive material.
  • the LED layer 30 is formed by stacking the high-concentration p-type semiconductor layer 32, the low-concentration p-type semiconductor layer 31, the light emitting layer 33, and the n-type semiconductor layer 35 in this order from the bottom.
  • the p-type semiconductor layer 32 is made of, for example, GaN.
  • the p-type semiconductor layer 31 is made of, for example, Al m Ga 1-m N (0 ⁇ m ⁇ 1). Both layers are doped with p-type impurities such as Mg, Be, Zn, and C.
  • the light emitting layer 33 is formed of a semiconductor layer having a multiple quantum well structure in which, for example, a well layer made of GaInN and a barrier layer made of AlGaN are repeated. These layers may be non-doped or p-type or n-type doped.
  • the n-type semiconductor layer 35 has a multilayer structure including, for example, a layer (electron supply layer) made of Al n Ga 1-n N (0 ⁇ n ⁇ 1) and a layer (protective layer) made of GaN.
  • the At least the protective layer is doped with an n-type impurity such as Si, Ge, S, Se, Sn, or Te, and is preferably doped with Si.
  • the n-type semiconductor layer 35 has irregularities formed on the upper surface. This is because the light emitted upward from the light emitting layer 33 (and the reflected light emitted upward from the reflective electrode 19) is reflected downward on the surface of the n-type semiconductor layer 35 to reduce the outside of the element. The purpose of this is to increase the amount of light extracted.
  • the electrode 42 is formed on an upper layer of the n-type semiconductor layer 35, and is formed of an n-type electrode made of, for example, Cr—Au.
  • the electrode 42 is formed on the upper layer of the n-type semiconductor layer 35 at a position facing the conductive oxide film layer 38 in the vertical direction.
  • the electrodes formed at the ends are connected to a wire made of, for example, Au or Cu (not shown), and the LED element 1 is arranged on the other of the wires. It is connected to a power supply pattern on the substrate (not shown).
  • the insulating layer 41 is made of, for example, SiO 2, SiN, Zr 2 O 3 , AlN, Al 2 O 3, etc., and is laminated on the upper surface and side surfaces of the LED layer 30 and the periphery of the electrode 42 where the wires are not connected. Yes.
  • the insulating layer 41 functions as a protective film on the surface of the LED layer 30 and the electrode 42.
  • the conductive oxide film layer 38 is provided for the purpose of expanding the light emitting region of the LED layer 30 without causing a problem of film peeling during the process.
  • the conductive oxide film layer 38 is not formed.
  • the p-type semiconductor layer 32 and the reflective electrode 19 are in contact with each other at a position facing the electrode 42 in the vertical direction.
  • a current path is formed from the reflective electrode 19 to the electrode 42 at a shortest distance. End up.
  • a current flows intensively in the region facing the electrode 42 in the LED layer 30, the light emitting layer 33 in the region intensively emits light, and the light emission of the light emitting layer 33 in other portions becomes weak. . Therefore, the light emitting layer 33 emits light limitedly in a region sandwiched between the reflective electrode 19 and the electrode 42 in the vertical direction, and the amount of light extracted from the LED element is extremely small.
  • a conductive oxide film layer 38 is formed below the p-type semiconductor layer 32 at a position facing the electrode 42 in the vertical direction.
  • the conductive oxide film layer 38 has a specific resistance smaller than that of an insulating layer such as SiO 2 , but can increase the specific resistance by about two digits compared to the reflective electrode 19 made of Ag or the like.
  • the reflective electrode 19 is in contact with the p-type semiconductor layer 32 at a position not facing the electrode 42 in the vertical direction, and is in contact with the conductive oxide film layer 38 at a position facing the electrode 42 in the vertical direction. There is no contact.
  • the electrode 42 when a voltage is applied between the reflective electrode 19 and the electrode 42, the electrode 42 is located from the reflective electrode 19 at a position in contact with the p-type semiconductor layer 32 that is not located directly below the electrode 42 through the light emitting layer 33. A current flows along the current path toward. Therefore, a current can flow through the current path having a certain spread in the horizontal direction in the light emitting layer 33. Thereby, since the area
  • FIG. 2A is a table showing the presence or absence of film peeling when LED elements are manufactured with different materials to be deposited on the conductive oxide film layer 38 shown in FIG. 1, and FIG. 2B uses each material. It is the upper surface photograph of the wafer before element isolation in the case of being. The photograph in FIG. 2B was taken with a SAT (ScanningScanAcoustic Tomograph).
  • SAT SccanningScanAcoustic Tomograph
  • the materials are arranged in descending order of thermal expansion coefficient.
  • Example 1 The LED element 1 manufactured using In 2 O 3 as the conductive oxide film layer 38 is referred to as Example 1. Similarly, the LED element 1 manufactured using SnO 2 as the conductive oxide layer 38 is referred to as Example 2, and the LED element 1 manufactured using ITO is referred to as Example 3.
  • This comparative example 1 assumes a conventional LED element in which an insulating layer is formed at a position facing the electrode 42 so that a current flows in a wide area in the horizontal direction in the light emitting layer 33.
  • This Reference Example 1 assumes an LED element having a conventional configuration in which no treatment for flowing a current in a wide area in the light emitting layer 33 is performed.
  • FIG. 2B photographs are shown for four patterns of ITO (Example 3), SiO 2 (Comparative Example 1), Ag (Reference Example 1), and Si (Reference Example 2).
  • the internal structure such as a circuit pattern is shown in the photograph of Comparative Example 1, which suggests that a cavity is formed inside.
  • the photographs of Reference Example 1, Reference Example 2, and Example 3 do not show any reflection as in Comparative Example 1, and it can be seen that no cavity is formed inside.
  • Reference Example 1 assumes an LED element having a conventional configuration in which no treatment for flowing a current through a wide region in the light emitting layer 33 is performed.
  • Comparative Example 1 is assumed to be a LED element having a conventional structure which has been subjected to the treatment by the deposition of the SiO 2 in place of the conductive oxide layer 38 shown in FIG.
  • SiO 2 formed at the location of the conductive oxide film layer 38 shown in FIG. 1 is the cause of cracks and film peeling. Since SiO 2 has high adhesion to the semiconductor layer, it is suggested that cracks and film peeling occur at the interface with the lower reflective electrode 19 (Ag), not at the interface with the p-type semiconductor layer 32 on the upper surface. .
  • the conductive oxide film layer 38 is preferably made of a material having a thermal expansion coefficient of 1 ⁇ 10 ⁇ 6 / K or more and 1 ⁇ 10 ⁇ 5 / K or less, and 3 ⁇ 10 ⁇ 6 / K. It is more preferable that the material is 8 ⁇ 10 ⁇ 6 / K or less. Further, it is more preferable that the conductive oxide film material has translucency and has a relatively large specific resistance. Examples of this include ITO, IZO, In 2 O 3 , and SnO 2 described above. It is done.
  • FIG. 3A is another schematic cross-sectional view of the device. Compared with the LED element 1 shown in FIG. 1, the LED element 1A shown in FIG. 3A is different in that a Schottky barrier layer 32A is formed at the interface between the conductive oxide film layer 38 and the p-type semiconductor layer 32.
  • This Schottky barrier layer 32A forms a high-resistance region, and its thickness is extremely thin.
  • a Schottky barrier layer 32 ⁇ / b> A at the interface between the p-type semiconductor layer 32 and the conductive oxide film layer 38, the resistance between the reflective electrode 19 and the p-type semiconductor layer 32 at a position vertically below the electrode 42. The value can be further increased. Therefore, the resistance value between the two at the position where the reflecting electrode 19 and the p-type semiconductor layer 32 are not in contact with each other does not hit the position vertically below the electrode 42. It becomes much smaller.
  • the reflective electrode 19 and the electrode 42 As a result, when a voltage is applied between the reflective electrode 19 and the electrode 42, the amount of current flowing vertically upward from the reflective electrode 19 at a position facing the electrode 42 in the vertical direction is further reduced. Most of the current can flow from the reflective electrode 19 at a position not opposed to the vertical direction 42 to the electrode 42. Therefore, the horizontal current spread in the light emitting layer 33 is further realized, and the light emission efficiency is further improved.
  • FIG. 3B is another schematic cross-sectional view of the device. Compared with the LED element 1 shown in FIG. 1, the LED element 1 ⁇ / b> B shown in FIG. 3B is provided with an insulating layer 39 below the insulating layer 41.
  • the insulating layer 41 is formed on the upper surface and the side surface of the LED layer 30 and functions as a protective film of the LED layer 30. As will be described later, the insulating layer 41 is formed after the LED layer 30 is etched in order to separate it from adjacent LED elements.
  • Etching may be terminated when the upper surface of the conductive layer is exposed.
  • the conductive oxide film layer 38 is also partially etched.
  • a part of the material of the etched conductive oxide film layer 38 may adhere to the side surface of the LED layer 30 and cause a leakage current or the like. When such a phenomenon occurs, the breakdown voltage is lowered and the electrical characteristics are deteriorated.
  • the insulating layer 39 is formed on the upper surface of the conductive oxide film layer 38, but may be formed on the upper surface of the conductive layer 20 (see FIG. 3C). .
  • a configuration further including a Schottky barrier layer 32A may be used (see FIG. 3D).
  • Step S1 As shown in FIG. 4A, the LED epilayer 40 is formed on the sapphire substrate 61.
  • This step S1 corresponds to the step (a) and the step (b), and is performed by the following procedure, for example.
  • the c-plane sapphire substrate 61 is cleaned. More specifically, for this cleaning, for example, a c-plane sapphire substrate 61 is placed in a processing furnace of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and hydrogen having a flow rate of 10 slm is placed in the processing furnace. While flowing the gas, the temperature in the furnace is raised to, for example, 1150 ° C.
  • the step of preparing the sapphire substrate 61 corresponds to the step (a).
  • a low-temperature buffer layer made of GaN is formed on the surface of the c-plane sapphire substrate 61, and a base layer made of GaN is further formed thereon. These low-temperature buffer layer and underlayer correspond to the non-doped layer 36.
  • a more specific method for forming the non-doped layer 36 is as follows. First, the furnace pressure of the ⁇ CVD apparatus is 100 kPa, and the furnace temperature is 480 ° C. Then, while flowing nitrogen gas and hydrogen gas having a flow rate of 5 slm respectively as carrier gases in the processing furnace, trimethylgallium having a flow rate of 50 ⁇ mol / min and ammonia having a flow rate of 250,000 ⁇ mol / min are fed into the processing furnace for 68 seconds. Supply. As a result, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface 61 of the c-plane sapphire substrate.
  • the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas with a flow rate of 20 slm and hydrogen gas with a flow rate of 15 slm as a carrier gas in the processing furnace, trimethylgallium with a flow rate of 100 ⁇ mol / min and ammonia with a flow rate of 250,000 ⁇ mol / min are supplied into the processing furnace. For 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 ⁇ m is formed on the surface of the first buffer layer.
  • n-type semiconductor layer 35 ⁇ Formation of n-type semiconductor layer 35>
  • an electron supply layer having a composition of Al n Ga 1-n N (0 ⁇ n ⁇ 1) is formed on the non-doped layer 36, and a protective layer made of n-type GaN is formed on the upper layer. These electron supply layer and protective layer correspond to the n-type semiconductor layer 35.
  • a more specific method for forming the n-type semiconductor layer 35 is, for example, as follows. First, the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while a nitrogen gas having a flow rate of 20 slm and a hydrogen gas having a flow rate of 15 slm are allowed to flow into the processing furnace, trimethylgallium having a flow rate of 94 ⁇ mol / min, trimethylaluminum having a flow rate of 6 ⁇ mol / min, Ammonia of 250,000 ⁇ mol / min and tetraethylsilane having a flow rate of 0.025 ⁇ mol / min are supplied into the treatment furnace for 30 minutes. As a result, an electron supply layer having a composition of Al 0.06 Ga 0.94 N, a Si concentration of 1 ⁇ 10 19 / cm 3 and a thickness of 1.7 ⁇ m is formed in the upper layer of the non-doped layer 36.
  • silicon (Si), germanium (Ge), sulfur (S), selenium (Se), tin (Sn), tellurium (Te), or the like is used as the n-type impurity contained in the n-type semiconductor layer 35. It can. Among these, silicon (Si) is particularly preferable.
  • a light emitting layer 33 having a multiple quantum well structure in which a well layer made of GaInN and a barrier layer made of n-type AlGaN are periodically repeated is formed on the n-type semiconductor layer 35.
  • a more specific method for forming the light emitting layer 33 is as follows. First, the furnace pressure of the MOCVD apparatus is 100 kPa, and the furnace temperature is 830 ° C. Then, while a nitrogen gas having a flow rate of 15 slm and a hydrogen gas having a flow rate of 1 slm are allowed to flow into the processing furnace, trimethylgallium having a flow rate of 10 ⁇ mol / min, trimethylindium having a flow rate of 12 ⁇ mol / min, and a flow rate of A step of supplying 300,000 ⁇ mol / min of ammonia into the processing furnace for 48 seconds is performed.
  • a step of supplying trimethylgallium having a flow rate of 10 ⁇ mol / min, trimethylaluminum having a flow rate of 1.6 ⁇ mol / min, tetraethylsilane having a flow rate of 0.002 ⁇ mol / min and ammonia having a flow rate of 300,000 ⁇ mol / min into the processing furnace for 120 seconds is performed.
  • the light emitting layer 33 having a multiple quantum well structure of 15 periods with a well layer made of GaInN having a thickness of 2 nm and a barrier layer made of n-type AlGaN having a thickness of 7 nm is formed into an n-type. It is formed on the surface of the semiconductor layer 35.
  • a p-type semiconductor layer 31 composed of Al m Ga 1-m N (0 ⁇ m ⁇ 1) is formed on the light emitting layer 33, and a high-concentration p-type semiconductor layer 32 is further formed thereon.
  • the p-type semiconductor layer 32 corresponds to the contact layer.
  • a more specific method for forming the p-type semiconductor layer 31 and the p-type semiconductor layer 32 is, for example, as follows. First, the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1050 ° C. while nitrogen gas with a flow rate of 15 slm and hydrogen gas with a flow rate of 25 slm are allowed to flow into the processing furnace.
  • a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the light emitting layer 33.
  • a hole supply layer having a composition of Al 0.13 Ga 0.87 N having a thickness of 120 nm is formed.
  • a p-type semiconductor layer 31 is formed by these hole supply layers.
  • the supply of trimethylaluminum is stopped, the flow rate of biscyclopentadienyl is changed to 0.2 ⁇ mol / min, and the source gas is supplied for 20 seconds.
  • the p-type semiconductor layer 32 made of p-type GaN having a thickness of 5 nm is formed.
  • magnesium (Mg), beryllium (Be), zinc (Zn), carbon (C), or the like can be used as the p-type impurity.
  • the LED epilayer 40 including the non-doped layer 36, the n-type semiconductor layer 35, the light emitting layer 33, the p-type semiconductor layer 31, and the (high concentration) p-type semiconductor layer 32 is formed on the sapphire substrate 61. .
  • Step S2 an activation process is performed on the wafer obtained in step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
  • RTA Rapid Thermal Anneal
  • a conductive oxide film layer 38 is formed at a predetermined position (first predetermined position) above the p-type semiconductor layer 32. More specifically, the upper layer of the p-type semiconductor layer 32 in the region where the conductive oxide film layer 38 is not formed is masked, and an oxide conductive translucent material such as ITO or IZO is formed by sputtering to a thickness of 200 nm. Film.
  • oxide conductive translucent material to be formed here a material having a thermal expansion coefficient of 1 ⁇ 10 ⁇ 6 / K or more and 1 ⁇ 10 ⁇ 5 / K or less is used. More preferably, a material having a thermal expansion coefficient of 3 ⁇ 10 ⁇ 6 / K or more and 8 ⁇ 10 ⁇ 6 / K or less is used.
  • This step S3 corresponds to the step (c).
  • Step S4 As shown in FIG. 4C, the conductive layer 20 is formed so as to cover the upper surfaces of the p-type semiconductor layer 32 and the conductive oxide film layer 38.
  • the conductive layer 20 having a multilayer structure including the reflective electrode 19, the protective layer 17, and the solder layer 15 is formed.
  • a more specific method for forming the conductive layer 20 is as follows. First, a 0.7 nm-thickness Ni and a 120 nm-thickness Ag are formed on the entire surface so as to cover the upper surfaces of the p-type semiconductor layer 32 and the conductive oxide film layer 38 by a sputtering apparatus, and the reflective electrode 19 is formed. Form. Next, contact annealing is performed at 400 ° C. for 2 minutes in a dry air atmosphere using an RTA apparatus.
  • the protective layer 17 is formed by depositing 100 nm of Ti and 200 nm of Pt on the upper surface (Ag surface) of the reflective electrode 19 for three periods with an electron beam evaporation apparatus (EB apparatus). . Further, after depositing Ti with a thickness of 10 nm on the upper surface (Pt surface) of the protective layer 17, Au—Sn solder composed of Au 80% Sn 20% is deposited with a thickness of 3 ⁇ m. Form.
  • the solder layer 13 may be formed on the upper surface of the support substrate 11 prepared separately from the sapphire substrate 61 (see FIG. 4D).
  • the solder layer 13 may be made of the same material as the solder layer 15, and is bonded to the solder layer 13 in the next step, whereby the sapphire substrate 61 and the support substrate 11 are bonded together.
  • CuW is used as the support substrate 11 as described in the section of the structure.
  • step S4 corresponds to the step (d).
  • Step S5 Next, as shown in FIG. 4E, the sapphire substrate 61 and the support substrate 11 are bonded together. More specifically, the solder layer 15 and the solder layer 13 formed on the upper layer of the support substrate 11 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa. This step S5 corresponds to the step (e).
  • Step S6 the sapphire substrate 61 is peeled off. More specifically, with the sapphire substrate 61 facing up and the support substrate 11 facing down, the interface between the sapphire substrate 61 and the LED epilayer 40 is decomposed by irradiating a KrF excimer laser from the sapphire substrate 61 side. Thus, the sapphire substrate 61 is peeled off. While the sapphire 61 passes through the laser, the underlying GaN absorbs the laser, and this interface is heated to decompose GaN. As a result, the sapphire substrate 61 is peeled off.
  • GaN remaining on the wafer is removed by wet etching using hydrochloric acid or the like, or dry etching using an ICP apparatus, and the n-type semiconductor layer 35 is exposed.
  • the non-doped layer 36 is removed, and the LED layer 30 in which the p-type semiconductor layer 32, the p-type semiconductor layer 31, the light emitting layer 33, and the n-type semiconductor layer 35 are laminated in this order remains.
  • step S6 corresponds to step (f).
  • Step S7 Next, as shown in FIG. 4G, adjacent elements are separated. Specifically, the LED layer 30 is etched using the ICP apparatus until the conductive oxide film layer 38 is exposed in the boundary region with the adjacent element. Thereby, the LED layers 30 in the adjacent regions are separated from each other.
  • Step S8 Next, as shown in FIG. 4H, irregularities are formed on the surface of the n-type semiconductor layer 35. Specifically, the unevenness is formed by immersing an alkaline solution such as KOH. At this time, unevenness may not be formed at a location where the electrode 42 is formed later. By not forming irregularities at these locations, the surface of the n-type semiconductor layer 35 where the electrodes are to be formed becomes gentle. By smoothing the surface of the n-type semiconductor layer 35 at the position where the electrode is formed, an effect of preventing voids from being generated at the interface between the electrode 42 and the n-type semiconductor layer 35 particularly when wire bonding is performed after the electrode 42 is formed. Is obtained.
  • an alkaline solution such as KOH
  • Step S9 Next, as shown in FIG. 4I, an electrode 42 is formed on the upper surface of the n-type semiconductor layer 35. More specifically, after forming an electrode made of Cr having a thickness of 100 nm and Au having a thickness of 3 ⁇ m, sintering is performed at 250 ° C. for 1 minute in a nitrogen atmosphere. This step S9 corresponds to step (g).
  • Step S10 the exposed element side surface and the upper surface other than the electrode 42 to be wire-bonded are covered with an insulating layer 41. More specifically, an SiO 2 film is formed by an EB apparatus. An SiN film may be formed. Thereby, the LED element 1 shown in FIG. 1 is formed.
  • the respective elements are separated from each other by, for example, a laser dicing apparatus, the back surface of the support substrate 11 is joined to the package by, for example, Ag paste, and wire bonding is performed on some of the electrodes 42.
  • step S3 an oxide conductive translucent material is sputtered and deposited at a high output of 300 W or more.
  • the vicinity of the surface of the p-type semiconductor layer 32 can be changed into an amorphous state while depositing the conductive oxide film layer 38, and Schottky is formed at the interface between the p-type semiconductor layer 32 and the conductive oxide film layer 38.
  • a barrier layer 32A is formed (see FIG. 4J).
  • step S2 reverse sputtering is performed in which positive ions (eg, Ar + ) collide with the surface of the p-type semiconductor layer 32 in a state where the p-type semiconductor layer 32 side is at a negative potential (step (step ( 2 )). corresponding to h)).
  • positive ions eg, Ar +
  • step ( 2 ) the vicinity of the surface of the p-type semiconductor layer 32 can be changed into an amorphous state as described above.
  • a conductive oxide film layer 38 is deposited on the p-type semiconductor layer 32 as in step S3. This method also forms the Schottky barrier layer 32A at the interface between the p-type semiconductor layer 32 and the conductive oxide film layer 38.
  • step S4 is the same as that of the LED element 1, the description thereof is omitted.
  • an insulating layer 39 is formed at a predetermined position (second predetermined position) above the p-type semiconductor layer 32 (step S2A).
  • This second predetermined portion corresponds to a region on the wafer to be etched at the time of element isolation in the subsequent step S7, that is, the outer peripheral portion of the element.
  • This step S2A corresponds to step (i).
  • a conductive oxide film layer 38 is formed as in step S3.
  • the following steps are the same as those of the LED element 1.
  • step S7 is a process of etching the LED layer 30 until the insulating layer 39 is exposed instead of the conductive oxide film layer 38 (process) Corresponding to (j): see FIG. 4M).
  • the insulating layer 39 since the insulating layer 39 is formed immediately below the LED layer 30 at the location where etching is performed at the start of step S7, the insulating layer 39 also functions as an etching stopper layer. That is, the etching process can be easily stopped when the upper surface of the insulating layer 39 is exposed. Further, since the conductive oxide film layer 38 is not etched, there is no fear that the conductive material adheres to the side wall of the LED layer 30 by the etching.
  • the protective layer 17 is formed on the sapphire substrate 61 side, but may be formed on the support substrate 11 side. That is, instead of the configuration shown in FIG. 4D, the protective layer 17 formed on the support substrate 11 and the solder layer 13 formed thereon may be bonded to the sapphire substrate 61 in step S8.
  • the solder layer is formed on both the sapphire substrate 61 and the support substrate 11 (solder layers 13 and 15). After forming the solder layer on only one of the substrates, the two substrates are bonded together. It doesn't matter.
  • FIGS. 1, 3A to 3D, and the manufacturing method shown in FIGS. 4A to 4M and 5 are examples of preferred embodiments, and all of these configurations and processes are provided. It doesn't mean you have to.
  • the solder layer 13 and the solder layer 15 are formed so as to efficiently bond two substrates, and if the bonding of the two substrates can be realized, the LED element 1 (1A, 1B, 1C). ) Is not always necessary to realize the function.
  • the reflective electrode 19 is preferably provided in the sense of further improving the extraction efficiency of light emitted from the light emitting layer 33, but is not necessarily provided. The same applies to the surface irregularities of the protective layer 17 and the n-type semiconductor layer 35.
  • LED element of the present invention 11: Support substrate 13: Solder layer 15: Solder layer 17: Protective layer 19: Reflective electrode 20: Conductive layer 30: LED layer 31: (Low concentration) p-type semiconductor Layer 32: (High concentration) p-type semiconductor layer ⁇ contact layer> 32A: Schottky barrier layer 33: light emitting layer 35: n-type semiconductor layer 36: non-doped layer 38: conductive oxide film layer 39: insulating layer 40: LED epi layer 41: insulating layer 42: electrode 61: sapphire substrate

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Abstract

　発光層内を流れる電流の水平方向への広がりを確保して高い発光効率を実現しつつ、製造時に層界面での亀裂や剥がれの発生を防ぐＬＥＤ素子を実現する。支持基板１１の上層に形成された導電層２０、導電層２０の上層に形成された、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成されている導電性酸化膜層３８、導電層２０の一部上面及び導電性酸化膜層３８の一部上面に底面を接触して形成された、ｐ型半導体で構成される第１半導体層３２、第１半導体層３２の上層に形成され第１半導体層３２よりも低濃度のｐ型半導体で構成される第２半導体層３１、第２半導体層３１の上層に形成された発光層３３、発光層３３の上層に形成されたｎ型半導体で構成される第３半導体層３５、及び導電性酸化膜層３８と鉛直方向に対向する位置に第３半導体層３５の一部上面に底面を接触して形成された電極４２を有する。

Description

ＬＥＤ素子及びその製造方法
　本発明はＬＥＤ素子及びその製造方法に関し、特に窒化物半導体で構成された縦型ＬＥＤ素子及びその製造方法に関する。
　従来、窒化物半導体を用いたＬＥＤにおいては、主としてＧａＮが利用されている。この場合、格子整合の観点からサファイア基板上にエピタキシャル成長させて欠陥の少ないＧａＮ膜を形成することで、窒化物半導体からなるＬＥＤ素子を形成していた。ここで、サファイア基板は絶縁材であることから、ＧａＮ系ＬＥＤへの給電には、ｐ層の一部を削ってｎ層を露出させ、ｐ層及びｎ層の各層に給電用電極を形成していた。このように給電用の電極が同じ向きに配置されている構造のＬＥＤを横型構造と呼び、例えば下記特許文献１にこのような技術が開示されている。
　一方で、ＬＥＤ素子の発光効率の改善や光取り出しの効率化を目的として、ｐ層とｎ層を表裏面に配置して給電する、いわゆる縦型構造のＬＥＤの開発が進められている。この縦型構造のＬＥＤを製造する際には、サファイア基板上に下から順にｎ層、ｐ層を配置し、当該ｐ層側にシリコン（Ｓｉ）や銅タングステン（ＣｕＷ）からなる支持基板を接合した後、サファイア基板が除去される。この場合、素子表面はｎ層側となり、このｎ層に給電用電極としてボンディング電極を設け、このボンディング電極に給電線であるワイヤを繋ぐ（ワイヤボンディング）ことで電力供給を行っている。例えば下記特許文献２にはこのような技術が開示されている。
　また、この特許文献２には、発光効率を高める目的で、ｐ層側の電極上層に、ボンディング電極に対して下方に対向する位置に絶縁層を設ける構成が開示されている。
　絶縁層が形成されていない場合、ｐ層側の電極とボンディング電極（これはｎ層側の電極でもある）の間に電圧が印加されると、ｐ層側の電極（以下、「ｐ側電極」と呼ぶ。）からボンディング電極（以下、「ｎ側電極」と呼ぶ。）にほぼ最短距離で向かう鉛直方向の電流経路が形成される。これらの両電極間に発光層を含む半導体層が形成されているため、発光層内においてもこれら両電極に挟まれた箇所に集中して電流が流れてしまう。この結果、水平方向に関し発光層内の広い範囲に電流が流れず、発光領域が限定的になり、ＬＥＤ素子から取り出される光量は極めて少ないものとなってしまう。
　特許文献２に開示されているように、鉛直方向に関してｎ側電極に対向する位置に係るｐ側電極の上層に絶縁層を設けることで、半導体層と接するｐ側電極の位置とｎ側電極とが、発光層を含む半導体層を介して鉛直方向に対向する位置関係に配置されるという状況が回避される。このとき、両電極間に電圧が印加された場合に、発光層内において水平方向に一定の広がりを有した電流経路を介して、ｐ側電極からｎ側電極に向かって電流が流れる。これにより、発光層内を電流が流れる領域が水平方向に広がり、ＬＥＤ素子の発光効率が高まる。
特許第２９７６９５１号明細書 特許第４２０７７８１号明細書
　しかしながら、本発明者の鋭意研究により、発光層内の水平方向に広い領域に電流が流れるように、電極の対向位置に絶縁層を形成してＬＥＤ素子を製造すると、絶縁層とｐ側電極の界面で亀裂や剥がれが生じる可能性があることが分かった。
　前述の絶縁物としては一般的にＳｉＯ２が用いられるが、ＳｉＯ２の熱膨張係数は５×１０－７／Ｋ程度の低い値を示す。一方、ｐ側電極としては一般的にＡｇが用いられるが、Ａｇの熱膨張係数は２×１０－５／Ｋ程度であり、両者には４０倍程度の乖離がある。
　ところで、ｐ層側に支持基板を接合する際には、素子に対して高い温度が与えられる。このとき、熱膨張係数の高いｐ側電極（Ａｇ）と、このｐ側電極に接する熱膨張係数の低い絶縁層（ＳｉＯ２）とでは、膨張の度合いに大きな差がある。従って、加熱工程が終了し、素子が冷却されると、ｐ側電極の圧縮応力と絶縁層の圧縮応力の差に起因して、この界面で亀裂や剥がれが生じ得る。この亀裂や剥がれが生じてしまうと、そもそもＬＥＤ素子自体が正常に動作しなくなるため、発光層内を流れる電流の水平方向への広がりを持たせて発光効率を高めるという絶縁層形成の本来の目的が果たせない。
　一方、このＳｉＯ２の成膜を行わない構成とすれば、上記のような界面での亀裂や膜剥がれといった問題は解消するが、発光層内の限定的な箇所に電流が流れるために発光箇所が限定的となり、ＬＥＤ素子から取り出される光量は極めて少ないものとなってしまう。
　本発明は、上記の課題に鑑み、発光層内を流れる電流の水平方向への広がりを確保して高い発光効率を実現しつつ、製造時に層界面での亀裂や剥がれといった事態を招くことのないＬＥＤ素子及びその製造方法を提供することを目的とする。
　本発明のＬＥＤ素子は、窒化物半導体を含むＬＥＤ素子であって、
　導電体又は半導体で構成された支持基板と、
　前記支持基板の上層に形成された導電層と、
　前記導電層の上層に形成された導電性酸化膜層と、
　前記導電層の一部上面及び前記導電性酸化膜層の一部上面に底面を接触して形成された、ｐ型窒化物半導体で構成される第１半導体層と、
　前記第１半導体層の上層に形成され、前記第１半導体層よりも低濃度のｐ型窒化物半導体で構成される第２半導体層と、
　前記第２半導体層の上層に形成された、窒化物半導体で構成される発光層と、
　前記発光層の上層に形成された、ｎ型窒化物半導体で構成される第３半導体層と、
　前記導電性酸化膜層と鉛直方向に対向する位置に、前記第３半導体層の一部上面に底面を接触して形成された電極を有し、
　前記導電性酸化膜層が、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成されていることを特徴とする。
　上記構成によれば、ｐ型の第１半導体層に接触する部分に形成される導電性酸化膜層と、その下層に形成される導電層との熱膨張係数の差を小さくすることができる。これにより、製造プロセスにおいて加熱処理が施される場合においても、熱膨張係数の差に起因して、導電層と導電性酸化膜層の界面に亀裂や剥がれが生じるということがない。
　なお、この導電性酸化膜層は、熱膨張係数３×１０－６／Ｋ以上で８×１０－６／Ｋ以下の材料で構成されるのがより好ましい。
　また、鉛直方向に関して、ｎ型の第３半導体層の上層に形成される電極（以下、適宜「ｎ側電極」と呼ぶ。）に対向する位置において、ｐ型の第１半導体層の下層に導電性酸化膜層が形成される。導電性酸化膜層は、ＳｉＯ２などの絶縁層と比べると比抵抗が小さいものの、第１半導体層の下層に形成される導電層（例えばＡｇ、以下適宜「ｐ側導電層」と呼ぶ。）と比べると２桁程度比抵抗を大きくすることが可能である。このため、ｐ側導電層とｎ側電極の間に電圧が印加されると、ｐ型の第１半導体層に接触する箇所に形成されたｐ側導電層から発光層を介してｎ側電極に向かう電流経路に沿って電流が流れる。ｐ側導電層は、ｎ側電極と鉛直方向に対向する箇所には、その上層に導電性酸化膜層が形成されている。つまり、ｐ側導電層は、ｎ側電極と鉛直方向に対向しない位置において、第１半導体層と接触することとなる。この結果、ｐ側導電層とｎ側電極の間に電圧が印加された場合、発光層内において水平方向に一定の広がりを有した電流経路を介して電流を流すことができ、水平方向に関し発光層内を電流が流れる領域が広がってＬＥＤ素子の発光効率が高まる。
　つまり、上記構成によれば、発光層内を流れる電流の水平方向への広がりを確保しながら、製造時に層界面での亀裂や剥がれといった事態の招来を防ぐことができる。
　上記のＬＥＤ素子は、以下の工程を経て形成することが可能である。すなわち、
　サファイア基板を準備する工程（ａ）、
　前記サファイア基板の上層に、前記第３半導体層、前記発光層、前記第２半導体層、前記第１半導体層を下からこの順に形成する工程（ｂ）、
　前記第１半導体層の上層の第１所定箇所に、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成される導電性酸化膜層を形成する工程（ｃ）、
　露出している前記第１半導体層の上面及び前記導電性酸化膜層の上面を覆うように導電層を形成する工程（ｄ）、
　前記導電層の上面に、直接又は別の導電層を介して導電体又は半導体で構成された支持基板の底面を貼り合せる工程（ｅ）、
　前記支持基板を底面、前記サファイア基板を上面に位置させた状態で、上方からレーザを照射して前記サファイア基板を剥離して前記第３半導体層の上面を露出させる工程（ｆ）、
　及び、前記第１所定箇所の上方位置における前記第３半導体層の上層に電極を形成する工程（ｇ）である。
　なお、導電層の最上層、すなわち、第１半導体層と接触する箇所に形成される層を反射電極とするのが好適である。反射電極は、例えばＡｇ、Ａｇ系の金属（ＮｉとＡｇの合金）、Ａｌなどを利用することができる。発光層から下方（支持基板側）に放射された光を上方へ再反射させることで、光の取り出し効率を高めることができる。
　このとき、導電性酸化膜層としては透明電極とするのが好適である。透明電極は、例えばＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、Ｉｎ２Ｏ３、ＳｎＯ２などを利用することができる。導電性酸化膜層を透明電極とすることで、発光層から下方に放射された光を、導電性酸化膜層内で大きく減衰させることなく下層の反射電極まで到達させることができ、更にこの反射電極からの反射光を高効率で上方へと導くことができる。加えて、導電性酸化膜層で構成されているため、絶縁層と比べ熱伝導率が良く、ＬＥＤ動作時に発生する熱を逃がす能力に優れており、長寿命化にも適している。
　上記構成のＬＥＤ素子は、
　前記工程（ｃ）を、前記導電性酸化膜層としての透明電極を形成する工程とし、
　前記工程（ｄ）を、前記第１半導体層の上面及び前記導電性酸化膜層の上面を覆うように反射電極を形成する工程と、前記反射電極の上層に保護層を形成する工程と、前記保護層の上層にハンダ層を形成する工程を有して、前記反射電極、前記保護層、及び前記ハンダ層を含む前記導電層を形成する工程とすることで実現できる。
　また、本発明のＬＥＤ素子は、上記の特徴に加えて、前記導電性酸化膜層と前記第１半導体層の界面にショットキーバリア層が形成されていることを別の特徴とする。
　このような構成としたとき、導電層（ｐ側導電層）と第１半導体層が接触する箇所における抵抗値に比べて、導電性酸化膜層と第１半導体層が接触する箇所における抵抗値を更に大きくすることができる。これにより、ｐ側導電層とｎ側電極の間に電圧が印加された場合、導電性酸化膜層からｎ側電極へと鉛直上方に向かう電流の量を更に減らすことができる。つまり、ｎ側電極と鉛直方向に対向しない位置のｐ側導電層から、発光層を介してｎ側電極に向かって大部分の電流を流すことができるので、発光層内を流れる電流を水平方向に更に広げることができ、発光効率が更に高められる。
　特に、高濃度ｐ型の第１半導体層と、この層に接触する層（導電層又は導電性酸化膜層）の間の抵抗値が、電圧印加時に発光層内を流れる電流の経路を大きく左右する。上記の構成とした場合、導電性酸化膜層と第１半導体層の接触領域に係る抵抗値を、導電層と第１半導体層の接触領域に係る抵抗値よりも著しく大きくすることが可能となる。
　このショットキーバリア層は、例えば厚みを３～５ｎｍ程度と極めて薄く形成することでも上記の効果が得られる。この厚みは、高濃度ｐ型の第１半導体層の層厚とほぼ同等の厚みとしても構わない。
　上記構成のＬＥＤ素子は、前記工程（ｃ）を、前記導電性酸化膜層を形成する材料をスパッタリングする工程とし、当該スパッタリング工程によって前記第１半導体層と前記導電性酸化膜層の界面にショットキーバリア層を形成することで実現できる。つまり、この方法によれば、導電性酸化膜層の形成に並行して第１半導体層の表面にショットキーバリア層を形成することができる。
　なお、ショットキーバリア層は、第１半導体層と導電性酸化膜層の界面に形成されていれば、発光層内を流れる電流を水平方向に広げる効果が得られる。このため、工程（ｃ）においては、スパッタリング工程の開始当初のみ高エネルギーにてターゲットにイオンを衝突させ、その後は印加エネルギーを当初より低下させた状態で引き続きターゲットにイオンを衝突させる態様としても構わない。
　また、ショットキーバリア層を有するＬＥＤ素子を製造するに際しては、前記工程（ｂ）の後、前記導電性酸化膜層を形成する予定の前記第１所定箇所に係る前記第１半導体層の表面を逆スパッタ処理してショットキーバリア層を形成する工程（ｈ）を行った後に、前記工程（ｃ）を行うことでも実現できる。
　また、本発明のＬＥＤ素子は、上記の特徴に加えて、
　前記支持基板及び前記導電層は、前記第１半導体層、前記第２半導体層、前記発光層、前記第３半導体層を含むＬＥＤ層よりも水平方向に広がりを有して形成され、
　前記ＬＥＤ層よりも水平方向に突出した位置において、前記導電性酸化膜層又は前記導電層の上面に底面を接触して形成された絶縁層を有していることを別の特徴とする。
　ウェハ上に形成されるＬＥＤ素子は、例えば上述した工程（ｇ）の後に、素子分離工程を経て隣接ＬＥＤ素子と電気的に分離される。具体的には、前記ＬＥＤ層の端部をエッチングすることで、隣接素子と分離される。
　このとき、上述したように、第１半導体層の下層に導電性酸化膜層が形成されていると、本来であれば導電性酸化膜層の上面が露出した時点でエッチングを終了すればよいが、実際にはそれが困難であるため、導電性酸化膜層も一部エッチングされてしまう。このとき、エッチングされた導電性酸化膜層の材料の一部が、ＬＥＤ層の側面に付着し、リーク電流の発生などの原因になる可能性がある。
　そこで、ｎ側電極の鉛直下方の位置には、上記と同様に第１半導体層の下層に導電性酸化膜層を形成する一方、ｎ側電極よりも外周領域に係る位置には、第１半導体層の下層に絶縁層を形成しておく。この状態で、素子分離工程の際に、ＬＥＤ層の端部がエッチングされると、エッチング対象となるＬＥＤ層の下層には絶縁層が形成されているため、材料の一部がＬＥＤ層の側面に付着しても上述したようなリーク電流が生じるおそれはない。また、絶縁層はエッチングストッパーとしても機能させることができるので、絶縁層の上面が露出した時点で容易にエッチングを終了させることができる。
　なお、絶縁層は、底面が導電性酸化膜層の上面に接触するように形成されても構わないし、導電層の上面に接触するように形成されても構わない。
　上記構成のＬＥＤ素子は、前記工程（ｂ）の後、前記工程（ｃ）の前に、前記第１半導体層の上層の端部に係る第２所定箇所に絶縁層を形成する工程（ｉ）を実行し、前記工程（ｆ）の後、前記工程（ｇ）の前に、前記第２所定箇所の上方に形成された前記第３半導体層、前記発光層、前記第２半導体層、及び前記第１半導体層をエッチングして前記絶縁層の上面を露出する工程（ｊ）を実行することで実現できる。
　本発明によれば、発光層内を流れる電流の水平方向への広がりを確保しながら、製造時に層界面での亀裂や剥がれといった事態の招来を防ぐことのできるＬＥＤ素子が実現できる。
ＬＥＤ素子の概略断面図である。 材料を異ならせてＬＥＤ素子を製造した場合の、膜剥がれの有無を示す表である。 材料を異ならせてＬＥＤ素子を製造した場合の、ＬＥＤ素子が並ぶウェハの上面写真である。 ＬＥＤ素子の別の概略断面図である。 ＬＥＤ素子の別の概略断面図である。 ＬＥＤ素子の別の概略断面図である。 ＬＥＤ素子の別の概略断面図である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の製造方法を示すフローチャートである。
　本発明のＬＥＤ素子及びその製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。
　［構造］
　本発明のＬＥＤ素子１の構造につき、図１を参照して説明する。図１はＬＥＤ素子１の概略断面図である。
　ＬＥＤ素子１は、支持基板１１、導電層２０、導電性酸化膜層３８、ＬＥＤ層３０及び電極４２を含んで構成される。ＬＥＤ層３０は、高濃度のｐ型半導体層３２（「第１半導体層」に対応）、ｐ型半導体層３２よりも低濃度のｐ型半導体層３１（「第２半導体層」に対応）、発光層３３、及びｎ型半導体層３５（「第３半導体層」に対応）が下からこの順に積層されて形成されている。
　　（支持基板１１）
　支持基板１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。
　　（導電層２０）
　支持基板１１の上層には、多層構造からなる導電層２０が形成されている。この導電層２０は、本実施形態では、ハンダ層１３、ハンダ層１５、保護層１７及び反射電極１９を含む。
　ハンダ層１３及びハンダ層１５は、例えばＡｕ－Ｓｎ、Ａｕ－Ｉｎ、Ａｕ－Ｃｕ－Ｓｎ、Ｃｕ－Ｓｎ、Ｐｄ－Ｓｎ、Ｓｎなどで構成される。後述するように、これらのハンダ層１３とハンダ層１５は、支持基板１１上に形成されたハンダ層１３と、別の基板上に形成されたハンダ層１５を対向させた後に、両者を貼り合せることで形成されたものである。
　保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏなどで構成される。後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が後述する反射電極１９側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。
　反射電極１９は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本素子１は、ＬＥＤ層３０の発光層３３から放射された光を、図１の上方向に取り出すことを想定しており、反射電極１９は、発光層３３から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。
　なお、導電層２０は、一部においてＬＥＤ層３０、より詳細には高濃度のｐ型半導体層３２と接触しており、支持基板１１と電極４２の間に電圧が印加されると、支持基板１１、導電層２０、ＬＥＤ層３０を介して電極４２へと流れる電流経路が形成される。
　　（導電性酸化膜層３８）
　導電性酸化膜層３８は、例えばＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）などの酸化物導電性材料で構成される。この導電性酸化膜層３８は、上面がｐ型半導体層３２の底面と接触している。この導電性酸化膜層３８の機能については後述される。なお、この導電性酸化膜層３８としては、透光性の酸化物導電性材料を用いるのがより好ましい。
　　（ＬＥＤ層３０）
　上述したように、ＬＥＤ層３０は、高濃度のｐ型半導体層３２、低濃度のｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が下からこの順に積層されて形成される。
　ｐ型半導体層３２は、例えばＧａＮで構成される。また、ｐ型半導体層３１は、例えばＡｌｍＧａ１－ｍＮ（０≦ｍ＜１）で構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。
　発光層３３は、例えばＧａＩｎＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はノンドープでもｐ型又はｎ型にドープされていても構わない。
　ｎ型半導体層３５は、例えばＡｌｎＧａ１－ｎＮ（０≦ｎ＜１）で構成される層（電子供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。
　ｎ型半導体層３５は、上面に凹凸が形成されている。これは発光層３３から上方に向けて放射された光（及び反射電極１９から上向きに放射される反射光）が、ｎ型半導体層３５の表面で下向きに反射される光量を減らして、素子外への取り出し光量を高めることを目的としたものである。
　　（電極４２、絶縁層４１）
　電極４２はｎ型半導体層３５の上層に形成され、例えばＣｒ－Ａｕで構成されるｎ型電極で構成される。特に、ＬＥＤ素子１においては、導電性酸化膜層３８と鉛直方向に対向する位置に係るｎ型半導体層３５の上層に電極４２が形成されている。
　電極４２のうち、端部に形成されている電極については、例えばＡｕ、Ｃｕなどで構成されるワイヤが連絡されており（不図示）、このワイヤの他方は、ＬＥＤ素子１が配置されている基板の給電パターンなどに接続される（不図示）。
　絶縁層４１は、例えばＳｉＯ２、ＳｉＮ、Ｚｒ２Ｏ３、ＡｌＮ、Ａｌ２Ｏ３などで構成され、ＬＥＤ層３０の上面や側面、及びワイヤが連絡されていない電極４２の周辺に積層されている。絶縁層４１は、ＬＥＤ層３０や電極４２の表面の保護膜として機能する。
　［導電性酸化膜層３８の機能］
　次に、ＬＥＤ素子１が備える導電性酸化膜層３８の機能について説明する。導電性酸化膜層３８は、プロセス時において膜剥がれの問題を生じさせずにＬＥＤ層３０の発光領域を拡大する目的で設けられている。
　まず、導電性酸化膜層３８が形成されない場合を想定する。このとき、電極４２と鉛直方向に対向する位置において、ｐ型半導体層３２と反射電極１９が接触する。この構成の下で、反射電極１９と電極４２の間に電圧が印加されると、背景技術の項で説明したように、反射電極１９から電極４２にほぼ最短距離で向かう電流経路が形成されてしまう。この結果、ＬＥＤ層３０内では電極４２に対向する領域に集中的に電流が流れ、当該領域内の発光層３３が集中的に発光し、他の箇所の発光層３３の発光は弱くなってしまう。従って、発光層３３は鉛直方向に関して反射電極１９と電極４２に挟まれた領域内で限定的に発光し、ＬＥＤ素子から取り出される光量が極めて少ないものとなってしまう。
　これに対し、図１に示すように、ＬＥＤ素子１は、鉛直方向に関して電極４２に対向する位置において、ｐ型半導体層３２の下層に導電性酸化膜層３８が形成されている。導電性酸化膜層３８は、ＳｉＯ２等の絶縁層と比べると比抵抗が小さいものの、Ａｇなどで構成される反射電極１９と比べると２桁程度比抵抗を大きくすることができる。反射電極１９は、電極４２と鉛直方向に対向しない位置においてｐ型半導体層３２と接触する一方、電極４２と鉛直方向に対向する位置では導電性酸化膜層３８に接触し、ｐ型半導体層３２とは接触していない。
　よって、反射電極１９と電極４２の間に電圧が印加されると、電極４２の直下には位置しない、ｐ型半導体層３２と接触する箇所における反射電極１９から、発光層３３を介して電極４２に向かう電流経路に沿って電流が流れる。よって、発光層３３内において水平方向に一定の広がりを有した電流経路を介して電流を流すことができる。これにより、水平方向に関し発光層３３内を電流が流れる領域が広がるため、ＬＥＤ素子１は高い発光効率が実現される。
　次に、膜剥がれの防止効果について、図２Ａ及び図２Ｂを参照して説明する。図２Ａは、図１に示す導電性酸化膜層３８の箇所に成膜する材料を異ならせてＬＥＤ素子を製造した場合における膜剥がれの有無を示す表であり、図２Ｂはそれぞれの材料を用いた場合の素子分離前のウェハの上面写真である。なお、図２Ｂの写真は、ＳＡＴ（Scanning Acoustic Tomograph：超音波映像装置）にて撮影されたものである。
　なお、図２Ａに示す表は、上から熱膨張係数の高い順に材料を並べている。
　導電性酸化膜層３８としてＩｎ２Ｏ３を用いてＬＥＤ素子１を製造したものを実施例１とした。また、同様に、導電性酸化膜層３８としてＳｎＯ２を用いてＬＥＤ素子１を製造したものを実施例２とし、ＩＴＯを用いてＬＥＤ素子１を製造したものを実施例３とした。
　一方、図１に示す導電性酸化膜層３８の箇所にＳｉＯ２を形成してＬＥＤ素子１を製造したものを、比較例１とした。この比較例１は、発光層３３内の水平方向に広い領域に電流が流れるように、電極４２の対向位置に絶縁層を形成する従来構成のＬＥＤ素子を想定したものである。
　また、図１に示す導電性酸化膜層３８の箇所に反射電極１９と同種のＡｇを形成した構成を、参考例１とした。この参考例１は、発光層３３内の水平方向に広い領域に電流を流すための処置を行なっていない、従来構成のＬＥＤ素子を想定したものである。
　また、図１に示す導電性酸化膜層３８の箇所にＳｉを形成した構成を、参考例２とした。この参考例２は、ＩＴＯよりも低く、ＳｉＯ２よりも高い熱膨張係数を示す材料を同箇所に形成することで、反射電極３８との界面での亀裂や剥がれの有無と熱膨張係数の関係を調べるために形成されたＬＥＤ素子である。
　図２Ｂでは、ＩＴＯ（実施例３）、ＳｉＯ２（比較例１）、Ａｇ（参考例１）、Ｓｉ（参考例２）の４つのパターンにつき、写真を掲載している。図２Ｂによれば、比較例１の写真には回路パターンなどの内部構造が映し出されており、内部に空洞が形成されていることが示唆される。これに対し、参考例１、参考例２、及び実施例３の写真は、いずれも比較例１のような映り込みが見られず、内部に空洞が形成されていないことが分かる。
　つまり、比較例１の場合には、界面での亀裂や膜剥がれが生じているのに対し、参考例１、参考例２、及び実施例３の場合には、界面での亀裂や膜剥がれが生じていない。なお、図２Ｂには掲載していないが、実施例１や実施例２においても、実施例３と同様の写真が得られており、これらの場合にも膜剥がれが生じていないことが分かる。
　上述したように、参考例１は、発光層３３内の水平方向に広い領域に電流を流すための処置を行なっていない、従来構成のＬＥＤ素子を想定している。これに対し、比較例１は、図１に示す導電性酸化膜層３８の箇所にＳｉＯ２を成膜することで前記の処置を施した従来構成のＬＥＤ素子を想定している。参考例１では亀裂や膜剥がれが確認できていないのに対し、比較例１では亀裂や膜剥がれが確認されている。これにより、図１に示す導電性酸化膜層３８の箇所に成膜したＳｉＯ２が、亀裂や膜剥がれの原因であることが分かる。ＳｉＯ２は半導体層と密着性が高いので、上面のｐ型半導体層３２との界面ではなく、下層の反射電極１９（Ａｇ）との界面で亀裂や膜剥がれが生じていることが示唆される。
　導電性酸化膜層３８の箇所にＳｉを成膜した参考例２では、亀裂や膜剥がれが確認されていない。また、実施例１～３のいずれにおいても、亀裂や膜剥がれが確認されていない。
　ここで、反射電極１９を構成するＡｇとＳｉＯ２とでは、熱膨張係数がほぼ５０倍近く異なっている。このため、製造時に素子が加熱された際、反射電極１９は大きく熱膨張する一方、ＳｉＯ２は反射電極１９に比べてあまり膨張しない。このため、加熱処理後に素子が冷却されると、熱膨張していた反射電極１９が大きく収縮する一方、ＳｉＯ２は反射電極１９に比べてほとんど収縮しないので、これらの界面で応力が発生して亀裂や剥がれが生じることが考えられる。つまり、反射電極１９の上層に、この反射電極１９を構成する材料（ここではＡｇ）との熱膨張係数の差が大きい材料が形成された場合に、界面での亀裂や剥がれといった問題が生じることが分かる。
　以上を踏まえると、導電性酸化膜層３８は、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成されるのが好ましく、３×１０－６／Ｋ以上で８×１０－６／Ｋ以下の材料で構成されるのがより好ましい。更に、透光性を有し、比抵抗の比較的大きな導電性酸化膜材料で構成されるのがより好ましく、この例としては、上述したＩＴＯ、ＩＺＯ、Ｉｎ２Ｏ３、ＳｎＯ２などが挙げられる。
　［別構成］
　以下、ＬＥＤ素子１の別構成につき、説明する。
　　（別構成１）
　図３Ａは本素子の別の概略断面図である。図１に示すＬＥＤ素子１と比較して、図３Ａに示すＬＥＤ素子１Ａは、導電性酸化膜層３８とｐ型半導体層３２の界面にショットキーバリア層３２Ａが形成されている点が異なる。
　このショットキーバリア層３２Ａは、高抵抗な領域を形成しており、その厚みは極めて薄い。ｐ型半導体層３２と導電性酸化膜層３８の界面にこのようなショットキーバリア層３２Ａが形成されることで、電極４２の鉛直下方位置における反射電極１９とｐ型半導体層３２の間の抵抗値を更に上昇させることができる。よって、電極４２の鉛直下方の位置に当たらない、つまり、反射電極１９とｐ型半導体層３２が接触している箇所における両者間の抵抗値は、電極４２の鉛直下方位置における両者間の抵抗値より極めて小さくなる。
　この結果、反射電極１９と電極４２の間に電圧が印加されると、電極４２に鉛直方向に対向する位置の反射電極１９から電極４２に対して鉛直上方に向かう電流量は更に少なくなり、電極４２と鉛直方向に対向しない位置の反射電極１９から電極４２に向かって大部分の電流を流すことができる。よって、発光層３３内の水平方向の電流広がりが更に実現され、発光効率が更に高められる。
　　（別構成２）
　図３Ｂは本素子の別の概略断面図である。図１に示すＬＥＤ素子１と比較して、図３Ｂに示すＬＥＤ素子１Ｂは、絶縁層４１の下層に絶縁層３９が設けられている。
　絶縁層４１は、ＬＥＤ層３０の上面及び側面に形成されて、ＬＥＤ層３０の保護膜として機能している。この絶縁層４１は、後述するように、隣接するＬＥＤ素子と分離するためにＬＥＤ層３０をエッチングした後に、成膜される。
　このとき、図１に示すＬＥＤ素子１のように、ｐ型半導体層３２の下層に導電性酸化膜層３８が形成されている場合、素子分離を行うためには、本来導電性酸化膜層３８の上面が露出した時点でエッチングを終了すればよいが、実際にはそれが困難であるため、導電性酸化膜層３８も一部エッチングされてしまう。このとき、エッチングされた導電性酸化膜層３８の材料の一部が、ＬＥＤ層３０の側面に付着し、リーク電流などの原因になる可能性がある。このような現象が生じると、耐圧が低下し、電気的特性が悪化するなどの不具合を招く。
　これに対し、図３Ｂに示すＬＥＤ素子１Ｂの構成としたことで、素子分離工程の際に、ＬＥＤ層３０の端部がエッチングされると、エッチング対象となるＬＥＤ層３０の下層には絶縁層３９が形成されているため、材料の一部がＬＥＤ層３０の側面に付着しても上述したようなリーク電流が生じるおそれがなくなる。
　なお、図３Ｂに示すＬＥＤ素子１Ｂでは、絶縁層３９が導電性酸化膜層３８の上面に形成される構成としているが、導電層２０の上面に形成されていても構わない（図３Ｃ参照）。
　また、図３Ｄに示すＬＥＤ素子１Ｃのように、ショットキーバリア層３２Ａを更に備える構成としても構わない（図３Ｄ参照）
　［ＬＥＤ素子１の製造方法］
　次に、本発明のＬＥＤ素子１の製造方法につき、図４Ａ～図４Ｍに示す工程断面図、及び図５に示すフローチャートを参照して説明する。また、以下の説明に示すステップ番号は、図５のフローチャートのステップ番号に対応している。なお、ＬＥＤ素子１Ａ及び１Ｂの製造方法については後述する。
　また、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない
　（ステップＳ１）
　図４Ａに示すように、サファイア基板６１上にＬＥＤエピ層４０を形成する。このステップＳ１は工程（ａ）及び工程（ｂ）に対応しており、例えば以下の手順により行われる。
　　〈サファイア基板６１の準備〉
　まず、ｃ面サファイア基板６１のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板６１を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。このサファイア基板６１を準備する工程が工程（ａ）に対応する。
　　〈ノンドープ層３６の形成〉
　次に、ｃ面サファイア基板６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がノンドープ層３６に対応する。
　ノンドープ層３６のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、ｃ面サファイア基板の表面６１に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。
　次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、第１バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。
　　〈ｎ型半導体層３５の形成〉
　次に、ノンドープ層３６の上層にＡｌｎＧａ１－ｎＮ（０≦ｎ＜１）の組成からなる電子供給層を形成し、更にその上層にｎ型ＧａＮよりなる保護層を形成する。これら電子供給層及び保護層がｎ型半導体層３５に対応する。
　ｎ型半導体層３５のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に３０分間供給する。これにより、Ａｌ０．０６Ｇａ０．９４Ｎの組成を有し、Ｓｉ濃度が１×１０１９／ｃｍ３で厚みが１．７μｍの電子供給層をノンドープ層３６の上層に形成する。
　その後、トリメチルアルミニウムの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、電子供給層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を形成する。
　なお、ｎ型半導体層３５に含まれるｎ型不純物としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）、セレン（Ｓｅ）、錫（Ｓｎ）及びテルル（Ｔｅ）などを用いることができる。これらの中では、特にシリコン（Ｓｉ）が好ましい。
　　〈発光層３３の形成〉
　次に、ｎ型半導体層３５の上層にＧａＩｎＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層３３を形成する。
　発光層３３のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１．６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＧａＩｎＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層３３が、ｎ型半導体層３５の表面に形成される。
　　〈ｐ型半導体層３１、ｐ型半導体層３２の形成〉
　次に、発光層３３の上層に、ＡｌｍＧａ１－ｍＮ（０≦ｍ＜１）で構成されるｐ型半導体層３１を形成し、更にその上層に高濃度のｐ型半導体層３２を形成する。ｐ型半導体層３２はコンタクト層に対応する。
　ｐ型半導体層３１及びｐ型半導体層３２の、より具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が２０μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルを処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ０．３Ｇａ０．７Ｎの組成を有する正孔供給層を形成する。その後、トリメチルアルミニウムの流量を９μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ０．１３Ｇａ０．８７Ｎの組成を有する正孔供給層を形成する。これらの正孔供給層によりｐ型半導体層３１が形成される。
　更にその後、トリメチルアルミニウムの供給を停止すると共に、ビスシクロペンタジエニルの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給する。これにより、厚みが５ｎｍのｐ型ＧａＮよりなるｐ型半導体層３２が形成される。
　なお、ｐ型不純物としては、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを用いることができる。
　このようにしてサファイア基板６１上に、ノンドープ層３６、ｎ型半導体層３５、発光層３３、ｐ型半導体層３１、及び（高濃度）ｐ型半導体層３２からなるＬＥＤエピ層４０が形成される。
　（ステップＳ２）
　次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。
　（ステップＳ３）
　次に、図４Ｂに示すように、ｐ型半導体層３２の上層の所定箇所（第１所定箇所）に導電性酸化膜層３８を形成する。より具体的には、導電性酸化膜層３８の非形成領域に係るｐ型半導体層３２の上層をマスクしておき、ＩＴＯ、ＩＺＯなどの酸化物導電性透光性材料をスパッタリング法によって２００ｎｍ成膜する。
　ここで成膜される酸化物導電性透光性材料としては、熱膨張係数が１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料であるものを利用する。より好ましくは、熱膨張係数が３×１０－６／Ｋ以上で８×１０－６／Ｋ以下の材料であるものを利用する。
　このステップＳ３は工程（ｃ）に対応する。
　（ステップＳ４）
　図４Ｃに示すように、ｐ型半導体層３２及び導電性酸化膜層３８の上面を覆うように、導電層２０を形成する。ここでは、反射電極１９、保護層１７、及びハンダ層１５を含む多層構造の導電層２０を形成する。
　導電層２０のより具体的な形成方法は例えば以下の通りである。まず、スパッタ装置にてｐ型半導体層３２及び導電性酸化膜層３８の上面を覆うように、膜厚０．７ｎｍのＮｉ及び膜厚１２０ｎｍのＡｇを全面に成膜して、反射電極１９を形成する。次に、ＲＴＡ装置を用いてドライエアー雰囲気中で４００℃、２分間のコンタクトアニールを行う。
　次に、電子線蒸着装置（ＥＢ装置）にて反射電極１９の上面（Ａｇ表面）に、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、保護層１７を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ－Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層１５を形成する。
　なお、このハンダ層１５の形成ステップにおいて、サファイア基板６１とは別に準備された支持基板１１の上面にもハンダ層１３を形成するものとして構わない（図４Ｄ参照）。このハンダ層１３は、ハンダ層１５と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層１３と接合されることで、サファイア基板６１と支持基板１１が貼り合せられる。なお、この支持基板１１としては、構造の項で前述したように、例えばＣｕＷが用いられる。
　なお、このステップＳ４は工程（ｄ）に対応している。
　（ステップＳ５）
　次に、図４Ｅに示すように、サファイア基板６１と支持基板１１とを貼り合せる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１５と支持基板１１の上層に形成されたハンダ層１３とを貼り合せる。なお、このステップＳ５は工程（ｅ）に対応している。
　（ステップＳ６）
　次に、図４Ｆに示すように、サファイア基板６１を剥離する。より具体的には、サファイア基板６１を上に、支持基板１１を下に向けた状態で、サファイア基板６１側からＫｒＦエキシマレーザを照射して、サファイア基板６１とＬＥＤエピ層４０の界面を分解させることでサファイア基板６１の剥離を行う。サファイア６１はレーザが通過する一方、その下層のＧａＮはレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによってサファイア基板６１が剥離される。
　その後、ウェハ上に残存しているＧａＮを、塩酸などを用いたウェットエッチング、ＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ９においてノンドープ層３６が除去されて、ｐ型半導体層３２、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５がこの順に積層されてなるＬＥＤ層３０が残存する。
　なお、このステップＳ６は工程（ｆ）に対応している。
　（ステップＳ７）
　次に、図４Ｇに示すように隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて導電性酸化膜層３８が露出するまでＬＥＤ層３０をエッチングする。これにより、隣接領域のＬＥＤ層３０同士が分離される。
　（ステップＳ８）
　次に、図４Ｈに示すようにｎ型半導体層３５の表面に凹凸を形成する。具体的には、ＫＯＨ等のアルカリ溶液を浸すことで凹凸形成を行う。このとき、後に電極４２を形成する箇所に対しては、凹凸を形成しないものとしても構わない。これらの箇所に凹凸を形成しないことで、電極を形成する箇所のｎ型半導体層３５の表面がなだらかとなる。電極形成箇所のｎ型半導体層３５の表面をなだらかにすることで、特に電極４２の形成後、ワイヤボンディングを行う際に電極４２とｎ型半導体層３５の界面にボイドが発生するのを防ぐ効果が得られる。
　（ステップＳ９）
　次に、図４Ｉに示すように、ｎ型半導体層３５の上面に電極４２を形成する。より具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる電極を形成後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。なお、このステップＳ９は工程（ｇ）に対応している。
　（ステップＳ１０）
　次に、露出されている素子側面、及びワイヤボンディングを行う予定の電極４２以外の上面を絶縁層４１で覆う。より具体的には、ＥＢ装置にてＳｉＯ２膜を形成する。なおＳｉＮ膜を形成しても構わない。これにより、図１に示されるＬＥＤ素子１が形成される。
　その後の工程としては、各素子同士を例えばレーザダイシング装置によって分離し、支持基板１１の裏面を例えばＡｇペーストにてパッケージと接合して一部の電極４２に対してワイヤボンディングを行う。
　［ＬＥＤ素子１Ａの製造方法］
　次に、図３Ａに示すＬＥＤ素子１Ａの製造方法につき説明する。
　ＬＥＤ素子１の製造方法と同様に、上述したステップＳ１～Ｓ２を行う。
　そして、ステップＳ３において、３００Ｗ以上の高出力で酸化物導電性透光性材料をスパッタリングして堆積する。これにより、導電性酸化膜層３８を堆積しながら、ｐ型半導体層３２の表面付近をアモルファス状に変化させることが可能となり、ｐ型半導体層３２と導電性酸化膜層３８の界面にショットキーバリア層３２Ａが形成される（図４Ｊ参照）。
　別の方法として、ステップＳ２の後、ｐ型半導体層３２側を負の電位とした状態で、正イオン（例えばＡｒ＋）をｐ型半導体層３２の表面に衝突させる逆スパッタを行う（工程（ｈ）に対応）。この工程により、前記と同様に、ｐ型半導体層３２の表面付近をアモルファス状に変化させることが可能となる。その後、ステップＳ３と同様に、ｐ型半導体層３２の上層に導電性酸化膜層３８を堆積させる。この方法によっても、ｐ型半導体層３２と導電性酸化膜層３８の界面にショットキーバリア層３２Ａが形成される。
　ステップＳ４以後は、ＬＥＤ素子１と同様であるため説明を割愛する。
　［ＬＥＤ素子１Ｂの製造方法］
　次に、図３Ｂに示すＬＥＤ素子１Ｂの製造方法につき説明する。
　ＬＥＤ素子１の製造方法と同様に、上述したステップＳ１～Ｓ２を行う。
　次に、図４Ｋに示すように、ｐ型半導体層３２の上層の所定箇所（第２所定箇所）に絶縁層３９を形成する（ステップＳ２Ａ）。この第２所定箇所は、後のステップＳ７において素子分離時にエッチングされる対象となるウェハ上の領域、すなわち素子の外周部に対応する。このステップＳ２Ａが工程（ｉ）に対応する。
　その後、図４Ｌに示すように、上記ステップＳ３と同様に導電性酸化膜層３８を形成する。以下のステップは、ＬＥＤ素子１と同様である。
　なお、ＬＥＤ素子１Ｂの製造時においては、ＬＥＤ素子１の場合とは異なり、ステップＳ７が、導電性酸化膜層３８ではなく絶縁層３９が露出するまでＬＥＤ層３０をエッチングする工程となる（工程（ｊ）に対応：図４Ｍ参照）。本方法によれば、ステップＳ７の開始時点で、エッチングを行う箇所におけるＬＥＤ層３０の直下には絶縁層３９が形成されているので、この絶縁層３９がエッチングストッパー層としても機能する。つまり、絶縁層３９の上面が露出した時点で、エッチング工程を容易に停止させることができる。また、導電性酸化膜層３８がエッチングされることがないため、エッチングによって導電性材料がＬＥＤ層３０の側壁に付着するというおそれもない。
　　［別実施形態］
　以下、別実施形態について説明する。
　〈１〉　上述の実施形態では、保護層１７をサファイア基板６１側に形成したが、支持基板１１側に形成しても構わない。すなわち、図４Ｄに示す構成に代えて、支持基板１１の上層に保護層１７を形成し、その上層にハンダ層１３を形成したものを、ステップＳ８においてサファイア基板６１と貼り合せても構わない。
　〈２〉　上述の実施形態では、サファイア基板６１と支持基板１１の両者にハンダ層を形成したが（ハンダ層１３、１５）、どちらか一方にのみハンダ層を形成した後に両基板を貼り合せても構わない。
　〈３〉　図１、図３Ａ～図３Ｄに示した構造、並びに図４Ａ～図４Ｍ及び図５に示した製造方法は、好ましい実施形態の一例であって、これらの構成やプロセスの全てを備えなければならないというものではない。例えばハンダ層１３とハンダ層１５は、２つの基板の貼り合せを効率的に行うべく形成されたものであって、２基板の貼り合せが実現できるのであればＬＥＤ素子１（１Ａ，１Ｂ，１Ｃ）の機能を実現する上で必ずしも必要なものではない。
　反射電極１９は、発光層３３から放射される光の取り出し効率を更に向上させる意味においては備えるのが好適であるが、必ずしも備えなければならないというものではない。保護層１７、ｎ型半導体層３５の表面の凹凸なども同様である。
　　　　１，１Ａ，１Ｂ，１Ｃ　　　：　　本発明のＬＥＤ素子
　　　１１　　　：　　支持基板
　　　１３　　　：　　ハンダ層
　　　１５　　　：　　ハンダ層
　　　１７　　　：　　保護層
　　　１９　　　：　　反射電極
　　　２０　　　：　　導電層
　　　３０　　　：　　ＬＥＤ層
　　　３１　　　：　　（低濃度）ｐ型半導体層
　　　３２　　　：　　（高濃度）ｐ型半導体層＜コンタクト層＞
　　　３２Ａ　　：　　ショットキーバリア層
　　　３３　　　：　　発光層
　　　３５　　　：　　ｎ型半導体層
　　　３６　　　：　　ノンドープ層
　　　３８　　　：　　導電性酸化膜層
　　　３９　　　：　　絶縁層
　　　４０　　　：　　ＬＥＤエピ層
　　　４１　　　：　　絶縁層
　　　４２　　　：　　電極
　　　６１　　　：　　サファイア基板

Claims (10)

  1. 　窒化物半導体を含むＬＥＤ素子であって、
    　導電体又は半導体で構成された支持基板と、
    　前記支持基板の上層に形成された導電層と、
    　前記導電層の上層に形成された導電性酸化膜層と、
    　前記導電層の一部上面及び前記導電性酸化膜層の一部上面に底面を接触して形成された、ｐ型窒化物半導体で構成される第１半導体層と、
    　前記第１半導体層の上層に形成され、前記第１半導体層よりも低濃度のｐ型窒化物半導体で構成される第２半導体層と、
    　前記第２半導体層の上層に形成された、窒化物半導体で構成される発光層と、
    　前記発光層の上層に形成された、ｎ型窒化物半導体で構成される第３半導体層と、
    　前記導電性酸化膜層と鉛直方向に対向する位置に、前記第３半導体層の一部上面に底面を接触して形成された電極を有し、
    　前記導電性酸化膜層が、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成されていることを特徴とするＬＥＤ素子。
  2. 　前記導電性酸化膜層と前記第１半導体層の界面にショットキーバリア層が形成されていることを特徴とする請求項１に記載のＬＥＤ素子。
  3. 　前記支持基板及び前記導電層は、前記第１半導体層、前記第２半導体層、前記発光層、及び前記第３半導体層を含むＬＥＤ層よりも水平方向に広がりを有して形成され、
    　前記ＬＥＤ層よりも水平方向に突出した位置において、前記導電性酸化膜層又は前記導電層の上面に底面を接触して形成された絶縁層を有していることを特徴とする請求項１又は２に記載のＬＥＤ素子。
  4. 　前記導電層は最上層に反射電極を有し、当該反射電極の上面が前記第１半導体層の一部底面及び前記導電性酸化膜層の底面に接触して形成され、
    　前記導電性酸化膜層が透明電極で構成されていることを特徴とする請求項１～３のいずれか１項に記載のＬＥＤ素子。
  5. 　前記導電性酸化膜層が、熱膨張係数３×１０－６／Ｋ以上で８×１０－６／Ｋ以下の材料で構成されていることを特徴とする請求項１～４のいずれか１項に記載のＬＥＤ素子。
  6. 　ｐ型窒化物半導体で構成される第１半導体層、前記第１半導体層よりも低濃度のｐ型窒化物半導体で構成される第２半導体層、窒化物半導体で構成される発光層、及びｎ型窒化物半導体で構成される第３半導体層を含むＬＥＤ素子の製造方法であって、
    　サファイア基板を準備する工程（ａ）と、
    　前記サファイア基板の上層に、前記第３半導体層、前記発光層、前記第２半導体層、前記第１半導体層を下からこの順に形成する工程（ｂ）と、
    　前記第１半導体層の上層の第１所定箇所に、熱膨張係数１×１０－６／Ｋ以上で１×１０－５／Ｋ以下の材料で構成される導電性酸化膜層を形成する工程（ｃ）と、
    　露出している前記第１半導体層の上面及び前記導電性酸化膜層の上面を覆うように導電層を形成する工程（ｄ）と、
    　前記導電層の上面に、直接又は別の導電層を介して導電体又は半導体で構成された支持基板の底面を貼り合せる工程（ｅ）と、
    　前記支持基板を底面、前記サファイア基板を上面に位置させた状態で、上方からレーザを照射して前記サファイア基板を剥離して前記第３半導体層の上面を露出させる工程（ｆ）と、
    　前記第１所定箇所の上方位置における前記第３半導体層の上層に電極を形成する工程（ｇ）を有することを特徴とするＬＥＤ素子の製造方法。
  7. 　前記工程（ｃ）は、前記導電性酸化膜層を形成する材料をスパッタリングする工程であって、当該スパッタリング工程によって前記第１半導体層と前記導電性酸化膜層の界面にショットキーバリア層を形成することを特徴とする請求項６に記載のＬＥＤ素子の製造方法。
  8. 　前記工程（ｂ）の後、前記工程（ｃ）にて前記導電性酸化膜層を形成する予定の前記第１所定箇所に係る前記第１半導体層の表面を逆スパッタ処理してショットキーバリア層を形成する工程（ｈ）を有し、
    　前記工程（ｈ）の後、前記工程（ｃ）を行うことを特徴とする請求項６に記載のＬＥＤ素子の製造方法。
  9. 　前記工程（ｂ）の後、前記工程（ｃ）の前に、前記第１半導体層の上層の端部に係る第２所定箇所に絶縁層を形成する工程（ｉ）と、
    　前記工程（ｆ）の後、前記工程（ｇ）の前に、前記第２所定箇所の上方に形成された前記第３半導体層、前記発光層、前記第２半導体層、及び前記第１半導体層をエッチングして前記絶縁層の上面を露出する工程（ｊ）を有することを特徴とする請求項６～８のいずれか１項に記載のＬＥＤ素子の製造方法。
  10. 　前記工程（ｃ）が、前記導電性酸化膜層として透明電極を形成する工程であって、
    　前記工程（ｄ）は、前記第１半導体層の上面及び前記導電性酸化膜層の上面を覆うように反射電極を形成する工程と、前記反射電極の上層に保護層を形成する工程と、前記保護層の上層にハンダ層を形成する工程を有して、前記反射電極、前記保護層、及び前記ハンダ層を含む前記導電層を形成する工程であることを特徴とする請求項６～９のいずれか１項に記載のＬＥＤ素子の製造方法。
     
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102320790B1 (ko) 2014-07-25 2021-11-03 서울바이오시스 주식회사 자외선 발광 다이오드 및 그 제조 방법
DE102014110884B4 (de) * 2014-07-31 2021-09-16 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung von optoelektronischen Halbleiterchips
JP2017005156A (ja) * 2015-06-12 2017-01-05 ウシオ電機株式会社 半導体発光素子及びその製造方法
JP6690139B2 (ja) * 2015-06-12 2020-04-28 ウシオ電機株式会社 半導体発光素子及びその製造方法
JP6668863B2 (ja) 2016-03-22 2020-03-18 日亜化学工業株式会社 発光素子
JP2017204640A (ja) * 2016-05-11 2017-11-16 晶元光電股▲ふん▼有限公司Ｅｐｉｓｔａｒ Ｃｏｒｐｏｒａｔｉｏｎ 発光デバイス及びその製造方法
JP2018006535A (ja) * 2016-06-30 2018-01-11 ウシオ電機株式会社 半導体発光素子
US10804438B2 (en) * 2017-10-18 2020-10-13 Rohm Co., Ltd. Semiconductor light-emitting device
JP7096485B2 (ja) 2018-03-26 2022-07-06 日亜化学工業株式会社 発光素子の製造方法
JP7324395B2 (ja) 2018-09-27 2023-08-10 日亜化学工業株式会社 発光素子及びその製造方法
WO2021059485A1 (ja) * 2019-09-27 2021-04-01 三菱電機株式会社 光半導体装置およびその製造方法
CN114799207B (zh) * 2022-03-31 2024-04-12 西安航天发动机有限公司 一种金属发汗材料复杂预制件的成形方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645698A (ja) * 1992-03-31 1994-02-18 Matsushita Electric Ind Co Ltd 半導体発光素子
JPH08316574A (ja) * 1995-05-15 1996-11-29 Sanyo Electric Co Ltd 半導体装置および半導体発光素子
JPH11261160A (ja) * 1998-03-10 1999-09-24 Sharp Corp 窒化物系化合物半導体レーザ素子及びその製造方法
JP2000353820A (ja) * 1999-06-14 2000-12-19 Showa Denko Kk 窓層を備えたＡｌＧａＩｎＰ発光素子
JP2004296819A (ja) * 2003-03-27 2004-10-21 Shindengen Electric Mfg Co Ltd 半導体装置
JP4207781B2 (ja) * 2002-01-28 2009-01-14 日亜化学工業株式会社 支持基板を有する窒化物半導体素子及びその製造方法
JP2010534943A (ja) * 2007-07-26 2010-11-11 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Ｐ型表面を有する発光ダイオード
JP2011187961A (ja) * 2010-03-09 2011-09-22 Lg Innotek Co Ltd 発光素子

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560294B2 (en) * 2004-06-07 2009-07-14 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
JP4946195B2 (ja) * 2006-06-19 2012-06-06 サンケン電気株式会社 半導体発光素子及びその製造方法
JP2008040335A (ja) * 2006-08-09 2008-02-21 Sony Corp 反射型光変調デバイス及びプロジェクタ装置
US20080233291A1 (en) * 2007-03-23 2008-09-25 Chandrasekaran Casey K Method for depositing an inorganic layer to a thermal transfer layer
KR101007099B1 (ko) * 2008-04-21 2011-01-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP4599442B2 (ja) * 2008-08-27 2010-12-15 株式会社東芝 半導体発光素子の製造方法
KR100986318B1 (ko) * 2010-02-09 2010-10-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR100999798B1 (ko) * 2010-02-11 2010-12-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP2012231000A (ja) * 2011-04-26 2012-11-22 Toshiba Corp 半導体発光装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645698A (ja) * 1992-03-31 1994-02-18 Matsushita Electric Ind Co Ltd 半導体発光素子
JPH08316574A (ja) * 1995-05-15 1996-11-29 Sanyo Electric Co Ltd 半導体装置および半導体発光素子
JPH11261160A (ja) * 1998-03-10 1999-09-24 Sharp Corp 窒化物系化合物半導体レーザ素子及びその製造方法
JP2000353820A (ja) * 1999-06-14 2000-12-19 Showa Denko Kk 窓層を備えたＡｌＧａＩｎＰ発光素子
JP4207781B2 (ja) * 2002-01-28 2009-01-14 日亜化学工業株式会社 支持基板を有する窒化物半導体素子及びその製造方法
JP2004296819A (ja) * 2003-03-27 2004-10-21 Shindengen Electric Mfg Co Ltd 半導体装置
JP2010534943A (ja) * 2007-07-26 2010-11-11 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Ｐ型表面を有する発光ダイオード
JP2011187961A (ja) * 2010-03-09 2011-09-22 Lg Innotek Co Ltd 発光素子

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