WO2015098246A1 - 半導体装置 - Google Patents

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明高 添野
佑二 福岡
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    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Definitions

  • the technology disclosed in this specification relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device having a semiconductor substrate in which an element region and a termination region arranged outside the element region are formed.
  • the element region has a gate trench, a gate insulating film that covers the inner surface of the gate trench, and a gate electrode provided inside the gate insulating film.
  • the termination region has a termination trench and a termination insulating layer that fills the interior of the termination trench and covers the upper surface of the semiconductor substrate.
  • a gate wiring electrically connected to the gate electrode is disposed on the upper surface of the termination insulating layer.
  • the termination insulating layer is formed by depositing an insulating material and then performing a heat treatment.
  • the terminal insulating layer is uniformly deposited over the entire upper surface of the semiconductor substrate in the terminal region as in the technique of Patent Document 1, the insulating material contracts and the deterioration easily occurs when the subsequent heat treatment temperature is high.
  • This specification discloses a semiconductor device and a method for manufacturing the same that can suppress deterioration of the insulating layer in the termination region.
  • One semiconductor device disclosed in this specification is a semiconductor device including a semiconductor substrate in which an element region and a termination region surrounding the element region are formed.
  • the element region includes a gate trench, a gate insulating film that covers the inner surface of the gate trench, and a gate electrode that is disposed inside the gate insulating film.
  • the termination region is disposed on a plurality of termination trenches formed around the element region, an in-trench insulating layer disposed inside each of the plurality of termination trenches, and an upper surface of the semiconductor substrate in the termination region. And an upper surface insulating layer.
  • the upper surface insulating layer has a first portion and a second portion that is thinner than the first portion and is located farther from the element region than the first portion.
  • the gate wiring is disposed on the upper surface of the first portion, and is not disposed on the upper surface of the second portion.
  • the upper insulating layer has a first portion and a second portion that is thinner than the first portion and is located farther from the element region than the first portion.
  • the gate wiring is disposed on the upper surface of the first portion, and is not disposed on the upper surface of the second portion. That is, the second portion where the gate wiring is not disposed is formed thinner than the first portion, so that the upper surface insulating layer having a uniform thickness is used for the upper surface insulating layer as compared with the case where the entire surface of the termination region is formed.
  • the total amount of insulating material can be reduced. By reducing the total amount of the insulating material, the shrinkage amount of the insulating material during the manufacturing process of the semiconductor device can be reduced. This prevents an excessive stress from being generated in the insulating material during the manufacturing process of the semiconductor device. Therefore, deterioration of the insulating layer can be suppressed.
  • the upper surface insulating layer may have a first layer and a second layer that has a higher content per unit volume of phosphorus and boron than the first layer and is disposed on the upper surface of the first layer.
  • the upper surface insulating layer in the first region may have a first layer and a second layer.
  • the upper surface insulating layer in the second region located farther from the element region than the first region has a second layer and a first layer that is thinner than the first layer in the first region, or second It has a layer and does not need to have the 1st layer.
  • the gate wiring is disposed on the upper surface of the upper surface insulating layer in the first region, and may not be disposed on the upper surface of the upper surface insulating layer in the second region.
  • the first layer in the first region where the gate wiring is disposed can be formed thick. Therefore, the first region thicker than the second region can be appropriately formed.
  • One method for manufacturing a semiconductor device disclosed in this specification includes a step of forming an insulating layer in each trench of a semiconductor substrate having a plurality of trenches and on an upper surface of the semiconductor substrate, and a part of the plurality of trenches. Etching back the insulating layer formed on the upper surface of the semiconductor substrate in the region where the trench is formed, and making contact with the etched back region on the upper surface of the insulating layer not etched back Thus, there is a step of forming a gate wiring.
  • the above manufacturing method it is possible to form a semiconductor device in which a thick insulating layer is formed in a region which has not been etched back and a gate wiring is disposed on the upper surface thereof. That is, the total amount of the insulating material forming the insulating layer can be reduced by thinly forming the insulating layer in the region where the gate wiring is not arranged. By reducing the total amount of the insulating material, the shrinkage amount of the insulating layer in the manufacturing process of the semiconductor device can be suppressed to a small value. Accordingly, it is possible to prevent the insulating layer from being deteriorated by preventing an excessive stress due to the shrinkage of the insulating material during the manufacturing process of the semiconductor device.
  • Another semiconductor device disclosed in this specification is a semiconductor device including a semiconductor substrate in which an element region and a termination region surrounding the element region are formed.
  • the element region includes a gate trench, a gate insulating film that covers the inner surface of the gate trench, and a gate electrode that is disposed inside the gate insulating film.
  • the termination region has a plurality of termination trenches formed around the element region, an insulating layer formed on the inner surface of each of the plurality of termination trenches, and the upper surface of the semiconductor substrate.
  • the insulating layer has a first layer and a second layer that has a higher content per unit volume of phosphorus and boron than the first layer and is disposed on the upper surface of the first layer.
  • a plurality of recesses are formed on the upper surface of the first layer. Each recess extends along a partition wall between adjacent termination trenches. The interval between adjacent recesses is longer than the interval between adjacent termination trenches. Each recess is filled with a second layer. A gate wiring is disposed on the upper surface of the insulating layer.
  • the first layer has a recess. Since the thickness of the first layer is thin in the recess, stress is hardly generated in the first layer. Therefore, even if stress is generated in the first layer due to shrinkage or the like of the first layer, the stress is relieved by the concave portion, so that excessive stress is prevented from being generated in the first layer. Can be prevented from deteriorating.
  • the first layer has a first insulating layer covering the inner surfaces of the plurality of termination trenches, and a second insulation layer filled inside the plurality of termination trenches covered with the first insulation layer. It may be.
  • the refractive index of the first insulating layer may be larger than the refractive index of the second insulating layer.
  • the refractive index of the first insulating layer is larger than the refractive index of the second insulating layer.
  • the first insulating layer is unlikely to shrink during the manufacturing process of the semiconductor device.
  • the second insulating layer tends to shrink during the manufacturing process of the semiconductor device. Since the first insulating layer and the second insulating layer are arranged in the termination trench, it is possible to prevent an excessive stress from being generated in the insulating material during the manufacturing process of the semiconductor device. Therefore, in the manufacturing process of this semiconductor device, it is possible to suppress the deterioration of the insulating layer in the termination trench. Further, the first insulating layer is not so well embedded in the manufacturing process of the semiconductor device.
  • the first insulating layer is formed so as to cover the inner surface of the termination trench, the first insulating layer is insulated when the first insulating layer is formed. Material embedding is not a problem.
  • the second insulating layer is formed on the surface of the first insulating layer, since the embedding property of the insulating material is good, the second insulating layer can be preferably formed. Therefore, voids are unlikely to occur in the insulating layer in the termination trench during the manufacturing process of the semiconductor device.
  • the first insulating layer and the second layer are laminated on the partition corresponding to the recess, and the second insulating layer may not be laminated.
  • a first insulating layer, a second insulating layer, and a second layer may be stacked on a partition that does not correspond to the recess.
  • the second insulating layer that is easily contracted during the manufacturing process of the semiconductor device is discontinuous in the recess, the stress generated in the second insulating layer can be relaxed. Thereby, deterioration of the insulating layer can be suppressed more appropriately.
  • the first layer may have a third insulating layer formed on the upper surface of the second insulating layer.
  • the refractive index of the third insulating layer may be larger than the refractive index of the second insulating layer.
  • the third insulating layer having a large refractive index is unlikely to shrink during the manufacturing process of the semiconductor device. According to this configuration, deterioration of the first layer (that is, the first insulating layer, the second insulating layer, and the third insulating layer) on the upper surface of the semiconductor substrate can be suppressed. In addition, since the thick first layer can be formed on the top surface of the semiconductor substrate, the semiconductor device can have a high breakdown voltage.
  • Sectional drawing (1) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (2) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (3) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (4) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (5) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (6) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • Sectional drawing (7) which shows the manufacturing method of the semiconductor device of 2nd Example typically.
  • the semiconductor device 100 of the present embodiment has an element region 110 through which a current flows and a termination region 120 surrounding the element region 110 in a semiconductor substrate 10.
  • the semiconductor device 100 of this embodiment is a power MOSFET.
  • a plurality of gate trenches 20 are formed in parallel.
  • a plurality of termination trenches 30 surrounding the outside of the element region 110 are formed.
  • Each termination trench 30 makes a round around the outside of the element region 110.
  • illustration of various insulating layers, electrodes, wirings, and the like formed on the upper surface of the semiconductor substrate 10 is omitted for easy understanding.
  • an n-type drift region 12 is formed in the semiconductor substrate 10 in the element region 110.
  • an n + -type source region 11 is formed in a range facing the surface of the semiconductor substrate 10.
  • a p-type body region 13 is formed below the source region 11 and above the drift region 12.
  • An n + -type drain region 14 is formed in a range facing the back surface of the semiconductor substrate 10.
  • the upper surface of the source region 11 is ohmically connected to the source electrode 15.
  • the lower surface of the drain region 14 is ohmically connected to the drain electrode 18.
  • a plurality of gate trenches 20 are formed on the surface of the semiconductor substrate 10 in the element region 110.
  • a p-type floating region 26 is formed at the lower end of the gate trench 20.
  • a buried insulating layer 32 a is formed in the lower part inside the gate trench 20.
  • a gate insulating film 22 is formed above the buried insulating layer 32 a and on the inner side surface of the gate trench 20.
  • a gate electrode 24 that fills the gate trench 20 is formed inside the gate insulating film 22.
  • An interlayer insulating film 40 is formed on the upper surface of the gate electrode 24.
  • the gate electrode 24 is electrically insulated from the source electrode 15 by the interlayer insulating film 40.
  • the contents of phosphorus and boron per unit volume in the interlayer insulating film 40 are larger than the contents of phosphorus and boron per unit volume in the buried insulating layer 32.
  • an n-type drift region 12 and an n + -type drain region 14 are also formed in the semiconductor substrate 10 in the termination region 120.
  • the drift region 12 and the drain region 14 in the termination region 120 are continuous with the drift region 12 and the drain region 14 in the element region 110. Even in the termination region 120, the lower surface of the drain region 14 is in ohmic contact with the drain electrode 18.
  • a plurality of termination trenches 30 a to 30 j are formed on the surface of the semiconductor substrate 10 in the termination region 120. Each of the termination trenches 30a to 30j is formed at substantially the same depth as the gate trench 20 in the element region 110. A p-type floating region 36 is formed at the lower end of each termination trench 30a-30j. In the present specification, the plurality of termination trenches 30a to 30j shown in FIG. 2 may be collectively referred to as “termination trench 30”.
  • a buried insulating layer 32b is formed inside the termination trenches 30a to 30g close to the element region 110.
  • the buried insulating layer 32 b is also stacked on the upper surface of the semiconductor substrate 10 in the termination region 120.
  • the buried insulating layer 32b in the termination region 120 is an insulating layer having characteristics similar to those of the buried insulating layer 32a in the element region 110.
  • buried insulating layers 32c and 32d are provided inside the termination trenches 30h, 30i, and 30j provided at positions farther from the element region 110 than the termination trenches 30a to 30g, respectively. , 32e are formed.
  • the buried insulating layers 32 c, 32 d, and 32 e are not formed on the upper surface of the semiconductor substrate 10.
  • the upper surfaces of the buried insulating layers 32c, 32d, and 32e are located in the termination trenches 30h, 30i, and 30j. That is, the buried insulating layers 32c, 32d, and 32e are not continuous with each other.
  • the buried insulating layer 32c is not continuous with the buried insulating layer 32b.
  • the buried insulating layers 32c, 32d, and 32e are also insulating layers having the same characteristics as the buried insulating layer 32a in the element region 110.
  • a gate insulating film 22 is formed on the upper surfaces of the buried insulating layers 32b, 32c, 32d, and 32e.
  • the gate insulating film 22 in the termination region 120 is continuous with the gate insulating film 22 in the element region 110.
  • the gate insulating film 22 is also formed on the upper surface of the partition wall between the termination trenches 30g and 30h, the upper surface of the partition wall between the termination trenches 30h and 30i, and the upper surface of the partition wall between the termination trenches 30i and 30j.
  • a part of the gate electrode 24 formed in the element region 110 is extended on the upper surface of the portion of the gate insulating film 22 in the termination region 120 formed on the upper surface of the buried insulating layer 32b.
  • An interlayer insulating film 40 is formed on the upper surface of the gate electrode 24 and on the upper surface of the gate insulating film 22 in a range where the gate electrode 24 is not formed.
  • the interlayer insulating film 40 in the termination region 120 is continuous with the interlayer insulating film 40 in the element region 110.
  • a contact hole 42 is formed in a portion of the interlayer insulating film 40 in the termination region 120 formed on the upper surface of the gate electrode 24.
  • a gate wiring 44 is formed on the upper surface of the interlayer insulating film 40 in the termination region 120. The gate wiring 44 passes through the contact hole 42 and is electrically connected to the gate electrode 24.
  • the gate wiring 44 is formed above the buried insulating layer 32b and is not formed above the buried insulating layers 32c, 32d, and 32e.
  • the gate wiring 44 has a portion where the buried insulating layer 32b and the interlayer insulating film 40 are formed on the upper surface of the semiconductor substrate 10 (that is, a thick insulating layer is formed). Formed on the upper surface of the semiconductor substrate 10 and formed on the upper surface of the semiconductor substrate 10 (that is, the portion where the thin insulating layer is formed, above the termination trenches 30h to 30j). It has not been.
  • a semiconductor substrate 10 in which a plurality of gate trenches 20 and a plurality of termination trenches 30a to 30j are formed is prepared.
  • the semiconductor substrate 10 is made of SiC.
  • FIG. 4 only one gate trench 20 is shown.
  • a floating region 26 is formed at the lower end of each gate trench 20.
  • a floating region 36 is formed at the lower end of each termination trench 30a-30j.
  • the drift region 12, the body region 13, and the source region 11 are formed in the semiconductor substrate 10.
  • each gate trench 20, each termination trench 30a to 30j, and the upper surface of the semiconductor substrate 10 that is, the upper surface of the partition wall 28 between the gate trench 20 and the termination trench 30a, and A buried insulating layer 32 is deposited on the upper surface of the partition between the termination trenches 30.
  • the buried insulating layer 32 fills each trench and is also laminated on the upper surface of the semiconductor substrate 10.
  • the buried insulating layer 32 is formed by performing CVD (Chemical Vapor Deposition) using TEOS (Tetra Ethyl Ortho Silicate) as a raw material.
  • a part of the buried insulating layer 32 in the gate trench 20 is removed by etch back.
  • part of the buried insulating layer 32 on the upper surface of the partition wall between the gate trench 20 and the termination trench 30a is also removed.
  • the buried insulating layer 32 above the termination trenches 30h, 30i, 30j is also removed.
  • the etch back is performed by dry etching after forming a protective film above the termination trenches 30a to 30g.
  • a buried insulating layer 32b is formed inside the termination trenches 30a to 30g and above the termination trenches 30a to 30g. Further, buried insulating layers 32c, 32d, and 32e are formed inside the termination trenches 30h, 30i, and 30j, respectively.
  • the buried insulating layers 32c, 32d, and 32e are not formed on the upper surface of the semiconductor substrate 10, and the upper surfaces of the buried insulating layers 32c, 32d, and 32e are located in the termination trenches 30h, 30i, and 30j. . That is, the buried insulating layers 32c, 32d, and 32e are not continuous with each other. Further, the buried insulating layer 32c is not continuous with the buried insulating layer 32b.
  • the buried insulating layers 32a to 32e formed by CVD become dense and stabilized.
  • each buried insulating layer shrinks.
  • the buried insulating layers 32b to 32e inside and above the plurality of termination trenches 30a to 30j are not continuous with each other. Therefore, the total amount of the insulating material for each of the buried insulating layers 32b to 32e is small, and the amount of shrinkage during the heat treatment can be kept small. As a result, the occurrence of high stress in each buried insulating layer is suppressed.
  • the thermal oxidation process also serves as a sacrificial oxide film formation process on the inner wall surface of the gate trench 20. Therefore, a sacrificial oxide film is formed on the inner wall surface of the gate trench 20 by this thermal oxidation treatment. Thereafter, the oxide film formed on the inner wall surface of the gate trench 20 is removed by wet etching. Thereby, the damage layer by dry etching is removed.
  • a gate insulating film 22 is formed by CVD or the like.
  • a gate electrode 24 is formed in the trench gate 20 by depositing polysilicon in a space in the trench gate 20 secured by etch back. At this time, a part of the gate electrode 24 extends to the upper surface of the gate insulating film 22 formed above the termination trenches 30a to 30d.
  • an interlayer insulating film 40 is formed on the upper surface of the semiconductor substrate 10 (see FIG. 2).
  • the interlayer insulating film 40 is formed by depositing BPSG (Boron Phosphorus Silicon Glass) by CVD.
  • BPSG Bipolar Phosphorus Silicon Glass
  • the contents of phosphorus and boron per unit volume in the interlayer insulating film 40 formed by BPSG are more than the contents of phosphorus and boron per unit volume in the buried insulating layers 32a to 32e that are TEOS films. Many.
  • the interlayer insulating film 40 is formed on the upper surface of the gate electrode 24 and the upper surface of the gate insulating film 22 in a range where the gate electrode 24 is not formed.
  • a contact hole 42 is formed in a portion of the interlayer insulating film 40 formed on the upper surface of the gate electrode 24 (see FIG. 2).
  • a metal gate wiring 44 is formed on the upper surface of the interlayer insulating film 40.
  • the gate wiring 44 passes through the contact hole 42 and is electrically connected to the gate electrode 24.
  • a gate wiring 44 is formed above the buried insulating layer 32b.
  • the gate wiring 44 is not formed above the buried insulating layers 32c, 32d, and 32e.
  • the regions that have been etched back are located above the buried insulating layer 32b in the region that has not been etched back (that is, the region where the termination trenches 30a to 30g are formed).
  • the gate wiring 44 is formed in a non-contact manner with respect to the region in which is formed.
  • the drain region 14 is formed on the back surface of the semiconductor substrate 10.
  • the drain region 14 is formed by performing laser annealing after implanting impurities into the back surface of the semiconductor substrate 10.
  • the drain electrode 18 is formed on the entire back surface of the semiconductor substrate 10.
  • the drain electrode 18 can be formed by sputtering, for example.
  • the semiconductor device 100 of FIG. 2 is completed by performing the above steps.
  • the buried insulating layers 32b to 32e inside and above the plurality of termination trenches 30a to 30j are not continuous with each other. Since the total amount of the insulating material of each of the buried insulating layers 32b to 32e is small, the amount of shrinkage during the heat treatment can be kept small. As a result, the occurrence of high stress in each buried insulating layer is suppressed. As a result, it is possible to suppress the deterioration of the buried insulating layers 32b to 32e, specifically, for example, the generation of cracks.
  • the gate wiring 44 is formed above the buried insulating layer 32b and above the buried insulating layers 32c, 32d, and 32e. Absent. That is, in the semiconductor device 100 of this embodiment, the gate wiring 44 is a portion where the buried insulating layer 32b and the interlayer insulating film 40 are formed on the upper surface of the semiconductor substrate 10 (that is, a portion where a thick insulating layer is formed). ) And is formed in a portion where only the interlayer insulating film 40 is formed on the upper surface of the semiconductor substrate 10 (that is, a portion where a thin insulating layer is formed above the termination trenches 30h to 30j). Not. Since the gate wiring is disposed in the portion where the thick insulating layer is formed, a sufficient breakdown voltage of the semiconductor device 100 can be ensured.
  • the buried insulating layer 32 above the termination trenches 30h, 30i, and 30j is removed by etch back. After that, regions (that is, termination trenches 30h, 30i, and 30j) that have been etched back are located above the buried insulating layer 32b in the region that has not been etched back (that is, the region where the termination trenches 30a to 30g are formed).
  • the gate wiring 44 is formed so as to be non-contact with the formed region). Therefore, the semiconductor device 100 having the above characteristics can be appropriately formed.
  • the portion of the buried insulating layer 32b disposed inside the termination trenches 30a to 30g and the buried insulating layers 32c, 32d, and 32e are examples of the “insulating layer in trench”.
  • the portion of the buried insulating layer 32b disposed on the upper surface of the semiconductor substrate 10 and the interlayer insulating film 40 are examples of the “upper surface insulating layer”.
  • the buried insulating layer 32b and the interlayer insulating film 40 formed above the termination trenches 30e to 30g are examples of the “first portion”.
  • the interlayer insulating film 40 formed above the termination trenches 30h to 30j is an example of the “second portion”.
  • a portion of the buried insulating layer 32b disposed on the upper surface of the semiconductor substrate 10 is an example of the “first layer”.
  • the interlayer insulating film 40 is an example of a “second layer”.
  • the region where the termination trenches 30e to 30g are formed is an example of the “first region”.
  • the region where the termination trenches 30h to 30j are formed is an example of the “second region”.
  • the semiconductor device 200 of the present embodiment also has an element region 110 and a termination region 120 surrounding the element region 110 in the semiconductor substrate 10, similarly to the semiconductor device 100.
  • the semiconductor device 200 of this embodiment is also a power MOSFET.
  • a plurality of gate trenches 20 are formed on the surface of the semiconductor substrate 10 in the element region 110.
  • a p-type floating region 26 is formed at the lower end of the gate trench 20.
  • a first insulating layer 232a is formed inside the vicinity of the lower end of the gate trench 20.
  • a second insulating layer 234a is formed above the first insulating layer 232a.
  • the refractive index of the first insulating layer 232a is larger than the refractive index of the second insulating layer 234a.
  • a gate insulating film 222 is formed above the second insulating layer 234 a and on the inner side surface of the gate trench 20.
  • a gate electrode 224 filling the gate trench 20 is formed inside the gate insulating film 222.
  • An interlayer insulating film 240 is formed on the upper surface of the gate electrode 224.
  • the gate electrode 224 is electrically insulated from the source electrode 15 by the interlayer insulating film 240.
  • the contents of phosphorus and boron per unit volume in the interlayer insulating film 240 are larger than the contents of phosphorus and boron per unit volume in the first and second insulating layers 232a and 234a.
  • a plurality of termination trenches 30a to 30j are formed on the surface of the semiconductor substrate 10 in the termination region 120.
  • Each of the termination trenches 30a to 30j is formed at substantially the same depth as the gate trench 20 in the element region 110.
  • a p-type floating region 36 is formed at the lower end of each termination trench 30a-30j.
  • a first insulating layer 232b is formed inside the termination trenches 30a to 30j.
  • the first insulating layer 232b is also formed on the upper surface portion of the partition between the termination trenches 30a to 30j.
  • a second insulating layer 234b is formed inside the first insulating layer 232b in the termination trenches 30a to 30e.
  • the second insulating layer 234b is filled in the termination trenches 30a to 30e.
  • the second insulating layer 234b is also laminated on the upper surface of the semiconductor substrate 10 in the range where the termination trenches 30a to 30e are formed (that is, the upper surface of the partition wall between the termination trenches).
  • the first insulating layer 232b and the second insulating layer 234b are insulating layers having characteristics similar to those of the first insulating layer 232a and the second insulating layer 234a in the element region 110, respectively.
  • the refractive index of the first insulating layer 232b is larger than the refractive index of the second insulating layer 234b.
  • a third insulating layer 236b is formed on the upper surface of the second insulating layer 234b.
  • the refractive index of the third insulating layer 236b is larger than the refractive index of the second insulating layer 234a. Note that the refractive index of the third insulating layer 236b and the refractive index of the first insulating layer 232b may be either larger or equal.
  • a second insulating layer 234c is formed inside the first insulating layer 232b in the termination trenches 30f to 30i.
  • the second insulating layer 234c is filled in the termination trenches 30f to 30i.
  • the second insulating layer 234c is also laminated on the upper surface of the semiconductor substrate 10 in the range where the termination trenches 30f to 30i are formed.
  • a third insulating layer 236c is formed on the upper surface of the second insulating layer 234c.
  • the second insulating layer 234c and the third insulating layer 236c have characteristics similar to those of the second insulating layer 234b and the third insulating layer 236b.
  • a second insulating layer 234d is formed inside the first insulating layer 232b in the termination trench 30j.
  • the second insulating layer 234d is filled in the termination trench 30j.
  • the second insulating layer 234d is also laminated on the upper surface of the semiconductor substrate 10 in the range where the termination trench 30j is formed.
  • a third insulating layer 236d is formed on the upper surface of the second insulating layer 234d.
  • the second insulating layer 234d and the third insulating layer 236d also have characteristics similar to those of the second insulating layer 234b and the third insulating layer 236b.
  • the second insulating layer 234b and the third insulating layer 236b, and the second insulating layer 234c and the third insulating layer 236c are partitioned by the recess 250a.
  • the recess 250 a is filled with part of the gate insulating film 222 and part of the interlayer insulating film 240.
  • the recess 250a is formed above the partition between the termination trenches 30e and 30f.
  • a first insulating layer 232b exists between the lower end of the recess 250a and the upper surface of the partition wall between the termination trenches 30e and 30f.
  • the first insulating layer 232b and the interlayer insulating film 240 are stacked above the partition corresponding to the recess 250a (that is, the partition between the termination trenches 30e and 30f), and the second insulating layer and the third insulating layer 240 are stacked.
  • the insulating layer is not laminated.
  • a first insulating layer 232b, a second insulating layer 234b, and a third insulating layer 236b are stacked above a partition that does not correspond to the recess 250a (for example, a partition between the termination trenches 30a and 30b). Yes.
  • the second insulating layer 234c and the third insulating layer 236c, and the second insulating layer 234d and the third insulating layer 236d are partitioned by the recess 250b.
  • the recess 250 b is also filled with a part of the gate insulating film 222 and a part of the interlayer insulating film 240.
  • the recess 250b is formed above the partition between the termination trenches 30i and 30j.
  • a first insulating layer 232b exists between the lower end of the recess 250b and the upper surface of the partition wall between the termination trenches 30i and 30j.
  • the first insulating layer 232b and the interlayer insulating film 240 are stacked above the partition corresponding to the recess 250b (that is, the partition between the termination trenches 30i and 30j), and the second insulating layer and the third insulating layer 240 are stacked.
  • the insulating layer is not laminated.
  • a first insulating layer 232b, a second insulating layer 234c, and a third insulating layer 236c are stacked above a partition that does not correspond to the recess 250b (for example, a partition between the termination trenches 30f and 30g). Yes.
  • the insulating layer (specifically, the second insulating layer and the third insulating layer) formed on the upper surface of the semiconductor substrate 10 in the termination region 120 is a recess. It is divided into three parts by 250a and 250b. Further, the interval between two adjacent recesses 250a and 250b is longer than the interval between two adjacent termination trenches (for example, termination trenches 30a and 30b).
  • a gate insulating film 222 is formed on the upper surfaces of the third insulating layers 236b, 236c, and 236d and the inner surfaces of the recesses 250a and 250b in the termination region 120.
  • the gate insulating film 222 in the termination region 120 is continuous with the gate insulating film 222 in the element region 110.
  • a part of the gate electrode 224 formed in the element region 110 is extended to a part of the upper surface of the gate insulating film 222 in the termination region 120 (specifically, above the third insulating layer 236b). Yes.
  • An interlayer insulating film 240 is formed on the upper surface of the gate electrode 224 and the upper surface of the gate insulating film 222 in a range where the gate electrode 224 is not formed.
  • the interlayer insulating film 240 in the termination region 120 is continuous with the interlayer insulating film 240 in the element region 110. As described above, part of the interlayer insulating film 240 is filled in the recesses 250a and 250b.
  • a contact hole 242 is formed in a portion of the interlayer insulating film 240 in the termination region 120 formed on the upper surface of the gate electrode 224.
  • a gate wiring 244 is formed on the upper surface of the interlayer insulating film 240 in the termination region 120. The gate wiring 244 passes through the contact hole 242 and is electrically connected to the gate electrode 224.
  • the semiconductor substrate 10 in which a plurality of gate trenches 20 and a plurality of termination trenches 30 are formed is prepared (see FIG. 4).
  • the inner surface of each gate trench 20, the inner surfaces of the termination trenches 30a to 30j, and the upper surface of the semiconductor substrate 10 that is, the upper surface of the partition wall 28 between the gate trench 20 and the termination trench 30a
  • the 1st insulating layer 232 is deposited on the upper surface of the partition between each termination
  • the first insulating layer 232 is formed to a thickness that covers the inner surface of each gate trench 20, the inner surface of each termination trench 30, and the upper surface of the semiconductor substrate 10.
  • the first insulating layer 232 is not formed to a thickness that fills each trench.
  • the first insulating layer 232 is formed by performing CVD using TEOS as a raw material.
  • the first insulating layer 232 When the first insulating layer 232 is formed, CVD is performed under a low pressure. By performing CVD under a low pressure, the deposition rate (that is, the deposition rate) is decreased, and the first insulating layer 232 that is a dense insulating layer can be formed. Note that when CVD is performed under a low pressure, the embedding property of the first insulating layer 232 is not very good. However, since the first insulating layer 232 is formed thin enough to cover each surface, the embedding property is not a problem.
  • the first insulating layer 232 can be preferably grown.
  • a second insulating layer 234 is deposited on the upper surface of the formed first insulating layer 232.
  • the second insulating layer 234 fills the gate trenches 20 and the termination trenches 30a to 30j and is also laminated on the upper surface of the semiconductor substrate 10.
  • the second insulating layer 234 is formed by performing CVD using TEOS as a raw material. However, when the second insulating layer 234 is formed, CVD is performed under a pressure higher than that in the case of forming the first insulating layer 232.
  • the deposition rate can be increased and the second insulating layer 234 which is a sparse insulating layer can be formed.
  • the second insulating layer 234, which is a sparse insulating layer, is excellent in embedding properties in the trench, so that formation of voids in the trench can be suppressed. Therefore, the second insulating layer 234 can be preferably formed without forming a void in the trench.
  • a third insulating layer 236 is deposited on the upper surface of the formed second insulating layer 234.
  • the third insulating layer 236 is formed by performing CVD using TEOS as a raw material, similarly to the first insulating layer 232 and the second insulating layer 234.
  • CVD is performed under a lower pressure than when the second insulating layer 234 is formed. Accordingly, the third insulating layer 236 that is a dense insulating layer can be formed on the upper surface of the second insulating layer 234.
  • CVD under a low pressure the embedding property of the insulating material is poor, but since the third insulating layer 236 is formed on a flat surface, the embedding property is not a problem.
  • the third insulating layer 236 above the gate trench 20 is removed by etch back.
  • part of the first and second insulating layers 232 and 234 in the gate trench 20 is also removed.
  • a part of the insulating layers 232, 234 and 236 on the upper surface of the partition wall 28 between the gate trench 20 and the termination trench 30a is also removed.
  • Etch back is performed by forming a protective film above the termination trenches 30a to 30j and then performing dry etching. As a result, a part of the first insulating layer 232a and a part of the second insulating layer 234a remain in the gate trench 20.
  • the first insulating layer 232b, the second insulating layer 234x, and the third insulating layer 236x remain inside and above the termination trenches 30a to 30j.
  • the upper surface shape of the second insulating layer 234a remaining in the gate trench 20 becomes flat.
  • the second insulating layer 234a in the gate trench 20 can exhibit suitable insulating performance.
  • the second insulating layer 234x and a part of the third insulating layer 236x are dry-etched to form the recesses 250a and 250b.
  • the dry etching is performed by forming a protective film having an opening at a position where the recesses 250a and 250b are formed above the semiconductor substrate 10.
  • the recesses 250a and 250b are formed so that the lower end penetrates the second insulating layer 234x and the third insulating layer 236x and reaches the first insulating layer 232b.
  • the recess 250a, the second insulating layer 234b and the third insulating layer 236b, and the second insulating layer 234c and the third insulating layer 236c are separated from each other.
  • the recess 250b the second insulating layer 234c and the third insulating layer 236c, and the second insulating layer 234d and the third insulating layer 236d are separated from each other.
  • the first insulating layers 232a and 232b, the second insulating layers 234a to 234d, and the third insulating layers 236b to 236d formed by CVD are densified and stabilized.
  • Each insulating layer shrinks during the heat treatment.
  • the first insulating layers 232a and 232b and the third insulating layers 236b to 236d which are dense insulating layers are less likely to shrink than the second insulating layers 234a to 234d which are sparse insulating layers.
  • the insulating layer (specifically, the second insulating layer and the third insulating layer) formed on the upper surface of the semiconductor substrate 10 is divided into three portions by the recesses 250a and 250b. Since the total amount of the insulating layer per divided portion is reduced, the influence of shrinkage is reduced. Therefore, it is suppressed that a high stress arises in an insulating layer. As a result, deterioration of the first insulating layers 232a and 232b, the second insulating layers 234a to 234d, and the third insulating layers 236b to 236d, specifically, for example, occurrence of cracks can be suppressed.
  • the refractive indexes of the first insulating layers 232a and 232b and the third insulating layers 236b to 236d are larger than those of the second insulating layers 234a to 234d.
  • the thermal oxidation process also serves as a sacrificial oxide film formation process on the inner wall surface of the gate trench 20. Therefore, a sacrificial oxide film is formed on the inner wall surface of the gate trench 20 by this thermal oxidation treatment. Thereafter, the oxide film formed on the inner wall surface of the gate trench 20 is removed by wet etching. Thereby, the damage layer by dry etching is removed.
  • a gate insulating film 222 is formed by CVD or the like.
  • a gate electrode 224 is formed in the trench gate 20 by depositing polysilicon in a space secured by etch back. At this time, part of the gate electrode 224 extends to the upper surface of the gate insulating film 222 formed above the third insulating layer 236b.
  • an interlayer insulating film 240 is formed on the upper surface of the semiconductor substrate 10 (see FIG. 9).
  • the interlayer insulating film 240 is formed by depositing BPSG by CVD.
  • the contents of phosphorus and boron per unit volume in the interlayer insulating film 240 formed by BPSG are the same as the amounts of phosphorus and boron per unit volume in the first and second insulating layers 232a and 234a that are TEOS films. More than content.
  • the interlayer insulating film 240 is formed on the upper surface of the gate electrode 224 and the upper surface of the gate insulating film 222 in a range where the gate electrode 224 is not formed.
  • a contact hole 242 is formed in a portion of the interlayer insulating film 240 formed on the upper surface of the gate electrode 224 (see FIG. 9).
  • a metal gate wiring 244 is formed on the upper surface of the interlayer insulating film 240. The gate wiring 244 passes through the contact hole 242 and is electrically connected to the gate electrode 224.
  • the drain region 14 is formed on the back surface of the semiconductor substrate 10.
  • the drain region 14 is formed by performing laser annealing after implanting impurities into the back surface of the semiconductor substrate 10.
  • the drain electrode 18 is formed on the entire back surface of the semiconductor substrate 10.
  • the drain electrode 18 can be formed by sputtering, for example.
  • the semiconductor device 200 of FIG. 9 is completed by performing the above steps.
  • the insulating layer (specifically, the second insulating layer and the third insulating layer) formed on the upper surface of the semiconductor substrate 10 in the termination region 120 includes the recess 250a, It is divided into three parts by 250b. Since the total amount of the insulating layer per divided part is reduced, the influence of shrinkage of the insulating material in the manufacturing process is reduced. Therefore, excessive stress is suppressed from being generated in the insulating material during the manufacturing process of the semiconductor device. As a result, the occurrence of cracks in the first insulating layers 232a and 232b, the second insulating layers 234a to 234d, and the third insulating layers 236b to 236d can be suppressed.
  • the refractive indexes of the first insulating layers 232a and 232b and the third insulating layers 236b to 236d are larger than the refractive indexes of the second insulating layers 234a to 234d.
  • the first insulating layers 232a and 232b and the third insulating layers 236b to 236d are unlikely to shrink during the manufacturing process of the semiconductor device 200.
  • the second insulating layers 234 a to 234 d tend to shrink during the manufacturing process of the semiconductor device 200.
  • the shrinkage of the insulating material in the manufacturing process of the semiconductor device 200 is performed. It is possible to prevent an excessive stress caused by. Therefore, in the manufacturing process of the semiconductor device 200, cracks are unlikely to occur in the insulating layer in the trench.
  • the first insulating layers 232a and 232b are not so well embedded in the manufacturing process of the semiconductor device 200, but the first insulating layers 232a and 232b are formed so as to cover the inner surface of the trench.
  • the embedding property of the insulating material is not a problem.
  • the second insulating layers 234a to 234b are formed on the surfaces of the first insulating layers 232a and 232b, the second insulating layers 234a to 234b are preferably formed because the embedding property of the insulating material is good. be able to. Therefore, in the manufacturing process of the semiconductor device 200, voids are unlikely to occur in the insulating layer in the trench. That is, in the semiconductor device 200, voids and cracks due to voids are unlikely to occur in the insulating layer during the manufacturing process.
  • the semiconductor device 200 of the present embodiment includes third insulating layers 236b to 236d on the upper surfaces of the second insulating layers 234b to 234d. Since a thick insulating layer can be formed below the gate wiring 44, the semiconductor device 200 can have a high breakdown voltage.
  • the first insulating layer 232 that is a dense insulating layer, the second insulating layer 234 that is a sparse insulating layer, and the third insulating layer 236 that is a dense insulating layer. are deposited in this order (see FIGS. 11 to 13), and recesses 250a and 250b are formed (see FIG. 15). Since the semiconductor device 200 is manufactured by such a process, according to the manufacturing method of the present embodiment, the semiconductor device 200 having the above advantages can be suitably formed.
  • the first insulating layers 232a and 232b, the second insulating layers 234a to 234d, and the third insulating layers 236b to 236d are examples of the “first layer”.
  • the interlayer insulating film 240 is an example of a “second layer”.
  • the third insulating layers 236b to 236d are formed on the upper surfaces of the second insulating layers 234b to 234d.
  • the third insulating layers 236b to 236d may be omitted in the semiconductor device 200 of the second embodiment.
  • the gate insulating film 222 may be formed on the upper surfaces of the second insulating layers 234b to 234d.
  • Mode 2 In the first embodiment, as shown in FIG. 2, no buried insulating layer is formed on the upper surface of the semiconductor substrate 10 in the range where the termination trenches 30h, 30i, 30j are formed. .
  • the present invention is not limited to this, and a part of the buried insulating layer may also be formed on the upper surface of the semiconductor substrate 10 in a range where the termination trenches 30h, 30i, and 30j are formed.
  • the buried insulating layer above the termination trenches 30h, 30i, and 30j is preferably thinner than the buried insulating layer above the termination trenches 30a to 30g.
  • the second insulating layer 234 or the third insulating layer 236 may be thinly disposed below the recesses 250a and 250.
  • the semiconductor substrate 10 is formed of SiC.
  • the semiconductor substrate 10 may be made of Si.
  • the semiconductor devices 100 and 200 are power MOSFETs.
  • the semiconductor devices 100 and 200 may be arbitrary semiconductor devices as long as they are trench gate type semiconductor devices. it can.
  • the semiconductor devices 100 and 200 may be IGBTs.

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Abstract

　終端領域の絶縁層が劣化することを抑制することができる技術を開示する。半導体装置１００は、素子領域１１０と、素子領域１１０を取り囲む終端領域１２０が形成されている半導体基板１０を有する。素子領域１１０は、ゲートトレンチ２０と、ゲートトレンチ２０の内面を覆うゲート絶縁膜２２と、ゲート絶縁膜２２の内側に配置されているゲート電極２４と、を有している。終端領域１２０は、素子領域１１０の周囲に形成されている複数の終端トレンチ３０ａ～３０ｊと、複数の終端トレンチ３０ａ～３０ｊのそれぞれの内側に配置されている埋込絶縁層３２ｂ～３２ｅを有している。埋込絶縁層３２ｂは、半導体基板１０の上面にも形成されている。半導体基板１０の上面には層間絶縁膜４０が形成されている。ゲート配線４４は、埋込絶縁層３２ｂの上方に形成されており、埋込絶縁層３２ｃ～３２ｅの上方には形成されていない。

Description

半導体装置
　本出願は、２０１３年１２月２５日に出願された日本特許出願特願２０１３－２６７７８６の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書で開示する技術は、半導体装置に関する。
　日本特許第４７３５２３５号公報（以下、特許文献１という）には、素子領域と、素子領域の外側に配置された終端領域とが形成されている半導体基板を有する半導体装置が開示されている。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極とを有している。終端領域は、終端トレンチと、終端トレンチの内部を充填するとともに、半導体基板の上面を覆う終端絶縁層とを有している。終端絶縁層の上面には、ゲート電極と電気的に接続するゲート配線が配置されている。
　終端絶縁層は、絶縁材料を堆積させ、その後熱処理を行うことによって形成される。特許文献１の技術のように、終端絶縁層を、終端領域の半導体基板の上面全域に均一に堆積させると、その後の熱処理温度が高い場合に絶縁材料が収縮し、劣化が生じやすくなる。
　本明細書では、終端領域の絶縁層が劣化することを抑制することができる半導体装置及びその製造方法を開示する。
　本明細書で開示する一つの半導体装置は、素子領域と、素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置である。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に配置されているゲート電極と、を有している。終端領域は、素子領域の周囲に形成されている複数の終端トレンチと、複数の終端トレンチのそれぞれの内側に配置されているトレンチ内絶縁層と、終端領域内の半導体基板の上面に配置されている上面絶縁層と、を有している。上面絶縁層は、第１部分と、第１部分よりも厚みが薄く、第１部分よりも素子領域から離れた位置に配置されている第２部分を有している。ゲート配線は、第１部分の上面に配置されており、第２部分の上面に配置されていない。
　上記の半導体装置では、上面絶縁層は、第１部分と、第１部分よりも厚みが薄く、第１部分よりも素子領域から離れた位置に配置されている第２部分を有している。ゲート配線は、第１部分の上面に配置されており、第２部分の上面に配置されていない。即ち、ゲート配線が配置されていない第２部分を第１部分よりも薄く形成したことで、均一の厚みを有する上面絶縁層を終端領域の全域に形成する場合に比べて、上面絶縁層に用いる絶縁材料の総量を少なくすることができる。絶縁材料の総量を少なくすることにより、半導体装置を製造過程での絶縁材料の収縮量を小さく抑えることができる。これにより、半導体装置の製造過程で絶縁材料に過大な応力が生じることが防止される。従って、絶縁層が劣化することを抑制することができる。
　上面絶縁層は、第１層と、リンとボロンの単位体積当たりの含有量が第１層よりも多く、第１層の上面に配置されている第２層を有していてもよい。第１領域内の上面絶縁層が、第１層と第２層を有していてもよい。第１領域よりも素子領域から離れた位置の第２領域内の上面絶縁層が、第２層と第１領域内の第１層よりも薄い第１層を有している、または、第２層を有しており第１層を有していなくてもよい。ゲート配線は、第１領域内の上面絶縁層の上面に配置されており、第２領域内の上面絶縁層の上面に配置されていなくてもよい。
　この構成によると、ゲート配線が配置される第１領域内の第１層を厚く形成することができる。従って、第２領域よりも厚い第１領域を適切に形成することができる。
　本明細書で開示する一つの半導体装置の製造方法は、絶縁層を、複数のトレンチを有する半導体基板の各トレンチ内と、半導体基板の上面に形成する工程と、複数のトレンチのうちの一部のトレンチが形成されている領域の半導体基板の上面に形成されている絶縁層をエッチバックする工程と、エッチバックをしなかった絶縁層の上面に、エッチバックした領域に対して非接触となるように、ゲート配線を形成する工程、を有する。
　上記の製造方法によると、エッチバックをしなかった領域に厚い絶縁層を形成し、その上面にゲート配線が配置された半導体装置を形成することができる。即ち、ゲート配線が配置されていない領域の絶縁層を薄く形成することで、絶縁層を形成する絶縁材料の総量を少なくすることができる。絶縁材料の総量を少なくすることにより、半導体装置の製造過程における絶縁層の収縮量を小さく抑えることができる。これにより、半導体装置の製造過程で絶縁材料の収縮による過大な応力が生じることが防止されることにより、絶縁層が劣化することを抑制することができる。
　本明細書で開示するもう一つの半導体装置は、素子領域と、素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置である。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に配置されているゲート電極と、を有している。終端領域は、素子領域の周囲に形成されている複数の終端トレンチと、複数の終端トレンチのそれぞれの内側、及び、半導体基板の上面に形成されている絶縁層を有している。絶縁層は、第１層と、リンとボロンの単位体積当たりの含有量が第１層よりも多く、第１層の上面に配置されている第２層を有している。第１層の上面に、複数の凹部が形成されている。各凹部は、隣り合う終端トレンチの間の隔壁に沿って延設されている。隣り合う凹部の間隔は、隣り合う終端トレンチの間隔よりも長い。各凹部内に、第２層が充填されている。絶縁層の上面に、ゲート配線が配置されている。
　上記の半導体装置では、第１層に凹部が形成されている。凹部では第１層の厚みが薄いため、第１層に応力が生じ難い。したがって、第１層が収縮等することによって第１層に応力が生じたとしても、凹部によって応力が緩和されるため、第１層に過大な応力が生じることが防止されることにより、絶縁層が劣化することを抑制することができる。
　第１層が、複数の終端トレンチのそれぞれの内面を覆う第１の絶縁層と、第１の絶縁層で覆われた複数の終端トレンチの内側に充填されている第２の絶縁層を有していてもよい。第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きくてもよい。
　上記の半導体装置では、第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きい。第１の絶縁層は、半導体装置の製造過程において収縮し難い。第２の絶縁層は、半導体装置の製造過程において収縮し易い。第１の絶縁層と第２の絶縁層が終端トレンチ内に配置されていることで、半導体装置の製造過程において絶縁材料に過大な応力が生じることが防止される。従って、この半導体装置の製造過程では、終端トレンチ内の絶縁層が劣化することを抑制することができる。また、第１の絶縁層は半導体装置の製造過程において埋め込み性があまり良くないが、第１の絶縁層は終端トレンチの内面を覆うように形成されるため、第１の絶縁層の形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層の表面に第２の絶縁層を形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層を形成することができる。従って、この半導体装置の製造過程では、終端トレンチ内の絶縁層にボイドが発生し難い。
　凹部に対応する隔壁上に、第１の絶縁層と第２層が積層されており、第２の絶縁層が積層されていなくてもよい。凹部に対応しない隔壁上に、第１の絶縁層と、第２の絶縁層と、第２層が積層されていてもよい。
　この構成によると、半導体装置の製造過程で収縮し易い第２の絶縁層が凹部において不連続となるため、第２の絶縁層に生じる応力を緩和することができる。これによって、絶縁層の劣化をより適切に抑制することができる。
　第１層は、第２の絶縁層の上面に形成されている第３の絶縁層を有していてもよい。第３の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きくてもよい。
　屈折率が大きい第３の絶縁層は、半導体装置の製造過程において収縮し難い。この構成によると、半導体基板の上面の第１層（即ち、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層）が劣化することを抑制することができる。また、半導体基板の上面に厚い第１層を形成することができるため、半導体装置を高耐圧化することもできる。
第１実施例及び第２実施例の半導体装置の平面図。 第１実施例の半導体装置のＩＩ－ＩＩ断面図。 第１実施例の半導体装置のＩＩＩ－ＩＩＩ断面図。 第１実施例の半導体装置の製造方法を模式的に示す断面図（１）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（２）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（３）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（４）。 第１実施例の半導体装置の製造方法を模式的に示す断面図（５）。 第２実施例の半導体装置のＩＩ－ＩＩ断面図。 第２実施例の半導体装置のＩＩＩ－ＩＩＩ断面図。 第２実施例の半導体装置の製造方法を模式的に示す断面図（１）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（２）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（３）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（４）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（５）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（６）。 第２実施例の半導体装置の製造方法を模式的に示す断面図（７）。
（第１実施例）
（半導体装置１００の構造）
　図１に示すように、本実施例の半導体装置１００は、半導体基板１０中に、電流が流れる素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置１００は、パワーＭＯＳＦＥＴである。
　図１に示すように、素子領域１１０には、複数本のゲートトレンチ２０が平行に形成されている。終端領域１２０には、素子領域１１０の外側を囲む複数本の終端トレンチ３０が形成されている。各終端トレンチ３０は、素子領域１１０の外側を一巡している。なお、図１では、理解の容易のために、半導体基板１０の上面に形成されている各種絶縁層、電極、配線等の図示を省略している。
　図２、図３を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図２に示すように、素子領域１１０の半導体基板１０の中には、ｎ型のドリフト領域１２が形成されている。また、図３に示すように、半導体基板１０の表面に臨む範囲には、ｎ＋型のソース領域１１が形成されている。また、ソース領域１１の下方であって、ドリフト領域１２の上方には、ｐ型のボディ領域１３が形成されている。半導体基板１０の裏面に臨む範囲には、ｎ＋型のドレイン領域１４が形成されている。ソース領域１１の上面は、ソース電極１５に対してオーミック接続している。ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
　また、上記の通り、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の内側の下部には、埋込絶縁層３２ａが形成されている。埋込絶縁層３２ａの上方、及び、ゲートトレンチ２０の内側面には、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２４が形成されている。ゲート電極２４の上面には、層間絶縁膜４０が形成される。層間絶縁膜４０により、ゲート電極２４は、ソース電極１５から電気的に絶縁されている。層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、埋込絶縁層３２における単位体積当たりのリンとボロンの含有量よりも多い。
　図２に示すように、終端領域１２０の半導体基板１０の中にも、ｎ型のドリフト領域１２、及び、ｎ＋型のドレイン領域１４が形成されている。終端領域１２０内のドリフト領域１２及びドレイン領域１４は、素子領域１１０内のドリフト領域１２及びドレイン領域１４と連続している。終端領域１２０でも、ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
　終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０ａ～３０ｊが形成されている。各終端トレンチ３０ａ～３０ｊは、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。各終端トレンチ３０ａ～３０ｊの下端部には、ｐ型のフローティング領域３６が形成されている。本明細書では、図２に示す複数の終端トレンチ３０ａ～３０ｊのことを「終端トレンチ３０」と総称する場合がある。
　複数の終端トレンチ３０ａ～３０ｊのうち、素子領域１１０に近い終端トレンチ３０ａ～３０ｇの内側には、埋込絶縁層３２ｂが形成されている。埋込絶縁層３２ｂは、終端領域１２０内の半導体基板１０の上面にも積層されている。終端領域１２０内の埋込絶縁層３２ｂは、素子領域１１０内の埋込絶縁層３２ａと同様の特性を有する絶縁層である。
　複数の終端トレンチ３０ａ～３０ｊのうち、終端トレンチ３０ａ～３０ｇよりも素子領域１１０から離れた位置に設けられている終端トレンチ３０ｈ、３０ｉ、３０ｊのそれぞれの内側には、埋込絶縁層３２ｃ、３２ｄ、３２ｅが形成されている。埋込絶縁層３２ｃ、３２ｄ、３２ｅは、半導体基板１０の上面には形成されていない。埋込絶縁層３２ｃ、３２ｄ、３２ｅの上面は、終端トレンチ３０ｈ、３０ｉ、３０ｊ内に位置している。即ち、埋込絶縁層３２ｃ、３２ｄ、３２ｅは、互いに連続していない。また、埋込絶縁層３２ｃは、埋込絶縁層３２ｂとも連続していない。なお、埋込絶縁層３２ｃ、３２ｄ、３２ｅも、素子領域１１０内の埋込絶縁層３２ａと同様の特性を有する絶縁層である。
　埋込絶縁層３２ｂ、３２ｃ、３２ｄ、３２ｅの上面には、ゲート絶縁膜２２が形成されている。終端領域１２０のゲート絶縁膜２２は、素子領域１１０のゲート絶縁膜２２と連続している。ゲート絶縁膜２２は、終端トレンチ３０ｇと３０ｈの間の隔壁の上面、終端トレンチ３０ｈと３０ｉの間の隔壁の上面、及び、終端トレンチ３０ｉと３０ｊの間の隔壁の上面にも形成されている。
　終端領域１２０のゲート絶縁膜２２のうち、埋込絶縁層３２ｂの上面に形成されている部分の上面には、素子領域１１０内に形成されているゲート電極２４の一部が延伸されている。そのゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面には、層間絶縁膜４０が形成されている。終端領域１２０の層間絶縁膜４０は、素子領域１１０の層間絶縁膜４０と連続している。終端領域１２０の層間絶縁膜４０のうち、ゲート電極２４の上面に形成されている部分には、コンタクトホール４２が形成されている。終端領域１２０の層間絶縁膜４０の上面には、ゲート配線４４が形成されている。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続されている。
　本実施例の半導体装置１００では、ゲート配線４４は、埋込絶縁層３２ｂの上方に形成されており、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方には形成されていない。言い換えると、本実施例の半導体装置１００では、ゲート配線４４は、半導体基板１０の上面に埋込絶縁層３２ｂと層間絶縁膜４０が形成されている部分（即ち、厚い絶縁層が形成されている部分）の上面に形成されており、半導体基板１０の上面に層間絶縁膜４０しか形成されていない部分（即ち、薄い絶縁層が形成されている部分。終端トレンチ３０ｈ～３０ｊの上方）には形成されていない。
（製造方法）
　次いで、本実施例の半導体装置１００の製造方法を説明する。まず、図４に示すように、複数のゲートトレンチ２０と、複数の終端トレンチ３０ａ～３０ｊとが形成された半導体基板１０を準備する。本実施例では、半導体基板１０はＳｉＣによって形成されている。なお、図４では、ゲートトレンチ２０は１本のみを図示している。図４の時点で、各ゲートトレンチ２０の下端部には、フローティング領域２６が形成されている。また、各終端トレンチ３０ａ～３０ｊの下端部には、フローティング領域３６が形成されている。また、この時点で、半導体基板１０には、ドリフト領域１２、ボディ領域１３、及び、ソース領域１１が形成されている。
　次いで、図５に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０ａ～３０ｊ、及び、半導体基板１０の上面（即ち、ゲートトレンチ２０と終端トレンチ３０ａの間の隔壁２８の上面、及び、各終端トレンチ３０間の隔壁の上面）に、埋込絶縁層３２を堆積させる。埋込絶縁層３２は、各トレンチを充填するとともに、半導体基板１０の上面にも積層される。埋込絶縁層３２は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするＣＶＤ（Chemical Vapor Deposition）を行うことによって形成される。
　次いで、図６に示すように、エッチバックによって、ゲートトレンチ２０内の埋込絶縁層３２の一部を除去する。それとともに、ゲートトレンチ２０と終端トレンチ３０ａとの間の隔壁の上面の埋込絶縁層３２の一部も除去する。さらに、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層３２も除去する。エッチバックは、終端トレンチ３０ａ～３０ｇの上方に保護膜を形成した上でドライエッチングを行うことによって行う。このエッチバックにより、図５で形成された埋込絶縁層３２が複数の部分に分断される。即ち、ゲートトレンチ２０内では、下部付近に一部の埋込絶縁層３２ａが残存する。また、終端トレンチ３０ａ～３０ｇの内側、及び、終端トレンチ３０ａ～３０ｇの上方には、埋込絶縁層３２ｂが形成される。また、終端トレンチ３０ｈ、３０ｉ、３０ｊのそれぞれの内側には、埋込絶縁層３２ｃ、３２ｄ、３２ｅが形成される。埋込絶縁層３２ｃ、３２ｄ、３２ｅは、半導体基板１０の上面には形成されておらず、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上面は、終端トレンチ３０ｈ、３０ｉ、３０ｊ内に位置している。即ち、埋込絶縁層３２ｃ、３２ｄ、３２ｅは、互いに連続していない。また、埋込絶縁層３２ｃは、埋込絶縁層３２ｂとも連続していない。
　次いで、半導体基板１０に対して熱酸化処理を行う。これにより、ＣＶＤによって形成された埋込絶縁層３２ａ～３２ｅが緻密化し、安定化する。熱処理中に、各埋込絶縁層は収縮する。上記の通り、複数の終端トレンチ３０ａ～３０ｊの内側及び上方の埋込絶縁層３２ｂ～３２ｅは、互いに連続していない。そのため、各埋込絶縁層３２ｂ～３２ｅの絶縁材料の総量が少なく、熱処理時の収縮量を小さく抑えることができる。そのため、各埋込絶縁層に高い応力が生じることが抑制される。その結果、埋込絶縁層３２ｂ～３２ｅが劣化すること、具体的には例えばクラックが生じることを抑制することができる。また、この熱酸化処理は、ゲートトレンチ２０の内壁面への犠牲酸化膜の形成処理も兼ねている。そのため、この熱酸化処理により、ゲートトレンチ２０の内壁面には犠牲酸化膜が形成される。その後、ゲートトレンチ２０の内壁面に形成された酸化膜をウェットエッチングによって除去する。これにより、ドライエッチングによるダメージ層が除去される。
　次いで、図７に示すように、ＣＶＤ等によってゲート絶縁膜２２を形成する。
　次いで、図８に示すように、エッチバックによって確保されたトレンチゲート２０内のスペースにポリシリコンを堆積させることにより、トレンチゲート２０内にゲート電極２４を形成する。この際、ゲート電極２４の一部は、終端トレンチ３０ａ～３０ｄの上方に形成されたゲート絶縁膜２２の上面まで伸びる。
　その後、半導体基板１０の上面に層間絶縁膜４０を形成する（図２参照）。層間絶縁膜４０は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）をＣＶＤで堆積させることによって形成される。上記の通り、ＢＰＳＧにより形成される層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、ＴＥＯＳ膜である埋込絶縁層３２ａ～３２ｅにおける単位体積当たりのリンとボロンの含有量よりも多い。この結果、ゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面に、層間絶縁膜４０が形成される。
　その後、層間絶縁膜４０のうちゲート電極２４の上面に形成されている部分に、コンタクトホール４２を形成する（図２参照）。次いで、層間絶縁膜４０の上面に金属製のゲート配線４４を形成する。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続される。これにより、埋込絶縁層３２ｂの上方にゲート配線４４が形成される。埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方にはゲート配線４４は形成されない。言い換えると、エッチバックをしなかった領域（即ち、終端トレンチ３０ａ～３０ｇが形成されている領域）の埋込絶縁層３２ｂの上方に、エッチバックをした領域（即ち、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている領域）に対して非接触となるように、ゲート配線４４が形成される。
　さらにその後、半導体基板１０の裏面にドレイン領域１４を形成する。ドレイン領域１４は、半導体基板１０の裏面に不純物を注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面にドレイン電極１８を形成する。ドレイン電極１８は、例えば、スパッタリングによって形成することができる。
　以上の各工程を行うことにより、図２の半導体装置１００が完成する。
　本実施例の半導体装置１００では、複数の終端トレンチ３０ａ～３０ｊの内側及び上方の埋込絶縁層３２ｂ～３２ｅは、互いに連続していない。埋込絶縁層３２ｂ～３２ｅのそれぞれの絶縁材料の総量が少ないため、熱処理時の収縮量を小さく抑えることができる。そのため、各埋込絶縁層に高い応力が生じることが抑制される。その結果、埋込絶縁層３２ｂ～３２ｅが劣化すること、具体的には例えばクラックが生じることを抑制することができる。
　図２に示すように、本実施例の半導体装置１００では、ゲート配線４４は、埋込絶縁層３２ｂの上方に形成されており、埋込絶縁層３２ｃ、３２ｄ、３２ｅの上方には形成されていない。即ち、本実施例の半導体装置１００では、ゲート配線４４は、半導体基板１０の上面に埋込絶縁層３２ｂと層間絶縁膜４０が形成されている部分（即ち、厚い絶縁層が形成されている部分）の上面に形成されており、半導体基板１０の上面に層間絶縁膜４０しか形成されていない部分（即ち、薄い絶縁層が形成されている部分。終端トレンチ３０ｈ～３０ｊの上方）には形成されていない。厚い絶縁層が形成されている部分にゲート配線を配置しているため、半導体装置１００の耐圧を十分確保することができる。
　また、本実施例の製造方法では、エッチバックにより、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層３２を除去する。その後、エッチバックをしなかった領域（即ち、終端トレンチ３０ａ～３０ｇが形成されている領域）の埋込絶縁層３２ｂの上方に、エッチバックをした領域（即ち、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている領域）に対して非接触となるように、ゲート配線４４を形成する。そのため、上記の特性を備える半導体装置１００を適切に形成することができる。
　本実施例と請求の範囲の記載の対応関係を説明しておく。埋込絶縁層３２ｂのうち終端トレンチ３０ａ～３０ｇの内側に配置されている部分、及び、埋込絶縁層３２ｃ、３２ｄ、３２ｅが「トレンチ内絶縁層」の一例である。埋込絶縁層３２ｂのうち半導体基板１０の上面に配置されている部分、及び、層間絶縁膜４０が「上面絶縁層」の一例である。終端トレンチ３０ｅ～３０ｇの上方に形成されている埋込絶縁層３２ｂ及び層間絶縁膜４０が「第１部分」の一例である。終端トレンチ３０ｈ～３０ｊの上方に形成されている層間絶縁膜４０が「第２部分」の一例である。埋込絶縁層３２ｂのうち半導体基板１０の上面に配置されている部分が「第１層」の一例である。層間絶縁膜４０が「第２層」の一例である。終端トレンチ３０ｅ～３０ｇが形成されている領域が「第１領域」の一例である。終端トレンチ３０ｈ～３０ｊが形成されている領域が「第２領域」の一例である。
（第２実施例）
（半導体装置２００の構造）
　続いて、図１、図９～図１７を参照して、第２実施例の半導体装置２００について説明する。図１に示すように、本実施例の半導体装置２００も、半導体装置１００と同様に、半導体基板１０中に素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置２００も、パワーＭＯＳＦＥＴである。
　図９、図１０を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図９、図１０では、第１実施例の半導体装置１００（図２参照）と共通する要素については同じ符号を用いて示し、詳しい説明を省略する。
　図１に示すように、本実施例でも、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。図１０に示すように、ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の下端部付近の内側には、第１の絶縁層２３２ａが形成されている。第１の絶縁層２３２ａの上方には、第２の絶縁層２３４ａが形成されている。第１の絶縁層２３２ａの屈折率は、第２の絶縁層２３４ａの屈折率よりも大きい。第２の絶縁層２３４ａの上方、及び、ゲートトレンチ２０の内側面には、ゲート絶縁膜２２２が形成されている。ゲート絶縁膜２２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２２４が形成されている。ゲート電極２２４の上面には、層間絶縁膜２４０が形成される。層間絶縁膜２４０により、ゲート電極２２４は、ソース電極１５と電気的に絶縁されている。層間絶縁膜２４０における単位体積当たりのリンとボロンの含有量は、第１及び第２の絶縁層２３２ａ、２３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。
　図９に示すように、終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０ａ～３０ｊが形成されている。各終端トレンチ３０ａ～３０ｊは、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。各終端トレンチ３０ａ～３０ｊの下端部には、ｐ型のフローティング領域３６が形成されている。
　終端トレンチ３０ａ～３０ｊの内側には、第１の絶縁層２３２ｂが形成されている。第１の絶縁層２３２ｂは、各終端トレンチ３０ａ～３０ｊ間の隔壁の上面部分にも形成されている。
　終端トレンチ３０ａ～３０ｅ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｂが形成されている。第２の絶縁層２３４ｂは、終端トレンチ３０ａ～３０ｅ内に充填されている。また、第２の絶縁層２３４ｂは、終端トレンチ３０ａ～３０ｅが形成されている範囲の半導体基板１０の上面（即ち、各終端トレンチ間の隔壁の上面）にも積層されている。第１の絶縁層２３２ｂ及び第２の絶縁層２３４ｂは、それぞれ、素子領域１１０内の第１の絶縁層２３２ａ及び第２の絶縁層２３４ａと同様の特性を有する絶縁層である。即ち、第１の絶縁層２３２ｂの屈折率は、第２の絶縁層２３４ｂの屈折率よりも大きい。第２の絶縁層２３４ｂの上面には、第３の絶縁層２３６ｂが形成されている。第３の絶縁層２３６ｂの屈折率は、第２の絶縁層２３４ａの屈折率よりも大きい。なお、第３の絶縁層２３６ｂの屈折率と、第１の絶縁層２３２ｂの屈折率は、どちらが大きくてもよいし、等しくてもよい。
　同様に、終端トレンチ３０ｆ～３０ｉ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｃが形成されている。また、第２の絶縁層２３４ｃは、終端トレンチ３０ｆ～３０ｉ内に充填されている。また、第２の絶縁層２３４ｃは、終端トレンチ３０ｆ～３０ｉが形成されている範囲の半導体基板１０の上面にも積層されている。第２の絶縁層２３４ｃの上面には、第３の絶縁層２３６ｃが形成されている。第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃは、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと同様の特性を有する。
　同様に、終端トレンチ３０ｊ内の第１の絶縁層２３２ｂの内側には、第２の絶縁層２３４ｄが形成されている。また、第２の絶縁層２３４ｄは、終端トレンチ３０ｊ内に充填されている。また、第２の絶縁層２３４ｄは、終端トレンチ３０ｊが形成されている範囲の半導体基板１０の上面にも積層されている。第２の絶縁層２３４ｄの上面には、第３の絶縁層２３６ｄが形成されている。第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄも、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと同様の特性を有する。
　第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃとは、凹部２５０ａによって区画されている。凹部２５０ａ内には、ゲート絶縁膜２２２の一部と、層間絶縁膜２４０の一部が充填されている。凹部２５０ａは、終端トレンチ３０ｅ、３０ｆの間の隔壁の上方に形成されている。凹部２５０ａの下端部と、終端トレンチ３０ｅ、３０ｆの間の隔壁の上面との間には、第１の絶縁層２３２ｂが存在している。即ち、凹部２５０ａに対応する隔壁（即ち、終端トレンチ３０ｅ、３０ｆの間の隔壁）の上方には、第１の絶縁層２３２ｂと層間絶縁膜２４０が積層され、第２の絶縁層及び第３の絶縁層は積層されていない。一方、凹部２５０ａに対応しない隔壁（例えば、終端トレンチ３０ａ、３０ｂの間の隔壁）の上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｂ、第３の絶縁層２３６ｂが積層されている。
　同様に、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃと、第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄとは、凹部２５０ｂによって区画されている。凹部２５０ｂ内にも、ゲート絶縁膜２２２の一部と、層間絶縁膜２４０の一部が充填されている。凹部２５０ｂは、終端トレンチ３０ｉ、３０ｊの間の隔壁の上方に形成されている。凹部２５０ｂの下端部と、終端トレンチ３０ｉ、３０ｊの間の隔壁の上面との間には、第１の絶縁層２３２ｂが存在している。即ち、凹部２５０ｂに対応する隔壁（即ち、終端トレンチ３０ｉ、３０ｊの間の隔壁）の上方には、第１の絶縁層２３２ｂと層間絶縁膜２４０が積層され、第２の絶縁層及び第３の絶縁層は積層されていない。一方、凹部２５０ｂに対応しない隔壁（例えば、終端トレンチ３０ｆ、３０ｇの間の隔壁）の上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｃ、第３の絶縁層２３６ｃが積層されている。
　即ち、本実施例の半導体装置２００では、終端領域１２０内において、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。また、隣り合う２つの凹部２５０ａ、２５０ｂ同士の間隔は、隣り合う２本の終端トレンチ（例えば終端トレンチ３０ａ、３０ｂ）同士の間隔よりも長い。
　終端領域１２０における第３の絶縁層２３６ｂ、２３６ｃ、２３６ｄの上面、及び、凹部２５０ａ、２５０ｂの内面には、ゲート絶縁膜２２２が形成されている。終端領域１２０のゲート絶縁膜２２２は、素子領域１１０のゲート絶縁膜２２２と連続している。終端領域１２０のゲート絶縁膜２２２の上面の一部（具体的には、第３の絶縁層２３６ｂの上方）には、素子領域１１０内に形成されているゲート電極２２４の一部が延伸されている。
　ゲート電極２２４の上面、及び、ゲート電極２２４が形成されていない範囲のゲート絶縁膜２２２の上面には、層間絶縁膜２４０が形成されている。終端領域１２０の層間絶縁膜２４０は、素子領域１１０の層間絶縁膜２４０と連続している。上記の通り、層間絶縁膜２４０の一部は、凹部２５０ａ、２５０ｂ内に充填されている。終端領域１２０の層間絶縁膜２４０のうち、ゲート電極２２４の上面に形成されている部分には、コンタクトホール２４２が形成されている。終端領域１２０の層間絶縁膜２４０の上面には、ゲート配線２４４が形成されている。ゲート配線２４４は、コンタクトホール２４２を通過して、ゲート電極２２４と電気的に接続されている。
（製造方法）
　次いで、本実施例の半導体装置１００の製造方法を説明する。まず、複数のゲートトレンチ２０と、複数の終端トレンチ３０とが形成された半導体基板１０を準備する（図４参照）。
　次いで、図１１に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０ａ～３０ｊの内面、及び、半導体基板１０の上面（即ち、ゲートトレンチ２０と終端トレンチ３０ａの間の隔壁２８の上面、及び、各終端トレンチ３０間の隔壁の上面）に、第１の絶縁層２３２を堆積させる。この工程では、第１の絶縁層２３２は、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面を覆う程度の厚さに形成される。第１の絶縁層２３２は、各トレンチを充填する厚さには形成されない。第１の絶縁層２３２は、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。第１の絶縁層２３２を形成する際には、低い圧力の下でＣＶＤを実行する。低い圧力の下でＣＶＤを実行することにより、成膜レート（即ち、成膜速度）が遅くなり、密な絶縁層である第１の絶縁層２３２を形成することができる。なお、低い圧力の下でＣＶＤを実行すると、第１の絶縁層２３２の埋め込み性があまり良くない。しかしながら、第１の絶縁層２３２は、各表面を覆う程度に薄く形成されるので、埋め込み性は問題とならない。好適に第１の絶縁層２３２を成長させることができる。
　次いで、図１２に示すように、形成された第１の絶縁層２３２の上面に、第２の絶縁層２３４を堆積させる。この工程では、第２の絶縁層２３４は、各ゲートトレンチ２０及び各終端トレンチ３０ａ～３０ｊを充填するとともに、半導体基板１０の上面にも積層される。第２の絶縁層２３４は、第１の絶縁層２３２と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。ただし、第２の絶縁層２３４を形成する際には、第１の絶縁層２３２を形成する場合よりも高い圧力の下でＣＶＤを実行する。高い圧力の下でＣＶＤを実行することにより、成膜レートが早くなり、疎な絶縁層である第２の絶縁層２３４を形成することができる。疎な絶縁層である第２の絶縁層２３４は、トレンチへの埋め込み性に優れるため、トレンチ内にボイドが形成されることを抑制することができる。従って、トレンチ内にボイドが形成されることなく、好適に第２の絶縁層２３４を形成することができる。
　次いで、図１３に示すように、形成された第２の絶縁層２３４の上面に、第３の絶縁層２３６を堆積させる。第３の絶縁層２３６は、第１の絶縁層２３２及び第２の絶縁層２３４と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。第３の絶縁層２３６を形成する際には、第２の絶縁層２３４を形成する場合よりも低い圧力の下でＣＶＤを実行する。これにより、第２の絶縁層２３４の上面に、密な絶縁層である第３の絶縁層２３６を形成することができる。低い圧力の下でのＣＶＤでは絶縁材料の埋め込み性が悪いが、第３の絶縁層２３６は平坦な表面上に形成されるので、埋め込み性は問題とならない。
　次いで、図１４に示すように、エッチバックによって、ゲートトレンチ２０の上方の第３の絶縁層２３６を除去する。この際、ゲートトレンチ２０内の第１及び第２の絶縁層２３２、２３４の一部も併せて除去する。なお、ゲートトレンチ２０と終端トレンチ３０ａとの間の隔壁２８の上面の絶縁層２３２、２３４、２３６の一部も併せて除去する。エッチバックは、終端トレンチ３０ａ～３０ｊの上方に保護膜を形成した上でドライエッチングを行うことによって行う。これにより、ゲートトレンチ２０内には、一部の第１の絶縁層２３２ａ、及び、一部の第２の絶縁層２３４ａが残存する。また、終端トレンチ３０ａ～３０ｊの内側及び上方には、第１の絶縁層２３２ｂ、第２の絶縁層２３４ｘ、第３の絶縁層２３６ｘが残存する。上述の通り、第２の絶縁層２３４の形成時にボイドが形成され難いため、ゲートトレンチ２０内に残存する第２の絶縁層２３４ａの上面形状は平坦になる。この結果、ゲートトレンチ２０内に残存する第２の絶縁層２３４ａに凹部等が形成されないため、ゲートトレンチ２０内の第２の絶縁層２３４ａは好適な絶縁性能を発揮することができる。
　次いで、図１５に示すように、第２の絶縁層２３４ｘ及び第３の絶縁層２３６ｘの一部をドライエッチングし、凹部２５０ａ、２５０ｂを形成する。ドライエッチングは、凹部２５０ａ、２５０ｂを形成する位置を開口した保護膜を半導体基板１０の上方に形成して行う。凹部２５０ａ、２５０ｂは、下端部が、第２の絶縁層２３４ｘ及び第３の絶縁層２３６ｘを貫通し、第１の絶縁層２３２ｂに達する深さに形成する。凹部２５０ａが形成されることにより、第２の絶縁層２３４ｂ及び第３の絶縁層２３６ｂと、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃとが互いに分断される。また、凹部２５０ｂが形成されることにより、第２の絶縁層２３４ｃ及び第３の絶縁層２３６ｃと、第２の絶縁層２３４ｄ及び第３の絶縁層２３６ｄとが互いに分断される。
　次いで、半導体基板１０に対して熱酸化処理を行う。これにより、ＣＶＤによって形成された第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ～２３４ｄ、第３の絶縁層２３６ｂ～２３６ｄが緻密化し、安定化する。熱処理中に各絶縁層は収縮する。ここで、密な絶縁層である第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ～２３６ｄは、疎な絶縁層である第２の絶縁層２３４ａ～２３４ｄよりも収縮し難い。さらに、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。分断された一部分あたりの絶縁層の総量が少なくなるため、収縮による影響が小さくなる。そのため、絶縁層に高い応力が生じることが抑制される。その結果、第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ～２３４ｄ、第３の絶縁層２３６ｂ～２３６ｄが劣化すること、具体的には例えばクラックが生じることを抑制できる。このような熱処理によって緻密化した後においては、第１の絶縁層２３２ａ、２３２ｂ、及び、第３の絶縁層２３６ｂ～２３６ｄの屈折率は、第２の絶縁層２３４ａ～２３４ｄよりも大きい。また、この熱酸化処理は、ゲートトレンチ２０の内壁面への犠牲酸化膜の形成処理も兼ねている。そのため、この熱酸化処理により、ゲートトレンチ２０の内壁面には犠牲酸化膜が形成される。その後、ゲートトレンチ２０の内壁面に形成された酸化膜をウェットエッチングによって除去する。これにより、ドライエッチングによるダメージ層が除去される。
　次いで、図１６に示すように、ＣＶＤ等によってゲート絶縁膜２２２を形成する。
　次いで、図１７に示すように、エッチバックによって確保されたスペース内にポリシリコンを堆積させることにより、トレンチゲート２０内にゲート電極２２４を形成する。この際、ゲート電極２２４の一部は、第３の絶縁層２３６ｂの上方に形成されたゲート絶縁膜２２２の上面まで伸びる。
　その後、半導体基板１０の上面に層間絶縁膜２４０を形成する（図９参照）。層間絶縁膜２４０は、ＢＰＳＧをＣＶＤで堆積させることによって形成される。上記の通り、ＢＰＳＧにより形成される層間絶縁膜２４０における単位体積当たりのリンとボロンの含有量は、ＴＥＯＳ膜である第１及び第２の絶縁層２３２ａ、２３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。この結果、ゲート電極２２４の上面、及び、ゲート電極２２４が形成されていない範囲のゲート絶縁膜２２２の上面に、層間絶縁膜２４０が形成される。
　その後、層間絶縁膜２４０のうち、ゲート電極２２４の上面に形成されている部分に、コンタクトホール２４２を形成する（図９参照）。次いで、層間絶縁膜２４０の上面に金属製のゲート配線２４４を形成する。ゲート配線２４４は、コンタクトホール２４２を通過して、ゲート電極２２４と電気的に接続される。
　さらにその後、半導体基板１０の裏面にドレイン領域１４を形成する。ドレイン領域１４は、半導体基板１０の裏面に不純物を注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面にドレイン電極１８を形成する。ドレイン電極１８は、例えば、スパッタリングによって形成することができる。
　以上の各工程を行うことにより、図９の半導体装置２００が完成する。
　本実施例の半導体装置２００では、終端領域１２０内において、半導体基板１０の上面に形成されている絶縁層（具体的には、第２の絶縁層及び第３の絶縁層）は、凹部２５０ａ、２５０ｂによって、３つの部分に分断されている。分断された一部分あたりの絶縁層の総量が少なくなるため、製造過程における絶縁材料の収縮の影響が小さくなる。そのため、半導体装置の製造過程において、絶縁材料に過大な応力が生じることが抑制される。その結果、第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ～２３４ｄ、第３の絶縁層２３６ｂ～２３６ｄにクラックが生じることを抑制できる。
　本実施例の半導体装置２００では、第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ～２３６ｄの屈折率は、第２の絶縁層２３４ａ～２３４ｄの屈折率よりも大きい。上述の通り、第１の絶縁層２３２ａ、２３２ｂ及び第３の絶縁層２３６ｂ～２３６ｄは、半導体装置２００の製造過程において収縮し難い。第２の絶縁層２３４ａ～２３４ｄは、半導体装置２００の製造過程において収縮し易い。第１の絶縁層２３２ａ、２３２ｂと第２の絶縁層２３４ａ～２３４ｄがトレンチ（即ち、ゲートトレンチ２０及び終端トレンチ３０）内に配置されていることで、半導体装置２００の製造過程において絶縁材料の収縮による過大な応力が生じることが防止される。従って、この半導体装置２００の製造過程では、トレンチ内の絶縁層にクラックが生じ難い。また、第１の絶縁層２３２ａ、２３２ｂは半導体装置２００の製造過程において埋め込み性があまり良くないが、第１の絶縁層２３２ａ、２３２ｂはトレンチの内面を覆うように形成されるため、第１の絶縁層２３２ａ、２３２ｂの形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層２３２ａ、２３２ｂの表面に第２の絶縁層２３４ａ～２３４ｂを形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層２３４ａ～２３４ｂを形成することができる。従って、この半導体装置２００の製造過程では、トレンチ内の絶縁層にボイドが発生し難い。即ち、この半導体装置２００は、製造過程において絶縁層にボイドやボイドに起因するクラックが生じ難い。
　また、本実施例の半導体装置２００は、第２の絶縁層２３４ｂ～２３４ｄの上面に第３の絶縁層２３６ｂ～２３６ｄを備える。ゲート配線４４の下側に厚い絶縁層を形成することができるため、半導体装置２００を高耐圧化することができる。
　上記の通り、本実施例の製造方法では、密な絶縁層である第１の絶縁層２３２、疎な絶縁層である第２の絶縁層２３４、密な絶縁層である第３の絶縁層２３６をこの順に堆積させた後に（図１１～図１３参照）、凹部２５０ａ、２５０ｂを形成する（図１５参照）。このような工程で半導体装置２００を製造するため、本実施例の製造方法によると、上記の利点を備える半導体装置２００を好適に形成することができる。
　本実施例と請求の範囲の記載の対応関係を説明しておく。第１の絶縁層２３２ａ、２３２ｂ、第２の絶縁層２３４ａ～２３４ｄ、及び、第３の絶縁層２３６ｂ～２３６ｄが「第１層」の一例である。層間絶縁膜２４０が「第２層」の一例である。
　以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）上記の第２実施例では、図９に示すように、終端領域１２０において、第２の絶縁層２３４ｂ～２３４ｄの上面に、第３の絶縁層２３６ｂ～２３６ｄが形成されている。これに限られず、第２の実施例の半導体装置２００では、第３の絶縁層２３６ｂ～２３６ｄを省略してもよい。その場合、第２の絶縁層２３４ｂ～２３４ｄの上面にゲート絶縁膜２２２が形成されればよい。
（変形例２）上記の第１実施例では、図２に示すように、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている範囲の半導体基板１０の上面には埋込絶縁層が形成されていない。これに限られず、終端トレンチ３０ｈ、３０ｉ、３０ｊが形成されている範囲の半導体基板１０の上面にも、埋込絶縁層の一部が形成されてもよい。その場合、終端トレンチ３０ｈ、３０ｉ、３０ｊの上方の埋込絶縁層は、終端トレンチ３０ａ～３０ｇの上方の埋込絶縁層よりも薄いことが好ましい。
（変形例３）上記の第２実施例において、凹部２５０ａ、２５０の下方に、第２の絶縁層２３４又は第３の絶縁層２３６が薄く配置されていてもよい。
（変形例４）上記の各実施例では、半導体基板１０はＳｉＣによって形成されている。これに限られず、半導体基板１０はＳｉによって形成されていてもよい。
（変形例５）上記の各実施例では、半導体装置１００、２００は、パワーＭＯＳＦＥＴであるが、半導体装置１００、２００は、トレンチゲート型の半導体装置であれば、任意の半導体装置とすることができる。例えば、半導体装置１００、２００は、ＩＧＢＴであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
 

Claims (7)

  1. 　素子領域と、前記素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置であって、
    　前記素子領域は、
    　ゲートトレンチと、
    　前記ゲートトレンチの内面を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜の内側に配置されているゲート電極と、を有しており、
    　前記終端領域は、
    　前記素子領域の周囲に形成されている複数の終端トレンチと、
    　前記複数の終端トレンチのそれぞれの内側に配置されているトレンチ内絶縁層と、
    　前記終端領域内の前記半導体基板の上面に配置されている上面絶縁層と、
    　を有しており、
    　前記上面絶縁層は、第１部分と、前記第１部分よりも厚みが薄く、前記第１部分よりも前記素子領域から離れた位置に配置されている第２部分を有しており、
    　ゲート配線が、前記第１部分の上面に配置されており、前記第２部分の上面に配置されていない、
    　半導体装置。
  2. 　前記上面絶縁層は、
    　第１層と、
    　リンとボロンの単位体積当たりの含有量が前記第１層よりも多く、前記第１層の上面に配置されている第２層、
    　を有しており、
    　第１領域内の前記上面絶縁層が、前記第１層と前記第２層を有しており、
    　前記第１領域よりも前記素子領域から離れた位置の第２領域内の前記上面絶縁層が、前記第２層と前記第１領域内の前記第１層よりも薄い前記第１層を有している、または、前記第２層を有しており前記第１層を有しておらず、
    　前記ゲート配線が、前記第１領域内の前記上面絶縁層の上面に配置されており、前記第２領域内の前記上面絶縁層の上面に配置されていない、
    　請求項１の半導体装置。
  3. 　絶縁層を、複数のトレンチを有する半導体基板の各トレンチ内と、前記半導体基板の上面に形成する工程と、
    　前記複数のトレンチのうちの一部のトレンチが形成されている領域の前記半導体基板の上面に形成されている前記絶縁層をエッチバックする工程と、
    　前記エッチバックをしなかった前記絶縁層の上面に、前記エッチバックした領域に対して非接触となるように、ゲート配線を形成する工程、
    　を有する半導体装置の製造方法。
  4. 　素子領域と、前記素子領域を取り囲む終端領域が形成されている半導体基板を有する半導体装置であって、
    　前記素子領域は、
    　ゲートトレンチと、
    　前記ゲートトレンチの内面を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜の内側に配置されているゲート電極と、を有しており、
    　前記終端領域は、
    　前記素子領域の周囲に形成されている複数の終端トレンチと、
    　前記複数の終端トレンチのそれぞれの内側、及び、前記半導体基板の上面に形成されている絶縁層、
    　を有しており、
    　前記絶縁層は、
    　第１層と、
    　リンとボロンの単位体積当たりの含有量が前記第１層よりも多く、前記第１層の上面に配置されている第２層、
    　を有しており、
    　前記第１層の上面に、複数の凹部が形成されており、
    　各凹部は、隣り合う終端トレンチの間の隔壁に沿って延設されており、
    　隣り合う凹部の間隔が、前記隣り合う終端トレンチの間隔よりも長く、
    　前記各凹部内に、前記第２層が充填されており、
    　前記絶縁層の上面に、ゲート配線が配置されている、
    　半導体装置。
  5. 　前記第１層が、
    　前記複数の終端トレンチのそれぞれの内面を覆う第１の絶縁層と、
    　前記第１の絶縁層で覆われた前記複数の終端トレンチの内側に充填されている第２の絶縁層、
    　を有し、
    　前記第１の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きい、
    　請求項４の半導体装置。
  6. 　前記凹部に対応する前記隔壁上に、前記第１の絶縁層と前記第２層が積層されており、前記第２の絶縁層が積層されておらず、
    　前記凹部に対応しない前記隔壁上に、前記第１の絶縁層と、前記第２の絶縁層と、前記第２層が積層されている、
    　請求項５の半導体装置。
  7. 　前記第１層は、前記第２の絶縁層の上面に形成されている第３の絶縁層を有しており、
    　前記第３の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きい、
    　請求項６の半導体装置。
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