WO2015083353A1

WO2015083353A1 - チューナ装置

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Publication number: WO2015083353A1
Application number: PCT/JP2014/005959
Authority: WO
Inventors: 朋紀中島; 充井ヶ田; 俊之須藤
Original assignee: ソニー株式会社
Priority date: 2013-12-04
Filing date: 2014-11-28
Publication date: 2015-06-11
Also published as: TW201524138A; US20160295155A1; CN105993130A; CN105993130B; JP2015109551A

Abstract

　筐体の縦、横、奥行き、斜めおよび任意の寸法のいずれも、収納するチューナＩＣの発振器の源発発振周波数のうち最大周波数の半波長よりも短いものとされる。さらに、チューナＩＣのと接続される複数のピンを備えるピンコネクタにおけるピン配置がジグザグ配列とされ、ピンコネクタのピン数とピン間隔を乗じて決定される長さよりも短いピンコネクタサイズを持つようにされる。

Description

チューナ装置

　本開示は、例えばテレビジョン放送受信用のチューナ装置に関する。

　近年、テレビジョン受信装置などに使用されるチューナ装置に対して、回路の小型化、チップ面積縮小などの要求が高い。ノート型パーソナルコンピュータ、携帯電話器、スマートホン等の携帯型電子端末機器にチューナ装置を搭載する場合には、小型化であることが強く要請される。

　多くのチューナ装置は、ミキサーなどの機能ブロックを搭載し、付随して電圧制御発振器などで構成される局部発振器をＩＣ(Integrated Circuit)（チューナモジュール、チューナＩＣ等と呼ばれるが、以下では、チューナＩＣと称する）として構成する。小型化、チップ面積縮小を達成するため、より高い周波数で発振器を発振させ、分周回路などで分周することで広範囲の局部発振周波数を得るようにしている。

　チューナ装置は、チューナＩＣを取り付けた基板を導電性金属の筐体（シールドケース）内に収納し、Ｆ型コネクタやＩＥＣ(International Electrotechnical Commission) コネクタが筐体に取り付けられた構成とされている（例えば特許文献１参照）。

特開２０１３－０３８５２０号公報

　筐体が導電性金属で構成されているために、チューナ装置から発生する不要輻射によって電気的に筐体が共振し、アンテナを構成し、筐体から不要電波が放射されるおそれがある。筐体の共振は、筐体を構成する導体の両端が短絡または開放とされている長さ（寸法）がλ／２とほぼ等しい場合に発生する。例えば周波数が１ＧHz以下であれば、波長λが３０cm以上の大きな値となるので、チューナＩＣの筐体に関しては、共振のことを考慮する必要性が少ない。

　しかしながら、上述したように、チューナ装置内部の発振器の周波数が数ＧHz例えば８ＧHzとなると、λ／２＝１．８７５cmとなり、チューナ装置の筐体を小型化した場合に、筐体が共振し、不要輻射が発生するおそれがある。

　したがって、本開示の目的は、筐体の共振を回避し、小型のチューナ装置を提供することにある。

　本開示は、筐体の縦、横、高さ、斜めおよび任意の寸法のいずれも、収納するチュ
ーナＩＣの発振器の源発発振周波数のうち最大周波数の半波長よりも短いチューナ装置である。
　好ましくは、チューナＩＣが局部発振器を含み、数ＧHz～１０ＧHzの高周波信号を扱うものである。
　さらに、チューナＩＣと接続される複数のピンを備えるピンコネクタにおけるピン配置がジグザグ配列とされ、
　ピンコネクタのピン数とピン間隔を乗じて決定される長さよりも短いピンコネクタサイズを持つようにされる。

　少なくとも一つの実施形態によれば、　チューナ装置の共振を回避することができ、不要輻射が発生することを防止できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。

本開示を適用できる従来のチューナ装置のブロック図である。従来のチューナ装置における局部発振器の一例の回路構成を示す接続図およびそのＶＣＯカーブを示す略線図である。従来のチューナ装置における局部発振器の他の例の回路構成を示す接続図およびそのＶＣＯカーブを示す略線図である。従来のチューナ装置の外観を示す略線図である。従来のチューナ装置のシールドケースの共振を説明するための略線図である。本開示の一実施の形態のシールドケースの寸法の一例を示す略線図である。ピンコネクタの一例の斜視図および略線図である。ピンコネクタの他の例およびさらに他の例の斜視図および略線図である。チューナ装置とセットとの間の接続の態様の一例を示す略線図である。チューナ装置とセットとの間の接続の態様の他の例を示す略線図である。コネクタの芯線の接続の一例の説明に用いる略線図である。コネクタの芯線の接続の他の例の説明に用いる略線図である。コネクタの芯線の接続の説明に用いる略線図である。ループスルー出力を有するチューナ装置の一例の説明に用いる略線図である。ループスルー出力を有するチューナ装置の他の例の説明に用いる略線図である。本開示の一実施例の正面図である。本開示の一実施例のセット基板に対する取り付けを説明するための略線図である。本開示の他の一実施例の斜視図である。

　以下に説明する実施の形態は、本開示の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本開示の範囲は、以下の説明において、特に本開示を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
　以下の説明は、下記の順序にしたがってなされる。
＜１．従来のチューナ装置＞
＜２．一実施の形態＞
＜３．変形例＞

＜１．従来のチューナ装置＞
　従来のチューナ装置の回路構成を図１に示す。チューナ装置に対してアンテナ１からの信号が同調回路２に供給され、同調回路２において妨害波信号が除去される。同調回路２の出力信号が高周波増幅回路３において所望のレベルまで増幅される。

　高周波増幅回路３の出力信号が混合回路４に供給され、局部発振回路５からの局部発振信号と混合されて周波数変換がなされる。周波数変換によって後段の復調器などに依存する所望周波数に希望波信号を変換する。さらに、増幅回路６によって所望のレベルまで希望波信号が増幅されて、同調回路７によって妨害波信号が除去される。

　局部発振回路５は、制御回路８によって制御されるＰＬＬ（Phase Locked Loop ）回路の構成とされる。制御回路８は、外部のコントロールユニット１０により制御される。制御回路８に対してメモリ９が接続されている。メモリ９には、制御に必要な情報が格納される。

　近年のチューナの小型化、低コスト化要求からチューナの機能のより多くをチューナＩＣ内部に取り込む努力が継続されてきている。例えば従来のＭＯ(Mixer Oscillator)ＰＬＬ－ＩＣと呼ばれるチューナＩＣでは、混合回路４、増幅回路６、局部発振回路５の一部、制御回路８程度がチューナＩＣに内蔵されていた。近年のチューナＩＣの主力となっているシリコンチューナＩＣ１１においては、図１において一点鎖線で示すように、コントロールユニット１０以外の全ての機能を内蔵している。

　図２Ａは、ＭＯＰＬＬ－ＩＣにおける局部発振器の回路例を示し、図２Ｂは、そのＶＣＯカーブ（制御電圧Ｖｃに対する発振周波数ｆの変化のカーブ）である。制御電圧Ｖｃが端子２０に供給され、電圧制御同調用容量２１の容量値が制御電圧Ｖｃによって制御される。電圧制御同調用容量２１と同調用インダクタ２２によってＬＣ共振器が構成される。ＬＣ共振器と発振器用素子２３によって局部発振器が構成される。また、従来のＭＯＰＬＬにおいては、多くの場合、局部発振周波数は源発発振周波数と一致していた。

　電圧制御同調用容量２１は、ディスクリート部品であるバリキャップなどで構成され、端子２０に供給される制御電圧は０～３２Ｖ程度である。端子１２０への制御電圧Ｖｃと発振器の周波数の関係を示したＶＣＯカーブは、図２Ｂに示すように、１本の線で引けることが通例であり、所要周波数範囲をカバーするようになされていた。

　しかしながら、シリコンチューナＩＣの場合、それまではＩＣの外部部品であった電圧制御同調用容量２１や、同調用インダクタ２２もＩＣ内蔵を図るようになされる。その場合、容量値、容量変化幅、インダクタ値がディスクリート部品のように大きな素子を内蔵することが難しい。この問題をクリアする工夫がなされた回路構成が図３Ａに示されている。

　図２Ａの構成と同様に、端子３０からの制御電圧Ｖｃによって容量値が制御される電圧制御同調用容量３１と同調用インダクタ３２によってＬＣ共振器が構成され、ＬＣ共振器に対して発振器制御素子３３が接続される。さらに、電圧制御同調用容量３１に対して、スイッチ制御同調容量３４₁ ～３４_Nのそれぞれとスイッチ３５₁～３５_Nのそれぞれとからなる直列回路が並列に接続されている。

　スイッチ３５₁～３５_Nのオン／オフを制御することによって、同調容量の値を変化させることができる。スイッチ制御同調用容量３４₁ ～３４_Nを所望周波数に合わせて切り替えるので、制御電圧Ｖｃによってその容量が制御される電圧制御同調用容量３１の容量変化幅の減少を補うことができる。さらに、同調用インダクタ３２のインダクタ値の減少によって、高い周波数、例えば数ＧＨｚ～１０ＧＨｚ程度に源発発振周波数を設定し、その後、発振周波数を分周して所望の局発周波数にすることによってシリコンチューナ化を達成している。

　図３Ｂに示すように、ＶＣＯカーブとして、同じ制御電圧Ｖｃの変化幅であっても、発振周波数ｆが段階的に異なるサブバンドを形成することができる。電圧制御同調用容量３１を可変することによって、制御電圧Ｖｃに対して連続的な周波数変化をするサブバンドが設定され、スイッチ制御同調用容量３４₁ ～３４_Nを切り替えることによって、サブバンドが切り替えられる。これらの制御によって所望の可変範囲が確保される。

　この結果、シリコンチューナ化することで、それまで使用することのなかった数ＧＨｚ～１０ＧＨｚの高周波信号を扱うこととなり、例えば外来妨害波の中にこの周波数付近のものが存在する場合、信号受信感度の劣化などを引き起こすなどの課題がある。

　筐体にＦコネクタやＩＥＣコネクタを有する従来のＣＡＮチューナなどにおいて、キャビティ空間を形成しやすい構造にチューナＩＣが内蔵される。そうでない場合でも最終商品に内蔵される。すなわち、何らかの筐体内にチューナＩＣが内蔵されるか、キャビティ空間とみなすことができる空間に内蔵される。

　この場合、外来の妨害波によるキャビティ共振の抑制や、チューナ装置内の信号成分の不要輻射によるキャビティ共振などを抑制することが望まれる。この観点から、形成されるキャビティ空間の任意の方位の寸法が、外部からの妨害波やチューナ装置内部での信号周波数の半波長λ／２［ｍ］以下の寸法であることが望ましい。しかしながら、上述したように、チューナＩＣに搭載される発振器の源発発振周波数の高周波化により、キャビティ空間の小型化、それに伴うチューナ装置の小型化を達成することが難しくなる問題があった。

　図４に従来の一般的なチューナ装置の外観を示す。二点鎖線で示す金属製のシールドケース４１と、シールドケース４１に対して取り付けられるＦコネクタ、ＩＥＣコネクタ等のコネクタ４２とによって、メカ筐体４３が構成される。

　チューナＩＣ４４とピンコネクタ４５とがマウントされたプリント基板４８がメカ筐体４３内に収納されている。ピンコネクタ４５は、メカ筐体４３の内部から外部に突出する複数のピンからなるピン群４６と、ピン群４６を保持するピンコネクタモールド４７からなる。

　図５Ａに示すように、金属製のシールドケース４１は、縦、横、高さがそれぞれ寸法ａ、寸法ｂ、寸法ｈである直方体のキャビティ空間を構成し、例えば左右の面４９と面５０とを短絡面としてλ／２共振器とみなすことができる。図５Ｂにλ／２共振器における共振時の電界を示す。面４９と面５０とは、それぞれ短絡面５１および短絡面５２として振る舞う。寸法ｂをその波長の半分とする周波数成分にとって短絡面は節となり、また、短絡面５１、５２の半分の寸法ｂ／２の箇所は振動の腹となるような電界分布５３のような共振を起こす。この共振周波数にあたる妨害波などがューナー装置に注入されると、共振を起こし、例えばチューナＩＣ４４で使用される周波数などに近い場合は、受信障害などが引き起こされる問題があった。

＜２．一実施の形態＞
「シールドケースのサイズ」
　本開示の一実施の形態では、図６に示すように、シールドケース４１の寸法ａ、ｂ、ｃ、ｈを設定する。寸法ｃは、最も離れている頂点同士の距離（斜め寸法と称する）である。チューナＩＣとして、内蔵する発振器の源発発振周波数の最高周波数が８ＧＨｚの場合、８ＧＨｚのλ／２は１．８７５ｃｍとなる。この場合空気の比誘電率は１．０００５９なのでほぼ１として計算した。

　図６の寸法は、チューナＩＣをプリント基板に実装したものを金属製のシールドケース４１内に収める形式で設計した場合のシールドケース４１内の寸法である。λ／２共振器として見たとき、形成されるシールドケースの縦寸法ａ、横寸法ｂ、高さ寸法ｈは、それぞれ１．１６ｃｍ、１．２６ｃｍ、０．６９ｃｍに設定される。さらに斜め寸法ｃは、１．８４ｃｍに設定される。

　実際のλ／２共振器を考える場合、短絡面となりうる金属製シールドケース４１の任意の組み合わせを考慮することが望まれる。シールドケース４１における最も大きい寸法は、直方体の対角となる斜め寸法ｃであるが、この寸法ｃでも１．８７５ｃｍ以下である。したがって、８ＧＨｚ以下での共振が起きることが抑制され、発振器への干渉なども起きず良好な受信が可能となる。すなわち、シールドケース４１のサイズを、シールドケース４１内の任意の２点間距離が搭載するチューナＩＣの発振器の源発発振周波数のうち最高周波数の半波長よりも短いサイズ以下にすることである。

「ピンコネクタの改良」
　さらに、チューナ装置を小型化するために、ピンコネクタ等に代表されるセット基板との接続用コネクタを改良することが望まれる。例えばテレビジョン受信機に使用される比較的簡素な構成のＩ２Ｃ(Inter-integrated Circuit)通信制御されるスーパーヘテロダイン方式のチューナ装置であれば、以下のような合計６個のピンが必要とされる。

　ピンｔ１（番号１）：中間周波数出力差動＋側、ピンｔ２（番号２）：中間周波数出力差動－側、ピンｔ３（番号３）：ＡＧＣ制御電圧端子、ピンｔ４（番号４）：Ｉ２Ｃ通信用ＳＣＬ端子、ピンｔ５（番号５）：Ｉ２Ｃ通信用ＳＤＡ端子、ピンｔ６（番号６）：電源端子
　さらに、ケーブル放送受信用セットトップボックスやレコーダ機器に使用されるものであれば更にループスルー出力用のピンｔ７が必要となるので合計７ピンが必要となる。

　このように６乃至７本のピンを必要とする場合、それぞれのピンが規則性を持たずにチューナ装置内の任意の箇所に配置することは望ましくなく、セット基板上での配線のしやすさの都合もあり、一か所に一直線上に配列されることが多い。しかしながら、ピン間の距離は半田付け工程を考慮すると、半田ブリッジなどの製造不良の抑制などの観点から、より離れていることが望ましい。したがって、製造工程が許容する最少ピン間隔にピン数を乗じた長さから決まるピンコネクタ部のサイズによって、チューナ装置のサイズが規定される。

　図７Ａは、例えば７ピンで構成される一直線に並んだピンコネクタ４５を示す。ピンコネクタ４５を上面から見たものが図７Ｂである。ピンコネクタ４５は、７本のピンｔ１～ｔ７からなるピン群４６が一直線上に整列してピンコネクタモールド４７に対して取り付けられている。ピン群４６において、隣接するピンの間隔がｄとされている。間隔ｄは、製造工程が許容する最少ピン間隔であり、例えばｄ＝２mmとした場合、ピンコネクタ４５の長さＬ１は、２mm×（７－１）＋１mm×２＝１４mmとなる。この場合、両端のピンとピンコネクタモールド４７の端面の距離を１mmとした。これがある一方向における小サイズ化の限界値となる。

　図８は、ピン群４６の配列をジグザク配列とすることによって、ピンコネクタ４５をより小型化することができる例を示す。図８Ａは、例えば７ピンで構成されるジグザグ状に並んだピンコネクタ４５を示す。ピンコネクタ４５を上面から見たものが図８Ｂである。

　このような配列によって、製造工程が許容する最少ピン間隔で決まる寸法ｄが２mmの場合、７ピンの場合でもピンコネクタ４５の長さ方向のピン間隔寸法ｐが１．４１mmとすることができる。したがって、寸法Ｌ２が１．４１mm×（７－１）＋１mm×２＝１０．４６mmとすることができ、図７Ｂに示す寸法Ｌ１（１４mm）よりも小さくすることが可能となる。

　さらに、図８Ｃに示すように、さらにピン間隔を大きくとることも可能であり、例えばピンｔ１～ｔ７の機能が下記のように割り当てられている。
　ｔ１：中間周波数出力差動＋側、ｔ２：中間周波数出力差動－側、ｔ３：ＡＧＣ制御電圧端子、ｔ４：Ｉ２Ｃ通信用ＳＣＬ端子、ｔ５：Ｉ２Ｃ通信用ＳＤＡ端子、ｔ６：電源端子、ｔ７：ループスルー出力

　このような場合、中間周波数出力差動－側（ピンｔ２）と、ＡＧＣ制御電圧端子（ピンｔ３）は隣接するピンである。ピンｔ２に表れる信号レベルは多くの場合０ｄＢｍ付近と大きく、隣接するピンｔ３の場合０～数Ｖの電圧範囲で１００ｄＢ程度のゲイン制御を行うので、外来ノイズとの干渉に弱い。したがって、ピンｔ２とピンｔ３は、可能な限り離すことが望ましい。
　図８Ｃに示すように、長さ方向のピン間隔寸法ｐが１．４１mmのままで、ピンｔ２とｔ３の間隔ｄ'を例えば３mmとすることで、寸法Ｌ２を維持したままで各ピンの間隔を大きくとることができる。

　図９は、チューナ装置とセット（電子機器）との間の接続の態様を示している。チューナ装置のピンコネクタモールド４７によって保持され、プリント基板（チューナ基板）４８から突出するピン群４６がセット基板６１の所定箇所と接続される。ピン群４６がジグザク配列とされているので、プリント基板４８上でピン群４６の占める面積Ｓｔおよびセット基板上でピン群４６の占める面積Ｓｓが一直線の配列と比較して大きくなる。

　この問題を解決する一つの構成例を図１０Ａおよび図１０Ｂを参照して説明する。
プリント基板４８におけるピン配列を直線とし、シールドケース４１内において、ピン群４６をほぼ直角に折り曲げ、ピンコネクタモールド４７を介してチューナ装置の外部に導出する。図１０Ｂに示すように、プリント基板４８の位置から折り曲げ位置までの長さを隣接するピン同士の間で異ならせる。すなわち、ｉ番目のピンｔｉのプリント基板４８の位置から折り曲げ位置までの長さをｘｉとすると、ｉ＋１番目のピンｔｉ＋１のプリント基板４８の位置から折り曲げ位置までの長さをｘｉ＋１（≠ｘｉ）とする。

　このようにすると、ピンコネクタモールド４７およびセット基板６１におけるピン配列をジグザク配列とすることができる。したがって、プリント基板４８上でピン群４６の占める面積Ｓｔを図９の構成と比較して小さくすることができ、ピンコネクタモールド４７を小型化でき、チューナ装置の小型化に有利な構成となる。前述したように、隣接するピン同士の間隔を許容限度の値ｄと等しいかまたはより大とし、ピン群４６の配列の長さが長くなることを防止している。この場合、図１０Ａの構成では、プリント基板４８上での隣接するピン同士の間隔が許容限度の値ｄより小さくなる。しかしながら、ピンとセット基板６１との間の半田付けの作業を行う場合のピン同士の間隔をｄ以上に確保することができる。

　チューナ装置の小型化を行う際、搭載するチューナＩＣのパッケージはＩＣのピン数などの制約から小型化を行うことの限度があり、チューナ装置の基板上におけるチューナＩＣが占める面積の割合はチューナ装置が小型化するに従い影響が大きくなる。一方、チューナ装置は、ＦコネクタやＩＥＣコネクタを有することが大半であり、チューナ装置が小型化する際、規格化されたサイズのこれらのコネクタでサイズがチューナ装置のサイズを規定することになる。

　すなわち、図１１に示すように、Ｆコネクタ若しくはＩＥＣコネクタ等のコネクタ４２とほぼ同程度までチューナ装置のシールドケース４１を小さくすると、コネクタ芯線５５がコネクタ４２の中央からそのままチューナ基板４８の中央付近に位置することになる。しかしながら、チューナＩＣ４４のサイズが基板面積の１／４以上のサイズである場合には、幾何学的に必ずチューナＩＣ４４が基板４８の中心と重なってしまうので、チューナＩＣ４４を迂回するために、芯線５５が例えばクランク形状のような形状とされる。さらに、プリント基板４８に形成されるスルーホール５６を介して導出される。

　さらに、図１１では、チューナＩＣ４４がプリント基板４８のシールドケース４１の内側の面にマウントされている。これに対して、図１２に示すように、チューナＩＣ４４をプリント基板４８のシールドケース４１の外側の面にマウントすることが好ましい。コネクタ芯線５５がチューナＩＣ４４や基板４８上の信号線などと近接する箇所では、不要輻射成分の飛び込み、干渉が生じやすく、受信障害となるおそれがある。図１２の構成では、コネクタ芯線５５のクランク部が無い方のプリント基板４８の面にチューナＩＣ４４を実装することによって、コネクタ芯線５５とのアイソレーションを確保することができ、相互干渉を抑制することが可能となる。

　同様に、アイソレーションを確保するために、図１３に示すように、スルーホール５６（芯線５５）の位置がチューナＩＣ４４となるべく離れていることが望ましい。例えばプリント基板４８の４隅の近傍であって、チューナＩＣ４４の中心に対して最も離間距離が大きい位置にスルーホール５６が形成される。

　ケーブルテレビ受信やレコーダーなどに搭載されるチューナ装置では、ループスルー出力を有することが特徴である。ループスルー回路で扱う周波数は放送波そのものであり、プリント基板上の信号配線引き回しなどによる高周波信号の減衰を防止する必要がある。図１４は、ループスルー出力を有するチューナ装置の一例を示す。

　基本的には図１に示す一般的なチューナ装置と同様の構成であるが、Ｆコネクタ若しくはＩＥＣコネクタ４２から入力された信号はプリント基板４８上の信号配線５７を介してループスルー出力を有するチューナＩＣ１４４若しくはループスルー回路に供給される。そして、チューナＩＣ１４４若しくはループスルー回路から信号配線１５７を介してＦコネクタ若しくはＩＥＣコネクタ等のループスルー出力用コネクタ１４２から出力される。

　かかる構成において、コネクタ４２とループスルー出力用コネクタ１４２とは、同軸ケーブルのねじ込み易さを確保するために、各セットメーカーにより最近接距離に制限があることが多い。その結果、信号配線５７および１５７が延び、高周波信号の減衰などが生じるおそれがあった。

　さらに、図１５に示すように、入力側のＦコネクタ若しくはＩＥＣコネクタ（コネクタ４２）のシールドケース４１と、ループスルー出力用コネクタ１４２のシールドケース１４１が別体の場合もある。この場合、チューナ装置が搭載されるセット基板１４８上の配線２５７によってループスルー出力が配線されることが多く、配線長による電力損失が発生するなどの問題があった。

　かかる点を考慮して、図１５においては、ループスルー出力の配線２５７をより短く配線するようになされている。ループスルー出力を有するチューナＩＣ１４４からの信号を含む信号線、制御線はピンコネクタモールド１４７などによって集合体化されたピンコネクタ群１４６まで基板上の配線で結線される。配線２５７をより短くするためにピンコネクタ群１４６の配列順の中で、最もループスルー出力用コネクタ１４２に近い側にループスルー出力端子を配置する。この配置によって、配線長による電力損失を抑制することが可能となる。

「実施例」
　本開示の一実施例を図１６および図１７に示し、他の実施例を図１８に示す。図１６の実施例は、ＩＥＣコネクタ２４２を有し、図１６の実施例は、Ｆコネクタ３４２を有する。ＩＥＣコネクタ２４２の芯線２０１がクランク状の形態とされている。内蔵する発振器の源発発振周波数の最高周波数が８ＧＨｚであるチューナＩＣ２０２が基板２０３を挟んでＩＥＣコネクタの芯線２０１と反対側にマウントされ、図６に示すような寸法の金属製のシールドケース２０４を筐体としている。

　かかるチューナ装置がセット基板６１上に実装される。チューナ装置のジグザク配列のピン群２０５がセット基板６１に設けられているスルーホールに挿入される。さらに、ピン群２０５と平行して突出するばね性を有する取り付け脚部２０６ａおよび２０６ｂをチューナ装置が有する。さらに、ピン群２０５を支持するピンコネクタモールドのＩＥＣコネクタ２４２に近い側に突起２０７ａおよび２０７ｂが設けられている。

　図１７に示すように、セット基板６１に設けられている貫通孔２０８ａおよび２０８ｂに対して、取り付け脚部２０６ａおよび２０６ｂが挿入される。取り付け脚部２０６ａおよび２０６ｂに設けられている凸部によって抜け止め効果が生じるようになされている。さらに、突起２０７ａおよび２０７ｂが実装後にセット基板６１の表面と接するようになされているので、チューナ装置が自重によって回転することが防止される。このようにしてセット基板６１上にチューナ装置を確実に取り付けることができる。例えばこの取り付け状態でリフロー装置によって半田付けがなされる。

　図１８に示す他の実施例も、Ｆコネクタ３４２を有する点を除いては、上述した一実施例と同様の構成とされている。対応する部分に対しては、同一の参照符号を付すことにする。ピンｔ１～ｔ７の中で、ピンｔ７がループスルー出力用ピンである。

＜３．変形例＞
　以上、本開示の実施の形態について具体的に説明したが、上述の各実施の形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施の形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いても良い。例えばデジタルテレビジョン放送用チューナとＢＳ放送用チューナとの両方を有するチューナＩＣを使用する場合に対しても本開示を適用することができる。

　なお、本開示は、以下のような構成も取ることができる。
（１）
　筐体の縦、横、高さ、斜めおよび任意の寸法のいずれも、収納するチューナＩＣの発振器の源発発振周波数のうち最大周波数の半波長よりも短いチューナ装置。
（２）
　前記チューナＩＣが局部発振器を含み、数ＧHz～１０ＧHzの高周波信号を扱うものである（１）に記載のチューナ装置。
（３）
　前記チューナＩＣと接続される複数のピンを備えるピンコネクタにおけるピン配置がジグザグ配列とされ、
　前記ピンコネクタのピン数とピン間隔を乗じて決定される長さよりも短いピンコネクタサイズを持つ（１）または（２）に記載のチューナ装置。
（４）
　プリント基板上では、複数のピンの配列が直線上とされ、
　前記複数のピンが折り曲げられ、
　前記ピンの折り曲げ位置までの寸法が互い違いに異なる値とされることによって、導出されるピンの配置がジグザグ配列とされる（１）乃至（３）の何れかに記載のチューナ装置。
（５）
　プリント基板の外側の面にチューナＩＣが実装され、
　前記チューナＩＣに対してコネクタの芯線がクランク状に折り曲げられて接続される（１）乃至（４）の何れかに記載のチューナ装置。
（６）
　ループスルー出力用のコネクタを備え、
　前記ループスルー出力用コネクタまでの配線がピンコネクタ配列上で前記ループスルー出力用コネクタに近い位置にループスルー出力用ピンを有する（１）乃至（５）の何れかに記載のチューナ装置。
（７）
　前記ピンコネクタのピンとほぼ同一方向に延長し、基板に形成された穴に挿入される取り付け脚部と、コネクタの重みによる回転を阻止するための突起とを有する（１）乃至（６）の何れかに記載のチューナ装置。

５・・・局部発振器
１１，４４・・・チューナＩＣ
４１・・・シールドケース
４２・・・コネクタ
４６・・・ピン群
４７・・・ピンコネクタモールド
４８・・・プリント基板
６１・・・セット基板

Claims

　筐体の縦、横、高さ、斜めおよび任意の寸法のいずれも、収納するチューナＩＣの発振器の源発発振周波数のうち最大周波数の半波長よりも短いチューナ装置。
　前記チューナＩＣが局部発振器を含み、数ＧHz～１０ＧHzの高周波信号を扱うものである請求項１に記載のチューナ装置。
　前記チューナＩＣと接続される複数のピンを備えるピンコネクタにおけるピン配置がジグザグ配列とされ、
　前記ピンコネクタのピン数とピン間隔を乗じて決定される長さよりも短いピンコネクタサイズを持つ請求項１に記載のチューナ装置。
　プリント基板上では、複数のピンの配列が直線上とされ、
　前記複数のピンが折り曲げられ、
　前記ピンの折り曲げ位置までの寸法が互い違いに異なる値とされることによって、導出されるピンの配置がジグザグ配列とされる請求項３に記載のチューナ装置。
　プリント基板の外側の面にチューナＩＣが実装され、
　前記チューナＩＣに対してコネクタの芯線がクランク状に折り曲げられて接続される請求項３に記載のチューナ装置。
　ループスルー出力用のコネクタを備え、
　前記ループスルー出力用コネクタまでの配線がピンコネクタ配列上で前記ループスルー出力用コネクタに近い位置にループスルー出力用ピンを有する請求項３に記載のチューナ装置。
　前記ピンコネクタのピンとほぼ同一方向に延長し、基板に形成された穴に挿入される取り付け脚部と、コネクタの重みによる回転を阻止するための突起とを有する請求項３に記載のチューナ装置。