JP4043209B2 - 複同調回路 - Google Patents
複同調回路 Download PDFInfo
- Publication number
- JP4043209B2 JP4043209B2 JP2001306056A JP2001306056A JP4043209B2 JP 4043209 B2 JP4043209 B2 JP 4043209B2 JP 2001306056 A JP2001306056 A JP 2001306056A JP 2001306056 A JP2001306056 A JP 2001306056A JP 4043209 B2 JP4043209 B2 JP 4043209B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- tuning circuit
- conductor
- insulating substrate
- wiring conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
この発明は、特にＵＨＦテレビジョンチューナに好適な複同調回路に関する。
【０００２】
【従来の技術】
従来の複同調回路の構成を図６に示す。絶縁基板１１上には一次同調回路１２と二次同調回路１３とが構成される。一次同調回路１２は線材を巻き回して形成したコイル１２ａ、表面実装型のバラクタダイオード１２ｂ、チップコンデンサ１２ｃ等を有し、これらが絶縁基板１１上に取り付けられる。取り付けられたこれらの部品は、絶縁基板１１上に形成した配線導体１１ａによって互いに接続されて並列同調回路を構成する。そして、コイル１２ａの一端が導体パターン１１ｂに接続され、導体パターン１１ｂは接地される。コイル１２ａの他端に接続された配線導体１１ａは入力端となる。
【０００３】
同様に、二次同調回路１３は線材を巻き回して形成したコイル１３ａ、表面実装型のバラクタダイオード１３ｂ、チップコンデンサ１３ｃ等を有し、これらが絶縁基板１１上に取り付けられる。コイル１３ａは一次側のコイル１２ａに対向して取り付けられる。取り付けられたこれらの部品は、絶縁基板１１上に形成した配線導体１１ｃによって互いに接続されて並列同調回路を構成する。そして、コイル１３ａの一端は導体パターン１１ｂに接続される。また、コイル１３ａの他端に接続された導体パターン１１ｃが出力端となる。
【０００４】
絶縁基板１１上には図示しない他の回路に電源電圧や同調電圧等を供給するための帯状の配線導体１４が設けられるが、この配線導体１４を利用して複同調回路にイメージトラップ機能を付加している。この場合は、配線導体１４は一次同調回路１２と二次同調回路１３とのホット側に近接して設けられている。このため、配線導体１４は必然的に一次同調回路１２の入力端１１ａと二次同調回路１３の出力端１１ｃにも近接する。この結果、配線導体１４と一次同調回路１２の入力端１１ａとの間に浮遊容量が介在し、同様に、配線導体１４と二次同調回路１３の出力端１１ｃとの間にも浮遊容量が介在する。
【０００５】
以上の構成で、コイル１２ａ（１３ａ）のインダクタンスをＬ、二つのコイル１２ａ、１３ａ間の相互インダクタンスをＭ、バラクタダイオード１２ｂ（１３ｂ）とチップコンデンサ１２ｃ（１３ｃ）との合成容量をＣ、上記の浮遊容量をＣｓ、さらに、コイル１２ａ、１３ａ同士による直接、あるいは絶縁基板１１を介しての浮遊容量をＣｃとすれば、複同調回路は図７に示す等価回路で表される。そして、浮遊容量Ｃｓ、Ｃｃと直列接続の二つのインダクタンスＬ−Ｍとによって並列共振回路（トラップ回路）が構成される。
【０００６】
この共振周波数（トラップ周波数）を、受信すべきテレビジョン信号に対するイメージ周波数に設定することでイメージトラップを構成している。トラップ周波数の設定は配線導体１４と入力端１１ａおよび出力端１１ｃとの間隔、或いはコイル１２ａ、１３ａ同士の間隔によって調整される。
【０００７】
【発明が解決しようとする課題】
しかし、テレビジョンチューナの小型化が進むと、配線導体１４と一次同調回路１２及び二次同調回路１３との間隔が狭くなり、その間に形成される浮遊容量Ｃｓは大きくなる。また、コイル１２ａ、１３ａ同士の間隔も狭くなる。そのため、図８の同調特性曲線に示すように、トラップ周波数は目標とするイメージ周波数に対して低くなり、イメージ周波数では跳ね返りの特性によって減衰Ａが少なくなり、イメージ妨害が悪化するという問題があった。
【０００８】
本発明では、テレビジョンチューナの小型化によって一次同調回路及び二次同調回路と他の配線導体との間隔が狭くなり、また、一次同調回路と二次同調回路との間隔が狭くなっても、トラップ周波数を目標とするイメージ周波数に合わせられるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
以上述べた課題を解決するため、本発明では、絶縁基板と、互いに誘導結合するように前記絶縁基板上に対向して配置されたコイルを有する一次同調回路及び二次同調回路と、少なくとも前記一次同調回路の入力端と前記二次同調回路の出力端とに近接して前記絶縁基板上に形成された帯状の配線導体とを有し、前記絶縁基板上には前記一次同調回路と前記二次同調回路との間の領域に第一の導体を設け、前記第一の導体を接地し、前記一次同調回路の入力端及び前記二次同調回路の出力端と前記配線導体との間で構成される浮遊容量と前記コイルのインダクタンスとで並列共振回路を構成し、前記並列共振回路の共振周波数をイメージ周波数に設定した。
【００１０】
また、前記第一の導体の長さを調整して前記並列共振回路の共振周波数をイメージ周波数に設定した。
【００１１】
【発明の実施の形態】
本発明の複同調回路の構成を図１に示す。絶縁基板１上には一次同調回路２と二次同調回路３とが構成される。一次同調回路２は線材を巻き回して形成したコイル２ａ、表面実装型のバラクタダイオード２ｂ、チップコンデンサ２ｃ等を有し、これらが絶縁基板１上に取り付けられる。取り付けられたこれらの部品は絶縁基板１に形成した配線導体１ａによって互いに接続されて並列同調回路を構成する。そして、コイル２ａの一端に導体パターン１ｂが接続され、導体パターン１ｂは接地される。また、コイル１ａの他端に接続された配線導体１ａが一次同調回路２の入力端となる。
【００１２】
同様に、二次同調回路３は線材を巻き回して形成したコイル３ａ、表面実装型のバラクタダイオード３ｂ、チップコンデンサ３ｃ等を有し、これらが絶縁基板１上に取り付けられる。二次同調回路３のコイル３ａは一次同調回路２のコイル２ａに対向して取り付けられる。取り付けられたこれらの部品は絶縁基板１に形成した導体１ｃによって互いに接続されて並列同調回路を構成する。そして、コイル３ａの一端が導体パターン１ｂに接続される。また、コイル３ａの他端に接続された配線導体１ｃが二次同調回路３の出力端となる。
【００１３】
そして、一次同調回路２の入力端である配線導体１ａが前段の高周波増幅回路４に接続され、二次同調回路３の出力端である配線導体１ｃが次段の混合回路５に接続される。
【００１４】
絶縁基板１上には高周波増幅回路４あるいは混合回路５に電源電圧等を供給するための帯状の配線導体６等が設けられるが、この配線導体６を利用して複同調回路にイメージトラップ機能を付加している。この場合は、配線導体６は一次同調回路２と二次同調回路３とのホット側に近接して設けられている。このため、配線導体４は必然的に一次同調回路２の入力端と二次同調回路３の出力端にも近接し、配線導体６と一次同調回路２の入力端である配線導体１ａとの間に浮遊容量が介在し、同様に、配線導体６と二次同調回路３の出力端である配線導体１ｃとの間にも浮遊容量が介在する。
【００１５】
さらに、絶縁基板１上には、一次同調回路２のコイル２ａと二次同調回路３のコイル３ａとが取り付けられた間の領域に第一の導体７が形成される。第一の導体７は各コイル２ａ、３ａの軸心方向にそって帯状に形成される。
【００１６】
このため、コイル２ａ、３ａ同士の間に形成される浮遊容量（従来のＣｃ）は第一の導体７によって減少し、二つのコイル２ａ、３ａ間には実質的に、配線導体６による浮遊容量のみが介在することになる。そこで、コイル２ａ（３ａ）のインダクタンスをＬ、二つのコイル２ａ、３ａ間の相互インダクタンスをＭ、バラクタダイオード２ｂ（３ｂ）とチップコンデンサ２ｃ（３ｃ）との合成容量をＣ、配線導体６による浮遊容量をＣｓとすれば、複同調回路は図２に示す等価回路で表される。
【００１７】
従って、浮遊容量Ｃｓと直列接続の二つのインダクタンスＬ−Ｍとによって構成される並列共振回路がトラップ回路として機能し、そのトラップ周波数（共振周波数）は図３に示すように高くなる。この周波数をほぼイメージ周波数に合致するように設定することで減衰Ｂを大きくなり、イメージ妨害が改善する。トラップ周波数は第一の導体７の長さを調整によって調整する。
【００１８】
図４は他の実施形態を示す。図４では一次同調回路２及び二次同調回路３と配線導体６との間に、少なくとも一次同調回路２の入力端である配線導体１ａと二次同調回路３の出力端である配線導体１ｃとに近接する帯状の第二の導体８を設けている。そして、この第二の導体８を接地する。第一の導体７が設けられているときには第一の導体７に接続してもよい。これによって、配線導体６によって介在する浮遊容量Ｃｓが減少し、二つのコイル２ａ、３ａ間には実質的に、直接或いは絶縁基板を介する浮遊容量のみとなる。
【００１９】
その結果、コイル２ａ（３ａ）のインダクタンスをＬ、二つのコイル２ａ、３ａ間の相互インダクタンスをＭ、バラクタダイオード２ｂ（３ｂ）とチップコンデンサ２ｃ（３ｃ）との合成容量をＣ、二つのコイル２ａ、３ａ間の直接或いは絶縁基板１を介する浮遊容量をＣｃとすれば、複同調回路は図５に示す等価回路となり、図３のような同調特性が得られ、共振周波数は高くなる。
【００２０】
【発明の効果】
以上説明したように、絶縁基板と、互いに誘導結合するように前記絶縁基板上に対向して配置されたコイルを有する一次同調回路及び二次同調回路と、少なくとも前記一次同調回路の入力端と前記二次同調回路の出力端とに近接して前記絶縁基板上に形成された帯状の配線導体とを有し、前記絶縁基板上には前記一次同調回路と前記二次同調回路との間の領域に第一の導体を設け、前記第一の導体を接地し、前記一次同調回路の入力端及び前記二次同調回路の出力端と前記配線導体との間で構成される浮遊容量と前記コイルのインダクタンスとで並列共振回路を構成し、前記並列共振回路の共振周波数をイメージ周波数に設定したので、一次同調回路のコイルと二次同調回路のコイルと間に直接或いは絶縁基板を介して介在する浮遊容量が減少し、当該浮遊容量と前記コイルのインダクタンスとによって形成される並列共振回路がトラップ回路として機能し、当該トラップ回路のトラップ周波数（共振周波数）をイメージ周波数に設定しているので、減衰を大きくすることができる。従ってイメージ妨害が改善される。
【００２１】
また、前記第一の導体の長さを調整して前記並列共振回路の共振周波数をイメージ周波数に設定したので、第一の導体の長さを調整することによって簡単に共振周波数（イメージ周波数）を適正値に調整することができ、より確実にイメージ妨害を改善することができる。
【図面の簡単な説明】
【図１】本発明の複同調回路の構成を示す上面図である。
【図２】本発明の複同調回路の等価回路図である。
【図３】本発明の複同調回路の特性図である。
【図４】本発明の複同調回路の他の構成を示す上面図である。
【図５】本発明の複同調回路の他の構成の等価回路図である。
【図６】従来の複同調回路の構成を示す上面図である。
【図７】従来の複同調回路の等価回路図である。
【図８】従来の複同調回路の特性図である。
【符号の説明】
１ 絶縁基板
１ａ、１ｃ 配線導体
１ｂ 導体パターン
２ 一次同調回路
２ａ コイル
２ｂ バラクタダイオード
２ｃ チップコンデンサ
３ 二次同調回路
３ａ コイル
３ｂ バラクタダイオード
３ｃ チップコンデンサ
４ 高周波増幅回路
５ 混合回路
６ 配線導体
７ 第一の導体
８ 第二の導体
【発明の属する技術分野】
この発明は、特にＵＨＦテレビジョンチューナに好適な複同調回路に関する。
【０００２】
【従来の技術】
従来の複同調回路の構成を図６に示す。絶縁基板１１上には一次同調回路１２と二次同調回路１３とが構成される。一次同調回路１２は線材を巻き回して形成したコイル１２ａ、表面実装型のバラクタダイオード１２ｂ、チップコンデンサ１２ｃ等を有し、これらが絶縁基板１１上に取り付けられる。取り付けられたこれらの部品は、絶縁基板１１上に形成した配線導体１１ａによって互いに接続されて並列同調回路を構成する。そして、コイル１２ａの一端が導体パターン１１ｂに接続され、導体パターン１１ｂは接地される。コイル１２ａの他端に接続された配線導体１１ａは入力端となる。
【０００３】
同様に、二次同調回路１３は線材を巻き回して形成したコイル１３ａ、表面実装型のバラクタダイオード１３ｂ、チップコンデンサ１３ｃ等を有し、これらが絶縁基板１１上に取り付けられる。コイル１３ａは一次側のコイル１２ａに対向して取り付けられる。取り付けられたこれらの部品は、絶縁基板１１上に形成した配線導体１１ｃによって互いに接続されて並列同調回路を構成する。そして、コイル１３ａの一端は導体パターン１１ｂに接続される。また、コイル１３ａの他端に接続された導体パターン１１ｃが出力端となる。
【０００４】
絶縁基板１１上には図示しない他の回路に電源電圧や同調電圧等を供給するための帯状の配線導体１４が設けられるが、この配線導体１４を利用して複同調回路にイメージトラップ機能を付加している。この場合は、配線導体１４は一次同調回路１２と二次同調回路１３とのホット側に近接して設けられている。このため、配線導体１４は必然的に一次同調回路１２の入力端１１ａと二次同調回路１３の出力端１１ｃにも近接する。この結果、配線導体１４と一次同調回路１２の入力端１１ａとの間に浮遊容量が介在し、同様に、配線導体１４と二次同調回路１３の出力端１１ｃとの間にも浮遊容量が介在する。
【０００５】
以上の構成で、コイル１２ａ（１３ａ）のインダクタンスをＬ、二つのコイル１２ａ、１３ａ間の相互インダクタンスをＭ、バラクタダイオード１２ｂ（１３ｂ）とチップコンデンサ１２ｃ（１３ｃ）との合成容量をＣ、上記の浮遊容量をＣｓ、さらに、コイル１２ａ、１３ａ同士による直接、あるいは絶縁基板１１を介しての浮遊容量をＣｃとすれば、複同調回路は図７に示す等価回路で表される。そして、浮遊容量Ｃｓ、Ｃｃと直列接続の二つのインダクタンスＬ−Ｍとによって並列共振回路（トラップ回路）が構成される。
【０００６】
この共振周波数（トラップ周波数）を、受信すべきテレビジョン信号に対するイメージ周波数に設定することでイメージトラップを構成している。トラップ周波数の設定は配線導体１４と入力端１１ａおよび出力端１１ｃとの間隔、或いはコイル１２ａ、１３ａ同士の間隔によって調整される。
【０００７】
【発明が解決しようとする課題】
しかし、テレビジョンチューナの小型化が進むと、配線導体１４と一次同調回路１２及び二次同調回路１３との間隔が狭くなり、その間に形成される浮遊容量Ｃｓは大きくなる。また、コイル１２ａ、１３ａ同士の間隔も狭くなる。そのため、図８の同調特性曲線に示すように、トラップ周波数は目標とするイメージ周波数に対して低くなり、イメージ周波数では跳ね返りの特性によって減衰Ａが少なくなり、イメージ妨害が悪化するという問題があった。
【０００８】
本発明では、テレビジョンチューナの小型化によって一次同調回路及び二次同調回路と他の配線導体との間隔が狭くなり、また、一次同調回路と二次同調回路との間隔が狭くなっても、トラップ周波数を目標とするイメージ周波数に合わせられるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
以上述べた課題を解決するため、本発明では、絶縁基板と、互いに誘導結合するように前記絶縁基板上に対向して配置されたコイルを有する一次同調回路及び二次同調回路と、少なくとも前記一次同調回路の入力端と前記二次同調回路の出力端とに近接して前記絶縁基板上に形成された帯状の配線導体とを有し、前記絶縁基板上には前記一次同調回路と前記二次同調回路との間の領域に第一の導体を設け、前記第一の導体を接地し、前記一次同調回路の入力端及び前記二次同調回路の出力端と前記配線導体との間で構成される浮遊容量と前記コイルのインダクタンスとで並列共振回路を構成し、前記並列共振回路の共振周波数をイメージ周波数に設定した。
【００１０】
また、前記第一の導体の長さを調整して前記並列共振回路の共振周波数をイメージ周波数に設定した。
【００１１】
【発明の実施の形態】
本発明の複同調回路の構成を図１に示す。絶縁基板１上には一次同調回路２と二次同調回路３とが構成される。一次同調回路２は線材を巻き回して形成したコイル２ａ、表面実装型のバラクタダイオード２ｂ、チップコンデンサ２ｃ等を有し、これらが絶縁基板１上に取り付けられる。取り付けられたこれらの部品は絶縁基板１に形成した配線導体１ａによって互いに接続されて並列同調回路を構成する。そして、コイル２ａの一端に導体パターン１ｂが接続され、導体パターン１ｂは接地される。また、コイル１ａの他端に接続された配線導体１ａが一次同調回路２の入力端となる。
【００１２】
同様に、二次同調回路３は線材を巻き回して形成したコイル３ａ、表面実装型のバラクタダイオード３ｂ、チップコンデンサ３ｃ等を有し、これらが絶縁基板１上に取り付けられる。二次同調回路３のコイル３ａは一次同調回路２のコイル２ａに対向して取り付けられる。取り付けられたこれらの部品は絶縁基板１に形成した導体１ｃによって互いに接続されて並列同調回路を構成する。そして、コイル３ａの一端が導体パターン１ｂに接続される。また、コイル３ａの他端に接続された配線導体１ｃが二次同調回路３の出力端となる。
【００１３】
そして、一次同調回路２の入力端である配線導体１ａが前段の高周波増幅回路４に接続され、二次同調回路３の出力端である配線導体１ｃが次段の混合回路５に接続される。
【００１４】
絶縁基板１上には高周波増幅回路４あるいは混合回路５に電源電圧等を供給するための帯状の配線導体６等が設けられるが、この配線導体６を利用して複同調回路にイメージトラップ機能を付加している。この場合は、配線導体６は一次同調回路２と二次同調回路３とのホット側に近接して設けられている。このため、配線導体４は必然的に一次同調回路２の入力端と二次同調回路３の出力端にも近接し、配線導体６と一次同調回路２の入力端である配線導体１ａとの間に浮遊容量が介在し、同様に、配線導体６と二次同調回路３の出力端である配線導体１ｃとの間にも浮遊容量が介在する。
【００１５】
さらに、絶縁基板１上には、一次同調回路２のコイル２ａと二次同調回路３のコイル３ａとが取り付けられた間の領域に第一の導体７が形成される。第一の導体７は各コイル２ａ、３ａの軸心方向にそって帯状に形成される。
【００１６】
このため、コイル２ａ、３ａ同士の間に形成される浮遊容量（従来のＣｃ）は第一の導体７によって減少し、二つのコイル２ａ、３ａ間には実質的に、配線導体６による浮遊容量のみが介在することになる。そこで、コイル２ａ（３ａ）のインダクタンスをＬ、二つのコイル２ａ、３ａ間の相互インダクタンスをＭ、バラクタダイオード２ｂ（３ｂ）とチップコンデンサ２ｃ（３ｃ）との合成容量をＣ、配線導体６による浮遊容量をＣｓとすれば、複同調回路は図２に示す等価回路で表される。
【００１７】
従って、浮遊容量Ｃｓと直列接続の二つのインダクタンスＬ−Ｍとによって構成される並列共振回路がトラップ回路として機能し、そのトラップ周波数（共振周波数）は図３に示すように高くなる。この周波数をほぼイメージ周波数に合致するように設定することで減衰Ｂを大きくなり、イメージ妨害が改善する。トラップ周波数は第一の導体７の長さを調整によって調整する。
【００１８】
図４は他の実施形態を示す。図４では一次同調回路２及び二次同調回路３と配線導体６との間に、少なくとも一次同調回路２の入力端である配線導体１ａと二次同調回路３の出力端である配線導体１ｃとに近接する帯状の第二の導体８を設けている。そして、この第二の導体８を接地する。第一の導体７が設けられているときには第一の導体７に接続してもよい。これによって、配線導体６によって介在する浮遊容量Ｃｓが減少し、二つのコイル２ａ、３ａ間には実質的に、直接或いは絶縁基板を介する浮遊容量のみとなる。
【００１９】
その結果、コイル２ａ（３ａ）のインダクタンスをＬ、二つのコイル２ａ、３ａ間の相互インダクタンスをＭ、バラクタダイオード２ｂ（３ｂ）とチップコンデンサ２ｃ（３ｃ）との合成容量をＣ、二つのコイル２ａ、３ａ間の直接或いは絶縁基板１を介する浮遊容量をＣｃとすれば、複同調回路は図５に示す等価回路となり、図３のような同調特性が得られ、共振周波数は高くなる。
【００２０】
【発明の効果】
以上説明したように、絶縁基板と、互いに誘導結合するように前記絶縁基板上に対向して配置されたコイルを有する一次同調回路及び二次同調回路と、少なくとも前記一次同調回路の入力端と前記二次同調回路の出力端とに近接して前記絶縁基板上に形成された帯状の配線導体とを有し、前記絶縁基板上には前記一次同調回路と前記二次同調回路との間の領域に第一の導体を設け、前記第一の導体を接地し、前記一次同調回路の入力端及び前記二次同調回路の出力端と前記配線導体との間で構成される浮遊容量と前記コイルのインダクタンスとで並列共振回路を構成し、前記並列共振回路の共振周波数をイメージ周波数に設定したので、一次同調回路のコイルと二次同調回路のコイルと間に直接或いは絶縁基板を介して介在する浮遊容量が減少し、当該浮遊容量と前記コイルのインダクタンスとによって形成される並列共振回路がトラップ回路として機能し、当該トラップ回路のトラップ周波数（共振周波数）をイメージ周波数に設定しているので、減衰を大きくすることができる。従ってイメージ妨害が改善される。
【００２１】
また、前記第一の導体の長さを調整して前記並列共振回路の共振周波数をイメージ周波数に設定したので、第一の導体の長さを調整することによって簡単に共振周波数（イメージ周波数）を適正値に調整することができ、より確実にイメージ妨害を改善することができる。
【図面の簡単な説明】
【図１】本発明の複同調回路の構成を示す上面図である。
【図２】本発明の複同調回路の等価回路図である。
【図３】本発明の複同調回路の特性図である。
【図４】本発明の複同調回路の他の構成を示す上面図である。
【図５】本発明の複同調回路の他の構成の等価回路図である。
【図６】従来の複同調回路の構成を示す上面図である。
【図７】従来の複同調回路の等価回路図である。
【図８】従来の複同調回路の特性図である。
【符号の説明】
１ 絶縁基板
１ａ、１ｃ 配線導体
１ｂ 導体パターン
２ 一次同調回路
２ａ コイル
２ｂ バラクタダイオード
２ｃ チップコンデンサ
３ 二次同調回路
３ａ コイル
３ｂ バラクタダイオード
３ｃ チップコンデンサ
４ 高周波増幅回路
５ 混合回路
６ 配線導体
７ 第一の導体
８ 第二の導体
Claims (2)
- 絶縁基板と、互いに誘導結合するように前記絶縁基板上に対向して配置されたコイルを有する一次同調回路及び二次同調回路と、少なくとも前記一次同調回路の入力端と前記二次同調回路の出力端とに近接して前記絶縁基板上に形成された帯状の配線導体とを有し、前記絶縁基板上には前記一次同調回路と前記二次同調回路との間の領域に第一の導体を設け、前記第一の導体を接地し、前記一次同調回路の入力端及び前記二次同調回路の出力端と前記配線導体との間で構成される浮遊容量と前記コイルのインダクタンスとで並列共振回路を構成し、前記並列共振回路の共振周波数をイメージ周波数に設定したことを特徴とする複同調回路。
- 前記第一の導体の長さを調整して前記並列共振回路の共振周波数をイメージ周波数に設定したことを特徴とする請求項１に記載の複同調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306056A JP4043209B2 (ja) | 2001-10-02 | 2001-10-02 | 複同調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306056A JP4043209B2 (ja) | 2001-10-02 | 2001-10-02 | 複同調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003110408A JP2003110408A (ja) | 2003-04-11 |
| JP4043209B2 true JP4043209B2 (ja) | 2008-02-06 |
Family
ID=19125755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001306056A Expired - Fee Related JP4043209B2 (ja) | 2001-10-02 | 2001-10-02 | 複同調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4043209B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202916B2 (en) * | 2003-12-15 | 2007-04-10 | Realtek Semiconductor Corp. | Television tuner and method of processing a received RF signal |
| JP4411354B2 (ja) | 2008-07-02 | 2010-02-10 | アルプス電気株式会社 | 複同調回路 |
-
2001
- 2001-10-02 JP JP2001306056A patent/JP4043209B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003110408A (ja) | 2003-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8283990B2 (en) | Signal transmission communication unit and coupler | |
| JP3062485B2 (ja) | 半導体デバイス | |
| JP2001111364A (ja) | マイクロ波増幅器 | |
| JP2002049903A (ja) | 非接触式ｉｃタグ | |
| JP4043209B2 (ja) | 複同調回路 | |
| EP1931028B1 (en) | Variable tuning circuit using variable capacitance diode and television tuner | |
| US7782157B2 (en) | Resonant circuit, filter circuit, and multilayered substrate | |
| JP3565245B2 (ja) | 電圧制御発振器 | |
| EP1403963B1 (en) | AM Antenna Noise Reduction | |
| CN100355199C (zh) | 压控振荡器、组合模块和通信装置 | |
| US9294064B2 (en) | Bandpass filter implementation on a single layer using spiral capacitors | |
| US7005949B2 (en) | Dielectric filter | |
| JP2009044561A (ja) | アンテナ整合回路 | |
| US6901250B2 (en) | Mounting structure of antenna switching circuit in which reception interference is suppressed | |
| JP3097386U (ja) | テレビジョンチューナ | |
| KR100714598B1 (ko) | 방향성 커플러 및 이를 구비한 복합소자 | |
| JPH0129322B2 (ja) | ||
| JP2001076936A (ja) | チップインダクタおよびチップトランスおよびチップバルントランスおよびチップトロイダルコイルおよび複同調回路およびチップインダクタの実装方法並びに複同調回路の同調周波数の調整方法 | |
| JPH046259Y2 (ja) | ||
| JP3108714U (ja) | テレビジョンチューナの中間周波回路 | |
| JP3097061U (ja) | テレビジョンチューナの中間周波回路 | |
| JP2001237647A (ja) | 高周波用電力増幅器 | |
| JPH08330805A (ja) | バンドパスフィルタ | |
| KR940001234Y1 (ko) | Uhf 튜너 단간동조회로 | |
| JPS6223492B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070720 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071113 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |