WO2015053084A1 - 多層配線基板の製造方法 - Google Patents

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WO2015053084A1
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plating
electrolytic
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信之 吉田
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日立化成株式会社
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Definitions

  • the present invention relates to a method for manufacturing a multilayer wiring board, and more particularly to a method for manufacturing a multilayer wiring board in which an interlayer connection is formed using an electrolytic filled plating solution.
  • a prepreg or resin film and a metal foil are laminated and integrated on an inner layer material on which wiring is formed, and a via hole is formed by a laser to form a base electroless plating layer.
  • a method for manufacturing a multilayer wiring board in which the via hole is filled with an electroplating layer (hereinafter, simply referred to as an “electrolytic filled plating layer”) formed by use is employed.
  • multilayer wiring boards that do not fill via holes have also been manufactured in the past, and the via diameter (opening diameter of the via hole) is about 1.2 times the insulating layer thickness (depth of the via hole).
  • the via diameter opening diameter of the via hole
  • the insulating layer thickness depth of the via hole.
  • a method of manufacturing a multilayer wiring board that does not fill a hole for a via hole an insulating resin and a metal foil are laminated on an inner layer wiring, a non-through hole is formed by a laser drilling machine, an electroless copper plating, and a general electrolytic process.
  • a method of performing copper plating electrolytic copper plating that is not electrolytic filled plating is used (Patent Document 1).
  • metal foil pops out at the opening of the via-hole, which is the entrance to laser processing.
  • the cross-sectional shape of the hole may be such that the opening is narrower than the interior or bottom.
  • the connection property to the inside of the hole for the via hole is low.
  • the electrolytic copper plating layer having a thickness for ensuring reliability is formed, the electrolytic copper plating layer is also formed thick on the surface metal foil, and the surface metal foil and the electrolytic copper plating layer are combined. Since the thickness is etched, there is a problem that the fine wiring formability is inferior.
  • via hole holes generally via hole holes
  • electrolytic copper plating of the via hole hole of such a multilayer wiring board it is convenient to use an electrolytic filled plating facility in order to reduce the equipment used and simplify the process.
  • the present invention has been made in view of the above problems, and suppresses the generation of plating voids in via hole holes while preventing the electrolytic plating layer on the metal foil on the surface from becoming thick, and by electrolytic field plating. It is an object of the present invention to provide a method for manufacturing a multilayer wiring board that allows a general via hole that is not filled to be formed by electrolytic filled plating equipment.
  • the present invention relates to the following. 1.
  • the inner layer material forming the inner layer wiring, the insulating layer, and the upper layer wiring metal foil are laminated and integrated, and the upper layer wiring metal foil and the insulating layer are used for the upper layer wiring by using a conformal method or a direct laser method.
  • a step (2) of forming a via hole for connecting the upper layer wiring metal foil and the inner layer wiring and forming an upper layer wiring by forming the upper layer metal foil after forming the electrolytic filled plating layer A method of manufacturing a multilayer wiring board having the step (3), wherein the formation of the electrolytic filled plating layer in the step (2) temporarily reduced the current density of the electrolytic filled plating during the electrolytic filled plating.
  • a method of manufacturing a multilayer wiring board in which a current density change that is increased again later is repeated twice or more before the electrolytic filled plating layer closes the opening of the via hole. 2.
  • the current density change in the step (2) by repeating the current density change in the step (2) of once decreasing the current density of electrolytic filled plating and then increasing it again before the electrolytic filled plating layer closes the opening of the via hole.
  • the method for producing a multilayer wiring board wherein the electrolytic filled plating layer is formed in a shape following the inner wall and bottom surface of the via hole. 3.
  • the timing at which the current density of the electrolytic filled plating in the step (2) is temporarily reduced is that the metal foil for upper layer wiring formed at the opening of the via hole and the hole for the via hole are A method for manufacturing a multilayer wiring board, in which electrolytic filled plating fills a lower space between an inner wall and a plating void is not formed. 4).
  • the current density reduction rate when the current density of the electrolytic field plating is temporarily reduced during the electrolytic field plating is 50% or more immediately before the reduction.
  • the present invention while preventing the electrolytic plating layer on the metal foil on the surface from becoming thick, the generation of plating voids in the hole for via holes is suppressed, and a general via hole that is not filled by electrolytic field plating is formed by electrolytic filling.
  • a method of manufacturing a multilayer wiring board that can be formed by plating equipment can be provided.
  • Step (1) of the method for manufacturing a multilayer wiring board of one embodiment (Examples 1 to 5) of the present invention is shown.
  • Step (2) of the method for producing a multilayer wiring board according to one embodiment (Examples 1 to 5) of the present invention is shown.
  • Step (3) of the method for producing a multilayer wiring board of one embodiment of the present invention is shown.
  • the process (2) of the manufacturing method of the multilayer wiring board of a comparative example is shown.
  • the electric current density of the electrolytic field plating of the manufacturing method of the multilayer wiring board of one Embodiment (Example 1) of this invention is shown.
  • an inner layer material on which inner layer wiring is formed, an insulating layer, and a metal foil for upper layer wiring are laminated and integrated, and the conformal method or direct laser method is used for the upper layer wiring.
  • a step (2) of forming a via hole for connecting the metal foil for upper layer wiring and the inner layer wiring, and an upper layer distribution after forming the electrolytic filled plating layer Forming a metal foil for wiring and forming an upper layer wiring (3), wherein the formation of the electrolytic filled plating layer in the step (2) is performed by electrolytic field plating.
  • Multi-layer wiring in which the current density change that is once reduced during the electrolytic field plating and then increased again is repeated twice or more before the electrolytic filled plating layer closes the opening of the via hole A method for manufacturing a substrate is mentioned.
  • a via hole is provided by using a conformal method or a direct laser method, so that a metal foil for upper layer wiring protrudes into the opening of the via hole.
  • a lower space is formed between the protrusion of the metal foil for the upper layer wiring and the inner wall of the via hole.
  • the immediate lower portion which is a region in the vicinity of the back surface of the metal foil for upper layer wiring, is a region in which the liquid flow of the electrolytic filled plating solution hardly flows in the lower space.
  • the lower space including the immediate lower portion is easy to adsorb the electrolytic filled plating solution promoter, and in the initial stage of electrolytic filled plating, the electrolytic filled plating layer is first formed in the lower space starting from the immediate lower portion. Formed and the lower space is filled.
  • the lower space is a space surrounded by the protrusion of the metal foil for the upper layer wiring and the inner wall of the hole for the via hole, and more specifically, for the via hole from the tip of the protrusion of the metal foil for the upper layer wiring.
  • the plating accelerator Once the plating accelerator is adsorbed, it has the property of staying as it is while electrolytic field plating is continued at the same current density. For this reason, if electrolytic filling plating is continued at the same current density as in the prior art, the filled plating layer filling the lower space continues to grow starting from the immediately lower part, and the opening is formed before the inside of the via hole. Therefore, plating voids tend to occur inside the via hole.
  • the directly lower portion refers to a region near the rear surface of the upper layer wiring metal foil jumping out of the lower space formed between the upper layer wiring metal foil jumping out and the inner wall of the via hole hole.
  • This lower part is easy to be laser processed (thermal decomposition temperature) between the resin forming the insulating layer and the metal foil directly above when the via hole is formed by the conformal method or direct laser method.
  • the inner wall of the insulating layer immediately below the metal foil is recessed rather than the tip of the opening of the metal foil.
  • a prepreg having a reinforcing fiber is used as the insulating layer, a resin for adhesion exists immediately below the metal foil, and this resin is more easily laser processed than the reinforcing fiber.
  • the electrolytic filled plating layer tends to grow fast (thick) and close the opening of the via hole.
  • the current density of electrolytic field plating is temporarily reduced during the electrolytic field plating, and at this time, it is adsorbed to the electrolytic field plating layer formed immediately below the lower space.
  • the accelerator that had been used can be separated.
  • the electrolytic filled plating layer fills the lower space and the inner diameter of the via hole is equal to or larger than the diameter of the opening, the opening of the via hole corresponding to the immediately lower portion is suppressed.
  • the plating accelerator is easily adsorbed inside the via hole. In particular, if the electrolytic filled plating layer fills the lower space and the filled plating layer is deposited inside the via hole along the inner wall, this effect is more significant.
  • the electrolytic filled plating layer blocks the opening of the via hole.
  • the electrolytic filled plating layer is preferentially formed inside the via hole.
  • the cross-sectional shape of the via hole protrudes from the metal foil for the upper wiring formed in the opening of the via hole and the hole of the via hole.
  • the electrolytic filled plating fills the lower space between the inner wall and the electrolytic filled plating layer is deposited along the inner wall, and the electrolytic filled plating layer on the bottom surface is thinner than the inner wall It is desirable to make it.
  • the electrolytic filled plating layer fills the lower space and the electrolytic filled plating layer is deposited along the inner wall inside the hole for the via hole, and the electrolytic filled plating layer on the bottom surface is thinner than the inner wall
  • the aspect ratio is equal to or higher than the aspect ratio, which is the ratio of the depth of the via hole to the opening diameter of the via hole before electrolytic filling plating, the opening of the via hole is plated.
  • the inhibitor can be more easily adsorbed, while the inside of the via hole can be more easily adsorbed by the accelerator. For this reason, the throwing power of the electrolytic filled plating layer inside the via hole is improved.
  • the opening is about 1.5 to 2 times larger than the thickness of the insulating layer and the aspect ratio is small, the electrolytic field plating deposition is suppressed on the bottom surface of the via hole as well as the surface layer. For this reason, it is preferable because the filled plating layer thickness tends to be equal to or less than the surface layer.
  • the timing at which the current density of electrolytic filled plating in the step (2) is once lowered is between the protrusion of the metal foil for the upper wiring formed in the opening of the via hole and the inner wall of the via hole.
  • the space is filled with electrolytic filled plating and before the plating voids are formed. Thereby, it is possible to more reliably form the electrolytic filled plating layer without filling the inside of the via hole and without forming the plating void.
  • the rate of decrease of the current density when the current density of the electrolytic filled plating is once reduced during the electrolytic filled plating is 50% or more immediately before the reduction.
  • the reduction rate of the current density is a rate of reducing the current density. For example, when the reduction rate from the initial current density of 1 A / dm 2 is 50%, the current density after the reduction is 0. Means 5 A / dm 2 . Further, reducing the current density includes making the current density 0 A / dm 2 . Thereby, the plating accelerator adsorbed on the electrolytic filled plating layer formed immediately below the lower space can be reliably separated.
  • the opening of the via hole is more likely to absorb the plating inhibitor.
  • the accelerator can be more easily adsorbed in the via hole.
  • the current density of the electrolytic filled plating is once reduced during the electrolytic filling plating and then increased again to be equal to or higher than the current density immediately before the reduction.
  • the electrolytic filled plating layer can be filled in the via hole for a shorter time, and the production efficiency is improved.
  • the first-stage electrolytic filled copper plating layer before the current density is reduced
  • streaks are observed between the second-stage electrolytic filled copper plating layer after increasing the current density again.
  • the boundary between the first-stage electrolytic filled copper plating layer and the second-stage electrolytic copper plating layer can be identified.
  • the first step before the current density is reduced from the cross-sectional shape of the via hole. It is possible to confirm whether or not the electrolytic filled copper plating layer fills the lower space and is deposited in a form along the inner wall, and the electrolytic filled plating layer on the bottom surface is thinner than the inner wall.
  • the formation of the electrolytic filled plating layer causes the current density of the electrolytic filled plating to decrease once during the electrolytic filled plating and then increase again. In addition, it can be confirmed whether or not it has been repeated twice or more. Therefore, it is easy to manage the conditions and thickness of the first-stage electrolytic filled copper plating before reducing the current density.
  • the via hole is preferably a non-through hole.
  • the non-through hole is formed by applying the conformal method or direct laser method, the metal foil for upper layer wiring jumps out at the opening of the via hole, and the metal foil for upper layer wiring jumps out and the via hole.
  • a lower space is easily formed between the inner wall of the service hole.
  • the via hole has a bottom when it is a non-through hole, the electrolytic filled plating layer is more easily filled in the via hole due to the action of the plating accelerator of the electrolytic filled plating solution, It is possible to more reliably suppress voids in the via hole.
  • the inner layer material is used for a general inner layer of a multilayer wiring board.
  • copper, aluminum, brass are provided on the upper surface and / or lower surface of a required number of resin-impregnated base materials in which a reinforcing base material is impregnated with a resin composition.
  • a metal foil made of nickel, iron or the like alone, an alloy or a composite foil is laminated and integrated, and the metal foil is formed by etching or the like.
  • the prepreg is an insulating layer that bonds the inner layer material and the copper foil for the upper layer wiring, and impregnates the resin composition (resin varnish) into glass fiber or the like that is the reinforcing base material to bring it into a semi-cured B-stage state.
  • a resin film having adhesive properties As the prepreg, a prepreg used for a general multilayer wiring board can be used. Moreover, the resin film which does not have reinforcement base materials, such as glass fiber, other than a prepreg can also be used.
  • a resin film having no reinforcing substrate such as glass fiber, a polymer epoxy resin or a thermoplastic polyimide adhesive film used for bonding an inner layer material and a copper foil for upper layer wiring in a multilayer wiring board, etc. Is mentioned.
  • thermosetting resin having good heat resistance and chemical resistance
  • one kind of resin such as phenol resin, epoxy resin, polyimide resin, unsaturated polyester resin, polyphenylene oxide resin, fluorine resin or the like.
  • inorganic powder fillers such as talc, clay, silica, alumina, calcium carbonate, aluminum hydroxide, antimony trioxide, and antimony pentoxide, glass fiber, asbestos fiber, pulp fiber
  • a fiber filler such as synthetic fiber or ceramic fiber is added.
  • the resin composition may be blended with a thermoplastic resin in consideration of dielectric properties, impact resistance, film processability, and the like. Further, various additives and fillers such as an organic solvent, a flame retardant, a curing agent, a curing accelerator, thermoplastic particles, a colorant, an ultraviolet light impermeant, an antioxidant and a reducing agent are added as necessary.
  • the reinforcing substrate examples include inorganic fibers such as glass and asbestos, polyester, polyamide, polyacryl, polyvinyl alcohol, polyimide, organic fibers such as fluorine resin, natural fibers such as cotton, nonwoven fabric, paper, mats, etc. Is used.
  • the temperature is usually 100 to 200 ° C. And dried for 1 to 30 minutes to obtain a semi-cured (B-stage) prepreg.
  • 1 to 20 prepregs are stacked and heated and pressed in a configuration in which metal foils are arranged on both sides.
  • a normal laminate technique can be applied. For example, a multistage press, a multistage vacuum press, continuous molding, an autoclave molding machine, etc. are used.
  • Molding is carried out in the range of 0.1 to 5 hours, or by using a vacuum laminator or the like under lamination conditions of 50 to 150 ° C. and 0.1 to 5 MPa under reduced pressure or atmospheric pressure.
  • the thickness of the prepreg serving as the insulating layer varies depending on the application, but a thickness of 0.1 to 5.0 mm is usually preferable.
  • the metal foil a metal foil used for a general multilayer wiring board can be used.
  • the 10-point average roughness (Rz) shown in JIS B0601 is preferably 2.0 ⁇ m or less on both sides in terms of electrical characteristics.
  • copper foil, nickel foil, aluminum foil, etc. can be used for metal foil, copper foil is usually used.
  • the production conditions of the copper foil are as follows: in the case of a copper sulfate bath, sulfuric acid 50-100 g / L, copper 30-100 g / L, liquid temperature 20 ° C.-80 ° C., current density 0.5-100 A / dm 2 , pyrophosphoric acid
  • sulfuric acid 50-100 g / L sulfuric acid 50-100 g / L
  • copper 30-100 g / L liquid temperature 20 ° C.-80 ° C.
  • current density 0.5-100 A / dm 2 pyrophosphoric acid
  • potassium pyrophosphate 100-700 g / L, copper 10-50 g / L, liquid temperature 30 ° C.-60 ° C., pH 8-12, current density 1-10 A / dm 2 are generally used.
  • various additives are added in consideration of the physical properties and smoothness of copper.
  • the antirust treatment performed on the resin adhesive surface of the metal foil can be performed using any of nickel, tin, zinc, chromium, molybdenum, cobalt, or an alloy thereof.
  • a thin film is formed on a metal foil by sputtering, electroplating or electroless plating, but electroplating is preferable from the viewpoint of cost.
  • the amount of the rust-proofing metal varies depending on the type of metal, but a total of 10 to 2,000 ⁇ g / dm 2 is suitable. If the rust-proofing treatment is too thick, it may cause etching inhibition and electrical property deterioration, and if it is too thin, it may cause a reduction in peel strength with the resin. Furthermore, if a chromate treatment layer is formed on the rust prevention treatment, it is useful because a reduction in peel strength with the resin can be suppressed.
  • the via hole is a non-penetrating interlayer connection hole in which a plating layer for connecting a plurality of wiring layers of two or more layers is formed, and includes an interstitial via hole (IVH).
  • the via hole is a non-through hole for forming a via hole, and means a state before the plating layer is formed. Further, in addition to those in which a plating layer is formed on the inner surface of a hole for a via hole, a filled via in which the entire inside of the hole is filled with a plating layer is also included.
  • the diameter of the via hole is about the same as the thickness of the insulating layer to about 1.2 times or more, and it is easy to form a conventional unfilled via hole (general via hole), but the diameter is about the same as the thickness of the insulating layer. The more it becomes, the more easily the via hole is filled and the void is more likely to be generated in the via hole.
  • the electroless plating layer that is the base of the electrolytic filled plating layer is an electroless plating layer provided on the entire surface of the substrate after providing the via hole, and the surface of the metal foil for the upper wiring, the inner surface of the via hole, It is plated on the inner wiring surface of the bottom surface of the via hole.
  • This electroless plating layer can be formed using a thin-type electroless copper plating solution generally used for manufacturing a multilayer wiring board.
  • the electrolytic filled plating layer is an electrolytic plating layer formed by an electrolytic filled plating solution.
  • the thickness of the electrolytic filled plating layer is thicker at the bottom surface in the via hole than the thickness on the metal foil for the upper wiring. Become.
  • the thickness of the electrolytic filled plating layer in the first stage is preferably 1 to 10 ⁇ m, more preferably 2 to 5 ⁇ m as the thickness on the metal foil for the upper layer wiring, on the inner layer wiring on the bottom surface in the via hole.
  • the thickness is about 2 to 20 ⁇ m.
  • the thickness of the electrolytic filled plating layer in the second stage can be used as wiring as the thickness on the metal foil for the upper wiring, and the via hole is not completely filled with the electrolytic filled plating layer.
  • the thickness on the metal foil for the upper wiring is preferably in the range of 1 to 10 ⁇ m, more preferably in the range of 2 to 5 ⁇ m.
  • the electrolytic filled plating solution is generally obtained by adding a plating inhibitor that suppresses plating growth and a plating accelerator that promotes plating growth to a copper sulfate plating bath.
  • Plating inhibitors are based on the diffusion law of substances and are difficult to adsorb inside the via hole and easily adsorb to the substrate surface. By slowing down the speed, the inside of the via hole is filled with an electrolytic filled copper plating layer, and the electrolytic filled copper plating is smooth on the substrate surface at the portion directly above the via hole and the portion directly above the via hole. It is said to have an effect of forming a layer.
  • a nitrogen-containing compound such as a polyether compound such as polyalkylene glycol, a polyvinyl imidazolium quaternized product, and a copolymer of vinyl pyrrolidone and vinyl imidazolium quaternized product.
  • the plating accelerator is uniformly adsorbed on the bottom, side, and substrate surface in the via hole, and then the surface area decreases as the plating grows inside the via hole, promoting the inside of the via hole.
  • the plating speed inside the via hole is faster than the plating speed on the surface of the substrate, and the inside of the via hole is filled with an electrolytic filled copper plating layer. It is said that there is an effect of forming a smooth electrolytic filled copper plating layer on the substrate surface at the portion directly above and the portion other than the portion directly above the via hole.
  • the plating accelerator is represented by a sulfur compound represented by sodium 3-mercapto-1-propanesulfonate or sodium 2-mercaptoethanesulfonate, or bis- (3-sulfopropyl) -disulfide disodium. Sulfur compounds to be used can be used. These plating accelerators are also a kind of additive added to a copper plating solution called brightener (brightener).
  • the above plating inhibitors and plating accelerators are used alone or in combination of two or more.
  • concentration of these aqueous solutions is not particularly limited, but can be used at a concentration of several mass ppm to several mass%.
  • step (1-1) of FIG. 1 the prepreg 3 and the copper foil 4 for the upper layer wiring 10 are laminated and integrated on the inner layer material 2 on which the inner layer wiring 1 is formed, and the upper layer wiring is obtained.
  • step (1-2) in FIG. 1 via hole 5 is provided by direct laser processing.
  • a protrusion 12 of the copper foil 4 for the upper layer wiring 10 is generated at the opening of the via hole 5, and a lower space 13 is formed between the protrusion 12 of the copper foil 4 for the upper layer wiring 10 and the inner wall 18 of the via hole 5. It is formed.
  • the amount of protrusion (length of protrusion) of the copper foil 4 is 3 to 10 ⁇ m.
  • the prepreg 3 which is a resin film having a reinforcing base material such as glass fiber is used as the insulating layer 3 for bonding the inner layer material 2 and the copper foil 4 for the upper layer wiring 10.
  • a resin film such as a polymer epoxy resin or a thermoplastic polyimide adhesive film which is used for a general multilayer wiring board and does not have a reinforcing base material can be used.
  • the copper foil 4 is used as the metal foil 4 for the upper layer wiring 10, but besides this, a nickel foil, an aluminum foil, a composite foil thereof or the like used as a material for the multilayer wiring board is used. Can be used.
  • the insulating layer 3 and the metal foil 4 are formed using a resin film with a single-sided copper foil in which a resin film having a reinforcing base or a resin film having no reinforcing base is disposed on the copper foil 4. Also good.
  • the method of laminating and integrating the prepreg and the copper foil on the upper layer on the inner layer material formed with wiring is a method of laminating and pressing the inner layer material and the prepreg, copper foil, or a method of laminating a resin film with a single-sided copper foil on the inner layer material Is used.
  • the thickness of the insulating layer is about 10 to 100 ⁇ m, preferably 20 to 60 ⁇ m, and the thickness of the copper foil is 3 to 12 ⁇ m.
  • the resin film with a single-sided copper foil in this case has a configuration in which a prepreg (resin film having a reinforcing base material) is disposed on the copper foil.
  • a resin film that does not have a reinforcing substrate other than prepreg as the insulating layer a resin film such as a polymer epoxy resin or a thermoplastic polyimide adhesive film that does not have a reinforcing substrate is disposed on the copper foil. Is used.
  • the copper foil and resin composition (resin varnish) used for the production of the resin film with a single-sided copper foil are the same as those used for general multilayer wiring boards.
  • the resin varnish is heated and dried in order to bring the resin varnish into a B-stage state (semi-cured state). This condition is suitably 100 to 200 ° C.
  • the residual solvent amount in the resin composition (resin varnish) after heating and drying is about 0.2 to 10% by mass. Is appropriate.
  • vacuum or atmospheric pressure is suitable under conditions of 50 to 150 ° C. and 0.1 to 5 MPa.
  • the blackening treatment layer formed on the copper foil for the upper wiring layer can be formed of a known layer formed for adhesion between the copper foil and the insulating layer in a general multilayer wiring board.
  • Examples of such a blackening treatment layer include those formed by forming irregularities on the surface of the copper foil by copper oxide treatment or etching.
  • CO 2 and CO is a solid-state laser of gas laser or a YAG or the like of an excimer like.
  • a CO 2 laser can easily obtain a large output, and according to the direct laser method that has been developed in recent years, it is possible to process a hole for a via hole having a diameter of 50 ⁇ m or less.
  • the copper for the upper wiring 10 is etched with an etching solution such as ferric chloride aqueous solution, sodium persulfate, or sulfuric acid-hydrogen peroxide mixed solution.
  • an etching solution such as ferric chloride aqueous solution, sodium persulfate, or sulfuric acid-hydrogen peroxide mixed solution.
  • Half-etching is performed until the thickness of the foil 4 is about 1 to 5 ⁇ m.
  • the blackening treatment layer 8 formed on the copper foil 4 is removed.
  • the bottom portion 19 is etched in the via hole 15, and a recess 14 is generated. By securing the amount of this recess 14 (etching amount), the laser processing residue at the bottom 19 of the via hole 15 can be removed, and reliability can be ensured.
  • the catalyst is placed on the copper foil 4 and inside the via hole 5 as shown in step (2-1) in FIG.
  • the electroless copper plating layer 6 is formed.
  • the activator Neogant made by Atotech Japan Co., Ltd., trade name; “Neogant” is a registered trademark
  • HS201B manufactured by Hitachi Chemical Co., Ltd.
  • a palladium colloid catalyst are used for providing a catalyst nucleus. , Product name).
  • Adsorption amount to the copper foil 4 on the palladium catalyst in the present embodiment is in the range of 0.03 ⁇ 0.6 ⁇ g / cm 2, more desirably, in the range of 0.05 ⁇ 0.3 ⁇ g / cm 2 is there.
  • the treatment temperature for adsorbing the palladium catalyst is preferably 10 to 40 ° C. By controlling the treatment time, the adsorption amount of the palladium catalyst on the copper foil 4 can be controlled.
  • electroless copper plating layer For forming the electroless copper plating layer, commercially available electroless copper such as CUST2000 (manufactured by Hitachi Chemical Co., Ltd., trade name, “CUST” is a registered trademark) and CUST201 (trade name, manufactured by Hitachi Chemical Co., Ltd.).
  • a plating solution can be used.
  • These electroless copper plating solutions contain copper sulfate, formalin, complexing agent and sodium hydroxide as main components.
  • the thickness of the electroless copper plating layer is not particularly limited as long as power can be supplied to form the next electrolytic filled copper plating layer, and is preferably in the range of 0.1 to 5 ⁇ m, more preferably 0.5. It is in the range of ⁇ 1.0 ⁇ m.
  • the first-stage electrolytic filled copper plating layer 7 that does not completely fill the via hole 5 is formed.
  • the first-stage electrolytic filled copper plating layer 7 fills the lower space 13 and the diameter 20 inside the via hole 15 is equal to or greater than the diameter 21 of the opening.
  • the first-stage electrolytic filled copper plating layer 7 fills the lower space 13 and the diameter 20 inside the via hole 15 is larger than the diameter 21 of the opening.
  • the thickness of the electrolytic filled copper plating layer 7 is thicker than the thickness of the electrolytic filled copper plating layer 7 on the copper foil 4 for upper layer wiring.
  • the thickness on the upper layer wiring copper foil 4 is in the range of 1.0 to 5.0 ⁇ m, and the thickness of the bottom surface in the via hole 5 is in the range of 1 to 20 ⁇ m.
  • the conditions for such electrolytic filled copper plating are about 4 to 20 minutes at a current density of 1.0 A / dm 2 .
  • the current density of the first-stage electrolytic filled copper plating was temporarily reduced to 0.3 A / dm 2 during the first-stage electrolytic filled copper plating to reduce the current density.
  • Electrolytic field plating is performed for about 1 minute.
  • the plating accelerator adsorbed on the electrolytic filled plating layer formed in the lower space can be separated.
  • the time for performing electrolytic filled plating with reduced current density that is, the time for maintaining the current density of electrolytic filled copper plating once reduced is 1 second or more, and has the effect of separating the plating accelerator. If it is within 10 minutes, it is preferable because the work efficiency of electrolytic filled copper plating does not decrease so much.
  • the cross-sectional shape of the via hole 15 immediately before the current density is once reduced is as shown in the step (2-2) of FIG. 2 with the protrusion 12 of the copper foil 4 for the upper wiring 10, the inner wall 18 of the via hole 5 and The lower space 13 formed between the first and second electrolytic filling copper plating layers 7 is filled.
  • the diameter 20 inside the via hole 15 has a bowl shape larger than the diameter 21 of the opening.
  • the opening of the via hole 5 corresponding to the direct lower portion 17 of the copper foil 4 is easy to adsorb the plating inhibitor, while the inside of the via hole 5 Becomes easy to adsorb the plating accelerator.
  • the current density of electrolytic filled plating is again increased to 1.0 A / dm 2 , and second-stage electrolytic filled copper plating is performed.
  • the second stage electrolytic field plating starting from the immediately lower part 17 is used. Since the growth of the layer 9 is suppressed, the second-stage electrolytic filled plating layer 9 does not block the opening of the via-hole 5 and the second-stage electrolytic filled layer 9 is preferentially placed inside the via-hole 5. A plating layer 9 is formed.
  • the third stage electrolytic filled plating layer has a via shape without blocking the opening. Formed along.
  • the second and third or more electrolytic filled plating layers 9 copper sulfate electroplating for filled vias used in ordinary multilayer wiring boards can be used, and the first-stage electrolytic filled copper plating layer 7 was formed.
  • the electrolytic field plating solution may be different or different. If the electrolytic filled copper plating solution used for forming the first-stage electrolytic filled copper plating layer 7 and the second-stage electrolytic filled copper plating layer 9 is the same, it remains immersed in the same electrolytic filled copper plating solution.
  • the thickness of the second, third, and higher electrolytic filled plating layers 9 can be used as wiring, and the via holes need not be completely filled with conductive metal.
  • the copper foil 4 for the upper wiring and the first stage The thickness on the electrolytic filled copper plating layer 7 is preferably in the range of 1 to 100 ⁇ m, more preferably in the range of 10 to 50 ⁇ m.
  • Such electrolytic filled copper plating is performed at a current density of 1.0 A / dm 2 for about 4 to 400 minutes, preferably about 40 to 200 minutes.
  • copper deposits thicker than the surface at the bottom of the via hole, so that a plating layer having connection reliability and other substrate characteristics can be formed at the bottom of the via hole with a relatively small surface plating thickness.
  • an etching resist 11 is formed using a dry film resist or the like.
  • the etching resist 11 is removed by development from the portions other than the portions on the via hole 5 and the upper layer wiring 10.
  • step (3-2) of FIG. 3 after etching away portions other than the upper layer wiring 10, the etching resist 11 is stripped using an alkaline stripping solution, sulfuric acid, or a commercially available resist stripping solution, Upper layer wiring 10 is formed.
  • a multilayer wiring board composed of two layers of the inner layer wiring 1 and the upper layer wiring 10 is completed.
  • the surface of the upper layer wiring 10 of the multilayer wiring board is roughened and an insulating layer (not shown) formed on the upper wiring 10 is formed.
  • the prepreg and a copper foil for upper layer wiring are laminated on the upper layer and the like while improving the adhesion.
  • the inner layer material 2 on which the inner layer wiring 1 is formed has a resin film serving as the insulating layer 3 having a thickness of 60 ⁇ m and becomes the copper foil 4 for the upper layer wiring 10.
  • a resin film with a single-sided copper foil having a thickness of 12 ⁇ m was laminated in a vacuum at 120 ° C. and 2 MPa.
  • a blackening treatment layer 8 having a thickness of 0.3 to 0.5 ⁇ m on the surface of the copper foil 4 for the upper layer wiring 10
  • a via hole 5 having a diameter of 150 ⁇ m was processed by a direct laser method using a CO 2 laser.
  • the depth of the via hole 5 is 72 ⁇ m, which is the sum of the thickness of the resin film (60 ⁇ m) and the thickness of the copper foil 4 (12 ⁇ m), and the diameter of the opening of the copper foil 4 is 150 ⁇ m. It was. For this reason, the aspect ratio was about 0.5.
  • a protrusion 12 of the copper foil 4 for the upper layer wiring 10 is generated at the opening of the via hole 5, and a lower space 13 is formed between the protrusion 12 of the copper foil 4 for the upper layer wiring 10 and the inner wall 18 of the via hole 5. Formed.
  • the amount of protrusion of the copper foil 4 was about 12 ⁇ m on one side of the via hole 5.
  • the copper foil 4 for the upper wiring 10 is formed with an etching solution such as ferric chloride aqueous solution, ammonium persulfate, or sulfuric acid-hydrogen peroxide mixed solution.
  • an etching solution such as ferric chloride aqueous solution, ammonium persulfate, or sulfuric acid-hydrogen peroxide mixed solution.
  • half etching was performed until the thickness of the copper foil 4 became 9 to 10 ⁇ m.
  • step (2-1) of FIG. 2 a catalyst using HS201B (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a palladium colloid catalyst, is formed on the copper foil 4 and in the via hole 5.
  • the electroless copper plating layer 6 serving as a base for the electrolytic filled copper plating having a thickness of 0.5 ⁇ m is formed using CUST2000 (trade name, manufactured by Hitachi Chemical Co., Ltd., “CUST” is a registered trademark). Formed.
  • the thickness on the copper foil 4 for the upper wiring 10 is 3 ⁇ m, and the thickness of the bottom surface 19 in the via hole 5 is 3 to 15 ⁇ m.
  • An electrolytic filled copper plating layer 7 is formed.
  • the electrolytic filled copper plating solution a commercially available DC electrolytic plating solution CU-BRITE VFIV (manufactured by JCU Corporation, trade name) was used. At this time, the condition of the first stage electrolytic filled copper plating is about 13 minutes at a current density of 1.0 A / dm 2 .
  • the cross-sectional shape of the via hole 15 in which the first stage electrolytic filled copper plating layer 7 is formed is such that the first stage electrolytic filled plating layer 7 fills the lower space 13, and the diameter 20 inside the via hole 15 is It was in the shape of a bowl larger than 21 in diameter.
  • the power supply of the rectifier is turned off once and left at 0 A / dm 2 for 1 minute, and then continuously in the step (2-3) of FIG.
  • a second electrolytic filled copper plating layer 9a of 3 ⁇ m was formed as the thickness on the copper foil 4 for the upper wiring 10 and the first electrolytic filled copper plating layer 7.
  • the conditions for the second stage electrolytic filled copper plating at this time were about 13 minutes at a current density of 1.0 A / dm 2 .
  • the substrate remained immersed in the electrolytic filled copper plating solution.
  • the rectifier is turned off once and left at 0 A / dm 2 for 1 minute, and then the process of FIG.
  • a 3 ⁇ m-thick electrolytic filled copper plating layer 9 b having a thickness of 3 ⁇ m was formed on the second-stage electrolytic filled copper plating layer 9 a.
  • the condition of the third stage electrolytic filled copper plating at this time was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the substrate remained immersed in the electrolytic filled copper plating solution.
  • a multilayer wiring board having a surface copper thickness of about 19 ⁇ m was produced.
  • an etching resist 11 having a thickness of 29 ⁇ m is formed using SL-1229 (Hitachi Chemical Co., Ltd., trade name) which is a dry film resist.
  • the etching resist 11 is removed from portions other than the portions on the via hole 5 and the upper layer wiring 10.
  • the etching resist 11 is stripped using an alkaline stripping solution, sulfuric acid, or a commercially available resist stripping solution.
  • the upper layer wiring 10 was formed.
  • Example 2 In the same manner as in Example 1, the process from Step (1-1) in FIG. 1 to Step (2-1) in FIG. Next, as shown in step (2-2) of FIG. 2, the thickness on the copper foil 4 for the upper wiring 10 is 3 ⁇ m, and the thickness of the bottom surface 19 in the via hole 5 is 3 to 15 ⁇ m.
  • An electrolytic filled copper plating layer 7 is formed.
  • the same electrolytic filled copper plating solution as in Example 1 was used.
  • the condition of the first stage electrolytic filled copper plating at this time was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the current density of electrolytic filled copper plating is reduced from 1.0 A / dm 2 to 0.3 A / dm 2 and the electrolytic filled copper plating is continued while maintaining for 1 minute.
  • a second electrolytic filled copper plating layer 9a of 3 ⁇ m was formed as the thickness on the copper foil 4 for the upper wiring 10 and the first electrolytic filled copper plating layer 7. .
  • the condition of the second stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the substrate was left immersed in the electrolytic filled copper plating solution.
  • the current density of electrolytic filled copper plating is reduced from 1.0 A / dm 2 to 0.3 A / dm 2 , and electrolytic filled copper plating is continued while maintaining for 1 minute, and the second stage electrolytic filled copper plating layer A third electrolytic filled copper plating layer 9b having a thickness of 3 ⁇ m was formed on 9a.
  • the condition of the third stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • steps (3-1) to (3-3) in FIG. 3 were carried out in the same manner as in Example 1.
  • Example 3 In the same manner as in Example 1, the process from Step (1-1) in FIG. 1 to Step (2-1) in FIG. Next, as shown in step (2-2) of FIG. 2, the thickness on the copper foil 4 for the upper wiring 10 is 3 ⁇ m, and the thickness of the bottom surface 19 in the via hole 5 is 3 to 15 ⁇ m.
  • An electrolytic filled copper plating layer 7 is formed.
  • the same electrolytic plating solution as in Example 1 was used.
  • the condition of the first stage electrolytic filled copper plating at this time was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the current density of electrolytic filled copper plating is decreased from 1.0 A / dm 2 to 0.5 A / dm 2 , and electrolytic filled copper plating is continued while maintaining for 1 minute.
  • a second electrolytic filled copper plating layer 9a of 3 ⁇ m was formed as the thickness on the copper foil 4 for the upper wiring 10 and the first electrolytic filled copper plating layer 7. .
  • the condition of the second stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the substrate was left immersed in the electrolytic filled copper plating solution.
  • the electrolytic filled copper plating is continued by reducing the current density of the electrolytic filled copper plating from 1.0 A / dm 2 to 0.5 A / dm 2 and holding for 1 minute.
  • a third electrolytic filled copper plating layer 9b having a thickness of 3 ⁇ m was formed on 9a.
  • the condition of the third stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • steps (3-1) to (3-3) in FIG. 3 were carried out in the same manner as in Example 1.
  • Example 4 In the same manner as in Example 1, the process from Step (1-1) in FIG. 1 to Step (2-1) in FIG. Next, as shown in step (2-2) of FIG. 2, the thickness on the copper foil 4 for the upper wiring 10 is 3 ⁇ m, and the thickness of the bottom surface 19 in the via hole 5 is 3 to 15 ⁇ m.
  • An electrolytic filled copper plating layer 7 is formed. The same electrolytic plating solution as in Example 1 was used. At this time, the condition of the first stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the current density of electrolytic filled copper plating is decreased from 1.0 A / dm 2 to 0.5 A / dm 2 , and electrolytic filled copper plating is continued while maintaining for 1 minute.
  • the condition of the second-stage electrolytic filled copper plating was about 9 minutes at a current density of 1.5 A / dm 2 .
  • the substrate was left immersed in the electrolytic filled copper plating solution.
  • the current density of electrolytic filled copper plating is reduced from 1.5 A / dm 2 to 0.3 A / dm 2 and the electrolytic filled copper plating is continued while maintaining for 1 minute, and the second stage electrolytic filled copper plating layer A third electrolytic filled copper plating layer 9b having a thickness of 3 ⁇ m was formed on 9a.
  • the condition of the third stage electrolytic filled copper plating was about 9 minutes at a current density of 1.5 A / dm 2 .
  • steps (3-1) to (3-3) in FIG. 3 were carried out in the same manner as in Example 1.
  • Example 5 In the same manner as in Example 1, the process from Step (1-1) in FIG. 1 to Step (2-1) in FIG. Next, as shown in step (2-2) of FIG. 2, the thickness on the copper foil 4 for the upper wiring 10 is 1 ⁇ m, and the thickness of the bottom surface 19 in the via hole 5 is 1 to 7 ⁇ m. An electrolytic filled copper plating layer 7 is formed. The same electrolytic filled plating solution as in Example 1 was used. At this time, the condition of the first-stage electrolytic filled copper plating was about 4 minutes at a current density of 1.0 A / dm 2 .
  • the current density of electrolytic filled copper plating is decreased from 1.0 A / dm 2 to 0.5 A / dm 2 , and electrolytic filled copper plating is continued while maintaining for 1 minute.
  • the thickness of the copper foil 4 for the upper wiring 10 and the first-stage electrolytic filled copper plating layer 7 is set to a via hole by the second-stage electrolytic filled copper plating layer 9a of 3 ⁇ m. Fifteen fillings were performed.
  • the condition of the second stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • the substrate was left immersed in the electrolytic filled copper plating solution.
  • the current density of electrolytic filled copper plating is reduced from 1.0 A / dm 2 to 0.3 A / dm 2 , and electrolytic filled copper plating is continued while maintaining for 1 minute, and the second stage electrolytic filled copper plating layer A third electrolytic filled copper plating layer 9b having a thickness of 3 ⁇ m was formed on 9a.
  • the condition of the third stage electrolytic filled copper plating was about 13 minutes at a current density of 1.0 A / dm 2 .
  • steps (3-1) to (3-3) in FIG. 3 were carried out in the same manner as in Example 1.
  • step (Comparative example) In the same manner as in Example 1, the process from Step (1-1) in FIG. 1 to Step (2-1) in FIG. Next, as shown in step (2-2) in FIG. 4, the first electrolytic filled copper plating layer 7 having a thickness of 12 ⁇ m as the thickness on the copper foil 4 for the upper wiring 10 was formed in one step. The same electrolytic filled copper plating solution as in Example 1 was used. At this time, the condition of the first-stage electrolytic filled copper plating was about 54 minutes at a current density of 1.0 A / dm 2 . Next, steps (3-1) to (3-3) in FIG. 3 were carried out in the same manner as in Example 1.
  • Table 1 summarizes the cross-sectional shapes of Examples 1 to 5 and Comparative Example by observing the cross-sections of the via holes with a microscope.
  • Examples 1 to 5 it was possible to obtain a conventional shape in which the via hole was not filled.
  • Comparative Example 1 although a void was not generated, a shape filled with 80% of the via hole was obtained.
  • Examples 1 to 5 in which the current density was once lowered in the middle of electrolytic filled copper plating, between the first stage electrolytic filled copper plating layer and the second and third stage electrolytic filled copper plating layers. A streak was observed. By this line, the boundary between the first-stage electrolytic filled copper plating layer and the second-stage and third-stage electrolytic copper plating layers can be identified.
  • the cross-sectional shapes of the via holes in Examples 1 to 5 are: It was confirmed that the electrolytic filled copper plating layer in the first stage filled the lower space, and the diameter of the via hole was larger than the diameter of the opening. On the other hand, in the cross-sectional shape of the via hole of the comparative example, no streak indicating the boundary between the first-stage electrolytic filled copper plating layer and the second-stage electrolytic copper plating layer was observed.

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Abstract

　コンフォーマル工法又はダイレクトレーザ工法を用いて、上層配線用の金属箔から内層配線に到るビアホール用穴を設ける工程（１）と、前記ビアホール用穴内に、電解フィルドめっき層を形成することによって、ビアホールを形成する工程（２）とを有し、前記工程（２）における、電解フィルドめっき層の形成が、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後に再び増加させる電流密度変化を、前記電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に、２回以上繰り返して行われる多層配線基板の製造方法。

Description

多層配線基板の製造方法
　本発明は、多層配線基板の製造方法に関するものであり、特には、電解フィルドめっき液を用いて層間接続を形成する多層配線基板の製造方法に関するものである。
　従来、配線形成した内層材上に、プリプレグ又は樹脂フィルムとその上層に金属箔とを積層一体化し、レーザによりビアホール用穴を設けて、下地無電解めっき層を形成した後、電解フィルドめっき液を用いて形成した電解めっき層（以下、単に「電解フィルドめっき層」ということがある。）で、前記ビアホール用穴を穴埋めする多層配線基板の製造方法が採用されている。
　また、ビアホール用穴を穴埋めしない多層配線基板も従来から製造されており、絶縁層厚（ビアホール用穴の深さ）と比較してビア径（ビアホール用穴の開口径）が１．２倍程度以上大きい、即ちアスペクト比が０．８程度以下のビアホールに対して、比較的少ないめっき厚で層間接続を行って多層配線基板を製造する要求がある。ビアホール用穴を穴埋めしない多層配線基板を製造する方法としては、内層配線の上に絶縁樹脂と金属箔を積層し、レーザ穴あけ機により非貫通穴をあけ、無電解銅めっきと、一般的な電解銅めっき（電解フィルドめっきではない電解銅めっき）を行う方法が用いられている（特許文献１）。
特開２００８－１８２２７３号公報
　コンフォーマル工法やダイレクトレーザ工法によるレーザ加工よって形成されるビアホール用穴では、レーザ加工の入り口であるビアホール用穴の開口部に、金属箔の飛び出しが生じるが、この金属箔の飛び出しによって、ビアホール用穴の断面形状は、開口部が内部又は底部よりもむしろ狭くなる場合がある。
　このようなビアホール用穴に対して、従来の一般的な電解銅めっきを用いてビアホール用穴を穴埋めしない電解銅めっきを行う場合は、ビアホール用穴の内部への付き回り性が低いので、接続信頼性を確保するための厚さの電解銅めっき層を形成しようとすると、表面の金属箔上にも電解銅めっき層が厚く形成されてしまい、表面の金属箔と電解銅めっき層を合わせた厚みをエッチングすることになるため、微細配線形成性が劣る問題がある。
　また、表面の金属箔上の電解銅めっき層の厚さを薄くする方法として、バイアホール用穴内に優先的にめっき層が形成される、電解フィルドめっきを用いる方法が考えられる。しかし、電解フィルドめっきを用いる場合、開口部の金属箔の飛び出しに析出した電解フィルドめっき層が、ビアホール用穴の内部に電解フィルドめっきが充填する前に、ビアホール用穴の開口部を塞いでしまい、めっきボイドが発生する一要因となる問題がある。
　また、近年、小型化や薄型化の要求が益々高まっており、ビアホール用穴の直径はより小さく、絶縁層厚はより薄く、アスペクト比はより大きくなる傾向があるが、アスペクト比が比較的小さく、電解フィルドめっきにより充填される必要のないビアホール用穴（一般的なビアホール用穴）を有する多層配線基板も多く存在する。こういった多層配線基板のビアホール用穴を電解銅めっきするにあたり、電解フィルドめっき設備を使って作業を行うことは使用設備を少なくし、工程簡略化する上で都合がよい。
　本発明は、上記問題点に鑑みてなされたものであり、表面の金属箔上の電解めっき層が厚くならないようにしつつ、ビアホール用穴内のめっきボイドの発生を抑制し、かつ、電解フィルドめっきにより充填されない一般的なビアホールを、電解フィルドめっき設備によって形成可能とする多層配線基板の製造方法を提供することを目的とする。
　本発明は、以下に関する。
１．　内層配線を形成した内層材と絶縁層と上層配線用の金属箔とを積層一体化し、コンフォーマル工法又はダイレクトレーザ工法を用いて、前記上層配線用の金属箔及び絶縁層に、前記上層配線用の金属箔から内層配線に到るビアホール用穴と、このビアホール用穴の開口部に形成される上層配線用の金属箔の飛び出しと、この金属箔の飛び出しと前記ビアホール用穴の内壁との間に形成される下方空間と、を設ける工程（１）と、前記ビアホール用穴内及び上層配線用の金属箔上に、下地無電解めっき層を形成した後、電解フィルドめっき層を形成することによって、前記上層配線用金属箔と内層配線とを接続するビアホールを形成する工程（２）と、前記電解フィルドめっき層を形成後の上層配線用金属箔を配線形成して、上層配線を形成する工程（３）と、を有する多層配線基板の製造方法であって、前記工程（２）における、電解フィルドめっき層の形成が、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後に再び増加させる電流密度変化を、前記電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に、２回以上繰り返して行われる多層配線基板の製造方法。
２．　項１において、前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させた後に再び増加させる電流密度変化を、電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に繰り返すことで、前記電解フィルドめっき層が、ビアホール用穴の内壁及び底面に追従した形状に形成される多層配線基板の製造方法。
３．　項１又は２において、前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させるタイミングが、ビアホール用穴の開口部に形成された上層配線用の金属箔の飛び出しと前記ビアホール用穴の内壁との間の下方空間を電解フィルドめっきが充填し、かつ、めっきボイドが形成される前である多層配線基板の製造方法。
４．　項１から３の何れかにおいて、前記工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させる際の電流密度の低下率が、低下させる直前の５０％以上である多層配線基板の製造方法。
５．　項記１から４の何れかにおいて、前記工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後、再び増加させる際の電流密度が、前記一旦低下させる直前の電流密度以上である多層配線基板の製造方法。
　本発明によれば、表面の金属箔上の電解めっき層が厚くならないようにしつつ、ビアホール用穴内のめっきボイドの発生を抑制し、かつ、電解フィルドめっきにより充填されない一般的なビアホールを、電解フィルドめっき設備によって形成可能とする多層配線基板の製造方法を提供することができる。
本発明の一実施形態（実施例１～５）の多層配線基板の製造方法の工程（１）を示す。 本発明の一実施形態（実施例１～５）の多層配線基板の製造方法の工程（２）を示す。 本発明の一実施形態（実施例１～５）の多層配線基板の製造方法の工程（３）を示す。 比較例の多層配線基板の製造方法の工程（２）を示す。 本発明の一実施形態（実施例１）の多層配線基板の製造方法の電解フィルドめっきの電流密度を示す。
　本発明の多層配線基板の製造方法としては、内層配線を形成した内層材と絶縁層と上層配線用の金属箔とを積層一体化し、コンフォーマル工法又はダイレクトレーザ工法を用いて、前記上層配線用の金属箔及び絶縁層に、前記上層配線用の金属箔から内層配線に到るビアホール用穴と、このビアホール用穴の開口部に形成される上層配線用の金属箔の飛び出しと、この金属箔の飛び出しと前記ビアホール用穴の内壁との間に形成される下方空間と、を設ける工程（１）と、前記ビアホール用穴内及び上層配線用の金属箔上に、下地無電解めっき層を形成した後、電解フィルドめっき層を形成することによって、前記上層配線用金属箔と内層配線とを接続するビアホールを形成する工程（２）と、前記電解フィルドめっき層を形成後の上層配線用金属箔を配線形成して、上層配線を形成する工程（３）と、を有する多層配線基板の製造方法であって、前記工程（２）における、電解フィルドめっき層の形成が、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後再び増加させる電流密度変化を、前記電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に、２回以上繰り返して行われる多層配線基板の製造方法が挙げられる。
　本発明の多層配線基板の製造方法では、工程（１）において、コンフォーマル工法又はダイレクトレーザ工法を用いて、ビアホール用穴を設けるため、ビアホール用穴の開口部に上層配線用の金属箔の飛び出しが生じ、この上層配線用の金属箔の飛び出しとビアホール用穴の内壁との間に下方空間が形成される。上層配線用の金属箔の飛び出しの裏面近傍の領域である直下部は、下方空間の中でも、電解フィルドめっき液の液流が回り込みにくい領域となる。このため、この直下部を含む下方空間は、電解フィルドめっき液の促進剤が吸着し易くなっており、電解フィルドめっきの初期段階では、まずこの直下部を起点として下方空間に電解フィルドめっき層が形成され、下方空間が充填される。ここで、下方空間とは、上層配線用の金属箔の飛び出しとビアホール用穴の内壁との間に囲まれる空間であり、詳細には、上層配線用の金属箔の飛び出しの先端から、ビアホール用穴の底部方向に降ろした垂線とビアホール用穴の内壁との間に囲まれる空間をいう。めっき促進剤は一旦吸着すると、同じ電流密度で電解フィルドめっきを継続する間は、そのまま留まる性質がある。このため、従来技術のように、同じ電流密度で電解フィルドめっきを継続すると、下方空間を充填したフィルドめっき層が、直下部を起点として成長を続け、ビアホール用穴の内部よりも先に開口部を塞いでしまうため、ビアホール用穴の内部にめっきボイドが発生しやすい傾向がある。
　直下部とは、上層配線用の金属箔の飛び出しとビアホール用穴の内壁との間に形成される下方空間の中でも、上層配線用の金属箔の飛び出しの裏面近傍の領域をいう。この直下部は、コンフォーマル工法又はダイレクトレーザ工法でビアホール用穴を形成した場合に、絶縁層を形成する樹脂と、直上の金属箔との間で、レーザ加工のされやすさ（熱分解温度）に大きな違いがあることにより、金属箔の開口先端よりも、金属箔の直下にある絶縁層の内壁が凹むことにより形成される。特に、絶縁層として、補強繊維を有するプリプレグを用いる場合は、金属箔の直下部には、接着のための樹脂が存在し、この樹脂は補強繊維よりもレーザ加工されやすいため、直下部の樹脂が、金属箔やビアホール用穴の内部の内壁に比べて大きく凹む傾向がある。このため、この直下部に電解フィルドめっき液の促進剤が吸着しやすいので、電解フィルドめっき層が早く（厚く）成長し、ビアホール用穴の開口部を塞いでしまう傾向がある。
　本発明の多層配線基板の製造方法によれば、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させるため、このときに、下方空間の直下部に形成される電解フィルドめっき層に吸着していた促進剤を離れさせることができる。このときに、電解フィルドめっき層が下方空間を充填し、ビアホール用穴の内部の直径が開口部の直径と同等以上になっていれば、直下部に対応するビアホール用穴の開口部はめっき抑制剤が吸着しやすく、一方、ビアホール用穴の内部はめっき促進剤が吸着しやすくなっている。特に、電解フィルドめっき層が下方空間を充填し、ビアホールの内部をフィルドめっき層が内壁に沿った形で析出された形状であれば、よりこの効果が大きい。このため、電解フィルドめっきの電流密度を再び増加させた後は、直下部を起点とする電解フィルドめっき層の成長が抑制されるので、電解フィルドめっき層がビアホール用穴の開口部を塞いでしまうことなく、ビアホール用穴の内部に優先的に電解フィルドめっき層が形成される。この電解フィルドめっきの電流密度増加、抑制を繰り返すことで電解フィルドめっき層がビアホール内部の壁面（内壁）に沿った形で析出し、従来の穴埋めしないビアホール（一般的なビアホール）を製造することができる。
　前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させるタイミングが、ビアホールの断面形状が、ビアホール用穴の開口部に形成された上層配線用の金属箔の飛び出しと前記ビアホール用穴の内壁との間の下方空間を電解フィルドめっきが充填し、かつ、電解フィルドめっき層が内壁に沿った形で析出された形状で、底面の電解フィルドめっき層が内壁より薄い状態になっているときであるようにするのが望ましい。このように、電解フィルドめっき層が下方空間を充填し、かつビアホール用穴の内部に電解フィルドめっき層が内壁に沿った形で析出された形状で、底面の電解フィルドめっき層が内壁より薄い状態になっていれば、電解フィルドめっき前のビアホール用穴の開口径に対するビアホール用穴の深さの比であるアスペクト比と同等以上のアスペクト比が維持されるので、ビアホール用穴の開口部はめっき抑制剤がより吸着しやすく、一方、ビアホール用穴の内部は促進剤がより吸着しやすくすることができる。このため、ビアホール用穴の内部への電解フィルドめっき層の付き回り性が改善する。
　なお、開口部が絶縁層の厚みに対して１．５から２倍程度大きく、アスペクト比が小さい場合には、ビアホール底面も表層同様に電解フィルドめっき析出が抑制される。このため、フィルドめっき層厚みが表層同等、あるいはそれ以下となりやすいので好ましい。
　前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させるタイミングは、ビアホール用穴の開口部に形成された上層配線用の金属箔の飛び出しと前記ビアホール用穴の内壁との間の下方空間を電解フィルドめっきが充填し、かつ、めっきボイドが形成される前であるようにする。これにより、より確実に、ビアホール用穴の内部を充填することなく、まためっきボイドが形成されないように電解フィルドめっき層を形成することができる。
　工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させる際の電流密度の低下率が、低下させる直前の５０％以上であるのが望ましい。ここで、電流密度の低下率とは、電流密度を低下させる割合であり、例えば、初期の電流密度１Ａ／ｄｍ２からの低下率が５０％の場合、低下させた後の電流密度は、０．５Ａ／ｄｍ２であることを意味する。また、電流密度を低下させるとは、電流密度を０Ａ／ｄｍ２にすることを含む。これにより、下方空間の直下部に形成される電解フィルドめっき層に吸着していためっき促進剤を、確実に離れさせることができる。このため、電解フィルドめっき層が下方空間を充填し、ビアホール用穴の内部の直径が開口部の直径と同等以上になっていれば、ビアホール用穴の開口部はめっき抑制剤がより吸着しやすく、一方、ビアホール用穴の内部は促進剤がより吸着しやすくすることができる。
　工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後、再び増加させる際の電流密度が、一旦低下させる直前の電流密度以上であるのが望ましい。これにより、より短時間で、ビアホール用穴の内部に電解フィルドめっき層を充填することができ、生産効率が向上する。
　また、本発明の多層配線基板の製造方法のように、電解フィルド銅めっきの途中で、一旦電流密度を低下させた場合は、例えば、電流密度を低下させる前の一段目の電解フィルド銅めっき層と再び電流密度を上げた後の二段目の電解フィルド銅めっき層との間に筋が観察される。この筋によって、一段目の電解フィルド銅めっき層と二段目の電解銅めっき層との境界を識別することができ、その結果、ビアホールの断面形状から、電流密度を低下させる前の一段目の電解フィルド銅めっき層が、下方空間を充填し、内壁に沿った形で析出された形状で、底面の電解フィルドめっき層が内壁より薄い状態になっているか否かを確認することができる。また、電解フィルドめっき層の形成が、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後に再び増加させる電流密度変化を、電解フィルドめっき層がビアホール用穴の開口部を塞ぐ前に、２回以上繰り返して行われたか否かを確認することができる。したがって、電流密度を低下させる前の一段目の電解フィルド銅めっきの条件や厚みを管理するのも容易である。
　ビアホール用穴が、非貫通孔であるのが望ましい。コンフォーマル工法又はダイレクトレーザ工法が適用して非貫通孔を形成する際には、ビアホール用穴の開口部に上層配線用の金属箔の飛び出しが生じ、この上層配線用の金属箔の飛び出しとビアホール用穴の内壁との間に下方空間が形成されやすい。また、ビアホール用穴が非貫通孔である場合は底を有しているため、電解フィルドめっき液のめっき促進剤の作用により、よりバイアホール用穴の内部に電解フィルドめっき層が充填され易く、より確実に、ビアホール用穴のボイドを抑制することができる。
　内層材は、多層配線基板の一般的な内層に用いるもので、一般的に、補強基材に樹脂組成物を含浸した樹脂含浸基材の必要枚数の上面及び又は下面に、銅、アルミニウム、真鍮、ニッケル、鉄等の単独、合金又は複合箔からなる金属箔を積層一体化し金属箔をエッチング等により配線形成したものである。
　プリプレグは、内層材と上層配線用の銅箔を接着する絶縁層となるものであり、補強基材であるガラス繊維等に樹脂組成物（樹脂ワニス）を含浸させ、半硬化のＢステージ状態にした接着性を有する樹脂フィルムをいう。プリプレグとしては、一般的な多層配線基板に用いるプリプレグが使用できる。また、プリプレグ以外に、ガラス繊維等の補強基材を有しない樹脂フィルムを用いることもできる。このようなガラス繊維等の補強基材を有しない樹脂フィルムとしては、多層配線基板で内層材と上層配線用の銅箔を接着するために用いられる高分子エポキシ樹脂や熱可塑性のポリイミド接着フィルム等が挙げられる。
　上記の樹脂組成物としては、多層配線基板の絶縁材料として用いられる公知慣例の樹脂組成物を用いることができる。通常、耐熱性、耐薬品性の良好な熱硬化性樹脂がベースとして用いられ、フェノ－ル樹脂、エポキシ樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンオキサイド樹脂、フッ素樹脂等の樹脂の１種類または２種類以上を混合して用い、必要に応じてタルク、クレー、シリカ、アルミナ、炭酸カルシュウム、水酸化アルミニウム、三酸化アンチモン、五酸化アンチモン等の無機質粉末充填剤、ガラス繊維、アスベスト繊維、パルプ繊維、合成繊維、セラミック繊維等の繊維質充填剤を添加したものである。
　また、樹脂組成物には、誘電特性、耐衝撃性、フィルム加工性などを考慮して、熱可塑性樹脂がブレンドされてあっても良い。さらに必要に応じて有機溶媒、難燃剤、硬化剤、硬化促進剤、熱可塑性粒子、着色剤、紫外線不透過剤、酸化防止剤、還元剤などの各種添加剤や充填剤を加えて調合する。
　上記の補強基材としては、ガラス、アスベスト等の無機質繊維、ポリエステル、ポリアミド、ポリアクリル、ポリビニルアルコール、ポリイミド、フッ素樹脂等の有機質繊維、木綿等の天然繊維の織布、不織布、紙、マット等を用いるものである。
　通常、補強基材に対する樹脂組成物の付着量が、乾燥後のプリプレグの樹脂含有率で２０～９０質量％となるように補強基材に含浸又は塗工した後、通常１００～２００℃の温度で１～３０分加熱乾燥し、半硬化状態（Ｂステージ状態）のプリプレグを得る。このプリプレグを通常１～２０枚重ね、その両面に金属箔を配置した構成で加熱加圧する。成形条件としては通常の積層板の手法が適用でき、例えば多段プレス、多段真空プレス、連続成形、オートクレーブ成形機等を使用し、通常、温度１００～２５０℃、圧力２～１００ｋｇ／ｃｍ２、加熱時間０．１～５時間の範囲で成形したり、真空ラミネート装置などを用いてラミネート条件５０～１５０℃、０．１～５ＭＰａの条件で減圧下又は大気圧の条件で行ったりする。絶縁層となるプリプレグの厚みは用途によって異なるが、通常０．１～５．０ｍｍの厚みのものが良い。
　金属箔は、一般的な多層配線基板に用いる金属の箔が使用できる。本発明に用いる金属箔の表面粗さは、ＪＩＳＢ０６０１に示す１０点平均粗さ（Ｒｚ）が両面とも２．０μｍ以下であることが電気特性上好ましい。金属箔には銅箔、ニッケル箔、アルミニウム箔等を用いることができるが、通常は銅箔を使用する。銅箔の製造条件は、硫酸銅浴の場合、硫酸５０～１００ｇ／Ｌ、銅３０～１００ｇ／Ｌ、液温２０℃～８０℃、電流密度０．５～１００Ａ／ｄｍ２の条件、ピロリン酸銅浴の場合、ピロリン酸カリウム１００～７００ｇ／Ｌ、銅１０～５０ｇ／Ｌ、液温３０℃～６０℃、ｐＨ８～１２、電流密度１～１０Ａ／ｄｍ２の条件が一般的によく用いられ、銅の物性や平滑性を考慮して各種添加剤を入れる場合もある。
　金属箔の樹脂接着面に行う防錆処理は、ニッケル、錫、亜鉛、クロム、モリブデン、コバルトのいずれか、若しくはそれらの合金を用いて行うことができる。これらはスパッタや電気めっき、無電解めっきにより金属箔上に薄膜形成を行うものであるが、コストの面から電気めっきが好ましい。防錆処理金属の量は、金属の種類によって異なるが、合計で１０～２，０００μｇ／ｄｍ２が好適である。防錆処理が厚すぎると、エッチング阻害と電気特性の低下を引き起こし、薄すぎると樹脂とのピール強度低下の要因となりうる。さらに、防錆処理上にクロメート処理層が形成されていると樹脂とのピール強度低下を抑制できるため有用である。
　ビアホールは、２層以上の複数の配線の層間を接続するためのめっき層が形成された、非貫通の層間接続穴で、インタースティシャルビアホール（ＩＶＨ）が含まれる。ビアホール用穴とは、ビアホールを形成するための非貫通穴であり、めっき層が形成される前の状態をいう。また、ビアホール用穴の穴内表面にめっき層を形成したもののほか、穴内部がすべてめっき層で穴埋めされたフィルドビアも含まれる。ビアホールの直径は、絶縁層の厚さと同程度から１．２倍程度以上のものが従来型の充填しないビアホール（一般的なビアホール）を形成しやすいが、直径が絶縁層の厚さと同程度になればなるほど、ビアホールは充填されやすくなり、またビアホール内にボイドが発生しやすくなる。
　電解フィルドめっき層の下地となる無電解めっき層は、ビアホール用穴を設けた後の基板表面全面に設けた無電解めっき層で、上層配線用の金属箔の表面、ビアホール用穴の穴内側面、ビアホール用穴内底面の内層配線表面などにめっきされる。この無電解めっき層は、多層配線基板の製造に一般的に用いられる薄付けタイプの無電解銅めっき液を用いて形成することができる。
　電解フィルドめっき層は、電解フィルドめっき液によって形成される電解めっき層をいい、この電解フィルドめっき層の厚さは、上層配線用の金属箔上の厚さよりビアホール用穴内の底面の厚さが厚くなる。一段目の電解フィルドめっき層の厚さは、上層配線用の金属箔上の厚さとしては、１～１０μｍが好ましく、より好ましくは２～５μｍの範囲で、ビアホール用穴内の底面の内層配線上の厚さとして、２～２０μｍの範囲程度になるように設ける。また、二段目の電解フィルドめっき層の厚さは、上層配線用の金属箔上の厚さとしては、配線として使用でき、なおかつビアホール用穴を電解フィルドめっき層で完全には埋め込まないことができればよく、上層配線用の金属箔上の厚さとして、１～１０μｍの範囲であるのが好ましく、より好ましくは２～５μｍの範囲であるのがより好ましい。
　電解フィルドめっき液は、一般に硫酸銅めっき浴中にめっき成長を抑制するめっき抑制剤と、めっき成長を促進するめっき促進剤とを添加したものである。
　めっき抑制剤は、物質の拡散則に伴い、ビアホール用穴の内部には吸着し難く、基板表面には吸着し易いことを応用して、ビアホール用穴の内部と比較して基板表面のめっき成長速度を遅くすることで、ビアホール用穴の内部を電解フィルド銅めっき層によって充填させ、ビアホール用穴の直上部分とビアホール用穴の直上部分以外の部分とで、基板表面に平滑な電解フィルド銅めっき層を形成する効果があるといわれている。めっき抑制剤としては、ポリアルキレングリコールなどのポリエーテル化合物、ポリビニルイミダゾリウム４級化物、ビニルピロリドンとビニルイミダゾリウム４級化物との共重合体などの窒素含有化合物などを用いることができる。
　めっき促進剤は、ビアホール用穴内の底面、側面、基板表面に、一様に吸着し、続いて、ビアホール用穴の内部ではめっきの成長に伴い、表面積が減少していき、ビアホール用穴内の促進剤の分布が密になることを利用して、ビアホール用穴の内部のめっき速度が基板表面のめっき速度より速くなり、ビアホール用穴の内部を電解フィルド銅めっき層によって充填させ、ビアホール用穴の直上部分とビアホール用穴の直上部分以外の部分とで、基板表面に平滑な電解フィルド銅めっき層を形成する効果があるといわれている。めっき促進剤としては、３－メルカプト－１－プロパンスルホン酸ナトリウムもしくは２－メルカプトエタンスルホン酸ナトリウムで表される硫黄化合物、もしくはビス－（３－スルフォプロピル）－ジスルファイドジソディウム等で表される硫黄化合物を用いることができる。これらめっき促進剤は、ブライトナー（光沢剤）と呼ばれる銅めっき液に添加する添加物の一種でもある。
　上記めっき抑制剤やめっき促進剤は、１種、もしくは２種以上を混合して用いる。これらの水溶液の濃度は特に限定されないが、数質量ｐｐｍ～数質量％の濃度で用いることができる。
　以下、本発明の一実施形態の多層配線基板の製造方法を、図１～図３を用いて説明する。
　まず、図１の工程（１－１）に示すように、内層配線１を形成した内層材２に、プリプレグ３とその上層に上層配線１０用の銅箔４とを積層一体化し、その上層配線１０用の銅箔４に黒化処理層８を設けた後、図１の工程（１－２）に示すように、ダイレクトレーザ加工によりビアホール用穴５を設ける。ビアホール用穴５の開口部に上層配線１０用の銅箔４の飛び出し１２が生じ、この上層配線１０用の銅箔４の飛び出し１２とビアホール用穴５の内壁１８との間に下方空間１３が形成される。この銅箔４の飛び出し量（飛び出しの長さ）は、３～１０μｍである。また、上層配線１０用の銅箔４の飛び出し１２とビアホール用穴５の内壁１８との間に形成される下方空間１３の中でも、上層配線１０用の銅箔４の飛び出し１２の裏面近傍の領域には、直下部１７が形成される。なお、本実施の形態では、内層材２と上層配線１０用の銅箔４を接着する絶縁層３として、ガラス繊維等の補強基材を有する樹脂フィルムであるプリプレグ３を用いたが、このプリプレグ３以外に、一般の多層配線基板に用いられる、補強基材を有しない高分子エポキシ樹脂や熱可塑性のポリイミド接着フィルム等の樹脂フィルムを用いることができる。また、本実施の形態では、上層配線１０用の金属箔４として銅箔４を用いたが、これ以外にも、多層配線基板の材料として用いられるニッケル箔、アルミニウム箔、これらの複合箔等を用いることができる。また、絶縁層３と金属箔４としては、銅箔４上に補強基材を有する樹脂フィルム又は補強基材を有しない樹脂フィルムが配置された、片面銅箔付樹脂フィルムを用いて形成してもよい。
　配線形成した内層材にプリプレグとその上層に銅箔とを積層一体化する方法は、内層材とプリプレグ、銅箔を積層プレスする方法や、内層材に片面銅箔付樹脂フィルムをラミネートとする方法を用いる。絶縁層の厚みは、１０～１００μｍ程度、望ましくは２０～６０μｍがよく、銅箔の厚みは、３～１２μｍである。
　本実施の形態では、絶縁層としてプリプレグを用いるので、この場合の片面銅箔付樹脂フィルムは、銅箔上にプリプレグ（補強基材を有する樹脂フィルム）を配置した構成のものである。絶縁層として、プリプレグ以外の補強基材を有しない樹脂フィルムを用いる場合は、銅箔上に補強基材を有しない高分子エポキシ樹脂や熱可塑性のポリイミド接着フィルム等の樹脂フィルムが配置されたものを用いる。
　片面銅箔付樹脂フィルムの作製に用いる銅箔、樹脂組成物（樹脂ワニス）は、一般の多層配線基板に用いられるものと同様のものを用いる。例えば、樹脂組成物（樹脂ワニス）を、銅箔上にキスコーター、ロールコーター、コンマコーター等を用いて塗布するか、あるいは樹脂組成物をＢステージ状態（半硬化状態）のフィルム状にした樹脂フィルムを、銅箔上にラミネートして行う。樹脂組成物（樹脂ワニス）を銅箔上に塗布した場合は、樹脂ワニスをＢステージ状態（半硬化状態）にするため、加熱ならびに乾燥させる。この条件は、１００～２００℃の温度で１～３０分とするのが適当であり、加熱、乾燥後の樹脂組成物（樹脂ワニス）中における残留溶剤量は、０．２～１０質量％程度が適当である。フィルム状の樹脂を金属箔にラミネートする場合は、５０～１５０℃、０．１～５ＭＰａの条件で真空あるいは大気圧の条件が適当である。
　上層配線層用の銅箔上に形成する黒化処理層は、一般の多層配線基板において、銅箔と絶縁層との接着のために形成される公知のもので形成できる。このような黒化処理層としては、酸化銅処理やエッチングにより銅箔の表面に凹凸を形成することで形成するものが挙げられる。
　また、ビアホール用穴の形成に用いることができるレーザとしては、ＣＯ２やＣＯ、エキシマ等の気体レーザやＹＡＧ等の固体レーザがある。ＣＯ２レーザが容易に大出力を得られ、また近年開発が進んでいるダイレクトレーザ工法によれば、直径５０μｍ以下のビアホール用穴の加工も可能である。
　次に、図１の工程（１－３）に示すように、塩化鉄第二鉄水溶液や過硫酸ナトリウム、硫酸－過酸化水素水混合水溶液などのエッチング液により、上記の上層配線１０用の銅箔４の厚さが、１～５μｍ程度になるまでハーフエッチングする。この処理により、銅箔４の上に形成された黒化処理層８は除去される。また、ビアホール１５に底部１９がエッチングされ、凹み１４が発生する。この凹み１４量（エッチング量）を確保することにより、ビアホール１５の底部１９のレーザ加工残渣を除去することができ、信頼性を確保することができる。
　次に、デスミア処理を行ってビアホール用穴５の底にある樹脂残渣を取り除いた後、図２の工程（２－１）に示すように、銅箔４上及びビアホール用穴５の内部に触媒核を付与後、無電解銅めっき層６を形成する。例えば、触媒核の付与には、パラジウムイオン触媒であるアクチベーターネオガント（アトテック・ジャパン株式会社製、商品名。「ネオガント」は登録商標。）やパラジウムコロイド触媒であるＨＳ２０１Ｂ（日立化成株式会社製、商品名）を使用する。本実施の形態における上記パラジウム触媒の銅箔４上への吸着量は０．０３～０．６μｇ／ｃｍ２の範囲であり、更に望ましくは、０．０５～０．３μｇ／ｃｍ２の範囲である。パラジウム触媒を吸着させる際の処理温度は、１０～４０℃が好ましい。処理時間をコントロールすることにより、パラジウム触媒の銅箔４上への吸着量をコントロールすることができる。
　また、無電解銅めっき層の形成には、ＣＵＳＴ２０００（日立化成株式会社製、商品名。「ＣＵＳＴ」は登録商標。）やＣＵＳＴ２０１（日立化成株式会社製、商品名）等の市販の無電解銅めっき液が使用できる。これらの無電解銅めっき液は、硫酸銅、ホルマリン、錯化剤、水酸化ナトリウムを主成分とする。無電解銅めっき層の厚さは、次の電解フィルド銅めっき層を形成するための給電を行うことができる厚さであればよく、０．１～５μｍの範囲で、より好ましくは０．５～１．０μｍの範囲である。
　次に、図２の工程（２－２）に示すように、無電解銅めっき層６を形成した上に、ビアホール用穴５を完全に穴埋めしない程度の一段目の電解フィルド銅めっき層７を形成する。詳細には、一段目の電解フィルド銅めっき層７が下方空間１３を充填し、ビアホール１５の内部の直径２０が、開口部の直径２１と同等以上になる状態とする。特に、一段目の電解フィルド銅めっき層７が下方空間１３を充填し、ビアホール１５の内部の直径２０が、開口部の直径２１より大きい蛸壺状であれば、より好ましい。電解フィルド銅めっき層７の厚さは、上層配線用の銅箔４上の電解フィルド銅めっき層７の厚さよりも、ビアホール用穴５内の底面の電解フィルド銅めっき層７の厚さが厚くなり、上層配線用の銅箔４上の厚さとしては、１．０～５．０μｍの範囲で、ビアホール用穴５内の底面の厚さとして、１～２０μｍの範囲程度に設ける。このような、電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、４～２０分程度である。
　次に、図５に示すように、一段目の電解フィルド銅めっきの電流密度を、一段目の電解フィルド銅めっきの途中で、一旦０．３Ａ／ｄｍ２に低下させ、電流密度を低下させた電解フィルドめっきを約１分間行う。これによって、下方空間に形成される電解フィルドめっき層に吸着していためっき促進剤を離れさせることができる。この電流密度を低下させた電解フィルドめっきを行う時間、即ち、電解フィルド銅めっきの電流密度を一旦低下させたまま保持する時間は、１秒以上であれば、めっき促進剤を離れさせる効果を有するが、１０分以内であれば、電解フィルド銅めっきの作業効率をあまり低下させずに済むため好ましい。この一旦電流密度を低下させる直前のビアホール１５の断面形状は、図２の工程（２－２）に示すように、上層配線１０用の銅箔４の飛び出し１２とビアホール用穴５の内壁１８との間に形成された下方空間１３が、一段目の電解フィルド銅めっき層７で充填されるようにする。本実施の形態では、ビアホール１５の内部の直径２０が、開口部の直径２１より大きい蛸壺状になっている。このように、一段目の電解フィルドめっき層７を形成した後のビアホール１５の断面形状が、一段目の電解フィルドめっき層７が下方空間１３を充填し、ビアホール１５の内部の直径２０が、開口部の直径２１より大きい蛸壺状になっていることにより、銅箔４の直下部１７に対応するビアホール用穴５の開口部はめっき抑制剤が吸着しやすく、一方、ビアホール用穴５の内部はめっき促進剤が吸着しやすくなる。
　次に、図５に示すように、電解フィルドめっきの電流密度を再び１．０Ａ／ｄｍ２に増加させ、二段目の電解フィルド銅めっきを行う。図２の工程（２－３）に示すように、電解フィルドめっきの電流密度を再び増加させた後の二段目の電解フィルドめっきでは、直下部１７を起点とする二段目の電解フィルドめっき層９の成長が抑制されるので、二段目の電解フィルドめっき層９がビアホール用穴５の開口部を塞いでしまうことなく、ビアホール用穴５の内部に優先的に二段目の電解フィルドめっき層９が形成される。したがって、絶縁層３厚と同程度の径を有するビアホール用穴５に対しても、二段目の電解フィルドめっき層９のめっきボイドを抑制することが可能になる。この二段目の電解フィルド銅めっき層９により、ビアホール用穴５の内部が完全に穴埋めされる前に再度電流密度を０．３Ａ／ｄｍ２に低下させることにより、再び電解フィルドめっき層に吸着していた促進剤を離れさせることができる。この後電解フィルドめっきの電流密度を１．０Ａ／ｄｍ２に増加させ、三段目の電解フィルド銅めっきを行うと、三段目の電解フィルドめっき層が開口部を塞いでしまうことなくビア形状に沿って形成される。この電流密度低下と増加を、所望する従来の一般的なビアホール（電解めっきで埋め込まないビアホール）が形成されるまで繰り返す。二段目及び三段目またはそれ以上の電解フィルドめっき層９には、通常の多層配線基板で使用されるフィルドビア用硫酸銅電気めっきが使用でき、一段目の電解フィルド銅めっき層７を形成したときの電解フィルドめっき液でもよいし、異なっても構わない。一段目の電解フィルド銅めっき層７と二段目の電解フィルド銅めっき層９の形成に使用する電解フィルド銅めっき液が同じであれば、同じ電解フィルド銅めっき液に浸漬した状態のままで、一段目の電解フィルド銅めっき、電流密度を低下させた電解フィルド銅めっき及び二段目の電解フィルド銅めっきを形成できるため、作業性がよい。二段目及び三段目、それ以上の電解フィルドめっき層９の厚さは、配線として使用でき、なおかつビアホールを完全には導体金属で埋め込まなければよく、上層配線用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、１～１００μｍの範囲であることが好ましく、１０～５０μｍの範囲である事がより好ましい。このような、電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で４～４００分程度、好ましくは４０～２００分程度である。一般に、電解フィルド銅めっきではビアホール用穴の底部に表面よりも厚く銅が析出するため、比較的少ない表層めっき厚みでビアホール底部に接続信頼性他基板特性を有するめっき層を形成することができる。
　次に、図３の工程（３－１）に示すように、ドライフィルムレジスト等を使用して、エッチングレジスト１１を形成する。ビアホール用穴５上と上層配線１０となるべき個所以外からは、現像によってエッチングレジスト１１を取り除く。
　次に図３の工程（３－２）に示すように、上層配線１０以外の部分をエッチング除去したのち、アルカリ性剥離液や硫酸あるいは市販のレジスト剥離液を用いてエッチングレジスト１１の剥離を行い、上層配線１０を形成する。以上示した方法により、内層配線１と上層配線１０の２層の配線よりなる多層配線基板が完成する。さらに多層の配線を有する多層配線基板を作製する場合は、この多層配線基板の上層配線１０の表面を粗面化等し、この上層配線１０の上に形成される絶縁層（図示しない。）との密着性を向上させながら、プリプレグとその上層に上層配線用の銅箔とを積層等して作製する。
　以下、本発明を実施例に基づいて説明するが、本発明は、本実施例に限定されない。
（実施例１）
　まず、図１の工程（１－１）に示すように、内層配線１を形成した内層材２に、絶縁層３となる樹脂フィルムの厚みが６０μｍで、上層配線１０用の銅箔４となる銅箔４の厚みが１２μｍの片面銅箔付樹脂フィルムを、１２０℃、２ＭＰａの条件で真空ラミネートした。次に、この上層配線１０用の銅箔４の表面に、厚さ０．３～０．５μｍの黒化処理層８を形成した後、図１の工程（１－２）に示すように、ＣＯ２レーザによるダイレクトレーザ工法により、直径１５０μｍのビアホール用穴５を加工した。つまり、このビアホール用穴５は、深さが、樹脂フィルムの厚さ（６０μｍ）と銅箔４の厚さ（１２μｍ）を合わせた７２μｍであり、銅箔４の開口部の直径が１５０μｍであった。このため、アスペクト比は、約０．５であった。ビアホール用穴５の開口部に上層配線１０用の銅箔４の飛び出し１２が生じ、この上層配線１０用の銅箔４の飛び出し１２とビアホール用穴５の内壁１８との間に下方空間１３が形成した。銅箔４の飛び出し量は、ビアホール用穴５の片側で約１２μｍであった。また、上層配線１０用の銅箔４の飛び出し１２とビアホール用穴５の内壁との間に形成される下方空間１３の中でも、上層配線１０用の銅箔４の飛び出し１２の裏面近傍の領域には、直下部１７が形成した。
　次に、図１の工程（１－３）に示すように、塩化鉄第二鉄水溶液や過硫酸アンモニウム、硫酸－過酸化水素水混合水溶液などのエッチング液により、上層配線１０用の銅箔４の黒化処理層８を取り除くために、銅箔４の厚さが９～１０μｍになるまでハーフエッチングした。
　次に、デスミア処理を行ってビアホール底に付着した樹脂を取り除いた。そして、図２の工程（２－１）に示すように、銅箔４上及びビアホール用穴５の内部に、パラジウムコロイド触媒であるＨＳ２０１Ｂ（日立化成株式会社製、商品名）を使用して触媒核を付与後、ＣＵＳＴ２０００（日立化成株式会社製、商品名。「ＣＵＳＴ」は登録商標。）を使用して、厚さ０．５μｍの電解フィルド銅めっきの下地となる無電解銅めっき層６を形成した。
　次に、図２の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては３μｍ、ビアホール用穴５内の底面１９の厚さとして３～１５μｍの一段目の電解フィルド銅めっき層７を形成する。電解フィルド銅めっき液には、市販の直流電解めっき液ＣＵ－ＢＲＩＴＥ　ＶＦＩＶ（株式会社ＪＣＵ製、商品名）を用いた。このとき、一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分である。このとき、一段目の電解フィルド銅めっき層７を形成したビアホール１５の断面形状は、一段目の電解フィルドめっき層７が下方空間１３を充填し、ビアホール１５の内部の直径２０が、開口部の直径２１より大きい蛸壺状であった。
　次に、電解フィルド銅めっきの電流密度を一旦低下させるため、一度整流器の電源を切って０Ａ／ｄｍ２としたまま、１分間放置し、その後、連続して図２の工程（２－３）に示すように、上層配線１０用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、３μｍの二段目の電解フィルド銅めっき層９ａを形成した。このときの二段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。この間、基板は電解フィルド銅めっき液に浸漬したままであった。
　次に、電解フィルド銅めっきの電流密度を一旦低下させるため、一度整流器の電源を切って０Ａ／ｄｍ２としたまま、１分後放置し、その後、連続して図２の工程（２－３）に示すように、二段目の電解フィルド銅めっき層９ａ上に厚さとしては、３μｍの三段目の電解フィルド銅めっき層９ｂを形成した。このときの三段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。この間、基板は電解フィルド銅めっき液に浸漬したままであった。こうして表層の銅厚が約１９μｍの多層配線基板を作製した。
　次に、図３の工程（３－１）に示すように、ドライフィルムレジストであるＳＬ－１２２９（日立化成株式会社、商品名）を使用して、厚さ２９μｍのエッチングレジスト１１を形成する。ビアホール用穴５上と上層配線１０となるべき個所以外からは、エッチングレジスト１１を取り除く。次に、図３の工程（３－２）に示すように、上層配線１０以外の銅をエッチング除去したのち、アルカリ性剥離液や硫酸あるいは市販のレジスト剥離液を用いて、エッチングレジスト１１の剥離を行い、上層配線１０を形成した。
（実施例２）
　実施例１と同様にして、図１の工程（１－１）～、図２の工程（２－１）までを進めた。次に、図２の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては３μｍ、ビアホール用穴５内の底面１９の厚さとして３～１５μｍの一段目の電解フィルド銅めっき層７を形成する。電解フィルド銅めっき液には、実施例１と同じものを用いた。このときの一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。
　次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．３Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、その後、連続して図２の工程（２－３）に示すように、上層配線１０用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、３μｍの二段目の電解フィルド銅めっき層９ａを形成した。このとき、二段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。この間、基板は電解フィルド銅めっき液に浸漬したままとした。次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．３Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、二段目の電解フィルド銅めっき層９ａの上に厚さとしては３μｍの三段目の電解フィルド銅めっき層９ｂを形成した。このとき、三段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。次に、実施例１と同様にして、図３の工程（３－１）から（３－３）までを進めた。
（実施例３）
　実施例１と同様にして、図１の工程（１－１）～、図２の工程（２－１）までを進めた。次に、図２の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては３μｍ、ビアホール用穴５内の底面１９の厚さとして３～１５μｍの一段目の電解フィルド銅めっき層７を形成する。電解めっき液には、実施例１と同じものを用いた。このときの一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。
　次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．５Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、その後、連続して図２の工程（２－３）に示すように、上層配線１０用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、３μｍの二段目の電解フィルド銅めっき層９ａを形成した。このとき、二段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。この間、基板は電解フィルド銅めっき液に浸漬したままとした。次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．５Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、二段目の電解フィルド銅めっき層９ａの上に厚さとしては３μｍの三段目の電解フィルド銅めっき層９ｂを形成した。このとき、三段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。次に、実施例１と同様にして、図３の工程（３－１）から（３－３）までを進めた。
（実施例４）
　実施例１と同様にして、図１の工程（１－１）～、図２の工程（２－１）までを進めた。次に、図２の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては３μｍ、ビアホール用穴５内の底面１９の厚さとして３～１５μｍの一段目の電解フィルド銅めっき層７を形成する。電解めっき液には、実施例１と同じものを用いた。このとき、一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。
　次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．５Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、その後、連続して図２の工程（２－３）に示すように、上層配線１０用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、１８μｍの二段目の電解フィルド銅めっき層９ａを形成した。にこのとき、二段目の電解フィルド銅めっきの条件は、１．５Ａ／ｄｍ２の電流密度で、約９分であった。この間、基板は電解フィルド銅めっき液に浸漬したままとした。次に、電解フィルド銅めっきの電流密度を１．５Ａ／ｄｍ２から０．３Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、二段目の電解フィルド銅めっき層９ａの上に厚さとしては３μｍの三段目の電解フィルド銅めっき層９ｂを形成した。このとき、三段目の電解フィルド銅めっきの条件は、１．５Ａ／ｄｍ２の電流密度で、約９分であった。次に、実施例１と同様にして、図３の工程（３－１）から（３－３）までを進めた。
（実施例５）
　実施例１と同様にして、図１の工程（１－１）～、図２の工程（２－１）までを進めた。次に、図２の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては１μｍ、ビアホール用穴５内の底面１９の厚さとして１～７μｍの一段目の電解フィルド銅めっき層７を形成する。電解フィルドめっき液には、実施例１と同じものを用いた。このとき、一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約４分であった。
　次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．５Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、その後、連続して図２の工程（２－３）に示すように、上層配線１０用の銅箔４及び一段目の電解フィルド銅めっき層７上の厚さとしては、３μｍの二段目の電解フィルド銅めっき層９ａにより、ビアホール１５の充填を行った。このとき、二段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。この間、基板は電解フィルド銅めっき液に浸漬したままとした。次に、電解フィルド銅めっきの電流密度を１．０Ａ／ｄｍ２から０．３Ａ／ｄｍ２に落とし、１分間保持したまま、電解フィルド銅めっきを継続し、二段目の電解フィルド銅めっき層９ａの上に厚さとしては３μｍの三段目の電解フィルド銅めっき層９ｂを形成した。このとき、三段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約１３分であった。次に、実施例１と同様にして、図３の工程（３－１）から（３－３）までを進めた。
（比較例）
　実施例１と同様にして、図１の工程（１－１）～、図２の工程（２－１）までを進めた。次に、図４の工程（２－２）に示すように、上層配線１０用の銅箔４上の厚さとしては１２μｍの一段目の電解フィルド銅めっき層７を、１段階で形成した。電解フィルド銅めっき液には、実施例１と同じものを用いた。このとき、一段目の電解フィルド銅めっきの条件は、１．０Ａ／ｄｍ２の電流密度で、約５４分であった。次に、実施例１と同様にして、図３の工程（３－１）から（３－３）までを進めた。
　表１に、実施例１～５及び比較例において、ビアホールの断面を顕微鏡で観察することにより断面形状をまとめた。実施例１～５では、従来どおりのビアホール内が充填されない形状を得ることができた。一方、比較例１では、ボイド発生はないものの、ビアホールの８割が充填された形状が得られた。また、電解フィルド銅めっきの途中で、一旦電流密度を低下させた実施例１～５では、一段目の電解フィルド銅めっき層と二段目、及び三段目の電解フィルド銅めっき層との間に筋が観察された。この筋によって、一段目の電解フィルド銅めっき層と二段目、三段目の電解銅めっき層との境界を識別することができ、その結果、実施例１～５のビアホールの断面形状は、一段目の電解フィルド銅めっき層が下方空間を充填し、ビアホールの内部の直径が、開口部の直径より大きい蛸壺状であることが確認できた。一方、比較例のビアホールの断面形状は、一段目の電解フィルド銅めっき層と二段目の電解銅めっき層との境界を表す筋は観察されなかった。
Figure JPOXMLDOC01-appb-T000001
１．内層配線
２．内層材
３．プリプレグ又は絶縁層
４．金属箔又は銅箔
５．ビアホール用穴
６．無電解めっき層又は無電解銅めっき層
７．一段目の電解フィルドめっき層又は一段目の電解フィルド銅めっき層
８．黒化処理層
９．二段目以降の電解フィルドめっき層又は二段目以降の電解フィルド銅めっき層
９ａ．二段目の電解フィルドめっき層又は二段目の電解フィルド銅めっき層
９ｂ．三段目の電解フィルドめっき層又は三段目の電解フィルド銅めっき層
１０．上層配線
１１．エッチングレジスト
１２．金属箔の飛び出し
１３．下方空間
１４．凹み
１５．ビアホール又は層間接続
１６．ボイド
１７．直下部
１８．内壁
１９．底部又は底面
２０．（内部の）直径
２１．（開口部の）直径

Claims (5)

  1. 　内層配線を形成した内層材と絶縁層と上層配線用の金属箔とを積層一体化し、コンフォーマル工法又はダイレクトレーザ工法を用いて、前記上層配線用の金属箔及び絶縁層に、前記上層配線用の金属箔から内層配線に到るビアホール用穴と、このビアホール用穴の開口部に形成される上層配線用の金属箔の飛び出しと、この金属箔の飛び出しと前記ビアホール用穴の内壁との間に形成される下方空間と、を設ける工程（１）と、前記ビアホール用穴内及び上層配線用の金属箔上に、下地無電解めっき層を形成した後、電解フィルドめっき層を形成することによって、前記上層配線用金属箔と内層配線とを接続するビアホールを形成する工程（２）と、前記電解フィルドめっき層を形成後の上層配線用金属箔を配線形成して、上層配線を形成する工程（３）と、を有する多層配線基板の製造方法であって、
    　前記工程（２）における、電解フィルドめっき層の形成が、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後に再び増加させる電流密度変化を、前記電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に、２回以上繰り返して行われる多層配線基板の製造方法。
  2. 　請求項１において、前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させた後に再び増加させる電流密度変化を、電解フィルドめっき層が前記ビアホール用穴の開口部を塞ぐ前に、２回以上繰り返すことで、前記電解フィルドめっき層が、ビアホール用穴の内壁及び底面に追従した形状に形成される多層配線基板の製造方法。
  3. 　請求項１又は２において、前記工程（２）における、電解フィルドめっきの電流密度を一旦低下させるタイミングが、ビアホール用穴の開口部に形成された上層配線用の金属箔の飛び出しと前記ビアホール用穴の内壁との間の下方空間を電解フィルドめっきが充填し、かつ、めっきボイドが形成される前である多層配線基板の製造方法。
  4. 　請求項１から３の何れかにおいて、前記工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させる際の電流密度の低下率が、低下させる直前の５０％以上である多層配線基板の製造方法。
  5. 　請求項１から４の何れかにおいて、前記工程（２）における、電解フィルドめっきの電流密度を電解フィルドめっきの途中で一旦低下させた後、再び増加させる際の電流密度が、前記一旦低下させる直前の電流密度以上である多層配線基板の製造方法。
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