WO2015027651A1 - 阵列基板及其制作方法、显示装置 - Google Patents

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WO2015027651A1
WO2015027651A1 PCT/CN2013/090620 CN2013090620W WO2015027651A1 WO 2015027651 A1 WO2015027651 A1 WO 2015027651A1 CN 2013090620 W CN2013090620 W CN 2013090620W WO 2015027651 A1 WO2015027651 A1 WO 2015027651A1
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WO
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common electrode
electrode
insulating layer
array substrate
pixel electrode
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Application number
PCT/CN2013/090620
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English (en)
French (fr)
Inventor
严允晟
Original Assignee
京东方科技集团股份有限公司
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Definitions

  • the present invention relates to the field of display technologies, and in particular, to an array substrate, a method for fabricating the same, and a display device.
  • Thin Film Transistor Liquid Crystal Display (Thin Film Transistor Liquid Crystal Display) has the advantages of small size, low power consumption, no radiation, and has a dominant position in the field of flat panel display.
  • the Advanced Super Dimension Switch (ADS) mode TFT-LCD has the advantages of wide viewing angle, high aperture ratio, and high transmittance. Wide range should be ⁇ .
  • the ADS mode is a planar electric field wide viewing angle core technology. Its core technical characteristics are described as follows: The electric field generated by the edge of the slit electrode in the same plane and the electric field generated between the slit electrode layer and the plate electrode layer form a multi-dimensional electric field, so that the liquid crystal cell All of the aligned liquid crystal molecules between the inner slit electrodes and directly above the electrodes are capable of rotating.
  • the switching technology of ADS mode can improve the picture quality of TFTWLCD products, with high resolution, high transmittance, low power consumption, wide viewing angle, high aperture ratio, low chromatic aberration, and no squeeze water ripple.
  • the inventors have found that as people's requirements for the resolution of TFTXCD become higher and higher, the size of the pixel electrode in the ADS type TFT CD tends to be smaller and smaller, resulting in the driving of the liquid crystal by the ADS type TFTWLCD. The ability is also weakened, and the possibility of flickering of the ADS type TFTW LCD is increased, which reduces the user experience.
  • the technical problem to be solved by the present invention is to provide an array substrate, a manufacturing method thereof, and a display device, which can improve the driving ability of the display device to the liquid crystal under the premise of ensuring high resolution.
  • An array substrate including a substrate substrate, further comprising:
  • first common electrode a first common electrode
  • second common electrode a second common electrode located above the base substrate
  • the pixel electrode is insulated from the first common electrode and the second common electrode, and potentials of the first common electrode and the second common electrode are equal.
  • the pixel electrode is located between the first common electrode and the second common electrode, a first insulating layer is formed between the first common electrode and the pixel electrode, and the pixel electrode and the second A second insulating layer is formed between the common electrodes.
  • first via hole Forming a first via hole on the first insulating layer and the second insulating layer, the first via hole is located above a data line of the array substrate, and the second common electrode passes through the via hole The first common electrode is electrically connected.
  • the first common electrode is a slit electrode or a plate electrode
  • the second common electrode is a slit electrode
  • the array substrate is located at a gate insulating layer, a data line, and a second insulating layer between the substrate substrate and the first common electrode from bottom to top.
  • an array substrate wherein a pixel electrode, a first common electrode, and a second common electrode on the base substrate, the pixel electrode and the first common electrode
  • the second common electrode is insulated, and the potentials of the first common electrode and the second common electrode are equal, respectively, and the storage capacitance of the pixel electrode increases the ability of the array substrate to provide a stable and effective electric field, and ensures that the pixel is reduced.
  • the electrode size increases the resolution while reducing the possibility of flickering and improves the user experience.
  • a second aspect of the invention provides a display device comprising the above array substrate.
  • a third aspect of the invention provides a method for preparing an array substrate, comprising:
  • first common electrode Forming a first common electrode, a second common electrode, and a pixel electrode on the base substrate, wherein the first common electrode and the second common electrode are insulated from the pixel electrode, the first common electrode and the The potentials of the second common electrodes are equal.
  • Forming the first common electrode, the second common electrode, and the pixel electrode on the base substrate includes: forming a pattern including the first common electrode on the base substrate;
  • a pattern including the second common electrode is formed on the pattern of the second insulating layer.
  • Forming the pattern including the second insulating layer on the pattern of the pixel electrode includes: forming a pattern including the second insulating layer on a pattern of the pixel electrode, the first insulating layer and the A via hole is formed on the second insulating layer such that the second common electrode is electrically connected to the first common electrode through the via hole.
  • the first common electrode is a slit electrode or a plate electrode
  • the second common electrode is a slit electrode
  • the method further includes:
  • a third insulating layer is formed on the pattern of the data lines.
  • Forming the first insulating layer includes:
  • FIG. 1 is a flowchart of a method for preparing an array substrate according to an embodiment of the present invention
  • FIG. 2 is a schematic structural view 1 of an array substrate according to an embodiment of the present invention.
  • FIG. 3 is a schematic structural view 2 of an array substrate according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural view 3 of an array substrate according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural view 4 of an array substrate according to an embodiment of the present invention.
  • Figure 6 is a cross-sectional view along line A-A of Figure 5 in an embodiment of the present invention.
  • FIG. 7 is a second flowchart of a method for fabricating an array substrate according to an embodiment of the present invention.
  • Figure 8 is a cross-sectional view along line A-A of Figure 5 in an embodiment of the present invention.
  • Figure 9 is a cross-sectional view 1 of another embodiment of the present invention.
  • Figure 10 is a cross-sectional view 2 of another embodiment of the present invention.
  • Figure 11 is a cross-sectional view 3 of another embodiment of the present invention.
  • Figure 12 is a cross-sectional view 4 of another embodiment of the embodiment of the present invention.
  • the embodiment of the invention provides an array substrate.
  • the array substrate is provided with grid lines and data lines (not shown) which are criss-crossed, and adjacent gate lines and adjacent data lines define pixels arranged in each array.
  • one pixel unit includes a thin film transistor and a pixel electrode. Specifically, take one pixel unit as an example:
  • the array substrate includes a base substrate 1 at a bottom of the array substrate, and the array substrate further includes:
  • the potentials of a common electrode 3 and the second common electrode 4 are equal.
  • one pixel unit has only one common electrode (ie, the first common electrode 3 in the present invention) and the pixel electrode 2, and when the array substrate is in operation, the common electrode and
  • the structure of the pixel electrode 2 and the insulating layer therebetween is equivalent to forming a capacitor, which can be called a storage capacitor, and provides a stable and suitable electric field for the liquid crystal molecules of the display device during the display time of one display screen to ensure a stable electric field. The user can see a clear display.
  • the capacitance formula (: ⁇ (where ⁇ is The dielectric constant of the insulating layer; S is the relative area of the pixel electrode and the common electrode, here is the size of the pixel electrode; k is a constant; d is the distance between the pixel electrode and the common electrode, here is the pixel electrode 2 and the common The distance between the electrodes is known.
  • ⁇ is The dielectric constant of the insulating layer
  • S is the relative area of the pixel electrode and the common electrode, here is the size of the pixel electrode
  • k is a constant
  • d is the distance between the pixel electrode and the common electrode, here is the pixel electrode 2 and the common
  • the distance between the electrodes is known.
  • the array substrate provided in the embodiment of the present invention has the first common electrode 3 and the second common electrode 4, and the potentials of the first common electrode 3 and the second common electrode 4 are equal.
  • the first common electrode 3 and the pixel electrode 2 of the pixel unit form a storage capacitor
  • the second common electrode 4 and the pixel electrode 2 also form a storage capacitor
  • the pixel electrode 2 is enlarged.
  • the capacitance of the corresponding storage capacitor ensures that the array substrate can provide a stable and effective electric field to the liquid crystal molecules, thereby ensuring the display effect of the display device.
  • the array substrate has the first common electrode 3 and the second common electrode 4, after the size of the pixel electrode 2 is reduced to improve the resolution, the interaction of the first common electrode 3 and the second common electrode 4 can still ensure the array.
  • the substrate has a large enough storage capacitor to prevent the occurrence of poor display effects such as flicker, which ensures the user's experience.
  • an array substrate wherein a pixel electrode, a first common electrode, and a second common electrode on the base substrate, the pixel electrode and the first common electrode
  • the second common electrode is insulated, and the potentials of the first common electrode and the second common electrode are equal, respectively, and the storage capacitance of the pixel electrode increases the ability of the array substrate to provide a stable and effective electric field, and is guaranteed to be reduced.
  • the pixel electrode improves the resolution and reduces the possibility of flickering, which improves the user experience.
  • the layer relationship between the pixel electrode 2, the first common electrode 3, and the second common electrode 4 can be set according to actual conditions.
  • the pixel electrode 2 is formed first, and then the first common electrode 3 and the second common electrode 4 are respectively formed, that is, as shown in FIG. 9, the pixel electrode 2 is located on the third layer.
  • the bottom layer of the electrode is sequentially the first common electrode 3 and the second common electrode 4; or, for example, the structure 2, the pixel electrode 2 is a slit electrode, the second common electrode 4 is also a slit electrode, and the second common electrode 4 is
  • the pixel electrodes 2 are spaced apart in the same layer structure, and the first common electrode 3 is located below the second common electrode 4 and the pixel electrode 2 disposed in the same layer, as shown in FIG.
  • the array substrate may also be the second common electrode 4 located between the first common electrode 3 and the pixel electrode 2 disposed in the same layer, such as the junction pixel electrode 2, the first common electrode 3 and the second common electrode 4.
  • the layer relationship may also be as shown in the structure 3 of FIG. 6, first forming the first common electrode 3, and then forming the pixel electrode 2 and the second common electrode 4, respectively.
  • a structure 3 having a large storage capacitance and a good molecular driving capability is preferred, that is, as shown in FIG. 6, the pixel electrode 2 is located at the first common electrode 3 and the second common electrode 4.
  • a first insulating layer 5 is formed between the first common electrode 3 and the pixel electrode 2
  • a second insulating layer 6 is formed between the pixel electrode 2 and the second common electrode 4.
  • the above structures are all based on the array substrate of the prior art, and a second common electrode 4 capable of forming a storage capacitor in cooperation with the pixel electrode 2 is added, thereby increasing the storage capacitance of the array substrate.
  • the common electrode is disposed at the slit between the two pixel electrodes of the above three structures, and the two common electrodes and the pixel electrode can also cooperate at the edge of the pixel unit to drive the liquid crystal molecules at the edge of the pixel unit. In response, the viewing angle range of the display device is increased to improve the display effect.
  • the array substrate further includes a gate insulating layer 7, a data line 8, and a second insulating layer 9 between the base substrate 1 and the first common electrode 3 from bottom to top.
  • the first common electrode 4 is located above the second insulating layer 9.
  • the array substrate further includes a thin film transistor (not shown) connected to the pixel electrode.
  • the source (or drain) of the thin film transistor is connected to the pixel electrode of the pixel unit.
  • the thin film transistor of this embodiment is a bottom gate type structure, and may be a top gate type, which is not limited herein.
  • the first common electrode 3 and the second common electrode 4 may be connected to the same potential input terminal, and the first common mode may be ensured by other means.
  • the potentials of the electrode 3 and the second common electrode 4 are equal.
  • the first insulating layer 5 and the second insulating layer 6 are formed with a first via hole 16, and the first via hole 16 is formed.
  • the second common electrode 4 is electrically connected to the first common electrode 3 through the first via hole 16 by the influence of the hole.
  • the second common electrode 4 covers the inner sidewall of the first via hole 16, the pixel electrode is insulated from the second common electrode, and the edge of the pixel electrode 2 and the second common electrode 4 are on the base substrate 1.
  • the orthographic projection has an overlapping area such that the electric field with the second common electrode 4 is also present at the edge of the pixel electrode 2, and the liquid crystal here can also be deflected, thereby improving the display effect of the display device.
  • the second insulating layer 6 and the first insulating layer 5 are in contact with each other around the first via hole 16 to ensure insulation between the pixel electrode 2 and the second common electrode 4.
  • a first via (not shown) similar to the first via 16 shown in FIG. 6 may be disposed on the first insulating layer 5 such that the second common electrode 4 may be connected to the first common electrode 3 through the third via, thereby achieving equal potentials of the first common electrode 3 and the second common electrode 4.
  • the first common electrode 3 is a flat electrode or a slit electrode.
  • the second common electrode 4 A common electrode 3 may be the slit electrode as well as the second common electrode 4, and the orthographic projections of the first common electrode 3 and the second common electrode 4 on the surface of the pixel electrode 2 may be spaced apart from each other.
  • the parasitic capacitance between the first common electrode 3 and the second common electrode 4 can be reduced, and the multi-dimensional electric field generated at the edge with the pixel electrode 2 is better, and the driving ability to the liquid crystal molecules is improved, as shown in FIG. 11;
  • the orthographic projections of the first common electrode 3 and the second common electrode 4 on the surface of the pixel electrode 2 may also overlap each other as shown in FIG.
  • H-ADS a parallel electric field generated by the pixel electrode or the common electrode edge in the same plane and a longitudinal electric field generated between the pixel electrode and the common electrode form a multi-dimensional electric field, wherein the pixel electrode And the common electrode is a slit-shaped electrode, so that all the aligned liquid crystal molecules directly between the pixel electrode or the common electrode in the liquid crystal cell, the pixel electrode or the common electrode can be rotated, thereby improving the working efficiency of the liquid crystal and greatly increasing the penetration. Light efficiency.
  • the array substrate further includes the first common electrode 3 and The resin layer 10 between the base substrates 1. Due to the resin layer 10 and the substrate on the array substrate! There are also structures such as a data line 8, a gate insulating layer 7, a third insulating layer 9, a thin film transistor (not shown), etc., and the resin layer 10 can sufficiently cover these structures and provide a flat forming surface for the first common electrode 3. The fabrication difficulty of the first common electrode 3 and the subsequent structure is reduced.
  • the embodiment of the invention further provides a display device, wherein the display device can be: a liquid crystal panel, an electronic paper, a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigation device, etc., having any display function.
  • the embodiment of the invention provides a method for preparing an array substrate as shown in FIG. 6, the preparation method comprising:
  • first common electrode Forming a first common electrode, a second common electrode, and a pixel electrode on the base substrate, wherein the first common electrode and the second common electrode are insulated from the pixel electrode, the first common electrode and the The potentials of the second common electrodes are equal.
  • the array substrate is provided with a grid line 6 and a data line 8 which are criss-crossed, and adjacent gate lines 6 and adjacent data lines 8 define pixel units arranged in each array.
  • One pixel unit includes a pixel electrode 2, and each of the pixel electrodes 2 is insulated; at the same time, the pixel unit includes a thin film transistor (not shown), and the thin film transistor is connected to the pixel electrode 2, specifically, the source (or drain) of the thin film transistor. Connected to the pixel electrode 2.
  • the array substrate provided in the embodiment of the present invention has the first common electrode 3 and the second common electrode 4, and the potentials of the first common electrode 3 and the second common electrode 4 are equal.
  • the first common electrode 3 and one of the pixel electrodes 2 form a storage capacitor
  • the second common electrode 4 and the pixel electrode 2 also form a storage capacitor, which increases the capacitance of the storage capacitor corresponding to the pixel electrode 2, and ensures
  • the array substrate can provide a stable and effective electric field to the liquid crystal molecules, and the display effect of the display device is ensured.
  • the array substrate has the first common electrode 3 and the second common electrode 4, after the size of the pixel electrode 2 is reduced to improve the resolution, the interaction of the first common electrode 3 and the second common electrode 4 can still ensure the array.
  • the substrate has a large enough storage capacitor to prevent the occurrence of poor display effects such as flicker, which ensures the user's experience.
  • the layer relationship between the pixel electrode 2, the first common electrode 3, and the second common electrode 4 Can be set according to the actual situation.
  • the pixel electrode 2 is formed first, and then the first common electrode 3 and the second common electrode 4 are respectively formed, that is, as shown in FIG. 9, the pixel electrode 2 is located on the bottom layer of the three-layer electrode, and the first common Electrode 3 and second common electrode 4; or, for example, structure 2, pixel electrode 2 is a slit electrode, second common electrode 4 is also a slit electrode, and second common electrode 4 and pixel electrode 2 are spaced apart in the same layer structure, The first common electrode 3 is located below the second common electrode 4 and the pixel electrode 2 disposed in the same layer as shown in FIG.
  • the array substrate may also be the second common electrode 4 located between the first common electrode 3 and the pixel electrode 2 disposed in the same layer, such as the junction pixel electrode 2, the first common electrode 3 and the second common electrode 4.
  • the layer relationship may also be as in the structure 3 shown in FIG. 6, first forming the first common electrode 3, and then forming the pixel electrode 2 and the second common electrode 4, respectively.
  • the pixel electrode 2 is located at the first common electrode 3 and the second common electrode 4.
  • a first insulating layer 5 is formed between the first common electrode 3 and the pixel electrode 2
  • a second insulating layer 6 is formed between the pixel electrode 2 and the second common electrode 4.
  • the above structures are all based on the array substrate of the prior art, and a second common electrode 4 capable of forming a storage capacitor in cooperation with the pixel electrode 2 is added, thereby increasing the storage capacitance of the array substrate.
  • the common electrode is disposed at the slit between the two pixel electrodes of the above three structures, and the two common electrodes and the pixel electrode can also cooperate at the edge of the pixel unit to drive the liquid crystal molecules at the edge of the pixel unit. In response, the viewing angle range of the display device is increased to improve the display effect.
  • the array substrate further includes a gate insulating layer 7, a data line 8, and a second insulating layer 9 between the base substrate 1 and the first common electrode 3 from bottom to top.
  • the first common electrode 4 is located above the second insulating layer 9.
  • the array substrate further includes a thin film transistor (not shown) connected to the pixel electrode of the pixel unit. Specifically, the source (or drain) of the thin film transistor is connected to the pixel electrode of the pixel unit.
  • Fig. 1 In order to obtain the structure of the above array substrate, it can be prepared by the method shown in Fig. 1, which is as follows:
  • Step SI1 forming a pattern including a gate insulating layer on the base substrate.
  • Step Si2 forming a pattern including data lines on the pattern of the gate insulating layer.
  • Step S13 forming a third insulating layer on the pattern of the data lines.
  • a plurality of pixel units composed of horizontally and vertically staggered gate lines 11 and data lines 8 are formed on the array substrate; each of the pixel units has a thin film transistor including a gate line 11 Molded gate! 2.
  • the source 13 and drain 14 are arranged in the same layer as the data line, and are located below the source 13 and the drain 14, and are connected to the source!
  • the active layer 15 of 3 and drain 14 is as shown in FIG.
  • the thin film transistor of this embodiment is a bottom gate type structure, and may be a top gate type, which is not limited herein.
  • Step Si4 forming a pattern including the first common electrode on the base substrate.
  • a first transparent conductive film may be formed on the structure including the gate line 11, the gate insulating layer ⁇ , the data line 8 and the thin film transistor, the third insulating layer 9, etc. by means of magnetron sputtering or thermal evaporation.
  • a transparent conductive film may be made of a material such as indium tin oxide or indium zinc oxide, and a pattern including the first common electrode 3 is formed by a patterning process, as shown in FIG.
  • Step S1 forming a pattern including a first insulating layer on the pattern of the first common electrode; forming a layer by plasma enhanced chemical vapor deposition (Plasma Enhanced Chemical) An insulating film is etched away from the first insulating film on the drain region of the TFT to form a pattern of the first insulating layer 5 shown in FIG.
  • the first insulating film may be an insulating material such as silicon oxide, silicon nitride, hafnium oxide or resin.
  • light is preferably formed by etching the first insulating film to form a second via hole 17 or the like.
  • a second transparent conductive film is formed, and a pattern including the pixel electrode 2 is formed by a patterning process.
  • the second transparent conductive film can pass through the reserved second via 17 and the drain! 4 electrical connection. Then, the pixel electrode 2 formed by etching the second transparent conductive film by the patterning process can be electrically connected to the drain electrode 14 through the second via hole 17, as shown in FIG.
  • Step S17 forming a pattern including the second insulating layer on the pattern of the pixel electrode; for example, a second insulating film may be deposited by a PECVD method, and the second insulating film is etched by a patterning process to form The pattern of the second insulating layer 6 shown in FIG. 6 is included.
  • a second insulating film may be deposited by a PECVD method, and the second insulating film is etched by a patterning process to form The pattern of the second insulating layer 6 shown in FIG. 6 is included.
  • the materials of the second insulating layer 6, the third insulating layer 9, and the first insulating layer 5 may be the same or different. Similar to the first insulating film, the second insulating film and the third insulating layer 9 may be silicon oxide or silicon nitride. , insulating materials such as yttria and resin.
  • Step S18 forming a pattern including the second common electrode on the pattern of the second insulating layer.
  • a first transparent conductive film may be formed on the base substrate by magnetron sputtering or thermal evaporation, and the first transparent conductive film may be indium tin oxide or indium zinc oxide.
  • the material, the patterning process including the second common electrode 4 is formed by the patterning process.
  • the first common electrode 3 and the second common electrode 4 may be connected to the same potential input end, and may be first made by other means.
  • the potentials of the common electrode 3 and the second common electrode 4 are equal.
  • a first via may be formed on the first insulating layer 5 and the second insulating layer 6.
  • the first via hole 16 is located above the data line of the array substrate to ensure that the aperture ratio of the array substrate is not affected by the first via hole 16, and the second common electrode 4 passes through the first hole
  • the via 16 is electrically connected to the first common electrode 3.
  • the first via 16 is formed to electrically connect the first common electrode 3 and the second common electrode 4, the first insulating layer 5 and the second insulating layer 6 may be formed at step S17.
  • the first via 16 is such that the second common electrode 4 is electrically connected to the first common electrode 3 through the first via 16 after the step S5 is passed.
  • the second insulating layer 6 is And the first insulating layer 5 are in contact with each other around the first via hole 16 to ensure the pixel electrode 2 It is insulated from the second common electrode 4.
  • the first common electrode 3 is a flat electrode.
  • the second common electrode 4 is preferably a slit electrode.
  • Fig. 6 is a schematic cross-sectional view taken along line A-A of Fig. 5.
  • the first common electrode 3 may also be a slit electrode like the second common electrode 4.
  • the orthographic projections of the first common electrode 3 and the second common electrode 4 on the surface of the pixel electrode 2 may be spaced apart from each other.
  • Such a structure can reduce the parasitic capacitance between the first common electrode 3 and the second common electrode 4, and is more advantageous for generating a multi-dimensional electric field of the edge with the pixel electrode 2, thereby improving the driving ability to the liquid crystal molecules.
  • the orthographic projections of the first common electrode 3 and the second common electrode 4 on the surface of the pixel electrode 2 may be spaced apart from each other as shown in Fig. 12.
  • step S13 specifically includes:
  • Step SI 31 forming a resin layer on the pattern of the data line.
  • Step Si32 forming a third insulating layer on the resin layer.
  • the resin layer 10 and the base substrate 1 on the array substrate further have a structure of a data line 8, a gate line li, a TFT, etc.
  • the resin layer 10 can sufficiently cover the structures and Providing a flat fabrication surface for the first common electrode 3 reduces the difficulty in fabricating the first common electrode 3 and subsequent structures.
  • the resin layer 10 may be formed by first forming the second insulating layer 9, which is not limited in the embodiment of the present invention.
  • the patterning process may include only a photolithography process, or may include a photolithography process and an etching process, and may also include printing, inkjet, and the like to form a predetermined pattern; a photolithography process, It refers to a process of forming a pattern, such as a photoresist, a mask, an exposure machine, etc., including a process of film formation, exposure, development, and the like.
  • the corresponding patterning process can be selected in accordance with the structure formed in the present invention.

Abstract

一种阵列基板及其制作方法、显示装置，涉及显示技术领域，能够在保证高分辨率的前提下，提高显示装置对液晶的驱动能力。该阵列基板，包括衬底基板（1），还包括：位于所述衬底基板（1）上方的第一公共电极（3）、第二公共电极（4）和像素电极（2），所述像素电极（2）与所述第一公共电极（3）、所述第二公共电极（4）绝缘，所述第一公共电极（3）和所述第二公共电极（4）的电位相等。

Description

本发明涉及显示技术领域， 尤其涉及一种阵列基板及其制作方法、 显示 装置。
薄膜晶体管液晶显示器 (Thin Film Transistor Liquid Crystal Display,简禾尔 TFT-LCD ) 具有体积小、 功耗低、 无辐射等优点， 在平板显示领域中占据了 主导地位。
LCD 根据电场形式的不同可分为多种类型， 其中， 高级超维场转换 (Advanced Super Dimension Switch, 简称 ADS) 模式的 TFT-LCD具有宽视 角、 高开口率、 高透过率等优点而被广泛的应^。 ADS模式是平面电场宽视 角核心技术， 其核心技术特性描述为： 通过同一平面内狭缝电极边缘所产生 的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场， 使液晶盒 内狭缝电极间、 电极正上方所有取向液晶分子都能够产生旋转。 ADS 模式 的开关技术可以提高 TFTWLCD产品的画面品质， 具有高分辨率、 高透过率、 低功耗、 宽视角、 高开口率、 低色差、 无挤压水波纹等优点。
发明人在实现本发明的过程中发现，随着人们对 TFTXCD的分辨率的要 求越来越高， ADS型 TFT CD内的像素电极的尺寸往往越来越小，导致 ADS 型 TFTWLCD对液晶的驱动能力也变弱，同时增加了 ADS型 TFTWLCD出现闪 烁现象的可能性， 降低了用户的使用体验度。
本发明所要解决的技术问题在于提供一种阵列基板及其制作方法、 显示 装置， 能够在保证高分辨率的前提下， 提高显示装置对液晶的驱动能力。
为解决上述技术问题， 本发明采用如下技术方案：
一种阵列基板， 包括衬底基板， 还包括：
位于所述衬底基板上方的第一公共电极、 第二公共电极和像素电极， 所 述像素电极与所述第一公共电极、 所述第二公共电极绝缘， 所述第一公共电 极和所述第：二公共电极的电位相等。
所述像素电极位于所述第一公共电极和所述第二公共电极之间， 所述第 一公共电极和所述像素电极之间形成有第一绝缘层， 所述像素电极和所述第 二公共电极之间形成有第二绝缘层。
所述第一绝缘层和所述第二绝缘层上形成有第一过孔， 所述第一过孔位 于所述阵列基板的数据线的上方， 所述第二公共电极通过所述过孔与所述第 一公共电极电连接。
所述第一公共电极为狭缝电极或平板电极， 所述第二公共电极为狹缝电 极。
所述阵列基板自下而上位于所述衬底基板和所述第一公共电极之间的栅 极绝缘层、 数据线、 第≡绝缘层。
在本实施例的技术方案中， 提供了一种阵列基板， 其中， 位于所述衬底 基板上的像素电极、 第一公共电极和第二公共电极， 所述像素电极与所述第 一公共电极、 所述第二公共电极绝缘， 所述第一公共电极和所述第二公共电 极的电位相等， 分别与像素电极存储电容， 增大了阵列基板提供稳定有效的 电场的能力， 保证在缩小像素电极尺寸以提高分辨率的同时， 减小了闪烁现 象出现的可能性， 提高了用户的使用体验。
本发明的第二方面提供了一种显示装置， 包括上述的阵列基板。
本发明的第三方面提供了一种阵列基板的制备方法， 包括：
在衬底基板上形成第一公共电极、 第二公共电极和像素电极， 其中， 所 述第一公共电极和所述第二公共电极与所述像素电极绝缘， 所述第一公共电 极和所述第二公共电极的电位相等。
所述在衬底基板上形成第一公共电极、 第二公共电极和像素电极包括： 在所述衬底基板上形成包括所述第一公共电极的图形；
在所述第一公共电极的图形上形成包括第一绝缘层的图形；
在所述第一绝缘层的图形上形成包括所述像素电极的图形；
在所述像素电极的图形上形成包括所述第二绝缘层的图形；
在所述第二绝缘层的图形上形成包括所述第二公共电极的图形。 所述在所述像素电极的图形上形成包括所述第二绝缘层的图形包括： 在所述像素电极的图形上形成包括所述第二绝缘层的图形， 所述第一绝 缘层和所述第二绝缘层上形成有过孔， 以使得所述第二公共电极通过所述过 孔与所述第一公共电极电连接。
所述第一公共电极为狭缝电极或板状电极， 所述第二公共电极为狹缝电 极。
在所述在衬底基板上形成像素电极、 以及与所述像素电极绝缘的第一公 共电极和第二公共电极之前， 还包括：
在所述衬底基板上形成包括栅极绝缘层的图形；
在所述栅极绝缘层的图形上形成包括数据线的图形；
在所述数据线的图形上形成第三绝缘层。
上形成第 绝缘层包括：
Figure imgf000004_0001
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例描述中所需要使 ^的 ^图作筒单地介绍， 显而易见地， 下面描述中的附 图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创 造性劳动的前提下， 还可以根据这些 Pf†图获得其他的 Pf†图。
图 1为本发明实施例中的阵列基板的制备方法的流程图
图 2为本发明实施例中的阵列基板的结构示意图一；
图 3为本发明实施例中的阵列基板的结构示意图二；
图 4为本发明实施例中的阵列基板的结构示意图三；
图 5为本发明实施例中的阵列基板的结构示意图四；
图 6为本发明实施例中的图 5的沿 A- A的截面图一；
图 7为本发明实施例中的阵列基板的制备方法的流程图二；
图 8为本发明实施例中的图 5的沿 A- A的截面图二；
图 9为本发明实施例中的其他实施方式的截面图一； 图 10为本发明实施例中的其他实施方式的截面图二；
图 11为本发明实施例中的其他实施方式的截面图三；
图 12为本发明实施例中的其他实施方式的截面图四。
1一衬底基板， 2—像素电极， 3—第一公共电极， 4一第二公共电极， 5 一第一绝缘层， 6—第二绝缘层， 7—栅极绝缘层， 8—数据线， 9一第三绝缘 层， 10 树脂层， Π—栅线， 12—栅极， 13—源极， 14 漏极， 15 有源层， 16 第—— ϋ孑 L， 17 第-二 ϋ孑
下面将结合本发明实施例中的 Pft图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
实施例一
本发明实施例提供一种阵列基板， 阵列基板上设置有纵橫交错的栅线和 数据线（未示出）， 相邻的栅线、 相邻的数据线划分出各个阵列式排布的像素 单元， 一个像素单元包括薄膜晶体管和像素电极。 具体的， 以一个像素单元 为例：
如图 6所示， 阵列基板包括衬底基板 I， 该衬底基板 1位于阵列基板的 最底部， 所述阵列基板还包括：
位于所述衬底基板上方的第一公共电极 3、第二公共电极 4和像素电极 2， 所述像素电极 2与所述第一公共电极 3、 所述第二公共电极 4绝缘， 所述第 一公共电极 3和所述第二公共电极 4的电位相等。
需要说明的是， 在本发明所有实施例中的 "上方"或 "下方"都是以衬 底基板为参考， 靠近衬底基板的层在远离衬底基板的层的下方， 远离衬底基 板的层在靠近衬底基板的层的上方。
现有技术中的阵列基板， 通常一个像素单元仅具有一个公共电极 （即本 发明中的第一公共电极 3 )和像素电极 2, 当阵列基板工作时， 该公共电极和 像素电极 2及之间的绝缘层等结构相当于形成了电容， 可称之为存储电容， 在一幅显示画面的显示时间内， 为显示装置的液晶分子提供稳定的、 适合的 电场， 以保证用户可以看到清晰的显示画面。
但是， 现在用户对显示装置的分辨率的要求越来越高， 分辨率升高使得 像素单元的尺寸降低， 进而减小了像素电极的尺寸， 由电容公式 (：=~^ (其 中， ε为绝缘层的介电常数； S为像素电极和公共电极的相对面积， 此处为像 素电极的尺寸； k为常数； d为像素电极和公共电极之间的距离， 此处为像素 电极 2和公共电极之间的距离） 可知， 在像素电极 2的尺寸减小而其他数值 不变的情况下， 显示装置中的像素电极 2和公共电极组成的存储电容的电容 量下降， 降低了显示装置的阵列基板在一幅显示画面的显示时间内向液晶分 子提供稳定不变的电场的能力， 使得显示装置的显示效果出现闪烁， 降低用 户的使用体验度。
相比于现有技术中的阵列基板， 本发明实施例中提供的阵列基板具有第 一公共电极 3和第二公共电极 4， 第一公共电极 3和第二公共电极 4的电位 相等。 类似的， 例如以一个像素单元为例， 第一公共电极 3和该像素单元的 像素电极 2形成存储电容，第二公共电极 4和该像素电极 2也形成存储电容， 增大了该像素电极 2所对应的存储电容的电容量， 保证在阵列基板可以给液 晶分子提供稳定有效的电场， 保证了显示装置的显示效果。
同时， 由于阵列基板具有第一公共电极 3 和第二公共电极 4， 减小像素 电极 2的尺寸以提高分辨率之后， 第一公共电极 3和第二公共电极 4的共同 作用仍可以保证该阵列基板具有足够大的存储电容， 防止闪烁等不良显示效 果的出现， 保证了用户的使用体验。
在本实施例的技术方案中， 提供了一种阵列基板， 其中， 位于所述衬底 基板上的像素电极、 第一公共电极和第二公共电极， 所述像素电极与所述第 一公共电极.、 所述第二公共电极绝缘， 所述第一公共电极和所述第二公共电 极的电位相等， 分别与像素电极存储电容， 增大了阵列基板提供稳定有效的 电场的能力， 保证在缩小像素电极以提高分辨率的同时， 减小了闪烁现象出 现的可能性， 提高了用户的使用体验。
具体的， 像素电极 2、 第一公共电极 3和第二公共电极 4之间的层关系 可以根据实际情况设置。 例如结构一， 首先形成像素电极 2， 之后再分别形 成第一公共电极 3和第二公共电极 4， 即如图 9所示， 像素电极 2位于三层 电极的底层，之上依次为第一公共电极 3和第二公共电极 4;或例如结构二， 像素电极 2为狭缝电极， 第二公共电极 4也为狭缝电极， 第二公共电极 4和 像素电极 2间隔设置在同一层结构中， 第一公共电极 3位于同层设置的第二 公共电极 4和像素电极 2的下方， 如图 10所示。类似的， 阵列基板也可为第 二公共电极 4位于同层设置的第一公共电极 3和像素电极 2的上方这样的结 像素电极 2、第一公共电极 3和第二公共电极 4之间的层关系也可如图 6 所示的结构三， 首先形成第一公共电极 3， 之后再分别形成像素电极 2和第 二公共电极 4。
在本发明实施例中， 优选存储电容较大且分子驱动能力较好的结构三， 即如图 6所示， 所述像素电极 2位于所述第一公共电极 3和所述第二公共电 极 4之间，所述第一公共电极 3和所述像素电极 2之间形成有第一绝缘层 5 , 所述像素电极 2和所述第二公共电极 4之间形成有第二绝缘层 6。
上述 种结构， 都为现有结构的阵列基板的基础上， 增加了能与像素电 极 2共同配合形成存储电容的第二公共电极 4 , 以此来增大阵列基板的存储 电容。 上述三种结构的两个像素电极之间的狭缝处都设置有公共电极， 两个 公共电极与像素电极在像素单元的边缘也能相配合起到驱动作用， 提高像素 单元的边缘的液晶分子响应， 提高显示装置的视角范围， 提高显示效果。
此外， 如图 6所示， 阵列基板上还包括自下而上位于所述衬底基板 1和 所述第一公共电极 3之间的栅极绝缘层 7、 数据线 8、第≡绝缘层 9等图形结 构， 在图 6中， 第一公共电极 4位于第≡绝缘层 9之上。 当然， 阵列基板上 还包括连接像素电极的薄膜晶体管（未示出），具体的，薄膜晶体管的源极（或 漏极） 连接像素单元的像素电极。 本实施例的薄膜晶体管是底栅型结构， 还 可以是顶栅型， 在此不做限定。
为了使得所述第一公共电极 3和所述第二公共电极 4的电位相等， 第一 公共电极 3和第二公共电极 4可以连接到同一个电位输入端， 也可通过其他 方式保证第一公共电极 3和第二公共电极 4的电位相等，例如，如图 6所示， 所述第一绝缘层 5和所述第二绝缘层 6形成有第一过孔 16，所述第一过孔 16 位于所述阵列基板的数据线 8的上方， 以保证阵列基板的开口率不受第一过 孔的影响， 所述第二公共电极 4通过所述第一过孔 16与所述第一公共电极 3 电连接。
同时， 如图 6所示， 第二公共电极 4覆盖第一过孔 16的内侧壁， 像素电 极与第二公共电极绝缘， 像素电极 2的边缘与第二公共电极 4在衬底基板 1 上的正投影具有交叠面积， 使得在像素电极 2边缘处也具有与第二公共电极 4的电场， 则此处的液晶也能够迸行偏转， 提高了显示装置的显示效果。
迸一步的，为了保证所述第:二公共电极 4通过所述第一过孔 16与所述第 一公共电极 3电连接， 而不至于与像素电极 2短路， 因此， 所述第二绝缘层 6和所述第一绝缘层 5在所述第一过孔 16的周围相互接触， 保证像素电极 2 与第二公共电极 4之间绝缘。
迸一歩的， 图 10所示的阵列基板中， 可在第一绝缘层 5上设置类似图 6 所示的第一过孔 16的第 过孔 （图中未示出）， 使得第二公共电极 4可通过 第三过孔连接到第一公共电极 3，从而实现第一公共电极 3和第二公共电极 4 的电位相等。
一般的， 第一公共电极 3为平板电极或狭缝电极， 在本发明实施例中， 为了提高第二公共电极 4与像素电极 2之间的配合效果， 该第二公共电极 4 另外， 该第一公共电极 3也可与第二公共电极 4一样， 为狭缝电极， 此 寸， 第一公共电极 3和第二公共电极 4在像素电极 2的表面上的正投影可以 相互间隔， 这样的结构可以减小第一公共电极 3和第二公共电极 4之间的寄 生电容， 并且， 更利于与像素电极 2产生边缘的多维电场， 提高对液晶分子 的驱动能力， 如图 11所示； 类似的， 第一公共电极 3和第二公共电极 4在像 素电极 2的表面上的正投影也可以相互重叠， 如图 12所示。
如图 I I和 12所示， 这可以简称为 H- ADS , 即通过同一平面内像素电极 或公共电极边缘所产生的平行电场以及像素电极与公共电极间产生的纵向电 场形成多维电场， 其中像素电极和公共电极为狭缝状电极， 使液晶盒内像素 电极或公共电极之间、 像素电极或公共电极正上方所有取向液晶分子都能够 产生旋转转换， 从而提高了液晶工作效率并极大增加了透光效率。
迸一歩的， 如图 8所示， 该阵列基板还包括位于所述第一公共电极 3和 所述衬底基板 1之间的树脂层 10。由于阵列基板上的树脂层 10和衬底基板！ 之间还具有数据线 8、 栅极绝缘层 7、 第三绝缘层 9、 薄膜晶体管 （未示出） 等结构，树脂层 10可以充分覆盖这些结构并为第一公共电极 3提供平坦的形 成表面， 降低了第一公共电极 3以及后续的结构的制作难度。
本发明实施例还提供了一种显示装置， 其中， 所述显示装置可以为： 液 晶面板、 电子纸、 手机、 平板电脑、 电视机、 显示器、 笔记本电脑、 数码相 框、 导航仪等任何具有显示功能的产品或部件。 本发明实施例提供一种如图 6所示的阵列基板的制备方法， 该制备方法 包括：
在衬底基板上形成第一公共电极、 第二公共电极和像素电极， 其中， 所 述第一公共电极和所述第二公共电极与所述像素电极绝缘， 所述第一公共电 极和所述第二公共电极的电位相等。
阵列基板上设置有纵横交错的栅线 6和数据线 8 , 相邻的栅线 6、 相邻的 数据线 8划分出各个阵列式排布的像素单元。一个像素单元包括像素电极 2, 各个像素电极 2之间绝缘； 同时， 像素单元包括薄膜晶体管（未示出）， 薄膜 晶体管与像素电极 2连接， 具体的， 薄膜晶体管的源极 （或漏极） 与像素电 极 2连接。
相比于现有技术中的阵列基板， 本发明实施例中提供的阵列基板具有第 一公共电极 3和第二公共电极 4， 第一公共电极 3和第二公共电极 4的电位 相等。 类似的， 第一公共电极 3和其中一个像素电极 2形成存储电容， 第二 公共电极 4和该像素电极 2也形成存储电容， 增大了该像素电极 2所对应的 存储电容的电容量， 保证在阵列基板可以给液晶分子提供稳定有效的电场， 保证了显示装置的显示效果。
同时， 由于阵列基板具有第一公共电极 3和第二公共电极 4, 减小像素 电极 2的尺寸以提高分辨率之后， 第一公共电极 3和第二公共电极 4的共同 作用仍可以保证该阵列基板具有足够大的存储电容， 防止闪烁等不良显示效 果的出现， 保证了用户的使用体验。
具体的， 像素电极 2、 第一公共电极 3和第二公共电极 4之间的层关系 可以根据实际情况设置。 例如结构一， 首先形成像素电极 2， 之后再分别形 成第一公共电极 3和第二公共电极 4, 即如图 9所示， 像素电极 2位于三层 电极的底层，之上依次为第一公共电极 3和第二公共电极 4;或例如结构二， 像素电极 2为狭缝电极， 第二公共电极 4也为狭缝电极， 第二公共电极 4和 像素电极 2间隔设置在同一层结构中， 第一公共电极 3位于同层设置的第二 公共电极 4和像素电极 2的下方， 如图 10所示。类似的， 阵列基板也可为第 二公共电极 4位于同层设置的第一公共电极 3和像素电极 2的上方这样的结 像素电极 2、 第一公共电极 3和第二公共电极 4之间的层关系也可如如 图 6所示的结构三， 首先形成第一公共电极 3， 之后再分别形成像素电极 2 和第二公共电极 4。
在本发明实施例中， 优选存储电容较大且分子驱动能力较好的结构≡, 即如图 6所示， 所述像素电极 2位于所述第一公共电极 3和所述第二公共电 极 4之间，所述第一公共电极 3和所述像素电极 2之间形成有第一绝缘层 5 , 所述像素电极 2和所述第二公共电极 4之间形成有第二绝缘层 6。
上述 种结构， 都为现有结构的阵列基板的基础上， 增加了能与像素电 极 2共同配合形成存储电容的第二公共电极 4, 以此来增大阵列基板的存储 电容。 上述三种结构的两个像素电极之间的狭缝处都设置有公共电极， 两个 公共电极与像素电极在像素单元的边缘也能相配合起到驱动作用， 提高像素 单元的边缘的液晶分子响应， 提高显示装置的视角范围， 提高显示效果。
此外， 如图 6所示， 阵列基板上还包括自下而上位于所述衬底基板 1和 所述第一公共电极 3之间的栅极绝缘层 7、 数据线 8、第≡绝缘层 9等图形结 构， 在图 6中， 第一公共电极 4位于第≡绝缘层 9之上。 当然， 阵列基板上 还包括连接像素单元的像素电极的薄膜晶体管（未示出）， 具体的， 薄膜晶体 管的源极 （或漏极） 连接像素单元的像素电极。
为了制得上述的阵列基板的结构， 可采用如图 1所示的方法来制备， 具 体如下：
歩骤 SI 1、 在所述衬底基板上形成包括栅极绝缘层的图形。
步骤 Si2、 在所述栅极绝缘层的图形上形成包括数据线的图形。 步骤 S13、 在所述数据线的图形上形成第三绝缘层。
与现有技术中类似的， 首先需要在阵列基板上依次形成包括栅极绝缘层 7的图形、 包括数据线 8的图形和包括第三绝缘层 9的图形等结构。 当然， 还可以在步骤 S1 !之前形成包括栅线的图形。
经过步骤 S13之后，阵列基板上形成了多个由横纵交错的栅线 11和数据 线 8所构成的多个像素单元； 每个像素单元中有一个薄膜晶体管， 薄膜晶体 管包括与栅线 11一体成型的栅极！2、 与数据线 8—体成型的同层设置的源 极 13和漏极 14、 位于源极 13和漏极 14下方， 且连接源极！3和漏极 14的 有源层 15， 如图 2所示。 当然， 本实施例的薄膜晶体管是底栅型结构， 还可 以是顶栅型， 在此不做限定。
步骤 Si4、 在所述衬底基板上形成包括所述第一公共电极的图形。
例如可以采 ^磁控溅射或热蒸发等方式，在包括栅线 11、栅极绝缘层 Ί、 数据线 8和薄膜晶体管、 第三绝缘层 9等结构上形成第一透明导电薄膜， 该 第一透明导电薄膜可采用氧化铟锡或氧化铟锌等材质， 通过构图工艺形成包 括第一公共电极 3的图形， 如图 3所示。
歩骤 SI 5、 在所述第一公共电极的图形上形成包括第一绝缘层的图形； 可以采用等离子体增强化学气相沉积法 （Plasma Enhanced Chemical \¾por Deposition, 筒称 PECVD)沉积形成一层第一绝缘薄膜， 并遥过构图工 艺刻蚀 TFT的漏极区域上的第一绝缘薄膜以形成图 6所示的第一绝缘层 5的 图形。
需要说明的是， 在刻蚀形成 TFT的漏极区域上的第一绝缘层 5的同寸， 还需刻蚀漏极区域上的第一公共电极 3、 第三绝缘层 9等结构， 形成第二过 孔 17, 该第二过孔 17把漏极 14的部分暴露在外， 如图 3所示。
第一绝缘薄膜可采用氧化硅、 氮化硅、 氧化铪、 树脂等绝缘材料， 在本 发明实施例中， 由于需要对第一绝缘薄膜进行刻蚀以形成第二过孔 17等结构， 优选光刻胶来形成第一绝缘薄膜， 利用光刻胶的感光性质， 制备第二过孔 17 歩骤 SI 6、 在所述第一绝缘层的图形上形成包括所述像素电极的图形； 例如可以采用磁控溅射或热蒸发等方式， 在所述第一绝缘层 5的图形上 形成第二透明导电薄膜， 通过构图工艺形成包括像素电极 2的图形。
其中， 在形成第二透明导电薄膜的同时， 第二透明导电薄膜可以通过预 留的第二过孔 17与漏极！4电连接。 则通过构图工艺刻蚀第二透明导电薄膜 后形成的像素电极 2可以通过第二过孔 17与漏极 14电连接， 如图 4所示。
步骤 S17、 在所述像素电极的图形上形成包括所述第二绝缘层的图形； 例如可以采用 PECVD 的方法沉积形成一层第二绝缘薄膜， 通过构图工 艺刻蚀所述第二绝缘薄膜， 形成包括图 6所示的所述第二绝缘层 6的图形。
第二绝缘层 6、 第三绝缘层 9与第一绝缘层 5的材质可以相同或不同， 与第一绝缘薄膜类似的， 第二绝缘薄膜、 第三绝缘层 9可采用氧化硅、 氮化 硅、 氧化铪、 树脂等绝缘材料。
步骤 S18、 在所述第二绝缘层的图形上形成包括所述第二公共电极的图 形。
与步骤 S 14类似的， 例如可以采用磁控溅射或热蒸发等方式， 在所述衬 底基板上形成第一透明导电薄膜， 该第一透明导电薄膜可采用氧化铟锡或氧 化铟锌等材质， 遥过构图工艺形成包括第二公共电极 4的图形。
由于该阵列基板上的第一公共电极 3和第二公共电极 4的电位相等， 可 将第一公共电极 3和第二公共电极 4连接到同一个电位输入端， 也可通过其 他方式使得第一公共电极 3和第二公共电极 4的电位相等， 示例性的， 如图 5或图 6所示， 可以在所述第一绝缘层 5和所述第二绝缘层 6上形成有第一 过孔 16, 所述第一过孔 16位于所述阵列基板的数据线的上方， 以保证阵列 基板的开口率不受第一过孔 16的影响，所述第二公共电极 4遥过所述第一过 孔 16与所述第一公共电极 3电连接。
若需形成使得第一公共电极 3和第二公共电极 4电连接的第一过孔 16, 可以在步骤 S 17时， 在所述第一绝缘层 5和所述第二绝缘层 6上形成有第一 过孔 16， 以使得经过歩骤 S I 5之后， 所述第二公共电极 4通过所述第一过孔 16与所述第一公共电极 3电连接。
迸一歩的，为了保证所述第二公共电极 4通过所述第一过孔 16与所述第 一公共电极 3电连接， 而不至于与像素电极 2短路， 因此， 所述第二绝缘层 6和所述第一绝缘层 5在所述第一过孔 16的周围相互接触， 保证像素电极 2 与第二公共电极 4之间绝缘。
一般的， 第一公共电极 3为平板电极， 在本发明实施例中， 为了提高第 二公共电极 4与像素电极 2之间的配合效果， 该第二公共电极 4优选为狭缝 电极。
最终制得如图 5和图 6所示的阵列基板， 其中， 图 6为图 5的沿 A- A的 截面示意图。
另外， 该第一公共电极 3也可与第二公共电极 4一样， 为狭缝电极， 此 时， 第一公共电极 3和第二公共电极 4在像素电极 2的表面上的正投影可以 相互间隔， 这样的结构可以减小第一公共电极 3和第二公共电极 4之间的寄 生电容， 并且， 更利于与像素电极 2产生边缘的多维电场， 提高对液晶分子 的驱动能力。 类似的， 如图 11所示； 第一公共电极 3和第二公共电极 4在像 素电极 2的表面上的正投影可以相互间隔， 如图 12所示。
迸一歩的， 如图 7所示， 步骤 S13具体包括：
歩骤 SI 31、 在所述数据线的图形上形成树脂层。
步骤 Si32、 在所述树脂层上形成第三绝缘层。
如 8 12中的任一幅图所示， 由于阵列基板上的树脂层 10和衬底基板 1 之间还具有数据线 8、 栅线 l i、 TFT等结构， 树脂层 10可以充分覆盖这些结 构并为第一公共电极 3提供平坦的制作表面， 降低了第一公共电极 3以及后 续的结构的制作难度。
需要说明的是， 也可以先制作第≡绝缘层 9后制作树脂层 10, 本发明实 施例对此不进行限制。
在显示技术领域中， 构图工艺， 可只包括光刻工艺， 或， 包括光刻工艺 以及刻蚀歩骤，同时还可以包括打印、喷墨等其他 ^于形成预定图形的工艺； 光刻工艺， 是指包括成膜、 曝光、 显影等工艺过程的利 ^光刻胶、 掩模板、 曝光机等形成图形的工艺。 可根据本发明中所形成的结构选择相应的构图工 艺。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护
Figure imgf000014_0001

Claims

1、 一种阵列基板， 包括衬底基板， 其特征在于， 还包括： 位于所述衬底基板上方的第一公共电极、 第二公共电极和像素电极 ， 所 述像素电极与所述第一公共电极、 所述第二公共电极绝缘， 所述第一公共电 极和所述第：二公共电极的电位相等。
2、 根据权利要求 1所述的阵列基板， 其特征在于，
所述第一公共电极、第二公共电极和像素电极中，像素电极位于最底层， 在像素电极的上方依次形成第一公共电极和第二公共电极， 所述第一公共电 极和所述像素电极之间形成有第一绝缘层， 所述第一公共电极和所述第二公 共电极之间形成有第二绝缘层。
3、 根据权利要求 1所述的阵列基板， 其特征在于，
所述像素电极为狭缝电极， 所述第二公共电极为狭缝电极， 所述第二公 共电极和像素电极间隔设置在同一层， 所述第一公共电极位于所述第二公共 电极和像素电极的下方， 同层设置的所述第二公共电极和像素电极与所述第 一公共电极之间形成有第一绝缘层。
4、 根据权利要求 i所述的阵列基板， 其特征在于，
所述像素电极位于所述第一公共电极和所述第二公共电极之间， 所述第 一公共电极和所述像素电极之间形成有第一绝缘层， 所述像素电极和所述第 二公共电极之间形成有第二绝缘层。
5、 根据权利要求 4所述的阵列基板， 其特征在于，
所述第一绝缘层和所述第二绝缘层形成有第一过孔， 所述第一过孔位于 所述阵列基板的数据线的上方， 所述第二公共电极通过所述第一过孔与所述 第一公共电极电连接。
6、 根据权利要求 5所述的阵列基板， 其特征在于，
所述第二公共电极覆盖所述第一过孔的内侧壁， 所述像素电极与所述第 二公共电极绝缘， 所述像素电极的边缘与所述第二公共电极在所述衬底基板 狭缝电极或平板电极， 所述第二公共电极为狭缝电极。
8、 根据权利要求 1 7任一项所述的阵列基板， 其特征在于， 还包括自下 而上位于所述衬底基板和所述第一公共电极之间的栅极绝缘层、 数据线、 第 三绝缘层。
9、 根据权利要求 8所述的阵列基板， 其特征在于，
还包括位于所述数据线和所述第三绝缘层之间的树脂层。
10、 一种显示装置， 其特征在于， 包括如权利要求 1 9任一项所述的阵 列基板。
11、 一种阵列基板的制备方法， 其特征在于， 包括：
在衬底基板上形成第一公共电极、 第二公共电极和像素电极， 其中， 所 述第一公共电极和所述第二公共电极与所述像素电极绝缘， 所述第一公共电 极和所述第二公共电极的电位相等。
12、 根据权利要求 I I所述的阵列基板的制备方法， 其特征在于， 所述在 衬底基板上形成第一公共电极、 第二公共电极和像素电极包括：
在所述衬底基板上形成包括所述第一公共电极的图形；
在所述第一公共电极的图形上形成包括第一绝缘层的图形；
在所述第一绝缘层的图形上形成包括所述像素电极的图形；
在所述像素电极的图形上形成包括所述第二绝缘层的图形；
在所述第二绝缘层的图形上形成包括所述第二公共电极的图形。
13、 根据权利要求 12所述的阵列基板的制备方法， 其特征在于， 所述在 所述像素电极的图形上形成包括所述第二绝缘层的图形包括：
在所述像素电极的图形上形成包括所述第二绝缘层的图形， 所述第一绝 缘层和所述第二绝缘层上形成有第一过孔， 以使得所述第二公共电极遥过所 述第一过孔与所述第一公共电极电连接。
14、 根据权利要求 13所述的阵列基板的制备方法， 其特征在于， 所述第一过孔位于所述阵列基板的数据线的上方。
15、 根据权利要求 13所述的阵列基板的制备方法， 其特征在于， 所述第 一公共电极为狭缝电极或板状电极， 所述第二公共电极为狭缝电极。
16、 根据权利要求 11 -15任一项所述的阵列基板的制备方法， 其特征在 于， 在所述在衬底基板上形成像素电极、 以及与所述像素电极绝缘的第一公 共电极和第二公共电极之前， 还包括：
在所述衬底基板上形成包括栅极绝缘层的图形；
在所述栅极绝缘层的图形上形成包括数据线的图形；
在所述数据线的图形上形成第三绝缘层。
17 , 根据权利要求 16所述的阵列基板的制备方法， 其特征在于， 在所述 数据线的图形上形成第三绝缘层包括：
在所述数据线的图形上形成树脂层；
在所述树脂层上形成第三绝缘层。
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