WO2014097488A1 - 半導体装置 - Google Patents

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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/00—Electrodes of devices having potential barriers
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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements

Definitions

  • a semiconductor device including a gate region is disclosed.
  • a semiconductor device in which the resistance between the emitter region and the collector region or between the source region and the drain region is changed by adjusting the voltage applied to the gate region. For example, in the case of an IGBT, by applying a voltage to the gate region, the resistance between the emitter and the collector is lowered, and a current flows between the emitter and the collector. Alternatively, in the case of a MOS, by applying a voltage to the gate region, the resistance between the source and the drain decreases, and a current flows between the source and the drain.
  • the gate region in this specification is sometimes referred to as a base region.
  • the above semiconductor device may constitute an inverter that controls the current supplied to the motor.
  • the inverter includes a parallel circuit in which a plurality of series circuits in which an upper semiconductor device and a lower semiconductor device are connected in series are connected in parallel. In this case, for example, when an abnormality occurs in which the motor coil is short-circuited, an excessive current may flow in the semiconductor device. If the inverter is normal, both the upper semiconductor device and the lower semiconductor device are not turned on at the same time. However, if an abnormality occurs in which both are turned on simultaneously, an excessive current flows in the semiconductor device.
  • a lead frame or a bus bar is joined to a surface electrode formed on the surface of a semiconductor device. According to the structure, it is expected that heat generated in the semiconductor device can be transferred to the lead frame or the like via the surface electrode, and the semiconductor device can be protected from overheating.
  • This specification discloses a technique for solving a phenomenon in which a different phenomenon occurs depending on a place in a semiconductor device and a problem occurs in a specific place due to the phenomenon.
  • the present technology is directed to a semiconductor device in which a gate region extends along the surface of a semiconductor substrate.
  • the gate region here is a region formed in a part of the semiconductor substrate or a region formed in addition to the semiconductor substrate and formed of a semiconductor material with enhanced conductivity.
  • Some semiconductor devices have a gate region extending along the surface of the semiconductor substrate when the semiconductor substrate is viewed in plan.
  • an IGBT is known in which a plurality of linearly extending gate regions are arranged in parallel over a wide range on a substrate.
  • a gate wiring for transmitting a voltage to be applied to the gate region is required, a pad conducting to the gate wiring is required, and the pad is disposed on the surface of the semiconductor substrate.
  • the pad and gate wiring are made of a metal material.
  • a portion formed of a metal material is referred to as a gate wiring, and a region formed of a semiconductor material with increased conductivity is referred to as a gate region. .
  • the gate region extends along the surface of the substrate, and is connected to the gate wiring at two or more locations in the gate region. It is formed. Further, when the position connecting the gate region and the first gate wiring is the first connection position, and the position connecting the gate region and the second gate wiring is the second connection position, the first connection is established. The position and the second connection position are set at different positions on the substrate.
  • the above semiconductor device includes two or more pads (for example, a first pad and a second pad). Therefore, a pad for transmitting the gate voltage can be selected.
  • a pad for transmitting the gate voltage can be selected.
  • a connection position between the first gate line extending from the first pad and the gate region is a first connection position
  • a connection position between the second gate line extending from the second pad and the gate region is a second connection position.
  • the same gate region is also connected to the first pad via the first connection position, and is also connected to the second pad via the second connection position.
  • a position close to the first connection position and far from the second connection position is defined as a first position
  • a position far from the first connection position and close to the second connection position is defined as a second position.
  • the first pad is selected and an on-voltage is applied. In this case, the first position close to the first connection position turns on early, and the second position far from the first connection position turns on late.
  • (1b) Select the second pad and apply the ON voltage. In that case, the second position close to the second connection position turns on early, and the first position far from the second connection position turns on late.
  • (2a) Select the first pad and apply an off voltage. In that case, the first position close to the first connection position turns off early, and the second position far from the first connection position turns off late.
  • the disadvantage is caused by selecting a pad that transmits the gate voltage. It can be prevented from occurring.
  • the pad that transmits the gate voltage can be selected from two or more pads, various selections are possible. For example, it may be effective to switch the pad to which the gate voltage is applied between when the on voltage is applied and when the off voltage is applied. In some cases, it is effective to switch the pad to which the gate voltage is applied depending on the period in which an excessive current has not been detected in the semiconductor device. In particular, it may be effective to switch the pad to which the off voltage is applied.
  • the problem that the peripheral part easily overheats, or conversely, the problem that the central part easily overheats is dealt with. be able to.
  • overheating is likely to occur in the peripheral portion, it is effective to transmit an on voltage to the first pad and transmit an off voltage to the second pad. That is, when “1a and 2b” in FIG. 1 is employed, it is possible to cope with a phenomenon in which overheating tends to occur in the peripheral portion where the second connection position is arranged.
  • the first connection position is located at the center of the semiconductor substrate. It is effective to dispose the second connection position on the periphery of the semiconductor substrate and transmit the off voltage to the second pad.
  • the temperature rise that occurs when an excessive current flows through the semiconductor device is extremely fast, and it is effective to advance the off timing in the peripheral portion by transmitting the off voltage to the second pad. Even in the above case, the effect of preventing overheating is high even if the time difference that the off timing when transmitting the off voltage to the second pad is advanced is small compared to the off timing when transmitting the off voltage to the first pad.
  • a technique is also effective in which an off-voltage is transmitted to the first pad during a period when no excessive current flows through the semiconductor device, and the off-voltage is transmitted to the second pad when it is detected that an excessive current has flowed through the semiconductor device. .
  • it may be effective to transmit the on-voltage to the second pad and transmit the off-voltage to the first pad.
  • it is useful to communicate both.
  • a technique for preventing overheating by transmitting an off voltage to the second pad when it is detected that an excessive current flows in the semiconductor device is useful.
  • a first connection position where the gate region and the first gate wiring are conductive is arranged in the center of the substrate, and a second connection position where the gate region and the second gate wiring are conductive is arranged in the peripheral portion of the substrate. It is possible to set a time difference between the on-timing in the central part and the on-timing in the peripheral part, or to set a time difference between the off-timing in the central part and the off-timing in the peripheral part. It is possible to cope with a case where inconvenience occurs in the central part or the peripheral part.
  • the peripheral portion When the on-voltage is applied to the first pad and the off-voltage is transmitted to the second pad, the peripheral portion can be prevented from overheating even in an environment where the peripheral portion is likely to overheat. In addition, when an excessive current is generated, it is possible to suppress heat generation in a peripheral portion that is likely to be overheated when the excessive current is generated, and an effect of protecting the semiconductor device from overheating can be obtained.
  • the off-voltage is transmitted to the first pad, and when the excessive current is detected, the off-voltage is transmitted to the second pad.
  • both the on voltage and the off voltage may be transmitted to the first pad.
  • the ON period during which no excessive current is detected can be made uniform at the central portion and the peripheral portion.
  • an on voltage may be applied to the second pad and an off voltage may be applied to the first pad.
  • An event that occurs by selecting a pad to which a gate voltage is applied will be described.
  • the circuit structure of an Example and the surface of a semiconductor substrate are shown typically.
  • the surface of a semiconductor device is shown typically.
  • the pad selection method according to the first embodiment and the events caused thereby will be described.
  • the pad selection method according to the second embodiment and the events caused thereby will be described.
  • a pad selection method according to the third embodiment and events caused thereby will be described.
  • the surface of the semiconductor substrate of another Example is typically shown.
  • the pad that is connected to the gate wiring on the central side of the semiconductor substrate is referred to as the first pad, and the connection position to the gate region is connected to the gate wiring on the peripheral side of the semiconductor substrate.
  • This pad is called the second pad.
  • Feature 1 The first pad is selected at the application timing of the on signal, and the second pad is selected at the application timing of the off signal.
  • Feature 1A While the gate voltage adjustment circuit is outputting the ON voltage, the first pad is floated and the second pad is connected to the gate voltage adjustment circuit.
  • Feature 1B While the gate voltage adjustment circuit outputs an off-voltage, the first pad is connected to the gate voltage adjustment circuit and the second pad is floated.
  • Feature 2 During a period in which no excessive current is detected, the second pad is selected at the application timing of the on signal, and the first pad is selected at the application timing of the off signal. When an excessive current is detected, the second pad is selected.
  • Feature 2A While the gate voltage adjustment circuit outputs the on-voltage, the first pad is connected to the gate voltage adjustment circuit, and the second pad is floated.
  • Feature 2B While the gate voltage adjustment circuit is outputting the off voltage, the first pad is floated and the second pad is connected to the gate voltage adjustment circuit.
  • Feature 3 The first pad is selected during a period in which no excessive current is detected. When an excessive current is detected, the second pad is selected. Characteristic 3A: When an excessive current is detected, the gate voltage adjustment circuit outputs an off voltage.
  • reference numeral 36 indicates the semiconductor device of the first embodiment.
  • a first pad 22 and a second pad 26 are formed on the surface of the substrate 32.
  • the first gate wiring 24 is electrically connected to the first pad 22.
  • the first gate wiring 24 is formed by a horizontal portion 24 a connecting the center position of the substrate 32 and the first pad 22, and two oblique portions 24 b and 24 c extending in the diagonal direction of the substrate 32.
  • the second gate wiring 28 is electrically connected to the second pad 26.
  • the second gate wiring 28 extends along the outer periphery of the substrate 32.
  • Reference numeral 34 is a guard ring for increasing the breakdown voltage in the peripheral portion of the semiconductor device.
  • the semiconductor device 36 is an IGBT, and an IGBT structure is formed in a region inside the guard ring 34.
  • the second gate wiring 28 makes a round around the outside of the region where the IGBT is formed.
  • Reference numbers 30a, 30b, 30c and the like indicate gate regions. For clarity of illustration, reference numerals 30a, 30b, and 30c are given only to some gate regions. Each of the illustrated thin lines represents a gate region extending along the surface of the substrate 32.
  • the gate regions 30a, 30b, 30c and the like extend linearly along the surface of the substrate 32 and are arranged in parallel to each other. In FIG. 2, for the sake of clarity of illustration, the interval between adjacent gate regions is enlarged. In practice, the spacing between parallel gate regions is much narrower.
  • the gate regions 30 a, 30 b, 30 c, etc. are widely spread in the region inside the guard ring 34, and the IGBT is formed in a wide range in the region inside the guard ring 34.
  • Each gate region is connected to both the first gate wiring 24 and the second gate wiring 28.
  • the gate region 30 c is connected to the skewed portion 24 c of the first gate wiring 24 and the second gate wiring 28.
  • a plurality of gate regions are collectively referred to as a gate region 30. Since the second gate wiring 28 extends along the outer periphery of the substrate 32, the second connection position connecting the gate region 30 and the second gate wiring 28 is arranged at a position along the outer periphery of the substrate 32. ing.
  • the first gate wiring 24 is formed in a range surrounded by the second gate wiring 28, the first connection position connecting the gate region 30 and the first gate wiring 24 is the second connection position. It is distributed in the area inside the connection position.
  • the first connection positions are distributed in a region 42 (see FIG. 3) from the center of the substrate 32, and the second connection positions are distributed in a region 40 located around the substrate 32.
  • FIG. 2 shows a structure inside the protective film formed on the surface of the semiconductor substrate 32, and the surface of the semiconductor substrate 32 is actually covered with the protective film.
  • FIG. 3 is a view of the surface of the semiconductor device 36, and a region excluding the first pad 22 and the second pad 26 is covered with a protective film 44.
  • An emitter electrode 38 is formed on the surface of the protective film 44.
  • the emitter electrode 38 is electrically connected to an emitter region formed in the semiconductor substrate 32.
  • the emitter electrode 38 and the gate region 30 are insulated by a protective film 44.
  • a collector electrode (not shown) is formed on the back surface of the semiconductor substrate 32.
  • the distribution area 42 of the first connection position and the distribution area 40 of the second connection position are indicated by broken lines.
  • the collector electrode on the back surface is soldered to another substrate
  • the emitter electrode 38 on the front surface is soldered to the bus bar
  • the pads 22 and 26 are connected to the gate voltage adjusting circuit.
  • the semiconductor device 36 has such a characteristic that the peripheral portion easily overheats when an excessive current flows.
  • the gate region 30 is provided with two pads for transmitting the gate voltage, and the above problem is addressed by utilizing the characteristic that the pad for transmitting the gate voltage can be selected.
  • a terminal 2 indicates a terminal for inputting a signal voltage output from another device.
  • a high voltage is input to the terminal 2 during a period in which the semiconductor device (IGBT) 36 is turned on, and a low voltage is input during the period in which the semiconductor device 36 is turned off.
  • the transistor 4 constituting the cMOS circuit 8 is turned on, the transistor 6 is turned off, and the voltage at the position indicated by reference numeral 14 rises to the VG voltage.
  • the rising speed is adjusted by the on-resistance 10.
  • the transistor 4 constituting the cMOS circuit 8 is turned off and the transistor 6 is turned on, and the voltage at the position indicated by reference numeral 14 drops to the ground voltage.
  • the descending speed is adjusted by the off-resistance 12.
  • the gate voltage adjusting circuit 1 is composed of the cMOS circuit 8 and the like.
  • a pad for transmitting a gate voltage output from the gate voltage adjusting circuit 1 is provided between the position indicated by reference numeral 14 and the first pad 22 and between the position indicated by reference numeral 14 and the second pad 26.
  • a circuit 15 for selection is added.
  • a high voltage is input to the terminal 20 while the first pad 22 is connected to the gate voltage adjusting circuit 1 and the second pad 26 is floated, and the second pad 26 is connected to the gate voltage adjusting circuit 1 to be connected to the first voltage.
  • a low voltage is input while the pad 22 is floating.
  • FIG. 4A illustrates the input voltage at the terminal 2.
  • FIG. 4B shows the input voltage at the terminal 20.
  • (a) and (b) are compared, the timing is adjusted so that the first pad 22 is selected and the second pad 26 is floated prior to the timing t1 when the ON signal is input. Prior to the timing t2 when the off signal is input, the second pad 26 is selected and the first pad 22 is floated.
  • (E) summarizes the relationship.
  • (C) shows the gate voltage of the IGBT formed in the central part of the substrate 32
  • (d) shows the gate voltage of the IGBT formed in the peripheral part of the substrate 32.
  • the IGBT formed in the central portion is turned on early, and the IGBT formed in the peripheral portion is turned on with a delay.
  • the off voltage is transmitted to the second pad 26, the IGBT formed in the central portion is turned off with a delay, and the IGBT formed in the peripheral portion is turned off early.
  • the IGBT generates heat during the on period. According to this embodiment, heat generation at the peripheral portion can be suppressed, and the problem of overheating at the peripheral portion can be dealt with.
  • a low voltage is input to the terminal 2 and a low voltage is also input to the terminal 20.
  • FIG. 4B shows an enlarged view of the on-timing time difference and off-timing time difference between the central portion and the peripheral portion.
  • the actual time difference is small, and the phenomenon that depends on the average value with respect to the time has no practical influence because the central on-period is long and the peripheral off-period is short.
  • a time difference affects a transient event such as a temperature rise phenomenon when an excessive current flows.
  • the peripheral portion is likely to overheat due to an excessive current, it is effective to turn off the peripheral portion earlier than the central portion.
  • FIG. 5A illustrates the input voltage at the terminal 2.
  • FIG. 5B shows the input voltage at the terminal 20.
  • An arrow 46 illustrates the moment when an excessive current flows. While the excessive current is not flowing, it is clear that when comparing (a) and (b), the second pad 26 is selected and the first pad 22 is floated prior to the timing t1 when the ON signal is input. Has been. Further, prior to the timing t2 when the off signal is input, the first pad 22 is selected and the second pad 26 is floated. When an excessive current flows, the voltage input to the terminal 2 becomes low and the voltage input to the terminal 20 also becomes low as indicated by the position of the arrow 46. When an excessive current flows, an off signal is transmitted to the second pad 26.
  • E summarizes the relationship.
  • (C) shows the gate voltage of the IGBT formed in the central part of the substrate 32
  • (d) shows the gate voltage of the IGBT formed in the peripheral part of the substrate 32. Since the on-voltage is transmitted to the second pad 26, the IGBT formed in the peripheral portion is turned on early, and the IGBT formed in the central portion is turned off with a delay. On the other hand, since the off voltage is transmitted to the first pad 22, the IGBT formed in the central portion is turned off early, and the IGBT formed in the peripheral portion is turned off with a delay. According to the present embodiment, heat generation at the central portion can be suppressed, and the problem of overheating at the central portion can be dealt with.
  • FIG. 6A illustrates the input voltage at the terminal 2.
  • FIG. 6B shows the input voltage at the terminal 20.
  • An arrow 46 illustrates the moment when an excessive current flows. While the excessive current is not flowing, it is apparent from (b) that the first pad 22 is selected and the second pad 26 is floated. When an excessive current flows, the voltage input to the terminal 2 becomes low and the voltage input to the terminal 20 also becomes low as indicated by the position of the arrow 46. When an excessive current flows, an off signal is transmitted to the second pad 26.
  • (E) summarizes the relationship.
  • (C) shows the gate voltage of the IGBT formed in the central part of the substrate 32
  • (d) shows the gate voltage of the IGBT formed in the peripheral part of the substrate 32.
  • the IGBT formed in the central portion is turned on earlier and turned off earlier.
  • the IGBT formed in the peripheral part is turned on with a delay and turned off with a delay.
  • the on period in the central part and the on period in the peripheral part can be made uniform.
  • the value of the on-timing time difference / single on-period ratio or the off-timing time difference / single off-period ratio depending on the location in the semiconductor device is small. Choosing a pad has a low impact on an event where an integrated effect appears over a single on period or a single off period. On the other hand, the temperature rise phenomenon when an excessive current flows is fast, and the off timing when the off voltage is transmitted to the second pad is lower than the off timing when the off voltage is transmitted to the first pad. Although the time difference to be advanced is small, it is effective for the problem that the peripheral portion is likely to overheat when an excessive current flows.
  • FIG. 7 illustrates another example of the first pad 22A, the second pad 26A, the first gate wiring 24A, the second gate wiring 28A, and the gate region 30A. Even in this semiconductor device, a phenomenon equivalent to that of the semiconductor device described above can be obtained.
  • Gate voltage adjustment circuit 2 Terminal 4: Transistor 6: Transistor 8: cMOS 10: ON resistance 12: OFF resistance 15: Pad selection circuit 16: Transistor 18: Transistor 20: Terminal 22: First pad 24: First gate wiring 26: Second pad 28: Second gate wiring 30: Gate region 32: Substrate 34: Guard ring 36: Semiconductor device 38: Emitter electrode 40: Second connection position distribution region 42: First connection position distribution region 44: Protective film 46: Overcurrent generation timing

Landscapes

  • Semiconductor Integrated Circuits (AREA)
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  • Power Conversion In General (AREA)

Abstract

　半導体基板内の位置によって熱的環境等が相違し、特定の場所で不都合が生じることがある。ゲート領域３０に対して２以上のパッド２２，２６を導通させ、ゲート電圧を印加するパッドを選択可能とする。例えば周辺部で過熱し易い場合は、第１パッド２２にオン電圧を印加して中央部よりも遅れて周辺部をオンさせ、第２パッド２６にオフ電圧を印加して中央部よりも早く周辺部をオフさせる。周辺部で過熱しやすい問題に対処できる。過大電流が流れて昇温する場合には、第２パッド２６にオフ電圧を印加する。過大電流が流れる場合には周辺部で昇温し易いという問題に対処することができる。

Description

半導体装置
　本明細書では、ゲート領域を備えている半導体装置を開示する。
　ゲート領域に加える電圧を調整することで、エミッタ領域とコレクタ領域の間、あるいはソース領域とドレイン領域の間の抵抗が変化する半導体装置が知られている。例えば、ＩＧＢＴの場合、ゲート領域に電圧を加えることで、エミッタとコレクタ間の抵抗が低下してエミッタとコレクタ間に電流が流れる。あるいは、ＭＯＳの場合、ゲート領域に電圧を加えることで、ソースとドレイン間の抵抗が低下してソースとドレイン間に電流が流れる。本明細書でいうゲート領域は、ベース領域といわれることもある。
　上記半導体装置によって、モータに通電する電流を制御するインバータを構成する場合がある。インバータは、上段の半導体装置と下段の半導体装置を直列に接続した直列回路の複数本を並列に接続した並列回路を備えている。この場合、たとえばモータのコイルが短絡するという異常が発生すると、半導体装置に過大な電流が流れることがある。また、インバータが正常であれば、上段の半導体装置と下段の半導体装置の両方が同時にオンすることはない。しかしながら、両方が同時にオンする異常が生じれば、半導体装置に過大電流が流れてしまう。
　なんらかの異常が発生して半導体装置に過大電流が流れると半導体装置は昇温する。半導体装置を過熱から保護する技術が必要とされている。そこで、放熱ないし冷却することで半導体装置を過熱から保護する技術が開発されており、特許文献１の技術が開発されている。
　特許文献１の技術では、半導体装置の表面に形成されている表面電極に、リードフレームないしバスバーを接合する。その構造によると、半導体装置で発生した熱を表面電極を介してリードフレーム等に伝熱することができ、半導体装置を過熱から保護することができるものと期待されている。
特開２００８-３０５９４８号公報
　特許文献1の技術でも、半導体装置を過熱から保護できない場合がある。例えば、リードフレーム等と半導体装置の位置あわせには公差が存在することから、半導体装置の周辺部ではリードフレーム等に至るまでの距離が長くなることがある。半導体装置の周辺部で発生した熱をリードフレーム等に伝熱するのに時間を要することがある。そのために、特許文献１の技術によっても、半導体装置の周辺部では過熱現象が発生してしまうことがある。
　半導体装置に過大電流が流れたことを検出した時に半導体装置をオフすることによって半導体装置を過熱から保護する技術も知られている。その技術と、リードフレーム等に伝熱する技術を併用しても、半導体装置を過熱から保護できない場合がある。過大電流を検出してから半導体装置をオフするまでの間に半導体装置に過熱現象が発生してしまうことがあるからである。特に、半導体装置の周辺部では、前記したように、発生した熱をリードフレーム等に伝熱するのに時間を要することから、過熱現象が発生しやすい。
　上記では、半導体装置内の場所によって異なる現象が発生する事例の一例を説明した。それ以外にも半導体装置内の場所によって異なる現象が生じる事例は多い。例えば、半導体装置が正常に動作している間は、半導体装置内の中央部が周辺部より昇温し易い現象が生じる。あるいは、冷却液の流れとの関係で、半導体装置内に、冷却し易い場所と冷却し難い場所が分布することもある。
　本明細書では、半導体装置内の場所によって異なる現象が発生し、それに起因して特定の場所で不都合が生じる場合に、それを解決する技術を開示する。
　本技術では、半導体基板の表面に沿ってゲート領域が伸びている半導体装置を対象とする。
　ここでいうゲート領域は、半導体基板の一部に形成されている領域、あるいは、半導体基板に付加して形成されている領域であって、導電性が高められた半導体材料で形成されている領域をいう。半導体装置のなかには、半導体基板を平面視した場合に、半導体基板の表面に沿ってゲート領域が伸びているものがある。例えば、直線的に伸びているゲート領域の複数本が、基板上の広い範囲に亘って平行に配置されているＩＧＢＴが知られている。この種の半導体装置では、ゲート領域に印加する電圧を伝達するためのゲート配線が必要とされ、そのゲート配線に導通するパッドが必要とされ、そのパッドを半導体基板の表面に配置していることがある。パッドとゲート配線は金属材料で形成されている。本明細書では、パッドに導通している導電性の部分のうち、金属材料で形成されている部分をゲート配線といい、導電性が高められた半導体材料で形成されている領域をゲート領域という。
　本明細書で開示する半導体装置は、基板の表面に沿ってゲート領域が伸びており、そのゲート領域の２箇所以上でゲート配線に接続されており、各々のゲート配線に対して固有のパッドが形成されていることを特徴とする。また、ゲート領域と第１のゲート配線を接続している位置を第１接続位置とし、ゲート領域と第２のゲート配線を接続している位置を第２接続位置としたときに、第１接続位置と第２接続位置が基板上の異なる位置に設定されていることを特徴とする。
　上記の半導体装置は、２以上のパッド（例えば、第１パッドと第２パッド）を備えている。そこでゲート電圧を伝達するパッドを選択することができる。金属材料で形成されているゲート配線と半導体材料で形成されているゲート領域を比較した場合、前者におけるゲート電圧伝播速度よりも後者におけるゲート電圧伝播速度が遅い。ゲート領域ではゲート電圧伝播速度が遅いことから、半導体装置内の場所によって、ゲート電圧の到達タイミングが分布するという現象が生じる。
　例えば、第１パッドから伸びている第１ゲート配線とゲート領域の接続位置を第１接続位置とし、第２パッドから伸びている第２ゲート配線とゲート領域の接続位置を第２接続位置とする。同じゲート領域が、第１接続位置を介して第１パッドにも接続されており、第２接続位置を介して第２パッドにも接続されているものとする。
　また、第１接続位置に近くて第２接続位置から遠い位置を第１位置とし、第１接続位置から遠くて第２接続位置から近い位置を第２位置とする。その場合、ゲート領域ではゲート電圧伝播速度が遅いことから、ゲート電圧を印加するパッドを選択することによって、図１に示す現象が生じる。
（１ａ）第１パッドを選択してオン電圧を印加する。その場合、第１接続位置に近い第１位置では早くオンし、第１接続位置から遠い第２位置では遅れてオンする。
（１ｂ）第２パッドを選択してオン電圧を印加する。その場合、第２接続位置に近い第２位置では早くオンし、第２接続位置から遠い第１位置では遅れてオンする。
（２ａ）第１パッドを選択してオフ電圧を印加する。その場合、第１接続位置に近い第１位置では早くオフし、第１接続位置から遠い第２位置では遅れてオフする。
（２ｂ）第２パッドを選択してオフ電圧を印加する。その場合、第２接続位置に近い第２位置では早くオフし、第２接続位置から遠い第１位置では遅れてオフする。
　上記の半導体装置によると、半導体装置内の場所によって異なる現象が発生し、それに起因して半導体装置内の特定の場所で不都合が生じる場合に、ゲート電圧を伝達するパッドを選択することによって不都合が生じないようにすることができる。
　例えば、第２位置で過熱しやすい場合、第１パッドにオン電圧を伝達して第２パッドにオフ電圧を伝達する（図１の「１ａと２ｂ」を採用する）と、第２位置で過熱しやすいという問題に対処することが可能となる。逆に、第１位置で過熱しやすい場合は、第２パッドにオン電圧を伝達して第１パッドにオフ電圧を伝達する（図１の「１ｂと２ａ」を採用する）と、第１位置で過熱しやすいという問題に対処することが可能となる。
　２以上のパッドの中からゲート電圧を伝達するパッドを選択できる場合、様々な選択が可能となる。例えば、オン電圧の印加時とオフ電圧の印加時とで、ゲート電圧を印加するパッドを切り替えることが有効な場合がある。また、半導体装置に過大電流が流れたことが検出されない期間と検出された時とで、ゲート電圧を印加するパッドを切り替えることが有効な場合がある。特に、オフ電圧を印加するパッドを切り替えることが有効な場合がある。
　第１接続位置を半導体基板の中央部に配置し、第２接続位置を半導体基板の周辺部に配置すると、周辺部で過熱しやすい問題、あるいは逆に、中央部で過熱し易い問題に対処することができる。
　周辺部で過熱しやすい場合は、第１パッドにオン電圧を伝達して第２パッドにオフ電圧を伝達するのが有効である。すなわち、図１の「１ａと２ｂ」を採用すると、第２接続位置が配置されている周辺部で過熱しやすい現象に対処することができる。
　ゲート領域ではゲート電圧伝播速度が遅いといっても、第１位置と第２位置におけるオンタイミングの時間差、あるいは、オフタイミングの時間差は小さい。オンタイミングの時間差／一回のオン期間の比、あるいは、オフタイミングの時間差／一回のオフ期間の比の値は小さい。それでも、半導体装置に過大電流が流れた時に半導体装置をオフする技術と、リードフレーム等に伝熱する技術を併用して過熱を防止する技術では、第１接続位置を半導体基板の中央部に配置し、第２接続位置を半導体基板の周辺部に配置し、第２パッドにオフ電圧を伝達するのが有効である。半導体装置に過大電流が流れる場合に生じる昇温は極めて高速であり、第２パッドにオフ電圧を伝達することで周辺部におけるオフタイミングを早めることが有効である。第１パッドにオフ電圧を伝達する場合のオフタイミングに対して、第２パッドにオフ電圧を伝達する場合のオフタイミングが早められる時間差が小さくても、上記の場合には過熱防止効果が高い。
　半導体装置に過大電流が流れていない期間は、第１パッドにオフ電圧を伝達し、半導体装置に過大電流が流れたことを検出した時に、第２パッドにオフ電圧を伝達する技術も有効である。
　半導体装置に過大電流が流れていない期間は、第２パッドにオン電圧を伝達して第１パッドにオフ電圧を伝達するのが有効な場合もあれば、第１パッドにオン電圧とオフ電圧の双方を伝達するのが有効な場合もある。いずれの場合でも、半導体装置に過大電流が流れたことを検出した時に、第２パッドにオフ電圧を伝達することによって、過熱を防止する技術が有用である。
　本明細書で開示する半導体装置によると、ゲート電圧を印加するパッドを選択することができることから、半導体装置内の場所によって異なる現象が発生することに起因して特定の場所で不都合が生じる場合に、それに対処することが可能となる。
　特に、ゲート領域と第１ゲート配線が導通している第１接続位置を基板の中央部に配置し、ゲート領域と第２ゲート配線が導通している第２接続位置を基板の周辺部に配置しておくと、中央部におけるオンタイミングと周辺部におけるオンタイミングの間に時間差を設定したり、あるいは、中央部におけるオフタイミングと周辺部におけるオフタイミングの間に時間差を設定したりすることができ、中央部あるいは周辺部で不都合が発生する場合に対処することが可能となる。
　第１パッドにオン電圧を印加して第２パッドにオフ電圧を伝達すると、周辺部が過熱しやすい環境にあっても、周辺部が過熱することを防止できる。しかも、過大電流発生時には、過大電流発生時に過熱しやすい周辺部での発熱を抑えることができ、半導体装置を過熱から保護する効果が得られる。
　過大電流が検出されない間は第１パッドにオフ電圧を伝達し、過大電流が検出された時に第２パッドにオフ電圧を伝達するようにすると、過大電流発生時に過熱しやすい周辺部での発熱を抑えることができ、半導体装置を過熱から保護する効果がえられる。
　過大電流が検出されない間は、オン電圧とオフ電圧の両方を第１パッドに伝達するようにしてもよい。過大電流が検出されない間のオン期間を、中央部と周辺部で揃えることができる。これに代えて、過大電流が検出されない間は、第２パッドにオン電圧を印加して第１パッドにオフ電圧を印加してもよい。中央部で過熱し易い場合には、上記によって中央部での過熱を防止できる。
ゲート電圧を印加するパッドを選択することで生じる事象を説明する。 実施例の回路構成と半導体基板の表面を模式的に示す。 半導体装置の表面を模式的に示す。 第１実施例のパッド選択方法とそれによって生じる事象を説明する。 第２実施例のパッド選択方法とそれによって生じる事象を説明する。 第３実施例のパッド選択方法とそれによって生じる事象を説明する。 別実施例の半導体基板の表面を模式的に示す。
　下記に説明する実施例の特徴を整理しておく。以下では、ゲート領域との接続位置が半導体基板の中央側にあるゲート配線に導通しているパッドを第１パッドといい、ゲート領域との接続位置が半導体基板の周辺側にあるゲート配線に導通しているパッドを第２パッドという。
特徴１：オン信号の印加タイミングでは第１パッドを選択しておき、オフ信号の印加タイミングでは第２パッドを選択しておく。
特徴１Ａ：ゲート電圧調整回路がオン電圧を出力している間に、第１パッドをフローティングして、第２パッドをゲート電圧調整回路に接続する。
特徴１Ｂ：ゲート電圧調整回路がオフ電圧を出力している間に、第１パッドをゲート電圧調整回路に接続して、第２パッドをフローティングする。
特徴２：過大電流が検出されない期間は、オン信号の印加タイミングでは第２パッドを選択しておき、オフ信号の印加タイミングでは第１パッドを選択しておく。過大電流が検出された時に、第２パッドを選択する。
特徴２Ａ：ゲート電圧調整回路がオン電圧を出力している間に、第１パッドをゲート電圧調整回路に接続して、第２パッドをフローティングする。
特徴２Ｂ：ゲート電圧調整回路がオフ電圧を出力している間に、第１パッドをフローティングして、第２パッドをゲート電圧調整回路に接続する。
特徴３：過大電流が検出されない期間は、第１パッドを選択しておく。過大電流が検出された時に、第２パッドを選択する。
特徴３Ａ：過大電流を検出した時に、ゲート電圧調整回路がオフ電圧を出力する。
　図２において、参照番号３６は第１実施例の半導体装置を示す。基板３２の表面に第１パッド２２と第２パッド２６が形成されている。第１パッド２２に第１ゲート配線２４が導通している。第１ゲート配線２４は、基板３２の中央位置と第１パッド２２を接続している水平部分２４ａと、基板３２の対角線方向に伸びる２本の斜行部分２４ｂ、２４ｃで形成されている。第２パッド２６に第２ゲート配線２８が導通している。第２ゲート配線２８は、基板３２の外周に沿って伸びている。参照番号３４は、半導体装置の周辺部での耐圧を高めるためのガードリングである。半導体装置３６はＩＧＢＴであり、ガードリング３４の内側の領域に、ＩＧＢＴ構造が形成されている。第２ゲート配線２８は、ＩＧＢＴが形成されている領域の外側を一巡している。
　参照番号３０ａ，３０ｂ，３０ｃ等は、ゲート領域を示している。図示の明瞭化のために、一部のゲート領域にのみ、符号３０ａ，３０ｂ，３０ｃを付している。図示の細線の一本一本が、基板３２の表面に沿って伸びているゲート領域を示している。
　ゲート領域３０ａ，３０ｂ，３０ｃ等は、基板３２の表面に沿って直線的に伸びており、相互に平行に配置されている。図２では、図示の明瞭化のために、隣接するゲート領域の間隔を拡大して図示している。実際には、平行するゲート領域間の間隔はもっと狭い。ゲート領域３０ａ，３０ｂ，３０ｃ等は、ガードリング３４の内側の領域に広く広がっており、ガードリング３４の内側の領域の広い範囲にＩＧＢＴを形成している。
　各々のゲート領域は、第１ゲート配線２４と第２ゲート配線２８の双方に接続されている。例えば、ゲート領域３０ｃは、第１ゲート配線２４の斜行部分２４ｃと、第２ゲート配線２８に接続されている。以下では、複数本あるゲート領域を総称する場合にゲート領域３０という。第２ゲート配線２８が基板３２の外周に沿って伸びていることから、ゲート領域３０と第２ゲート配線２８を接続している第２接続位置は、基板３２の外周に沿った位置に配置されている。それに対して、第１ゲート配線２４は第２ゲート配線２８で囲まれた範囲に形成されていることから、ゲート領域３０と第１ゲート配線２４を接続している第１接続位置は、第２接続位置よりも内側に領域に分布している。第１接続位置は、基板３２の中央よりの領域４２（図３参照）内に分布しており、第２接続位置は、基板３２の周辺に位置している領域４０内に分布している。
　図２は、半導体基板３２の表面に形成されている保護膜の内側の構造を示しており、実際には半導体基板３２の表面は保護膜で覆われている。図３は、半導体装置３６の表面を見た図であり、第１パッド２２と第２パッド２６を除いた領域は、保護膜４４で覆われている。保護膜４４の表面には、エミッタ電極３８が形成されている。エミッタ電極３８は、半導体基板３２内に形成されているエミッタ領域に導通している。エミッタ電極３８とゲート領域３０は、保護膜４４で絶縁されている。また半導体基板３２の裏面には、図示しないコレクタ電極が形成されている。
　図３では、第１接続位置の分布領域４２と、第２接続位置の分布領域４０を破線で示している。
　この半導体装置３６は、裏面のコレクタ電極を別の基板にはんだ付けし、表面のエミッタ電極３８をバスバーにはんだ付けし、パッド２２，２６をゲート電圧調整回路に接続して用いる。半導体装置３６に過大電流が流れて発熱する場合、その熱は主として半導体基板３２の表面側で発生する。その熱は、エミッタ電極３８を介してバスバーに伝熱される設計となっている。ただし実際には、エミッタ電極３８とバスバーの位置あわせには公差が存在することから、基板３２の周辺部、すなわち、第２接続位置の分布領域４０の近傍では、バスバーまでの距離が長くて放熱に時間を要するという問題が生じ易い。過大電流が流れて発熱する場合の昇温速度は極めて高速であり、バスバーまでの距離が長くて放熱に時間を要することが、大きな影響を与えることがある。実施例の半導体装置３６は、過大電流が流れたときに、周辺部が過熱しやすいという性格を備えている。
　本実施例では、ゲート領域３０にゲート電圧を伝達するパッドを２個備えており、ゲート電圧を伝達するパッドを選択できるという特性を利用して、上記問題に対処する。
　図２において、端子２は、別の装置が出力する信号電圧を入力する端子を示している。端子２には、半導体装置（ＩＧＢＴ）３６をオンさせる期間はハイの電圧が入力され、半導体装置３６をオフさせる期間はローの電圧が入力される。端子２にハイ電圧が入力すると、ｃＭＯＳ回路８を構成するトランジスタ４がオンしてトランジスタ６がオフし、参照番号１４で示す位置の電圧がＶＧ電圧に上昇する。その上昇速度はオン抵抗１０で調整される。端子２にロー電圧が入力すると、ｃＭＯＳ回路８を構成するトランジスタ４がオフしてトランジスタ６がオンし、参照番号１４で示す位置の電圧が接地電圧に下降する。その下降速度はオフ抵抗１２で調整される。ｃＭＯＳ回路８等で、ゲート電圧調整回路１が構成されている。
　本実施例では、参照番号１４で示す位置と第１パッド２２の間、ならびに参照番号１４で示す位置と第２パッド２６の間に、ゲート電圧調整回路１が出力するゲート電圧を伝達するパッドを選択する回路１５が付加されている。
　端子２０には、第１パッド２２をゲート電圧調整回路１に接続して第２パッド２６をフローティングする間はハイ電圧が入力され、第２パッド２６をゲート電圧調整回路１に接続して第１パッド２２をフローティングする間はロー電圧が入力される。端子２０にハイ電圧が入力すると、トランジスタ１６がオンしてトランジスタ１８がオフし、ゲート電圧調整回路１の出力電圧が第１パッド２２に入力され、第２パッド２６はフローティングされる。端子２０にロー電圧が入力すると、トランジスタ１６がオフしてトランジスタ１８がオンし、ゲート電圧調整回路１の出力電圧が第２パッド２６に入力され、第１パッド２２はフローティングされる。
　図４（ａ）は、端子２の入力電圧を例示している。図４（ｂ）は端子２０の入力電圧を示している。（ａ）（ｂ）を比較すると明らかに、オン信号が入力するタイミングｔ１に先立って、第１パッド２２を選択して第２パッド２６をフローティングする関係に調整されている。また、オフ信号が入力するタイミングｔ２に先立って、第２パッド２６を選択して第１パッド２２をフローティングする関係に調整されている。（ｅ）は、その関係を整理したものである。
　（ｃ）は、基板３２の中央部に形成されているＩＧＢＴのゲート電圧を示し、（ｄ）は基板３２の周辺部に形成されているＩＧＢＴのゲート電圧を示している。オン電圧は第１パッド２２に伝達されるために、中央部に形成されているＩＧＢＴは早くオンし、周辺部に形成されているＩＧＢＴは遅れてオンする。その一方において、オフ電圧は第２パッド２６に伝達されるために、中央部に形成されているＩＧＢＴは遅れてオフし、周辺部に形成されているＩＧＢＴは早くオフする。ＩＧＢＴはオン期間に発熱する。本実施例によると、周辺部での発熱を抑制することができ、周辺部で過熱する問題に対処することができる。
　上記実施例では、半導体装置３６に過大電流が流れたことが検出されたときには、端子２にロー電圧が入力され、端子２０にもロー電圧が入力される。この結果、最初に周辺部のＩＧＢＴがオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
　図４（ｂ）に示すように、パッド選択回路１５は、ゲート領域３０にハイ電圧が印加されて安定している状態と、ゲート領域３０の電荷が放電して安定している状態で、第１パッド２２と第２パッド２６の選択を切り替える。切換え時に不都合が生じることはない。以下の実施例でも同様である。
　図４は、中央部と周辺部におけるオンタイミングの時間差とオフタミングの時間差を拡大して示している。実際の時間差は小さく、時間に対して平均した値に依存する現象に対しては、中央部のオン期間が長くて周辺部のオフ期間が短いことが実際的な影響を与えない。しかしながら、過大電流が流れる時の昇温現象といった過渡的事象に対しては、時間差が影響する。過大電流によって周辺部が過熱し易いという問題には、中央部よりも周辺部で早くオフすることが効果的である。
　図５（ａ）は、端子２の入力電圧を例示している。図５（ｂ）は端子２０の入力電圧を示している。矢印４６は、過大電流が流れた瞬間を例示している。過大電流が流れていない間は、（ａ）（ｂ）を比較すると明らかに、オン信号が入力するタイミングｔ１に先立って、第２パッド２６を選択して第１パッド２２をフローティングする関係に調整されている。また、オフ信号が入力するタイミングｔ２に先立って、第１パッド２２を選択して第２パッド２６をフローティングする関係に調整されている。過大電流が流れると、矢印４６の位置に示すように、端子２に入力する電圧はローとなり、端子２０に入力する電圧もローとなる。過大電流が流れると、オフ信号が第２パッド２６に伝達される。（ｅ）は、その関係を整理したものである。
　（ｃ）は、基板３２の中央部に形成されているＩＧＢＴのゲート電圧を示し、（ｄ）は基板３２の周辺部に形成されているＩＧＢＴのゲート電圧を示している。オン電圧は第２パッド２６に伝達されるために、周辺部に形成されているＩＧＢＴは早くオンし、中央部に形成されているＩＧＢＴは遅れてオフする。その一方において、オフ電圧は第１パッド２２に伝達されるために、中央部に形成されているＩＧＢＴは早くオフし、周辺部に形成されているＩＧＢＴは遅れてオフする。本実施例によると、中央部での発熱を抑制することができ、中央部で過熱する問題に対処することができる。
　半導体装置３６に過大電流が流れたことが検出されたときには、端子２にロー電圧が入力され、端子２０にもロー電圧が入力される。この結果、周辺部のＩＧＢＴが早くオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
　図６（ａ）は、端子２の入力電圧を例示している。図６（ｂ）は端子２０の入力電圧を示している。矢印４６は、過大電流が流れた瞬間を例示している。過大電流が流れていない間は、（ｂ）から明らかに、第１パッド２２を選択して第２パッド２６をフローティングする関係に調整されている。過大電流が流れると、矢印４６の位置に示すように、端子２に入力する電圧はローとなり、端子２０に入力する電圧もローとなる。過大電流が流れると、オフ信号が第２パッド２６に伝達される。（ｅ）は、その関係を整理したものである。
　（ｃ）は、基板３２の中央部に形成されているＩＧＢＴのゲート電圧を示し、（ｄ）は基板３２の周辺部に形成されているＩＧＢＴのゲート電圧を示している。過大電流が検出されない間は、オン電圧もオフ電圧も第１パッド２２に伝達されるために、中央部に形成されているＩＧＢＴは早くオンして早くオフする。その一方において、周辺部に形成されているＩＧＢＴは遅れてオンし、遅れてオフする。本実施例によると、中央部でのオン期間と、周辺部でのオン期間を揃えることができる。
　半導体装置３６に過大電流が流れたことが検出されたときには、端子２にロー電圧が入力され、端子２０にもロー電圧が入力される。この結果、周辺部のＩＧＢＴが早くオフする。過大電流が流れる時に周辺部で過熱しやすい問題にも対処することができる。
　上記の実施例のいずれでも、半導体装置内の場所によるオンタイミングの時間差／一回のオン期間の比、あるいはオフタイミングの時間差／一回のオフ期間の比の値は小さい。パッドを選択することが、一回のオン期間あるいは一回のオフ期間に亘って積分した影響が現れる事象に及ぼす影響は低い。それに対して、過大電流が流れる場合の昇温現象は高速であり、第１パッドにオフ電圧を伝達する場合のオフタイミングに比して、第２パッドにオフ電圧を伝達する場合のオフタイミングが早められる時間差が小さいけれども、過大電流が流れる場合に周辺部が過熱し易いという問題には効果的である。
　図７は、第１パッド２２Ａと第２パッド２６Ａと第１ゲート配線２４Ａと第２ゲート配線２８Ａとゲート領域３０Ａの別実施例を例示する。この半導体装置でも、先に説明した半導体装置と同等の現象を得ることができる。
　以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：ゲート電圧調整回路
２：端子
４：トランジスタ
６：トランジスタ
８：ｃＭＯＳ
１０：オン抵抗
１２：オフ抵抗
１５：パッド選択回路
１６：トランジスタ
１８：トランジスタ
２０：端子
２２：第１パッド
２４：第１ゲート配線
２６：第２パッド
２８：第２ゲート配線
３０：ゲート領域
３２：基板
３４：ガードリング
３６：半導体装置
３８：エミッタ電極
４０：第２接続位置の分布領域
４２：第１接続位置の分布領域
４４：保護膜
４６：過大電流の発生タイミング 

Claims (8)

  1. 　基板と、
    　前記基板上に配置されている第１パッドと、
    　前記第１パッドに導通している第１ゲート配線と、
    　前記基板上に配置されている第２パッドと、
    　前記第２パッドに導通している第２ゲート配線と、
    　前記基板の表面に沿って伸びているとともに前記第１ゲート配線と前記第２ゲート配線の双方に接続されているゲート領域を備えており、
    　前記ゲート領域と前記第１ゲート配線を接続している第１接続位置と、前記ゲート領域と前記第２ゲート配線を接続している第２接続位置が、前記基板上の異なる位置に設定されている半導体装置。
  2. 　前記第１接続位置が前記基板の中央部に配置され、
    　前記第２接続位置が前記基板の周辺部に配置されている請求項１に記載の半導体装置。
  3. 　請求項１または２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　前記ゲート電圧調整回路が、オン電圧の印加時とオフ電圧の印加時とで、ゲート電圧を印加するパッドを切り替える。
  4. 　請求項２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　前記ゲート電圧調整回路が、オン電圧を前記第１パッドに印加してオフ電圧を前記第２パッドに印加する。
  5. 　請求項１または２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　前記ゲート電圧調整回路が、過大電流が検出されない期間と検出された時とで、オフ電圧を印加するパッドを切り替える。
  6. 　請求項２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　過大電流が検出されない期間は、前記ゲート電圧調整回路が、オフ電圧を前記第１パッドに印加し、
    　過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第２パッドに印加する。
  7. 　請求項２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　過大電流が検出されない期間は、前記ゲート電圧調整回路が、オン電圧とオフ電圧を前記第１パッドに印加し、
    　過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第２パッドに印加する。
  8. 　請求項２に記載の半導体装置とゲート電圧調整回路の組み合わせであり、
    　過大電流が検出されない期間は、前記ゲート電圧調整回路が、オン電圧を前記第２パッドに印加してオフ電圧を前記第１パッドに印加し、
    　過大電流が検出された時に、前記ゲート電圧調整回路が、オフ電圧を前記第２パッドに印加する。
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