WO2014024640A1 - ロジック図面誤り箇所推定装置及びその方法 - Google Patents

ロジック図面誤り箇所推定装置及びその方法 Download PDF

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WO2014024640A1
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signal line
logic
logic drawing
correct
value
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PCT/JP2013/069145
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光伸 吉永
忠 大井
新一郎 津高
雅代 中川
Original Assignee
三菱電機株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts

Definitions

  • the present invention relates to a logic drawing error location estimation apparatus and a logic drawing error location estimation method for estimating an error location in a logic drawing representing control contents of a device of a supervisory control system.
  • the supervisory control system presents information from the monitored devices, such as temperature, pressure, position, and other various sensors, to the operator / monitor, and the motor / valve / switch These systems control various devices such as hydraulic devices, and are used in a wide range of fields such as power plants, chemical plants, power distribution facilities, and water and sewage systems.
  • a plurality of modules divided for each process such as transmission / reception of signals to / from a device subject to supervisory control, are provided, and these are combined by a communication path, so that various processes ( Various modes) are realized.
  • the processing content of each module of the supervisory control system is often represented by a directed graph in which the input / output directions of signals are indicated by arrows as shown in a circuit diagram.
  • the processing content of each module includes a node (hereinafter also referred to as “arithmetic element”) indicating signal processing and a link (hereinafter referred to as “signal line”) that connects the nodes and indicates a signal flow. May be called).
  • arithmetic element hereinafter also referred to as “arithmetic element” indicating signal processing
  • a link hereinafter referred to as “signal line”
  • An example of a programming language standard that expresses the processing contents with arithmetic elements and signal lines is the international standard IEC61131-3. Arithmetic elements are described in the international standard FBD (Function Block Diagram), and processing contents expressed by combining arithmetic elements and signal lines are represented by a drawing called a logic drawing.
  • FBD Frction Block Diagram
  • a function or logic simulation is performed by assuming a failure in the circuit using a failure simulator, and the simulation result and expectation are obtained.
  • a failure dictionary in which the assumed failure location is associated with the test vector that detected the failure is created, and fail information is acquired from the actual test result of the circuit.
  • the failure dictionary is searched corresponding to the fail pin and fail vector of the fail information, the hypothetical failure location is obtained, prioritization is performed from among the plurality of assumed failure locations, and the failure location is determined. Make an estimate.
  • the logical contradiction determining unit detects a contradiction in the logical state of each signal line during the implication operation by the first implication operation unit, and the processing end determining unit detects the contradiction. If not, it is determined whether the logic states of all signal lines are estimated to be “0”, “1”, or “X”. If it is determined that the logic state estimation has not been completed, the U (Unknown) state search means searches for a signal line in an unknown state whose logic state is incomplete, and connects to a fault propagation path including the signal line via a gate. Detecting the signal line The detected signal line is temporarily determined as “0”, the temporary determination level indicating the number of times of temporary determination is increased by 1, and the implication operation processing by the first implication operation means is returned. When it is determined that the logic state estimation is completed, the fault output terminal connection relation line extraction unit extracts a fault propagation path that directly affects the fault output terminal and outputs the fault propagation path to the output device.
  • Patent Document 1 it is necessary to create a failure dictionary in advance.
  • the creation of a failure dictionary requires a large amount of failure simulation, the calculation time is enormous, and the number of failure dictionary files and the amount of data are extremely large. There is a problem of becoming larger.
  • Patent Document 2 in order to repeat the implication operation and provisional determination to estimate the logical state of all signal lines, the implication operation in the input / output direction, provisional determination signal line search processing, and fault terminal information transmission processing are performed. There was a problem that the database had to be created in advance. In addition, if the circuit scale that is the target of failure detection increases, the number of temporary decisions increases, so it takes a lot of computation time to obtain all input logic states by repeating implication operations and temporary decisions. There is a problem.
  • an object of the present invention is to provide a technique capable of appropriately estimating an error location in a logic drawing.
  • the logic drawing error location estimating apparatus is a logic drawing error location estimating device that estimates an error location in a logic drawing including an arithmetic element that performs an operation and a signal line that connects the arithmetic elements to each other.
  • a logic drawing storage device for storing a drawing; and a test table storage device for storing a test table that is a correspondence table of input values and output values of each test for determining whether the logic drawing is correct or not.
  • the logic drawing error location estimating apparatus acquires the signal line state value of each signal line on the logic drawing, which is obtained for each test by performing each test of the test table on the logic drawing; Based on the test table, the signal line correct / incorrect determination unit for determining whether each signal line is correct / incorrect for each test, and the signal line correct / incorrect determination unit based on the determination result of each signal line. And a signal line correct / incorrect result totaling unit for calculating a correct / incorrect result total value of the signal lines.
  • the logic drawing error location estimation apparatus includes: an error signal line estimation unit that estimates an error of each signal line based on a correct / incorrect result sum value of each signal line calculated by the signal line correct / incorrect result aggregation unit; and the error And a display unit that displays each signal line on the logic drawing in a display form corresponding to the error of each signal line estimated by the signal line estimation unit.
  • the signal line correctness determination unit determines the correctness of each signal line on the logic drawing based on the signal line state value for each test, and the signal line correctness result aggregation unit determines whether the signal line is correct or not.
  • An error signal line estimation unit calculates an error result of each signal line from the result, an error signal line estimation unit estimates an error of each signal line on the logic drawing based on the accuracy result aggregation value of each signal line, and a display unit The signal line is displayed on the logic drawing in a display form corresponding to the error of the signal line.
  • FIG. 1 is a block diagram illustrating a configuration of a logic drawing display device according to a first embodiment. It is a figure which shows an example of a logic drawing. It is a figure which shows the description rule and description of an arithmetic element and a signal line. It is a figure which shows an example of a test table.
  • 3 is a flowchart illustrating an operation of the logic drawing display device according to the first embodiment. It is a figure which shows an example of a logic drawing. It is a figure which shows the signal line state value (test No1) of a logic drawing. It is a figure which shows the signal line state value (test No. 2) of a logic drawing. It is a figure which shows the signal line state value (test No. 3) of a logic drawing.
  • test No. 4 of a logic drawing. It is a figure which shows the signal line state value (test No. 5) of a logic drawing. It is a figure which shows an example of a test result table. It is a figure which shows an example of a tracking rule. It is a figure which shows the correctness result (test No. 1) of each signal line of a logic drawing. It is a figure which shows the correctness result (test No. 2) of each signal line of a logic drawing. It is a figure which shows the correctness result (test No. 3) of each signal line of a logic drawing. It is a figure which shows the correctness result (test No. 4) of each signal line of a logic drawing.
  • FIG. 6 is a block diagram illustrating a configuration of a logic drawing display device according to a second embodiment. It is a figure which shows an example of a group of logic drawings. It is a figure which shows an example of a test table. 6 is a flowchart showing the operation of the logic drawing display device according to the second embodiment. It is a figure which shows an example of a group of logic drawings.
  • FIG. 1 is a block diagram showing a configuration of a logic drawing display apparatus according to Embodiment 1 of the present invention.
  • the logic drawing display apparatus according to the first embodiment has the function of a logic drawing error location estimating device that estimates an error location in a logic drawing. To display unit 109).
  • the logic drawing storage device 101 is composed of a storage device and stores logic drawings.
  • the logic diagram is a diagram showing control logic for monitoring and controlling the device, and includes arithmetic elements that perform various operations on signals, and signal lines that connect the arithmetic elements and indicate the flow of signals. .
  • the test table storage device 102 includes a storage device and stores a test table.
  • the test table is a correspondence table that summarizes the input values and desirable output values (expected values) of each test (to ensure the correctness of the logic drawing) for determining whether the logic drawing is correct.
  • expected values the desirable output values of each test (to ensure the correctness of the logic drawing) for determining whether the logic drawing is correct.
  • each test of the test table when an input value is input to the control logic of the logic drawing, whether or not the logic drawing is correct is determined based on whether or not the output of the control logic is the same as the output value (expected value).
  • the signal line state value storage device 103 is composed of a storage device and stores the signal line state value.
  • the signal line state value is a state value of each signal line on the logic drawing acquired for each test by performing each test in the test table on the logic drawing in advance.
  • the signal line state value may be stored in advance in the signal line state value storage device 103 by an input from the user. However, in this embodiment, the signal line state value is acquired by the signal line state value acquisition unit 104 and the signal line state value storage device. It is assumed that the information is stored in advance in 103.
  • the signal line state value acquisition unit 104 appropriately reads the signal line state value from the signal line state value storage device 103 and supplies the signal line state value to the signal line correctness determination unit 105.
  • the signal line correct / incorrect determination unit 105 reads from the logic drawing storage device 101. Whether each signal line in the logic drawing is right or wrong is determined for each test in the test table.
  • the signal line tracking unit 106 tracks the signal line of the logic drawing read by the signal line correct / incorrect determination unit 105. As will be described later, the tracking result of the signal line tracking unit 106 is used by the signal line correctness determination unit 105 to determine whether each signal line is correct.
  • the signal line correct / incorrect result totaling unit 107 determines each signal line on the logic drawing based on the determination result of each signal line by the signal line correct / incorrect determination unit 105 (hereinafter also referred to as “signal line correct / incorrect determination result”).
  • the correct / incorrect result summation value is calculated.
  • the signal line correct / incorrect result totaling unit 107 totals the signal line correct / incorrect determination results of a plurality of tests (here, all tests) of the signal line correct / incorrect determination unit 105 for each signal line, thereby calculating the correct / incorrect result of each signal line. Calculate the value.
  • the error signal line estimation unit 108 estimates the error of each signal line on the logic drawing based on the correct / incorrect result sum value of each signal line calculated by the signal line correct / incorrect result totaling unit 107.
  • the error of each signal line estimated by the error signal line estimation unit 108 corresponds to the presence / absence of an error in each signal line, the possibility that each signal line is incorrect, etc. The description will be made assuming that the signal line is likely to be erroneous (hereinafter referred to as “error possibility of each signal line”).
  • the display unit 109 displays each signal line on the logic drawing in a display form corresponding to the error possibility of each signal line estimated by the error signal line estimation unit 108.
  • the display unit 109 displays each signal line superimposed on the logic drawing in a display form in which the possibility of error estimated by the error signal line estimation unit 108 can be distinguished.
  • FIG. 2 is a diagram illustrating an example of a logic drawing stored in the logic drawing storage device 101.
  • FIG. 3 is a diagram showing description rules and descriptions of arithmetic elements and signal lines included in the logic drawing. Note that FIG. 3 shows only some of the types of arithmetic elements and signal lines, and various arithmetic elements other than these are included in the logic drawing.
  • a logic diagram 201 shown in FIG. 2 shows a plurality of arithmetic elements (input operator, negation operator, upper limit monitor operator, lower limit monitor operator, logical product operator, output operator) and signals for connecting these arithmetic elements. Lines (analog lines indicated by broken lines, digital lines indicated by solid lines).
  • the pressurizer alarm suppression signal input 202 is an input to which a digital pressurizer alarm suppression signal (a signal indicating “FALSE (0)” or “TRUE (1)” as a digital value), which is a kind of alarm suppression signal, is input. It is an operator.
  • the pressurizer pressure signal input 203 is an input operator to which an analog pressurizer pressure signal is input.
  • a digital signal from the pressurizer alarm suppression signal input 202 is input to the negation operator 204 shown in FIG. The negation operator 204 inverts the digital signal from the pressurizer alarm suppression signal input 202.
  • a signal from the pressurizer pressure signal input 203 is input to each of the upper limit monitor operators 205 and 206 and the lower limit monitor operators 207 and 208 shown in FIG.
  • the upper limit monitor operator 205 outputs a digital value “TRUE (1)” when an analog value exceeding “100” is input, and outputs a digital value “FALSE (0)” otherwise.
  • the upper limit monitor operator 206 outputs a digital value “TRUE (1)” when an analog value exceeding “80” is input, and outputs a digital value “FALSE (0)” otherwise.
  • the lower limit monitor operator 207 outputs a digital value “TRUE (1)” when an analog value less than “30” is input, and outputs a digital value “FALSE (0)” otherwise.
  • the lower limit monitor operator 208 outputs a digital value “TRUE (1)” when an analog value less than “10” is input, and outputs a digital value “FALSE (0)” otherwise.
  • Outputs of the upper limit monitor operators 205 and 206 and the lower limit monitor operators 207 and 208 are input to the logical product operators 209 to 212 shown in FIG.
  • the output of the negation operator 204 is input.
  • Each of the logical product operators 209 to 212 outputs the digital value “TRUE (1)” when the digital value “TRUE (1)” is input, and otherwise outputs the digital value “FALSE”. (0) "is output.
  • the logical product operator 209 outputs the digital value “TRUE (1)” when the digital value of “TRUE (1)” is input from both the upper limit monitor operator 205 and the negation operator 204, Otherwise, the digital value “FALSE (0)” is output.
  • the outputs of the logical product operators 209 to 212 are the pressurizer pressure abnormal high signal output 213, the pressurizer pressure high signal output 214, the pressurizer pressure low signal output 215, and the pressurizer pressure abnormal low, respectively, which are output operators.
  • FIG. 4 is a diagram showing an example of the test table according to the present embodiment stored in the test table storage device 102.
  • the test table 401 shown in FIG. 4 for each of the tests No1 to No5, combinations of input values and desirable output values (expected values) are described in a table format.
  • the test table 401 includes input values for pressurizer pressure and pressurizer alarm suppression, and desirable output values for pressurizer pressure abnormal high, pressurizer pressure high, pressurizer pressure low, and pressurizer pressure abnormal low. It is described in a table format.
  • the logic diagram 201 shown in FIG. 2 outputs the same output value as the output value of each test in the test table 401 when the input value of each test in the test table 401 is input. Therefore, according to the test table 401, the logic drawing 201 is determined to be correct.
  • FIG. 5 is a flowchart showing an operation in which the logic diagram display apparatus according to the present embodiment estimates an error signal line on the logic drawing and displays it on the logic drawing.
  • the logic drawing display apparatus according to the present embodiment performs estimation of an error location using the test table 401 that determines that the logic drawing 201 is correct will be described in detail.
  • the logic drawing 601 is stored in the logic drawing storage device 101 and the signal line state value of the logic drawing 601 is stored in the signal line state value storage device 103 until step S1 is performed. Is done. Therefore, before describing the operation after step S1, the operation for storing the signal line state values in the logic drawing 601 will be described first.
  • the signal line state value acquisition unit 104 performs each test of the test table 401 on the logic drawing 601. That is, the signal line state value acquisition unit 104 inputs the input value of each test to the logic drawing 601 and performs a calculation based on the control logic of the logic drawing 601. Thereby, the signal line state value acquisition unit 104 acquires the state value (calculation result) of each signal line on the logic drawing 601, that is, the signal line state value.
  • signal line state values acquired by performing the test No. 1 of the test table 401 on the logic drawing 601 are appended as underlined values (TRUE, FALSE).
  • TRUE, FALSE underlined values
  • distinction display (broken line display, solid line display) corresponding to the signal type (analog line, digital line) of the signal line is not performed.
  • the distinction display according to the signal type of the signal line is not appropriately performed.
  • test No. 7 acquisition of the signal line state value (FIG. 7) of test No. 1 added to the logic drawing 601 will be described in detail.
  • test No. 1 since the analog value “110” is input from the pressurizer pressure signal input 203 to the upper limit monitor operators 205 and 206 and the lower limit monitor operators 207 and 208, the upper limit monitor operators 205 and 206 The digital value “TRUE (1)” is output, and the lower limit monitor operators 207 and 208 output the digital value “FALSE (0)”.
  • the logical product operators 209 to 212 include outputs of upper limit monitor operators 205 and 206 (“TRUE (1)”), outputs of lower limit monitor operators 207 and 208 (“FALSE (0)”), respectively. Since the digital value “FALSE (0)”, which is the output of the pressurizer alarm suppression signal input 202, is input, the logical product operators 209 to 212 all output the digital value “FALSE (0)”. As a result, the digital value “FALSE (0)” is set to the pressurizer pressure abnormal high signal output 213, pressurizer pressure high signal output 214, pressurizer pressure low signal output 215, and pressurizer pressure abnormal low signal output 216, respectively.
  • the signal line state value acquisition unit 104 acquires the signal line state value of the logic drawing 601 for the test No1 by performing (inputting and calculating) the test No1 of the test table 401 on the logic drawing 601. To do. Similarly to the test No1, the signal line state value acquisition unit 104 performs the tests No2 to No5 on the logic drawing 601 to acquire the signal line state values of the logic drawing 601 for the tests No2 to No5. 8 to 11 show the signal line state values of the signal lines for the tests No 2 to No 5 in the same format as in FIG. The signal line state value acquisition unit 104 stores the acquired signal line state value in the signal line state value storage device 103.
  • step S ⁇ b> 1 the signal line correctness determination unit 105 reads the specified test table (here, the test table 401) from the test table storage device 102.
  • step S2 the signal line correctness determination unit 105 reads the logic drawing (here, the logic drawing 601) corresponding to the read test table (here, the test table 401) from the logic drawing storage device 101.
  • Steps S3 to S6 are processes executed for each test in the test table read in step S1, and are repeated by the number of the test.
  • steps S3 to S6 are executed for test No1 in the test table 401 (FIG. 4) will be described.
  • step S3 the signal line state value acquisition unit 104 receives from the signal line state value storage device 103 a signal line state value (here, shown in FIG. 7) corresponding to the corresponding test (in this case, test No. 1) in the test table 401. Signal line state value) and read it to the signal line correctness determination unit 105.
  • step S4 the signal line correctness determination unit 105 outputs the output value of the signal line state value (here, the signal line state value shown in FIG. 7) from the signal line state value acquisition unit 104 and the test read in step S1.
  • the output value (expected value) of the table (here, test table 401) is compared to determine whether the corresponding test (here, test No. 1) is correct.
  • FIG. 12 is a diagram showing a test result table 1201 in which the output values of the signal line state values of the logic drawing 601 for each test, that is, the results of performing the above-described tests No1 to No5 on the logic drawing 601 are summarized.
  • the test result table 1201 describes the pressurizer pressure and the pressurizer alarm suppression input values that are the same as the input values of the test table 401, as well as the pressurizer pressure abnormal high and pressurizer shown in FIGS.
  • the output values of the signal line state values of the high pressure, the pressurizer pressure low, and the pressurizer pressure abnormal low that is, the actual output values obtained by performing the tests No1 to No5 are described.
  • test result table 1201 the output value of the signal line state value different from the desired output value (expected value) described in the test table 401 of FIG. 4 is underlined.
  • “OK” indicating success is described in the result column when the desired output value of the test table 401 matches the output value of the signal line state value, and failure is indicated when they do not match.
  • “NG” is described in the result column.
  • the signal line state values of the pressurizer pressure abnormal high signal output 213, pressurizer pressure high signal output 214, pressurizer pressure low signal output 215, and pressurizer pressure abnormal low signal output 216 of the test No1 shown in the test result table 1201 The output values of are all “FALSE (0)”.
  • the desirable output value (expected value) of the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 of the test No. 1 shown in the test table 401 is “TRUE (1)”
  • the pressurizer pressure low signal A desirable output value (expected value) of the output 215 and the pressurizer pressure abnormal low signal output 216 is “FALSE (0)”.
  • the signal line correct / incorrect determination unit 105 determines the test No. 1 as “NG” because the output value of the signal line state value differs from the expected value for the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 of the test No1. Is determined.
  • “NG” is written in the test No. 1 result column of the test result table 1201 (FIG. 12). Since steps S3 to S6 are executed for each test of the test table 401, the determination for the test No1 is also performed for the tests No2 to No5.
  • the test result table 1201 also shows the determination results (NG, OK, NG, NG, respectively) of tests No2 to No5.
  • step S5 the signal line tracking unit 106, for the corresponding test, is based on the signal line state value of each signal line, the output value of the test table, and the tracking rule determined for each type of arithmetic element in the logic drawing.
  • the signal lines are traced from the output side to the input side of the logic drawing.
  • the signal line correctness determination unit 105 determines the correctness of each signal line on the logic drawing based on the tracking result of the signal line tracking unit 106 for the corresponding test.
  • the signal line tracking unit 106 outputs the output value of the signal line state value shown in FIG. 7, the output value of the test table 401, and the tracking rule defined for each type of arithmetic element in the logic drawing.
  • the signal lines are traced from the output side to the input side of the logic drawing 601 based on the above.
  • the signal line correctness determination unit 105 determines whether each signal line on the logic drawing 601 is correct based on the tracking result of the signal line tracking unit 106.
  • FIG. 13 is a diagram illustrating an example of a tracking rule for the signal line tracking unit 106 according to the present embodiment to track a signal line.
  • the tracking rule according to the present embodiment not only the tracking method is determined according to the type of the arithmetic element in the logic drawing, but also the test determination result (signal line) in step S4.
  • a tracking method is determined according to the determination result of whether or not the output value of the state value and the output value of the test table all match.
  • step S4 When the determination result of step S4 is OK, that is, when the output value of the signal line state value and the output value of the test table all match, the signal line tracking unit 106 uses the tracking rule shown in FIG. Among them, based on a tracking rule for tracking a correct signal line, tracking of the signal line is started from the matched signal line. On the other hand, when the determination result of step S4 is NG (when the output value of the signal line state value does not match the output value of the test table) in FIG. The tracking of the signal line is started from the signal line that does not match based on the tracking rule for tracking the error signal line among the tracking rules shown in FIG.
  • the signal line tracking unit 106 In test No1, since the output value of the signal line state value (FIG. 7) and the output value of the test table 401 do not all match and are determined to be NG (FIG. 12), the signal line tracking unit 106 An error signal line tracking rule is selected from the tracking rules shown in FIG. Based on the selected error signal line tracking rule, the signal line tracking unit 106 outputs a signal line that does not match the output value of the test table 401 (here, the pressurizer pressure abnormal high signal output 213 and the pressurizer). The signal line is traced from the signal line of the high pressure signal output 214 to the signal line on the input side.
  • the signal line tracking unit 106 tracks the error signal line.
  • the tracking rule of the AND operator shown in FIG. 13 here, “when the output value is TRUE (1), the signal line whose input value is TRUE (1) is traced and the output value is FALSE ( If it is 0), the tracking rule “track the signal line whose input value is FALSE (0)” is selected. Then, the signal line tracking unit 106 tracks the signal line from the signal lines of the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 based on the selected tracking rule.
  • the state value of the signal line input to the pressurizer pressure abnormal high signal output 213 is “FALSE (0)”.
  • the signal line tracking unit 106 tracks a signal line whose input value is “FALSE (0)”. By repeating the same tracking, the signal line tracking unit 106 reaches the pressurizer alarm suppression signal input 202 and ends the signal line tracking. Similar tracking is performed on a series of signal lines from the pressurizer pressure high signal output 214 to the pressurizer alarm suppression signal input 202.
  • the signal line correctness determination unit 105 determines that all signal lines tracked by the signal line tracking unit 106 based on the error signal line tracking rule are “error signal lines”.
  • error signal lines a series of signal lines from the pressurizer pressure abnormal high signal output 213 to the pressurizer alarm suppression signal input 202 and a series of signals from the pressurizer pressure high signal output 214 to the pressurizer alarm suppression signal input 202 are shown. The line is determined to be an “error signal line”.
  • FIG. 14 is a diagram showing the correct / incorrect result of each signal line on the logic drawing 601 determined for the test No. 1 by the signal line correct / incorrect determination unit 105.
  • the signal lines of the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 which are determined as error signal lines by the signal line correct / incorrect determination unit 105 in the logic drawing 601 are other signals. It is shown in a display form distinguishable from a line (here, a black thick arrow).
  • FIGS. 15 to 18 show the determination results of the correctness of each signal line for tests No 2 to No 5 in the same format as FIG.
  • the signal line correct / incorrect determination result of test No. 3 (FIG. 16) will be described.
  • the output value of the signal line state value (FIG. 9) and the output value of the test table 401 all match and are determined to be OK (FIG. 12).
  • the correct signal line tracking rule is selected from the tracking rules. Based on the selected correct signal line tracking rule, the signal line tracking unit 106 outputs a signal line that matches the output value of the test table 401 (here, the pressurizer pressure abnormal high signal output 213, the pressurizer pressure high).
  • the signal lines are traced from the signal output 214, the pressurizer pressure low signal output 215, and the pressurizer pressure abnormal low signal output 216) toward the input signal line.
  • the signal line tracking unit 106 determines that the logical signal operator tracking rule among the correct signal line tracking rules, in this case “output value is TRUE (1)” shown in FIG.
  • the tracking rule “tracks the signal line whose input value is TRUE (1) and ends the tracking when the output value is FALSE (0)” is selected.
  • the signal line tracking unit 106 based on the selected tracking rule, pressurizer pressure abnormal high signal output 213, pressurizer pressure high signal output 214, pressurizer pressure low signal output 215, and pressurizer pressure abnormal low signal output 216.
  • the signal line is traced from the signal line.
  • the signal line tracking unit 106 selects the above-described tracking rule (the output value is FALSE (0)). In this case, the signal line is not tracked in the test No. 3 based on the tracking rule that the tracking is terminated in some cases.
  • the signal line correctness determination unit 105 determines that all signal lines tracked by the signal line tracking unit 106 based on the correct signal line tracking rule are “correct signal lines”. In the above example, the signal line tracking unit Since 106 does not perform the tracking, neither signal line is determined to be a correct signal line as shown in FIG.
  • step S6 it is determined whether or not the operations in steps S3 to S5 have been performed for all tests (in this case, test Nos. 1 to 5). If it is determined that all tests have been performed, the process proceeds to step S7. If it is not determined that all tests have been performed, the process returns to step S3, and the operations of steps S3 to S5 are performed for the remaining tests.
  • step S ⁇ b> 7 the signal line correct / incorrect result totaling unit 107 totals the determination results of the correctness of each signal line in all tests by the signal line correct / incorrect determination unit 105 for each signal line, thereby calculating the correct / incorrect result result for each signal line. Is calculated.
  • the signal line correct / incorrect result totaling unit 107 calculates the correct / incorrect result total value of each signal line by the following calculation formula.
  • Total value of correct / incorrect result of target signal line number of tests in which target signal line is determined to be error signal line / (number of tests in which one of signal lines is determined to be error signal line + determined that target signal line is correct signal line Number of tests)
  • the “number of tests in which any signal line is determined to be an error signal line” in this equation is the same as the number of tests determined to be NG in step S4.
  • the error signal line estimation unit 108 estimates the error probability of each signal line based on the correct / incorrect result sum value of each signal line calculated by the signal line correct / incorrect result summation unit 107.
  • the error signal line estimator 108 sets a signal line having a correct / uncorrected result total value “0” to “no error” and a signal line having a correct / uncorrected result total value “4/4”.
  • the signal line having the minimum value “1/4” excluding 0 of the correct / incorrect result result values is determined to be “low error possibility”
  • the other signal lines are determined to be “measuring error possibility”.
  • the possibility of error of each signal line estimated by the error signal line estimation unit 108 is shown by the width of the signal line and the like.
  • step S9 the display unit 109 displays each signal line on the logic drawing 601 in a display form in which the possibility of error of each signal line estimated by the error signal line estimation unit 108 can be distinguished.
  • the display for example, as shown in FIG. 19, the signal line is shown so that the width of the signal line becomes narrower as the possibility of error becomes large, medium, and small, and the signal line with no possibility is shown by a broken line.
  • a display form may be applied.
  • ⁇ Operation example 2> In the second operation example, the operation of the logic diagram display apparatus according to this embodiment with respect to the logic diagram 2001 shown in FIG. 20 will be described.
  • the logic diagram 2001 includes an error that the set value of the upper limit monitor operator 205 should be “100” but is set to “80”. Yes. Even in this case, the user easily notices an error location (an error in the set value of the upper limit monitor operator 205) in the logic drawing 2001 by the operation shown in FIG. 5 of the logic drawing display apparatus according to the present embodiment. It becomes possible.
  • the logic drawing 2001 is stored in the logic drawing storage device 101 and the signal line state value of the logic drawing 2001 is stored in the signal line state value storage device until step S1 (FIG. 5) is performed. 103.
  • the signal line state value acquisition unit 104 performs each test of the test table 401 on the logic drawing 2001. Thereby, the signal line state value acquisition unit 104 acquires the state value (calculation result) of each signal line on the logic drawing 2001, that is, the signal line state value.
  • the signal line state values acquired by performing the test No. 1 of the test table 401 with respect to the logic drawing 2001 are appended as underlined values (TRUE, FALSE). .
  • test No. 1 since the analog value “110” is input from the pressurizer pressure signal input 203 to the upper limit monitor operators 205 and 206 and the lower limit monitor operators 207 and 208, the upper limit monitor operators 205 and 206 The digital value “TRUE (1)” is output, and the lower limit monitor operators 207 and 208 output the digital value “FALSE (0)”.
  • test No1 since the digital value “FALSE (0)”, which is the output of the pressurizer alarm suppression signal input 202, is input to the negative operator 204, the negative operator 204 receives the inverted digital value “TRUE”. (1) "is output.
  • the logical product operators 209 and 210 receive the outputs of the upper limit monitor operators 205 and 206 (“TRUE (1)”) and the digital value “TRUE (1)” which is the output of the negation operator 204, respectively. Therefore, the logical product operators 209 and 210 both output the digital value “TRUE (1)”. Thereby, the digital value “TRUE (1)” is set to the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214, respectively.
  • the logical product operators 211 and 212 have outputs of the lower limit monitor operators 207 and 208 (“FALSE (0)”) and a digital value “TRUE (1)” which is the output of the negation operator 204, respectively.
  • the logical product operators 211 and 212 output the digital value “FALSE (0)”. Accordingly, the digital value “FALSE (0)” is set to the pressurizer pressure low signal output 215 and the pressurizer pressure abnormal low signal output 216, respectively.
  • the signal line state value acquisition unit 104 acquires the signal line state values of the logic drawing 2001 for the tests No2 to No5 by performing the tests No2 to No5 on the logic drawing 2001 as in the case of the test No1. 22 to 25 show the signal line state values of the respective signal lines for the tests No 2 to No 5 in the same format as in FIG.
  • the signal line state value acquisition unit 104 stores the acquired signal line state value in the signal line state value storage device 103.
  • the signal line correctness determination unit 105 reads the test table 401 in step S1, and reads the logic drawing 2001 in step S2.
  • the signal line state value acquisition unit 104 reads the signal line state value (here, the signal line state value shown in FIG. 21) corresponding to the corresponding test (here, test No. 1) in the test table 401. Then, it is given to the signal line correctness determination unit 105.
  • step S4 the signal line correctness determination unit 105 outputs the output value of the signal line state value (here, the signal line state value shown in FIG. 21) from the signal line state value acquisition unit 104 and the test read in step S1.
  • the output value (expected value) of the table (here, test table 401) is compared to determine whether the corresponding test (here, test No. 1) is correct.
  • FIG. 26 is a diagram showing a test result table 2601 that summarizes the output values of the signal line state values in the logic drawing 2001 for each test, that is, the results of performing the above-described tests No1 to No5 on the logic drawing 2001.
  • the test result table 2601 describes the same pressurizer pressure and input value for pressurizer alarm suppression as the input values of the test table 401, and the pressurizer pressure abnormal high and pressurizer shown in FIGS.
  • the output values of the signal line state values of the high pressure, the pressurizer pressure low, and the pressurizer pressure abnormal low that is, the actual output values obtained by performing the tests No1 to No5 are described. Details of the test result table 2601 are the same as those of the test result table 1201 (FIG. 12).
  • the output values of the signal line state values of the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 of the test No. 1 shown in the test result table 2601 are “TRUE (1)”, and the pressurizer pressure low The output values of the signal line state values of the signal output 215 and the pressurizer pressure abnormal low signal output 216 are “FALSE (0)”.
  • the desirable output value (expected value) of the pressurizer pressure abnormal high signal output 213 and the pressurizer pressure high signal output 214 of the test No. 1 shown in the test table 401 is “TRUE (1)”
  • a desirable output value (expected value) of the output 215 and the pressurizer pressure abnormal low signal output 216 is “FALSE (0)”.
  • the signal line correct / incorrect determination unit 105 determines that the test No1 is “OK”. As a result, “OK” is written in the test No. 1 result column of the test result table 2601 (FIG. 26). The same applies to tests No 2 to No 5.
  • step S5 the signal line tracking unit 106, for the corresponding test, is based on the signal line state value of each signal line, the output value of the test table, and the tracking rule determined for each type of arithmetic element in the logic drawing.
  • the signal lines are traced from the output side to the input side of the logic drawing.
  • the signal line correctness determination unit 105 determines the correctness of each signal line on the logic drawing based on the tracking result of the signal line tracking unit 106 for the corresponding test.
  • the signal line tracking unit 106 determines that The correct signal line tracking rule is selected from the tracking rules. Based on the selected correct signal line tracking rule, the signal line tracking unit 106 outputs a signal line that matches the output value of the test table 401 (here, the pressurizer pressure abnormal high signal output 213, the pressurizer pressure high).
  • the signal lines are traced from the signal output 214, the pressurizer pressure low signal output 215, and the pressurizer pressure abnormal low signal output 216) toward the input signal line.
  • the signal line tracking unit 106 determines that the logical signal operator tracking rule among the correct signal line tracking rules, in this case “output value is TRUE (1)” shown in FIG.
  • the tracking rule “tracks the signal line whose input value is TRUE (1) and ends the tracking when the output value is FALSE (0)” is selected.
  • the signal line tracking unit 106 based on the selected tracking rule, pressurizer pressure abnormal high signal output 213, pressurizer pressure high signal output 214, pressurizer pressure low signal output 215, and pressurizer pressure abnormal low signal output 216.
  • the signal line is traced from the signal line.
  • the signal line tracking unit 106 tracks the signal line whose input value is “TRUE (1)” among the signal lines input to the logical product operator 209. By repeating the same tracking, the signal line tracking unit 106 reaches the pressurizer alarm suppression signal input 202 and the pressurizer pressure signal input 203, and ends the signal line tracking.
  • Similar tracking is applied to a series of signal lines from the pressurizer pressure high signal output 214 to the pressurizer alarm suppression signal input 202, and to a series of signal lines from the pressurizer pressure high signal output 214 to the pressurizer pressure signal input 203. Is also done.
  • the signal line tracking unit 106 selects the above-described selection. On the basis of the tracking rule (tracking rule that the tracking is terminated when the output value is FALSE (0)), the correct signal line is not tracked.
  • the signal line correctness determination unit 105 determines that all the signal lines tracked by the signal line tracking unit 106 based on the correct signal line tracking rule are “correct signal lines”.
  • the signal line that is determined as the correct signal line by the signal line correct / incorrect determination unit 105 is displayed in a display form that can be distinguished from other signal lines (in this case, a thick thick arrow). It is shown.
  • the correctness of each signal line in the logic drawing 2001 for the test No. 1 is determined. Since steps S3 to S6 are executed for each test in the test table 401, finally, the same determination as described above is also performed for the tests No2 to No5. 22 to 25 show the determination results of the correctness of each signal line for tests No2 to No5.
  • steps S6 to S9 are performed after step S5.
  • the correct / incorrect result sum values of the signal lines calculated by the signal line correct / incorrect result totaling unit 107 in step S7 are appended as underlined values.
  • the logic drawing 2001 shows the possibility of error of each signal line estimated by the error signal line estimation unit 108 in step S8 by the width of the signal line and the like. In the example illustrated in FIG.
  • the error signal line estimation unit 108 sets the signal line that is “0” to “no possibility of error” and the signal line that is the maximum value “1/2” of the correct / incorrect result total values to “ The signal line having the “high possibility of error” and the minimum value “1/4” excluding 0 of the correct / incorrect result sum is determined as “low error possibility”.
  • step S9 the display unit 109 displays each signal line on the logic drawing 2001 in a display form in which the possibility of error of each signal line estimated by the error signal line estimation unit 108 can be distinguished.
  • the user who sees the display of the logic drawing 2001 on the display unit 109 starts from the branch point between the pressurizer pressure signal input 203 and the upper limit monitor operator 205, the upper limit monitor operator 205, the AND operator 209, It is possible to know that there is a high possibility of error until the pressurizer pressure abnormality high signal output 213, and as a result, it is possible to easily notice an error in the set value of the upper limit monitor operator 205.
  • the signal line correctness determination unit 105 determines the correctness of each signal line on the logic drawing for each test based on the signal line state value.
  • the signal line correct / incorrect result totaling unit 107 calculates the correct / incorrect result total value of each signal line from the determination result, and the error signal line estimating unit 108 determines each signal on the logic drawing based on the correct / incorrect result total value of each signal line.
  • the line error is estimated, and the display unit 109 displays the signal line on the logic drawing in a display form corresponding to the error of each signal line.
  • the signal state value acquisition unit 104 acquires the signal state value and stores it in the signal line state value storage device 103 before the processing shown in the flowchart of FIG. .
  • the present invention is not limited to this, and the signal state value acquisition unit 104 may acquire the signal state value for each process shown in the flowchart shown in FIG. In this case, the processing shown in the flowchart shown in FIG. 5 is delayed by the time required to calculate (acquire) the signal state value, but the signal line state value storage device 103 need not be provided.
  • FIG. 28 is a block diagram showing a configuration of a logic drawing display apparatus according to Embodiment 2 of the present invention.
  • the same or similar components as those described in the first embodiment are denoted by the same reference numerals, and different points will be mainly described.
  • a drawing correct / incorrect result totaling unit 110 a drawing characteristic value calculation unit 111, and an error drawing estimation unit 112 are added to the logic drawing display device according to the first embodiment. It is configured.
  • the drawing correct / incorrect result totaling unit 110 calculates the correct / incorrect result sum value of each logic drawing for a plurality of logic drawings based on the correct / incorrect result total value of each signal line calculated by the signal line correct / incorrect result totaling unit 107.
  • the drawing correct / incorrect result totaling unit 110 calculates the maximum value of the correct / incorrect result total values of the signal lines in each logic drawing as the correct / incorrect result total value of each logic drawing.
  • the drawing characteristic value calculation unit 111 analyzes each logic drawing and calculates a drawing characteristic value of each logic drawing.
  • the error drawing estimation unit 112 estimates an error in each logic drawing based on the correct / incorrect result sum value of each logic drawing calculated by the drawing correct / incorrect result totaling unit 110.
  • the error drawing estimation unit 112 is based on the correctness result total value of each logic drawing calculated by the drawing correctness result totaling unit 110 and the drawing characteristic value of each logic drawing calculated by the drawing characteristic value calculation unit 111.
  • Estimate errors in each logic drawing The error of each logic drawing estimated by the error drawing estimation unit 112 corresponds to the presence / absence of an error in each logic drawing and the possibility that each logic drawing is incorrect. In this embodiment, each logic drawing The description will be made assuming that the drawing is likely to be incorrect (hereinafter referred to as “error possibility of each logic drawing”).
  • the display unit 109 displays the logic drawing in a display form corresponding to the error possibility of each logic drawing determined by the error drawing estimation unit 112.
  • the display unit 109 displays a plurality of logic drawings in a display form in which the possibility of error of each logic drawing determined by the error drawing estimation unit 112 can be distinguished.
  • the logic drawing display device configured as described above estimates an error signal line on a group of logic drawings stored in the logic drawing storage device 101 and displays the error signal lines on the group of logic drawings. indicate.
  • FIG. 29 is a diagram showing an example of a group of logic drawings.
  • a group of logic drawings 2901 shown in FIG. 29 includes four logic drawings 2902 to 2905. In these logic drawings 2902 to 2905, one control logic is divided and described.
  • the signal lines between the logic drawings 2902 to 2905 are logically connected by a jump operator described in a description rule such as an arithmetic element shown in FIG.
  • the output of the jump operator 2910 in the logic drawing 01 (2902) is input to the jump operator 2923 in the logic drawing 04 (2905).
  • the output of the jump operator 2915 of the logic drawing 02 (2903) is output to the jump operator 2924 of the logic drawing 04 (2905)
  • the output of the jump operator 2921 of the logic drawing 03 (2904) is the logic drawing 04 (2905).
  • the jump operator 2922 is input.
  • the logic drawing 2904 includes an arithmetic element 2919 for performing multiplication and an arithmetic element 2920 for performing subtraction.
  • FIG. 30 is a diagram illustrating an example of a test table stored in the test table storage device 102.
  • the test table 3001 shown in FIG. 30 combinations of input values and desirable output values (expected values) are described in a table format for each of the tests No1 to No4.
  • the logic diagrams 2902 to 2905 shown in FIG. 29 when the input value of each test in the test table 3001 is input, the same output value as the output value of each test in the test table 3001 is output. Yes. Therefore, according to the test table 3001, the logic drawings 2902 to 2905 are determined to be correct.
  • FIG. 31 is a flowchart showing an operation in which the logic drawing display apparatus according to the present embodiment estimates error signal lines on a plurality of logic drawings included in a group of logic drawings and displays them on the plurality of logic drawings. It is.
  • the logic drawing display apparatus according to the present embodiment performs estimation of an error location using the test table 3001 that determines that the logic drawings 2902 to 2905 are correct.
  • steps S1 to S8 and steps S21 to S25 described in the first embodiment are performed. Therefore, in the following, the explanation will be focused on steps S21 to S25.
  • the logic drawings 3202 to 3205 are compared with the logic drawings 2902 to 2905 shown in FIG. 29, respectively, where the setting value of the upper limit monitor operator 2925 of the logic drawing 3205 should be “100” correctly. It contains an error that it is set.
  • the operation shown in FIG. 31 of the logic drawing display apparatus according to the present embodiment allows the user to easily notice an error location (an error in the set value of the upper limit monitor operator 2925) in the logic drawing 2001. It becomes possible.
  • the logic drawings 3202 to 3205 are stored in the logic drawing storage device 101 and the logic drawing 3202 is processed until step S1 shown in FIG. 31 is performed. ⁇ 3205 signal line state values are stored in the signal line state value storage device 103.
  • signal line state values acquired by performing the test No. 3 in the test table 3001 with respect to the logic drawings 3202 to 3205 are added as underlined values (TRUE, FALSE). Has been.
  • steps S1 to S3 shown in FIG. 31 steps S1 to S3 are performed as in the first embodiment.
  • step S4 as in the first embodiment, the signal line correctness determination unit 105 outputs the output value of the signal line state value from the signal line state value acquisition unit 104 and the output value of the test table read in step S1 ( To determine whether the test is correct or not.
  • FIG. 34 shows a test result table 3401 that summarizes the output values of the signal line state values of the logic drawings 3202 to 3205 for each test, that is, the results of performing the above tests No1 to No4 on the logic drawings 3202 to 3205.
  • step S5 the signal line tracking unit 106, for the corresponding test, is based on the signal line state value of each signal line, the output value of the test table, and the tracking rule.
  • the signal lines are traced from the output side to the input side of the logic drawing.
  • the signal line correctness determination unit 105 determines the correctness of each signal line on the logic drawing based on the tracking result of the signal line tracking unit 106 for the corresponding test.
  • FIG. 33 shows the correct / incorrect results of the signal lines on the logic drawings 3202 to 3205 determined by the signal line correct / incorrect determination unit 105 in step S5 for the test No. 3 in the same format as in the first embodiment. .
  • step S6 it is determined whether or not the operations in the above steps S3 to S5 have been performed for all tests (here, test Nos. 1 to 4). If it is determined that all tests have been performed, the process proceeds to step S7. If it is not determined that all tests have been performed, the process returns to step S3, and the operations of steps S3 to S5 are performed for the remaining tests.
  • step S5 is also performed for successful tests No1, No2, No4 (FIG. 34) other than test No3.
  • step S5 is performed for tests No1, No2, and No4, according to the tracking rule shown in FIG. 13, none of the signal lines is determined as the “correct signal line” for the logic drawings 3202 to 3205.
  • step S7 the signal line correct / incorrect result totaling unit 107 totals the determination results of the signal lines in all tests by the signal line correct / incorrect determination unit 105 for each signal line. By doing so, the correct / incorrect result total value of each signal line is calculated.
  • the correct / incorrect result sum values of the signal lines calculated by the signal line correct / incorrect result summation unit 107 are appended as underlined values.
  • step S8 the error signal line estimation unit 108 estimates the possibility of error of each signal line based on the correct / incorrect result sum value of each signal line calculated by the signal line correct / incorrect result summation unit 107.
  • the error signal line estimator 108 sets a signal line having a correct / incorrect result total value “0” to “no error” and a signal line having the maximum correct / incorrect result total value “1/1”. Is determined to be “high possibility of error”.
  • the error possibility of each signal line estimated by the error signal line estimation unit 108 is shown by the width of the signal line and the like.
  • the drawing correct / incorrect result totaling unit 110 calculates the correct / incorrect result sum of each logic drawing (hereinafter “drawing correct / incorrect result totaling” based on the correct / incorrect result total value of each signal line calculated by the signal line correct / incorrect result totaling unit 107. Value (sometimes called "value").
  • the drawing correct / incorrect result total value is the maximum value of the correct / incorrect result sum values of the signal lines of each logic drawing.
  • the drawing correct / incorrect result sum calculated by the drawing correct / incorrect result summing unit 110 is the value of the upper region surrounded by a square provided on the right side of each logic drawing 3202 to 3205. It is appended as.
  • the drawing correct / unsuccessful result total value of the logic drawing 01 (3202) and the logic drawing 02 (3203) is “0/1”, and the drawing correct / unsuccessful result total value of the logic drawing 03 (3204) and the logic drawing 04 (3205) is “1”. / 1 ".
  • the drawing characteristic value calculation unit 111 calculates a drawing characteristic value of each logic drawing.
  • the drawing characteristic value includes an index value of the ease of mixing errors in the logic drawing.
  • the drawing characteristic value is the complexity of a logic drawing that is an example of the index value.
  • the complexity according to the type of the arithmetic element included in the logic drawing is defined, and the drawing characteristic value calculation unit 111 sets each logic drawing as the complexity.
  • the total sum of the complexity of the arithmetic elements included in the logic drawing is calculated.
  • the drawing characteristic value calculated by the drawing characteristic value calculation unit 111 is the value of the lower area surrounded by a square provided on the right side of each logic drawing 3202 to 3205. It is appended.
  • the complexity of the logic drawing 01 (3202) is “6”
  • the complexity of the logic drawing 02 (3203) is “6”
  • the complexity of the logic drawing 03 (3204) is “8”
  • the degree is “10”.
  • step S23 the above steps S2 to S8, S21, and S22 are performed for all logic drawings (here, logic drawings 3202 to 3205) corresponding to the test table (here, the test table 3001) read in step S1. It is determined whether or not. If it is determined that all the logic drawings have been performed, the process proceeds to step S24. If it is not determined that all the logic drawings have been performed, the process returns to step S2 to perform the above steps S2 to S8 for the remaining logic drawings. , S21 and S22 are performed. As a result, the above steps S2 to S8, S21 and S22 are repeated by the number of logic drawings read in step S1.
  • step S24 the error drawing estimation unit 112 determines each of the drawing correct / incorrect results calculated by the drawing correct / incorrect result totaling unit 110 and the drawing characteristic values of the logic drawings calculated by the drawing characteristic value calculating unit 111. Estimate the possibility of error in the logic drawing.
  • the error drawing estimation unit 112 determines that the possibility of error in the logic drawing is higher as the drawing correct / incorrect result sum is higher, and when the drawing correct / incorrect result sum is the same, the logic drawing is higher as the drawing characteristic value is higher. The possibility of error is high. In the example shown in FIG. 35, the error drawing estimation unit 112 determines that the logic drawing 3205 having a high drawing characteristic value has the highest possibility of error among the logic drawings 3204 and the logic drawing 3205 having a high drawing correct / incorrect result aggregation value. .
  • step S25 the display unit 109 displays each logic drawing 3202 to 3205 in a display form that can distinguish the possibility of error of each logic drawing estimated by the error drawing estimation unit 112, and the error signal line estimation unit 108.
  • Each signal line is displayed on the logic drawings 3202 to 3205 in a display form in which the possibility of error of each signal line estimated by the above can be distinguished.
  • FIG. 37 shows a display example of a logic drawing by the display unit 109 of the logic drawing display device according to the present embodiment.
  • the display unit 109 rearranges in order of logic drawings having a high possibility of error (in the example shown in FIG. 37, rearranges from the upper side to the lower side). (In FIG. 37, sandy hatching is used instead of gray for the sake of display in the figure).
  • the display method of each signal line is the same as in the first embodiment.
  • the drawing correct / incorrect result totaling unit 110 performs each of the signal line correct / incorrect result totaling unit 107 based on the correct / incorrect result sum values of the respective signal lines.
  • the correct / incorrect result summary value of the logic drawing is calculated, the drawing characteristic value calculation unit 111 calculates the drawing characteristic value of each logic drawing, and the error drawing estimation unit 112 sets the correct / incorrect result summary value and drawing characteristic value of each logic drawing. Based on this, the error of each logic drawing is estimated.
  • the drawing characteristic value of each logic drawing calculated by the drawing characteristic value calculation unit 111 includes an index value of the ease of mixing errors in the logic drawing such as the complexity of the logic drawing. . As a result, it is possible to more appropriately estimate a logic drawing having an error portion.
  • the drawing characteristic value calculation unit 111 calculates a drawing characteristic value (complexity of logic drawing) based on the contents of arithmetic elements and the like included in the logic drawing.
  • complexity is defined for each type of arithmetic element determined in advance, and a drawing characteristic value (complexity of logic drawing) is calculated as the sum of the complexity according to the type of each arithmetic element included in the logic drawing. ) was calculated.
  • the present invention is not limited to this, and a method of calculating the drawing characteristic value without defining the complexity for each type of arithmetic element is also conceivable.
  • the drawing characteristic value calculation unit 111 calculates the drawing characteristic value (the sum of the total number of input points, the total number of output points, and the total number of setting parameters of each arithmetic element included in the logic drawing ( (Complexity of logic drawing) may be calculated.
  • Drawing characteristic value Ni + No + Np
  • Ni is the total number of input points of the arithmetic elements in the logic drawing
  • No is the total number of output points of the arithmetic elements in the logic drawing
  • Np is the total number of setting parameters of the arithmetic elements in the logic drawing.
  • the complexity of each arithmetic element is defined as the sum of input points, output points, and setting parameters, and the drawing characteristic value of the logic drawing is calculated as the sum of the complexity of the arithmetic elements in the logic drawing.
  • an input / output operator such as an input operator, an output operator, or a jump operator has one input point and one output point and does not have a setting parameter.
  • the degree is “1”.
  • setting parameters for upper and lower limits are applied as the setting parameters.
  • the number of setting parameters of the upper limit monitor operator and the lower limit monitor operator is “1”, but the number of setting parameters of the other arithmetic elements is “0”.
  • the error drawing estimation unit 112 determines that the error possibility of the logic drawing 3205 having a high drawing characteristic value is the highest among the logic drawings 3204 and the logic drawing 3205 having a high drawing correct / incorrect result total value.
  • the logic drawing is displayed in the display form shown in FIG.
  • 101 logic drawing storage device 101 logic drawing storage device, 102 test table storage device, 105 signal line pass / fail judgment unit, 106 signal line tracking unit, 107 signal line pass / fail result totaling unit, 108 error signal line estimation unit, 109 display unit, 110 drawing pass / fail result totaling unit 111 drawing characteristic value calculation unit, 112 error drawing estimation unit.

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Abstract

適切にロジック図面の誤り箇所を推定することが可能な技術を提供することを目的とする。ロジック図面表示装置は、ロジック図面上の各信号線の信号線状態値と、試験テーブルとに基づいて、各信号線の正否を各試験について判定する信号線正否判定部（１０５）と、各信号線の正否の判定結果に基づいて、各信号線の正否結果集計値を算出する信号線正否結果集計部（１０７）とを備える。また、ロジック図面表示装置は、各信号線の正否結果集計値に基づいて、各信号線の誤りを推定する誤り信号線推定部（１０８）と、各信号線の誤りに応じた表示形態で各信号線をロジック図面上に表示する表示部（１０９）とを備える。

Description

ロジック図面誤り箇所推定装置及びその方法
　本発明は、監視制御システムの機器などの制御内容を表すロジック図面の誤り箇所を推定するロジック図面誤り箇所推定装置、及び、ロジック図面誤り箇所推定方法に関するものである。
　監視制御システムは、温度、圧力、位置、その他各種センサーなど、監視の対象となる装置からの情報を運転員・監視員に提示するとともに、運転員・監視員の操作によりモーター、弁、開閉器、油圧装置など各種装置を制御するシステムであり、発電プラント、化学プラント、受配電設備、上下水道など、幅広い分野で用いられている。
　典型的な監視制御システムにおいては、監視制御の対象となる機器と信号の送受信を行うなど、処理ごとに分割されたモジュールを複数備え、これらが通信経路によって結合されることにより、多様な処理（多様なモード）が実現されている。
　監視制御システムの各モジュールの処理内容は、回路図のように、信号の入出力方向を矢印で示す有向グラフで表されることが多くなっている。具体的には、各モジュールの処理内容は、信号の処理を示すノード（以下「演算素子」と呼ぶこともある）と、ノード間を繋ぎ、信号の流れを示すリンク（以下「信号線」と呼ぶこともある）とを組合せて表現される。モジュールの処理内容は、古くはハードウェア回路で固定的に実現されていたが、柔軟性やコストパフォーマンスの観点から、近年はデジタル計算機上で動作を模擬して処理を実現できるように、デジタル計算機上のプログラムとして実装されることが多くなっている。
　処理内容を演算素子と信号線で表現するプログラミング言語の規格としては、例えば、国際規格ＩＥＣ６１１３１－３が挙げられる。演算素子は前記国際規格のＦＢＤ（Function Block Diagram）で記述され、演算素子と信号線とを組合せて表現される処理内容は、ロジック図面と呼ばれる図面によって表わされる。
　さて、近年、プログラムの大規模化に伴い、プログラムのデバッグ（誤りを探し、かつ取り除く）作業が困難になりつつある。この現象は、監視制御システムにおいて監視制御の制御ロジックを表すロジック図面（制御ロジック図面）の作成においても、同様である。具体的には、ロジック図面は、様々なモードに対応した複数の処理（挙動）が記述されるため、制御ロジックが複雑になりがちであり、複雑な制御ロジックは、複数枚のロジック図面に分割して記述される。また、制御する対象機器の数が多いため、当該機器を制御するロジック図面の数も膨大になっている。
　従来は、制御ロジックの試験においてＮＧを検出すると、設計者が、調査すべき対象のロジック図面を手作業で探し出した後、誤りとなった信号出力から制御ロジックを追跡し、試験のＮＧの原因となる誤り箇所を特定していた。そのため、複数枚の図面に跨って記述されている複雑な制御ロジックにおいてＮＧが検出された場合には、誤り箇所の特定に時間がかかっていた。
　誤り箇所を推定する技術として、特許文献１の従来例に記載された技術では、まず、故障シミュレータを用いて、回路内部に故障を仮定して、機能もしくは論理シミュレーションを行い、そのシミュレーション結果と期待値とを照合し、仮定した故障箇所と、その故障を検出したテストベクタとを対応付けた故障辞書を作成し、回路の実際のテスト結果からフェイル情報を取得する。次に、フェイル情報のフェイルピンおよびフェイルベクタに対応して故障辞書をそれぞれ検索し、仮定の故障箇所を求め、複数得られた仮定の故障箇所の中から、優先順位付けを行って故障箇所の推定を行う。
　また、特許文献２に記載された技術では、論理矛盾判定手段は第１の含意操作手段での含意操作中に各信号線の論理状態の矛盾を検出し、処理終了判定手段は矛盾が検出されなければ、全信号線の論理状態が“０”、“１”または“Ｘ”に推定されたかを判定する。論理状態推定が終了していないと判定されると、Ｕ（Ｕｎｋｎｏｗｎ）状態検索手段は論理状態が不完全なＵｎｋｎｏｗｎ状態の信号線を検索し、信号線を含む故障伝搬経路にゲートを介して接続している信号線を検出する。検出した信号線に対して“０”と仮決定を行い、仮決定の回数を表す仮決定レベルを１だけ増加し、第１の含意操作手段による含意操作処理に戻る。論理状態推定が終了したと判定すると、故障出力端子接続関係線抽出手段は故障出力端子に直接影響を与えるような故障伝搬経路を抽出し、出力装置に出力する。
特許第３８６３４２３号公報 特許第３１３７０５６号公報
　特許文献１では、故障辞書を予め作成しておく必要があるが、故障辞書の作成は多大な故障シミュレーションを必要とするため、計算時間も膨大となり、故障辞書のファイルの数やデータ量も非常に大きくなるという問題がある。
　特許文献２では、含意操作と仮決定とを繰り返して全ての信号線の論理状態を推定するために、入出力方向の含意操作、仮決定信号線検索処理、故障端子情報伝達処理を行うためのデータベースを予め作成しなければならいという問題があった。また、故障検出の対象となる回路規模が大きくなると、仮決定の回数が増大することから、含意操作と仮決定とを繰り返して全ての入力論理状態を求めるには膨大な計算時間を必要とするという問題がある。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、適切にロジック図面の誤り箇所を推定することが可能な技術を提供することを目的とする。
　本発明に係るロジック図面誤り箇所推定装置は、演算を行う演算素子と前記演算素子同士を接続する信号線とを含むロジック図面における誤り箇所を推定するロジック図面誤り箇所推定装置であって、前記ロジック図面を格納するロジック図面格納装置と、前記ロジック図面の正否を判断するための各試験の入力値及び出力値の対応表である試験テーブルを格納する試験テーブル格納装置とを備える。前記ロジック図面誤り箇所推定装置は、前記試験テーブルの前記各試験を前記ロジック図面に対して実施することにより前記各試験について取得された、前記ロジック図面上の各信号線の信号線状態値と、前記試験テーブルとに基づいて、前記各信号線の正否を前記各試験について判定する信号線正否判定部と、前記信号線正否判定部による前記各信号線の正否の判定結果に基づいて、前記各信号線の正否結果集計値を算出する信号線正否結果集計部とをさらに備える。前記ロジック図面誤り箇所推定装置は、前記信号線正否結果集計部が算出した前記各信号線の正否結果集計値に基づいて、前記各信号線の誤りを推定する誤り信号線推定部と、前記誤り信号線推定部により推定された前記各信号線の誤りに応じた表示形態で前記各信号線を前記ロジック図面上に表示する表示部とをさらに備える。
　本発明によれば、信号線正否判定部が、信号線状態値に基づきロジック図面上の各信号線の正否を各試験について判定し、信号線正否結果集計部が、各信号線の正否の判定結果から各信号線の正否結果集計値を算出し、誤り信号線推定部が、各信号線の正否結果集計値に基づきロジック図面上の各信号線の誤りを推定し、表示部が、当該各信号線の誤りに応じた表示形態で信号線をロジック図面上に表示する。これにより、予め故障辞書などの作成が不要であり、かつ、少ない計算時間で、ロジック図面上の誤り箇所を推定することができる。
実施の形態１に係るロジック図面表示装置の構成を示すブロック図である。 ロジック図面の一例を示す図である。 演算素子及び信号線の記述ルール及び説明を示す図である。 試験テーブルの一例を示す図である。 実施の形態１に係るロジック図面表示装置の動作を示すフローチャートである。 ロジック図面の一例を示す図である。 ロジック図面の信号線状態値（試験Ｎｏ１）を示す図である。 ロジック図面の信号線状態値（試験Ｎｏ２）を示す図である。 ロジック図面の信号線状態値（試験Ｎｏ３）を示す図である。 ロジック図面の信号線状態値（試験Ｎｏ４）を示す図である。 ロジック図面の信号線状態値（試験Ｎｏ５）を示す図である。 試験結果テーブルの一例を示す図である。 追跡ルールの一例を示す図である。 ロジック図面の各信号線の正否結果（試験Ｎｏ１）を示す図である。 ロジック図面の各信号線の正否結果（試験Ｎｏ２）を示す図である。 ロジック図面の各信号線の正否結果（試験Ｎｏ３）を示す図である。 ロジック図面の各信号線の正否結果（試験Ｎｏ４）を示す図である。 ロジック図面の各信号線の正否結果（試験Ｎｏ５）を示す図である。 ロジック図面の各信号線の正否結果収集値及び誤り可能性を示す図である。 ロジック図面の一例を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ１）を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ２）を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ３）を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ４）を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ５）を示す図である。 試験結果テーブルの一例を示す図である。 ロジック図面の各信号線の正否結果収集値及び誤り可能性を示す図である。 実施の形態２に係るロジック図面表示装置の構成を示すブロック図である。 一群のロジック図面の一例を示す図である。 試験テーブルの一例を示す図である。 実施の形態２に係るロジック図面表示装置の動作を示すフローチャートである。 一群のロジック図面の一例を示す図である。 ロジック図面の信号線状態値及び各信号線の正否結果（試験Ｎｏ３）を示す図である。 試験結果テーブルの一例を示す図である。 図面正否結果収集値及び各ロジック図面の誤り可能性を示す図である。 演算素子の複雑度を示す図である。 表示部の表示例を示す図である。
　＜実施の形態１＞
　図１は本発明の実施の形態１に係るロジック図面表示装置の構成を示すブロック図である。図１において、本実施の形態１に係るロジック図面表示装置は、ロジック図面における誤り箇所を推定するロジック図面誤り箇所推定装置の機能を備えており、次に説明する構成要素（ロジック図面格納装置１０１～表示部１０９）から構成されている。
　ロジック図面格納装置１０１は、記憶装置から構成されており、ロジック図面を格納している。ロジック図面は、機器を監視制御するための制御ロジックを示す図面であり、信号に対して各種の演算を行う演算素子と、演算素子同士を接続し信号の流れを示す信号線とを含んでいる。
　試験テーブル格納装置１０２は、記憶装置から構成されており、試験テーブルを格納している。試験テーブルは、ロジック図面の正否を判断するための（ロジック図面の正しさを保障するための）各試験の入力値と望ましい出力値（期待値）とをまとめた対応表である。試験テーブルの各試験では、入力値をロジック図面の制御ロジックに入力した場合に当該制御ロジックの出力が出力値（期待値）と同じか否かに基づいて、ロジック図面の正否を判定する。
　信号線状態値格納装置１０３は、記憶装置から構成されており、信号線状態値を格納している。信号線状態値は、試験テーブルの各試験をロジック図面に対して予め実施することにより各試験について取得された、当該ロジック図面上の各信号線の状態値である。信号線状態値は、ユーザからの入力により信号線状態値格納装置１０３に予め格納されてもよいが、本実施の形態では、信号線状態値取得部１０４により取得され、信号線状態値格納装置１０３に予め格納されるものとする。
　信号線状態値取得部１０４は、信号線状態値格納装置１０３から信号線状態値を適宜読み取り、信号線正否判定部１０５に与える。
　信号線正否判定部１０５は、信号線状態値取得部１０４からの各信号線の信号線状態値と、試験テーブル格納装置１０２から読み込んだ試験テーブルとに基づいて、ロジック図面格納装置１０１から読み込んだロジック図面の各信号線の正否を、試験テーブルの各試験について判定する。
　信号線追跡部１０６は、信号線正否判定部１０５が読み込んだロジック図面の信号線を追跡する。後述するように、信号線追跡部１０６の追跡結果は、信号線正否判定部１０５が各信号線の正否を判定するため用いられる。
　信号線正否結果集計部１０７は、信号線正否判定部１０５による各信号線の正否の判定結果（以下「信号線正否判定結果」と呼ぶこともある）に基づいて、ロジック図面上の各信号線の正否結果集計値を算出する。ここでは、信号線正否結果集計部１０７は、信号線正否判定部１０５の複数試験（ここでは全試験）の信号線正否判定結果を各信号線について集計することにより、各信号線の正否結果集計値を算出する。
　誤り信号線推定部１０８は、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づいて、ロジック図面上の各信号線の誤りを推定する。誤り信号線推定部１０８により推定される各信号線の誤りとしては、各信号線の誤りの有無、及び、各信号線が誤っている可能性などが該当するが、本実施の形態では、各信号線が誤っている可能性（以下「各信号線の誤り可能性」と呼ぶ）であるものとして説明する。
　表示部１０９は、誤り信号線推定部１０８により推定された各信号線の誤り可能性に応じた表示形態で、各信号線をロジック図面上に表示する。ここでは、表示部１０９は、誤り信号線推定部１０８により推定された誤り可能性を区別可能な表示形態で、各信号線をロジック図面に重畳して表示する。
　図２は、ロジック図面格納装置１０１に格納されているロジック図面の一例を示す図である。図３は、ロジック図面に含まれる演算素子及び信号線の記述ルール及び説明を示す図である。なお、図３には、演算素子及び信号線の種類の一部のみが示されており、これら以外にも多様な演算素子などがロジック図面に含まれる。
　図２に示すロジック図面２０１は、複数の演算素子（入力演算子、否定演算子、上限モニタ演算子、下限モニタ演算子、論理積演算子、出力演算子）と、これら演算素子を接続する信号線（破線で示されるアナログ線、実線で示されるデジタル線）とを含んでいる。
　加圧器警報抑制信号入力２０２は、警報抑制の信号の一種であるデジタルの加圧器警報抑制信号（デジタル値として「ＦＡＬＳＥ（０）」または「ＴＲＵＥ（１）」を示す信号）が入力される入力演算子である。加圧器圧力信号入力２０３は、アナログの加圧器圧力信号が入力される入力演算子である。図２に示す否定演算子２０４には、加圧器警報抑制信号入力２０２からのデジタル信号が入力される。否定演算子２０４は、加圧器警報抑制信号入力２０２からのデジタル信号を反転する。
　図２に示す上限モニタ演算子２０５、２０６及び下限モニタ演算子２０７、２０８のそれぞれには、加圧器圧力信号入力２０３からの信号が入力される。上限モニタ演算子２０５は、「１００」を超えるアナログ値が入力されたときデジタル値「ＴＲＵＥ（１）」を出力し、それ以外はデジタル値「ＦＡＬＳＥ（０）」を出力する。上限モニタ演算子２０６は、「８０」を超えるアナログ値が入力されたときデジタル値「ＴＲＵＥ（１）」を出力し、それ以外はデジタル値「ＦＡＬＳＥ（０）」を出力する。下限モニタ演算子２０７は、「３０」未満のアナログ値が入力されたときデジタル値「ＴＲＵＥ（１）」を出力し、それ以外はデジタル値「ＦＡＬＳＥ（０）」を出力する。下限モニタ演算子２０８は、「１０」未満のアナログ値が入力されたときデジタル値「ＴＲＵＥ（１）」を出力し、それ以外はデジタル値「ＦＡＬＳＥ（０）」を出力する。
　図２に示す論理積演算子２０９～２１２には、それぞれ上限モニタ演算子２０５、２０６、下限モニタ演算子２０７、２０８の出力が入力されるとともに、論理積演算子２０９～２１２のそれぞれには、否定演算子２０４の出力が入力される。論理積演算子２０９～２１２のそれぞれは、全て「ＴＲＵＥ（１）」のデジタル値が入力された場合にはデジタル値「ＴＲＵＥ（１）」を出力し、それ以外の場合にはデジタル値「ＦＡＬＳＥ（０）」を出力する。例えば、論理積演算子２０９は、上限モニタ演算子２０５及び否定演算子２０４の両方から「ＴＲＵＥ（１）」のデジタル値が入力された場合にはデジタル値「ＴＲＵＥ（１）」を出力し、それ以外の場合にはデジタル値「ＦＡＬＳＥ（０）」を出力する。
　論理積演算子２０９～２１２の出力は、それぞれが出力演算子である加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５、及び、加圧器圧力異常低信号出力２１６に設定される。
　図４は、試験テーブル格納装置１０２に格納されている本実施の形態に係る試験テーブルの例を示す図である。図４に示される試験テーブル４０１では、試験Ｎｏ１～Ｎｏ５のそれぞれについて、入力値と望ましい出力値（期待値）との組み合わせがテーブル形式で記載されている。具体的には、試験テーブル４０１では、加圧器圧力、加圧器警報抑制の入力値と、加圧器圧力異常高、加圧器圧力高、加圧器圧力低、加圧器圧力異常低の望ましい出力値とがテーブル形式で記載されている。
　例えば、図４の試験テーブル４０１の試験Ｎｏ１では、ロジック図面の加圧器圧力信号入力２０３にアナログ値「１１０」、加圧器警報抑制信号入力２０２にデジタル値「ＦＡＬＳＥ（０）」が入力されたときに、当該ロジック図面の加圧器圧力異常高信号出力２１３からデジタル値「ＴＲＵＥ（１）」、加圧器圧力高信号出力２１４からデジタル値「ＴＲＵＥ（１）」、加圧器圧力低信号出力２１５からデジタル値「ＦＡＬＳＥ（０）」、加圧器圧力異常低信号出力２１６からデジタル値「ＦＡＬＳＥ（０）」が出力されることが望ましい（正しい）ということが示されている。
　なお、図２に示したロジック図面２０１は、試験テーブル４０１の各試験の入力値を入力した場合に、試験テーブル４０１の各試験の出力値と同じ出力値が出力されるものとなっている。したがって、試験テーブル４０１によれば、ロジック図面２０１は正しいと判断される。
　＜動作＞
　図５は、本実施の形態に係るロジック図面表示装置が、ロジック図面上の誤り信号線を推定して、当該ロジック図面上に表示する動作を示すフローチャートである。以下、本実施の形態に係るロジック図面表示装置が、ロジック図面２０１を正しいと判断する試験テーブル４０１を用いて誤り箇所の推定などを行う動作について詳細に説明する。
　＜動作例１＞
　動作例１では、図６に示すロジック図面６０１に対する、本実施の形態に係るロジック図面表示装置の動作について説明する。このロジック図面６０１は、図２に示すロジック図面２０１と比較して、否定演算子２０４の記載が漏れているという誤りを含んでいる。以下に説明するように、本実施の形態に係るロジック図面表示装置の図５に示す動作により、ユーザは、ロジック図面６０１の誤り箇所（否定演算子２０４の記載漏れ）に容易に気づくことが可能となる。
　なお、本実施の形態では、ステップＳ１が行われるまでに、ロジック図面６０１がロジック図面格納装置１０１に格納されるとともに、当該ロジック図面６０１の信号線状態値が信号線状態値格納装置１０３に格納される。そこで、ステップＳ１以降の動作について説明する前に、まず、ロジック図面６０１の信号線状態値を格納する動作について説明する。
　まず、信号線状態値取得部１０４は、試験テーブル４０１の各試験をロジック図面６０１に対して実施する。すなわち、信号線状態値取得部１０４は、各試験の入力値をロジック図面６０１に入力し、当該ロジック図面６０１の制御ロジックに基づいて演算を行う。これにより、信号線状態値取得部１０４は、ロジック図面６０１上の各信号線の状態値（演算結果）、つまり信号線状態値を取得する。
　図７に示すロジック図面６０１では、ロジック図面６０１に対して試験テーブル４０１の試験Ｎｏ１を実施することによって取得された信号線状態値が、下線付きの値（ＴＲＵＥ、ＦＡＬＳＥ）として付記されている。なお、図７に示すロジック図面６０１では、便宜上、信号線の信号種類（アナログ線、デジタル線）に応じた区別表示（破線表示、実線表示）は行っていない。以下の図においても、ロジック図面表示装置の動作を説明する際に用いるロジック図面を示す図については、適宜、信号線の信号種類に応じた区別表示は行わないものとする。
　次に、ロジック図面６０１に付記された試験Ｎｏ１の信号線状態値（図７）の取得について詳細に説明する。試験Ｎｏ１では、上限モニタ演算子２０５、２０６、及び、下限モニタ演算子２０７、２０８には、加圧器圧力信号入力２０３からアナログ値「１１０」が入力されるので、上限モニタ演算子２０５、２０６はデジタル値「ＴＲＵＥ（１）」を出力し、下限モニタ演算子２０７、２０８はデジタル値「ＦＡＬＳＥ（０）」を出力する。
　論理積演算子２０９～２１２には、それぞれ上限モニタ演算子２０５、２０６の出力（「ＴＲＵＥ（１）」）、及び、下限モニタ演算子２０７、２０８の出力（「ＦＡＬＳＥ（０）」）と、加圧器警報抑制信号入力２０２の出力であるデジタル値「ＦＡＬＳＥ（０）」とが入力されるので、論理積演算子２０９～２１２はいずれも、デジタル値「ＦＡＬＳＥ（０）」を出力する。これにより、デジタル値「ＦＡＬＳＥ（０）」が、それぞれ加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６に設定される。
　信号線状態値取得部１０４は、以上のように、試験テーブル４０１の試験Ｎｏ１をロジック図面６０１に対して実施（入力及び演算）することにより、試験Ｎｏ１についてロジック図面６０１の信号線状態値を取得する。また、信号線状態値取得部１０４は、試験Ｎｏ１と同様に、試験Ｎｏ２～Ｎｏ５をロジック図面６０１に対して実施することにより、試験Ｎｏ２～Ｎｏ５についてロジック図面６０１の信号線状態値を取得する。図８～図１１には、試験Ｎｏ２～Ｎｏ５についての各信号線の信号線状態値がそれぞれ図７と同様の形式で示されている。信号線状態値取得部１０４は、取得した信号線状態値を信号線状態値格納装置１０３に格納する。
　次に、図５に戻ってステップＳ１以降の本実施の形態に係るロジック図面表示装置の動作について説明する。まず、ステップＳ１において、信号線正否判定部１０５は、試験テーブル格納装置１０２から、指定された試験テーブル（ここでは試験テーブル４０１）を読み込む。
　それから、ステップＳ２にて、信号線正否判定部１０５は、ロジック図面格納装置１０１から、読み込んだ試験テーブル（ここでは試験テーブル４０１）に対応するロジック図面（ここではロジック図面６０１）を読み込む。
　ステップＳ３～Ｓ６は、ステップＳ１で読み込んだ試験テーブルの各試験に実行される処理であり、当該試験の数だけ繰り返される。以下においては、試験テーブル４０１（図４）の試験Ｎｏ１についてステップＳ３～Ｓ６が実行された例を説明する。
　ステップＳ３にて、信号線状態値取得部１０４は、信号線状態値格納装置１０３から、試験テーブル４０１の該当試験（ここでは試験Ｎｏ１）に対応した信号線状態値（ここでは図７に示した信号線状態値）を読み込み、それを信号線正否判定部１０５に与える。
　ステップＳ４にて、信号線正否判定部１０５は、信号線状態値取得部１０４からの信号線状態値（ここでは図７に示した信号線状態値）の出力値と、ステップＳ１で読み込んだ試験テーブル（ここでは試験テーブル４０１）の出力値（期待値）とを比較して、該当試験（ここでは試験Ｎｏ１）の正否を判定する。
　図１２は、各試験についてのロジック図面６０１の信号線状態値の出力値、つまりロジック図面６０１に対して上述の試験Ｎｏ１～Ｎｏ５を実施した結果をまとめた試験結果テーブル１２０１を示す図である。この試験結果テーブル１２０１には、試験テーブル４０１の入力値と同じ加圧器圧力、加圧器警報抑制の入力値が記載されているとともに、図７～図１１に示した加圧器圧力異常高、加圧器圧力高、加圧器圧力低、加圧器圧力異常低の信号線状態値の出力値、すなわち試験Ｎｏ１～Ｎｏ５を実施して得られた実際の出力値が記載されている。
　この試験結果テーブル１２０１において、図４の試験テーブル４０１に記載された望ましい出力値（期待値）と異なる信号線状態値の出力値には、下線が付されている。また、全試験について、試験テーブル４０１の望ましい出力値と、信号線状態値の出力値とが一致する場合には成功を示す「ＯＫ」が結果欄に記載され、一致しない場合には失敗を示す「ＮＧ」が結果欄に記載される。
　例えば、試験結果テーブル１２０１に示す、試験Ｎｏ１の加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６の信号線状態値の出力値は全て「ＦＡＬＳＥ（０）」である。一方、試験テーブル４０１に示す、試験Ｎｏ１の加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４の望ましい出力値（期待値）は「ＴＲＵＥ（１）」であり、加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６の望ましい出力値（期待値）は「ＦＡＬＳＥ（０）」である。
　したがって、信号線正否判定部１０５は、試験Ｎｏ１の加圧器圧力異常高信号出力２１３及び加圧器圧力高信号出力２１４に関して信号線状態値の出力値と期待値とが異なるため、試験Ｎｏ１を「ＮＧ」と判定する。この結果として、試験結果テーブル１２０１（図１２）の試験Ｎｏ１の結果欄には「ＮＧ」が記載されている。なお、ステップＳ３～Ｓ６は、試験テーブル４０１の各試験に実行されることから、最終的には、上述の試験Ｎｏ１に対する判定が試験Ｎｏ２～Ｎｏ５にも行われる。試験結果テーブル１２０１には、試験Ｎｏ２～Ｎｏ５の判定結果（それぞれＮＧ、ＯＫ、ＮＧ、ＮＧ）も示されている。
　ステップＳ５にて、信号線追跡部１０６は、該当試験について、各信号線の信号線状態値と、試験テーブルの出力値と、ロジック図面の演算素子の種別毎に定められた追跡ルールとに基づいて、ロジック図面の出力側から入力側に向かって信号線を追跡する。そして、同ステップＳ５にて、信号線正否判定部１０５は、信号線追跡部１０６の追跡結果に基づいて、ロジック図面上の各信号線の正否を、該当試験について判定する。
　ここでは、信号線追跡部１０６は、試験Ｎｏ１について、図７に示す信号線状態値の出力値と、試験テーブル４０１の出力値と、ロジック図面の演算素子の種別毎に定められた追跡ルールとに基づいて、ロジック図面６０１の出力側から入力側に向かって信号線を追跡する。そして、同ステップＳ５にて、信号線正否判定部１０５は、信号線追跡部１０６の追跡結果に基づいて、ロジック図面６０１上の各信号線の正否を判定する。
　図１３は、本実施の形態に係る信号線追跡部１０６が信号線の追跡を行うための追跡ルールの一例を示す図である。図１３に示されるように、本実施の形態に係る追跡ルールでは、ロジック図面の演算素子の種別に応じた追跡方法が定められているだけでなく、ステップＳ４での試験の判定結果（信号線状態値の出力値と試験テーブルの出力値とが全て一致するか否かの判定結果）に応じた追跡方法が定められている。
　信号線追跡部１０６は、ステップＳ４の判定結果がＯＫであった場合、すなわち信号線状態値の出力値と試験テーブルの出力値とが全て一致した場合には、図１３に示した追跡ルールのうち、正しい信号線を追跡する追跡ルールに基づいて、当該一致した信号線から信号線の追跡を開始する。一方、信号線追跡部１０６は、ステップＳ４の判定結果がＮＧであった場合（信号線状態値の出力値と試験テーブルの出力値とがいずれかにおいて一致しなかった場合）には、図１３に示した追跡ルールのうち、誤り信号線を追跡する追跡ルールに基づいて、一致しなかった信号線から信号線の追跡を開始する。
　具体的な動作例として、信号線追跡部１０６が、試験Ｎｏ１についてロジック図面６０１の出力側から入力側に向かって信号線を追跡する動作を以下説明する。
　試験Ｎｏ１では、信号線状態値の出力値（図７）と、試験テーブル４０１の出力値とが全て一致しておらずＮＧ（図１２）と判定されているので、信号線追跡部１０６は、図１３の追跡ルールのうち誤り信号線の追跡ルールを選択する。信号線追跡部１０６は、当該選択した誤り信号線の追跡ルールに基づいて、試験テーブル４０１の出力値と一致しなかった出力側の信号線（ここでは加圧器圧力異常高信号出力２１３及び加圧器圧力高信号出力２１４の信号線）から入力側の信号線に向かって、信号線の追跡を行う。
　ここで、加圧器圧力異常高信号出力２１３及び加圧器圧力高信号出力２１４の直前には論理積演算子２０９、２１０が記載されていることから、信号線追跡部１０６は、誤り信号線の追跡ルールのうち論理積演算子の追跡ルール、ここでは図１３に示される「出力値がＴＲＵＥ（１）である場合には入力値がＴＲＵＥ（１）の信号線を追跡し、出力値がＦＡＬＳＥ（０）である場合には入力値がＦＡＬＳＥ（０）の信号線を追跡する」という追跡ルールを選択する。そして、信号線追跡部１０６は、選択した追跡ルールに基づいて、加圧器圧力異常高信号出力２１３及び加圧器圧力高信号出力２１４の信号線から、信号線を追跡していく。
　具体的には、ロジック図面６０１の試験Ｎｏ１の信号線状態値（図７）において、加圧器圧力異常高信号出力２１３へ入力している信号線の状態値は「ＦＡＬＳＥ（０）」であることから、信号線追跡部１０６は、論理積演算子２０９へ入力する信号線のうち、入力値が「ＦＡＬＳＥ（０）」である信号線を追跡する。同様の追跡が繰り返されることにより、信号線追跡部１０６は、加圧器警報抑制信号入力２０２まで辿り着いて、信号線の追跡を終了する。同様の追跡が、加圧器圧力高信号出力２１４から加圧器警報抑制信号入力２０２までの一連の信号線にも行われる。
　その後、信号線正否判定部１０５は、信号線追跡部１０６が誤り信号線の追跡ルールに基づいて追跡した信号線を全て「誤り信号線」と判定する。上述の例では、加圧器圧力異常高信号出力２１３から加圧器警報抑制信号入力２０２までの一連の信号線、及び、加圧器圧力高信号出力２１４から加圧器警報抑制信号入力２０２までの一連の信号線が「誤り信号線」と判定される。
　図１４は、信号線正否判定部１０５によって試験Ｎｏ１について判定された、ロジック図面６０１上の各信号線の正否結果を示す図である。この図１４には、ロジック図面６０１のうち、信号線正否判定部１０５に誤り信号線と判定された加圧器圧力異常高信号出力２１３及び加圧器圧力高信号出力２１４の信号線が、他の信号線と区別可能な表示形態で（ここでは黒色の太い矢印で）示されている。
　以上のような信号線正否判定部１０５及び信号線追跡部１０６の動作により、試験Ｎｏ１についてのロジック図面６０１の各信号線の正否が判定される。なお、ステップＳ３～Ｓ６は、試験テーブル４０１の各試験に実行されることから、最終的には、上述と同様の判定が試験Ｎｏ２～Ｎｏ５にも行われる。図１５～図１８には、試験Ｎｏ２～Ｎｏ５についての各信号線の正否の判定結果がそれぞれ図１４と同様の形式で示されている。
　このうち、試験Ｎｏ３の信号線正否判定結果（図１６）について説明する。試験Ｎｏ３では、信号線状態値の出力値（図９）と、試験テーブル４０１の出力値とが全て一致してＯＫ（図１２）と判定されているので、信号線追跡部１０６は、図１３の追跡ルールのうち正しい信号線の追跡ルールを選択する。信号線追跡部１０６は、当該選択した正しい信号線の追跡ルールに基づいて、試験テーブル４０１の出力値と一致した出力側の信号線（ここでは加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の信号線）から入力側の信号線に向かって、信号線の追跡を行う。
　ここで、加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の直前には論理積演算子２０９、２１０、２１１、２１２が記載されていることから、信号線追跡部１０６は、正しい信号線の追跡ルールのうち論理積演算子の追跡ルール、ここでは図１３に示される「出力値がＴＲＵＥ（１）である場合には入力値がＴＲＵＥ（１）の信号線を追跡し、出力値がＦＡＬＳＥ（０）である場合には追跡を終了する」という追跡ルールを選択する。そして、信号線追跡部１０６は、選択した追跡ルールに基づいて、加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の信号線から、信号線を追跡していく。
　しかし、図９に示されるロジック図面６０１の試験Ｎｏ３の信号線状態値において、加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６へ入力している信号線の状態値はいずれも「ＦＡＬＳＥ（０）」であることから、信号線追跡部１０６は、上述の選択した追跡ルール（出力値がＦＡＬＳＥ（０）である場合には追跡を終了するという追跡ルール）に基づき、試験Ｎｏ３では信号線の追跡を行わない。
　その後、信号線正否判定部１０５は、信号線追跡部１０６が正しい信号線の追跡ルールに基づいて追跡した信号線を全て「正しい信号線」と判定するが、上述の例では、信号線追跡部１０６は当該追跡を行っていないので、図１６に示すようにいずれの信号線も正しい信号線と判定されない。
　図５に戻って、ステップＳ６にて、全試験（ここでは試験Ｎｏ１～５）について、以上のステップＳ３～Ｓ５の動作が行われたか否かが判定される。全試験について行われたと判定された場合にはステップＳ７に進み、全試験について行われたと判定されなかった場合にはステップＳ３に戻って残りの試験についてステップＳ３～Ｓ５の動作が行われる。
　ステップＳ７にて、信号線正否結果集計部１０７は、信号線正否判定部１０５による全試験における各信号線の正否の判定結果を各信号線について集計することにより、各信号線の正否結果集計値を算出する。本実施の形態では、信号線正否結果集計部１０７は、以下の計算式により各信号線の正否結果集計値を算出する。
着目信号線の正否結果集計値＝着目信号線が誤り信号線と判定された試験数／(いずれかの信号線が誤り信号線と判定された試験数＋着目信号線が正しい信号線と判定された試験数)
なお、この式の「いずれかの信号線が誤り信号線と判定された試験数」とは、ステップＳ４でＮＧと判定された試験数と同じである。
　上述の例では、試験結果テーブル１２０１にＮＧが４つ記載されていることから、「いずれかの信号線が誤り信号線と判定された試験数＝４」であり、ロジック図面６０１のいずれの信号線も正しい信号線と判定されていないことから、「着目信号線が正しい信号線と判定された試験数＝０」である。図１９に示すロジック図面６０１には、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値が下線付きの値として付記されている。
　ステップＳ８にて、誤り信号線推定部１０８は、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づいて、各信号線の誤り可能性を推定する。本実施の形態では、誤り信号線推定部１０８は、正否結果集計値が「０」である信号線を「誤り可能性無し」、正否結果集計値の最大値「４／４」である信号線を「誤り可能性大」、正否結果集計値の０を除く最小値「１／４」である信号線を「誤り可能性小」、その他の信号線を「誤り可能性中」と判定する。図１９に示すロジック図面６０１には、誤り信号線推定部１０８が推定した各信号線の誤り可能性が、信号線の幅等によって示されている。
　ステップＳ９にて、表示部１０９は、誤り信号線推定部１０８が推定した各信号線の誤り可能性を区別可能な表示形態で各信号線をロジック図面６０１上に表示する。その表示として、例えば図１９に示されるように、誤り可能性が大、中、小と低くなるにつれて信号線の幅が狭くなるように信号線を示し、可能性がない信号線は破線で示す表示形態を適用してもよい。これにより、表示部１０９によるロジック図面６０１の表示を見たユーザは、加圧器警報抑制信号入力２０２付近において誤り可能性が高いことを知ることができ、その結果として図２に示した否定演算子２０４の記載漏れに容易に気づくことができる。
　＜動作例２＞
　動作例２では、図２０に示すロジック図面２００１に対する、本実施の形態に係るロジック図面表示装置の動作について説明する。このロジック図面２００１は、図２に示すロジック図面２０１と比較して、上限モニタ演算子２０５の設定値が正しくは「１００」であるべきところ、「８０」に設定されているという誤りを含んでいる。この場合であっても、本実施の形態に係るロジック図面表示装置の図５に示す動作により、ユーザは、ロジック図面２００１の誤り箇所（上限モニタ演算子２０５の設定値の誤り）に容易に気づくことが可能となる。
　なお、上述と同様に、ステップＳ１（図５）が行われるまでに、ロジック図面２００１がロジック図面格納装置１０１に格納されるとともに、当該ロジック図面２００１の信号線状態値が信号線状態値格納装置１０３に格納される。
　具体的には、上述と同様に、信号線状態値取得部１０４は、試験テーブル４０１の各試験をロジック図面２００１に対して実施する。これにより、信号線状態値取得部１０４は、ロジック図面２００１上の各信号線の状態値（演算結果）、つまり信号線状態値を取得する。図２１に示すロジック図面２００１には、ロジック図面２００１に対して試験テーブル４０１の試験Ｎｏ１を実施することによって取得された信号線状態値が、下線付きの値（ＴＲＵＥ、ＦＡＬＳＥ）として付記されている。
　次に、ロジック図面２００１に付記された試験Ｎｏ１の信号線状態値（図２１）の取得について詳細に説明する。試験Ｎｏ１では、上限モニタ演算子２０５、２０６、及び、下限モニタ演算子２０７、２０８には、加圧器圧力信号入力２０３からアナログ値「１１０」が入力されるので、上限モニタ演算子２０５、２０６はデジタル値「ＴＲＵＥ（１）」を出力し、下限モニタ演算子２０７、２０８は、デジタル値「ＦＡＬＳＥ（０）」を出力する。また、試験Ｎｏ１では、否定演算子２０４には、加圧器警報抑制信号入力２０２の出力であるデジタル値「ＦＡＬＳＥ（０）」が入力されるので、否定演算子２０４は、反転したデジタル値「ＴＲＵＥ（１）」を出力する。
　論理積演算子２０９、２１０には、それぞれ上限モニタ演算子２０５、２０６の出力（「ＴＲＵＥ（１）」）と、否定演算子２０４の出力であるデジタル値「ＴＲＵＥ（１）」とが入力されるので、論理積演算子２０９、２１０はいずれも、デジタル値「ＴＲＵＥ（１）」を出力する。これにより、デジタル値「ＴＲＵＥ（１）」が、それぞれ加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４に設定される。一方、論理積演算子２１１、２１２には、それぞれ下限モニタ演算子２０７、２０８の出力（「ＦＡＬＳＥ（０）」）と、否定演算子２０４の出力であるデジタル値「ＴＲＵＥ（１）」とが入力されるので、論理積演算子２１１、２１２はいずれも、デジタル値「ＦＡＬＳＥ（０）」を出力する。これにより、デジタル値「ＦＡＬＳＥ（０）」が、それぞれ加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６に設定される。
　信号線状態値取得部１０４は、試験Ｎｏ１と同様に、試験Ｎｏ２～Ｎｏ５をロジック図面２００１に対して実施することにより、試験Ｎｏ２～Ｎｏ５についてロジック図面２００１の信号線状態値を取得する。図２２～図２５には、試験Ｎｏ２～Ｎｏ５についての各信号線の信号線状態値がそれぞれ図２１と同様の形式で示されている。信号線状態値取得部１０４は、取得した信号線状態値を信号線状態値格納装置１０３に格納する。
　次に、図５に戻ってステップＳ１以降の本実施の形態に係るロジック図面表示装置の動作について説明する。ここでは、信号線正否判定部１０５は、ステップＳ１において試験テーブル４０１を読み込み、ステップＳ２においてロジック図面２００１を読み込む。そして、ステップＳ３にて、信号線状態値取得部１０４は、試験テーブル４０１の該当試験（ここでは試験Ｎｏ１）に対応した信号線状態値（ここでは図２１に示した信号線状態値）を読み込み、それを信号線正否判定部１０５に与える。
　ステップＳ４にて、信号線正否判定部１０５は、信号線状態値取得部１０４からの信号線状態値（ここでは図２１に示した信号線状態値）の出力値と、ステップＳ１で読み込んだ試験テーブル（ここでは試験テーブル４０１）の出力値（期待値）とを比較して、該当試験（ここでは試験Ｎｏ１）の正否を判定する。
　図２６は、各試験についてのロジック図面２００１の信号線状態値の出力値、つまりロジック図面２００１に対して上述の試験Ｎｏ１～Ｎｏ５を実施した結果をまとめた試験結果テーブル２６０１を示す図である。この試験結果テーブル２６０１には、試験テーブル４０１の入力値と同じ加圧器圧力、加圧器警報抑制の入力値が記載されているとともに、図２１～図２５に示した加圧器圧力異常高、加圧器圧力高、加圧器圧力低、加圧器圧力異常低の信号線状態値の出力値、すなわち試験Ｎｏ１～Ｎｏ５を実施して得られた実際の出力値が記載されている。この試験結果テーブル２６０１の詳細は、試験結果テーブル１２０１（図１２）と同様である。
　例えば、試験結果テーブル２６０１に示す、試験Ｎｏ１の加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４の信号線状態値の出力値は「ＴＲＵＥ（１）」であり、加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６の信号線状態値の出力値は「ＦＡＬＳＥ（０）」である。一方、試験テーブル４０１に示す、試験Ｎｏ１の加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４の望ましい出力値（期待値）は「ＴＲＵＥ（１）」であり、加圧器圧力低信号出力２１５、加圧器圧力異常低信号出力２１６の望ましい出力値（期待値）は「ＦＡＬＳＥ（０）」である。
　したがって、信号線正否判定部１０５は、試験Ｎｏ１の全ての出力に関して信号線状態値の出力値と期待値とが一致するため、試験Ｎｏ１を「ＯＫ」と判定する。この結果として、試験結果テーブル２６０１（図２６）の試験Ｎｏ１の結果欄には「ＯＫ」が記載されている。なお、試験Ｎｏ２～Ｎｏ５も同様である。
　ステップＳ５にて、信号線追跡部１０６は、該当試験について、各信号線の信号線状態値と、試験テーブルの出力値と、ロジック図面の演算素子の種別毎に定められた追跡ルールとに基づいて、ロジック図面の出力側から入力側に向かって信号線を追跡する。そして、同ステップＳ５にて、信号線正否判定部１０５は、信号線追跡部１０６の追跡結果に基づいて、ロジック図面上の各信号線の正否を、該当試験について判定する。
　具体的な動作例として、信号線追跡部１０６が、試験Ｎｏ１についてロジック図面２００１の出力側から入力側に向かって信号線を追跡する動作を以下説明する。
　試験Ｎｏ１では、信号線状態値の出力値（図２１）と、試験テーブル４０１の出力値とが全て一致してＯＫ（図２６）と判定されているので、信号線追跡部１０６は、図１３の追跡ルールのうち正しい信号線の追跡ルールを選択する。信号線追跡部１０６は、当該選択した正しい信号線の追跡ルールに基づいて、試験テーブル４０１の出力値と一致した出力側の信号線（ここでは加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の信号線）から入力側の信号線に向かって、信号線の追跡を行う。
　ここで、加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の直前には論理積演算子２０９、２１０、２１１、２１２が記載されていることから、信号線追跡部１０６は、正しい信号線の追跡ルールのうち論理積演算子の追跡ルール、ここでは図１３に示される「出力値がＴＲＵＥ（１）である場合には入力値がＴＲＵＥ（１）の信号線を追跡し、出力値がＦＡＬＳＥ（０）である場合には追跡を終了する」という追跡ルールを選択する。そして、信号線追跡部１０６は、選択した追跡ルールに基づいて、加圧器圧力異常高信号出力２１３、加圧器圧力高信号出力２１４、加圧器圧力低信号出力２１５及び加圧器圧力異常低信号出力２１６の信号線から、信号線を追跡していく。
　具体的には、ロジック図面２００１の試験Ｎｏ１の信号線状態値（図２１）において、加圧器圧力異常高信号出力２１３へ入力している信号線の状態値は「ＴＲＵＥ（１）」であることから、信号線追跡部１０６は、論理積演算子２０９へ入力する信号線のうち、入力値が「ＴＲＵＥ（１）」である信号線を追跡する。同様の追跡が繰り返されることにより、信号線追跡部１０６は、加圧器警報抑制信号入力２０２及び加圧器圧力信号入力２０３まで辿り着いて、信号線の追跡を終了する。同様の追跡が、加圧器圧力高信号出力２１４から加圧器警報抑制信号入力２０２までの一連の信号線、及び、加圧器圧力高信号出力２１４から加圧器圧力信号入力２０３までの一連の信号線にも行われる。
　一方、加圧器圧力低信号出力２１５と加圧器圧力異常低信号出力２１６へ入力している信号線の状態値は「ＦＡＬＳＥ（０）」であることから、信号線追跡部１０６は、上述の選択した追跡ルール（出力値がＦＡＬＳＥ（０）である場合には追跡を終了するという追跡ルール）に基づき、正しい信号線については追跡を行わない。
　その後、信号線正否判定部１０５は、信号線追跡部１０６が正しい信号線の追跡ルールに基づいて追跡した信号線を全て「正しい信号線」と判定する。上述の例では、加圧器圧力異常高信号出力２１３から加圧器警報抑制信号入力２０２までの一連の信号線、加圧器圧力異常高信号出力２１３から加圧器圧力信号入力２０３までの一連の信号線、加圧器圧力高信号出力２１４から加圧器警報抑制信号入力２０２までの一連の信号線、及び、加圧器圧力高信号出力２１４から加圧器圧力信号入力２０３までの一連の信号線が「正しい信号線」と判定される。図２１には、ロジック図面２００１のうち、信号線正否判定部１０５に正しい信号線と判定された信号線が、他の信号線と区別可能な表示形態で（ここでは白抜きの太い矢印で）示されている。
　以上のような信号線正否判定部１０５及び信号線追跡部１０６の動作により、試験Ｎｏ１についてのロジック図面２００１の各信号線の正否が判定される。なお、ステップＳ３～Ｓ６は、試験テーブル４０１の各試験に実行されることから、最終的には、上述と同様の判定が試験Ｎｏ２～Ｎｏ５にも行われる。図２２～図２５には、試験Ｎｏ２～Ｎｏ５についての各信号線の正否の判定結果が示されている。
　図５に戻って、ステップＳ５の後、ステップＳ６～Ｓ９が行われる。図２７に示すロジック図面２００１には、ステップＳ７にて信号線正否結果集計部１０７が算出した各信号線の正否結果集計値が下線付きの値として付記されている。また、図２７にロジック図面２００１には、ステップＳ８にて誤り信号線推定部１０８が推定した各信号線の誤り可能性が、信号線の幅等によって示されている。なお、図２７に示す例では、誤り信号線推定部１０８は、「０」である信号線を「誤り可能性無し」、正否結果集計値の最大値「１／２」である信号線を「誤り可能性大」、正否結果集計値の０を除く最小値「１／４」である信号線を「誤り可能性小」と判定している。
　ステップＳ９にて、表示部１０９は、誤り信号線推定部１０８が推定した各信号線の誤り可能性を区別可能な表示形態で各信号線をロジック図面２００１上に表示する。これにより、表示部１０９によるロジック図面２００１の表示を見たユーザは、加圧器圧力信号入力２０３と上限モニタ演算子２０５との間の分岐点から、上限モニタ演算子２０５、論理積演算子２０９、加圧器圧力異常高信号出力２１３までの間において誤り可能性が高いことを知ることができ、その結果として上限モニタ演算子２０５の設定値の誤りに容易に気づくことができる。
　以上のような本実施の形態に係るロジック図面表示装置及びその方法によれば、信号線正否判定部１０５が、信号線状態値に基づきロジック図面上の各信号線の正否を各試験について判定し、信号線正否結果集計部１０７が、その判定結果から各信号線の正否結果集計値を算出し、誤り信号線推定部１０８が、各信号線の正否結果集計値に基づきロジック図面上の各信号線の誤りを推定し、表示部１０９が、当該各信号線の誤りに応じた表示形態で信号線をロジック図面上に表示する。これにより、予め故障辞書などの作成が不要であり、かつ、少ない計算時間で、ロジック図面上の誤り箇所を推定することができる。
　なお、以上の説明では、図５に示すフローチャートに示す処理が始まる前に、信号状態値取得部１０４が信号状態値を取得し、それを信号線状態値格納装置１０３に格納するものとして説明した。しかしこれに限ったものではなく、図５に示すフローチャートに示す処理ごとに、信号状態値取得部１０４が信号状態値を取得するものであってもよい。この場合には、信号状態値を演算（取得）する時間分だけ、図５に示すフローチャートに示す処理が遅延するが、信号線状態値格納装置１０３を設けなくて済む。
　なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
　＜実施の形態２＞
　図２８は本発明の実施の形態２に係るロジック図面表示装置の構成を示すブロック図である。なお、本実施の形態に係るロジック図面表示装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、異なる点を中心に説明する。
　本実施の形態に係るロジック図面表示装置は、実施の形態１に係るロジック図面表示装置に、図面正否結果集計部１１０と、図面特性値算出部１１１と、誤り図面推定部１１２とが追加されて構成されている。
　図面正否結果集計部１１０は、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づいて、複数のロジック図面について各ロジック図面の正否結果集計値を算出する。ここでは、図面正否結果集計部１１０は、各ロジック図面における各信号線の正否結果集計値の最大値を、各ロジック図面の正否結果集計値として算出する。
　図面特性値算出部１１１は、各ロジック図面を解析して、各ロジック図面の図面特性値を算出する。
　誤り図面推定部１１２は、図面正否結果集計部１１０が算出した各ロジック図面の正否結果集計値に基づいて、各ロジック図面の誤りを推定する。ここでは、誤り図面推定部１１２は、図面正否結果集計部１１０が算出した各ロジック図面の正否結果集計値と、図面特性値算出部１１１が算出した各ロジック図面の図面特性値とに基づいて、各ロジック図面の誤りを推定する。誤り図面推定部１１２により推定される各ロジック図面の誤りとしては、各ロジック図面の誤りの有無、及び、各ロジック図面が誤っている可能性などが該当するが、本実施の形態では、各ロジック図面が誤っている可能性（以下「各ロジック図面の誤り可能性」と呼ぶ）であるものとして説明する。
　表示部１０９は、誤り図面推定部１１２により判定された各ロジック図面の誤り可能性に応じた表示形態で、ロジック図面を表示する。ここでは、表示部１０９は、誤り図面推定部１１２により判定された各ロジック図面の誤り可能性を区別可能な表示形態で、複数のロジック図面を表示する。
　以上のように構成された本実施の形態に係るロジック図面表示装置は、ロジック図面格納装置１０１に格納されている一群のロジック図面上の誤り信号線を推定して、当該一群のロジック図面上に表示する。
　図２９は、一群のロジック図面の一例を示す図である。図２９に示される一群のロジック図面２９０１は、四枚のロジック図面２９０２～２９０５を含んでおり、これらロジック図面２９０２～２９０５には、一つの制御ロジックが分割して記述されている。
　ロジック図面２９０２～２９０５同士の信号線は、図３に示される演算素子等の記述ルールに記載されているジャンプ演算子により論理的に接続される。ロジック図面０１（２９０２）のジャンプ演算子２９１０の出力は、ロジック図面０４（２９０５）のジャンプ演算子２９２３へ入力される。同様に、ロジック図面０２（２９０３）のジャンプ演算子２９１５の出力はロジック図面０４（２９０５）のジャンプ演算子２９２４へ、ロジック図面０３（２９０４）のジャンプ演算子２９２１の出力はロジック図面０４（２９０５）のジャンプ演算子２９２２へ入力される。また、ロジック図面２９０４には、乗算を行うための演算素子２９１９、及び、減算を行うための演算素子２９２０が含まれている。
　図３０は、試験テーブル格納装置１０２に格納されている試験テーブルの一例を示す図である。図３０に示される試験テーブル３００１では、試験Ｎｏ１～Ｎｏ４のそれぞれについて、入力値と望ましい出力値（期待値）との組み合わせがテーブル形式で記載されている。なお、図２９に示したロジック図面２９０２～２９０５は、試験テーブル３００１の各試験の入力値を入力した場合に、試験テーブル３００１の各試験の出力値と同じ出力値が出力されるものとなっている。したがって、試験テーブル３００１によれば、ロジック図面２９０２～２９０５は正しいと判断される。
　＜動作＞
　図３１は、本実施の形態に係るロジック図面表示装置が、一群のロジック図面に含まれる複数のロジック図面上の誤り信号線を推定して、当該複数のロジック図面上に表示する動作を示すフローチャートである。以下、本実施の形態に係るロジック図面表示装置が、ロジック図面２９０２～２９０５を正しいと判断する試験テーブル３００１を用いて誤り箇所の推定などを行う動作について詳細に説明する。なお、図３１に示すフローチャートでは、実施の形態１で説明したステップＳ１～Ｓ８と、ステップＳ２１～Ｓ２５とが行われる。そこで、以下においては、ステップＳ２１～Ｓ２５を中心に説明する。
　以下、図３２に示す一群のロジック図面３２０１に含まれる四枚のロジック図面３２０２～３２０５に対する、本実施の形態に係るロジック図面表示装置の動作について説明する。このロジック図面３２０２～３２０５は、図２９に示すロジック図面２９０２～２９０５とそれぞれ比較して、ロジック図面３２０５の上限モニタ演算子２９２５の設定値が正しくは「１００」であるべきところ、「２００」に設定されているという誤りを含んでいる。以下に説明するように、本実施の形態に係るロジック図面表示装置の図３１に示す動作により、ユーザは、ロジック図面２００１の誤り箇所（上限モニタ演算子２９２５の設定値の誤り）に容易に気づくことが可能となる。
　なお、本実施の形態においても、実施の形態１と同様に、図３１に示すステップＳ１が行われるまでに、ロジック図面３２０２～３２０５がロジック図面格納装置１０１に格納されるとともに、当該ロジック図面３２０２～３２０５の信号線状態値が信号線状態値格納装置１０３に格納される。図３３に示すロジック図面３２０２～３２０５では、ロジック図面３２０２～３２０５に対して試験テーブル３００１の試験Ｎｏ３を実施することによって取得された信号線状態値が、下線付きの値（ＴＲＵＥ、ＦＡＬＳＥ）として付記されている。
　さて、図３１に示されるステップＳ１～Ｓ３にて、実施の形態１と同様にステップＳ１～Ｓ３が行われる。ステップＳ４にて、実施の形態１と同様に、信号線正否判定部１０５は、信号線状態値取得部１０４からの信号線状態値の出力値と、ステップＳ１で読み込んだ試験テーブルの出力値（期待値）とを比較して、該当試験の正否を判定する。
　図３４は、各試験についてのロジック図面３２０２～３２０５の信号線状態値の出力値、つまりロジック図面３２０２～３２０５に対して上述の試験Ｎｏ１～Ｎｏ４を実施した結果をまとめた試験結果テーブル３４０１を示す図である。また、試験結果テーブル３４０１の結果欄には、実施の形態１で説明した試験結果テーブル１２０１（図１２）と同様に、ステップＳ４にて信号線正否判定部１０５が判定した場合の各試験（試験Ｎｏ１～Ｎｏ４）の正否の判定結果（ＯＫ、ＮＧ）が示されている。
　ステップＳ５（図３１）にて、実施の形態１と同様に、信号線追跡部１０６は、該当試験について、各信号線の信号線状態値と、試験テーブルの出力値と、追跡ルールとに基づいて、ロジック図面の出力側から入力側に向かって信号線を追跡する。そして、同ステップＳ５にて、信号線正否判定部１０５は、信号線追跡部１０６の追跡結果に基づいて、ロジック図面上の各信号線の正否を、該当試験について判定する。図３３には、ステップＳ５にて信号線正否判定部１０５が試験Ｎｏ３について判定した、ロジック図面３２０２～３２０５上の各信号線の正否結果が、実施の形態１と同様の形式で示されている。
　ステップＳ６（図３１）にて、実施の形態１と同様に、全試験（ここでは試験Ｎｏ１～４）について、以上のステップＳ３～Ｓ５の動作が行われたか否かが判定される。全試験について行われたと判定された場合にはステップＳ７に進み、全試験について行われたと判定されなかった場合にはステップＳ３に戻って残りの試験についてステップＳ３～Ｓ５の動作が行われる。
　そのため、試験Ｎｏ３以外の成功している試験Ｎｏ１、Ｎｏ２、Ｎｏ４（図３４）についてもステップＳ５が行われる。しかしながら、試験Ｎｏ１、Ｎｏ２、Ｎｏ４についてステップＳ５が行われても、図１３に示した追跡ルールによれば、ロジック図面３２０２～３２０５については何れの信号線も「正しい信号線」と判定されない。
　ステップＳ７（図３１）にて、実施の形態１と同様に、信号線正否結果集計部１０７は、信号線正否判定部１０５による全試験における各信号線の正否の判定結果を各信号線について集計することにより、各信号線の正否結果集計値を算出する。図３５に示すロジック図面３２０２～３２０５には、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値が下線付きの値として付記されている。
　ステップＳ８（図３１）にて、誤り信号線推定部１０８は、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づいて、各信号線の誤り可能性を推定する。本実施の形態では、誤り信号線推定部１０８は、正否結果集計値が「０」である信号線を「誤り可能性無し」、正否結果集計値の最大値「１／１」である信号線を「誤り可能性大」と判定する。図３５に示すロジック図面３２０２～３２０５には、誤り信号線推定部１０８が推定した各信号線の誤り可能性が、信号線の幅等によって示されている。
　ステップＳ２１にて、図面正否結果集計部１１０は、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づいて、各ロジック図面の正否結果集計値（以下「図面正否結果集計値」と呼ぶこともある）を算出する。本実施の形態では、図面正否結果集計値は、各ロジック図面の信号線の正否結果集計値の最大値であるとしている。図３５に示したロジック図面３２０２～３２０５において、図面正否結果集計部１１０が算出した図面正否結果集計値が、各ロジック図面３２０２～３２０５の右側に設けられた四角で囲まれた上側の領域の値として付記されている。ロジック図面０１（３２０２）、ロジック図面０２（３２０３）の図面正否結果集計値は「０／１」であり、ロジック図面０３（３２０４）、ロジック図面０４（３２０５）の図面正否結果集計値は「１／１」である。
　ステップＳ２２にて、図面特性値算出部１１１は、各ロジック図面の図面特性値を算出する。本実施の形態では、図面特性値は、ロジック図面での誤りの混入し易さの指標値を含んでいる。以下においては、図面特性値が、当該指標値の一例であるロジック図面の複雑度であるものとして説明する。
　具体的には、図３６に示されるように、ロジック図面に含まれる演算素子の種別に応じた複雑度が規定されており、図面特性値算出部１１１は、各ロジック図面の複雑度として、各ロジック図面に含まれる演算素子の複雑度の総和を算出する。図３５に示したロジック図面３２０２～３２０５において、図面特性値算出部１１１が算出した図面特性値が、各ロジック図面３２０２～３２０５の右側に設けられた四角で囲まれた下側の領域の値として付記されている。ロジック図面０１（３２０２）の複雑度は「６」、ロジック図面０２（３２０３）の複雑度は「６」、ロジック図面０３（３２０４）の複雑度は「８」、ロジック図面０４（３２０５）の複雑度は「１０」である。
　ステップＳ２３にて、ステップＳ１で読み込んだ試験テーブル（ここでは試験テーブル３００１）に対応する全てのロジック図面（ここではロジック図面３２０２～３２０５）について、以上のステップＳ２～Ｓ８、Ｓ２１及びＳ２２が行われたか否かが判定される。全てのロジック図面について行われたと判定された場合にはステップＳ２４に進み、全てのロジック図面について行われたと判定されなかった場合にはステップＳ２に戻って残りのロジック図面について以上のステップＳ２～Ｓ８、Ｓ２１及びＳ２２の動作が行われる。これにより、ステップＳ１で読み込んだ一群のロジック図面の数だけ、以上のステップＳ２～Ｓ８、Ｓ２１及びＳ２２が繰り返される。
　ステップＳ２４にて、誤り図面推定部１１２は、図面正否結果集計部１１０が算出した図面正否結果集計値と、図面特性値算出部１１１が算出した各ロジック図面の図面特性値とに基づいて、各ロジック図面の誤り可能性を推定する。
　本実施の形態では、誤り図面推定部１１２は、図面正否結果集計値の高いほどロジック図面の誤り可能性が高いと判定し、図面正否結果集計値が同じ場合は図面特性値が高いほどロジック図面の誤り可能性が高いとしている。図３５に示した例では、誤り図面推定部１１２は、図面正否結果集計値が高いロジック図面３２０４及びロジック図面３２０５のうち、図面特性値の高いロジック図面３２０５の誤り可能性を最も高いと判定する。
　ステップＳ２５にて、表示部１０９は、誤り図面推定部１１２により推定された各ロジック図面の誤り可能性を区別可能な表示形態で各ロジック図面３２０２～３２０５を表示するとともに、誤り信号線推定部１０８により推定された各信号線の誤り可能性を区別可能な表示形態で各信号線をロジック図面３２０２～３２０５に表示する。図３７は、本実施の形態に係るロジック図面表示装置の表示部１０９による、ロジック図面の表示例を示している。表示部１０９は、誤り可能性が高いロジック図面順に並べ替える（図３７に示す例では上側から下側に並べ替える）とともに、図面正否結果集計値が「０」でないロジック図面についてはその全体を灰色で着色するなどして表示する（図３７では、図の表示の関係上、灰色の代わりに砂地ハッチングを代わりに付している）。なお、各信号線の表示方法については、実施の形態１と同様である。
　以上のような本実施の形態に係るロジック図面表示装置及びその方法によれば、図面正否結果集計部１１０が、信号線正否結果集計部１０７が算出した各信号線の正否結果集計値に基づき各ロジック図面の正否結果集計値を算出し、図面特性値算出部１１１が、各ロジック図面の図面特性値を算出し、誤り図面推定部１１２が、各ロジック図面の正否結果集計値及び図面特性値に基づき、各ロジック図面の誤りを推定する。これにより、制御ロジックを複数に分割して記述した複雑なロジック図面に対して、予め故障辞書などの作成が不要であり、かつ、少ない計算時間で、誤り箇所を有するロジック図面を推定することができる。
　また、本実施の形態によれば、図面特性値算出部１１１が算出する各ロジック図面の図面特性値を、ロジック図面の複雑さなどのロジック図面での誤りの混入し易さの指標値を含む。これにより、誤り箇所を有するロジック図面のより適切な推定が可能となる。
　＜実施の形態３＞
　図面特性値算出部１１１は、ロジック図面に含まれる演算素子などの内容をもとに、図面特性値（ロジック図面の複雑度）を算出する。実施の形態２では、予め定められた演算素子の種別ごとに複雑度が規定されおり、ロジック図面に含まれる各演算素子の種別に応じた複雑度の総和として図面特性値（ロジック図面の複雑度）を算出した。しかしこれに限ったものではなく、演算素子の種別ごとに複雑度を規定せずに、図面特性値を算出する方法も考えられる。例えば、図面特性値算出部１１１は、次式に示されるように、ロジック図面に含まれる各演算素子の入力点の総数、出力点の総数、及び、設定パラメータの総数の総和として図面特性値（ロジック図面の複雑度）を算出してもよい。
図面特性値＝Ｎｉ＋Ｎｏ＋Ｎｐ
ここで、Ｎｉは、ロジック図面の演算素子の入力点の総数であり、Ｎｏは、ロジック図面の演算素子の出力点の総数であり、Ｎｐは、ロジック図面の演算素子の設定パラメータの総数である。
　この算出方法では、各演算素子の複雑度は、入力点、出力点、及び、設定パラメータの総和として定義され、ロジック図面の図面特性値は、ロジック図面の演算素子の複雑度の総和として算出されることに相当する。
　例えば、入力演算子や出力演算子やジャンプ演算子などの入出力演算子は、入力点及び出力点のいずれかを１つ有し、設定パラメータを有さないことから、それらの演算素子の複雑度は「１」となる。ここで、設定パラメータは、例えば上下限の設定パラメータなどが適用される。例えば、図３６に示されている演算素子のうち、上下限の設定パラメータを持つ上限モニタ演算子及び下限モニタ演算子だけが設定パラメータを持つ。このため、上限モニタ演算子及び下限モニタ演算子の設定パラメータの数は「１」であるが、その他の演算素子の設定パラメータの数は「０」となる。
　この算出方法を用いて、図３５に示したロジック図面について図面特性値（ロジック図面の複雑度）を算出する場合について説明する。ロジック図面０１（３２０２）には、３つの入力演算子２９０６，２９０７，２９０８と、１つの論理積演算子２９０９と、１つのジャンプ演算子２９１０とが含まれている。論理積演算子２９０９の入力点は３つであり、ジャンプ演算子２９１０の入力点は１つであることから、Ｎｉ＝４となる。入力演算子２９０６，２９０７，２９０８のそれぞれの出力点は１つであり、論理積演算子２９０９の出力点は１つであることから、Ｎｏ＝４となる。上述したように、入力演算子、論理積演算子及びジャンプ演算子の設定パラメータは０であることから、Ｎｐ＝０となる。したがって、ロジック図面０１（３２０２）の図面特性値は「８」（＝４＋４＋０）と算出される。ロジック図面０２（３２０３）の図面特性値も同様に「８」（＝４＋４＋０）と算出される。
　ロジック図面０３（３２０４）には、３つの入力演算子２９１６，２９１７，２９１８と、乗算を行うための演算素子２９１９と、減算を行うための演算素子２９２０と、ジャンプ演算子２９２１とが含まれている。乗算を行うための演算素子２９１９の入力点は２つであり、減算を行うための演算素子２９２０の入力点は２つであり、ジャンプ演算子２９２１の入力点は１つであることから、Ｎｉ＝５となる。入力演算子２９１６，２９１７，２９１８のそれぞれの出力点は１つであり、乗算を行うための演算素子２９１９の出力点は１つであり、減算を行うための演算素子２９２０の出力点は１つであることから、Ｎｏ＝５となる。入力演算子、論理積演算子及びジャンプ演算子等の設定パラメータは０であることから、Ｎｐ＝０となる。したがって、ロジック図面０３（３２０４）の図面特性値は「１０」（＝５＋５＋０）と算出される。
　ロジック図面０４（３２０５）には、３つのジャンプ演算子２９２２，２９２３，２９２４と、上限モニタ演算子２９２５と、論理積演算子２９２６と、出力演算子２９２７とが含まれている。上限モニタ演算子２９２５の入力点は１つであり、論理積演算子２９２６の入力点は３つであり、出力演算子２９２７の入力点は１つであることから、Ｎｉ＝５となる。ジャンプ演算子２９２２，２９２３，２９２４のそれぞれの出力点は１つであり、上限モニタ演算子２９２５の出力点は１つであり、論理積演算子２９２６の出力点は１つであることから、Ｎｏ＝５となる。上限モニタ演算子２９２５の設定パラメータは「１」であることから、Ｎｐ＝１となる。したがって、ロジック図面０４（３２０５）の図面特性値は「１１」（＝５＋５＋１）と算出される。
　以上の例において、誤り図面推定部１１２は、図面正否結果集計値が高いロジック図面３２０４及びロジック図面３２０５のうち、図面特性値の高いロジック図面３２０５の誤り可能性を最も高いと判定することなり、実施の形態２と同様に、図３７で示す表示形態でロジック図面が表示される。
　以上のような本実施の形態によれば、誤り箇所を有するロジック図面の推定において、演算素子の種別ごとに複雑度を規定せずに、図面特性値を算出することができる。
　なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
　１０１　ロジック図面格納装置、１０２　試験テーブル格納装置、１０５　信号線正否判定部、１０６　信号線追跡部、１０７　信号線正否結果集計部、１０８　誤り信号線推定部、１０９　表示部、１１０　図面正否結果集計部、１１１　図面特性値算出部、１１２　誤り図面推定部。

Claims (7)

  1. 　演算を行う演算素子と前記演算素子同士を接続する信号線とを含むロジック図面における誤り箇所を推定するロジック図面誤り箇所推定装置であって、
    　前記ロジック図面を格納するロジック図面格納装置（１０１）と、
    　前記ロジック図面の正否を判断するための各試験の入力値及び出力値の対応表である試験テーブルを格納する試験テーブル格納装置（１０２）と、
    　前記試験テーブルの前記各試験を前記ロジック図面に対して実施することにより前記各試験について取得された、前記ロジック図面上の各信号線の信号線状態値と、前記試験テーブルとに基づいて、前記各信号線の正否を前記各試験について判定する信号線正否判定部（１０５）と、
    　前記信号線正否判定部（１０５）による前記各信号線の正否の判定結果に基づいて、前記各信号線の正否結果集計値を算出する信号線正否結果集計部（１０７）と、
    　前記信号線正否結果集計部（１０７）が算出した前記各信号線の正否結果集計値に基づいて、前記各信号線の誤りを推定する誤り信号線推定部（１０８）と、
    　前記誤り信号線推定部（１０８）により推定された前記各信号線の誤りに応じた表示形態で前記各信号線を前記ロジック図面上に表示する表示部（１０９）と
    を備える、ロジック図面誤り箇所推定装置。
  2. 　請求項１に記載のロジック図面誤り箇所推定装置であって、
    　前記各信号線の前記信号線状態値と、前記試験テーブルの前記出力値と、前記ロジック図面の前記演算素子の種別毎に定められた追跡ルールとに基づいて、前記ロジック図面の出力側から入力側に前記信号線を追跡する信号線追跡部（１０６）
    をさらに備え、
    　前記信号線正否判定部（１０５）は、前記信号線追跡部（１０６）の追跡結果に基づいて、前記ロジック図面上の前記各信号線の正否を判定する、ロジック図面誤り箇所推定装置。
  3. 　請求項１または請求項２に記載のロジック図面誤り箇所推定装置であって、
    　前記信号線正否結果集計部（１０７）が算出した前記各信号線の正否結果集計値に基づいて、複数の前記ロジック図面について各前記ロジック図面の正否結果集計値を算出する図面正否結果集計部（１１０）と、
    　前記図面正否結果集計部（１１０）が算出した前記各ロジック図面の正否結果集計値に基づいて、前記各ロジック図面の誤りを推定する誤り図面推定部（１１２）と
    をさらに備え、
    　前記表示部（１０９）は、前記誤り図面推定部により推定された前記各ロジック図面の誤りに応じた表示形態で前記ロジック図面を表示する、ロジック図面誤り箇所推定装置。
  4. 　請求項３に記載のロジック図面誤り箇所推定装置であって、
    　前記各ロジック図面の図面特性値を算出する図面特性値算出部（１１１）をさらに備え、
    　前記誤り図面推定部（１１２）は、前記図面正否結果集計部が算出した前記各ロジック図面の正否結果集計値と、前記図面特性値算出部が算出した前記各ロジック図面の図面特性値とに基づいて、前記各ロジック図面の誤りを推定する、ロジック図面誤り箇所推定装置。
  5. 　請求項４に記載のロジック図面誤り箇所推定装置であって、
    　前記図面特性値算出部（１１１）が算出する前記各ロジック図面の図面特性値は、前記各ロジック図面での誤りの混入し易さの指標値を含む、ロジック図面誤り箇所推定装置。
  6. 　請求項４に記載のロジック図面誤り箇所推定装置であって、
    　前記図面特性値算出部（１１１）は、
    　前記各ロジック図面に含まれる各前記演算素子の入力点の総数、出力点の総数、及び、設定パラメータの総数の総和として、前記各ロジック図面の図面特性値を算出する、ロジック図面誤り箇所推定装置。
  7. 　演算を行う演算素子と前記演算素子同士を接続する信号線とを含むロジック図面における誤り箇所を推定するロジック図面誤り箇所推定方法であって、
    　（ａ）前記ロジック図面の正否を判断するための各試験の入力値及び出力値の対応表である試験テーブルの前記各試験を、前記ロジック図面に対して実施することにより、当該ロジック図面上の各信号線の信号線状態値を前記各試験について取得する工程と、
    　（ｂ）前記工程（ａ）で取得した信号線状態値と、前記試験テーブルとに基づいて、前記各信号線の正否を前記各試験について判定する工程と、
    　（ｃ）前記工程（ｂ）による前記各信号線の正否の判定結果に基づいて、前記各信号線の正否結果集計値を算出する工程と、
    　（ｄ）前記工程（ｃ）で算出された前記各信号線の正否結果集計値に基づいて、前記各信号線の誤りを推定する工程と、
    　（ｅ）前記工程（ｄ）で推定された前記各信号線の誤りに応じた表示形態で前記各信号線を前記ロジック図面上に表示する工程と
    を備える、ロジック図面誤り箇所推定方法。
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