JP2002228714A - 論理回路のテスト回路およびテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路における論理ブロック間の接続テス
ト用パターンをより少ない工数で開発でき且つチップ面
積の増大を抑えたテスト回路を提供する。 【解決手段】 テスト回路に、システムバスを介してデ
ータ設定を行うテスト入力用記憶部３７と、テスト入力
用記憶部からの出力信号と通常動作時の入力信号を入力
とし、モード切替信号により、テスト入力用記憶部から
の出力信号か通常動作時の入力信号のいずれかを選択
し、論理ブロックへの出力信号とする選択部３８と、選
択部からの出力信号をシステムバスに読み出す読出し部
３１０とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路のテスト
回路および方法に関し、特に、論理回路における各論理
ブロック内部のテストと、論理ブロック間の信号接続の
テストを行なう技術に関する。

【０００２】

【従来の技術】（従来例１）従来のテスト回路およびテ
スト方法としては、例えば特開平６−１８６３０８号公
報に開示されたものがある。図５は、かかる従来のテス
ト回路とテストされる論理ブロックの構成の一部を示す
ブロック図である。

【０００３】図５において、５１は、ある機能（例え
ば、タイマー等の機能）を有する第１論理ブロックであ
り、５２は、別の機能（例えば、シリアルＩ／Ｆ等の機
能）を有する第２論理ブロックである。５３は、論理回
路内のシステムバスである。

【０００４】５４は、入力マルチプレクサ（以下、入力
ＭＰＸと称する）であり、第１論理ブロック５１からの
出力信号ＤＯ１とシステムバス５３のデータとを選択信
号ＴＩにより切り替えて、テストレジスタ５５のデータ
入力端子（Ｄ）に出力する。

【０００５】テストレジスタ５５は、入力ＭＰＸ５４か
らの出力信号が入力されると、その信号をクロック信号
ＣＬＫの立ち上がりエッジにより取り込む。テストレジ
スタ５５の出力信号は、出力ＭＰＸ５６の一方の入力端
子（１）とトライステートバッファ５１１の入力端子に
供給される。

【０００６】出力ＭＰＸ５６は、第１論理ブロック５１
からの出力信号ＤＯ１とテストレジスタ５５の出力信号
とを選択信号ＴＯにより切り替えて、第２論理ブロック
５２に信号ＤＩ２として出力する。

【０００７】トライステートバッファ５１１の出力信号
は、システムバス５３に供給され、制御信号ＳＥＬは、
システムバス５３に対するトライステートバッファ５１
１の出力制御を行なう。

【０００８】次に、このように構成された従来の論理回
路において、論理ブロックに対するテスト回路の動作に
ついて説明する。

【０００９】まず、テスト時ではない、通常の動作モー
ドの場合には、選択信号ＴＩ、ＴＯ、および制御信号Ｓ
ＥＬを論理「０」にすると、第１論理ブロック５１の出
力信号ＤＯ１は、出力ＭＰＸ５６を介して論理ブロック
５２に信号ＤＩ２として入力される。

【００１０】次に、第２論理ブロック５２をテストする
ために、第２論理ブロック５２に任意の信号を入力する
場合について述べる。

【００１１】制御信号ＳＥＬを論理「０」にし、選択信
号ＴＯを論理「１」にする。そして、システムバス５３
に、第２論理ブロック５２に入力しようとする値をのせ
て、クロック信号ＣＬＫを論理「０」から「１」に変化
させることにより、システムバス５３の値が入力ＭＰＸ
５４を介してテストレジスタ５５に取り込まれる。テス
トレジスタ５５に取り込まれた値は、出力ＭＰＸ５６を
介して第２論理ブロック５２に入力される。

【００１２】次に、第１論理ブロック５１をテストする
ために、第１論理ブロック５１の出力信号を外部に読み
出す場合について述べる。

【００１３】選択信号ＴＩを論理「０」にすると、第１
論理ブロック５１からの出力信号ＤＯ１が、入力ＭＰＸ
５４を介してテストレジスタ５５に入力され、クロック
信号ＣＬＫを論理「０」から「１」に変化させることに
より、テストレジスタ５５に取り込まれる。その後、制
御信号ＳＥＬを論理「１」にすることにより、第１ブロ
ック５１の出力信号をシステムバス５３に読み出すこと
ができる。

【００１４】このようにして、論理ブロックに対して、
システムバス５３を介して任意の値を与えることがで
き、また論理ブロックの出力信号をシステムバス５３に
読み出すことができる。

【００１５】（従来例２）上記の説明は、論理ブロック
を個別にテストする場合であるが、論理ブロック間の接
続状態をテストすることも必要となる。かかる論理ブロ
ック間の接続状態をテストする方法としては、スキャン
手法がある。図６は、スキャン手法を用いた論理ブロッ
ク間の接続例を示す回路ブロック図である。

【００１６】図6において、６１は第１論理ブロック、
６２は第２論理ブロック、６３および６４はそれぞれ、
第１論理ブロック６１の第１出力端子および第２出力端
子、６５および６６は、それぞれ、第１論理ブロック６
１の第１出力端子６３および第２出力端子６４に接続さ
れた、第２論理ブロック６２の第１入力端子および第２
入力端子である。

【００１７】６１１、６１２、６１３、６１４はスキャ
ンレジスタであり、例えばスキャンテスト時のシフトモ
ードでは、入力データ選択端子Ｔに供給される論理
「１」のテストモード信号ＴＭＯＤにより、各スキャン
レジスタのテストデータ入力端子ＤＴへの入力が選択さ
れ、スキャンレジスタ６１１のテストデータ入力端子Ｄ
Ｔに入力されたテスト入力信号ＳＩが、クロック信号Ｃ
ＬＫの立ち上がりエッジで取り込まれ、クロック信号Ｃ
ＬＫに同期して、スキャンレジスタ６１１のデータ出力
端子Ｑからスキャンレジスタ６１２のテストデータ入力
端子ＤＴに、スキャンレジスタ６１２のデータ出力端子
Ｑからスキャンレジスタ６１３のテストデータ入力端子
ＤＴに、スキャンレジスタ６１３のデータ出力端子Ｑか
らスキャンレジスタ６１４のテストデータ入力端子ＤＴ
にシフトされ、スキャンレジスタ６１４のデータ出力端
子Ｑからテスト出力信号ＳＯとして出力される。

【００１８】一方、通常動作モード時には、入力データ
選択端子Ｔに供給される論理「０」のテストモード信号
ＴＭＯＤにより、各スキャンレジスタの通常データ用入
力端子Ｄへの入力が選択され、スキャンレジスタ６１１
の通常データ入力端子Ｄに入力された信号は、クロック
信号ＣＬＫの立ち上がりエッジで取り込まれ、クロック
信号ＣＬＫに同期して、スキャンレジスタ６１１のデー
タ出力端子Ｑからスキャンレジスタ６１４の通常データ
入力端子Ｄに供給され、また、スキャンレジスタ６１２
の通常データ入力端子Ｄに入力された信号は、クロック
信号ＣＬＫの立ち上がりエッジで取り込まれ、クロック
信号ＣＬＫに同期して、スキャンレジスタ６１２のデー
タ出力端子Ｑからスキャンレジスタ６１３の通常データ
入力端子Ｄに供給される。

【００１９】次に、かかる構成のスキャンレジスタを用
いた場合に、論理ブロック間の接続状態を確認する手順
について説明する。

【００２０】まず、テストモード信号ＴＭＯＤが論理
「１」の状態で、ある値のテスト入力信号ＳＩを入力
し、クロック信号ＣＬＫが２回立ち上がることで、テス
ト入力信号ＳＩの値がスキャンレジスタ６１１および６
１２に設定される。ここで、一例として、スキャンレジ
スタ６１１に論理「０」が、スキャンレジスタ６１２に
論理「１」が設定されたものとする。

【００２１】次に、テストモード信号ＴＭＯＤが論理
「０」の状態で、クロック信号ＣＬＫが１回立ち上がる
ことで、スキャンレジスタ６１２のデータ出力端子Ｑか
ら、第１論理ブロックの第２出力端子６４、第２論理ブ
ロックの第２入力端子６６、スキャンレジスタ６１３の
通常データ入力Ｄ端子という経路で、スキャンレジスタ
６１３に、スキャンレジスタ６１２の設定値（論理
「１」）が取り込まれる。同時に、スキャンレジスタ６
１１のデータ出力端子Ｑから、第１論理ブロックの第１
出力端子６３、第２論理ブロックの第１入力端子６５、
スキャンレジスタ６１４の通常データ入力端子Ｄという
経路で、スキャンレジスタ６１４に、スキャンレジスタ
６１１の設定値（論理「０」）が取り込まれる。

【００２２】次に、テストモード信号ＴＭＯＤが論理
「１」の状態で、クロック信号ＣＬＫが２回立ち上がる
ことで、スキャンレジスタ６１４、６１３の設定値を順
次、テスト出力信号として読み出す。このとき、第１論
理ブロック６１の第１出力端子６３と第２論理ブロック
６２の第１入力端子６５との接続、および第１論理ブロ
ック６１の第２出力端子６４と第２論理ブロック６２の
第２入力端子６６との接続が正常であれば、スキャンレ
ジスタ６１４の設定値を読み出したときのテスト出力信
号ＳＯの値は論理「０」に、スキャンレジスタ６１３の
設定値を読み出したときのテスト出力信号の値は論理
「１」になる。

【００２３】以上のような手順により、スキャン手法を
用いて論理ブロック間の接続状態を確認する。

【００２４】

【発明が解決しようとする課題】上記従来例１のテスト
回路では、第１論理ブロック５１と第２論理ブロック５
２間で、第１論理ブロック５１の出力端子が出力ＭＰＸ
５６の入力端子に正しく接続されていない場合には、第
１論理ブロック５１および第２論理ブロック５２に対す
る個別のテストだけでは接続不良を発見できない。

【００２５】そこで、第１論理ブロック５１の出力端子
が出力ＭＰＸ５６の入力端子に正しく接続されていない
場合、第１論理ブロック５１の出力信号ＤＯ１は、入力
ＭＰＸ５４、テストレジスタ５５、トライステートバッ
ファ５１、システムバス５３という経路に変更すると、
正しくシステムバス２３に読み出すことができる。

【００２６】また、第２論理ブロック５２への入力につ
いては、システムバス２３、入力ＭＰＸ５４、テストレ
ジスタ５５、出力ＭＰＸ２６、第２論理ブロック５２と
いう経路で、入力信号ＤＩ２が正しく第２論理ブロック
５２に入力される。

【００２７】そのため、第１論理ブロック５１と第２ブ
ロックB２２の接続を確認するためには、通常動作モー
ドにおいて、第１論理ブロック５１と第２論理ブロック
５２を同時に動作させ、第２論理ブロック５２の出力信
号を観測するテストを行わなければならない。

【００２８】このため、論理ブロック間の接続状態をテ
ストするためのテストパターンを、論理回路を設計する
度に作り直す工数が発生し、第１論理ブロック５１と第
２論理ブロック５２を同時に動作させる必要があるた
め、その開発工数は多大なものとなる。

【００２９】一方、上記従来例２のようなスキャン手法
で論理ブロック間の接続状態を確認する場合、前段の信
号を出力する論理ブロック、後段の信号を入力する論理
ブロックのどちらにも、テスト用のスキャンレジスタを
設ける必要があり、論理回路をＬＳＩ化した際にチップ
面積が増え、コスト高となる要因になる。

【００３０】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、論理回路における論理ブロッ
ク間の接続をテストするためのテストパターンをより少
ない工数で開発することができ、且つチップ面積の増大
を抑えたテスト回路およびテスト方法を提供することに
ある。

【００３１】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る論理回路のテスト回路は、システムバ
スを有する論理回路内の論理ブロックをテスト対象とす
るテスト回路であって、システムバスを介してデータ設
定を行うテスト入力用記憶部と、テスト入力用記憶部か
らの出力信号と通常動作時の入力信号を入力とし、モー
ド切替信号により、テスト入力用記憶部からの出力信号
か通常動作時の入力信号のいずれかを選択し、論理ブロ
ックへの出力信号とする選択部と、選択部からの出力信
号をシステムバスに読み出す読出し部とを備えたことを
特徴とする。

【００３２】この場合、テスト入力用記憶部は、システ
ムバスのデータを入力とし、書き込み信号により、シス
テムバスのデータを取り込むテストレジスタから成り、
選択部は、テストレジスタの出力信号と通常動作時の入
力信号を選択制御信号により切り替えて出力するマルチ
プレクサから成り、読出し部は、読み出し信号により、
マルチプレクサの出力信号をシステムバスに出力するト
ライステートバッファから成り、テスト回路は、読み出
し信号とテストモードであることを示すテスト信号を入
力とし、出力がマルチプレクサの選択制御信号となる排
他的論理和回路を備え、テスト信号が第１の電位で且つ
読み出し信号が第２の電位である場合、マルチプレクサ
は、テストレジスタのデータを論理ブロックに出力し、
テスト信号が第１の電位で且つ読み出し信号が第２の電
位とは異なる第３の電位である場合、マルチプレクサ
は、通常動作時の入力信号の値を論理ブロックに出力す
ると同時に、トライステートバッファは、マルチプレク
サの出力信号の値をシステムバスに読み出し、テスト信
号が第１の電位とは異なる第４の電位で且つ読み出し信
号が第２の電位である場合、マルチプレクサは、通常動
作時の入力信号の値を論理ブロックに出力し、テスト信
号が第４の電位で且つ読み出し信号が第３の電位の場
合、マルチプレクサは、テストレジスタのデータを論理
ブロックに出力すると同時に、トライステートバッファ
は、マルチプレクサの出力の値をシステムバスに読み出
すことが好ましい。

【００３３】前記の目的を達成するため、本発明に係る
論理回路の第１のテスト方法は、本発明に係るテスト回
路が論理ブロック間に配設された論理回路のテスト方法
であって、後段の論理ブロックの入力データを入力端子
側のテスト回路により設定し、前段の論理ブロックの出
力データを出力端子側のテスト回路に出力することで、
論理ブロック内部のテストを行い、後段の論理ブロック
の入力端子に対応するテスト回路へのデータの書込みを
行い、その後、動作モードを切り替えて、後段の論理ブ
ロックの入力端子に対応するテスト回路内のデータを読
み出し、前段の論理ブロックのデータ出力を行うこと
で、論理ブロック間の信号接続のテストを行なうことを
特徴とする。

【００３４】前記の目的を達成するため、本発明に係る
論理回路の第２のテスト方法は、本発明に係るテスト回
路を用いた論理回路のテスト方法であって、論理ブロッ
クの設計時には、論理ブロックの入力端子側および出力
端子側それぞれにテスト回路を配設した状態で回路設計
およびテストパターンを作成し、論理ブロック間の接続
を行なう際には、出力端子側のテスト回路と入力端子側
のテスト回路を統合して、論理ブロック間の接続情報か
ら、論理ブロックの入力端子に対応するテスト回路への
データ書込み、および論理ブロックの出力端子に対応す
るテスト回路からのデータ読み出しを行ない、論理ブロ
ック間の信号接続をテストすることを特徴とする。

【００３５】上記の構成および方法によれば、論理ブロ
ック内のテストを同じ論理ブロックであれば共通のパタ
ーンを使用でき、かつ論理ブロック間の信号接続テスト
用のテストパターンをより少ない工数で開発することが
可能になる。

【００３６】また、論理ブロック内のテストパターンを
ブロック毎に開発し、複数の論理ブロックを接続した場
合も、論理ブロックが共通であればその論理ブロック内
のテストパターンを共通で使うことができる。

【００３７】また、論理ブロック間の接続を変更した場
合でも、論理ブロック間の接続情報に基づいて、信号接
続テスト用のテストパターンを容易に開発することがで
きる。

【００３８】さらに、論理ブロックの接続時に、その出
力端子側と入力端子側のテスト回路を統合することで、
より少ないチップ面積で接続確認のためのテスト回路を
実現することができる。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００４０】図１は、本発明の一実施形態によるテスト
回路を備えた論理回路の回路ブロック図であり、論理ブ
ロック間を接続して目的とする論理回路を構成した状態
を示している。図２は、図１の論理回路における各論理
ブロック毎のテストパターンを作成する段階での回路ブ
ロック図であり、各論理ブロック間は接続されていない
状態にある。図３は、本実施形態によるテスト回路の構
成例を示す回路図である。

【００４１】以下では、まず、図２および図３について
説明し、次に、図１について説明する。

【００４２】図２において、１１は、ある機能（例え
ば、タイマー等の機能）を有する第１論理ブロックであ
り、１２は、別の機能（例えば、シリアルＩ／Ｆ等の機
能）を有する第２論理ブロックである。第１論理ブロッ
ク１１および第２論理ブロック１２は、それぞれ、第１
入力端子１４および１８、第２入力端子１５および１
９、第１出力端子１６および１１０、第２出力端子１７
および１１１を有する。

【００４３】１３は論理回路内のデータバスであり、１
２４は第１テスト回路、１２５は第２テスト回路、２２
６は第３テスト回路、２２７は第４テスト回路、２２８
は第５テスト回路、２２９は第６テスト回路、１３０は
第７テスト回路、１３１は第８テスト回路であり、これ
らのテスト回路はいずれも同じ構成を有する。なお、テ
スト回路の詳細構成については、図３を用いて後ほど説
明する。

【００４４】第１テスト回路１２４、第２テスト回路１
２５、第５テスト回路２２８、および第６テスト回路２
２９において、バス端子ＢＵＳはデータバス１３に接続
され、データ入力端子ＤＩおよびリードイネーブル端子
ＲＥは使用しないので接地される。

【００４５】また、内部のテストレジスタにデータバス
１３の値を書き込むことを指定するために、後述するデ
コード回路１３３から、第１テスト回路１２４のライト
イネーブル端子ＷＥにはライトイネーブル信号ＷＥ１０
が供給され、第２テスト回路１２５のライトイネーブル
端子ＷＥにはライトイネーブル信号ＷＥ１１が供給さ
れ、第５テスト回路２２８のライトイネーブル端子ＷＥ
にはライトイネーブル信号ＷＥ２０が供給され、第６テ
スト回路２２９のライトイネーブル端子ＷＥにはライト
イネーブル信号ＷＥ２１が供給される。

【００４６】また、第１テスト回路１２４のデータ出力
端子ＤＯは第１論理ブロック１１の第１入力端子１４に
接続され、第２テスト回路１２５のデータ出力端子ＤＯ
は第１論理ブロック１１の第２入力端子１５に接続さ
れ、第５テスト回路２２８のデータ出力端子ＤＯは第２
論理ブロック１２の第１入力端子１８に接続され、第６
テスト回路２２９のデータ出力端子ＤＯは第２論理ブロ
ック１２の第２入力端子１９に接続されている。

【００４７】一方、第３テスト回路２２６、第４テスト
回路２２７、第７テスト回路１３０、および第８テスト
回路１３１において、バス端子ＢＵＳはデータバス１３
に接続され、データ出力端子ＤＯは使用しないのでオー
プンにされ、ライトイネーブル端子ＷＥは使用しないの
で接地される。

【００４８】また、データ入力端子ＤＩの値をデータバ
ス１３に読み出すことを指定するために、後述するデコ
ード回路１３３から、第３テスト回路２２６のリードイ
ネーブル端子ＲＥにはリードイネーブル信号ＲＥ１０が
供給され、第４のテスト回路２２７のリードイネーブル
端子ＲＥにはリードイネーブル信号ＲＥ１１が供給さ
れ、第７のテスト回路１３０のリードイネーブル端子Ｒ
Ｅにはリードイネーブル信号ＲＥ２０が供給され、第８
のテスト回路１３１のリードイネーブル端子ＲＥにはリ
ードイネーブル信号ＲＥ２１が供給される。

【００４９】また、第３テスト回路２２６のデータ入力
端子ＤＩは第１論理ブロック１１の第１出力端子１６に
接続され、第４テスト回路２２７のデータ入力端子ＤＩ
は第１論理ブロック１１の第２出力端子１７に接続さ
れ、第７テスト回路１３０のデータ入力端子ＤＩは第２
論理ブロック１２の第１出力端子１１０に接続され、第
８テスト回路１３１のデータ入力端子ＤＩは第２論理ブ
ロック１２の第２出力端子１１１に接続されている。

【００５０】さらに、全てのテスト回路のテスト端子Ｔ
ＥＳＴには、論理回路内の動作モードをテストモードに
設定する場合には論理「１」であり、通常動作モードに
設定する場合には論理「０」であるテスト信号ＴＥＳＴ
が供給される。

【００５１】デコード回路１３３は、論理回路内のアド
レスバス１３２上のアドレス値ＡＤＲ、ライトイネーブ
ル信号ＷＥ、およびリードイネーブル信号ＲＥから、第
１テスト回路１２４に対してライトイネーブル信号ＷＥ
１０を、第２テスト回路１２５に対してライトイネーブ
ル信号ＷＥ１１を、第３テスト回路２２６に対してリー
ドイネーブル信号ＲＥ１０を、第４テスト回路２２７に
対してリードイネーブル信号ＲＥ１１を、第５テスト回
路２２８に対してライトイネーブル信号ＷＥ２０を、第
６テスト回路２２９に対してライトイネーブル信号ＷＥ
２１を、第７テスト回路１３０に対してリードイネーブ
ル信号ＲＥ２０を、第８テスト回路１３１に対してリー
ドイネーブル信号ＲＥ２１をデコードして出力する。

【００５２】次に、データバス１３から各論理ブロック
へのデータ入力動作、および各論理ブロックからデータ
バス１３へのデータ出力動作について説明する。

【００５３】まず、各論理ブロックへのデータ入力動作
について説明する。アドレスバス１３２のアドレス値Ａ
ＤＲが、第１論理ブロック１１の第１入力端子１４に入
力する値を書き込むための第１テスト回路１２４を示し
ていると、ライトイネーブル信号ＷＥが論理「１」の時
に、デコード回路１３３がライトイネーブル信号ＷＥ１
０を論理「１」にする。ライトイネーブル信号ＷＥ１０
が論理「１」になることにより、第１テスト回路１２４
内の後述するテストレジスタ３７にデータバス１３のデ
ータが取り込まれる。そして、テスト信号ＴＥＳＴが論
理「１」であるときに、第１テスト回路１２４内のテス
トレジスタ３７の値が、第１論理ブロック１１の第１入
力端子１４に入力される。

【００５４】このようにして、第１論理ブロック１１の
第２入力端子１５、第２論理ブロック１２の第１入力端
子１８および第２入力端子１９へのデータ入力動作も同
様に行われる。

【００５５】次に、各論理ブロックからのデータ出力動
作について説明する。アドレスバス１３２のアドレス値
ＡＤＲが、第１論理ブロック１１の第１出力端子１６の
値を読み出すための第３テスト回路２２６を示している
と、リードイネーブル信号ＲＥが論理「１」の時に、デ
コード回路１３３がリードイネーブル信号ＲＥ１０を論
理「１」にする。リードイネーブル信号ＲＥ１０が論理
「１」になることにより、テスト信号ＴＥＳＴが論理
「１」であるときに、第１論理ブロック１１の第１出力
端子１６の値がデータバス１３に出力される。

【００５６】このようにして、第１論理ブロック１１の
第２出力端子１７、第２論理ブロック１２の第１出力端
子１１０および第２出力端子１１１からのデータ出力動
作も同様に行われる。

【００５７】図３は、図２の各テスト回路の構成例を示
す回路図である。

【００５８】図３において、３７はテストレジスタであ
り、ライトイネーブル端子ＷＥへのライトイネーブル信
号が論理「０」から論理「１」に遷移したときに、バス
端子ＢＵＳに接続されたデータバス１３上のデータ値を
取り込む。

【００５９】３８はマルチプレクサ（ＭＰＸ）であり、
排他的論理和（ＸＯＲ）回路３１２により、リードイネ
ーブル端子ＲＥからのリードイネーブル信号とテスト端
子ＴＥＳＴからのテスト信号の排他的論理和（ＸＯＲ）
をとった選択信号が論理「０」（ＲＥが論理「１」、Ｔ
ＥＳＴが論理「１」）の場合は、データ入力端子ＤＩか
らの値を、該選択信号が「１」（ＲＥが論理「１」、Ｔ
ＥＳＴが論理「０」）の場合は、テストレジスタ３７に
書き込まれた値を、データ出力端子ＤＯに、またトライ
ステートバッファ３１２を介してバス端子ＢＵＳに選択
出力する。

【００６０】トライステートバッファ３１２は、リード
イネーブル端子ＲＥからのリードイネーブル信号が論理
「１」の場合に、ＭＰＸ３８からの信号をバス端子ＢＵ
Ｓに読み出し、該リードイネーブル信号が論理「０」の
場合は、その出力がハイインピーダンスとなり、バス端
子ＢＵＳから切り離される。

【００６１】次に、このように構成されたテスト回路の
動作について説明する。

【００６２】まず、ライトイネーブル端子ＷＥへのライ
トイネーブル信号が論理「１」になることで、バス端子
ＢＵＳの値がテストレジスタ３７に取り込まれる。

【００６３】次に、テスト端子ＴＥＳＴの信号が論理
「１」であって、リードイネーブル端子ＲＥの信号が論
理「０」の時、トライステートバッファ３１０は非活性
状態になり、ＭＰＸ３８によりテストレジスタ３７の値
がデータ出力端子ＤＯに出力される。これにより、テス
トモード時において、後段の論理ブロックにテストデー
タが入力される。

【００６４】また、テスト端子ＴＥＳＴの信号が論理
「１」であって、リードイネーブル端子ＲＥの信号が論
理「１」の時は、トライステートバッファ３１０は活性
状態になり、ＭＰＸ３８およびトライステートバッファ
３１０によりデータ入力端子ＤＩの値がバス端子ＢＵＳ
に出力される。これにより、テストモード時において、
前段の論理ブロックの出力信号をバス端子ＢＵＳに読み
出すことができる。

【００６５】一方、テスト端子ＴＥＳＴの信号が論理
「０」であって、リードイネーブル端子ＲＥの信号が論
理「０」の時は、トライステートバッファ３１０は非活
性状態になり、ＭＰＸ３８によりデータ入力端子ＤＩの
値がデータ出力端子ＤＯに出力される。これにより、通
常動作モード時において、前段の論理ブロックと後段の
論理ブロックの信号接続がなされる。

【００６６】また、テスト端子ＴＥＳＴの信号が論理
「０」であって、リードイネーブル端子ＲＥの信号が論
理「１」の時は、トライステートバッファ３１０は活性
状態になり、ＭＰＸ３８およびトライステートバッファ
３１０によりテストレジスタ３７の値がバス端子ＢＵＳ
に出力される。これにより、通常動作モード時におい
て、前段の回路ブロックの出力端子が接続されるデータ
入力端子ＤＩからバス端子ＢＵＳへの経路、テストレジ
スタ３７からデータ出力端子ＤＯへの経路、およびテス
トレジスタ３７からバス端子ＢＵＳへの経路が確認で
き、データ入力端子ＤＩとデータ出力端子ＤＯが正しく
接続されていることが確認できる。

【００６７】次に、テストパターンを作成する方法につ
いて説明する。

【００６８】図２の状態で、第１論理ブロック１１と第
２論理ブロック１２に対して、各論理ブロック毎のテス
トパターンを作成する。

【００６９】第１論理ブロック１１に対するテストパタ
ーンは、既に論理回路がテストモード状態（すなわち、
テスト信号ＴＥＳＴが論理「１」の状態）にあるとし
て、以下のような形になる。

【００７０】［リスト１（第１論理ブロック１１に対す
るテストパターン）］ ステップ１ ＷＲＩＴＥ ＡＩ，０１ ステップ２ ＲＥＡＤ ＡＯ，０１ ステップ３ ＷＲＩＴＥ ＡＩ，１０ ステップ４ ＲＥＡＤ ＡＯ，１０ ………（以下に続く） 上記リスト１のステップ１は、第１論理ブロック１１の
入力端子に「０１」を設定する（第１入力端子１４に
「０」を、第２入力端子１５に「１」を設定する）こと
を示す。つまり、第１論理ブロック１１の第１入力端子
１４に対応する第１テスト回路１２４のテストレジスタ
３７に「０」を、第２入力端子１５に対応する第２テス
ト回路１２５のテストレジスタ３７に「１」を書き込む
ことを意味する。

【００７１】リスト１のステップ３も、設定値は「１
０」と異なるが同様の書き込み動作を示す。

【００７２】なお、本実施形態では、第１テスト回路１
２４のテストレジスタ３７へのライトイネーブル信号Ｗ
Ｅ１０と、第２テスト回路１２５のテストレジスタ３７
へのライトイネーブル信号ＷＥ１１とを分けて説明して
いるが、同一の信号とし、各テストレジスタ３７に書き
込む値をデータバス１３のビット位置により区別しても
良い。

【００７３】リスト１のステップ２は、第１論理ブロッ
ク１１の出力信号を読み出し、その読み出した値の期待
値が「０１」であることを示す。つまり、第１出力端子
１６の値を、第３テスト回路２２６を介してデータバス
１３に読み出し、その読み出し値の期待値が「０」であ
ること、また第２出力端子１７の値を、第４テスト回路
２２７を介してデータバス１３に読み出し、その読み出
し値の期待値が「１」であることを示す。

【００７４】リスト１のステップ４も、期待値は「１
０」と異なるが同様の読み出し動作を示す。

【００７５】なお、本実施形態では、第１論理ブロック
１１の第１出力端子１６に対する第３テスト回路２２６
のリードイネーブル信号ＲＥ１０と、第２出力端子１７
に対する第４テスト回路２２７のリードイネーブル信号
ＲＥ１１とを分けて説明しているが、同一の信号とし、
読み出す値をデータバス１３のビット位置により区別し
ても良い。

【００７６】このようにして、第１論理ブロック１１に
対して、第１テスト回路１２４および第２テスト回路１
２５を介して任意の値を入力として与え、第３テスト回
路２２６および第４テスト回路２２７を介して出力を読
み出すことにより、第１論理ブロック１１内部のテスト
が行われる。

【００７７】第２論理ブロック１２に対するテストパタ
ーンも同様に、既に論理回路がテストモード状態（すな
わち、テスト信号ＴＥＳＴが論理「１」の状態）にある
として、以下のような形になる。

【００７８】［リスト２（第２論理ブロック１２に対す
るテストパターン）］ ステップ１ ＷＲＩＴＥ ＢＩ，０１ ステップ２ ＲＥＡＤ ＢＯ，０１ ステップ３ ＷＲＩＴＥ ＢＩ，１０ ステップ４ ＲＥＡＤ ＢＯ，１０ ………（以下に続く） 次に、未接続であった第１論理ブロック１１と第２論理
ブロック１２間の信号線を接続して、目的とする論理回
路を構成した場合について、図１を用いて説明する。な
お、図１において、図２と同じ構成要素については同じ
符号を付し、説明を省略する。また、図１において、図
２の構成と異なるのは、図２の第３テスト回路２２６と
第５テスト回路を統合して第３’テスト回路１２６と
し、また図２の第４テスト回路２２７と第６テスト回路
２２９を統合して第４’テスト回路１２７とした点にあ
る。以下では、この構成の相違点についてのみ説明す
る。

【００７９】第３’テスト回路１２６において、データ
入力端子ＤＩは第１論理ブロック１１の第１出力端子１
６に接続され、データ出力端子ＤＯは第２論理ブロック
１２の第１入力端子１８に接続され、ライトイネーブル
端子ＷＥには、デコード回路１３３からライトイネーブ
ル信号ＷＥ２０が供給され、リードイネーブル端子ＲＥ
には、同じくデコード回路１３３からリードイネーブル
信号ＲＥ１０が供給される。

【００８０】また、第４’テスト回路１２７において、
データ入力端子ＤＩは第１論理ブロック１１の第２出力
端子１７に接続され、データ出力端子ＤＯは第２論理ブ
ロック１２の第２入力端子１９に接続され、ライトイネ
ーブル端子ＷＥには、デコード回路１３３からライトイ
ネーブル信号ＷＥ２１が供給され、リードイネーブル端
子ＲＥには、同じくデコード回路１３３からリードイネ
ーブル信号ＲＥ１１が供給される。

【００８１】図１において、まず、第１論理ブロック１
１内部のテストを行うためには、テストモード状態（テ
スト信号ＴＥＳＴが論理「１」の状態）にして、予め用
意しておいたリスト１（第１論理ブロック１１に対する
テストパターン）を実行すればよい。また、第２論理ブ
ロック１２内部のテストを行うためには、テストモード
状態にして、予め用意しておいたリスト２（第２論理ブ
ロック１２に対するテストパターン）を実行すればよ
い。

【００８２】次に、第１論理ブロック１１と第２論理ブ
ロック１２の接続をテストするためには、テストモード
でない状態（テスト信号ＴＥＳＴが論理「０」の状態）
で、以下のようなテストを行う。

【００８３】［リスト３（第１論理ブロック１１の第１
出力端子１６と第２論理ブロック１２の第１入力端子１
８間の信号接続をテストするテストパターン）］ ステップ１ 全てのテスト回路のテストレジスタ３７へ
の「０」の書き込み ステップ２ 第２論理ブロック１２の第１入力端子１８
に対応するライトイネーブル信号ＷＥ２０により、第
３’テスト回路１２６のテストレジスタ３７への「１」
の書き込み ステップ３ 第１論理ブロック１１の第１出力端子１６
に対応するリードイネーブル信号ＲＥ１０により、第
３’テスト回路１２６のテストレジスタ３７からの読み
出し ステップ４ ステップ３で読み出した値が「１」である
か否かの判断 上記リスト３のステップ４において、ステップ３で読み
出した値が「１」であれば、第１論理ブロック１１の第
１出力端子１６と第２論理ブロック１２の第１入力端子
１８は正しく信号接続されており、一方、ステップ３で
読み出した値が「０」であれば、接続ミスまたは接続不
良である。

【００８４】［リスト４（第１論理ブロック１１の第２
出力端子１７と第２論理ブロック１２の第２入力端子１
９間の信号接続をテストするテストパターン）］ ステップ１ 全てのテスト回路のテストレジスタ３７へ
の「０」の書き込み ステップ２ 第２論理ブロック１２の第２入力端子１９
に対応するライトイネーブル信号ＷＥ２１により、第
４’テスト回路１２７のテストレジスタ３７への「１」
の書き込み ステップ３ 第１論理ブロック１１の第２出力端子１７
に対応するリードイネーブル端子ＲＥ１１により、第
４’テスト回路１２７のテストレジスタ３７からの読み
出し ステップ４ ステップ３で読み出した値が「１」である
か否かの判断 上記リスト４のステップ４において、ステップ３で読み
出した値が「１」であれば、第１論理ブロック１１の第
２出力端子１７と第２論理ブロック１２の第２入力端子
１９は正しく信号接続されており、一方、ステップ３で
読み出した値が「０」であれば、接続ミスまたは接続不
良である。

【００８５】図４は、図１の論理ブロック間の接続に対
して、接続ミスの一例を示す図であり、第１論理ブロッ
ク１１の第１出力端子１６と第２論理ブロック１２の第
１入力端子１８とを信号接続し、第１論理ブロック１１
の第２出力端子１７と第２論理ブロック１２の第２入力
端子１９とを信号接続すべきところを、誤って、第１論
理ブロック１１の第１出力端子１６と第２論理ブロック
１２の第２入力端子１９とを信号接続し、第１論理ブロ
ック１１の第２出力端子１７と第２論理ブロック１２の
第１入力端子１８とを信号接続してしまった例を示す。

【００８６】図４において、テストモード状態（テスト
信号ＴＥＳＴが論理「１」の状態）では、第１論理ブロ
ック１１および第２論理ブロック１２の内部テストは、
それぞれ、リスト１（第１論理ブロック１１に対するテ
ストパターン）およびリスト２（第２論理ブロック１２
に対するテストパターン）により正常に行われる。

【００８７】しかし、リスト３（第１論理ブロック１１
の第１出力端子１６と第２論理ブロック１２の第１入力
端子１８間の信号接続をテストするテストパターン）を
入力すると、リスト３のステップ２において、第３’テ
スト回路１２７のテストレジスタ３７に「１」（期待
値）が書き込まれるが、ステップ３において読み出され
るのは、第４’テスト回路１２７のテストレジスタ３７
の値である「０」となる。

【００８８】そのため、リスト３のステップ４で、読み
出し値「０」が期待値「１」に一致せず、接続不良が発
見される。

【００８９】また、リスト４（第１論理ブロック１１の
第２出力端子１７と第２論理ブロック１２の第１入力端
子１９間の信号接続をテストするテストパターン）のテ
ストパターンによっても同様に、読み出し値と期待値と
の不一致が発生し、接続不良が発見される。

【００９０】なお、本実施形態では、各論理ブロックの
入力端子数および出力端子数をそれぞれ２本として説明
したが、本発明がそれに限定されないのは言うまでもな
い。

【００９１】

【発明の効果】以上説明したように、本発明によれば、
論理ブロック内のテストを同じ論理ブロックであれば共
通のパターンを使用でき、かつ論理ブロック間の信号接
続テスト用のテストパターンをより少ない工数で開発す
ることが可能になる。

【００９２】また、論理ブロック内のテストパターンを
ブロック毎に開発し、複数の論理ブロックを接続した場
合も、論理ブロックが共通であればその論理ブロック内
のテストパターンを共通で使うことができる。

【００９３】また、論理ブロック間の接続を変更した場
合でも、論理ブロック間の接続情報に基づいて、信号接
続テスト用のテストパターンを容易に開発することがで
きる。

【００９４】さらに、論理ブロックの接続時に、その出
力端子側と入力端子側のテスト回路を統合することで、
より少ないチップ面積で接続確認のためのテスト回路を
実現することができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるテスト回路を備え
た論理回路の回路ブロック図

【図２】 図１の論理回路における各論理ブロック毎の
テストパターンを作成する段階での回路ブロック図

【図３】 本実施形態によるテスト回路の構成例を示す
回路図

【図４】 図１の論理ブロック間の接続に対する接続ミ
スの一例を示す図

【図５】 論理ブロック内部をテストする場合における
従来のテスト回路の構成を示すブロック図

【図６】 スキャン手法を用いて論理ブロック間の信号
接続をテストする場合における従来のテスト回路の構成
を示すブロック図

【符号の説明】

１１ 第１論理ブロック １２ 第２論理ブロック １３ データバス １４ 第１論理ブロック１１の第１入力端子 １５ 第１論理ブロック１１の第２入力端子 １６ 第１論理ブロック１１の第１出力端子 １７ 第１論理ブロック１１の第２出力端子 １８ 第２論理ブロック１２の第１入力端子 １９ 第２論理ブロック１２の第２入力端子 １１０ 第２論理ブロック１２の第１出力端子 １１１ 第２論理ブロック１２の第２出力端子 １２４ 第１テスト回路 １２５ 第２テスト回路 １２６ 第３’テスト回路 １２７ 第４’テスト回路 １３０ 第７テスト回路 １３１ 第８テスト回路 １３２ アドレスバス ２２６ 第３テスト回路 ２２７ 第４テスト回路 ２２８ 第５テスト回路 ２２９ 第６テスト回路 ３７ テストレジスタ（テスト入力用記憶部） ３８ マルチプレクサ（選択部） ３１０ トライステートバッファ（読出し部） ３１２ 排他的論理和（ＸＯＲ）回路 ＢＵＳ 各テスト回路のバス端子 ＤＩ 各テスト回路のデータ入力端子 ＤＯ 各テスト回路のデータ出力端子 ＲＥ 各テスト回路のリードイネーブル端子 ＴＥＳＴ 各テスト回路のテスト端子 ＷＥ 各テスト回路のライトイネーブル端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 システムバスを有する論理回路内の論理
   ブロックをテスト対象とするテスト回路であって、 前記システムバスを介してデータ設定を行うテスト入力
   用記憶部と、 前記テスト入力用記憶部からの出力信号と通常動作時の
   入力信号を入力とし、モード切替信号により、前記テス
   ト入力用記憶部からの出力信号か前記通常動作時の入力
   信号のいずれかを選択し、前記論理ブロックへの出力信
   号とする選択部と、 前記選択部からの出力信号を前記システムバスに読み出
   す読出し部とを備えたことを特徴とする論理回路のテス
   ト回路。
2. 【請求項２】 前記テスト入力用記憶部は、前記システ
   ムバスのデータを入力とし、書き込み信号により、前記
   システムバスのデータを取り込むテストレジスタから成
   り、 前記選択部は、前記テストレジスタの出力信号と通常動
   作時の入力信号を選択制御信号により切り替えて出力す
   るマルチプレクサから成り、 前記読出し部は、読み出し信号により、前記マルチプレ
   クサの出力信号を前記システムバスに出力するトライス
   テートバッファから成り、 前記テスト回路は、前記読み出し信号とテストモードで
   あることを示すテスト信号を入力とし、出力が前記マル
   チプレクサの前記選択制御信号となる排他的論理和回路
   を備え、 前記テスト信号が第１の電位で且つ前記読み出し信号が
   第２の電位である場合、前記マルチプレクサは、前記テ
   ストレジスタのデータを前記論理ブロックに出力し、 前記テスト信号が第１の電位で且つ前記読み出し信号が
   前記第２の電位とは異なる第３の電位である場合、前記
   マルチプレクサは、前記通常動作時の入力信号の値を前
   記論理ブロックに出力すると同時に、前記トライステー
   トバッファは、前記マルチプレクサの出力信号の値を前
   記システムバスに読み出し、 前記テスト信号が前記第１の電位とは異なる第４の電位
   で且つ前記読み出し信号が前記第２の電位である場合、
   前記マルチプレクサは、前記通常動作時の入力信号の値
   を前記論理ブロックに出力し、 前記テスト信号が前記第４の電位で且つ前記読み出し信
   号が前記第３の電位の場合、前記マルチプレクサは、前
   記テストレジスタのデータを前記論理ブロックに出力す
   ると同時に、前記トライステートバッファは、前記マル
   チプレクサの出力の値を前記システムバスに読み出すこ
   とを特徴とする請求項１記載の論理回路のテスト回路。
3. 【請求項３】 請求項１または２記載のテスト回路が前
   記論理ブロック間に配設された論理回路のテスト方法で
   あって、 後段の論理ブロックの入力データを入力端子側の前記テ
   スト回路により設定し、 前段の論理ブロックの出力データを出力端子側の前記テ
   スト回路に出力することで、前記論理ブロック内部のテ
   ストを行い、 前記後段の論理ブロックの入力端子に対応する前記テス
   ト回路へのデータの書込みを行い、 その後、動作モードを切り替えて、前記後段の論理ブロ
   ックの入力端子に対応する前記テスト回路内のデータを
   読み出し、前記前段の論理ブロックのデータ出力を行う
   ことで、前記論理ブロック間の信号接続のテストを行な
   うことを特徴とする論理回路のテスト方法。
4. 【請求項４】 請求項１または２記載のテスト回路を用
   いた論理回路のテスト方法であって、 前記論理ブロックの入力端子側および出力端子側それぞ
   れに前記テスト回路を配設した状態で回路設計およびテ
   ストパターンを作成し、 前記出力端子側のテスト回路と前記入力端子側のテスト
   回路を統合して、前記論理ブロック間の信号接続を行な
   い、 前記論理ブロック間の接続情報から、前記論理ブロック
   の入力端子に対応する前記テスト回路へのデータ書込
   み、および前記論理ブロックの出力端子に対応する前記
   テスト回路からのデータ読み出しを行ない、 前記論理ブロック間の信号接続をテストすることを特徴
   とする論理回路のテスト方法。