WO2014012276A1 - 半导体器件制造方法 - Google Patents

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WO2014012276A1
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秦长亮
洪培真
殷华湘
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    • H10P50/644—Anisotropic liquid etching

Definitions

  • the present invention relates to the field of semiconductor integrated circuit fabrication, and more particularly to a semiconductor device method having a germanium source and drain. Background technique
  • strained silicon technology is a basic technique to improve the performance of MOSFET devices by suppressing short channel effects and increasing carrier mobility.
  • stress techniques such as STI, SPT, source-drain silicon germanium embedding, metal gate stress, and etch stop layer (CESL) have been proposed, and stress is applied to the channel region by various schemes to increase the current carrying current. Sub-mobility to improve drive capability.
  • the source-drain silicon germanium embedding technology is gradually adopted by mainstream CMOS process manufacturers after entering the 90-nm node.
  • the method of epitaxially growing silicon germanium after source-drain dry etching provides a compressive stress extrusion channel to improve MOSFET performance.
  • some companies After entering the 60nm technology node, some companies have made further changes in source and drain engraving.
  • a gate stack structure 2 composed of a gate insulating layer 2A and a gate conductive layer 2B is formed on a substrate 1 including shallow trench isolation (STI) 1A, and a gate is formed around the gate stacked structure 2.
  • the substrate 1 around the side wall 3 forms a first source/drain groove 1B.
  • the two crossed dashed lines show that the two (111) crystal planes intersect at the A1 point, and the wet etching solution has a higher corrosion rate for the (110) or (100) crystal plane during the later wet etching process. Crystal plane, so the corrosion will eventually stop at the (111) crystal plane and its intersection A1, and the sidewall of the first recess 1B (parallel to and preferably coincides with the sidewall of the gate spacer 3) is the intersection The distance of A1 is al.
  • the first source/drain groove 1B is further etched by anisotropic wet etching (for example, TMAH etching) on the crystal orientation of the substrate, and finally the profile is Sigma ( ⁇ ) type.
  • Second source leak Groove 1C the etching solution etches the sidewall of the first recess IB to the point of Al while laterally etching the bottom of the first recess 1B so that the bottom of the second recess 1C is larger than the bottom of the first recess 1B.
  • the bottom is at a low distance bl.
  • the above distance a1 determines the depth of the recessed source/drain groove 1C recessed into the channel region and further determines the later epitaxial growth of SiGe and/or SiC to stress the channel region.
  • the size, and the above distance bl determines the groove depth and further determines the quality of the epitaxial growth of the SiGe and/or SiC source leakage stress regions later.
  • the Sigma slot can be closer to the channel than the normal slot, and it will also produce fewer defects in subsequent epitaxy, which ultimately improves the performance of the MOSFET device.
  • the stress source and drain regions of SiGe and/or SiC are subjected to a stress to the channel region to a long distance, and the stress increase actually obtained in the channel region is limited.
  • the unilateral increase of a it means that the corrosion rate is increased or the etching time is increased during the formation of the groove 1C by the wet etching groove 1B, which causes the distance bl to increase unnecessarily and increases.
  • the defects at the bottom of the recess 1C reduce the quality of the epitaxial SiGe and/or SiC.
  • an object of the present invention is to provide an innovative semiconductor device method for forming a germanium-type source-drain groove by dry etching a C-type source-drain groove and further wet etching, thereby effectively increasing the channel.
  • the above object of the present invention is achieved by providing a semiconductor device manufacturing method comprising: forming a gate stack structure on a substrate; etching a substrate on both sides of the gate stack structure to form a C-type source/drain groove; The C-type source-drain groove is etched to form a ⁇ -type source-drain groove.
  • the gate stack structure comprises a gate insulating layer and a gate conductive layer.
  • the gate insulating layer is silicon oxide, silicon oxynitride, silicon nitride, high-k material and combinations thereof, wherein the high-k material may be selected from one or more layers of one or a combination of the following materials: ⁇ 1 2 0 3 , ⁇ 1 ⁇ 2 , a bismuth-based high-k dielectric material including at least one of HfSiO x , HfSiON HfA10 x , HfTaO x , HfLaO x , HfAlSiO x , or HfLaSiO x , including Zr0 2 , La 2 0 3 , LaA10 3 a rare earth-based sorghum dielectric material containing at least one of Ti0 2 or Y 2 0 3 ;
  • the gate conductive layer is polysilicon, amorphous silicon, metal, metal nitride, and combinations thereof, and the metal is Al, Cu, Ti, Ta, Mo, W, metal ni
  • the etching method for forming the C-type source and drain grooves is isotropic etching.
  • the etching method for forming the C-type source-drain groove is an isotropic dry etching after isotropic dry etching.
  • the etching method for forming the c-type source and drain recess is dry etching after ion implantation to form an amorphized region.
  • the ions implanted are Cl, C, 0, F, and N.
  • an anisotropic wet etching solution is used to corrode the C-type source and drain grooves.
  • the following steps are further included: selectively epitaxially growing SiGe and/or SiC in the ⁇ -type source-drain groove to form a ⁇ -type stress source drain region; and in the stress source drain region and/or Or forming a metal silicide; completing the interconnection.
  • the ⁇ -type source-drain groove is formed by etching the C-type source-drain groove and further wet etching, thereby effectively increasing the channel region stress and precisely controlling the source-drain groove depth, The defects are reduced, the roughness of the sidewalls and the bottom of the groove is reduced, and the device performance is improved.
  • 1 and 2 are schematic cross-sectional views showing a step of etching a source/drain groove in a method of fabricating a semiconductor device of the prior art
  • FIG. 3 and FIG. 4 are schematic cross-sectional views showing a step of etching a source/drain groove in a method of fabricating a semiconductor device according to an embodiment of the present invention
  • Figure 5 is a flow chart of a method of fabricating a semiconductor device in accordance with the present invention. detailed description
  • the substrate is dry etched to form a C-type source and drain recess.
  • a gate stack is formed on a substrate.
  • a substrate 1 is provided, and a substrate 1 is provided, which may be a bulk Si, an SOI, a bulk Ge, a GeOI, a SiGe, a GeSb, or a III-V or II-VI compound semiconductor substrate, such as GaAs, GaN, InP, InSb, etc.
  • the substrate 1 is preferably a bulk Si or SOI-i.e., a silicon wafer or an SOI wafer.
  • the substrate 1 is etched and filled with oxide to form shallow trench isolation (STI) 1A, the STI 1A encloses the active region of the device, and the substrate is doped in the active region to form a lightly doped well.
  • a zone (not shown), such as a P- or n-well zone.
  • a gate stack structure 2 is formed on the substrate 1, which may be a gate stack structure to be retained later in the front gate process, or may be a dummy gate stack structure to be removed later in the gate-last process.
  • a thin gate insulating layer 2A is formed on the substrate 1 by a deposition method such as LPCVD, PECVD, HDPCVD, MOCVD, thermal oxidation, or the like, and LPCVD, PECVD, HDPCVD MOCVD, ALD, MBE, and sputtering are performed on the gate insulating layer 2A.
  • a thick gate conductive layer 2B is deposited by sputtering, evaporation, or the like.
  • the gate insulating layer 2A may be a silicon oxide, a silicon oxynitride, a silicon nitride, a high-k material, or a combination thereof when used as a gate oxide layer in a front gate process, wherein the high-k material may be selected from one or a combination of the following materials.
  • the gate insulating layer 2 When the gate insulating layer 2 is used in the back gate process, it may be silicon oxide or silicon oxynitride for etching and removing the dummy gate to form a gate groove to protect the surface of the substrate channel region, also referred to as a pad oxide layer.
  • the gate conductive layer 2A may be polysilicon, amorphous silicon, metal, or metal nitride, and the metal is, for example, Al, Cu, Ti, Ta, Mo, W, and the metal nitride is, for example, TiN or TaN.
  • the gate insulating layer 2A and the gate conductive layer 2B are etched to form a gate (or dummy gate) stacked structure 2.
  • silicon nitride, silicon oxynitride, diamond-like amorphous carbon (DLC), etc. are hard and Previous materials of other structures formed a dielectric layer and etched to form the gate spacers 3 compared to materials having greater etch selectivity.
  • the substrate 1 on both sides of the gate spacer 3 is etched by using the gate spacer 3 as a mask, and a C-type source/drain groove 1B is formed in the substrate 1.
  • the method of forming the C-type source-drain groove IB may be directly using an isotropic etching (for example, wet etching of an oxidizing agent plus an HF-based acidic etching solution, or isotropic dry etching), or using a plasma first.
  • Etching, reactive ion etching (RIE) and other anisotropic dry etching techniques are then performed by isotropic dry etching, or by ion implantation including Cl, C, 0, F, N, etc. 1
  • Amorphization of the region where the source and drain regions are to be formed is then performed by dry etching.
  • the difference between the sidewall of the C-type source/drain groove 1B and the side of the gate spacer 3 is different from that of the prior art FIGS. 1 and 2 .
  • the wall is recessed to a greater depth than the wall, which is achieved by selecting process parameters such as etching gas, pressure, and flow.
  • Figs. 1 and 2 of the prior art show an anisotropic etching.
  • chlorine gas and hydrogen bromide are usually mainly used as an etching gas, and a polymer protective sidewall is formed on the sidewall during the etching process.
  • the process of forming a C-shaped groove in the present invention is mainly an isotropic etching process, which is mainly formed by an etching method of a chemical reaction, thereby avoiding auxiliary etching of the bottom during physical bombardment, and lowering the bottom.
  • the etch rate eventually forms a C-shaped groove.
  • the isotropic etching of the present invention mainly uses a fluorocarbon-based gas (e.g., CF 4 , CH 2 F 2 , CH 3 F, CHF 3, etc.) as an etching gas.
  • anisotropic etching may be performed first in the source and drain regions, and then isotropic etching.
  • the core of this patent is to form a C-shaped groove similar to the shape of the sigma groove, so that the time for forming the sigma groove by the subsequent wet etching will be shorter, and the time for the bottom etching is also shorter, thereby making the sigma groove
  • the groove depth is not too deep.
  • the so-called C-type source-drain groove means that the side wall of the source-drain groove 1B (particularly the side wall close to the channel region) is not a (substantial) vertical side wall but is substantially curved, and the middle width is larger than The upper and/or lower widths, that is, the gate spacers 3 and the gate stack structure 2 at least partially suspend the source and drain recesses 1B, so that the source and drain recesses have a direction toward the channel region on the side close to the channel region. Recessed. It is worth noting that the C-type source-drain groove does not have to be completely semi-circular as shown in Fig.
  • the distance to the channel region is recessed by more than or equal to 1/4 of the depth of the source/drain groove, and more preferably 1/2 or more, as long as it is recessed toward the channel region. Similar to the prior art shown in Figs. 1 and 2, the two (111) crystal planes intersect at point A2, and the maximum distance between the side wall of the C-type source/drain groove 1B and the intersection point A2 is a2.
  • the distance a2 will be smaller than the conventional distance a1, so that the ⁇ -type source-drain groove and the epitaxial stress source-drain region are formed in subsequent etching.
  • the stressor/drain region is closer to the channel region, it can provide higher stress to the channel region.
  • the C-type source/drain grooves are wet-etched to form a ⁇ -type source/drain groove.
  • an anisotropic wet etching solution such as tetramethylammonium hydroxide (TMAH) is used to further etch the C-type source-drain groove 1B. Since the etching rates on the crystal faces of the substrate 1 are inconsistent, the corrosion will stop at ⁇ 111 111 crystal plane and its intersection A2, thereby forming a ⁇ type source and drain groove 1C.
  • TMAH tetramethylammonium hydroxide
  • the so-called ⁇ -type source-drain groove means that the sidewall of the source-drain groove 1C is not a vertical sidewall but is basically composed of two-folded lines, and the central width is larger than the upper and/or lower width, that is, the gate spacer 3 And the gate stack structure 2 at least partially suspends the source/drain groove 1C, the groove is close to the channel region One side has a recess toward the channel region. Since the distance A2 in the source-drain groove 1B formed in FIG. 3 is smaller than the distance A1 of the prior art, the wet etching step according to the present invention can have sufficient time for the surface of the source-drain groove 1C under the same etching conditions.
  • the same process as or similar to the prior art is performed to complete the MOSFET fabrication. For example, selectively epitaxially growing SiGe and/or SiC in the ⁇ -type source-drain groove 1C to form a stressor drain region; forming a metal silicide in and/or on the stressor drain region to reduce source-drain resistance, wherein the metal
  • the silicide is, for example, NiSi, PtSi, CoSi, PtNiSi SnSi, TiSi, etc.
  • an interlayer dielectric layer (ILD) may be deposited over the entire device, followed by etching to remove the dummy gate stack 2 to form a gate trench Depositing a gate insulating layer of a high-k material and a gate conductive layer of a metal material in the gate trench to form a final gate stack structure; etching the ILD to form a source/drain contact hole, and depositing W, Mo, Cu, etc.
  • the metal forms a contact plug that completes the interconnection.
  • Source-drain light doping implantation is performed in the substrate 1 to form a lightly doped source-drain extension region (LDD structure) and/or a halo-like source/drain doping region (Halo structure).
  • LDD structure lightly doped source-drain extension region
  • Halo structure halo-like source/drain doping region
  • the core of this patent is to form a C-shaped groove similar to the shape of the sigma groove, so that the time for forming the sigma groove by the subsequent wet etching will be shorter, and the time for the bottom etching is also shorter, thereby making the sigma groove
  • the groove depth is not too deep.
  • the method of the patent can be applied to the side wall (the side wall is ⁇ 111 ⁇ face, its corrosion rate is the smallest, so the longer the corrosion time, the smoother its surface will be) Long-term corrosion can make the sidewalls smoother.
  • Another core is that when the C-shaped groove is etched, the groove extends along the lower edge of the sidewall to the channel, thereby causing the subsequently formed sigma groove to extend toward the channel, thereby providing greater stress to the channel. .
  • the ⁇ -type source-drain groove is formed by etching the C-type source-drain groove and further wet etching, thereby effectively increasing the channel region stress and precisely controlling the source-drain groove depth, Reducing the roughness of the sidewalls and bottom of the recess reduces defects and improves device performance.

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Abstract

提供一种半导体器件制造方法。该方法包括以下步骤：在衬底（1）上形成栅极堆叠结构（2）；刻蚀栅极堆叠结构（2）两侧的衬底（1），形成C型源漏凹槽（1B）；湿法腐蚀C型源漏凹槽（1B），形成∑型源漏凹槽（1C）。该方法有效增大了沟道区应力并且精确控制了源漏凹槽深度、减小了缺陷，降低凹槽的侧壁和底部的粗糙度，提高了器件性能。

Description

半导体器件制造方法
本申请要求了 2012年 7月 16日提交的、 申请号为 201210246706.7、 发明名称为
"半导体器件制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在本申 请中。 技术领域
本发明涉及半导体集成电路制造领域， 更具体地， 涉及一种具有∑型源漏的半导 体器件方法。 背景技术
进入 90nm节点后， 应变硅技术成为一种通过抑制短沟道效应、 提升载流子迁移 率来提高 MOSFET器件性能的基本技术。 在应变硅技术中， 诸如 STI、 SPT、 源漏硅 锗嵌入、 金属栅应力、 刻蚀停止层 （CESL) 等应力技术被相继提出， 通过各种方案 向沟道区施加应力从而增大载流子迁移率以提高驱动能力。
在这些技术之中， 源漏硅锗嵌入技术在进入 90nm节点后逐渐被主流的 CMOS工 艺厂商采用， 使用在源漏干法刻蚀后外延生长硅锗的方法提供压应力挤压沟道从而提 高 MOSFET的性能。在进入 60nm技术节点后， 某些公司在源漏刻槽方面做出了进一 步改变。
如图 1所示， 在含有浅沟槽隔离 （STI) 1A的衬底 1上形成由栅绝缘层 2A和栅 导电层 2B构成的栅极堆叠结构 2， 在栅极堆叠结构 2周围形成栅极侧墙 3， 以栅极侧 墙 3为掩模， 对由 STI 1A包围的有源区进行干法刻蚀， 通过等离子刻蚀、 反应离子 刻蚀等各向异性的干法刻蚀了栅极侧墙 3周围的衬底 1形成了第一源漏凹槽 1B。其中， 两条交叉虚线显示了两个 (111)晶面交叉在 A1点， 在稍后的湿法腐蚀过程中， 湿法腐 蚀液对于 (110)或者 (100)晶面的腐蚀速率大于 (111)晶面， 因此腐蚀会最终停止在 (111) 晶面及其交点 A1上，并且第一凹槽 1B的侧壁（平行于栅极侧墙 3的侧壁并优选与之 重合） 距离该交点 A1的距离为 al。
随后如图 2所示， 采用对衬底晶向的各向异性的湿法刻蚀 （例如 TMAH腐蚀）， 对第一源漏凹槽 1B进行进一步腐蚀， 最终得到了剖面为 Sigma (∑) 型的第二源漏 凹槽 1C。 其中， 腐蚀液在侧向刻蚀第一凹槽 IB侧壁直至 Al点的同时， 还向下刻蚀 第一凹槽 1B的底部， 使得第二凹槽 1C的底部比第一凹槽 1B的底部低距离 bl。如图 1和图 2所示， 上述距离 al决定了∑型源漏凹槽 1C向沟道区凹进的深度并且进而决 定了稍后外延生长的 SiGe和 /或 SiC向沟道区施加应力的大小，而上述距离 bl决定了 凹槽深度并且进一步决定了稍后外延生长 SiGe和 /或 SiC源漏应力区的质量。
之后， 再在 sigma槽 1C中外延 SiGe禾 P/或 SiC。 Sigma槽相对于普通的槽可以更 加接近沟道， 同时也会在后续的外延过程中产生较少的缺陷， 最终这两点使 MOSFET 器件性能提升。
然而， 在上述现有工艺中， 由于距离 al较大， SiGe和 /或 SiC的应力源漏区向沟 道区施加应力要经历较长距离， 沟道区实际获得的应力提升有限。 此外， 如果单方面 增长 al， 则意味着在湿法腐蚀凹槽 1B形成凹槽 1C过程中要么增大腐蚀速率要么延 长腐蚀时间， 这均会使得距离 bl不必要地增大， 并且增大了凹槽 1C底部的缺陷， 降 低了外延 SiGe和 /或 SiC的质量。 发明内容
有鉴于此， 本发明的目的在于提供一种创新性的半导体器件方法， 通过干法刻蚀 C型源漏凹槽并且进一步湿法腐蚀而形成∑型源漏凹槽， 有效增大了沟道区应力并且 精确控制了源漏凹槽深度、 减小了缺陷， 提高了器件性能。
实现本发明的上述目的， 是通过提供一种半导体器件制造方法， 包括： 在衬底上 形成栅极堆叠结构； 刻蚀栅极堆叠结构两侧的衬底， 形成 C型源漏凹槽； 湿法腐蚀 C 型源漏凹槽， 形成∑型源漏凹槽。
其中， 栅极堆叠结构包括栅极绝缘层和栅极导电层。
其中， 栅极绝缘层是氧化硅、 氮氧化硅、 氮化硅、 高 k材料及其组合， 其中高 k 材料可以选自以下材料之一或其组合构成的复合一层或多层： Α1203， Η1Ό2 , 包括 HfSiOx、 HfSiON HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 或 HfLaSiOx至少之一在内 的铪基高 K介质材料， 包括 Zr02、 La203、 LaA103、 Ti02、 或 Y203至少之一在内的 稀土基高 Κ介质材料； 栅极导电层是多晶硅、 非晶硅、 金属、 金属氮化物及其组合， 金属是 Al、 Cu、 Ti、 Ta、 Mo、 W， 金属氮化物是 TiN、 TaN。
其中， 形成 C型源漏凹槽的刻蚀方法是各向同性刻蚀。
其中，形成 C型源漏凹槽的刻蚀方法是先各向异性干法刻蚀后各向同性干法刻蚀。 其中， 形成 c型源漏凹槽的刻蚀方法是先离子注入形成非晶化区域后干法刻蚀。 其中， 注入的离子是 Cl、 C、 0、 F、 N。
其中， 采用各向异性的湿法腐蚀液来腐蚀 C型源漏凹槽。
其中， 在形成∑型源漏凹槽之后还包括以下步骤： 在∑型源漏凹槽中选择性外延 生长 SiGe和 /或 SiC， 形成∑型应力源漏区； 在应力源漏区中和 /或上形成金属硅化物； 完成互连。
其中， 在形成栅极堆叠结构之后、 或者在形成 C型源漏凹槽之后、 或者在形成∑ 型应力源漏区之后，在栅极堆叠结构两侧的衬底和 /或源漏区中形成轻掺杂的源漏延伸 区和 /或暈状源漏掺杂区。
依照本发明的半导体器件制造方法，通过刻蚀 C型源漏凹槽并且进一步湿法腐蚀 而形成∑型源漏凹槽， 有效增大了沟道区应力并且精确控制了源漏凹槽深度、 减小了 缺陷， 降低凹槽的侧壁和底部的粗糙度， 提高了器件性能。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1 和图 2 为现有技术的半导体器件制造方法中源漏凹槽刻蚀步骤的剖面示意 图；
图 3和图 4为根据本发明实施例的半导体器件制造方法中源漏凹槽刻蚀步骤的剖 面示意图； 以及
图 5为依照本发明的半导体器件制造方法的流程图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第 一"、 "第二"、 "上"、 "下"、 "厚"、 "薄"等等可用于修饰各种器件结构。 这些修饰除 非特别说明并非暗示所修饰器件结构的空间、 次序或层级关系。
参照图 5以及图 3， 干法刻蚀衬底形成 C型源漏凹槽。
首先， 在操作 S502中， 在衬底上形成栅堆叠。 具体地， 提供衬底 1， 提供衬底 1， 其可以是体 Si、 SOI、 体 Ge、 GeOI 、 SiGe、 GeSb, 也可以是 III- V族或者 II- VI族化合 物半导体衬底， 例如 GaAs、 GaN、 InP、 InSb等等。 为了与现有的 CMOS工艺兼容以应 用于大规模数字集成电路制造， 衬底 1优选地为体 Si或者 SOI-也即硅晶片或者 SOI晶 片。 优选地， 衬底 1中刻蚀并且填充氧化物而形成浅沟槽隔离 （STI) 1A， STI 1A包围 了器件的有源区， 在有源区中进行衬底掺杂形成轻掺杂的阱区 （未示出）， 例如为 P- 或者 n-阱区。
在衬底 1上形成栅极堆叠结构 2， 其可以是前栅工艺中以后将保留的栅极堆叠结 构， 也可以是后栅工艺中稍后将去除的假栅极堆叠结构。 具体地， 在衬底 1上通过 LPCVD、 PECVD、 HDPCVD、 MOCVD、 热氧化等沉积方法形成较薄的栅绝缘层 2A， 在栅绝缘层 2A上通过 LPCVD、 PECVD、 HDPCVD MOCVD、 ALD、 MBE、 溅射、 蒸发等方法沉积较厚的栅导电层 2B。栅绝缘层 2A用作前栅工艺中的栅氧化层时可以是 氧化硅、 氮氧化硅、 氮化硅、 高 k材料及其组合， 其中高 k材料可以选自以下材料之一 或其组合构成的复合一层或多层： A1203， Hf02，包括 HfSiOx、HfSiON、HfA10x、HfTaOx、 HfLaOx、 HfAlSiOx、 或 HfLaSiOx (其中以上各个 x表示高 k材料中 O的含量， 其依照相 对介电常数 k的需要而合理设定， 例如是选自 1〜6的数且不限于整数） 至少之一在内 的铪基高 K介质材料， 包括 Zr02、 La203、 LaA103、 Ti02、 或 Y203至少之一在内的稀土 基高 Κ介质材料。 栅绝缘层 2Α用在后栅工艺中时， 可以是氧化硅、 氮氧化硅， 用于刻 蚀去除假栅极形成栅极凹槽时保护衬底沟道区表面， 也称作垫氧化层。栅导电层 2Β可 以是多晶硅、 非晶硅、 金属、 金属氮化物， 金属例如是 Al、 Cu、 Ti、 Ta、 Mo、 W， 金 属氮化物例如是 TiN、 TaN。 刻蚀栅绝缘层 2A与栅导电层 2B形成栅极 （或假栅极） 堆 叠结构 2。
在衬底 1有源区以及栅极堆叠结构 2表面， 通过 LPCVD、 PECVD、 HDPCVD、 溅 射等常规方法， 采用氮化硅、 氮氧化硅、 类金刚石无定形碳 （DLC) 等较硬并且与之 前的其他结构的材料相比具有较大刻蚀选择性的材料， 形成介质层并且刻蚀形成栅极 侧墙 3。
接下来， 在操作 S504中， 以栅极侧墙 3为掩模， 刻蚀栅极侧墙 3两侧衬底 1， 在衬 底 1中形成了 C型的源漏凹槽 1B。 形成 C型源漏凹槽 IB的方法， 可以是直接采用各向同 性的刻蚀 （例如氧化剂加 HF基酸性腐蚀液的湿法腐蚀， 或者各向同性干法刻蚀）， 或 者先采用等离子体刻蚀、 反应离子刻蚀 （RIE) 等各向异性的干法刻蚀技术然后采用 各向同性干法刻蚀， 或者先通过包括 Cl、 C、 0、 F、 N等的离子注入使得衬底 1将要形 成源漏区的区域非晶化 （也即形成非晶化区域） 然后进行干法刻蚀。
其中， 与现有技术的图 1、 图 2不同的是， C型源漏凹槽 1B的侧壁与栅极侧墙 3的侧 壁相比， 向沟道区凹进的深度更大， 这是通过选择刻蚀气体、 压力、 流量等工艺参数 来实现的。
现有技术的图 1、 图 2所示的是各向异性的刻蚀。 向异性刻蚀过程中通常主要应用 氯气、 溴化氢作为刻蚀气体， 在刻蚀过程中通过在侧壁生成聚合物保护侧壁。
而本发明中形成 C形凹槽的过程主要为各向同性刻蚀的过程， 主要是通过化学反 应的刻蚀方法来形成， 从而避免了物理轰击过程中对底部的辅助刻蚀， 降低了底部的 刻蚀速率，最终形成 C形凹槽。例如本发明的各向同性刻蚀主要是采用碳氟基气体（例 如 CF4、 CH2F2、 CH3F、 CHF3等等） 作为刻蚀气体。
此外， 为了使凹槽更加向沟道区延伸以及避免各项同性刻蚀的不可控性， 可以在 源漏区先各向异性刻蚀，然后再进行各向同性刻蚀。本专利的核心是形成与 sigma槽形 状较类似的 C形凹槽， 这样在后续的湿法腐蚀形成 sigma凹槽的时间就会较短， 从而底 部腐蚀的时间也较短， 从而使 sigma凹槽的槽深不至于过深。
具体地， 所谓 C型源漏凹槽， 意味着源漏凹槽 1B的侧壁 （特别是靠近沟道区的侧 壁）并非（基本）垂直侧壁而是基本为曲面， 并且中部宽度要大于上部和 /或下部宽度， 也即栅极侧墙 3以及栅极堆叠结构 2至少部分地悬出源漏凹槽 1B，进而使得源漏凹槽在 靠近沟道区一侧具有朝向沟道区的凹进。值得注意的是， C型源漏凹槽不必完全如图 3 所示为半圆形， 而是可以依照刻蚀条件选择而为各种曲面 （例如圆面、 椭圆面、 双曲 面、 马鞍面等等， 并且优选地向沟道区凹进的距离要大于等于源漏凹槽深度的 1/4， 并 且更优选地要大于等于 1/2)， 只要其朝向沟道区凹进即可。 与图 1、 图 2所示的现有技 术类似， 两个 （111 ) 晶面在点 A2处交叉， C型源漏凹槽 1B侧壁与交点 A2之间的最大 距离为 a2。 由于 C型凹槽 IB较之传统的垂直侧壁向沟道区凹进深度增大， 使得距离 a2 将小于传统的距离 al， 因此在后续腐蚀形成∑型源漏凹槽并且外延应力源漏区时， 应 力源漏区更贴近沟道区， 从而可以为沟道区提供更高的应力。
此后， 参照图 5以及图 4， 在操作 S506中， 湿法刻蚀 C型源漏凹槽， 形成∑型源漏 凹槽。
优选地， 采用四甲基氢氧化铵 （TMAH) 等各向异性的湿法腐蚀液， 进一步腐蚀 C型源漏凹槽 1B， 由于衬底 1各晶面上腐蚀速率不一致， 腐蚀将停止在 { 111 }晶面及其 交点 A2处， 由此而形成∑型源漏凹槽 1C。 所谓∑型源漏凹槽， 意味着源漏凹槽 1C的 侧壁并非垂直侧壁而是基本由两段折线构成， 并且中部宽度要大于上部和 /或下部宽 度， 也即栅极侧墙 3以及栅极堆叠结构 2至少部分地悬出源漏凹槽 1C， 凹槽靠近沟道区 的一侧具有朝向沟道区的凹进。 由于在图 3中形成的源漏凹槽 1B中距离 A2小于现有技 术的距离 Al， 在同样的腐蚀条件下， 依照本发明的湿法腐蚀步骤可以有足够的时间使 得源漏凹槽 1C表面更加光滑并且不至于使得源漏凹槽 1C的底部低于源漏凹槽 1B底部 的距离 b2太深， 从而有利于∑型源漏凹槽形状的控制。 此外， 还可以制备粗糙度较低 的 sigma槽从而使后续的外延过程中产生较少的缺陷， 最终对沟道提供更大的应力。
此后， 与现有技术相同或者类似， 执行后续工艺， 完成 MOSFET制造。 例如， 在 ∑型源漏凹槽 1C中选择性外延生长 SiGe和 /或 SiC而形成应力源漏区； 在应力源漏区中 和 /或上形成金属硅化物以减小源漏电阻， 其中金属硅化物例如是 NiSi、 PtSi、 CoSi、 PtNiSi SnSi、 TiSi等； 在后栅工艺中， 可以在整个器件上沉积层间介质层 （ILD)， 随 后刻蚀去除假栅极堆叠 2形成栅极沟槽， 在栅极沟槽中沉积高 k材料的栅绝缘层以及金 属材料的栅导电层， 构成最终栅极堆叠结构； 刻蚀 ILD形成源漏接触孔， 在接触孔中 沉积 W、 Mo、 Cu等金属形成接触塞， 完成互连。 优选地， 在图 3中形成栅极堆叠结构 2之后、或者在形成 C型源漏凹槽 1B之后、或者在图 4之后的外延生长应力源漏区之后， 在栅极堆叠结构 2两侧的衬底 1中进行源漏轻掺杂注入， 形成轻掺杂的源漏延伸区 (LDD结构） 和 /或暈状源漏掺杂区 （Halo结构）。
本专利的核心是形成与 sigma槽形状较类似的 C形凹槽， 这样在后续的湿法腐蚀形 成 sigma凹槽的时间就会较短， 从而底部腐蚀的时间也较短， 从而使 sigma凹槽的槽深 不至于过深。 同时在 sigma凹槽深度相同的情况下， 该专利的方法可以对侧壁（侧壁为 { 111 }面， 它的腐蚀速率最小， 所以腐蚀时间越长，， 它的表面将越光滑） 进行更长时 间的腐蚀， 从而可以使侧壁更加光滑。 另外一个核心就是刻蚀形成 C型槽的时候凹槽 会沿着侧墙下边缘向沟道方向延伸，从而导致后续形成的 sigma凹槽向沟道延伸，从而 能够对沟道提供更大的应力。
依照本发明的半导体器件制造方法， 通过刻蚀 C型源漏凹槽并且进一步湿法腐蚀 而形成∑型源漏凹槽， 有效增大了沟道区应力并且精确控制了源漏凹槽深度、 降低凹 槽的侧壁和底部的粗糙度， 减小了缺陷， 提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人员可以知晓无需 脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。 此外， 由 所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。 因 此， 本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实 施例， 而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1 . 一种半导体器件制造方法， 包括：
在衬底上形成栅极堆叠结构；
刻蚀栅极堆叠结构两侧的衬底， 形成 c型源漏凹槽；
湿法腐蚀 c型源漏凹槽， 形成∑型源漏凹槽。
2. 如权利要求 1的半导体器件制造方法， 其中， W及堆叠结构包括栅极绝缘 层和栅极导电层。
3. 如权利要求 2的半导体器件制造方法， 其中， 栅极绝缘层是氧化硅、 氮氧 化硅、 氮化硅、 高 k材料及其组合， 其中高 k材料可以选自以下材料之一或其组合构 成的复合一层或多层： A1203， Hf02,包括 HfSiOx、 HfSiON HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、或 1111^810!4至少之一在内的铪基高 K介质材料，包括 Zr02、La203、LaA103、 Ti02、 或 Y203至少之一在内的稀土基高 K介质材料； 栅极导电层是多晶硅、 非晶硅、 金属、 金属氮化物及其组合， 金属是 Al、 Cu、 Ti、 Ta、 Mo、 W， 金属氮化物是 TiN、
4. 如权利要求 1的半导体器件制造方法，其中， 形成 c型源漏凹槽的刻蚀方 法是各向同性刻蚀。
5. 如权利要求 1的半导体器件制造方法，其中， 形成 c型源漏凹槽的刻蚀方 法是先各向异性干法刻蚀后各向同性干法刻蚀。
6. 如权利要求 1的半导体器件制造方法，其中，形成 C型源漏凹槽的刻蚀方 法是先离子注入形成非晶化区域后干法刻蚀。
7. 如权利要求 6的半导体器件制造方法，其中， 注入的离子是 Cl、 C、 0、 F、
N。
8. 如权利要求 1的半导体器件制造方法， 其中， 采用各向异性的湿法腐蚀液 来腐蚀 C型源漏凹槽。
9. 如权利要求 1的半导体器件制造方法， 其中， 在形成∑型源漏凹槽之后还 包括以下步骤： 在∑型源漏凹槽中选择性外延生长 SiGe和 /或 SiC， 形成∑型应力源 漏区； 在应力源漏区中和 /或上形成金属硅化物； 完成互连。
10. 如权利要求 1至 9任一项的半导体器件制造方法， 其中， 在形成栅极堆叠 结构之后、 或者在形成 c型源漏凹槽之后、 或者在形成∑型应力源漏区之后， 在栅极 IP120163
堆叠结构两侧的衬底和 /或源漏区中形成轻掺杂的源漏延伸区和 z或暈状源漏掺杂区'
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