WO2014012272A1 - 半导体器件及其制造方法 - Google Patents

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    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Definitions

  • the present invention relates to the field of semiconductor devices and methods of fabricating the same, and, in particular, to a transistor device having epitaxial LDD and Halo regions and a method of fabricating the same. Background technique
  • strained silicon technology is a basic technology to improve the performance of MOSFET devices by suppressing short channel effects and increasing carrier mobility.
  • PMOS a method of epitaxially growing silicon germanium after forming a trench in the source and drain regions is used to provide a compressive stress to squeeze the channel region of the transistor, thereby improving the performance of the PMOS.
  • NMOS in order to achieve the same purpose, the method of epitaxial silicon carbon in the source and drain regions is gradually adopted.
  • STI shallow trench isolation
  • SPT stress proximity technology
  • source/drain silicon germanium/silicon carbon embedding metal gate stress, and etch stop layer (CESL)
  • CTL etch stop layer
  • ion implantation and annealing in conventional LDD and Halo processes pose problems. If ion implantation is performed before the source-drain epitaxy, the implantation may cause the crystal structure at the surface of the source/drain groove to be destroyed, thereby affecting the subsequent source-drain epitaxial growth of silicon germanium; if the source-drain epitaxy is implanted, the implantation will result in epitaxy.
  • the stress release of the layer reduces the source-drain stress, thereby weakening the source-drain stress and suppressing the effects of SCE and DIBL.
  • the high temperature of the annealing process may crystallize the amorphized layer formed by the pre-amorphization.
  • the present invention provides a semiconductor device having epitaxially formed LDD and Halo regions and a method of fabricating the same, which avoids problems caused by ion implantation and annealing in the conventional Halo and LDD region fabrication methods.
  • a semiconductor device manufacturing method for fabricating a transistor having an extended LDD and Halo region comprising the steps of:
  • the Halo region has a thickness of from 1 nm to 100 nm, preferably from 1 nm to 10 nm.
  • the material of the Halo region is silicon or silicon germanium
  • the first doping element is an N-type doping element, preferably phosphorus
  • MOS the material of the Halo region is silicon or Silicon carbon
  • the first doping element is an N-type doping element, preferably boron.
  • the doping concentration of the Halo region is Iel3-le21 cm- 3 , preferably Iel3-lel5 cm.
  • the LDD dopant source material layer is smaller than the doping amount of the drain region; doping concentration of the LDD region is Iel3-lel5cm_ 3, the doping concentration of the source drain region Iel5-le20 cm
  • the material of the LDD region is silicon or silicon germanium
  • the doping element is a P-type doping element, preferably boron
  • MOS the material of the LDD region is silicon or silicon carbon.
  • the doping element is an N-type doping element, preferably phosphorus.
  • forming the LDD region of the transistor specifically includes: after the epitaxial LDD material layer, the self-aligned anisotropic etch exposed LDD material layer, only the source directly under the gate spacer A portion of the LDD material layer in the recess of the drain region remains, thereby forming an LDD region of the transistor, after which the material of the source/drain region is again epitaxially compensated for the loss of the source and drain regions during etching.
  • forming the LDD region of the transistor specifically includes: after the epitaxial LDD material layer, no self-aligned anisotropic etching is performed, and then the material of the source/drain region is again epitaxially raised to raise the source/drain region.
  • the material of the gate is polysilicon
  • a back gate process is employed, that is, after the metal silicide is formed, the polysilicon material is removed.
  • the gate electrode forms a gate hole in which a metal is filled to form a metal gate.
  • a gate-first process is employed, i.e., the material of the gate is metal.
  • the semiconductor device manufacturing method of the present invention is suitable for a high k/metal gate first gate or back gate integration process.
  • a semiconductor device comprising a transistor having epitaxial LDD and Halo regions, comprising:
  • a semiconductor substrate an STI structure and a well region on the semiconductor substrate; a gate stack composed of a gate insulating layer and a gate; a gate spacer covering the top of the gate and the gate and a sidewall of the gate insulating layer; a source/drain region recess; an epitaxially formed Halo region located in the source/drain region recess and having a first doping element; an epitaxially formed source/drain region, Providing stress to the channel region of the transistor, the source and drain regions having a second doping element, and the type of the second doping element is opposite to the type of the first doping element; the epitaxially formed LDD region, partially or wholly of which is located in the gate
  • the doping amount of the LDD region is smaller than the doping amount of the source and drain regions, the doping type is the same as the doping type of the source and drain regions, and the source and drain regions are located in the source/drain region recess directly under the pole gap; contact.
  • the Halo region has a thickness of from 1 nm to 100 nm, preferably from 1 nm to 10 nm.
  • the material of the Halo region is silicon or silicon germanium
  • the first doping element is an N-type doping element, preferably phosphorus
  • MOS the material of the Halo region is silicon or Silicon carbon
  • the first doping element is an N-type doping element, preferably boron.
  • the doping concentration of the Halo region is Iel3-le21 cm- 3 , preferably Iel3-lel5 cm-3
  • the doping concentration of the LDD region is lel3-lel5 C m- 3
  • the doping concentration of the source and drain regions is Iel5-le20 cm- 3 .
  • the material of the LDD region is silicon or silicon germanium
  • the doping element is a P-type doping element, preferably boron
  • MOS the material of the LDD region is silicon or silicon carbon.
  • the doping element is an N-type doping element, preferably phosphorus.
  • the invention has the advantages that: a combination of epitaxial and self-aligned anisotropic etching is used, which avoids the problems in the prior art ion implantation and annealing processes for forming Halo and LDD regions, without increasing On the basis of the number and complexity of the lithography mask, the destruction of the crystal structure at the surface of the groove in the source and drain regions caused by ion implantation is completely eliminated, thereby avoiding the influence of the subsequent growth of the source and drain materials, and the present invention does not The stress of the epitaxial source drain is released due to conventional ion implantation, thereby maintaining the source-drain stress and its effect of suppressing the SCE and DIBL effects.
  • the transistor doping element can achieve a relatively high activation state, and the amorphization layer crystallization and TED which may be caused by pre-amorphization are avoided. effect.
  • 1-7 is a schematic flow chart of a method for fabricating a transistor having epitaxial LDD and Halo regions and a schematic diagram of a transistor structure. detailed description
  • the present invention provides a semiconductor device and a method of fabricating the same, and more particularly to a CMOS transistor device having LDD and Halo formed by epitaxial growth and a method of fabricating the same.
  • the structure and manufacturing process are shown in Figs. 1-7.
  • FIG. 7 a schematic structural diagram of a semiconductor device provided by the present invention is shown.
  • the semiconductor device provided by the present invention comprises a semiconductor substrate 10, and an STI structure 11 and a well region (not shown) on the semiconductor substrate 10; a gate stack composed of a gate insulating layer 12 and a gate electrode 13; a gate gap a wall 14, covering the top of the gate 13 and the sidewalls of the gate 13 and the gate insulating layer 12; the source-drain region recess; the epitaxially formed Halo region 15' is located in the source-drain region recess and has a a doping element; an epitaxially formed source and drain region 16, which provides stress to the transistor channel region, the source and drain regions 16 have a second doping element, and the second doping element has a type opposite to that of the first doping element
  • the epitaxially formed LDD region 18 is partially or entirely located in the source/drain region recess directly under the gate spacer wall 14. The doping amount of the LDD region 18 is smaller than the doping amount of the source and drain regions, and the doping type and The source and drain
  • an STI (Shallow trench isolation) structure 11, and a gate insulating layer 12, a gate electrode 13, and a gate spacer 14 are formed on a semiconductor substrate 10.
  • the bulk substrate 10 a single crystal silicon substrate is employed in this embodiment, and alternatively, a germanium substrate or other suitable semiconductor substrate may also be employed.
  • the method of forming the STI structure 11 on the semiconductor substrate 10 specifically includes first coating a photoresist on the semiconductor substrate 10, then patterning the STI structure 11 pattern, and anisotropically etching the semiconductor substrate 10.
  • a shallow trench is obtained in which a dielectric material, such as Si0 2 , is commonly filled, thereby forming an STI.
  • a high-k gate insulating material film is first deposited on the surface of the substrate 10.
  • the high-k gate insulating material has a larger dielectric constant than SiO 2 and is more advantageous for transistor device performance.
  • the high-k gate insulating material includes some metal oxides, metal aluminates, and the like, such as Hf0 2 , Zr0 2 , LaA10 3 , and the like.
  • the gate insulating layer 12 has both a gate insulating property and a thickness as thin as possible, preferably from 0.5 to 10 nm, and a deposition process such as CVD. After the gate insulating layer 12 is formed, the material of the gate electrode 13 is deposited.
  • the gate 13 is made of a material such as polysilicon, metal or metal silicide, wherein in the gate first, the gate 13 material is usually metal or metal silicide, and in the gate last, gate The material of the pole 13 is polysilicon. After completing the other components of the transistor, the polysilicon gate will be removed and a metal or metal silicide gate will be formed.
  • forming the gate spacers 14 includes depositing a layer of spacer material on the substrate 10, such as SiO 2 , Si 3 N 4 , etc., using a conformal deposition process to cover the gate 13 with a desired thickness. And a gate insulating layer 12. Next, the spacer material layer on the surface of the substrate 10 is removed, leaving the spacer material layer only on the top of the gate 13 and the sidewalls of the gate 13 and the gate insulating layer 12, that is, the gate spacer 14 surrounds the entire Gate stack.
  • the thickness of the gate spacer 14 is from Inm to 100 nm, preferably from 5 nm to 50 nm. Thereafter, the semiconductor substrate 10 is subjected to anisotropic self-aligned etching using the STI structure 11, the gate electrode 13 and the gate spacer 14 as a mask to form a source/drain region recess.
  • a Halo material layer 15 is epitaxially formed in the source-drain region recess, and the Halo material layer 15 has a first doping element.
  • the material of the Halo material layer 15 is optionally silicon or silicon germanium (for PMOS), or silicon or silicon carbon (for MOS) having a doping concentration of Iel3-le21 cm- 3 , preferably lel3-lel5 cm- 3 .
  • the source and drain regions 16 are selectively epitaxially grown, see FIG.
  • the source and drain regions 16 are optionally silicon or silicon germanium (for PMOS), or silicon or silicon carbon (for MOS) to provide stress to the MOS channel region to increase carrier mobility.
  • in-situ doping such as boron (PMOS) or phosphorous (NMOS) can be performed to form doping of the source and drain regions of the device.
  • PMOS boron
  • NMOS phosphorous
  • source and drain regions 16 provide compressive stress
  • MOS source and drain regions 16 provide tensile stress.
  • the source and drain regions 16 have a second doping element, wherein the type of the second doping element is opposite to the type of the first doping element, that is, if the source and drain regions 16 are doped with a P-type impurity (PMOS), the Halo material layer 15 is doped with an N-type impurity, such as phosphorus, if the source-drain region 16 is doped with an N-type impurity
  • PMOS P-type impurity
  • the Halo material layer 15 is doped with a P-type impurity such as boron.
  • the isotropic etching removes part of the source and drain regions 16, and at the same time, will be in the SDE region.
  • the Halo material layer of the source-drain recessed portion of the dotted line in the drawing is etched away, that is, it is etched toward the channel under the gate to remove the gate gap.
  • a portion of the Halo material layer directly below the wall 14 extends a certain distance toward the transistor channel region.
  • etching away the Halo material layer in the SDE region can avoid the series resistance of the SDE region being too large.
  • the Halo material layer remaining after partial etching forms the Halo region 15 ' of the transistor, and has a thickness of from 1 nm to 100 nm, preferably from 1 nm to 10 nm.
  • an epitaxial LDD material layer 17 is formed to form an LDD region of the transistor.
  • the LDD material layer 17 has the same second doping element as the source and drain regions 16, for example, for PMOS, the material of the LDD region is silicon or silicon germanium, and the doping element is boron; for MOS, the material of the LDD region For silicon or silicon carbon, the doping element is phosphorus.
  • LDD dopant material layer 17 is less than the doping amount of the source and drain regions 16, e.g., source and drain dopant region 16 is Iel5-le20cm_ 3, the LDD dopant material layer 17 is Iel3-lel5cm_ 3 .
  • the epitaxial LDD material layer 17 may be directly formed in the source/drain region recess, that is, after the epitaxial LDD material layer, no self-aligned anisotropic etching is performed, and then the epitaxial source is again The material in the drain region lifts the source and drain regions to reduce the contact resistance.
  • the LDD region is at least partially located in the source/drain region recess directly under the gate spacer 14 (see the case of FIG. 5), and may also be formed by the following steps: Referring to FIG.
  • the exposed LDD material layer 17 is self-aligned anisotropically etched, and a portion of the LDD material layer in the source/drain region recess directly under the gate spacer 14 is protected by the gate spacer 14 . Retaining, the remaining layer of LDD material forms the LDD region 18 of the transistor, and then the material of the source and drain regions is again epitaxially recessed in the source and drain region recesses to compensate for the loss of the source and drain regions during etching.
  • the LDD regions are all located in the source and drain region recesses directly below the gate spacers 14.
  • the method for forming Halo and LDD in the present invention avoids the problems in the prior art ion implantation and annealing processes for forming Halo and LDD regions due to the combination of epitaxial and self-aligned anisotropic etching.
  • the destruction of the crystal structure at the surface of the groove in the source and drain regions caused by ion implantation is completely eliminated, thereby avoiding the influence of the subsequent growth of the source and drain materials.
  • the present invention also does not cause stress release of epitaxial source leakage due to conventional ion implantation, thereby maintaining source-drain stress and its effect of suppressing SCE and DIBL effects.
  • the transistor doping element can achieve a relatively high activation state, and the amorphization layer crystallization which may be caused by pre-amorphization is avoided and TED (Transient Enhanced Diffusion) effect.
  • a metal silicide is formed as a source/drain contact 19, and a material of the metal silicide is, for example, MSi, NiSiGe TiSi, TiSiGe.
  • the interconnection process can be performed. If a back gate process is used, the previously formed polysilicon gate can be removed and a metal or metal silicide gate can be formed to complete the gate preparation, followed by interconnect preparation.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种具有外延LDD（18）和Halo（15'）区域的晶体管器件及其制造方法。采用了外延与自对准各向异性刻蚀相结合的工艺，避免了现有的采用的离子注入以及退火工艺形成的Halo（15'）和LDD（18）区域制造方法中的问题，在不增加光刻掩膜数量和复杂性的基础上，彻底消除了离子注入造成的源漏区域（16）凹槽表面处晶体结构的破坏，从而避免影响到后续源漏材料的外延生长，同时，也不会因常规的离子注入而导致外延源漏的应力释放，从而保持了源漏应力及其抑制SCE和DIBL效应的效果。

Description

半导体器件及其制造方法
本申请要求了 2012年 7月 16日提交的、 申请号为 201210246830.3、 发明名称为
"半导体器件及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本发明涉及半导体器件及其制造方法领域， 特别地， 涉及一种具有外延 LDD和 Halo区域的晶体管器件及其制造方法。 背景技术
半导体集成电路技术在进入到 90nm特征尺寸的技术节点后， 维持或提高晶体管 性能越来越具有挑战性。 目前， 应变硅技术成为一种通过抑制短沟道效应、 提升载流 子迁移率来提高 MOSFET器件性能的基本技术。 对于 PMOS而言， 人们采用在源漏 区形成沟槽后外延生长硅锗的方法， 提供压应力以挤压晶体管的沟道区， 从而提高 PMOS的性能。 同时， 对于 NMOS而言， 为了实现同样目的， 在源漏区外延硅碳的方 法也逐渐被采用。 具体地， STI (浅沟槽隔离）、 SPT (应力接近技术）、 源漏硅锗 /硅 碳嵌入、 金属栅应力、 刻蚀停止层 （CESL) 等应力技术被提出。 同时， 在小尺寸的 器件中通常采用 LDD、 Halo工艺分别抑制热载流子效应以及防止源漏穿通， 而 LDD 与 Halo主要是通过离子注入然后退火来实现。
然而， 传统 LDD和 Halo工艺中的的离子注入以及退火会带来一些问题。 如果是 源漏外延前进行离子注入， 注入可能会导致源漏凹槽表面处晶体结构遭到破坏， 从而 影响到后续源漏外延生长硅锗； 如果是源漏外延后进行注入， 注入将导致外延层的应 力释放， 降低源漏应力， 从而减弱源漏应力抑制 SCE和 DIBL效应的效果。 退火过程 的高温可能会使预非晶化形成的非晶化层晶化。 另外， 还有可能产生 TEDCTransient Enhanced Diffusion, 瞬态增强扩散)效应， 以及掺杂元素不能实现比较高的激活状态。
因此， 需要提供一种新的、 晶体管及其制造方法， 以解决上述问题， 从而更好地 确保晶体管性能。 发明内容
本发明提供一种具有外延形成的 LDD和 Halo区域的半导体器件及其制造方法， 其避免了现有的 Halo和 LDD区域制造方法中的离子注入以及退火带来的问题。
根据本发明的一个方面， 本发明提供一种半导体器件制造方法， 用于制造具有外 延 LDD和 Halo区域的晶体管， 其包括如下步骤：
提供半导体衬底， 在该半导体衬底上形成 STI结构， 并进行阱区注入； 形成栅极 绝缘层、 栅极， 定义栅极图形； 形成栅极间隙壁， 其覆盖在所述栅极的顶部以及所述 栅极和所述栅极绝缘层的侧壁上； 形成源漏区域凹槽； 在所述源漏区域凹槽内外延 Halo材料层， 所述 Halo材料层具有第一掺杂元素； 外延源漏区域， 其向晶体管沟道 区域提供应力， 所述源漏区域具有第二掺杂元素， 且第二掺杂元素的类型与第一掺杂 元素的类型相反； 各向同性刻蚀所述源漏区域， 去除部分所述源漏区域材料， 同时， 去除位于所述栅极间隙壁正下方的部分 Halo材料层并向晶体管沟道区域延伸一定的 距离， 剩余的 Halo材料层形成了晶体管的 Halo区域； 外延 LDD材料层， 形成晶体 管的 LDD区域； 形成源漏接触。
在本发明的方法中，所述 Halo区域的厚度为 lnm到 lOOnm，优选为 lnm到 10nm。 在本发明的方法中， 对于 PMOS, 所述 Halo区域的材料为硅或硅锗， 第一掺杂元 素为 N型掺杂元素， 优选为磷； 对于 MOS, 所述 Halo区域的材料为硅或硅碳， 第 一掺杂元素为 N型掺杂元素， 优选为硼。
在本发明的方法中，所述 Halo区域的掺杂浓度为 Iel3-le21cm— 3，优选为 Iel3-lel5 cm
在本发明的方法中， 所述 LDD材料层的掺杂剂量小于所述源漏区域的掺杂剂量; 所述 LDD区域的掺杂浓度为 Iel3-lel5cm_3， 所述源漏区域的掺杂浓度为 Iel5-le20 cm
在本发明的方法中， 对于 PMOS, 所述 LDD区域的材料为硅或硅锗， 掺杂元素 为 P型掺杂元素， 优选为硼； 对于 MOS, 所述 LDD区域的材料为硅或硅碳， 掺杂 元素为 N型掺杂元素， 优选为磷。
在本发明的方法中，形成晶体管的 LDD区域具体包括：在外延 LDD材料层之后， 自对准各向异性刻蚀暴露出的 LDD材料层， 仅使得位于所述栅极间隙壁正下方的源 漏区域凹槽内的部分 LDD材料层保留， 从而形成晶体管的 LDD区域， 之后， 再次外 延源漏区域的材料， 以弥补所述源漏区域在刻蚀中的损失。 在本发明的方法中，形成晶体管的 LDD区域具体包括：在外延 LDD材料层之后， 不进行自对准各向异性刻蚀， 之后， 再次外延源漏区域的材料以抬升源漏区域。
在本发明的方法中， 在形成栅极绝缘层、 栅极的步骤中， 所述栅极的材料为多晶 硅， 并且， 采用后栅工艺， 即， 在形成所述金属硅化物之后， 去除多晶硅材料的所述 栅极， 形成栅极空洞， 在该栅极空洞中填充金属， 从而形成金属栅极。 或者， 在本发 明的方法中， 在形成栅极绝缘层、 栅极的步骤中， 采用先栅工艺， 即， 所述栅极的材 料为金属。 本发明的半导体器件制造方法适用于高 k/金属栅先栅或后栅集成工艺。
根据本发明的一个方面，本发明提供一种半导体器件，包括具有外延 LDD和 Halo 区域的晶体管， 其包括：
半导体衬底， 位于该半导体衬底上的 STI结构和阱区； 栅极绝缘层和栅极组成的 栅极堆栈； 栅极间隙壁， 其覆盖在所述栅极的顶部以及所述栅极和所述栅极绝缘层的 侧壁上； 源漏区域凹槽； 外延形成的 Halo 区域， 其位于所述源漏区域凹槽内， 并具 有第一掺杂元素； 外延形成的源漏区域， 其向晶体管沟道区域提供应力， 所述源漏区 域具有第二掺杂元素， 且第二掺杂元素的类型与第一掺杂元素的类型相反； 外延形成 的 LDD区域， 其部分或者全部位于栅极间隙壁正下方的源漏区域凹槽内， 所述 LDD 区域的掺杂剂量小于所述源漏区域的掺杂剂量， 掺杂类型与所述源漏区域的掺杂类型 相同； 以及源漏接触。
在本发明的器件中，所述 Halo区域的厚度为 lnm到 lOOnm，优选为 lnm到 10nm。 在本发明的器件中， 对于 PMOS, 所述 Halo区域的材料为硅或硅锗， 第一掺杂元 素为 N型掺杂元素， 优选为磷； 对于 MOS, 所述 Halo区域的材料为硅或硅碳， 第 一掺杂元素为 N型掺杂元素， 优选为硼。
在本发明的器件中，所述 Halo区域的掺杂浓度为 Iel3-le21cm— 3，优选为 Iel3-lel5 cm -3
o
在本发明的器件中， 所述 LDD区域的掺杂浓度为 lel3-lel5Cm— 3， 所述源漏区域 的掺杂浓度为 Iel5-le20 cm— 3。
在本发明的器件中， 对于 PMOS, 所述 LDD区域的材料为硅或硅锗， 掺杂元素 为 P型掺杂元素， 优选为硼； 对于 MOS, 所述 LDD区域的材料为硅或硅碳， 掺杂 元素为 N型掺杂元素， 优选为磷。
本发明的优点在于： 采用了外延与自对准各向异性刻蚀相结合的工艺， 避免了现 有技术中离子注入以及退火工艺形成 Halo和 LDD区域制造方法中的问题， 在不增加 光刻掩膜数量和复杂性的基础上， 彻底消除了离子注入造成的源漏区域凹槽表面处晶 体结构的破坏， 从而避免影响到后续源漏材料外的延生长， 同时， 本发明也不会因常 规的离子注入而导致外延源漏的应力释放， 从而保持了源漏应力及其抑制 SCE 和 DIBL 效应的效果。 另外， 在本发明中， 由于取消了离子注入之后的退火， 晶体管掺 杂元素能够实现比较高的激活状态， 并且， 避免了可能会造成的预非晶化形成的非晶 化层晶化以及 TED效应。 附图说明
图 1-7 本发明提供的具有外延 LDD和 Halo区域的晶体管制造方法流程示意图以 及晶体管结构示意图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件及其制造方法， 特别地涉及到涉及一种具有通过外延 生长方式形成 LDD和 Halo的 CMOS晶体管器件及其制造方法， 其结构和制造流程参见 附图 1-7。
参见附图 7， 为本发明提供的半导体器件结构示意图。
本发明提供的半导体器件包括半导体衬底 10， 以及位于半导体衬底 10上的 STI结 构 11和阱区 （未图示）； 栅极绝缘层 12和栅极 13组成的栅极堆栈； 栅极间隙壁 14， 其 覆盖在栅极 13的顶部以及栅极 13和栅极绝缘层 12的侧壁上； 源漏区域凹槽； 外延形成 的 Halo区域 15 '位于源漏区域凹槽内， 并具有第一掺杂元素； 外延形成的源漏区域 16， 其向晶体管沟道区域提供应力， 源漏区域 16具有第二掺杂元素， 且第二掺杂元素的类 型与第一掺杂元素的类型相反； 外延形成的 LDD区域 18， 其部分或者全部位于栅极间 隙壁 14正下方的源漏区域凹槽内， LDD区域 18的掺杂剂量小于所述源漏区域的掺杂剂 量， 掺杂类型与所述源漏区域的掺杂类型相同； 以及源漏接触 19。
下面将要详细描述本发明提供的半导体器件制造方法。
首先， 参见附图 1， 在半导体衬底 10上形成有 STI ( Shallow trench isolation, 浅沟 槽隔离） 结构 11， 以及栅极绝缘层 12、 栅极 13和栅极间隙壁 14。 具体而言， 提供半导 体衬底 10， 本实施例中采用了单晶硅衬底， 可选地， 也可采用锗衬底或者其他合适的 半导体衬底。 在半导体衬底 10上形成 STI结构 11的方法具体包括， 首先在半导体衬底 10上涂布光刻胶， 接着光刻出 STI结构 11图形， 并对半导体衬底 10进行各向异性的刻 蚀获得浅沟槽， 在该浅沟槽中填充介电材料， 常见的如 Si02， 从而形成 STI。 在形成 STI结构 11之后， 进行阱区注入（未在图中示出）。 PMOS阱区注入杂质为 N型杂质， 而 MOS阱区注入杂质为 P型杂质。 为了形成包括栅极绝缘层 12和栅极 13的栅极堆栈， 先在衬底 10表面沉积一层高 K栅极绝缘材料薄膜。高 K栅极绝缘材料具有比 Si02更大的 介电常数， 对晶体管器件性能更为有利。 高 K栅极绝缘材料包括一些金属氧化物、 金 属铝酸盐等， 例如 Hf02、 Zr02、 LaA103等。 栅极绝缘层 12既要实现其栅绝缘特性， 又 要具有尽可能薄的厚度， 其厚度优选为 0.5-10nm， 沉积工艺例如为 CVD。 在形成栅极 绝缘层 12之后， 沉积栅极 13的材料。 栅极 13为多晶硅、 金属或金属硅化物等材料， 其 中， 在先栅工艺 （gate first) 中， 栅极 13材料通常为金属或金属硅化物， 而在后栅工 艺（gate last) 中， 栅极 13材料为多晶硅， 在完成晶体管其它部件后， 将会去除多晶硅 栅极， 然后形成金属或金属硅化物栅极。在沉积栅极材料后， 进行光刻胶涂布， 光刻， 定义出栅极图形， 对栅极 13以及栅极绝缘层 12顺序刻蚀， 从而形成栅极图形。 接着， 形成栅极间隙壁 14包括在衬底 10上沉积间隙壁材料层， 例如 Si02、 Si3N4等等， 采用保 形性良好的沉积工艺， 使其以期望的厚度覆盖栅极 13和栅极绝缘层 12。 接着， 去除衬 底 10表面的间隙壁材料层， 使间隙壁材料层仅留存在栅极 13的顶部以及栅极 13和栅极 绝缘层 12的侧壁上， 也即栅极间隙壁 14包围整个栅极堆栈。 栅极间隙壁 14的厚度为 Inm-lOOnm, 优选为 5nm-50nm。 之后， 利用 STI结构 11、 栅极 13和栅极间隙壁 14为掩 膜， 对半导体衬底 10进行各向异性的自对准刻蚀， 形成源漏区域凹槽。
接着， 参见附图 2， 在源漏区域凹槽内外延 Halo材料层 15， Halo材料层 15具有第一 掺杂元素。 Halo材料层 15的材料可选地为硅或硅锗（对于 PMOS),或者，硅或硅碳（对 于 MOS), 其掺杂浓度为 Iel3-le21cm-3,优选为 lel3-lel5cm-3。
接着， 选择性地外延生长源漏区域 16， 参见附图 3。 源漏区域 16材料可选地为硅 或硅锗 （对于 PMOS), 或者， 硅或硅碳 （对于 MOS), 用以向 MOS沟道区域提供应 力， 从而提高载流子迁移率。 在外延的同时， 可以进行原位掺杂， 例如硼 （PMOS) 或者磷 （NMOS)， 用以形成器件源漏区域的掺杂。 对于 PMOS， 源漏区域 16提供压应 力， 对于 MOS， 源漏区域 16提供张应力。 源漏区域 16具有第二掺杂元素， 其中， 第 二掺杂元素的类型与第一掺杂元素的类型相反， 即若源漏区域 16掺杂为 P型杂质 (PMOS), 则 Halo材料层 15掺杂为 N型杂质， 例如磷， 若源漏区域 16掺杂为 N型杂质
( MOS), 则 Halo材料层 15掺杂为 P型杂质， 例如硼。
接着， 参见附图 4， 各项同性地刻蚀去除部分源漏区域 16， 同时， 将处在 SDE区
( Source drain extension, 源漏扩展区） （附图中虚线圈住的源漏凹槽部分） 的 Halo材 料层刻蚀掉， 也即向栅极下方的沟道方向钻蚀， 去除位于栅极间隙壁 14正下方的部分 Halo材料层并向晶体管沟道区域延伸一定的距离。 在这里， 刻蚀掉 SDE区的 Halo材料 层， 可以避免 SDE区的串联电阻太大。 被部分刻蚀后剩余的 Halo材料层形成了晶体管 的 Halo区域 15 '， 其厚度为 lnm到 lOOnm, 优选为 lnm到 10nm。
接着， 参见附图 5， 外延 LDD材料层 17， 形成晶体管的 LDD区域。 其中， LDD材 料层 17具有与源漏区域 16相同的第二掺杂元素， 例如， 对于 PMOS， LDD区域的的材 料为硅或硅锗， 掺杂元素为硼； 对于 MOS， LDD区域的的材料为硅或硅碳， 掺杂元 素为磷。 但是， LDD材料层 17的掺杂剂量小于源漏区域 16的掺杂剂量， 例如， 源漏区 域 16的掺杂剂量为 Iel5-le20cm_3， 而 LDD材料层 17的掺杂剂量为 Iel3-lel5cm_3。 在形 成晶体管 LDD区域的过程中， 可以通过在源漏区域凹槽中外延 LDD材料层 17直接形 成， 即在外延 LDD材料层之后， 不进行自对准各向异性刻蚀， 之后， 再次外延源漏区 域的材料以抬升源漏区域， 降低接触电阻。 这样， LDD区域至少部分是位于栅极间隙 壁 14正下方的源漏区域凹槽内 （参见附图 5的情形）， 另外， 也可通过如下步骤形成： 参见附图 6， 在外延 LDD材料层 17之后， 自对准地各向异性刻蚀暴露出的 LDD材料层 17， 由于栅极间隙壁 14的保护， 位于栅极间隙壁 14正下方的源漏区域凹槽内的部分 LDD材料层得以保留， 这部分残留的 LDD材料层形成了晶体管的 LDD区域 18， 之后， 在源漏区域凹槽中再次外延源漏区域的材料， 以弥补所述源漏区域在刻蚀中的损失， 这样， LDD区域全部是位于栅极间隙壁 14正下方的源漏区域凹槽内。
至此， 通过外延形成的 Halo和 LDD区域已经实现。 由于采用了外延与自对准各向 异性刻蚀相结合的工艺， 本发明中的 Halo和 LDD的形成方法避免了现有的采用的离子 注入以及退火工艺形成 Halo和 LDD区域制造方法中的问题， 在不增加光刻掩膜数量和 复杂性的基础上， 彻底消除了离子注入造成的源漏区域凹槽表面处晶体结构的破坏， 从而避免影响到后续源漏材料外的延生长， 同时， 本发明也不会因常规的离子注入而 导致外延源漏的应力释放， 从而保持了源漏应力及其抑制 SCE和 DIBL效应的效果。 另 外， 本发明中， 由于取消了离子注入之后的退火， 晶体管掺杂元素能够实现比较高的 激活状态， 并且， 避免了可能会造成的预非晶化形成的非晶化层晶化以及 TED(Transient Enhanced Diffusion, 瞬态增强扩散)效应。
接下来， 进行常规的晶体管制造工艺。 参见附图 7， 形成金属硅化物作为源漏接 触 19， 金属硅化物的材料例如是 MSi、 NiSiGe TiSi、 TiSiGe。
若采用先栅工艺， 则可以进行互连线的制备工艺。 若采用后栅工艺， 则可以去除 之前形成的多晶硅栅极， 并形成金属或金属硅化物栅极， 完成栅极制备， 之后再进行 互连线制备。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1.一种半导体器件制造方法， 用于制造具有外延 LDD和 Halo区域的晶体管， 其 特征在于包括如下步骤：
提供半导体衬底， 在该半导体衬底上形成 STI结构， 并进行阱区注入； 形成栅极绝缘层、 栅极， 定义栅极图形；
形成栅极间隙壁， 其覆盖在所述栅极的顶部以及所述栅极和所述栅极绝缘层的侧 壁上；
形成源漏区域凹槽；
在所述源漏区域凹槽内外延 Halo材料层， 所述 Halo材料层具有第一掺杂元素； 外延源漏区域，其向晶体管沟道区域提供应力，所述源漏区域具有第二掺杂元素， 且第二掺杂元素的类型与第一掺杂元素的类型相反；
各向同性刻蚀所述源漏区域， 去除部分所述源漏区域材料， 同时， 去除位于所述 栅极间隙壁正下方的部分 Halo 材料层并向晶体管沟道区域延伸一定的距离， 剩余的 Halo材料层形成了晶体管的 Halo区域；
外延 LDD材料层， 形成晶体管的 LDD区域；
形成源漏接触。
2.根据权利要求 1 所述的方法， 其特征在于， 所述 Halo 区域的厚度为 lnm 到 lOOnm, 优选为 lnm到 10nm。
3.根据权利要求 1所述的方法， 其特征在于， 对于 PMOS， 所述 Halo区域的材料 为硅或硅锗， 第一掺杂元素为 N型掺杂元素， 优选为磷； 对于 MOS, 所述 Halo区 域的材料为硅或硅碳， 第一掺杂元素为 N型掺杂元素， 优选为硼。
4.根据权利要求 1 所述的方法， 其特征在于， 所述 Halo 区域的掺杂浓度为 Iel3-le21cm"3, 优选为 Iel3-lel5 cm-3。
5.根据权利要求 1所述的方法，其特征在于，所述 LDD材料层的掺杂剂量小于所 述源漏区域的掺杂剂量。
6.根据权利要求 5 所述的方法， 其特征在于， 所述 LDD 区域的掺杂浓度为 Iel3-lel5cm"3, 所述源漏区域的掺杂浓度为 Iel5-le20cm— 3。
7.根据权利要求 1所述的方法， 其特征在于， 对于 PMOS， 所述 LDD区域的材料 为硅或硅锗， 掺杂元素为 P型掺杂元素， 优选为硼； 对于 MOS, 所述 LDD区域的 材料为硅或硅碳， 掺杂元素为 N型掺杂元素， 优选为磷。
8.根据权利要求 1所述的方法， 其特征在于， 形成晶体管的 LDD区域具体包括： 在外延 LDD材料层之后， 自对准各向异性刻蚀暴露出的 LDD材料层， 仅使得位于所 述栅极间隙壁正下方的源漏区域凹槽内的部分 LDD材料层保留， 从而形成晶体管的 LDD区域， 之后， 再次外延源漏区域的材料， 以弥补所述源漏区域在刻蚀中的损失。
9.根据权利要求 1所述的方法， 其特征在于， 形成晶体管的 LDD区域具体包括： 在外延 LDD材料层之后， 不进行自对准各向异性刻蚀， 之后， 再次外延源漏区域的 材料以抬升源漏区域。
10.根据权利要求 1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中， 所述栅极的材料为多晶硅， 并且， 采用后栅工艺， 即， 在形成所述金属硅化物之后， 去除多晶硅材料的所述栅极， 形成栅极空洞， 在该栅极空洞中填充金属， 从而形成金 属栅极。
11.根据权利要求 1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中， 采用先栅工艺， 即， 所述栅极的材料为金属。
12.根据权利要求 10或 11所述的方法， 其特征在于， 所述半导体器件制造方法适 用于高 k/金属栅先栅或后栅集成工艺。
13.—种半导体器件，包括具有外延 LDD和 Halo区域的晶体管，其特征在于包括: 半导体衬底， 位于该半导体衬底上的 STI结构和阱区；
栅极绝缘层和栅极组成的栅极堆栈；
栅极间隙壁， 其覆盖在所述栅极的顶部以及所述栅极和所述栅极绝缘层的侧壁 上；
源漏区域凹槽；
外延形成的 Halo区域， 其位于所述源漏区域凹槽内， 并具有第一掺杂元素； 外延形成的源漏区域， 其向晶体管沟道区域提供应力， 所述源漏区域具有第二掺 杂元素， 且第二掺杂元素的类型与第一掺杂元素的类型相反；
外延形成的 LDD 区域， 其部分或者全部位于栅极间隙壁正下方的源漏区域凹槽 内， 所述 LDD 区域的掺杂剂量小于所述源漏区域的掺杂剂量， 掺杂类型与所述源漏 区域的掺杂类型相同；
以及源漏接触。
14.根据权利要求 13所述的器件， 其特征在于， 所述 Halo区域的厚度为 lnm到 lOOnm, 优选为 lnm到 10nm。
15.根据权利要求 13所述的器件， 其特征在于， 对于 PMOS， 所述 Halo区域的材 料为硅或硅锗， 第一掺杂元素为 N型掺杂元素， 优选为磷； 对于 MOS, 所述 Halo 区域的材料为硅或硅碳， 第一掺杂元素为 N型掺杂元素， 优选为硼。
16.根据权利要求 13 所述的器件， 其特征在于， 所述 Halo 区域的掺杂浓度为 Iel3-le21cm"3, 优选为 Iel3-lel5 cm-3。
17.根据权利要求 13 所述的器件， 其特征在于， 所述 LDD 区域的掺杂浓度为 Iel3-lel5cm"3, 所述源漏区域的掺杂浓度为 Iel5-le20 cm— 3。
18.根据权利要求 13所述的器件， 其特征在于， 对于 PMOS， 所述 LDD区域的材 料为硅或硅锗， 掺杂元素为 P型掺杂元素， 优选为硼； 对于 MOS, 所述 LDD区域 的材料为硅或硅碳， 掺杂元素为 N型掺杂元素， 优选为磷。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095568A (ja) * 2013-11-12 2015-05-18 株式会社東芝 半導体装置
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
CN105261557A (zh) * 2014-06-26 2016-01-20 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法及半导体器件
CN105280492B (zh) * 2014-07-21 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105819395B (zh) * 2015-01-09 2017-09-05 中国科学院微电子研究所 半导体器件制造方法
US9397161B1 (en) * 2015-02-26 2016-07-19 International Business Machines Corporation Reduced current leakage semiconductor device
US9343300B1 (en) * 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
KR102455149B1 (ko) * 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
US9691901B2 (en) * 2015-10-02 2017-06-27 United Microelectronics Corp. Semiconductor device
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
US10796924B2 (en) * 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
TWI668870B (zh) * 2016-12-15 2019-08-11 財團法人工業技術研究院 電晶體裝置
CN108962754B (zh) * 2017-05-19 2021-11-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109585546A (zh) * 2017-09-29 2019-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10276719B1 (en) 2018-04-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN111384143B (zh) * 2018-12-27 2022-04-15 联芯集成电路制造(厦门)有限公司 晶体管结构
CN112447593B (zh) * 2019-08-30 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102869768B1 (ko) * 2019-11-19 2025-10-13 삼성전자주식회사 에피택시얼 영역을 포함하는 반도체 소자
US11362177B2 (en) * 2020-01-28 2022-06-14 Globalfoundries U.S. Inc. Epitaxial semiconductor material regions for transistor devices and methods of forming same
CN113394287B (zh) * 2020-03-13 2024-12-20 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN113394271B (zh) * 2020-03-13 2024-11-19 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
KR102830365B1 (ko) 2020-08-12 2025-07-04 삼성전자주식회사 집적회로 소자
US12159936B2 (en) 2021-04-06 2024-12-03 Invention And Collaboration Laboratory Pte. Ltd. Transistor structure and processing method therefore
US12183822B2 (en) * 2021-04-06 2024-12-31 Invention And Collaboration Laboratory Pte. Ltd. MOSFET structure with controllable channel length by forming lightly doped drains without using ion implantation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483190A (zh) * 2008-01-09 2009-07-15 国际商业机器公司 在沟道区中具有高应力的mosfet及其制造方法
US20100109059A1 (en) * 2008-10-30 2010-05-06 Sony Corporation Semiconductor device and a method of manufacturing the same, and solid-state image pickup device using the same
CN101930923A (zh) * 2009-06-26 2010-12-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US7402870B2 (en) * 2004-10-12 2008-07-22 International Business Machines Corporation Ultra shallow junction formation by epitaxial interface limited diffusion
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7727845B2 (en) * 2005-10-24 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
US8357579B2 (en) * 2010-11-30 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US10163724B2 (en) * 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
US8872228B2 (en) * 2012-05-11 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel semiconductor device fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483190A (zh) * 2008-01-09 2009-07-15 国际商业机器公司 在沟道区中具有高应力的mosfet及其制造方法
US20100109059A1 (en) * 2008-10-30 2010-05-06 Sony Corporation Semiconductor device and a method of manufacturing the same, and solid-state image pickup device using the same
CN101930923A (zh) * 2009-06-26 2010-12-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法

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