WO2013185433A1 - 薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

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gate insulating
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • Embodiments of the present invention relate to a thin film transistor, a method of fabricating the same, an array substrate, and a display device. Background technique
  • TFT Thin Film Transistor
  • the oxide transistor technology has the characteristics of high mobility and good uniformity, so the liquid crystal display using the oxide transistor is one of the development directions of the liquid crystal display technology.
  • Embodiments of the present invention provide a TFT that can better control electrical properties, a method for fabricating the same, an array substrate, and a display device.
  • An aspect of an embodiment of the present invention provides a thin film transistor, including: a substrate; and a gate, a first gate insulating layer, and an active layer sequentially disposed on the substrate; the first gate insulating layer wrapping the gate The active layer encapsulates the first gate insulating layer, and the material of the first gate insulating layer comprises aluminum oxide.
  • an array substrate including at least one thin film transistor
  • the thin film transistor includes: a substrate; a gate electrode sequentially disposed on the substrate, a first gate insulating layer, an active layer, Etching the barrier layer; the first gate insulating layer encapsulating the gate, the active layer encapsulating the first gate insulating layer, and the material of the first gate insulating layer comprises aluminum oxide.
  • the thin film transistor includes: a substrate and a gate electrode sequentially disposed on the substrate, a first gate insulating layer, an active layer, and an etch barrier layer; the first gate insulating layer wraps the gate electrode The active layer encapsulates the first gate insulating layer, and the material of the first gate insulating layer comprises aluminum oxide.
  • a further aspect of the present invention provides a method for fabricating a thin film transistor, comprising: forming a gate on a substrate by a patterning process;
  • first gate insulating layer encasing the gate electrode, wherein a material of the first gate insulating layer comprises aluminum oxide;
  • An active layer is formed.
  • a TFT and a method for fabricating the same, an array substrate, and a display device are provided in an embodiment of the present invention, such that an active layer wraps a gate insulating layer and a gate, and a gate insulating layer containing aluminum oxide is formed. Since the aluminum oxide has good compactness, hydrogen and moisture are effectively prevented from diffusing into the gate insulating layer and the gate, thereby making the electrical properties of the TFT more stable.
  • the gate insulating layer by in-situ reaction of the gate, the thickness of the gate insulating layer can be better controlled, and the threshold voltage of the TFT can be better adjusted, thereby reducing the loss of electric energy during charging.
  • FIG. 1 is a schematic diagram of a first structure of a TFT according to an embodiment of the present invention
  • FIG. 2 is a schematic diagram of a second structure of a TFT according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a third structure of a TFT according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of an array substrate according to Embodiment 1 of the present invention.
  • FIG. 5 is a schematic structural view of forming an via hole in an array substrate according to Embodiment 1 of the present invention
  • FIG. 6 is a schematic structural view of the array substrate according to Embodiment 2 of the present invention
  • FIG. 7 is a schematic structural diagram of an array substrate according to Embodiment 3 of the present invention. detailed description
  • a TFT as shown in FIG. 1, includes: a substrate 1 and a gate 2, a first gate insulating layer 3, an active layer 4, and a source/drain electrode layer 6, which are sequentially disposed on the substrate 1, the first gate
  • the gate insulating layer 3 encloses the gate electrode 2, and the active layer 4 wraps the first gate insulating layer 3.
  • the material of the first gate insulating layer 3 includes aluminum oxide.
  • the source/drain electrode layer 6 covers the active layer 4 extending on the substrate 1 and is in sufficient contact with the active layer 4.
  • the gate electrode 2 may be one or more materials selected from the group consisting of molybdenum, molybdenum-niobium alloy, aluminum, aluminum-niobium alloy, titanium, and copper, and may be formed as a single-layer or multi-layer composite laminate.
  • the gate 2 may be a single layer or a multilayer composite film composed of molybdenum, aluminum or a molybdenum-containing aluminum alloy.
  • the thickness of the gate electrode 2 may be 1000 to 3000 nm.
  • an etching stopper layer, a passivation layer, or the like may be formed on the source/drain electrode layer.
  • the material of the source/drain electrode layer 6 may be one or a combination of molybdenum, tungsten-molybdenum alloy, aluminum-bismuth alloy or copper.
  • the material of the active layer 4 may be indium gallium oxide, indium gallium oxide, germanium indium oxide, indium tin oxide, germanium indium oxide or amorphous silicon.
  • the material of the etch barrier layer may be one or a combination of silicon dioxide, hafnium oxide, aluminum oxide, aluminum nitride, silicon oxide.
  • the material of the passivation layer may be one or a combination of silicon oxide, silicon nitride, silicon oxynitride, polyimide, polydecyl acrylate or povidone.
  • the formation of the first gate insulating layer 3 including the aluminum oxide material can be realized by plasma bombardment of the gate electrode.
  • the reaction that takes place during the preparation: x0 2 - + Al A10x + 2xe (AlOx is amorphous alumina, x is the molar ratio of oxygen ions to aluminum ions in the alumina), and amorphous is generated in situ by the reaction. Alumina.
  • an active layer wraps a gate insulating layer and a gate, and And forming a gate insulating layer containing aluminum oxide. Because of the better compactness of alumina, hydrogen and water vapor are effectively prevented from diffusing into the gate insulating layer and the gate electrode, thereby making the electrical properties of the TFT more stable.
  • the thickness of the gate insulating layer can be better controlled, and the threshold voltage of the TFT is better adjusted, thereby reducing the loss of electric energy during charging. For example, by controlling the reaction rate and the reaction time, the thickness of the gate insulating layer can be more precisely controlled.
  • a second gate insulating layer 10 may be disposed between the first gate insulating layer 3 and the active layer 4;
  • the gate insulating layer 10 wraps the first gate insulating layer 3, and the material of the second gate insulating layer 10 includes aluminum oxynitride.
  • the process of in situ reaction to form aluminum oxynitride is as follows: bombarding amorphous alumina with plasma nitrogen
  • the gate electrode 2 is layered into an inner gate layer 2a and an outer gate layer 2b; the inner gate layer 2a is made of copper, The material of the outer gate layer 2b includes aluminum.
  • the embodiment of the present invention further provides an array substrate, as shown in FIG. 4, including at least one TFT.
  • the TFT includes: a substrate 1 and a gate 2 sequentially disposed on the substrate 1. a first gate insulating layer 3, an active layer 4, an etch stop layer 5, a source/drain electrode layer 6, a passivation layer 7, and a pixel electrode 8; the first gate insulating layer 3 wraps the gate 2, The active layer 4 wraps the first gate insulating layer 3, and the material of the first gate insulating layer 3 includes aluminum oxide.
  • the first gate insulating layer 3 covers the upper surface and the side surface of the gate electrode 2; the active layer 4 covers the upper surface and the side surface of the first gate insulating layer 3.
  • a gate electrode 2 including aluminum is disposed above the substrate 1; a first gate insulating layer 3 including an aluminum oxide, an active layer 4, and an etch barrier layer 5 are sequentially disposed on the gate electrode 2 from bottom to top;
  • a first gate insulating layer 3 comprising aluminum oxide envelops the gate electrode 2 and is formed by in-situ reaction of the gate electrode 2 containing aluminum;
  • the active layer 4 extends on the substrate 1 on both sides of the first gate insulating layer 3 including aluminum oxide; the source/drain electrode layer 6 covers the active layer 4 extending on the substrate 1 and sufficiently contacts the active layer 4, And contacting the etch barrier layer 5;
  • a via hole 9 is formed which is exposed on the drain of the source/drain electrode layer 6; a pixel electrode 8 is provided in the via hole 9 and on the surface of the passivation layer 7, as shown in FIG. The pixel electrode 8 is brought into contact with the drain of the source/drain electrode layer 6 side.
  • the material of the source/drain electrode layer 6 may be one or a combination of molybdenum, tungsten-molybdenum alloy, aluminum-bismuth alloy or copper.
  • the material of the active layer 4 may be indium gallium oxide, indium gallium oxide, germanium indium oxide, indium tin oxide, germanium indium oxide or amorphous silicon.
  • the material of the etch barrier layer 5 may be one or a combination of silicon dioxide, hafnium oxide, aluminum oxide, aluminum nitride, silicon oxide.
  • the material of the passivation layer 7 may be one or a combination of silicon oxide, silicon nitride, silicon oxynitride, polyimide, polydecyl acrylate or povidone.
  • the material of the pixel electrode 8 may be indium tin oxide, indium oxide, polyethylene dioxythiophene or graphene.
  • the material of the substrate 1 may be glass or plastic.
  • the thickness of the gate 2 is 1000 to 3000 nm. Since the thickness of the gate electrode 2 directly affects the performance of the TFT, for example, by in-situ reaction of the gate electrode 2 containing aluminum to form the first gate insulating layer 3, the first gate insulating layer 3 is formed.
  • the gate material is formed as a gate so that the aluminum in the gate 2 can be reacted to alumina by in-situ reaction to better adjust the thickness of the gate 2.
  • the thickness of the first gate insulating layer and the thickness of the finally formed gate may pass through the initial The thickness of the gate and the extent and extent of the reaction are controlled.
  • both the thickness of the first gate insulating layer and the thickness of the gate can be effectively controlled.
  • the in-situ reaction can be achieved by a magnetron sputtering device or a chemical vapor deposition device.
  • Embodiments of the present invention provide an array substrate in which an active layer wraps a gate insulating layer and a gate. And forming a gate insulating layer containing aluminum oxide, so that the gate insulating layer has better etching selectivity with respect to the etch barrier layer, thereby avoiding the overetching of the gate electrode and the active layer during the etching process. phenomenon.
  • the better compactness of alumina hydrogen and moisture are effectively prevented from diffusing into the gate insulating layer and the gate electrode, thereby making the electrical properties of the TFT more stable.
  • the thickness of the gate insulating layer can be better controlled, the threshold voltage of the TFT can be better adjusted, and the loss of electric energy during charging can be reduced.
  • the first gate insulating layer 3 formed of aluminum oxide when the first gate insulating layer 3 formed of aluminum oxide is charged, more interface charges are likely to occur on the first gate insulating layer 3, thereby easily causing the first
  • the breakdown of the gate insulating layer 3 causes the gate 2 and the active layer 4 on both sides to be turned on, damaging the array substrate of the TFT.
  • a second gate insulating layer 10 may be disposed between the first gate insulating layer 3 and the active layer 4; the second gate insulating layer 10
  • the first gate insulating layer 3 is wrapped, and the material of the second gate insulating layer 10 includes aluminum oxynitride.
  • the second gate insulating layer 10 covers the upper surface and the side surface of the first gate insulating layer 3.
  • the first gate insulating layer 3 including aluminum oxide is formed on the surface of the gate electrode 2 containing aluminum in the preparation process of the array substrate, the first gate insulating layer 3 is performed in the presence of plasma of nitrogen and oxygen. The in-situ reaction is performed to thereby form the second gate insulating layer 10.
  • the introduction of nitrogen can inhibit the penetration of impurity ions and passivate the interface state, thereby improving the reliability of the TFT and better controlling the electrical properties of the TFT.
  • first gate insulating layer 3 and the second gate insulating layer 10 may be annealed to remove the stress of the first gate insulating layer 3 and the second gate insulating layer 10, so that the first gate insulating layer 3 and the second gate insulating layer 10 have better physical properties.
  • the gate 2 is layered into an inner gate layer 2a and an outer gate layer. 2b; the material of the inner gate layer 2a comprises copper, and the material of the outer gate layer 2b comprises aluminum.
  • an inner gate layer 2a including copper is first formed on the substrate 1 by deposition and etching; and an outer gate layer 2b including aluminum is formed by deposition and etching, wherein the outer gate layer 2b wraps the inner gate Polar layer 2a.
  • the outer gate layer 2b covers the upper surface and the side surface of the inner gate layer 2a.
  • the outer gate layer 2a is directly reacted in situ to form a first gate insulating layer 3 including aluminum oxide.
  • the conductivity of copper is superior to that of aluminum
  • the conductivity of the gate 2 of the layered structure is significantly better than that of the gate 2 of the single layer of aluminum, thereby also improving the conductivity of the TFT, and charging the pixel electrode 8 more quickly.
  • the inner gate layer 2a can also be made of other conductive materials having higher conductivity than aluminum (A1).
  • a gate line connected to the gate electrode 2 is also deposited on the periphery of the TFT array substrate (in the figure) Not shown) to transmit a signal to the gate 2 through the gate line.
  • the material of the gate line is the same as the material of the gate electrode 2, and the material of the insulating layer covered on the gate line is the same as that of the first gate insulating layer 3 and the second gate insulating layer 10. Therefore, hydrogen and water vapor are also prevented from diffusing to the gate lines, thereby ensuring the conductivity of the gate lines.
  • the embodiment of the invention further provides a display device comprising the above array substrate.
  • the present invention also provides a method for preparing the TFT of the above Embodiment 1, which includes:
  • the substrate 1 to be used is cleaned to keep the surface of the substrate clean.
  • the material of the substrate 1 may be glass or plastic; wherein the glass substrate is used to prepare a rigid array substrate, and the plastic substrate Can be used to prepare flexible array substrates.
  • the substrate 1 is moved to a magnetron sputtering apparatus, and a deposited layer containing aluminum is deposited on the surface of the substrate 1.
  • a photoresist is applied, and the desired pattern is patterned on the photoresist by exposure and development.
  • An etching gas is introduced, the deposited layer is etched, and the residual photoresist is washed away to form the gate electrode 2 on the substrate 1.
  • the deposition time can be adjusted according to actual needs, thereby obtaining the gate 2 of a corresponding thickness. For example, a gate electrode 2 of 220 nm can be formed.
  • first gate insulating layer encasing the gate, wherein a material of the first gate insulating layer comprises aluminum oxide.
  • the oxygen plasma is obtained by a magnetron sputtering device, and the oxygen plasma is introduced into the magnetron sputtering apparatus to form a desired processing condition, for example, the power density may be 0.2-5 watts per square centimeter, and the oxygen partial pressure is 0.2-1.2 Pa.
  • a magnetron sputtering apparatus an oxygen plasma is accelerated by an applied magnetic field, and an aluminum gate 2 is bombarded on the substrate 1; the accelerated oxygen plasma enters the aluminum gate 2, and further with aluminum.
  • the thickness of the first gate insulating layer 3 is thickened as the reaction time increases, so it is necessary to set a reasonable reaction time so that the finally formed TFT has better conductivity.
  • the thickness of the first gate insulating layer 3 may be set to be between 5 and 50 nanometers.
  • the first gate insulating layer 3 may be formed by directly depositing aluminum oxide on the gate electrode 2, and the manner in which the first gate insulating layer 3 is formed is not limited herein.
  • the active layer 4 is formed on the substrate 1 by a patterning process in a magnetron sputtering apparatus.
  • an etch barrier layer 5, a source/drain electrode layer 6, a passivation layer 7, and a pixel electrode 8 may be further formed on the substrate 1 on the basis of forming the active layer 4.
  • the above structure can be formed by magnetron sputtering or chemical vapor deposition.
  • a via hole 9 exposing the drain on the side of the source/drain electrode layer 6 is formed; in the via hole 9 A pixel electrode 8 is deposited on the passivation layer 7, and as shown in FIG. 5, the pixel electrode 8 is brought into contact with the drain of the source/drain electrode layer 6.
  • the material of the source/drain electrode layer 6 may be one or a combination of molybdenum, tungsten-molybdenum alloy, aluminum-bismuth alloy or copper, wherein the source-drain electrode layer 6 may be set as a single according to actual needs.
  • the layer or the laminated structure is not limited herein.
  • the material of the active layer 4 may be indium gallium oxide, germanium indium oxide, indium tin oxide, germanium indium oxide or amorphous silicon.
  • the material of the etch barrier layer 5 may be one or a combination of silicon dioxide, hafnium oxide, aluminum oxide, aluminum nitride, silicon oxide, wherein the etching barrier layer 5 may be set as a single layer according to actual needs. Or a laminated structure, which is not limited herein.
  • the material of the passivation layer 7 may be one or a combination of silicon oxide, silicon nitride, silicon oxynitride, polyimide, polydecyl methacrylate or povidone.
  • the material of the pixel electrode 8 may be a transparent conductive material such as indium tin oxide, indium oxide, polyethylene dioxythiophene or graphene.
  • the material of the substrate 1 is glass or plastic.
  • the thickness of the gate electrode 2 is 1000 to 3000 nm.
  • the thickness of the gate 2 can be achieved by controlling the time of preparation.
  • the gate 2 contains aluminum
  • the aluminum in the gate is converted into aluminum oxide by an in-situ reaction, so that the gate 2 can be adjusted again after adjusting the deposition of the gate material and etching the gate 2. Thickness to achieve optimum conductivity.
  • a method for fabricating a TFT, an active layer encapsulating a gate insulating layer and a gate electrode and forming a gate insulating layer containing aluminum oxide, thereby making the gate insulating layer better than the etch barrier layer The etch selectivity prevents over-etching of the gate and active layers during the etch process. Because of the better compactness of alumina, hydrogen and water vapor are effectively prevented from diffusing into the gate insulating layer and the gate electrode, thereby making the electrical properties of the TFT more stable.
  • the thickness of the gate insulating layer can be better controlled, and the threshold voltage of the TFT can be better adjusted to reduce the loss of electric energy during charging.
  • the embodiment of the present invention further provides a method of preparing the TFT of Embodiment 2. After the forming the first gate insulating layer encasing the gate, wherein the material of the first gate insulating layer comprises aluminum oxide, the method further comprises:
  • a plasma of nitrogen and oxygen wherein the plasma of nitrogen and oxygen can be ionized by a magnetron sputtering apparatus under a certain pressure, magnetic field and electric field by a combination gas of nitrogen and oxygen, nitrogen monoxide and oxygen. form.
  • the power density is 0.2-5 watts per square centimeter
  • the partial pressure of oxygen is 0.2-1.2 Pa
  • the plasma bombardment material of nitrogen and oxygen is caused by the action of the magnetic field.
  • the first gate insulating layer 3 of aluminum oxide causes plasma of nitrogen and oxygen to enter the first gate insulating layer 3 and react with the aluminum oxide to form aluminum oxynitride.
  • a second gate insulating layer 10 is formed on the surface of the first gate insulating layer 3.
  • the structure of the prepared TFT array substrate is as shown in FIG. 6. Shown.
  • the preparation of the second gate insulating layer 3 can be achieved by in-situ reaction, and the realization process of producing aluminum oxynitride is as follows:
  • the introduction of nitrogen element can suppress the penetration of impurity ions and passivate the interface state, thereby improving the reliability of the transistor and better controlling the electrical properties of the TFT.
  • the thickness of the second gate insulating layer 10 is thickened as the reaction time increases, so it is necessary to set a reasonable reaction time so that the finally formed TFT has better conductivity.
  • the first gate insulating layer 3 is subjected to a treatment for 100 seconds to obtain a second gate insulating layer 10 having a thickness of about 2.7 nm.
  • the process of preparing the first gate insulating layer 3 and the second gate insulating layer 10 can also be realized by chemical vapor deposition. Since the gas introduced into the chemical vapor deposition apparatus is the same as the gas introduced into the magnetron sputtering apparatus, the processing is similar, and therefore will not be described again.
  • the structure of the array substrate is as shown in FIG. 5, and the structure is similar, and details are not described herein again.
  • a second gate insulating layer encapsulating the first gate insulating layer is formed. After the material of the second gate insulating layer includes aluminum oxynitride, the method further includes:
  • Nitrogen and oxygen are introduced into the heating device, and annealing treatment is performed at 450 degrees for 10 minutes to 2 hours to remove the stress of the first gate insulating layer 2 and the second gate insulating layer 10, thereby reducing the first gate.
  • the pole insulating layer 2 and the second gate insulating layer 10 are deformed and have a tendency to crack, thereby improving the physical properties of the TFT array substrate.
  • an embodiment of the present invention provides a method of preparing the TFT of Embodiment 3. Forming a gate on the substrate, specifically:
  • a copper layer is formed on the substrate 1 by a magnetron sputtering device, and a first patterning process is performed by exposure and development, and etching is performed by etching an etching gas to form an inner gate layer 2a as shown in FIGS. 3 and 7. . 100b, depositing an aluminum layer to form an outer gate layer encasing the inner gate layer.
  • the first gate insulating layer 3 including aluminum oxide and the second gate insulating layer 10 including aluminum oxynitride are formed on the outer gate layer 2a through steps 101 and 103, and will not be described again.
  • the conductivity of copper is better than that of aluminum
  • the conductivity of the gate 2 of the layered structure is significantly better than that of the gate 2 of the single layer of aluminum, thereby improving the conductivity of the TFT and the corresponding TFT array substrate, so that the TFT has more With good electrical conductivity, the pixel electrode 8 can be charged faster in the TFT array substrate.

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Abstract

提供了一种薄膜晶体管及其制备方法、阵列基板、显示装置。薄膜晶体管包括：基板（1）以及依此设置在基板上的栅极（2）、第一栅极绝缘层（3）和有源层（4），第一栅极绝缘层包裹栅极，有源层包裹第一栅极绝缘层，第一栅极绝缘层的材料包括氧化铝。

Description

薄膜晶体管及其制作方法、 阵列基板、 显示装置 技术领域
本发明实施例涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。 背景技术
随着薄膜晶体管 （Thin Film Transistor, 以下简称 TFT )液晶显示技术 的发展， 用户对于薄膜晶体管液晶显示屏的要求也越来越高。
其中氧化物晶体管技术具有迁移率高、 均匀性好特点， 故使用氧化物晶 体管的液晶显示器为液晶显示技术的发展方向之一。
在现有技术中， 使用氧化物晶体管的液晶显示屏， 例如铟镓辞氧化物晶 体管， 因其易于大面积生产以及与现有的生产线的兼容性好等优点而受到广 泛关注。
但是， 作为栅极绝缘层的氧化硅或氮化硅不能有效地阻挡氢、 水气扩散 至有源层， 从而破坏形成的氧化物晶体管的电学性能； 并且会使氧化物晶体 管阀值电压漂移， 从而氧化物晶体管的电能消耗过大。 发明内容
本发明的实施例提供一种可较好地控制电学性能的 TFT及其制备方法、 阵列基板、 显示装置。
本发明实施例的一个方面提供了一种薄膜晶体管， 包括： 基板以及依次 设置在基板上的栅极、 第一栅极绝缘层和有源层； 所述第一栅极绝缘层包裹 所述栅极， 所述有源层包裹所述第一栅极绝缘层， 且所述第一栅极绝缘层的 材料包括氧化铝。
本发明实施例的另一方面提供了一种阵列基板， 包括至少一个薄膜晶体 管； 所述薄膜晶体管， 包括： 基板以及依次设置在基板上的栅极、 第一栅极 绝缘层、 有源层、 刻蚀阻挡层； 所述第一栅极绝缘层包裹所述栅极， 所述有 源层包裹所述第一栅极绝缘层， 且所述第一栅极绝缘层的材料包括氧化铝。
本发明实施例的又一方面提供了一种显示装置， 包括至少一个薄膜晶体 管； 所述薄膜晶体管， 包括： 基板以及依次设置在基板上的栅极、 第一栅极 绝缘层、 有源层、 刻蚀阻挡层； 所述第一栅极绝缘层包裹所述栅极， 所述有 源层包裹所述第一栅极绝缘层， 所述第一栅极绝缘层的材料包括氧化铝。
本发明实施例的又一方面提供了一种薄膜晶体管制备方法， 包括： 在基板上通过构图工艺形成栅极；
形成包裹所述栅极的第一栅极绝缘层， 其中所述第一栅极绝缘层的材料 包括氧化铝；
形成有源层。
本发明实施例提供的一种 TFT及其制备方法、 阵列基板、 显示装置， 使 有源层包裹栅极绝缘层和栅极， 并且形成包含氧化铝的栅极绝缘层。 因为氧 化铝具有较好的致密性， 所以有效地防止了氢和水汽扩散到栅极绝缘层和栅 极中， 从而使 TFT的电学性能更加稳定。 另外通过对栅极进行原位反应来形 成栅极绝缘层可以更好地控制栅极绝缘层的厚度，更好地对 TFT的阀值电压 进行调整， 降低了充电过程中电能的损耗。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为本发明实施例所述的 TFT的第一种结构示意图；
图 2为本发明实施例所述的 TFT的第二种结构示意图；
图 3为本发明实施例所述的 TFT的第三种结构示意图；
图 4为本发明实施例 1所述的阵列基板的结构示意图；
图 5为本发明实施例 1所述的阵列基板中刻蚀形成通孔的结构示意图； 图 6为本发明实施例 2所述的阵列基板的结构示意图；
图 7为本发明实施例 3所述的阵列基板的结构示意图。 具体实施方式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图，对本发明实施例的技术方案进行清楚、 完整地描述。显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例， 都属于本发明保护的范围。
下面结合附图对本发明实施例的一种 TFT及其制备方法、 阵列基板、显 示装置进行详细描述。
应当明确， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的 实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创造性劳 动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
一种 TFT, 如图 1所示， 包括： 基板 1以及依次设置在基板 1上的栅极 2、 第一栅极绝缘层 3、 有源层 4和源漏电极层 6, 所述第一栅极绝缘层 3包 裹所述栅极 2,所述有源层 4包裹所述第一栅极绝缘层 3,所述第一栅极绝缘 层 3的材料包括氧化铝。
源漏电极层 6覆盖在基板 1上延伸出的有源层 4并与有源层 4充分接触。 所述栅极 2可由从钼、 钼钕合金、 铝、 铝钕合金、 钛、 铜中选出的一种 或多种材料， 并可以形成为单层或多层复合叠层。 例如， 栅极 2可以为钼、 铝或含钼铝合金组成的单层或多层复合膜。栅极 2的厚度可为 1000~3000nm。 例如， 可以在源漏电极层上形成蚀刻阻挡层以及钝化层等。
其中， 所述源漏电极层 6的材料可为钼、 钨钼合金、 铝钕合金或铜中的 一种或组合。
所述有源层 4的材料可为铟镓辞氧化物、铟镓辞氧化物、铪铟辞氧化物、 铟辞锡氧化物、 钇铟辞氧化物或非晶硅。
所述刻蚀阻挡层的材料可为二氧化硅、 氧化铪、 三氧化二铝、 氮化铝、 氧化硅中的一种或组合。
所述钝化层的材料可为氧化硅、 氮化硅、 氮氧化硅、 聚酰亚胺、 聚曱基 丙烯酸曱酯或聚维酮中的一种或组合。
例如， 铝 （A1 )作为栅极 2的材料的制备过程中， 可以通过等离子轰击 栅极的方式实现形成包括氧化铝材料的第一栅极绝缘层 3。 在制备的过程中 发生的反应： x02-+Al=A10x+2xe ( AlOx为非晶态氧化铝， x为氧化铝中氧离 子与铝离子的摩尔比） ， 通过该反应原位生成非晶态氧化铝。
在本发明实施例提供的一种 TFT中， 有源层包裹栅极绝缘层和栅极， 并 且形成包含氧化铝的栅极绝缘层。 因为氧化铝较好的致密性， 所以有效地防 止了氢和水汽扩散到栅极绝缘层和栅极中， 从而使 TFT 的电学性能更加稳 定。 另外， 通过对栅极形成原位反应来形成栅极绝缘层可以更好地控制栅极 绝缘层的厚度， 更好地对 TFT的阀值电压进行调整， 降低了充电过程中电能 的损耗。 例如， 通过控制反应速率和反应时间， 可以更加精确地控制栅极绝 缘层的厚度。
为了进一步的控制 TFT的电学性能， 如图 2所示， 在所述第一栅极绝缘 层 3和所述有源层 4之间还可设置有第二栅极绝缘层 10; 所述第二栅极绝缘 层 10包裹所述第一栅极绝缘层 3 , 所述第二栅极绝缘层 10的材料包括氮氧 化铝。
原位反应生成氮氧化铝的实现过程为： 用等离子氮轰击非晶态氧化铝
AlOx过程会发生如下反应 A10x+(l-2x/3)N3 =Al(0xN(l-2x/3))+3(l-2x/3)e,通 过该反应生成非晶态氮氧化铝。
为了进一步提高 TFT的导电性能， 如图 3所示， 所述栅极 2, 分层形成 为内侧栅极层 2a和外侧栅极层 2b; 所述内侧栅极层 2a的材料为铜， 所述外 侧栅极层 2b的材料包括铝。
实施例 1
与上述的 TFT相对应， 本发明实施例还提供了一种阵列基板， 如图 4所 示， 包括至少一个 TFT; 所述 TFT, 包括： 基板 1以及依次设置在基板 1上 的栅极 2、 第一栅极绝缘层 3、 有源层 4、 刻蚀阻挡层 5、 源漏电极层 6、 钝 化层 7和像素电极 8; 所述第一栅极绝缘层 3包裹所述栅极 2, 所述有源层 4 包裹所述第一栅极绝缘层 3 , 且所述第一栅极绝缘层 3的材料包括氧化铝。 例如， 第一栅极绝缘层 3覆盖栅极 2的上表面和侧表面； 有源层 4覆盖第一 栅极绝缘层 3的上表面和侧表面。
在基板 1上方设置有包含铝的栅极 2; 在栅极 2上自下而上依次设置有 包含氧化铝的第一栅极绝缘层 3、 有源层 4和刻蚀阻挡层 5;
包含氧化铝的第一栅极绝缘层 3包裹栅极 2 ,并且通过对包含铝的栅极 2 进行原位反应而形成；
有源层 4在包含氧化铝的第一栅极绝缘层 3两侧的基板 1上延伸； 源漏电极层 6覆盖在基板 1上延伸出的有源层 4并充分接触有源层 4, 且与刻蚀阻挡层 5接触；
在形成了栅极 2、 第一栅极绝缘层 3、 有源层 4、 刻蚀阻挡层 5和源漏电 极层 6的基板 1上覆盖钝化层 7; 通过在钝化层 7上进行刻蚀， 如图 5所示， 形成露出在源漏电极层 6—侧的漏极的通孔 9; 在该通孔 9内以及钝化层 7 表面设置有像素电极 8 , 如图 4所示， 使像素电极 8接触源漏电极层 6—侧 的漏极。
其中， 所述源漏电极层 6的材料可为钼、 钨钼合金、 铝钕合金或铜中的 一种或组合。
所述有源层 4的材料可为铟镓辞氧化物、铟镓辞氧化物、铪铟辞氧化物、 铟辞锡氧化物、 钇铟辞氧化物或非晶硅。
所述刻蚀阻挡层 5的材料可为二氧化硅、氧化铪、三氧化二铝、 氮化铝、 氧化硅中的一种或组合。
所述钝化层 7的材料可为氧化硅、 氮化硅、 氮氧化硅、 聚酰亚胺、 聚曱 基丙烯酸曱酯或聚维酮中的一种或组合。
所述像素电极 8的材料可为铟锡氧化物、 铟辞氧化物、 聚乙撑二氧噻吩 或石墨烯。
所述基板 1的材料可为玻璃或塑料。
例如， 栅极 2的厚度为 1000~3000nm。 因为栅极 2的厚度会直接影响到 TFT的性能， 所以例如， 通过对包含铝的栅极 2进行原位反应生成第一栅极 绝缘层 3, 则形成第一栅极绝缘层 3后剩下的栅极材料则形成为栅极， 以此 可以通过原位反应将栅极 2中的铝反应为氧化铝以更好地调整栅极 2的厚度。 另外， 需要说明的是， 在第一栅极绝缘层 3在通过对栅极进行原位反应而形 成的情况下， 第一栅极绝缘层的厚度和最终形成的栅极的厚度可通过最初的 栅极厚度和反应的程度和范围控制。 因此， 第一栅极绝缘层的厚度和栅极的 厚度都能够被有效地控制。 在栅极绝缘层 3的制备过程中， 可以通过等离子 轰击栅极的方式实现以下反应： x02"+Al=A10x+2xe ( AlOx为非晶态氧化铝， X为氧化铝中氧离子与铝离子的摩尔比） ， 通过该反应原位生成非晶态氧化 铝。
此外，例如，原位反应可以通过磁控喷溅设备或化学气相沉积设备实现。 本发明实施例提供一种阵列基板， 其中有源层包裹栅极绝缘层和栅极， 并且形成包含氧化铝的栅极绝缘层， 从而使栅极绝缘层相对于刻蚀阻挡层有 更好的刻蚀选择性， 避免在刻蚀过程中对栅极和有源层所产生的过刻现象。 此外， 因为氧化铝较好的致密性， 有效地防止氢和水汽扩散到栅极绝缘层和 栅极中， 从而使 TFT的电学性能更加稳定。 另外， 通过对栅极进行原位反应 来形成栅极绝缘层可以更好地控制栅极绝缘层的厚度，更好地对 TFT的阀值 电压进行调整， 降低了充电过程中电能的损耗。
实施例 2
根据实施例 1所述的阵列基板， 当对由氧化铝形成的第一栅极绝缘层 3 进行充电时， 在第一栅极绝缘层 3上易出现较多的界面电荷， 从而容易导致 第一栅极绝缘层 3的击穿， 使两侧的栅极 2和有源层 4导通， 损坏 TFT的阵 列基板。
为解决上述问题， 如图 6所示， 在所述第一栅极绝缘层 3和所述有源层 4之间还可设置第二栅极绝缘层 10;所述第二栅极绝缘层 10包裹所述第一栅 极绝缘层 3 , 所述第二栅极绝缘层 10的材料包括氮氧化铝。 例如， 第二栅极 绝缘层 10覆盖第一栅极绝缘层 3的上表面和侧表面。
在阵列基板的制备过程中， 在包含铝的栅极 2表面生成包括氧化铝的第 一栅极绝缘层 3之后， 在氮和氧的等离子存在的环境下， 对第一栅极绝缘层 3进行原位反应， 从而生成第二栅极绝缘层 10。
原位反应生成氮氧化铝的实现过程为： 用等离子氮轰击非晶态氧化铝 AlOx 的 过 程 中 会 发 生 如 下 反 应 A10x+(l-2x/3)N3 =Al(0xN(l-2x/3))+3(l-2x/3)e , 通过该反应生成非晶态氮氧 化铝。
氮元素的引入可以抑制杂质离子的渗透， 使界面态钝化， 从而提高 TFT 的可靠性， 更好地控制 TFT的电学性能。
例如， 也可以对第一栅极绝缘层 3和第二栅极绝缘层 10进行退火处理， 去除第一栅极绝缘层 3和第二栅极绝缘层 10的应力， 使第一栅极绝缘层 3 和第二栅极绝缘层 10拥有更好的物理性能。
实施例 3
根据实施例 1或实施例 2所述的阵列基板， 为了进一步提高栅极 2的导 电性能， 如图 7所示， 所述栅极 2, 分层形成为内侧栅极层 2a和外侧栅极层 2b; 所述内侧栅极层 2a的材料包括铜， 所述外侧栅极层 2b的材料包括铝。 在制备过程中， 在基板 1上首先通过沉积和刻蚀形成包括铜的内侧栅极 层 2a; 再通过沉积和刻蚀形成包括铝的外侧栅极层 2b, 其中外侧栅极层 2b 包裹内侧栅极层 2a。 例如， 外侧栅极层 2b覆盖内侧栅极层 2a的上表面和侧 表面。
形成由内侧栅极层 2a和外侧栅极层 2b组成的栅极 2后， 直接对外侧栅 极层 2a进行原位反应形成包括氧化铝的第一栅极绝缘层 3。
因为铜的导电性能优于铝， 使分层结构的栅极 2的导电性能明显优于单 层铝的栅极 2, 从而也提高了 TFT的导电性能， 可以更快地为像素电极 8进 行充电。 当然， 内侧栅极层 2a还可以选用其他导电性能优于铝（A1 )的导电 材料进行制作。
另外，在形成栅极 2、第一栅极绝缘层 3、 第二栅极绝缘层 10的过程中， 在 TFT阵列基板的外围，也会沉积有与栅极 2相连接的栅线（图中未示出 ) , 以通过栅线将信号传输至栅极 2。 其中， 栅线的材料与栅极 2的材料相同， 并且在栅线上所覆盖的绝缘层的材料与第一栅极绝缘层 3和第二栅极绝缘层 10的相同。 因此， 也避免了氢、 水汽扩散到栅线， 从而保证了栅线的导电性 能。
本发明实施例还提供了一种显示装置， 包括上述的阵列基板。
本发明还提供了一种制备上述实施例 1的 TFT的方法， 包括：
100、 在基板上形成栅极。
在制备 TFT的阵列基板时， 对需要使用的基板 1进行清洗， 从而保持基 板表面的清洁， 所述基板 1的材料可为玻璃或塑料； 其中玻璃基板用于制备 硬性的阵列基板， 而塑料基板可以用来制备柔性的阵列基板。
清洗完毕后， 将基板 1移至磁控溅射设备中， 在基板 1表面沉积包含铝 的沉积层。 沉积完成后， 涂覆光刻胶， 并通过曝光和显影在光刻胶上构图出 所需要的图案。通入刻蚀气体，对沉积层进行刻蚀， 并清洗掉残留的光刻胶， 从而在基板 1上形成栅极 2。 其中， 根据实际需要可以调整沉积时间， 从而 获取相应厚度的栅极 2。 例如可形成 220纳米的栅极 2。
101、形成包裹所述栅极的第一栅极绝缘层，其中所述第一栅极绝缘层的 材料包括氧化铝。 通过磁控溅射设备获取氧的等离子， 并将氧的等离子通入磁控溅射设备 中， 构成所需的处理条件， 例如功率密度为可为 0.2-5 瓦每平方厘米， 氧分 压为 0.2-1.2帕。在磁控溅射设备中， 通过所施加的磁场对氧的等离子进行加 速，并轰击基板 1上的铝制的栅极 2;加速后的氧的等离子进入铝制的栅极 2, 进而与铝元素反应生成氧化铝， 形成材料为氧化铝的第一栅极绝缘层 3; 在 第一栅极绝缘层 3的制备过程中， 可以通过等离子轰击栅极 2的方式实现以 下反应： x02-+Al=A10x+2xe ( AlOx为非晶态氧化铝， x为氧化铝中氧离子与 铝离子的摩尔比） ， 通过该反应原位生成非晶态氧化铝。 其中第一栅极绝缘 层 3的厚度随着反应时间的增加而加厚， 所以需要设置合理的反应时间， 以 使最终形成的 TFT具有较好的导电性能。例如所述第一栅极绝缘层 3的厚度 可以设置为 5-50纳米之间。
当栅极 2不包括铝时， 可以通过在栅极 2上直接沉积氧化铝来形成第一 栅极绝缘层 3 , 在此对于生成第一栅极绝缘层 3的方式不做限定。
102、 形成有源层。
当第一栅极绝缘层 3形成之后， 在磁控溅射设备中通过构图工艺， 在基 板 1上形成有源层 4。 在制备阵列基板的过程中， 可以在形成有源层 4的基 础上， 进一步在基板 1上形成刻蚀阻挡层 5、 源漏电极层 6、钝化层 7和像素 电极 8。 可以通过磁控喷溅或化学气相沉积的方式形成上述结构。
在制备 TFT阵列基板的过程中， 通过在钝化层 7上进行刻蚀， 如图 5所 示， 形成露出在源漏电极层 6—侧的漏极的通孔 9; 在该通孔 9内以及钝化 层 7上沉积形成像素电极 8, 如图 5所示， 使像素电极 8接触源漏电极层 6 一侧的漏极。
根据制备过程中的实际需要， 所述源漏电极层 6的材料可为钼、 钨钼合 金、 铝钕合金或铜中的一种或组合， 其中源漏电极层 6可以根据实际需要设 置为单层或叠层结构， 在此不作限定。
所述有源层 4的材料可为铟镓辞氧化物、铪铟辞氧化物、铟辞锡氧化物、 钇铟辞氧化物或非晶硅。
所述刻蚀阻挡层 5的材料可为二氧化硅、氧化铪、三氧化二铝、 氮化铝、 氧化硅中的一种或组合， 其中刻蚀阻挡层 5可以根据实际需要设置为单层或 叠层结构， 在此不作限定。 所述钝化层 7的材料可为氧化硅、 氮化硅、 氮氧化硅、 聚酰亚胺、 聚曱 基丙烯酸曱酯或聚维酮中的一种或组合。
所述像素电极 8的材料可为铟锡氧化物、 铟辞氧化物、 聚乙撑二氧噻吩 或石墨烯等透明导电材料。
所述基板 1的材料为玻璃或塑料。
例如， 栅极 2的厚度为 1000~3000nm。 栅极 2的厚度可以通过控制制备 的时间而实现。 当所述栅极 2中包含铝时， 通过原位反应， 将栅极中的铝转 换为氧化铝， 以此可以在调整沉积栅极材料并刻蚀栅极 2之后， 再次调整栅 极 2的厚度， 以达到最佳的导电性能。
根据本发明实施例提供的一种 TFT制备方法，有源层包裹栅极绝缘层和 栅极并且形成包含氧化铝的栅极绝缘层， 从而使栅极绝缘层相对于刻蚀阻挡 层有更好的刻蚀选择性， 避免在刻蚀过程中对栅极和有源层产生过刻现象。 因为氧化铝较好的致密性， 有效地防止了氢和水汽扩散到栅极绝缘层和栅极 中， 从而使 TFT的电学性能更加稳定。 另外， 通过对栅极进行原位反应来形 成栅极绝缘层可以更好地控制栅极绝缘层的厚度，更好地对 TFT的阀值电压 进行调整， 降低了充电过程中电能的损耗。
为了进一步提高 TFT的稳定性，本发明实施例还提供了制备实施例 2的 TFT的方法。 在所述形成包裹所述栅极的第一栅极绝缘层， 其中所述第一栅 极绝缘层的材料包括氧化铝之后， 该方法还包括：
103、形成包裹所述第一栅极绝缘层的第二栅极绝缘层，其中所述第二栅 极绝缘层的材料包括氮氧化铝。
为了防止充电时在第一栅极绝缘层 3上出现较多的界面电荷以导致第一 栅极绝缘层 3的击穿， 在形成第一栅极绝缘层 3之后， 向磁控溅射设备中通 入氮和氧的等离子， 其中氮和氧的等离子可以使用磁控溅射设备在一定的压 力、 磁场和电场的条件下， 通过对氮气和氧气， 一氧化氮和氧气等组合气体 进行电离而形成。 当磁控溅射设备中达到所设定的条件后， 例如功率密度为 0.2-5瓦每平方厘米， 氧分压为 0.2-1.2帕时， 通过磁场的作用使氮和氧的等 离子轰击材料为氧化铝的第一栅极绝缘层 3 , 使得氮和氧的等离子进入第一 栅极绝缘层 3并与氧化铝反应生成氮氧化铝。 如图 2所示， 在第一栅极绝缘 层 3的表面构成了第二栅极绝缘层 10, 制备的 TFT阵列基板的结构如图 6 所示。
制备第二栅极绝缘层 3可以通过原位反应实现， 生成氮氧化铝的实现过 程为： 用等离子氮轰击非晶态氧化铝 AlOx 过程会发生如下反应 A10x+(l-2x/3)N3 =Al(0xN(l-2x/3))+3(l-2x/3)e, 通过该反应生成非晶态氮氧 化铝。
在本实施例中， 氮元素的引入可以抑制杂质离子的渗透，使界面态钝化， 从而提高晶体管的可靠性， 更好地控制 TFT的电学性能。
其中第二栅极绝缘层 10的厚度随着反应时间的增加而加厚，所以需要设 置合理的反应时间， 以使最终形成的 TFT具有较好的导电性能。 例如在上述 反应条件下，对第一栅极绝缘层 3进行 100秒的处理，可获取厚度为大约 2.7 纳米的第二栅极绝缘层 10。
另外，制备第一栅极绝缘层 3和第二栅极绝缘层 10的过程也可以通过化 学气相沉积方式实现。 因通入化学气相沉积设备的气体与上述通入磁控溅射 设备的气体相同， 处理过程也相似， 因此不再赘述。
在生成包括上述 TFT的阵列基板时， 阵列基板的结构如图 5所示， 因结 构相似， 在此不再赘述。
为了进一步提高 TFT的阵列基板的物理性能，形成包裹所述第一栅极绝 缘层的第二栅极绝缘层，其中所述第二栅极绝缘层的材料包括氮氧化铝之后， 还包括：
104、 在氮气和氧气的环境下， 进行退火处理。
向加热设备中通入氮气和氧气， 并在 450度下进行 10分钟 -2小时的退 火处理，去掉第一栅极绝缘层 2和第二栅极绝缘层 10的应力，从而减小第一 栅极绝缘层 2和第二栅极绝缘层 10变形以及开裂倾向， 从而提高 TFT阵列 基板的物理性能。
为了进一步提高栅极 2的导电性能， 本发明实施例提供了制备实施例 3 的 TFT的方法。 所述在基板上形成栅极， 具体为：
100a, 在所述基板上沉积铜层， 形成内侧栅极层。
通过磁控溅射设备首先在基板 1上形成铜层， 通过曝光和显影进行第一 次构图工艺， 并通过通入刻蚀气体进行刻蚀， 形成内侧栅极层 2a如图 3、 7 所示。 100b, 沉积铝层， 形成包裹所述内侧栅极层的外侧栅极层。
在形成了内侧栅极层 2a的基板 1上沉积材料包括铝的第二沉积层，通过 曝光和显影在第二沉积层上进行构图， 并通过通入刻蚀气体进行刻蚀， 形成 包裹所述内侧栅极层 2a的外侧栅极层 2b。
包括氧化铝的第一栅极绝缘层 3 和包括氮氧化铝的第二栅极绝缘层 10 通过步骤 101和步骤 103形成在外侧栅极层 2a上， 不再赘述。
因为铜的导电性能优于铝， 使分层结构的栅极 2的导电性能明显优于单 层铝的栅极 2, 从而也提高了 TFT以及对应的 TFT阵列基板的导电性能，使 TFT拥有更好的导电性能，在 TFT阵列基板中可以更快地为像素电极 8进行 充电。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管， 包括： 基板以及依次设置在基板上的栅极、 第一栅 极绝缘层和有源层， 所述第一栅极绝缘层包裹所述栅极， 所述有源层包裹所 述第一栅极绝缘层， 其中， 所述第一栅极绝缘层的材料包括氧化铝。
2、根据权利要求 1所述的薄膜晶体管， 其中，在所述第一栅极绝缘层和 所述有源层之间还设置有第二栅极绝缘层； 所述第二栅极绝缘层包裹所述第 一栅极绝缘层， 所述第二栅极绝缘层的材料包括氮氧化铝。
3、根据权利要求 1或 2所述的薄膜晶体管， 其中， 所述栅极的材料包括 铝。
4、根据权利要求 3所述的薄膜晶体管， 其中， 所述栅极， 分层形成为内 侧栅极层和外侧栅极层； 所述内侧栅极层的材料包括铜， 所述外侧栅极层的 材料包括铝。
5、 一种阵列基板， 包括至少一个薄膜晶体管； 所述薄膜晶体管， 包括: 基板以及依次设置在基板上的栅极、 第一栅极绝缘层、有源层、刻蚀阻挡层， 所述第一栅极绝缘层包裹所述栅极， 所述有源层包裹所述第一栅极绝缘层， 其中， 所述第一栅极绝缘层的材料包括氧化铝。
6、根据权利要求 5所述的阵列基板， 其中， 在所述第一栅极绝缘层和所 述有源层之间还设置有第二栅极绝缘层； 所述第二栅极绝缘层包裹所述第一 栅极绝缘层， 所述第二栅极绝缘层的材料包括氮氧化铝。
7、根据权利要求 5或 6所述的阵列基板，其中，所述栅极的材料包括铝。
8、根据权利要求 7所述的阵列基板， 其中， 所述栅极， 分层形成为内侧 栅极层和外侧栅极层； 所述内侧栅极层的材料包括铜， 所述外侧栅极层的材 料包括铝。
9、 一种显示装置， 其中包括权利要求 5-8任一所述的阵列基板。
10、 一种薄膜晶体管制备方法， 其中包括：
在基板上形成栅极；
形成包裹所述栅极的第一栅极绝缘层， 其中所述第一栅极绝缘层的材料 包括氧化铝；
形成有源层。
11、根据权利要求 10所述的方法， 其中， 形成包裹所述栅极的第一栅极 绝缘层， 其中所述第一栅极绝缘层的材料包括氧化铝之后， 还包括：
形成包裹所述第一栅极绝缘层的第二栅极绝缘层， 其中所述第二栅极绝 缘层的材料包括氮氧化铝。
12、根据权利要求 11所述的方法， 其中， 在所述形成包裹所述第一栅极 绝缘层的第二栅极绝缘层， 其中所述第二栅极绝缘层的材料包括氮氧化铝之 后， 还包括：
在氮气和氧气的环境下， 进行退火处理。
13、 根据权利要求 10-12任一所述的方法， 其中， 所述栅极的材料包括 铝。
14、根据权利要求 13所述的方法， 其中， 所述在基板上形成栅极， 具体 为：
在所述基板上沉积铜层， 形成内侧栅极层；
沉积铝层， 形成包裹所述内侧栅极层的外侧栅极层。
15、 根据权利要求 13或 14所述的方法， 其中， 通过对所述栅极进行原 位反应形成所述第一栅极绝缘层。
16、根据权利要求 15任一所述的方法，其中通过对所述第一栅极绝缘层 进行原位反应形成所述第二栅极绝缘层。
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