WO2013183220A1 - 薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ基板の製造方法 Download PDF

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WO2013183220A1
WO2013183220A1 PCT/JP2013/002859 JP2013002859W WO2013183220A1 WO 2013183220 A1 WO2013183220 A1 WO 2013183220A1 JP 2013002859 W JP2013002859 W JP 2013002859W WO 2013183220 A1 WO2013183220 A1 WO 2013183220A1
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insulating film
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short
forming step
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PCT/JP2013/002859
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孝太 松井
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シャープ株式会社
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to a method for manufacturing a thin film transistor substrate, and more particularly to countermeasures against electrostatic discharge when manufacturing a thin film transistor substrate.
  • An active matrix liquid crystal display panel includes, for example, a TFT substrate in which a thin film transistor (hereinafter referred to as “TFT”) is provided as a switching element for each sub-pixel which is a minimum unit of an image.
  • the TFT substrate is, for example, an insulating substrate such as a glass substrate, a plurality of gate lines provided on the insulating substrate so as to extend in parallel to each other, and so as to extend in parallel to each other in a direction orthogonal to each gate line.
  • a plurality of source lines provided, a plurality of TFTs provided at each gate line and a portion where each source line intersects, an interlayer insulating film provided so as to cover each TFT, and a matrix on the interlayer insulating film And a plurality of pixel electrodes connected to each TFT.
  • an ESD countermeasure is to provide a short-circuit line called a short ring at the outer periphery of a region constituting each TFT substrate and to connect a display line such as a gate line or a source line to the short-circuit line. It has become mainstream.
  • a TFT provided in a matrix on an insulating substrate, a pixel electrode connected to a drain electrode of the TFT, a plurality of gate signal lines for supplying a signal to the gate electrode of the TFT, and a TFT Including at least a plurality of source signal lines that supply signals to the source electrodes and intersect the gate signal lines, and a short ring that short-circuits each signal line around the insulating substrate, and an input terminal portion of each signal line and a short ring
  • An active matrix substrate in which a thin film resistor is provided therebetween is disclosed.
  • a TFT substrate having a bottom gate type TFT is roughly formed by, for example, a gate layer forming step of forming a gate layer such as a gate line and a gate electrode on a glass substrate, and a gate insulating film so as to cover the gate layer.
  • a gate insulating film forming step Forming a gate insulating film forming step, forming a semiconductor layer on the gate insulating film, forming a semiconductor layer on the gate insulating film, forming a source layer such as a source line, a source electrode, and a drain electrode on the gate insulating film and the semiconductor layer;
  • the source layer is formed by sequentially performing a source layer forming step for forming an interlayer insulating film forming step for forming an interlayer insulating film so as to cover the TFT, and a pixel electrode forming step for forming a pixel electrode on the interlayer insulating film.
  • a gate short-circuit line is formed so as to be connected to each gate line at the peripheral end portion of the glass substrate, and in the source layer forming step, each source is provided at the peripheral end portion of the glass substrate.
  • a source short-circuit line is formed so as to be connected to the line, and in the pixel electrode formation step, a short-circuit line connection layer is formed so as to connect the gate short-circuit line and the source short-circuit line.
  • the gate line and the source line cannot be set to the same potential until the pixel electrode forming step is completed, and the gate insulation between the gate line and the source line is not possible. Since the film is easily broken, there is room for improvement.
  • connection layer thin film resistor
  • a short-circuit line short ring
  • a gate line gate signal line
  • a source line source signal line
  • the present invention has been made in view of this point, and an object of the present invention is to suppress an increase in manufacturing cost and suppress the occurrence of electrostatic discharge in the manufacture of a thin film transistor substrate.
  • a source short-circuit line is formed so as to be laminated on a part of the gate short-circuit line exposed from the insulating film at the end of the insulating substrate.
  • a method of manufacturing a thin film transistor substrate according to the present invention includes a plurality of thin film transistors provided in a matrix, a plurality of gate lines extending in parallel to each other and connected to the thin film transistors, and in a direction intersecting the gate lines.
  • a plurality of source lines extending in parallel to each other and connected to the thin film transistor, an interlayer insulating film covering the thin film transistor, and a plurality of pixel electrodes provided in a matrix on the interlayer insulating film and connected to the thin film transistor A method of manufacturing a thin film transistor substrate, comprising: forming a plurality of gate lines in the display area of an insulating substrate defining a display area; and connecting the gate lines to the gate line outside the display area And forming a gate layer forming step, covering the formed gate line, and forming the insulating substrate Forming an insulating film in which a part of the gate short-circuit line is exposed at a portion, forming the plurality of source lines in the display region of the insulating substrate on which the insulating film is formed, A source layer forming step of forming a source short-circuit line that is connected to the source line on the outside and laminated on a part of the gate short-circuit line exposed from the insulating film, and the display of the insul
  • the gate layer forming step for forming the gate line and the gate short-circuit line, the insulating film forming step for forming the insulating film for insulating the gate line and the source line, the source line and the source short-circuit line are performed.
  • a thin film transistor substrate is manufactured using an insulating substrate by sequentially performing a source layer forming step to be formed and an removing step of removing a gate short-circuit line and a source short-circuit line after forming an interlayer insulating film and a pixel electrode.
  • a gate short-circuit line is formed so as to be connected to each gate line extending to the display region outside the display region of the insulating substrate.
  • a gate short-circuit is formed at the end of the insulating substrate.
  • An insulating film is formed so that a part of the line is exposed, and in the source layer forming step, a part of the gate short-circuit line that is connected to each source line extending to the display area outside the display area and exposed from the insulating film Since the source short-circuit line to be stacked is formed, the gate short-circuit line and the source short-circuit line are connected to each other when the source layer forming step is completed. Thereby, after the source layer forming step, each gate line in the display region connected to the gate short-circuit line and each source line in the display region connected to the source short-circuit line have the same potential.
  • Electrostatic discharge is suppressed.
  • the corner of the inner peripheral end of the frame-shaped film formation mask used for forming the insulating film is (general)
  • an insulating film in which a part of the gate short-circuit line is exposed at the end of the insulating substrate is formed. The increase in manufacturing cost is suppressed, and the occurrence of electrostatic discharge is suppressed.
  • the insulating film is a gate insulating film, and a semiconductor layer forming step of forming a plurality of semiconductor layers in the display region of the insulating substrate on which the insulating film is formed between the insulating film forming step and the source layer forming step. May be provided.
  • the semiconductor layer forming step of forming the semiconductor layer on the insulating film (gate insulating film) between the insulating film forming step of forming the gate insulating film and the source layer forming step of forming the source line Therefore, in the manufacture of a thin film transistor in which a bottom-gate thin film transistor is provided for each sub-pixel, the operational effects of the present invention are specifically exhibited.
  • a semiconductor layer forming step for forming a plurality of semiconductor layers in the display region of the insulating substrate and a gate insulating film forming step for forming a gate insulating film covering the semiconductor layers are provided.
  • the plurality of gate lines may be formed in the display region of the insulating substrate on which the gate insulating film is formed.
  • the semiconductor layer forming step for forming the semiconductor layer and the gate insulating film forming step for forming the gate insulating film covering the semiconductor layer are sequentially performed, and then the gate layer forming step for forming the gate line is performed. Therefore, in the manufacture of a thin film transistor in which a top gate type thin film transistor is provided for each sub-pixel, the effect of the present invention is specifically exhibited.
  • the insulating substrate has a rectangular shape, and in the insulating film forming step, the insulating film in which a part of the gate short-circuit line is exposed at one corner of the insulating substrate may be formed.
  • the insulating film is formed so that a part of the gate short-circuit line is exposed at one corner of the rectangular insulating substrate. Specifically, each gate line of each display region connected to the gate short-circuit line and each source line of each display region connected to the source short-circuit line are specifically connected to each other at one corner of the insulating substrate. It becomes the same potential.
  • the insulating substrate is rectangular, and in the insulating film forming step, the insulating film in which a part of the gate short-circuit line is exposed at four corners of the insulating substrate may be formed.
  • the insulating film is formed so that a part of the gate short-circuit line is exposed at each of the four corners of the rectangular insulating substrate. Are connected to each other at the four corners of the insulating substrate, and the gate lines of the display regions connected to the gate short-circuit lines and the source lines of the display regions connected to the source short-circuit lines are more uniform. At the same potential.
  • a plurality of the display regions are defined in a matrix in the insulating substrate, and the gate short-circuit line and the source short-circuit line are formed by dividing the insulating substrate on which the pixel electrode is formed in each display region in the removing step. May be removed.
  • a plurality of display regions are defined in a matrix form on the insulating substrate, and in the removing step, the insulating substrate having a plurality of pixel electrodes formed in each display region is divided for each display region. Since the gate short-circuit line and the source short-circuit line are removed, a plurality of thin film transistor substrates can be efficiently manufactured by multi-cavity using a large insulating substrate.
  • the gate short-circuit lines may be formed in a lattice shape.
  • the gate short-circuit lines are formed in a grid pattern, so that the entire film formation surface of the (large) insulating substrate is formed in a plurality of regions where the same wiring pattern is formed.
  • the photoresist for forming the gate layer can be exposed through the same photomask.
  • the source short-circuit line may be formed in a lattice shape.
  • the source short-circuit lines are formed in a grid pattern, so that the entire film formation surface of the (large) insulating substrate is formed in a plurality of regions where the same wiring pattern is formed.
  • the photoresist for forming the source layer can be exposed through the same photomask.
  • the source short-circuit line is formed at the end of the insulating substrate so as to be stacked on a part of the gate short-circuit line exposed from the insulating film.
  • the occurrence of electrostatic discharge can be suppressed.
  • FIG. 1 is an equivalent circuit diagram of the TFT substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate according to the first embodiment.
  • FIG. 3 is a plan view showing a gate layer forming process for manufacturing the TFT substrate according to the first embodiment.
  • FIG. 4 is a plan view showing an insulating film forming process for manufacturing the TFT substrate according to the first embodiment.
  • FIG. 5 is a plan view showing a source layer forming process for manufacturing the TFT substrate according to the first embodiment.
  • FIG. 6 is an exploded perspective view showing a gate layer forming process, an insulating film forming process, and a source layer forming process for manufacturing the TFT substrate according to the first embodiment.
  • FIG. 1 is an equivalent circuit diagram of the TFT substrate according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate according to the first embodiment.
  • FIG. 3 is a plan view showing a gate layer forming process for manufacturing the TFT substrate according to
  • FIG. 7 is a plan view showing an insulating film forming process for manufacturing the TFT substrate according to the second embodiment.
  • FIG. 8 is a cross-sectional view of the TFT substrate according to the third embodiment.
  • FIG. 9 is an exploded perspective view showing a gate layer forming step, an insulating film forming step, and a source layer forming step for manufacturing the TFT substrate according to the third embodiment.
  • Embodiment 1 of the Invention 1 to 6 show Embodiment 1 of a manufacturing method of a TFT substrate according to the present invention.
  • FIG. 1 is an equivalent circuit diagram of the TFT substrate 20 of the present embodiment.
  • FIG. 2 is a cross-sectional view of the TFT substrate 20.
  • the TFT substrate 20 has a rectangular display area D for image display.
  • a plurality of sub-pixels P are arranged in a matrix.
  • Each subpixel P is a minimum unit of an image.
  • the TFT substrate 20 extends along the insulating substrate 10 and one arrangement direction (lateral direction in FIG. 1) of the plurality of subpixels P in the display region D on the insulating substrate 10.
  • a plurality of gate lines 11 provided so as to extend in parallel to each other, a gate insulating film 12a provided as an insulating film so as to cover each gate line 11, and the other of the plurality of subpixels P on the gate insulating film 12a
  • a plurality of source lines 14 provided so as to extend in parallel with each other along the arrangement direction, that is, the direction orthogonal to each gate line 11 (vertical direction in FIG.
  • each of the gate lines 11 and each source line 14 A plurality of TFTs 5a provided for each intersecting portion, that is, for each subpixel P, an interlayer insulating film 15 provided to cover each TFT 5a, and a matrix formed on the interlayer insulating film 15,
  • Each TF A plurality of pixel electrodes 16 connected to 5a, and an alignment film provided so as to cover the pixel electrode 16 (not shown).
  • the TFT substrate in which the capacitor line is omitted is illustrated.
  • a capacitor line for adding an auxiliary capacitor to each subpixel P is provided between a pair of adjacent gate lines 11. May be.
  • the TFT 5a includes a gate electrode 11a provided on the insulating substrate 10, a gate insulating film 12a provided so as to cover the gate electrode 11a, and the gate electrode 11a on the gate insulating film 12a.
  • the semiconductor layer 13 provided in an island shape and the source electrode 14a and the drain electrode 14b provided on the semiconductor layer 13 so as to be separated from each other are provided.
  • the gate electrode 11a is a part of each gate line 11 for each subpixel P or a part where each gate line 11 protrudes laterally for each subpixel P.
  • the source electrode 14a is a part of each source line 14 for each sub-pixel P or a part in which each source line 14 protrudes laterally for each sub-pixel P.
  • the drain electrode 14 b is connected to each pixel electrode 16 through a contact hole 15 c formed for each subpixel P in the interlayer insulating film 15.
  • the semiconductor layer 13 is provided on the intrinsic amorphous silicon layer 13a on the gate insulating film 12a side where the channel region C is provided, and on the intrinsic amorphous silicon layer 13a so that the channel region C is exposed, And n + amorphous silicon layers 13b connected to the source electrode 14a and the drain electrode 14b, respectively.
  • the TFT substrate 20 having the above configuration constitutes an active matrix driving type liquid crystal display panel together with, for example, a counter substrate disposed opposite to the TFT substrate 20 and a liquid crystal layer sealed between the two substrates.
  • FIG. 3 is a plan view showing a gate layer forming step for manufacturing the TFT substrate 20.
  • FIG. 4 is a plan view showing a gate insulating film forming process for manufacturing the TFT substrate 20.
  • FIG. 5 is a plan view showing a source layer forming process for manufacturing the TFT substrate 20.
  • FIG. 6 is an exploded perspective view showing a gate layer forming process, a gate insulating film forming process, and a source layer forming process for manufacturing the TFT substrate 20.
  • the manufacturing method of the TFT substrate 20 of the present embodiment includes a gate layer forming step, a gate insulating film forming step (insulating film forming step), a semiconductor layer forming step, a source layer forming step, an interlayer insulating film forming step, and a pixel electrode forming.
  • a process and a parting process (removal process) are provided.
  • ⁇ Gate layer formation process> After forming a molybdenum film (thickness of about 150 nm) or the like on the entire substrate of the rectangular insulating substrate 110 such as a glass substrate by sputtering, for example, photolithography, etching and resist are applied to the metal film.
  • a plurality of gate lines 11 are formed in each display region D, and connected to each gate line 11 in each display region D outside each display region D.
  • the gate short-circuit lines 111 are formed in a lattice shape.
  • a silicon nitride film (having a thickness of about 100 nm to 600 nm) is formed on the entire substrate on which the gate lines 11 and the gate short-circuit lines 111 have been formed in the gate layer forming step by, for example, a CVD (Chemical Vapor Deposition) method. 4 and 6, the gate insulating film 12a is formed so as to cover each gate line 11 and to expose a part of the gate short-circuit line 111 at one corner of the end of the insulating substrate 110. To do.
  • a semiconductor layer is formed using amorphous silicon.
  • a semiconductor layer is formed using an In—Ga—Zn—O-based oxide semiconductor. May be.
  • a titanium film (thickness of about 20 nm to 150 nm) and an aluminum film (thickness of about 50 nm to 400 nm) are formed on the entire substrate on which the semiconductor layer forming portion (13) has been formed in the semiconductor layer forming step by, for example, sputtering.
  • the metal laminated film is subjected to photolithography, etching, and resist peeling and cleaning, whereby a plurality of source lines 14 are displayed in each display region D as shown in FIGS.
  • a source electrode 14a and a drain electrode 14b are formed for each sub-pixel P, connected to each source line 14 in each display region D outside each display region D, and exposed from the gate insulating film 12a.
  • a source short-circuit line 114 is formed in a lattice shape so as to be stacked on a part of the gate short-circuit line 111.
  • the source electrode 14a and the drain electrode 14b as a mask, the n + amorphous silicon film in the semiconductor layer forming portion is etched, whereby the intrinsic amorphous silicon layer 13a and the n + amorphous silicon layer 13b having the channel region C are obtained.
  • a semiconductor layer 13 and a TFT 5a including the semiconductor layer 13 are sequentially formed for each sub-pixel P of each display region D.
  • a photosensitive resin film made of a photosensitive acrylic resin or the like is formed to a thickness of about 2.0 ⁇ m to 4.0 ⁇ m on the entire substrate on which the TFT 5a is formed in the source layer forming process by, for example, spin coating or slit coating. After coating, the photosensitive resin film is exposed, developed and baked to form an interlayer insulating film 15 having a contact hole 15c for each subpixel P in each display region D.
  • ⁇ Pixel electrode formation process> After forming a transparent conductive film such as an ITO (Indium Tin Oxide) film (thickness of about 50 nm to 200 nm) by sputtering, for example, on the entire substrate on which the interlayer insulating film 15 has been formed in the interlayer insulating film forming step. Then, the pixel electrode 16 is formed for each sub-pixel P of each display region D by performing photolithography, etching, and resist peeling cleaning on the transparent conductive film.
  • ITO Indium Tin Oxide
  • the cutting blade is rolled along the periphery of each display region D, for example, while bringing the cutting edge of the disk-shaped cutting blade into contact.
  • a linear crack is formed, and the crack is grown in the thickness direction, whereby the insulating substrate 110 is divided for each display region D, and the gate short-circuit line 111 and the source short-circuit line 114 are removed.
  • the TFT substrate 20 can be manufactured.
  • the gate layer forming step for forming the gate line 11 and the gate short-circuit line 111 and the gate for insulating the gate line 11 and the source line 14 are performed.
  • a gate insulating film forming step for forming the insulating film 12a, a semiconductor layer forming step for forming the semiconductor layer 13 on the gate insulating film 12a, and a source line 14, a source electrode 14a, a drain electrode 14b, and a source short-circuit line 114 are formed.
  • a source layer forming step, an interlayer insulating film forming step for forming an interlayer insulating film 15 on the source electrode 14a and the drain electrode 14b, a pixel electrode forming step for forming a pixel electrode 16 on the interlayer insulating film 15, and a gate short-circuit line 111 and the dividing step for removing the source short-circuit line 114 are sequentially performed, so that a plurality of TFT substrates are formed using a large-sized insulating substrate 110. It can be produced 20 multi-faced.
  • the gate short-circuit line 111 is formed so as to be connected to each gate line 11 in each display region D outside each display region D of the insulating substrate 110.
  • the gate insulating film forming step insulation is performed.
  • a gate insulating film 12a is formed so that a part of the gate short-circuit line 111 is exposed at one corner of the substrate 110.
  • each source line 14 in each display region D is outside the display region D.
  • the source short-circuit line 114 is formed so as to be laminated on a part of the gate short-circuit line 111 exposed from the gate insulating film 12a. Therefore, when the source layer forming process is completed, the gate short-circuit line 111 and the source short-circuit are completed. Lines 114 can be connected to each other.
  • each gate line 11 of each display region D connected to the gate short-circuit line 111 and each source line 14 of each display region D connected to the source short-circuit line 114 are at the same potential. Therefore, the occurrence of ESD in the manufacture of the TFT substrate 20 can be suppressed.
  • the corner of the inner peripheral edge of the frame-shaped film formation mask used for forming the gate insulating film 12a is generally used in the gate insulating film forming step.
  • the gate insulating film 12a in which a part of the gate short-circuit line 111 is exposed at the corner of the insulating substrate 110 can be formed simply by changing from a right-angled shape to an oblique shape. Therefore, in the manufacture of the TFT substrate 20, an increase in manufacturing cost can be suppressed and occurrence of ESD can be suppressed.
  • the gate short-circuit lines 111 are formed in a lattice shape in the gate layer forming step, the same wiring pattern is formed on the entire deposition surface of the insulating substrate 110.
  • a photoresist for forming a gate layer such as the gate line 11 and the gate short-circuit line 111 can be exposed to the plurality of regions to be formed through the same photomask.
  • the same wiring pattern is formed on the entire film formation surface of the insulating substrate 110.
  • the photoresist for forming the source layer such as the source line 14 and the source short-circuit line 114 can be exposed to the plurality of regions to be formed through the same photomask.
  • FIG. 7 is a plan view showing a gate insulating film forming step for manufacturing the TFT substrate 20 of the present embodiment.
  • the same portions as those in FIGS. 1 to 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the manufacturing method of the TFT substrate 20 in which the gate insulating film 12a in which a part of the gate short-circuit line 111 is exposed at one corner of the insulating substrate 110 is illustrated.
  • the insulating substrate is used.
  • a method for manufacturing the TFT substrate 20 in which the gate insulating film 12b in which a part of the gate short-circuit line 111 is exposed at the four corners 110 is illustrated.
  • the TFT substrate 20 of the present embodiment first performs the gate layer forming process as in the first embodiment, and then, in the gate insulating film forming process, each gate line 11 and the gate in the gate layer forming process.
  • a silicon nitride film (having a thickness of about 100 nm to 600 nm) is formed on the entire substrate on which the short-circuit line 111 has been formed by, for example, a CVD method to cover each gate line 11 as shown in FIG.
  • the gate insulating film 12b is formed so that the gate short-circuit line 111 is exposed at the four corners of the substrate 110.
  • the semiconductor layer forming step, the source layer forming step, and the interlayer insulating film forming are performed. It can manufacture by performing a process, a pixel electrode formation process, and a parting process (removal process) one by one.
  • the gate insulating film 12b is formed so that a part of the gate short-circuit line 111 is exposed at the four corners of the insulating substrate 110. Since the gate short-circuit line 111 and the source short-circuit line 114 are connected to each other at the four corners of the insulating substrate 110, the gate lines 11 in the display regions D connected to the gate short-circuit line 111, and The source lines 14 of the display regions D connected to the source short-circuit lines 114 can be made to have the same potential more uniformly, and the occurrence of ESD can be further suppressed in the manufacture of the TFT substrate 20.
  • FIG. 8 is a cross-sectional view of the TFT substrate 30 of this embodiment.
  • the manufacturing method of the TFT substrate 20 provided with the bottom gate type TFT 5a is exemplified.
  • the manufacturing method of the TFT substrate 30 provided with the top gate type TFT 5b is exemplified. To do.
  • the TFT substrate 30 includes an insulating substrate 10 and a plurality of gates provided on the insulating substrate 10 so as to extend in parallel with each other along one arrangement direction of the plurality of subpixels P in the display region D.
  • Line 24 (see FIG. 9 described later), a first interlayer insulating film 25 provided as an insulating film so as to cover each gate line 24, and the other arrangement of the plurality of subpixels P on the first interlayer insulating film 25
  • a plurality of source lines 26 (see FIG.
  • Each TFT5b It includes a plurality of pixel electrodes 28 connected, oriented film provided so as to cover the pixel electrodes 28 and (not shown).
  • the TFT 5 b includes a semiconductor layer 22 provided in an island shape on the base film 21, a gate insulating film 23 provided so as to cover the semiconductor layer 22, and a semiconductor layer on the gate insulating film 23. 22, a gate electrode 24 a provided so as to overlap a part of the gate electrode 22, a first interlayer insulating film 25 provided so as to cover the gate electrode 24 a, and provided on the first interlayer insulating film 25 so as to be separated from each other A source electrode 26a and a drain electrode 26b are provided.
  • the semiconductor layer 22 includes a channel region 22a provided so as to overlap the gate electrode 24a, and a source region 22b and a drain region 22c provided on both outer sides of the channel region 22a.
  • An LDD (Lightly Doped Drain) region may be provided between the channel region 22a of the semiconductor layer 22 and the source region 22b and the drain region 22c.
  • the gate electrode 24a is a part of each gate line 24 for each sub-pixel P or a part in which each gate line 24 protrudes laterally for each sub-pixel P.
  • the source electrode 26a is a part of each source line 26 for each sub-pixel P or a part in which each source line 26 protrudes laterally for each sub-pixel P. Further, as shown in FIG. 8, the source electrode 26a is connected to the source region 22b of the semiconductor layer 22 through the first contact hole 25ca formed in the laminated film of the gate insulating film 23 and the first interlayer insulating film 25. ing.
  • the drain electrode 26 b is connected to each pixel electrode 28 through a contact hole 27 c formed for each subpixel P in the second interlayer insulating film 27.
  • the drain electrode 26b is connected to the drain region 22c of the semiconductor layer 22 through the second contact hole 25cb formed in the laminated film of the gate insulating film 23 and the first interlayer insulating film 25 as shown in FIG. ing.
  • the TFT substrate 30 having the above configuration constitutes an active matrix driving type liquid crystal display panel together with, for example, a counter substrate disposed opposite to the TFT substrate 30 and a liquid crystal layer sealed between the two substrates.
  • FIG. 9 is an exploded perspective view showing a gate layer forming step, a first interlayer insulating film forming step, and a source layer forming step for manufacturing the TFT substrate 30.
  • the manufacturing method of the TFT substrate 30 of this embodiment includes a semiconductor layer forming step, a gate insulating film forming step, a gate layer forming step, a first interlayer insulating film forming step (insulating film forming step), a source layer forming step, A two-layer insulating film forming step, a pixel electrode forming step, and a dividing step (removing step) are provided.
  • a base film 21 is formed by forming a silicon nitride film or the like with a thickness of about 50 nm by, for example, a CVD method.
  • an intrinsic amorphous silicon film having a thickness of about 50 nm is formed on the entire substrate on which the base film 21 is formed, for example, by CVD, and then polycrystallineized by annealing treatment such as laser light irradiation.
  • a semiconductor layer 22 is formed for each sub-pixel P in each display region D by forming a film and performing photolithography, etching, and resist peeling cleaning on the polysilicon film.
  • a gate insulating film 23 is formed by forming a silicon nitride film with a thickness of about 100 nm on the entire substrate on which the semiconductor layer 22 has been formed in the semiconductor layer forming step, for example, by CVD.
  • a molybdenum film (thickness of about 150 nm) or the like is formed on the entire substrate on which the gate insulating film 23 has been formed in the above-described gate insulating film forming process by, for example, a sputtering method, and then a photo film is applied to the metal film.
  • a plurality of gate lines 24 are formed in each display region D as shown in FIG. 9, and each gate line 24 of each display region D is outside the display region D.
  • the gate short lines 124 are formed in a lattice shape so as to be connected to each other.
  • an impurity such as phosphorus or boron is implanted into the semiconductor layer 22 using the gate electrode 24a as a mask to the semiconductor layer 22 on the substrate on which the gate lines 24 and the gate short-circuit lines 124 are formed. 22a, source region 22b and drain region 22c are formed.
  • a photosensitive resin film made of a photosensitive acrylic resin or the like is formed on the entire substrate on which the channel region 22a, the source region 22b, and the drain region 22c are formed in the gate layer forming step, for example, by spin coating or slit coating. Is applied to a thickness of about 2.0 ⁇ m to 4.0 ⁇ m, and then the photosensitive resin film is exposed, developed and baked, whereby the first contact hole is formed for each sub-pixel P in each display region D.
  • a first interlayer insulating film 25 having 25 ca and a second contact hole 25 cb is formed.
  • the first contact hole 25ca and the second contact hole 25cb are formed on the semiconductor layer 22.
  • the source region 22b and the drain region 22c are respectively reached.
  • the entire substrate in which the first contact hole 25ca and the second contact hole 25cb are formed in the laminated film of the gate insulating film 23 and the first interlayer insulating film 25 is formed by, for example, sputtering.
  • the metal laminated film is subjected to photolithography, etching, and resist peeling and cleaning, As shown in FIG.
  • a plurality of source lines 26 are formed in each display region D, and a source electrode 26a and a drain electrode 26b are formed for each subpixel P, whereby a TFT 5b is formed for each subpixel P.
  • the first interlayer insulating film 25 is connected to the source lines 26 of the display regions D outside the display regions D.
  • Source short-circuit line 126 so as to laminate a portion of the gate short-circuit line 124 et exposed to form a grid.
  • ⁇ Second interlayer insulating film forming step> On the entire substrate on which the TFT 5b is formed in the source layer forming step, a photosensitive resin film made of a photosensitive acrylic resin or the like is formed to a thickness of about 2.0 ⁇ m to 4.0 ⁇ m by, for example, spin coating or slit coating.
  • the second interlayer insulating film 27 having the contact hole 27c for each sub-pixel P of each display region D is formed by performing exposure, development and baking on the photosensitive resin film.
  • ⁇ Pixel electrode formation process> After forming a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) by sputtering, for example, over the entire substrate on which the second interlayer insulating film 27 has been formed in the second interlayer insulating film forming step, The transparent conductive film is subjected to photolithography, etching, and resist peeling and cleaning to form the pixel electrode 28 for each subpixel P in each display region D.
  • a transparent conductive film such as an ITO film (thickness of about 50 nm to 200 nm) by sputtering, for example, over the entire substrate on which the second interlayer insulating film 27 has been formed in the second interlayer insulating film forming step.
  • the cutting blade is rolled along the periphery of each display area D, for example, with the cutting edge of a disk-shaped cutting blade being in contact with the substrate.
  • a linear crack is formed, and the crack is grown in the thickness direction, so that the insulating substrate 110 is divided for each display region D, and the gate short-circuit line 124 and the source short-circuit line 126 are removed.
  • the TFT substrate 30 can be manufactured.
  • a second interlayer insulating film forming step of forming a pixel electrode, a pixel electrode forming step of forming a pixel electrode 28 on the second interlayer insulating film 27, a gate short-circuit line 124 and a source By sequentially performing the dividing step of removing ⁇ 126, it is possible to produce a plurality of TFT substrate 30 in gang with large-sized insulating substrate 110.
  • the gate short-circuit line 124 is formed so as to be connected to each gate line 24 in each display region D outside each display region D of the insulating substrate 110, and in the first interlayer insulating film forming step.
  • the first interlayer insulating film 25 is formed so that a part of the gate short-circuit line 124 is exposed at one corner of the insulating substrate 110.
  • the display regions D are formed outside the display regions D. Since the source short-circuit line 126 is formed so as to be stacked on a part of the gate short-circuit line 124 that is connected to each source line 26 and exposed from the first interlayer insulating film 25, the gate is formed when the source layer forming process is completed.
  • the short circuit line 124 and the source short circuit line 126 can be connected to each other. Thereby, after the source layer forming step, each gate line 24 of each display region D connected to the gate short-circuit line 124 and each source line 26 of each display region D connected to the source short-circuit line 126 have the same potential. Therefore, the occurrence of ESD in the manufacture of the TFT substrate 30 can be suppressed.
  • the shape of the photomask used for forming the first interlayer insulating film 25 is slightly changed at the mask end in the first interlayer insulating film forming step.
  • the first interlayer insulating film 25 in which a part of the gate short-circuit line 124 is exposed at the corner of the insulating substrate 110 can be formed. Therefore, it is possible to suppress the occurrence of ESD by suppressing the increase in manufacturing cost.
  • the manufacturing method of the TFT substrate 30 in which the first interlayer insulating film 25 in which a part of the gate short-circuit line 124 is exposed at one corner of the insulating substrate 110 is exemplified.
  • a first interlayer insulating film in which a part of the gate short-circuit line 124 is exposed at four corners of the insulating substrate 110 may be formed.
  • the manufacturing method for forming the insulating film in which a part of the gate short-circuit line is exposed at the corners of the rectangular insulating substrate is illustrated, but the present invention is directed to each side of the rectangular insulating substrate.
  • the present invention can also be applied to a manufacturing method for forming an insulating film in which a part of the gate short-circuit line is exposed at the end of the intermediate position.
  • the TFT substrate constituting the liquid crystal display panel has been exemplified.
  • the present invention can also be applied to a TFT substrate constituting another display panel such as an organic EL (Electro-Luminescence) panel. .
  • the TFT substrate using the TFT electrode connected to the pixel electrode as the drain electrode has been exemplified.
  • the present invention is applied to the TFT substrate called the source electrode. Can also be applied.
  • the present invention is useful for manufacturing a display panel because it can suppress an increase in manufacturing cost and suppress occurrence of ESD in manufacturing a TFT substrate.

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Abstract

　絶縁基板（１１０）の表示領域において複数のゲート線（１１）を形成し、表示領域の外側においてゲート線（１１）に接続されるゲート短絡線（１１１）を形成する工程と、ゲート線（１１）を覆うと共に、絶縁基板（１１０）の端部でゲート短絡線（１１１）の一部が露出する絶縁膜（１２ａ）を形成する工程と、絶縁膜（１２ａ）が形成された絶縁基板（１１０）の表示領域において複数のソース線（１４）を形成し、表示領域の外側においてソース線（１４）に接続されると共に、絶縁膜（１２ａ）から露出するゲート短絡線（１１１）の一部に積層するソース短絡線（１１４）を形成する工程とを備える。

Description

薄膜トランジスタ基板の製造方法
　本発明は、薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板を製造する際の静電気放電対策に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位となる各副画素毎に薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）がスイッチング素子として設けられたＴＦＴ基板を備えている。ここで、ＴＦＴ基板は、例えば、ガラス基板などの絶縁基板と、絶縁基板上に互いに平行に延びるように設けられた複数のゲート線と、各ゲート線と直交する方向に互いに平行に延びるように設けられた複数のソース線と、各ゲート線及び各ソース線の交差する部分にそれぞれ設けられた複数のＴＦＴと、各ＴＦＴを覆うように設けられた層間絶縁膜と、層間絶縁膜上にマトリクス状に設けられ、各ＴＦＴにそれぞれ接続された複数の画素電極とを備えている。
　ところで、ＴＦＴ基板を製造する際には、その製造工程中に発生した静電気の放電（ＥＳＤ：Electrostatic Discharge）によって、ＴＦＴなどが破壊され易いので、例えば、複数のＴＦＴ基板を多面取りで製造するための大判のＴＦＴ母基板において、各ＴＦＴ基板を構成する領域の外周部にショートリングと呼ばれる短絡線を設けると共に、ゲート線やソース線などの表示用配線を短絡線に接続する、というＥＳＤ対策を講じるのが主流になっている。
　例えば、特許文献１には、絶縁基板上にマトリクス状に設けられたＴＦＴ及びそのＴＦＴのドレイン電極に接続された画素電極と、ＴＦＴのゲート電極に信号を供給する複数のゲート信号線と、ＴＦＴのソース電極に信号を供給しゲート信号線と交差する複数のソース信号線と、絶縁基板の周囲で各信号線を短絡するショートリングとを少なくとも備え、各信号線の入力端子部とショートリングとの間に薄膜抵抗体が設けられたアクティブマトリクス基板が開示されている。
特開平８－２２０２４号公報
　ところで、ボトムゲート型のＴＦＴを備えたＴＦＴ基板は、概略的に、例えば、ガラス基板上にゲート線及びゲート電極などのゲート層を形成するゲート層形成工程、ゲート層を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程、ゲート絶縁膜上に半導体層を形成する半導体層形成工程、ゲート絶縁膜及び半導体層上にソース線、ソース電極及びドレイン電極などのソース層を形成して、ＴＦＴを形成するソース層形成工程、ＴＦＴを覆うように層間絶縁膜を形成する層間絶縁膜形成工程、並びに層間絶縁膜上に画素電極を形成する画素電極形成工程を順次行うことにより製造される。そして、ＥＳＤ対策として、ゲート層形成工程において、ガラス基板の周端部に各ゲート線に接続されるようにゲート短絡線を形成し、ソース層形成工程において、ガラス基板の周端部に各ソース線に接続されるようにソース短絡線を形成し、画素電極形成工程において、ゲート短絡線とソース短絡線とを接続するように短絡線接続層を形成することになる。これにより、ＴＦＴ基板上に静電気による電荷が局所的に溜まったとしても、その電荷が、ゲート線、ゲート短絡線、ソース線、ソース短絡線及び短絡線接続層を介してＴＦＴ基板上で均一化されることにより、ＥＳＤによるＴＦＴなどの破壊を抑制することができる。しかしながら、このようなＥＳＤ対策を講じた製造方法では、画素電極形成工程が完了するまで、ゲート線とソース線とを同電位にすることができなく、ゲート線とソース線との間のゲート絶縁膜が破壊され易いので、改善の余地がある。
　また、上記特許文献１に開示されたアクティブマトリクス基板では、短絡線（ショートリング）とゲート線（ゲート信号線）及びソース線（ソース信号線）とを接続するために接続層（薄膜抵抗体）を形成する工程が画素電極形成工程と別に必要になるので、製造コストが増大してしまう。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタ基板の製造において、製造コストの増大を抑制して、静電気放電の発生を抑制することにある。
　上記目的を達成するために、本発明は、絶縁基板の端部において、絶縁膜から露出するゲート短絡線の一部に積層するようにソース短絡線を形成するようにしたものである。
　具体的に本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の薄膜トランジスタと、互いに平行に延び、上記薄膜トランジスタに接続された複数のゲート線と、上記ゲート線と交差する方向に互いに平行に延び、上記薄膜トランジスタに接続された複数のソース線と、上記薄膜トランジスタを覆う層間絶縁膜と、上記層間絶縁膜上にマトリクス状に設けられ、上記薄膜トランジスタに接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、表示領域が規定される絶縁基板の該表示領域において上記複数のゲート線を形成し、該表示領域の外側において該ゲート線に接続されるゲート短絡線を形成するゲート層形成工程と、上記形成されたゲート線を覆うと共に、上記絶縁基板の端部で上記ゲート短絡線の一部が露出する絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜が形成された絶縁基板の上記表示領域において上記複数のソース線を形成し、該表示領域の外側において該ソース線に接続されると共に、該絶縁膜から露出するゲート短絡線の一部に積層するソース短絡線を形成するソース層形成工程と、上記ソース線が形成された絶縁基板の上記表示領域において上記層間絶縁膜を形成し、該層間絶縁膜上に上記複数の画素電極を形成した後に、該画素電極が形成された絶縁基板から上記ゲート短絡線及びソース短絡線を除去する除去工程を備える。
　上記の方法によれば、ゲート線及びゲート短絡線を形成するゲート層形成工程と、ゲート線及びソース線を絶縁するための絶縁膜を形成する絶縁膜形成工程と、ソース線及びソース短絡線を形成するソース層形成工程と、層間絶縁膜及び画素電極を形成した後に、ゲート短絡線及びソース短絡線を除去する除去工程とを順次行うことにより、絶縁基板を用いて薄膜トランジスタ基板が製造される。そして、ゲート層形成工程では、絶縁基板の表示領域の外側において表示領域に延びる各ゲート線に接続されるようにゲート短絡線を形成し、絶縁膜形成工程では、絶縁基板の端部でゲート短絡線の一部が露出するように絶縁膜を形成し、ソース層形成工程では、表示領域の外側において表示領域に延びる各ソース線に接続されると共に、絶縁膜から露出するゲート短絡線の一部に積層するソース短絡線を形成するので、ソース層形成工程が完了すれば、ゲート短絡線及びソース短絡線が互いに接続される。これにより、ソース層形成工程以降では、ゲート短絡線に接続された表示領域の各ゲート線、及びソース短絡線に接続された表示領域の各ソース線が同電位になるので、薄膜トランジスタ基板の製造における静電気放電が抑制される。ここで、ゲート短絡線及びソース短絡線を互いに接続するには、絶縁膜形成工程において、例えば、絶縁膜の形成に用いる枠状の成膜マスクの内周端の隅部を（一般的な）直角形状から斜め形状に変更するだけで、ソース短絡線に接続するために、絶縁基板の端部でゲート短絡線の一部を露出させた絶縁膜が形成されるので、薄膜トランジスタ基板の製造において、製造コストの増大を抑制して、静電気放電の発生が抑制される。
　上記絶縁膜は、ゲート絶縁膜であり、上記絶縁膜形成工程及びソース層形成工程の間に、上記絶縁膜が形成された絶縁基板の上記表示領域において複数の半導体層を形成する半導体層形成工程を備えてもよい。
　上記の方法によれば、ゲート絶縁膜を形成する絶縁膜形成工程と、ソース線を形成するソース層形成工程の間に、絶縁膜（ゲート絶縁膜）上に半導体層を形成する半導体層形成工程を備えるので、各副画素毎にボトムゲート型の薄膜トランジスタが設けられた薄膜トランジスタの製造において、本発明の作用効果が具体的に奏される。
　上記ゲート層形成工程の前に、上記絶縁基板の上記表示領域において、複数の半導体層を形成する半導体層形成工程と、該半導体層を覆うゲート絶縁膜を形成するゲート絶縁膜形成工程とを備え、上記ゲート層形成工程では、上記ゲート絶縁膜が形成された絶縁基板の上記表示領域において上記複数のゲート線を形成してもよい。
　上記の方法によれば、半導体層を形成する半導体層形成工程、及び半導体層を覆うゲート絶縁膜を形成するゲート絶縁膜形成工程を順次行った後に、ゲート線を形成するゲート層形成工程を行うので、各副画素毎にトップゲート型の薄膜トランジスタが設けられた薄膜トランジスタの製造において、本発明の作用効果が具体的に奏される。
　上記絶縁基板は、矩形状であり、上記絶縁膜形成工程では、上記絶縁基板の１つの角部で上記ゲート短絡線の一部が露出する上記絶縁膜を形成してもよい。
　上記の方法によれば、絶縁膜形成工程では、矩形状の絶縁基板の１つの角部でゲート短絡線の一部が露出するように絶縁膜を形成するので、ゲート短絡線及びソース短絡線が絶縁基板の１つの角部で互いに接続されることになり、ゲート短絡線に接続された各表示領域の各ゲート線、及びソース短絡線に接続された各表示領域の各ソース線が具体的に同電位になる。
　上記絶縁基板は、矩形状であり、上記絶縁膜形成工程では、上記絶縁基板の４つの角部で上記ゲート短絡線の一部が露出する上記絶縁膜を形成してもよい。
　上記の方法によれば、絶縁膜形成工程では、矩形状の絶縁基板の４つの角部でゲート短絡線の一部がそれぞれ露出するように絶縁膜を形成するので、ゲート短絡線及びソース短絡線が絶縁基板の４つの角部で互いに接続されることになり、ゲート短絡線に接続された各表示領域の各ゲート線、及びソース短絡線に接続された各表示領域の各ソース線がより均一に同電位になる。
　上記絶縁基板には、上記表示領域がマトリクス状に複数規定され、上記除去工程では、上記画素電極が形成された絶縁基板を上記表示領域毎に分断することにより、上記ゲート短絡線及びソース短絡線を除去してもよい。
　上記の方法によれば、絶縁基板には、複数の表示領域がマトリクス状に規定され、除去工程では、各表示領域に複数の画素電極が形成された絶縁基板を表示領域毎に分断することにより、ゲート短絡線及びソース短絡線が除去されるので、大判の絶縁基板を用いて、複数の薄膜トランジスタ基板が多面取りで効率的に製造される。
　上記ゲート層形成工程では、上記ゲート短絡線を格子状に形成してもよい。
　上記の方法によれば、ゲート層形成工程では、ゲート短絡線を格子状に形成するので、（大判の）絶縁基板の被成膜面全体を同一の配線パターンがそれぞれ形成される複数の領域に分けて、ゲート層を形成するためのフォトレジストを同一のフォトマスクを介して露光することが可能になる。
　上記ソース層形成工程では、上記ソース短絡線を格子状に形成してもよい。
　上記の方法によれば、ソース層形成工程では、ソース短絡線を格子状に形成するので、（大判の）絶縁基板の被成膜面全体を同一の配線パターンがそれぞれ形成される複数の領域に分けて、ソース層を形成するためのフォトレジストを同一のフォトマスクを介して露光することが可能になる。
　本発明によれば、絶縁基板の端部において、絶縁膜から露出するゲート短絡線の一部に積層するようにソース短絡線を形成するので、薄膜トランジスタ基板の製造において、製造コストの増大を抑制して、静電気放電の発生を抑制することができる。
図１は、実施形態１に係るＴＦＴ基板の等価回路図である。 図２は、実施形態１に係るＴＦＴ基板の断面図である。 図３は、実施形態１に係るＴＦＴ基板を製造するためのゲート層形成工程を示す平面図である。 図４は、実施形態１に係るＴＦＴ基板を製造するための絶縁膜形成工程を示す平面図である。 図５は、実施形態１に係るＴＦＴ基板を製造するためのソース層形成工程を示す平面図である。 図６は、実施形態１に係るＴＦＴ基板を製造するためのゲート層形成工程、絶縁膜形成工程及びソース層形成工程をそれぞれ示す分解斜視図である。 図７は、実施形態２に係るＴＦＴ基板を製造するための絶縁膜形成工程を示す平面図である。 図８は、実施形態３に係るＴＦＴ基板の断面図である。 図９は、実施形態３に係るＴＦＴ基板を製造するためのゲート層形成工程、絶縁膜形成工程及びソース層形成工程をそれぞれ示す分解斜視図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図６は、本発明に係るＴＦＴ基板の製造方法の実施形態１を示している。ここで、図１は、本実施形態のＴＦＴ基板２０の等価回路図である。また、図２は、ＴＦＴ基板２０の断面図である。
　ＴＦＴ基板２０には、図１に示すように、画像表示を行う表示領域Ｄが矩形状に規定されている。ここで、表示領域Ｄには、図１に示すように、複数の副画素Ｐがマトリクス状に配列されている。なお、各副画素Ｐは、画像の最小単位である。
　ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０と、絶縁基板１０上に表示領域Ｄにおいて複数の副画素Ｐの一方の配列方向（図１中の横方向）に沿って互いに平行に延びるように設けられた複数のゲート線１１と、各ゲート線１１を覆うように絶縁膜として設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に複数の副画素Ｐの他方の配列方向、すなわち、各ゲート線１１と直交する方向（図１中の縦方向）に沿って互いに平行に延びるように設けられた複数のソース線１４と、各ゲート線１１及び各ソース線１４の交差する部分毎、すなわち、各副画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５ａと、各第ＴＦＴ５ａを覆うように設けられた層間絶縁膜１５と、層間絶縁膜１５上にマトリクス状に設けられ、各ＴＦＴ５ａに接続された複数の画素電極１６と、各画素電極１６を覆うように設けられた配向膜（不図示）とを備えている。なお、本実施形態では、容量線が省略されたＴＦＴ基板を例示したが、例えば、隣り合う一対のゲート線１１の間に各副画素Ｐに補助容量を付加するための容量線が設けられていてもよい。
　ＴＦＴ５ａは、図２に示すように、絶縁基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上にゲート電極１１ａに重なるように島状に設けられた半導体層１３と、半導体層１３上に互いに離間するように設けられたソース電極１４ａ及びドレイン電極１４ｂとを備えている。
　ゲート電極１１ａは、各ゲート線１１の各副画素Ｐ毎の一部分、又は各ゲート線１１が各副画素Ｐ毎に側方に突出した部分である。
　ソース電極１４ａは、各ソース線１４の各副画素Ｐ毎の一部、又は各ソース線１４が各副画素Ｐ毎に側方に突出した部分である。
　ドレイン電極１４ｂは、図２に示すように、層間絶縁膜１５に各副画素Ｐ毎に形成されたコンタクトホール１５ｃを介して各画素電極１６に接続されている。
　半導体層１３は、図２に示すように、チャネル領域Ｃが設けられたゲート絶縁膜１２ａ側の真性アモルファスシリコン層１３ａと、チャネル領域Ｃが露出するように真性アモルファスシリコン層１３ａ上に設けられ、ソース電極１４ａ及びドレイン電極１４ｂにそれぞれ接続されたｎ＋アモルファスシリコン層１３ｂとを備えている。
　上記構成のＴＦＴ基板２０は、例えば、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板２０を多面取りで製造する方法について説明する。ここで、図３は、ＴＦＴ基板２０を製造するためのゲート層形成工程を示す平面図である。また、図４は、ＴＦＴ基板２０を製造するためのゲート絶縁膜形成工程を示す平面図である。また、図５は、ＴＦＴ基板２０を製造するためのソース層形成工程を示す平面図である。また、図６は、ＴＦＴ基板２０を製造するためのゲート層形成工程、ゲート絶縁膜形成工程及びソース層形成工程をそれぞれ示す分解斜視図である。なお、本実施形態のＴＦＴ基板２０の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程（絶縁膜形成工程）、半導体層形成工程、ソース層形成工程、層間絶縁膜形成工程、画素電極形成工程及び分断工程（除去工程）を備える。
　＜ゲート層形成工程＞
　ガラス基板などの矩形状の絶縁基板１１０の基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ１５０ｎｍ程度）などを成膜した後に、その金属膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、図３及び図６に示すように、各表示領域Ｄにおいて複数のゲート線１１を形成し、各表示領域Ｄの外側において各表示領域Ｄの各ゲート線１１に接続されるようにゲート短絡線１１１を格子状に形成する。
　＜ゲート絶縁膜形成工程＞
　上記ゲート層形成工程で各ゲート線１１及びゲート短絡線１１１が形成された基板全体に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ１００ｎｍ～６００ｎｍ程度）を成膜して、図４及び図６に示すように、各ゲート線１１を覆うと共に、絶縁基板１１０の端部の１つの角部でゲート短絡線１１１の一部が露出するように、ゲート絶縁膜１２ａを形成する。
　＜半導体層形成工程＞
　上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、例えば、ＣＶＤ法により、真性アモルファスシリコン膜（厚さ１００ｎｍ程度）及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ５０ｎｍ程度）を順に成膜した後に、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、各表示領域Ｄの各副画素Ｐ毎に半導体層形成層（１３）を形成する。
　なお、本実施形態では、アモルファスシリコンを用いて半導体層（形成層）を形成する製造方法を例示したが、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用いて半導体層を形成してもよい。
　＜ソース層形成工程＞
　まず、上記半導体層形成工程で半導体層形成部（１３）が形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ～１５０ｎｍ程度）及びアルミニウム膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、図５及び図６に示すように、各表示領域Ｄにおいて複数のソース線１４を形成し、各副画素Ｐ毎にソース電極１４ａ及びドレイン電極１４ｂを形成し、各表示領域Ｄの外側において各表示領域Ｄの各ソース線１４に接続されると共に、ゲート絶縁膜１２ａから露出するゲート短絡線１１１の一部に積層するようにソース短絡線１１４を格子状に形成する。
　続いて、ソース電極１４ａ及びドレイン電極１４ｂをマスクとして、上記半導体層形成部のｎ＋アモルファスシリコン膜をエッチングすることにより、チャネル領域Ｃを有する真性アモルファスシリコン層１３ａ、及びｎ＋アモルファスシリコン層１３ｂが順に積層された半導体層１３、並びにそれを備えたＴＦＴ５ａを各表示領域Ｄの各副画素Ｐ毎に形成する。
　＜層間絶縁膜形成工程＞
　上記ソース層形成工程でＴＦＴ５ａが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を厚さ２．０μｍ～４．０μｍ程度に塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、各表示領域Ｄの各副画素Ｐ毎にコンタクトホール１５ｃを有する層間絶縁膜１５を形成する。
　＜画素電極形成工程＞
　上記層間絶縁膜形成工程で層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、各表示領域Ｄの各副画素Ｐ毎に画素電極１６を形成する。
　＜分断工程＞
　上記画素電極形成工程で画素電極１６が形成された基板表面において、各表示領域Ｄの周囲に沿って、例えば、円盤状の分断刃の刃先を当接させながら、その分断刃を転動させることにより、線状のクラックを形成すると共に、そのクラックを厚さ方向に成長させることにより、絶縁基板１１０を各表示領域Ｄ毎に分断して、ゲート短絡線１１１及びソース短絡線１１４を除去する。
　以上のようにして、ＴＦＴ基板２０を製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、ゲート線１１及びゲート短絡線１１１を形成するゲート層形成工程と、ゲート線１１及びソース線１４を絶縁するためのゲート絶縁膜１２ａを形成するゲート絶縁膜形成工程と、ゲート絶縁膜１２ａ上に半導体層１３を形成する半導体層形成工程と、ソース線１４、ソース電極１４ａ、ドレイン電極１４ｂ及びソース短絡線１１４を形成するソース層形成工程と、ソース電極１４ａ及びドレイン電極１４ｂ上に層間絶縁膜１５を形成する層間絶縁膜形成工程と、層間絶縁膜１５上に画素電極１６を形成する画素電極形成工程と、ゲート短絡線１１１及びソース短絡線１１４を除去する分断工程とを順次行うことにより、大判の絶縁基板１１０を用いて複数のＴＦＴ基板２０を多面取りで製造することができる。そして、ゲート層形成工程では、絶縁基板１１０の各表示領域Ｄの外側において各表示領域Ｄの各ゲート線１１に接続されるようにゲート短絡線１１１を形成し、ゲート絶縁膜形成工程では、絶縁基板１１０の１つの角部でゲート短絡線１１１の一部が露出するようにゲート絶縁膜１２ａを形成し、ソース層形成工程では、各表示領域Ｄの外側において各表示領域Ｄの各ソース線１４に接続されると共に、ゲート絶縁膜１２ａから露出するゲート短絡線１１１の一部に積層するようにソース短絡線１１４を形成するので、ソース層形成工程が完了すれば、ゲート短絡線１１１及びソース短絡線１１４を互いに接続することができる。これにより、ソース層形成工程以降では、ゲート短絡線１１１に接続された各表示領域Ｄの各ゲート線１１、及びソース短絡線１１４に接続された各表示領域Ｄの各ソース線１４が同電位になるので、ＴＦＴ基板２０の製造におけるＥＳＤの発生を抑制することができる。ここで、ゲート短絡線１１１及びソース短絡線１１４を互いに接続するには、ゲート絶縁膜形成工程において、ゲート絶縁膜１２ａの形成に用いる枠状の成膜マスクの内周端の隅部を一般的な直角形状から斜め形状に変更するだけで、ソース短絡線１１４に接続するために、絶縁基板１１０の角部でゲート短絡線１１１の一部を露出させたゲート絶縁膜１２ａを形成することができるので、ＴＦＴ基板２０の製造において、製造コストの増大を抑制して、ＥＳＤの発生を抑制することができる。
　また、本実施形態のＴＦＴ基板２０の製造方法によれば、ゲート層形成工程では、ゲート短絡線１１１を格子状に形成するので、絶縁基板１１０の被成膜面全体を同一の配線パターンがそれぞれ形成される複数の領域に分けて、ゲート線１１やゲート短絡線１１１などのゲート層を形成するためのフォトレジストを同一のフォトマスクを介して露光することができる。
　また、本実施形態のＴＦＴ基板２０の製造方法によれば、ソース層形成工程では、ソース短絡線１１４を格子状に形成するので、絶縁基板１１０の被成膜面全体を同一の配線パターンがそれぞれ形成される複数の領域に分けて、ソース線１４やソース短絡線１１４などのソース層を形成するためのフォトレジストを同一のフォトマスクを介して露光することができる。
　《発明の実施形態２》
　図７は、本実施形態のＴＦＴ基板２０を製造するためのゲート絶縁膜形成工程を示す平面図である。なお、以下の各実施形態において、図１～図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、絶縁基板１１０の１つの角部でゲート短絡線１１１の一部が露出するゲート絶縁膜１２ａを形成するＴＦＴ基板２０の製造方法を例示したが、本実施形態では、絶縁基板１１０の４つの角部でゲート短絡線１１１の一部がそれぞれ露出するゲート絶縁膜１２ｂを形成するＴＦＴ基板２０の製造方法を例示する。
　具体的に本実施形態のＴＦＴ基板２０は、まず、上記実施形態１と同様に、ゲート層形成工程を行い、続いて、ゲート絶縁膜形成工程において、ゲート層形成工程で各ゲート線１１及びゲート短絡線１１１が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜（厚さ１００ｎｍ～６００ｎｍ程度）を成膜して、図７に示すように、各ゲート線１１を覆うと共に、絶縁基板１１０の４つの角部でゲート短絡線１１１が露出するように、ゲート絶縁膜１２ｂを形成し、さらに、上記実施形態１と同様に、半導体層形成工程、ソース層形成工程、層間絶縁膜形成工程、画素電極形成工程及び分断工程（除去工程）を順次行うことにより製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、上記実施形態１と同様に、絶縁基板１１０の端部において、ゲート絶縁膜１２ｂからそれぞれ露出するゲート短絡線１１１の一部に積層するようにソース短絡線１１４を形成するので、ＴＦＴ基板２０の製造において、製造コストの増大を抑制して、ＥＳＤの発生を抑制することができる。
　また、本実施形態のＴＦＴ基板２０の製造方法によれば、ゲート絶縁膜形成工程では、絶縁基板１１０の４つの角部でゲート短絡線１１１の一部がそれぞれ露出するようにゲート絶縁膜１２ｂを形成するので、ゲート短絡線１１１及びソース短絡線１１４が絶縁基板１１０の４つの角部で互いに接続されることになり、ゲート短絡線１１１に接続された各表示領域Ｄの各ゲート線１１、及びソース短絡線１１４に接続された各表示領域Ｄの各ソース線１４をより均一に同電位にすることができ、ＴＦＴ基板２０の製造において、ＥＳＤの発生をよりいっそう抑制することができる。
　《発明の実施形態３》
　図８は、本実施形態のＴＦＴ基板３０の断面図である。
　上記実施形態１及び２では、ボトムゲート型のＴＦＴ５ａが設けられたＴＦＴ基板２０の製造方法を例示したが、本実施形態では、トップゲート型のＴＦＴ５ｂが設けられたＴＦＴ基板３０の製造方法を例示する。
　ＴＦＴ基板３０は、図８に示すように、絶縁基板１０と、絶縁基板１０に表示領域Ｄにおいて複数の副画素Ｐの一方の配列方向に沿って互いに平行に延びるように設けられた複数のゲート線２４（後述する図９参照）と、各ゲート線２４を覆うように絶縁膜として設けられた第１層間絶縁膜２５と、第１層間絶縁膜２５上に複数の副画素Ｐの他方の配列方向、すなわち、各ゲート線２４と直交する方向に沿って互いに平行に延びるように設けられた複数のソース線２６（図９参照）と、各ゲート線２４及び各ソース線２６の交差する部分毎、すなわち、各副画素Ｐ毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各第ＴＦＴ５ｂを覆うように設けられた第２層間絶縁膜２７と、第２層間絶縁膜２７上にマトリクス状に設けられ、各ＴＦＴ５ｂに接続された複数の画素電極２８と、各画素電極２８を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５ｂは、図８に示すように、下地膜２１上に島状に設けられた半導体層２２と、半導体層２２を覆うように設けられたゲート絶縁膜２３と、ゲート絶縁膜２３上に半導体層２２の一部と重なるように設けられたゲート電極２４ａと、ゲート電極２４ａを覆うように設けられた第１層間絶縁膜２５と、第１層間絶縁膜２５上に設けられ、互いに離間するように配置されたソース電極２６ａ及びドレイン電極２６ｂとを備えている。
　半導体層２２は、図８に示すように、ゲート電極２４ａに重なるように設けられたチャネル領域２２ａと、チャネル領域２２ａの両外側にそれぞれ設けられたソース領域２２ｂ及びドレイン領域２２ｃとを備えている。なお、半導体層２２のチャネル領域２２ａとソース領域２２ｂ及びドレイン領域２２ｃとの間には、ＬＤＤ（Lightly Doped Drain）領域が設けられていてもよい。
　ゲート電極２４ａは、各ゲート線２４の各副画素Ｐ毎の一部分、又は各ゲート線２４が各副画素Ｐ毎に側方に突出した部分である。
　ソース電極２６ａは、各ソース線２６の各副画素Ｐ毎の一部、又は各ソース線２６が各副画素Ｐ毎に側方に突出した部分である。また、ソース電極２６ａは、図８に示すように、ゲート絶縁膜２３及び第１層間絶縁膜２５の積層膜に形成された第１コンタクトホール２５ｃａを介して半導体層２２のソース領域２２ｂに接続されている。
　ドレイン電極２６ｂは、図８に示すように、第２層間絶縁膜２７に各副画素Ｐ毎に形成されたコンタクトホール２７ｃを介して各画素電極２８に接続されている。また、ドレイン電極２６ｂは、図８に示すように、ゲート絶縁膜２３及び第１層間絶縁膜２５の積層膜に形成された第２コンタクトホール２５ｃｂを介して半導体層２２のドレイン領域２２ｃに接続されている。
　上記構成のＴＦＴ基板３０は、例えば、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
　次に、本実施形態のＴＦＴ基板３０を多面取りで製造する方法について説明する。ここで、図９は、ＴＦＴ基板３０を製造するためのゲート層形成工程、第１層間絶縁膜形成工程及びソース層形成工程をそれぞれ示す分解斜視図である。なお、本実施形態のＴＦＴ基板３０の製造方法は、半導体層形成工程、ゲート絶縁膜形成工程、ゲート層形成工程、第１層間絶縁膜形成工程（絶縁膜形成工程）、ソース層形成工程、第２層間絶縁膜形成工程、画素電極形成工程及び分断工程（除去工程）を備える。
　＜半導体層形成工程＞
　まず、ガラス基板などの絶縁基板１１０上に、例えば、ＣＶＤ法により、窒化シリコン膜などを厚さ５０ｎｍ程度で成膜して、下地膜２１を形成する。
　続いて、下地膜２１が形成された基板全体に、例えば、ＣＶＤ法により、真性アモルファスシリコン膜を厚さ５０ｎｍ程度で成膜した後に、レーザー光の照射などのアニール処理により多結晶化してポリシリコン膜を形成し、そのポリシリコン膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、各表示領域Ｄの各副画素Ｐ毎に半導体層２２を形成する。
　＜ゲート絶縁膜形成工程＞
　上記半導体層形成工程で半導体層２２が形成された基板全体に、例えば、ＣＶＤ法により、窒化シリコン膜を厚さ１００ｎｍ程度で成膜して、ゲート絶縁膜２３を形成する。
　＜ゲート層形成工程＞
　ます、上記ゲート絶縁膜形成工程でゲート絶縁膜２３が形成された基板全体に、例えば、スパッタリング法により、モリブデン膜（厚さ１５０ｎｍ程度）などを成膜した後に、その金属膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、図９に示すように、各表示領域Ｄにおいて複数のゲート線２４を形成し、各表示領域Ｄの外側において各表示領域Ｄの各ゲート線２４に接続されるようにゲート短絡線１２４を格子状に形成する。
　続いて、各ゲート線２４及びゲート短絡線１２４が形成された基板上の半導体層２２に対して、ゲート電極２４ａをマスクとしてリンやホウ素などの不純物を注入することにより、半導体層２２にチャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを形成する。
　＜第１層間絶縁膜形成工程＞
　まず、上記ゲート層形成工程でチャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を厚さ２．０μｍ～４．０μｍ程度に塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、各表示領域Ｄの各副画素Ｐ毎に第１コンタクトホール２５ｃａ及び第２コンタクトホール２５ｃｂを有する第１層間絶縁膜２５を形成する。
　続いて、第１層間絶縁膜２５の第１コンタクトホール２５ｃａ及び第２コンタクトホール２５ｃｂから露出するゲート絶縁膜２３をエッチングすることにより、第１コンタクトホール２５ｃａ及び第２コンタクトホール２５ｃｂを半導体層２２のソース領域２２ｂ及びドレイン領域２２ｃにそれぞれ到達させる。
　＜ソース層形成工程＞
　上記第１層間絶縁膜形成工程でゲート絶縁膜２３及び第１層間絶縁膜２５の積層膜に第１コンタクトホール２５ｃａ及び第２コンタクトホール２５ｃｂが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ～１５０ｎｍ程度）及びアルミニウム膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、図９に示すように、各表示領域Ｄにおいて複数のソース線２６を形成し、各副画素Ｐ毎にソース電極２６ａ及びドレイン電極２６ｂを形成することにより、各副画素Ｐ毎にＴＦＴ５ｂを形成し、各表示領域Ｄの外側において各表示領域Ｄの各ソース線２６に接続されると共に、第１層間絶縁膜２５から露出するゲート短絡線１２４の一部に積層するようにソース短絡線１２６を格子状に形成する。
　＜第２層間絶縁膜形成工程＞
　上記ソース層形成工程でＴＦＴ５ｂが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を厚さ２．０μｍ～４．０μｍ程度に塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、各表示領域Ｄの各副画素Ｐ毎にコンタクトホール２７ｃを有する第２層間絶縁膜２７を形成する。
　＜画素電極形成工程＞
　上記第２層間絶縁膜形成工程で第２層間絶縁膜２７が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストの剥離洗浄を行うことにより、各表示領域Ｄの各副画素Ｐ毎に画素電極２８を形成する。
　＜分断工程＞
　上記画素電極形成工程で画素電極２８が形成された基板表面において、各表示領域Ｄの周囲に沿って、例えば、円盤状の分断刃の刃先を当接させながら、その分断刃を転動させることにより、線状のクラックを形成すると共に、そのクラックを厚さ方向に成長させることにより、絶縁基板１１０を各表示領域Ｄ毎に分断して、ゲート短絡線１２４及びソース短絡線１２６を除去する。
　以上のようにして、ＴＦＴ基板３０を製造することができる。
　以上説明したように、本実施形態のＴＦＴ基板３０の製造方法によれば、半導体層２２を形成する半導体層形成工程、半導体層２２上にゲート絶縁膜２３を形成するゲート絶縁膜形成工程、ゲート絶縁膜２３上にゲート線２４及びゲート短絡線１２４を形成するゲート層形成工程と、ゲート線２４及びソース線２６を絶縁するための第１層間絶縁膜２５を形成する第１層間絶縁膜形成工程と、第１層間絶縁膜２５上にソース線２６、ソース電極２６ａ、ドレイン電極２６ｂ及びソース短絡線１２６を形成するソース層形成工程と、ソース電極２６ａ及びドレイン電極２６ｂ上に第２層間絶縁膜２７を形成する第２層間絶縁膜形成工程と、第２層間絶縁膜２７上に画素電極２８を形成する画素電極形成工程と、ゲート短絡線１２４及びソース短絡線１２６を除去する分断工程とを順次行うことにより、大判の絶縁基板１１０を用いて複数のＴＦＴ基板３０を多面取りで製造することができる。そして、ゲート層形成工程では、絶縁基板１１０の各表示領域Ｄの外側において各表示領域Ｄの各ゲート線２４に接続されるようにゲート短絡線１２４を形成し、第１層間絶縁膜形成工程では、絶縁基板１１０の１つの角部でゲート短絡線１２４の一部が露出するように第１層間絶縁膜２５を形成し、ソース層形成工程では、各表示領域Ｄの外側において各表示領域Ｄの各ソース線２６に接続されると共に、第１層間絶縁膜２５から露出するゲート短絡線１２４の一部に積層するようにソース短絡線１２６を形成するので、ソース層形成工程が完了すれば、ゲート短絡線１２４及びソース短絡線１２６を互いに接続することができる。これにより、ソース層形成工程以降では、ゲート短絡線１２４に接続された各表示領域Ｄの各ゲート線２４、及びソース短絡線１２６に接続された各表示領域Ｄの各ソース線２６が同電位になるので、ＴＦＴ基板３０の製造におけるＥＳＤの発生を抑制することができる。ここで、ゲート短絡線１２４及びソース短絡線１２６を互いに接続するには、第１層間絶縁膜形成工程において、第１層間絶縁膜２５の形成に用いるフォトマスクの形状をマスク端部で少し変更するだけで、ソース短絡線１２６に接続するために、絶縁基板１１０の角部でゲート短絡線１２４の一部を露出させた第１層間絶縁膜２５を形成することができるので、ＴＦＴ基板３０の製造において、製造コストの増大を抑制して、ＥＳＤの発生を抑制することができる。
　なお、本実施形態では、絶縁基板１１０の１つの角部でゲート短絡線１２４の一部が露出する第１層間絶縁膜２５を形成するＴＦＴ基板３０の製造方法を例示したが、上記実施形態２と同様に、絶縁基板１１０の４つの角部でゲート短絡線１２４の一部がそれぞれ露出する第１層間絶縁膜を形成してもよい。
　また、上記各実施形態では、矩形状の絶縁基板の角部でゲート短絡線の一部が露出する絶縁膜を形成する製造方法を例示したが、本発明は、矩形状の絶縁基板の各辺の中間位置の端部でゲート短絡線の一部が露出する絶縁膜を形成する製造方法にも適用することができる。
　また、上記各実施形態では、複数のＴＦＴ基板を多面取りで同時に製造する方法を例示したが、本発明は、単一のＴＦＴ基板を単面取りで製造する方法にも適用することができる。
　また、上記各実施形態では、液晶表示パネルを構成するＴＦＴ基板を例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネルなどの他の表示パネルを構成するＴＦＴ基板にも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
　以上説明したように、本発明は、ＴＦＴ基板の製造において、製造コストの増大を抑制して、ＥＳＤの発生を抑制することができるので、表示パネルの製造について有用である。
Ｄ　　　　表示領域
Ｐ　　　　副画素
５ａ，５ｂ　　　　ＴＦＴ
１１，２４　　　　ゲート線
１２ａ，１２ｂ　　ゲート絶縁膜（絶縁膜）
１３，２２　　　　半導体層
１４，２６　　　　ソース線
１５　　　層間絶縁膜
１６，２８　　　　画素電極
２０，３０　　　　ＴＦＴ基板
２２　　　半導体層
２３　　　ゲート絶縁膜
２５　　　第１層間絶縁膜（絶縁膜）
２７　　　第２層間絶縁膜（層間絶縁膜）
１１０　　絶縁基板
１１１，１２４　　ゲート短絡線
１１４，１２６　　ソース短絡線

Claims (8)

  1. 　マトリクス状に設けられた複数の薄膜トランジスタと、
    　互いに平行に延び、上記薄膜トランジスタに接続された複数のゲート線と、
    　上記ゲート線と交差する方向に互いに平行に延び、上記薄膜トランジスタに接続された複数のソース線と、
    　上記薄膜トランジスタを覆う層間絶縁膜と、
    　上記層間絶縁膜上にマトリクス状に設けられ、上記薄膜トランジスタに接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
    　表示領域が規定される絶縁基板の該表示領域において上記複数のゲート線を形成し、該表示領域の外側において該ゲート線に接続されるゲート短絡線を形成するゲート層形成工程と、
    　上記形成されたゲート線を覆うと共に、上記絶縁基板の端部で上記ゲート短絡線の一部が露出する絶縁膜を形成する絶縁膜形成工程と、
    　上記絶縁膜が形成された絶縁基板の上記表示領域において上記複数のソース線を形成し、該表示領域の外側において該ソース線に接続されると共に、該絶縁膜から露出するゲート短絡線の一部に積層するソース短絡線を形成するソース層形成工程と、
    　上記ソース線が形成された絶縁基板の上記表示領域において上記層間絶縁膜を形成し、該層間絶縁膜上に上記複数の画素電極を形成した後に、該画素電極が形成された絶縁基板から上記ゲート短絡線及びソース短絡線を除去する除去工程を備える、薄膜トランジスタ基板の製造方法。
  2. 　上記絶縁膜は、ゲート絶縁膜であり、
    　上記絶縁膜形成工程及びソース層形成工程の間に、上記絶縁膜が形成された絶縁基板の上記表示領域において複数の半導体層を形成する半導体層形成工程を備える、請求項１に記載の薄膜トランジスタ基板の製造方法。
  3. 　上記ゲート層形成工程の前に、上記絶縁基板の上記表示領域において、複数の半導体層を形成する半導体層形成工程と、該半導体層を覆うゲート絶縁膜を形成するゲート絶縁膜形成工程とを備え、
    　上記ゲート層形成工程では、上記ゲート絶縁膜が形成された絶縁基板の上記表示領域において上記複数のゲート線を形成する、請求項１に記載の薄膜トランジスタ基板の製造方法。
  4. 　上記絶縁基板は、矩形状であり、
    　上記絶縁膜形成工程では、上記絶縁基板の１つの角部で上記ゲート短絡線の一部が露出する上記絶縁膜を形成する、請求項１乃至３の何れか１つに記載の薄膜トランジスタ基板の製造方法。
  5. 　上記絶縁基板は、矩形状であり、
    　上記絶縁膜形成工程では、上記絶縁基板の４つの角部で上記ゲート短絡線の一部が露出する上記絶縁膜を形成する、請求項１乃至３の何れか１つに記載の薄膜トランジスタ基板の製造方法。
  6. 　上記絶縁基板には、上記表示領域がマトリクス状に複数規定され、
    　上記除去工程では、上記画素電極が形成された絶縁基板を上記表示領域毎に分断することにより、上記ゲート短絡線及びソース短絡線を除去する、請求項１乃至５の何れか１つに記載の薄膜トランジスタ基板の製造方法。
  7. 　上記ゲート層形成工程では、上記ゲート短絡線を格子状に形成する、請求項６に記載の薄膜トランジスタ基板の製造方法。
  8. 　上記ソース層形成工程では、上記ソース短絡線を格子状に形成する、請求項６又は７に記載の薄膜トランジスタ基板の製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10325963A (ja) * 1997-05-26 1998-12-08 Sharp Corp アクティブマトリクス型表示装置の製造方法
JP2000235195A (ja) * 1999-02-15 2000-08-29 Sharp Corp アクティブマトリクス基板、アクティブマトリクス基板を製造する方法、および液晶表示装置を製造する方法
JP2005078048A (ja) * 2003-09-04 2005-03-24 Sharp Corp アクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置
JP2005294629A (ja) * 2004-04-01 2005-10-20 Canon Inc 表示装置の製造方法
JP2006317592A (ja) * 2005-05-11 2006-11-24 Sharp Corp アレイ基板及びそれを有する表示パネル
JP2011100011A (ja) * 2009-11-06 2011-05-19 Mitsubishi Electric Corp 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10325963A (ja) * 1997-05-26 1998-12-08 Sharp Corp アクティブマトリクス型表示装置の製造方法
JP2000235195A (ja) * 1999-02-15 2000-08-29 Sharp Corp アクティブマトリクス基板、アクティブマトリクス基板を製造する方法、および液晶表示装置を製造する方法
JP2005078048A (ja) * 2003-09-04 2005-03-24 Sharp Corp アクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置
JP2005294629A (ja) * 2004-04-01 2005-10-20 Canon Inc 表示装置の製造方法
JP2006317592A (ja) * 2005-05-11 2006-11-24 Sharp Corp アレイ基板及びそれを有する表示パネル
JP2011100011A (ja) * 2009-11-06 2011-05-19 Mitsubishi Electric Corp 表示装置

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