WO2013061556A1 - 液晶表示パネル及びその製造方法 - Google Patents

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井上　智博
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Abstract

　液晶表示パネルを構成するＴＦＴ基板（２０）では、互いに隣り合う第１副画素及び第２副画素を有する各画素において、各画素の間に延びる各ソース線（１４ａ）が各画素の第１副画素及び第２副画素の間に延びる各ゲート線（１１ａ）に沿って単一に引き出された後に第１副画素側に分岐して各第１ＴＦＴ（５ａ）の一部を構成する第１ソース電極（１４ａｂａ）と、第２副画素側に分岐して各第２ＴＦＴ（５ｂ）の一部を構成する第２ソース電極（１４ａｂｂ）とを有し、各ゲート線（１１ａ）が各ソース線（１４ａ）の分岐した部分で開口している。

Description

液晶表示パネル及びその製造方法
　本発明は、液晶表示パネル及びその製造方法に関し、特に、薄膜トランジスタ基板を備えた液晶表示パネルにおいて、薄膜トランジスタ基板の各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を修正する技術に関するものである。
　アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位である各画素毎に、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）、及びＴＦＴに接続された画素電極を有するＴＦＴ基板と、ＴＦＴ基板に対向するように設けられ、共通電極を有する対向基板と、ＴＦＴ基板の各画素電極及び対向基板の共通電極の間に設けられた液晶層とを備えている。ここで、多くのＴＦＴ基板では、各画素の液晶層、すなわち、各画素の液晶容量に充電された電荷を安定に保持するために、各画素毎に補助容量が設けられている。
　例えば、特許文献１には、液晶表示パネルの色ずれを防止するために、マトリクス状に配列された（上記画素に相当する）各単位画素を複数の副画素領域に分割し、各副画素領域に（上記ＴＦＴに相当する）アクティブ素子、（上記液晶容量に相当する）液晶キャパシタ、及び（上記補助容量に相当する）蓄積キャパシタを配置し、同一単位画素内において、副画素領域における蓄積キャパシタと液晶キャパシタとの容量比を副画素領域毎に異ならせた液晶表示パネルが開示されている。
特開２００８－１５５１２号公報
　ところで、ＴＦＴ基板を備えた液晶表示パネルでは、各画素のＴＦＴにおいて、ソース電極及びドレイン電極の間に導電性を有する異物が介在すると、ソース電極及びドレイン電極の間が短絡して、その画素が正常に動作しなくなるおそれがあるので、例えば、基板検査工程において、各画素のＴＦＴの何れかでソース電極及びドレイン電極の間が短絡した短絡欠陥が検出された場合には、修正工程において、レーザー光の照射により、短絡欠陥が検出された画素の画素電極と、短絡したドレイン電極とを切り離して黒点化することが多い。
　しかしながら、上記修正工程において、短絡欠陥が検出された画素の画素電極と、短絡したドレイン電極とを切り離しても、液晶表示パネルを運搬する際の振動やパネル表面に対する加圧などに起因して、ソース電極及びドレイン電極の間を短絡させていた異物を介して、ＴＦＴ基板側の短絡した又は短絡していたソース電極と、対向基板側の共通電極との間が短絡するおそれがある。また、上記基板検査工程において、短絡欠陥として検出されないレベルであっても、仮に、ソース電極及びドレイン電極の間に導電性を有する異物が潜在していれば、液晶表示パネルを運搬する際の振動やパネル表面に対する加圧などにより、ソース電極及びドレイン電極の間に潜在する異物が顕在化して、ＴＦＴ基板側のソース電極と、対向基板側の共通電極との間が短絡するおそれもある。なお、特許文献１に開示された液晶表示パネルのように、ゲート線及びソース線の交差する部分の近傍にＴＦＴが設けられた液晶表示パネルでは、上記修正工程において、レーザー光を照射する際に、ＴＦＴに接続されたゲート線及びソース線を損傷させるおそれがあるので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタ基板の各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を可及的に容易に修正することにある。
　上記目的を達成するために、本発明は、各画素において、各ソース線が各ゲート線に沿って単一に引き出された後に第１副画素側に分岐した第１ソース電極と、第２副画素側に分岐した第２ソース電極とを備えるようにしたものである。
　具体的に本発明に係る液晶表示パネルは、互いに隣り合う第１副画素及び第２副画素を有する画素と、該第１副画素及び第２副画素の間に配置されたゲート線と、該ゲート線と交差する方向の上記画素の縁に沿って配置されたソース線と、上記第１副画素に設けられた第１薄膜トランジスタと、該第１薄膜トランジスタに設けられた第１ソース電極と、上記第２副画素に設けられた第２薄膜トランジスタと、該第２薄膜トランジスタに設けられた第２ソース電極とを備えた薄膜トランジスタ基板と、上記薄膜トランジスタ基板に対向して設けられ、共通電極を有する対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備え、上記ソース線は、上記ゲート線に沿って延びる引き出し部、及び該引き出し部から上記第１ソース電極と上記第２ソース電極とに分岐する分岐部を有し、上記ゲート線は、上記分岐部で開口している。
　上記の構成によれば、ソース線がゲート線に沿って延びる引き出し部、及び引き出し部から第１ソース電極と第２ソース電極とに分岐する分岐部を有し、ゲート線がソース線の分岐部で開口しているので、液晶表示パネルの各画素において、薄膜トランジスタ基板側の第１薄膜トランジスタの第１ソース電極、又は第２薄膜トランジスタの第２ソース電極と、対向基板の共通電極との間が短絡した短絡欠陥が検出された場合には、短絡欠陥が検出された画素において、ゲート線の開口した部分を介してレーザー光を照射することにより、短絡した第１ソース電極又は第２ソース電極を切断して、対応する第１薄膜トランジスタ又は第２薄膜トランジスタをその薄膜トランジスタが接続されたソース線から分離することになる。これにより、短絡欠陥が検出された画素において、共通電極に入力される信号がソース線に入力されなくなるので、薄膜トランジスタ基板に設けられた薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥が修正される。ここで、短絡欠陥を修正する際にレーザー光を照射する箇所（第１ソース電極又は第２ソース電極に分岐する分岐部）は、各ソース線の各ゲート線と交差する方向に延びる部分から離間していると共に、ゲート線に重なっていないので、レーザー光の照射によるソース線及びゲート線の損傷が抑制され、例えば、薄膜トランジスタがソース線及びゲート線の交差する部分の近傍に配置された場合よりも短絡欠陥が容易に修正される。したがって、薄膜トランジスタ基板の薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を可及的に容易に修正することが可能になる。
　また、本発明に係る液晶表示パネルは、各々、互いに隣り合うように配置された第１副画素及び第２副画素を有し、マトリクス状に設けられた複数の画素と、該各画素の第１副画素及び第２副画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のゲート線と、該各ゲート線と交差する方向の該各画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のソース線と、上記各画素の第１副画素毎にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各画素の第２副画素毎にそれぞれ設けられた複数の第２薄膜トランジスタとを備えた薄膜トランジスタ基板と、上記薄膜トランジスタ基板に対向するように設けられ、共通電極を有する対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備え、上記薄膜トランジスタ基板は、上記各画素において、上記各ソース線が上記各ゲート線に沿って単一に引き出された後に上記第１副画素側に分岐して上記各第１薄膜トランジスタの一部を構成する第１ソース電極と、上記第２副画素側に分岐して上記各第２薄膜トランジスタの一部を構成する第２ソース電極とを有し、上記各ゲート線は、上記各ソース線の分岐した部分で開口している。
　上記の構成によれば、各画素において、各ソース線が各ゲート線に沿って単一に引き出された後に第１副画素側に分岐した第１ソース電極と、第２副画素側に分岐した第２ソース電極とを備え、各ゲート線が各ソース線の分岐した部分、すなわち、第１ソース電極及び第２ソース電極の部分で開口しているので、液晶表示パネルの各画素において、薄膜トランジスタ基板側の第１薄膜トランジスタの第１ソース電極、又は第２薄膜トランジスタの第２ソース電極と、対向基板の共通電極との間が短絡した短絡欠陥が検出された場合には、短絡欠陥が検出された画素において、各ゲート線の開口した部分を介してレーザー光を照射することにより、短絡した第１ソース電極又は第２ソース電極を切断して、対応する第１薄膜トランジスタ又は第２薄膜トランジスタをその薄膜トランジスタが接続されたソース線から分離することになる。これにより、短絡欠陥が検出された画素において、共通電極に入力される信号がソース線に入力されなくなるので、薄膜トランジスタ基板に設けられた各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥が修正される。ここで、短絡欠陥を修正する際にレーザー光を照射する箇所（第１ソース電極又は第２ソース電極）は、各ソース線の各ゲート線と交差する方向に延びる部分から離間していると共に、ゲート線に重なっていないので、レーザー光の照射による各ソース線及び各ゲート線の損傷が抑制され、例えば、薄膜トランジスタがソース線及びゲート線の交差する部分の近傍に配置された場合よりも短絡欠陥が容易に修正される。したがって、薄膜トランジスタ基板の各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を可及的に容易に修正することが可能になる。
　上記各ゲート線は、上記各ソース線の単一に引き出された部分で開口していてもよい。
　上記の構成によれば、各ゲート線が各ソース線の単一に引き出された部分で開口しているので、各ゲート線と各ソース線との重なる面積が抑制され、各ゲート線と各ソース線との交差部分に形成される寄生容量が小さくなる。
　上記各第１薄膜トランジスタは、島状に設けられた第１半導体層を有し、上記第１ソース電極は、上記第１半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有し、上記各第２薄膜トランジスタは、島状に設けられた第２半導体層を有し、上記第２ソース電極は、上記第２半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有していてもよい。
　上記の構成によれば、第１ソース電極が第１半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有し、第２ソース電極が第２半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有しているので、短絡欠陥を修正する際には、各被切断部にレーザー光を照射することにより、短絡した第１ソース電極又は第２ソース電極が確実に切断される。
　上記各第１薄膜トランジスタ及び各第２薄膜トランジスタは、上記隣り合う一対のソース線の中間部分に設けられていてもよい。
　上記の構成によれば、各第１薄膜トランジスタ及び各第２薄膜トランジスタが隣り合う一対のソース線の中間部分に設けられているので、短絡欠陥を修正する際にレーザー光を照射する箇所（第１ソース電極又は第２ソース電極）が、各ソース線の各ゲート線と交差する方向に延びる部分から具体的に離間される。また、例えば、液晶分子の配向をピコメートルレベルで精密に制御する光配向技術を適用した液晶表示パネルでは、各副画素の中央を中心に＋字状の暗部が形成されるので、その暗部を利用して、各第１薄膜トランジスタ及び各第２薄膜トランジスタを始め、容量線、並びに容量線に重なるドレイン電極の延設部を配置することにより、補助容量の配置に起因する各画素の開口率の低下が抑制される。
　また、本発明に係る液晶表示パネルの製造方法は、各々、互いに隣り合うように配置された第１副画素及び第２副画素を有し、マトリクス状に設けられた複数の画素と、該各画素の第１副画素及び第２副画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のゲート線と、該各ゲート線と交差する方向の該各画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のソース線と、上記各画素の第１副画素毎にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各画素の第２副画素毎にそれぞれ設けられた複数の第２薄膜トランジスタとを備え、上記各画素において、上記各ソース線が上記各ゲート線に沿って単一に引き出された後に上記第１副画素側に分岐して上記各第１薄膜トランジスタの一部を構成する第１ソース電極と、上記第２副画素側に分岐して上記各第２薄膜トランジスタの一部を構成する第２ソース電極とを有し、上記各ゲート線が上記各ソース線の分岐した部分で開口した薄膜トランジスタ基板を作製する薄膜トランジスタ基板作製工程と、共通電極を有する対向基板を作製する対向基板作製工程と、上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板、及び上記対向基板作製工程で作製された対向基板を液晶層を介して貼り合わせることにより、貼合体を作製する貼合体作製工程と、上記貼合体作製工程で作製された貼合体の各画素において、上記第１ソース電極又は第２ソース電極と上記共通電極との間が短絡した短絡欠陥を検出する欠陥検出工程と、上記欠陥検出工程で短絡欠陥が検出された画素において、上記各ゲート線の開口した部分を介してレーザー光を照射することにより、上記短絡した第１ソース電極又は第２ソース電極を切断して、対応する上記第１薄膜トランジスタ又は第２薄膜トランジスタを該薄膜トランジスタが接続されたソース線から分離する欠陥修正工程とを備える。
　上記の方法によれば、薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板では、各画素において、各ソース線が各ゲート線に沿って単一に引き出された後に第１副画素側に分岐した第１ソース電極と、第２副画素側に分岐した第２ソース電極とを備え、各ゲート線が各ソース線の分岐した部分、すなわち、第１ソース電極及び第２ソース電極の部分で開口しているので、欠陥検出工程において、貼合体作製工程で作製された貼合体、すなわち、液晶表示パネルの各画素において、薄膜トランジスタ基板側の第１薄膜トランジスタの第１ソース電極、又は第２薄膜トランジスタの第２ソース電極と、対向基板の共通電極との間が短絡した短絡欠陥が検出された場合には、欠陥修正工程において、短絡欠陥が検出された画素において、各ゲート線の開口した部分を介してレーザー光を照射することにより、短絡した第１ソース電極又は第２ソース電極を切断して、対応する第１薄膜トランジスタ又は第２薄膜トランジスタをその薄膜トランジスタが接続されたソース線から分離することになる。これにより、短絡欠陥が検出された画素において、共通電極に入力される信号がソース線に入力されなくなるので、薄膜トランジスタ基板に設けられた各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥が修正される。ここで、欠陥修正工程において、短絡欠陥を修正する際にレーザー光を照射する箇所（第１ソース電極又は第２ソース電極）は、各ソース線の各ゲート線と交差する方向に延びる部分から離間していると共に、ゲート線に重なっていないので、レーザー光の照射による各ソース線及び各ゲート線の損傷が抑制され、例えば、薄膜トランジスタがソース線及びゲート線の交差する部分の近傍に配置された場合よりも短絡欠陥が容易に修正される。したがって、薄膜トランジスタ基板の各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を可及的に容易に修正することが可能になる。
　上記薄膜トランジスタ基板は、上記各画素において、上記各ゲート線が上記各第１薄膜トランジスタの一部を構成する第１ゲート電極と、該第１ゲート電極から離間して上記各第２薄膜トランジスタの一部を構成する第２ゲート電極とを有し、上記欠陥修正工程では、上記短絡した第１ソース電極又は第２ソース電極に対応する上記第１ゲート電極又は第２ゲート電極を該ゲート電極が接続されたゲート線から分離してもよい。
　上記の方法によれば、欠陥修正工程では、短絡した第１ソース電極又は第２ソース電極に対応する第１ゲート電極又は第２ゲート電極をそのゲート電極が接続されたゲート線から分離するので、短絡欠陥が発生した副画素の薄膜トランジスタと、それに対応するゲート線及びソース線との電気的な接続が解除されることにより、薄膜トランジスタの短絡欠陥に起因する不具合が低減される。
　本発明によれば、各画素において、各ソース線が各ゲート線に沿って単一に引き出された後に第１副画素側に分岐した第１ソース電極と、第２副画素側に分岐した第２ソース電極とを備えているので、薄膜トランジスタ基板の各薄膜トランジスタのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を可及的に容易に修正することができる。
図１は、実施形態１に係る液晶表示パネルを構成するＴＦＴ基板の平面図である。 図２は、図１中の領域Ａを拡大したＴＦＴ基板の平面図である。 図３は、図２中のIII－III線に沿ったＴＦＴ基板及びそれを備えた液晶表示パネルの断面図である。 図４は、ＴＦＴ基板におけるＴＦＴが形成された領域を拡大した平面図である。 図５は、ソース電極及び共通電極の間に短絡欠陥が発生した液晶表示パネルの断面図である。 図６は、ソース電極及びドレイン電極の間に短絡欠陥が発生した液晶表示パネルの断面図である。 図７は、実施形態１に係る液晶表示パネルの製造方法を示すＴＦＴ基板の平面図である。 図８は、実施形態２に係る液晶表示パネルの製造方法を示すＴＦＴ基板の平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図７は、本発明に係る液晶表示パネル及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態の液晶表示パネル５０を構成するＴＦＴ基板２０の平面図であり、図２は、図１中の領域Ａを拡大したＴＦＴ基板２０の平面図である。また、図３は、図２中のIII－III線に沿ったＴＦＴ基板２０及びそれを備えた液晶表示パネル５０の断面図である。さらに、図４は、ＴＦＴ基板２０における第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成された領域、すなわち、短絡欠陥を修正する際にレーザー光が照射される領域の近傍を拡大した平面図である。
　液晶表示パネル５０は、図３に示すように、互いに対向するように設けられたＴＦＴ基板２０及び対向基板３０と、ＴＦＴ基板２０及び対向基板３０の間に設けられた液晶層４０と、ＴＦＴ基板２０及び対向基板３０を互いに接着すると共に、ＴＦＴ基板２０及び対向基板３０の間に液晶層４０を封入するためのシール材（不図示）とを備えている。ここで、ＴＦＴ基板２０、対向基板３０及びそれらを備えた液晶表示パネル５０では、図１に示すように、各々、図中の縦方向に互いに隣り合うように配置された第１副画素Ｐａ及び第２副画素Ｐｂを有する複数の画素Ｐがマトリクス状に設けられている。
　ＴＦＴ基板２０は、図１～図３に示すように、透明基板１０ａと、各画素Ｐの第１副画素Ｐａ及び第２副画素Ｐｂの間に互いに平行に延びるように透明基板１０ａ上にそれぞれ設けられた複数のゲート線１１ａと、各ゲート線１１ａの延びる方向（図１中の横方向）の各画素Ｐの間に互いに平行に延びるように透明基板１０ａ上にそれぞれ設けられた複数の容量線１１ｂと、各ゲート線１１ａ及び各容量線１１ｂと直交する方向（図１中の縦方向）の各画素Ｐの間に互いに平行に延びるようにそれぞれ設けられた複数の第１ソース線１４ａと、各ゲート線１１ａ及び各容量線１１ｂと直交する方向の各画素Ｐの間に互いに平行に延びると共に、各第１ソース線１４ａと隣り合うようにそれぞれ設けられた複数の第２ソース線１４ｂと、各第１副画素Ｐａ毎にそれぞれ設けられた複数の第１ＴＦＴ５ａと、各第２副画素Ｐｂ毎にそれぞれ設けられた複数の第２ＴＦＴ５ｂと、各第１ＴＦＴ５ａ及び各第２ＴＦＴ５ｂを覆うように設けられた層間絶縁膜１５と、各第１副画素Ｐａにおいて層間絶縁膜１５上にそれぞれ設けられ、各第１ＴＦＴ５ａに接続された複数の第１画素電極１６ａと、各第２副画素Ｐｂにおいて層間絶縁膜１５上にそれぞれ設けられ、各第２ＴＦＴ５ｂに接続された複数の第２画素電極１６ｂと、各第１画素電極１６ａ及び各第２画素電極１６ｂを覆うように設けられた配向膜（不図示）とを備えている。
　容量線１１ｂは、図１に示すように、隣り合う一対のゲート１１ａの間で２列の格子状に設けられている。
　第１ＴＦＴ５ａは、図１～図３に示すように、透明基板１０ａ上にゲート線１１ａの一部として設けられた第１ゲート電極１１ａａと、第１ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に第１ゲート電極１１ａａに重なるように島状に設けられた第１半導体層１３ａと、第１半導体層１３ａ上に第１ゲート電極１１ａａに重なると共に、互いに離間及び対峙するように設けられた第１ソース電極１４ａｂａ及び第１ドレイン電極１４ｃａとを備えている。
　第１ソース電極１４ａｂａは、図１及び図２に示すように、第１ソース線１４ａ又は第２ソース線１４ｂからゲート線１１ａに沿って単一に引き出された後に、第１副画素Ｐａ側にＵ字状に分岐された部分である。ここで、第１ソース線１４ａ又は第２ソース線１４ｂからゲート線１１ａに沿って単一に引き出された部分は、図２に示すように、第１ソース線１４ａ又は第２ソース線１４ｂがゲート線１１ａに沿って延びる引き出し部１４ａｂになっている。
　第１ドレイン電極１４ｃａは、図１に示すように、各第１副画素Ｐａにおいて、その中央を中心に＋字状に延設され、その＋字状に延設された部分の中央で層間絶縁膜１５に形成されたコンタクトホール１５ａを介して第１画素電極１６ａに接続されていると共に、ゲート絶縁膜１２を介して容量線１１ｂに重なることにより、各第１副画素Ｐａの補助容量を構成している。
　第２ＴＦＴ５ｂは、図１～図３に示すように、透明基板１０ａ上にゲート線１１ａの一部として設けられた第２ゲート電極１１ａｂと、第２ゲート電極１１ａｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に第２ゲート電極１１ａｂに重なるように島状に設けられた第２半導体層１３ｂと、第２半導体層１３ｂ上に第２ゲート電極１１ａｂに重なると共に、互いに離間及び対峙するように設けられた第２ソース電極１４ａｂｂ及び第２ドレイン電極１４ｃｂとを備えている。
　第２ソース電極１４ａｂｂは、図１及び図２に示すように、第１ソース線１４ａ又は第２ソース線１４ｂからゲート線１１ａに沿って単一に引き出された後に、第２副画素Ｐａ側にＵ字状に分岐された部分である。ここで、第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂの間は、図２に示すように、引き出し部１４ａｂから第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂに分岐する分岐部１４ａｂｃとなっている。
　第２ドレイン電極１４ｃｂは、図１に示すように、各第２副画素Ｐｂにおいて、その中央を中心に＋字状に延設され、その＋字状に延設された部分の中央で層間絶縁膜１５に形成されたコンタクトホール１５ａを介して第２画素電極１６ｂに接続されていると共に、ゲート絶縁膜１２を介して容量線１１ｂに重なることにより、各第２副画素Ｐｂの補助容量を構成している。
　第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、図１に示すように、ゲート線１１ａと直交する方向（図中の縦方向）に沿って隣り合うもの同士が互いに異なるソース線（第１ソース線１４ａ及び第２ソース線１４ｂ）に接続されており、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂと第１ソース線１４ａ又は第２ソース線１４ｂとの接続構造が千鳥状に配置されている。すなわち、図１に示すように、図中の右下側の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、図中の中央に延びる第１ソース線１４ａに接続され、それらに図中の縦方向に沿って隣り合う図中の右上側の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、図中の右側に延びる第２ソース線１４ｂに接続され、図中の左下側の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、図中の中央に延びる第２ソース線１４ｂに接続され、それらに図中の縦方向に沿って隣り合う図中の左上側の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、図中の左側に延びる第１ソース線１４ａに接続されている。
　ゲート線１１ａは、図１及び図２に示すように、第１ソース線１４ａ及び第２ソース線１４ｂの分岐した部分（第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂの間の分岐部１４ａｂｃ）と、単一に引き出された部分（引き出し部１４ａｂ）とで開口している。ここで、第１ゲート電極１１ａａ及び第２ゲート電極１１ａｂは、図１及び図２に示すように、ゲート線１１ａの開口した領域を介して互いに離間している。
　第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂは、図２に示すように、第１半導体層１３ａ及び第２半導体層１３ｂにそれぞれ重ならないように、３μｍ以上に線状に形成された被切断部Ｃをそれぞれ有している。ここで、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの近傍の具体的な寸法を例示すると、図４に示すように、Ｄａが１０μｍ程度であり、Ｄｂが１５μｍ程度であり、Ｄｃが６μｍ程度であり、Ｄｄが７μｍ程度であり、Ｄｅが４μｍ程度であり、Ｄｆが７μｍ程度であり、Ｄｇが１０μｍ程度であり、Ｄｈが４．５μｍ程度である。なお、第１副画素Ｐａ及び第２副画素Ｐｂの各大きさは、縦３７５μｍ程度×横２５０μｍ程度である。
　対向基板３０は、図３に示すように、透明基板１０ｂと、透明基板１０ｂ上に枠状に且つその枠内に格子状に設けられたブラックマトリクス２１と、ブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス２１及び各着色層を覆うように設けられた共通電極２２と、共通電極２２上に柱状に設けられた複数のフォトスペーサ（不図示）と、共通電極及び各フォトスペーサを覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成され、負の誘電率異方性（Δε＜０）の液晶分子を含んでいる。
　上記構成の液晶表示パネル５０は、ＴＦＴ基板２０上の各第１画素電極１６ａ及び各第２画素電極１６ｂと対向基板３０上の共通電極２２との間に配置する液晶層４０に各画素Ｐ毎に所定の電圧を印加して、液晶層４０の配向状態を変えることにより、各画素Ｐ毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。ここで、液晶表示パネル５０では、各画素Ｐの第１副画素Ｐａ及び第２副画素Ｐｂを個別に駆動させることにより、各画素Ｐの第１副画素Ｐａ及び第２副画素Ｐｂにおける輝度を互いに異ならせるように制御されている。
　次に、本実施形態の液晶表示パネル５０を製造する方法について説明する。ここで、図５は、第１ソース電極１４ａｂａ及び共通電極２２の間に短絡欠陥Ｓａが発生した液晶表示パネル５０の断面図である。また、図６は、第１ソース電極１４ａｂａ及び第１ドレイン電極１４ｃａの間に短絡欠陥Ｓｂが発生した液晶表示パネル５０の断面図である。さらに、図７は、本実施形態の液晶表示パネル５０の製造方法を示すＴＦＴ基板２０の平面図である。なお、本実施形態の製造方法は、ＴＦＴ基板作製工程、対向基板作製工程、貼合体作製工程、欠陥検出工程及び欠陥修正工程を備える。
　＜ＴＦＴ基板作製工程＞
　まず、ガラス基板などの透明基板１０ａの基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２５ｎｍ程度）及び銅膜（厚さ４００ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、第１ゲート電極１１ａａ及び第２ゲート電極１１ａｂを有するゲート線１１ａ、並びに容量線１１ｂを形成する。
　続いて、ゲート線１１ａ及び容量線１１ｂが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ４００ｎｍ程度）などを成膜して、ゲート絶縁膜１２を形成する。
　さらに、ゲート絶縁膜１２が形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚さ２００ｎｍ程度）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚さ２０ｎｍ程度）を順に成膜した後に、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、第１ゲート電極１１ａａ及び第２ゲート電極１１ａｂの上方に島状の第１半導体層形成層（１３ａ）及び第２半導体層形成層（１３ｂ）をそれぞれ形成する。
　続いて、上記第１半導体層形成層（１３ａ）及び第２半導体層形成層（１３ｂ）が形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ３０ｎｍ程度）及び銅膜（厚さ４００ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂを有する第１ソース線１４ａ、第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂを有する第２ソース線１４ｂ、第１ドレイン電極１４ｃａ、並びに第２ドレイン電極１４ｃｂを形成する。
　そして、第１ソース電極１４ａｂａ及び第１ドレイン電極１４ｃａ、並びに第２ソース電極１４ａｂｂ及び第２ドレイン電極１４ｃｂをマスクとして、上記第１半導体層形成層（１３ａ）及び第２半導体層形成層（１３ｂ）のｎ＋アモルファスシリコン層をエッチングで除去することにより、第１半導体層１３ａ及びそれを備えた第１ＴＦＴ５ａ、並びに第２半導体層１３ｂ及びそれを備えた第２ＴＦＴ５ｂを形成する。
　さらに、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ程度）などを成膜し、無機絶縁膜を形成する。
　続いて、上記無機絶縁膜が形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂膜を塗布し、その塗布された感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、第１ドレイン電極１４ｃａ及び第２ドレイン電極１４ｃｂの上方にコンタクトホール１５ａの一部となる開口部を有する有機絶縁膜（厚さ２５００ｎｍ程度）を形成する。
　さらに、上記有機絶縁膜の開口部から露出する上記無機絶縁膜をエッチングで除去して、コンタクトホール１５ａを形成することにより、無機絶縁膜及び有機絶縁膜の積層膜からなる層間絶縁膜１５を形成する。
　そして、層間絶縁膜１５が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ１００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、第１画素電極１６ａ及び第２画素電極１６ｂを形成する。
　最後に、第１画素電極１６ａ及び第２画素電極１６ｂが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、配向膜材料膜を塗布し、その塗布された配向膜材料に対して、露光、現像及びベーキングを行うことにより、配向膜（厚さ１００ｎｍ程度）を形成する。ここで、配向膜材料膜は、例えば、一定時間のＵＶ（ultraviolet）光の照射により側鎖がＵＶ光の照射方向に傾くように構成された高分子有機化合物の薄膜により形成されている。
　以上のようにして、ＴＦＴ基板２０を作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの透明基板１０ｂの基板全体に、例えば、スピンコート法又はスリットコート法により、黒に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ブラックマトリクス２１（厚さ２μｍ程度）を形成する。
　続いて、ブラックマトリクス２１が形成された基板上に、例えば、スピンコート法又はスリットコート法により、赤、緑又は青に着色されたアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することによりパターニングして、選択した色の着色層（例えば、赤色層）を厚さ２μｍ程度に形成する。さらに、他の２色についても同様な工程を繰り返して、他の２色の着色層（例えば、緑色層及び青色層）を厚さ２μｍ程度に形成する。
　その後、上記各着色層が形成された基板上に、例えば、スパッタリング法により、ＩＴＯ膜（厚さ１００ｎｍ程度）を成膜して、共通電極２２を形成する。
　さらに、共通電極２２が形成された基板全体に、例えば、スピンコート法又はスリットコート法により、感光性のアクリル樹脂などからなる感光性樹脂膜を塗布した後に、その感光性樹脂膜に対して、露光、現像及びベーキングを行うことにより、フォトスペーサ（厚さ１μｍ程度）を形成する。
　最後に、上記フォトスペーサが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、配向膜材料膜を塗布し、その塗布された配向膜材料に対して、露光、現像及びベーキングを行うことにより、配向膜（厚さ１００ｎｍ程度）を形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜貼合体作製工程＞
　まず、例えば、上記対向基板作製工程で作製された対向基板３０の表面に、ＵＶ硬化及び熱硬化の併用型樹脂などからなるシール材を枠状に印刷した後に、そのシール材の内側に液晶材料を滴下する。
　続いて、上記液晶材料が滴下された対向基板３０と、上記ＴＦＴ基板作製工程で作製されたＴＦＴ基板２０とを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　さらに、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシール材を硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、液晶表示パネル５０（貼合体）を作製することができる。
　＜欠陥検出工程＞
　上記貼合体作製工程で作製された液晶表示パネル５０に対して、各ゲート線１１ａ、各容量線１１ｂ、各第１ソース線１４ａ、各第２ソース線１４ｂ及び共通電極２２に所定の検査信号を入力して、点灯検査を行うことにより、例えば、図５に示すように、膜残りなどの導電性を有する異物Ｆを介して、第１ソース電極１４ａｂａと共通電極２２との間が短絡した短絡欠陥Ｓａを検出する。ここで、短絡欠陥Ｓａは、例えば、図６に示すように、第１ソース電極１４ａｂａ及び第１ドレイン電極１４ｃａの間で発生した短絡欠陥Ｓｂを引き起こした異物Ｆが、液晶表示パネルを運搬する際の振動やパネル表面に対する加圧などに起因して移動することにより、発生するものと考えられる。
　＜欠陥修正工程＞
　上記欠陥検出工程で短絡欠陥Ｓａが検出された場合には、図７に示すように、短絡欠陥Ｓａが検出された第１副画素Ｐにおいて、第１ソース電極１４ａｂａのＲａ部にレーザー光Ｌを照射することにより、第１ソース電極１４ａｂａを被切断部Ｃで切断することにより、第１ソース線１４ａから第１ＴＦＴ５ａを分離する。ここで、レーザー光Ｌは、例えば、ＹＡＧ（Yttrium Aluminium Garnet）レーザーなどを用いて、１μｍ×５μｍ程度のスポットサイズで出力されたものである。その後、第１ＴＦＴ５ａが分離された第１副画素Ｐにおいて、レーザー光の照射により、容量線１１ｂと第１ドレイン電極１４ｃａとを接続することにより、当該第１副画素Ｐａを黒点化する。
　以上のようにして、本実施形態の短絡欠陥Ｓａが修正された液晶表示パネル５０を製造することができる。
　以上説明したように、本実施形態の液晶表示パネル５０及びその製造方法によれば、ＴＦＴ基板作製工程で作製されたＴＦＴ基板２０では、各画素Ｐにおいて、各第１ソース線１４ａ又は各第２ソース線１４ｂが各ゲート線１１ａに沿って単一に引き出された後に第１副画素Ｐａ側に分岐した第１ソース電極１４ａｂａと、第２副画素Ｐｂ側に分岐した第２ソース電極１４ａｂｂとを備え、各ゲート線１１ａが各第１ソース線１４ａ又は各第２ソース線１４ｂの分岐した部分、すなわち、第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂの部分で開口しているので、欠陥検出工程において、貼合体作製工程で作製された貼合体、すなわち、液晶表示パネル５０の各画素Ｐにおいて、ＴＦＴ基板２０側の第１ＴＦＴ５ａの第１ソース電極１４ａｂａ、又は第２ＴＦＴ５ｂの第２ソース電極１４ａｂｂと、対向基板２０の共通電極２２との間が短絡した短絡欠陥Ｓａが検出された場合には、欠陥修正工程において、短絡欠陥Ｓａが検出された画素Ｐにおいて、各ゲート線１１ａの開口した部分を介してレーザー光Ｌを照射することにより、短絡した第１ソース電極１４ａｂａ又は第２ソース電極１４ａｂｂを切断して、対応する第１ＴＦＴ５ａ又は第２ＴＦＴ５ｂをそのＴＦＴが接続された第１ソース線１４ａ又は第２ソース線１４ｂから分離することになる。これにより、短絡欠陥Ｓａが検出された画素Ｐにおいて、共通電極２２に入力される信号が第１ソース線１４ａ又は第２ソース線１４ｂに入力されなくなるので、ＴＦＴ基板２０に設けられた各ＴＦＴ（第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂ）のソース電極（第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂ）と、対向基板３０の共通電極２２との間に発生した短絡欠陥Ｓａを修正することができる。ここで、欠陥修正工程において、短絡欠陥Ｓａを修正する際にレーザー光Ｌを照射する箇所（第１ソース電極１４ａｂａ又は第２ソース電極１４ａｂｂ）は、各第１ソース線１４ａ又は各第２ソース線１４ｂの各ゲート線１１ａと直交する方向に延びる部分から離間していると共に、ゲート線１１ａに重なっていないので、レーザー光Ｌの照射による各第１ソース線１４ａ又は各第２ソース線１４ｂ及び各ゲート線１１ａの損傷を抑制することができ、例えば、ＴＦＴがソース線及びゲート線の交差する部分の近傍に配置された場合よりも短絡欠陥を容易に修正することができる。したがって、ＴＦＴ基板２０に設けられた各ＴＦＴ（第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂ）のソース電極（第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂ）と、対向基板３０の共通電極２２との間に発生した短絡欠陥Ｓａを可及的に容易に修正することができる。
　また、本実施形態の液晶表示パネル５０によれば、各ゲート線１１ａが各第１ソース線１４ａ又は各第２ソース線１４ｂの単一に引き出された部分で開口しているので、各ゲート線１１ａと各第１ソース線１４ａ及び各第２ソース線１４ｂとの重なる面積を抑制することができ、各ゲート線１１ａと各第１ソース線１４ａ及び各第２ソース線１４ｂとの交差部分に形成される寄生容量を小さくすることができる。
　また、本実施形態の液晶表示パネル５０によれば、第１ソース電極１４ａｂａが第１半導体層１３ａに重ならないように３μｍ以上の線状に形成された被切断部Ｃを有し、第２ソース電極１４ａｂｂが第２半導体層１３ｂに重ならないように３μｍ以上の線状に形成された被切断部Ｃを有しているので、短絡欠陥Ｓａを修正する際には、各被切断部Ｃにレーザー光Ｌを照射することにより、短絡した第１ソース電極１４ａｂａ又は第２ソース電極１４ａｂｂを確実に切断することができる。
　また、本実施形態の液晶表示パネル５０によれば、各第１ＴＦＴ５ａ及び各第２ＴＦＴ５ｂが画素Ｐを介して隣り合う第１ソース線１４ａ及び第２ソース線１４ｂの中間部分に設けられているので、短絡欠陥Ｓａを修正する際にレーザー光Ｌを照射する箇所（第１ソース電極１４ａｂａ又は第２ソース電極１４ａｂｂ）を、各第１ソース線１４ａ又は各第２ソース線１４ｂの各ゲート線１１ａと交差する方向に延びる部分から具体的に離間させることができる。また、液晶分子の配向をピコメートルレベルで精密に制御する光配向技術を適用した液晶表示パネル５０では、各第１副画素Ｐａ及び各第２副画素Ｐｂの中央を中心に＋字状の暗部が形成されるので、その暗部を利用して、各第１ＴＦＴ５ａ及び各第２ＴＦＴ５ｂを始め、容量線１１ｂ、並びに容量線１１ｂに重なる第１ドレイン電極１４ｃａ及び第２ドレイン電極１４ｃｂの各延設部を配置することにより、補助容量の配置に起因する各画素Ｐの開口率の低下を抑制することができる。
　また、本実施形態の液晶表示パネル５０によれば、短絡欠陥Ｓａが修正された画素Ｐでは、第１副画素Ｐａが黒点化するものの、第２副画素Ｐｂが正常に駆動するので、画素Ｐ全体が黒点化する場合よりも表示品位を向上させることができる。
　《発明の実施形態２》
　図８は、本実施形態の液晶表示パネル５０の製造方法を示すＴＦＴ基板２０ａの平面図である。なお、以下の実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、短絡欠陥Ｓａが検出された画素Ｐに対して、切断用のレーザー光Ｌを１箇所に照射する液晶表示パネル５０の製造方法を例示したが、本実施形態では、短絡欠陥Ｓａが検出された画素Ｐに対して、切断用のレーザー光Ｌを３箇所に照射する液晶表示パネル５０の製造方法を例示する。
　具体的には、欠陥修正工程において、欠陥検出工程で短絡欠陥Ｓａが検出された場合には、図８に示すように、短絡欠陥Ｓａが検出された第１副画素Ｐにおいて、第１ソース電極１４ａｂａのＲａ部、並びにゲート線１１ａのＲｂ部及びＲｃ部にレーザー光Ｌをそれぞれ照射することにより、第１ソース電極１４ａｂａを被切断部Ｃで切断すると共に、ゲート線１１ａを第１ゲート電極１１ａａの前側及び後側で切断することにより、第１ソース線１４ａ及びゲート線１１ａから第１ＴＦＴ５ａを分離する。その後、第１ＴＦＴ５ａが分離された第１副画素Ｐにおいて、レーザー光の照射により、容量線１１ｂと第１ドレイン電極１４ｃａとを接続することにより、当該第１副画素Ｐａを黒点化する。これにより、本実施形態の短絡欠陥Ｓａが修正された液晶表示パネル５０を製造することができる。
　以上説明したように、本実施形態の液晶表示パネル５０及びその製造方法によれば、上記実施形態１と同様に、ＴＦＴ基板作製工程で作製されたＴＦＴ基板２０では、各画素Ｐにおいて、各第１ソース線１４ａ又は各第２ソース線１４ｂが各ゲート線１１ａに沿って単一に引き出された後に第１副画素Ｐａ側に分岐した第１ソース電極１４ａｂａと、第２副画素Ｐｂ側に分岐した第２ソース電極１４ａｂｂとを備え、各ゲート線１１ａが各第１ソース線１４ａ又は各第２ソース線１４ｂの分岐した部分、すなわち、第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂの部分で開口しているので、ＴＦＴ基板２０に設けられた各ＴＦＴ（第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂ）のソース電極（第１ソース電極１４ａｂａ及び第２ソース電極１４ａｂｂ）と、対向基板３０の共通電極２２との間に発生した短絡欠陥Ｓａを可及的に容易に修正することができる。
　また、本実施形態の液晶表示パネル５０の製造方法によれば、欠陥修正工程では、短絡した第１ソース電極１４ａｂａに対応する第１ゲート電極１１ａａをその第１ゲート電極１１ａａが接続されたゲート線１１ａから分離するので、短絡欠陥Ｓａが発生した第１副画素Ｐａの第１ＴＦＴ５ａと、それに対応するゲート線１１ａ及び第１ソース線１４ａとの電気的な接続が解除されることにより、第１ＴＦＴ５ａの短絡欠陥Ｓａに起因する不具合を低減することができる。
　なお、上記各実施形態では、ＴＦＴを備えた液晶表示パネルを例示したが、本発明は、ＴＦＴ以外の３端子のスイッチング素子を備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、点灯検査後に短絡欠陥を修正する製造方法を例示したが、本発明は、ＴＦＴ基板作製工程で作製されたＴＦＴ基板に対して、電荷検出法などを用いたアレイ検査を行い、ＴＦＴのソース電極及びドレイン電極の間で発生した短絡欠陥を検出した後に、その短絡欠陥を修正することにより、パネル化した後に懸念される各ＴＦＴのソース電極と、対向基板の共通電極との間における短絡欠陥の発生を抑制する製造方法にも適用することができる。
　また、上記各実施形態では、ボトムゲート構造のＴＦＴを備えた液晶表示パネルを例示したが、本発明は、トップゲート構造のＴＦＴを備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、各画素の間に第１ソース線及び第２ソース線の２本のソース線が設けられたＴＦＴ基板を備えた液晶表示パネルを例示したが、本発明は、各画素の間に１本のソース線が設けられたＴＦＴ基板を備えた液晶表示パネルにも適用することができる。
　また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を備えた液晶表示パネルを例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板を備えた液晶表示パネルにも適用することができる。
　以上説明したように、本発明は、ＴＦＴ基板の各ＴＦＴのソース電極と、対向基板の共通電極との間に発生した短絡欠陥を容易に修正することができるので、液晶表示パネルを備えた液晶テレビなどについて有用である。
Ｃ　　　　　　被切断部
Ｌ　　　　　　レーザー光
Ｐ　　　　　　画素
Ｐａ　　　　　第１副画素
Ｐｂ　　　　　第２副画素
Ｓａ　　　　　短絡欠陥
５ａ　　　　　第１ＴＦＴ
５ｂ　　　　　第２ＴＦＴ
１１ａ　　　　ゲート線
１１ａａ　　　第１ゲート電極
１１ａｂ　　　第２ゲート電極
１３ａ　　　　第１半導体層
１３ｂ　　　　第２半導体層
１４ａ　　　　第１ソース線
１４ａｂ　　　引き出し部
１４ｂ　　　　第２ソース線
１４ａｂａ　　第１ソース電極
１４ａｂｂ　　第２ソース電極
１４ａｂｃ　　分岐部
２０　　　　　ＴＦＴ基板
２２　　　　　共通電極
３０　　　　　対向基板
４０　　　　　液晶層
５０　　　　　液晶表示パネル（貼合体）

Claims (7)

  1. 　互いに隣り合う第１副画素及び第２副画素を有する画素と、該第１副画素及び第２副画素の間に配置されたゲート線と、該ゲート線と交差する方向の上記画素の縁に沿って配置されたソース線と、上記第１副画素に設けられた第１薄膜トランジスタと、該第１薄膜トランジスタに設けられた第１ソース電極と、上記第２副画素に設けられた第２薄膜トランジスタと、該第２薄膜トランジスタに設けられた第２ソース電極とを備えた薄膜トランジスタ基板と、
    　上記薄膜トランジスタ基板に対向して設けられ、共通電極を有する対向基板と、
    　上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備え、
    　上記ソース線は、上記ゲート線に沿って延びる引き出し部、及び該引き出し部から上記第１ソース電極と上記第２ソース電極とに分岐する分岐部を有し、
    　上記ゲート線は、上記分岐部で開口している、液晶表示パネル。
  2. 　各々、互いに隣り合うように配置された第１副画素及び第２副画素を有し、マトリクス状に設けられた複数の画素と、該各画素の第１副画素及び第２副画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のゲート線と、該各ゲート線と交差する方向の該各画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のソース線と、上記各画素の第１副画素毎にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各画素の第２副画素毎にそれぞれ設けられた複数の第２薄膜トランジスタとを備えた薄膜トランジスタ基板と、
    　上記薄膜トランジスタ基板に対向するように設けられ、共通電極を有する対向基板と、
    　上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備え、
    　上記薄膜トランジスタ基板は、上記各画素において、上記各ソース線が上記各ゲート線に沿って単一に引き出された後に上記第１副画素側に分岐して上記各第１薄膜トランジスタの一部を構成する第１ソース電極と、上記第２副画素側に分岐して上記各第２薄膜トランジスタの一部を構成する第２ソース電極とを有し、
    　上記各ゲート線は、上記各ソース線の分岐した部分で開口している、液晶表示パネル。
  3. 　上記各ゲート線は、上記各ソース線の単一に引き出された部分で開口している、請求項２に記載の液晶表示パネル。
  4. 　上記各第１薄膜トランジスタは、島状に設けられた第１半導体層を有し、
    　上記第１ソース電極は、上記第１半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有し、
    　上記各第２薄膜トランジスタは、島状に設けられた第２半導体層を有し、
    　上記第２ソース電極は、上記第２半導体層に重ならないように３μｍ以上の線状に形成された被切断部を有している、請求項２又は３に記載の液晶表示パネル。
  5. 　上記各第１薄膜トランジスタ及び各第２薄膜トランジスタは、上記隣り合う一対のソース線の中間部分に設けられている、請求項２乃至４の何れか１つに記載の液晶表示パネル。
  6. 　各々、互いに隣り合うように配置された第１副画素及び第２副画素を有し、マトリクス状に設けられた複数の画素と、該各画素の第１副画素及び第２副画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のゲート線と、該各ゲート線と交差する方向の該各画素の間に、互いに平行に延びるようにそれぞれ設けられた複数のソース線と、上記各画素の第１副画素毎にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各画素の第２副画素毎にそれぞれ設けられた複数の第２薄膜トランジスタとを備え、上記各画素において、上記各ソース線が上記各ゲート線に沿って単一に引き出された後に上記第１副画素側に分岐して上記各第１薄膜トランジスタの一部を構成する第１ソース電極と、上記第２副画素側に分岐して上記各第２薄膜トランジスタの一部を構成する第２ソース電極とを有し、上記各ゲート線が上記各ソース線の分岐した部分で開口した薄膜トランジスタ基板を作製する薄膜トランジスタ基板作製工程と、
    　共通電極を有する対向基板を作製する対向基板作製工程と、
    　上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板、及び上記対向基板作製工程で作製された対向基板を液晶層を介して貼り合わせることにより、貼合体を作製する貼合体作製工程と、
    　上記貼合体作製工程で作製された貼合体の各画素において、上記第１ソース電極又は第２ソース電極と上記共通電極との間が短絡した短絡欠陥を検出する欠陥検出工程と、
    　上記欠陥検出工程で短絡欠陥が検出された画素において、上記各ゲート線の開口した部分を介してレーザー光を照射することにより、上記短絡した第１ソース電極又は第２ソース電極を切断して、対応する上記第１薄膜トランジスタ又は第２薄膜トランジスタを該薄膜トランジスタが接続されたソース線から分離する欠陥修正工程とを備える、液晶表示パネルの製造方法。
  7. 　上記薄膜トランジスタ基板は、上記各画素において、上記各ゲート線が上記各第１薄膜トランジスタの一部を構成する第１ゲート電極と、該第１ゲート電極から離間して上記各第２薄膜トランジスタの一部を構成する第２ゲート電極とを有し、
    　上記欠陥修正工程では、上記短絡した第１ソース電極又は第２ソース電極に対応する上記第１ゲート電極又は第２ゲート電極を該ゲート電極が接続されたゲート線から分離する、請求項６に記載の液晶表示パネルの製造方法。
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