WO2013174138A1 - 一种基于石墨烯的双栅mosfet的制备方法 - Google Patents

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gate
layer
catalytic metal
preparing
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陈静
余涛
罗杰馨
伍青青
柴展
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中国科学院上海微系统与信息技术研究所
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Definitions

  • the invention relates to a method for preparing a double gate MOSFET, in particular to a graphene-based double gate
  • MOSFET The preparation method of MOSFET belongs to the field of microelectronics and solid electronics. Background technique
  • the premise of using graphene for a transistor is to transfer a graphene prepared on a catalytic metal and then place it on a suitable substrate to fabricate a transistor.
  • the high quality of the transfer of graphene from the metal substrate to a suitable substrate after growth is a prerequisite for its application in the field of transistors.
  • the process diagram of the prior art transfer method is as shown in FIG. 1 to FIG.
  • a Si0 2 layer 2 is grown on a Si substrate 1, and then a layer of catalytic metal 3 is prepared on the Si0 2 layer 2;
  • the surface of the catalytic metal 3 is spin-coated with a uniform thickness of the polymer 4; the sample is subjected to a high temperature annealing process, and the graphene 40 is formed at the interface between the high polymer 4 and the catalytic metal 3, and the excess polymer 4 is volatilized;
  • the upper region is re-spin coated with a high polymer 4; an external force is applied to stack the catalytic metal 3/graphene 40/polymer 4
  • the structure is torn off from the Si0 2 layer 2; the metal 3 is etched by ferric chloride, the graphene 40/polymer 4 stack structure is placed in acetone, the polymer 4 is dissolved; and the desired substrate is suspended.
  • the graphene 40 is picked up, washed with wine ethanol and deionized
  • the present invention provides a method for preparing a graphene-based dual-gate MOSFET, which overcomes the complicated process flow in the prior art, and destroys and pollutes the graphene structure caused by transferring the substrate when preparing graphene, and causes The disadvantage of catalyzing metal waste. Summary of the invention
  • an object of the present invention is to provide a method for fabricating a graphene-based dual-gate MOSFET for solving the complicated process flow in the process of preparing a graphene-based dual-gate MOSFET in the prior art.
  • the present invention provides a method for fabricating a graphene-based dual gate MOSFET, the method comprising at least the following steps:
  • the thickness of the grown SiO 2 layer is 5 to 15 nm.
  • the polymer spin-coated on the SiO 2 layer is polymethyl methacrylate, polydimethyl siloxane, or phenolic resin.
  • a catalytic metal material for preparing a catalytic metal layer on the high polymer is Cu, Ni, Co, Ir, Ru, or Pt, and the thickness of the catalytic metal is 200 nm. ⁇ 300nm.
  • the high temperature annealing treatment is to heat the substrate to 950 ⁇ 1000 ° C, keep the temperature constant for 30 min, and then rapidly cool it to room temperature.
  • the predetermined pressure is 1.2E-2 Pa
  • the mixed shielding gas containing 3 ⁇ 4 and Ar is introduced, and the flow ratio of the 3 ⁇ 4 and Ar is 10sccm: 200sccm.
  • the graphene formed is 1-3 layers.
  • the chemical etching process is: in the step 5), the catalytic metal is etched by using a 5 to 8 mol/L FeCl 3 dosing solution, and then repeatedly rinsed with deionized water.
  • the catalytic metal layer is opened.
  • the high-k gate dielectric film deposited on the graphene of the window region has a thickness of 3 nm to 8 nm, and the material of the high-k gate dielectric film is HfSiO, HfSiON, HfTaO, HfTaON, HfA10N, HfLaON, HfTiON, or HfZrON.
  • the material of the back gate or the front gate is Pt, Cu, Au, TiN, Al, W, or TaN.
  • a method for fabricating a graphene-based double gate MOSFET of the present invention has the following beneficial effects:
  • the invention provides a method for preparing a graphene-based double-gate MOSFET.
  • the method has simple process flow, and the prepared graphene is directly attached to a desired substrate without transferring, thereby effectively avoiding graphene caused by transfer. Structural damage and pollution.
  • the catalytic metal of the top layer is not wasted, and the catalytic metal can be reused twice to prepare the source and the drain of the transistor, which can reduce the fabrication cost of the transistor and is suitable for mass production based on graphene MOSFET transistors;
  • the double-gate MOSFET prepared by the method has the front gate and the back gate simultaneously modulating the electrical properties of the graphene material, so that the prepared double-gate MOSFET device based on the graphene channel material and the high-k gate dielectric has more excellent opening. Break performance, higher carrier mobility and smaller gate leakage current. Since the introduced SiO 2 is thinner, a smaller back gate can be used for modulation, successfully reducing the required substrate bias to a typical 3V or less in a CMOS process.
  • Figures la to lf are schematic views showing the process flow for preparing graphene in the prior art.
  • FIGS. 2a to 2g are schematic views showing the process flow of a method for preparing a graphene-based double-gate MOSFET according to the present invention.
  • Component label description
  • the present invention provides a method of fabricating a graphene-based dual gate MOSFET comprising the following steps:
  • Step 1 As shown in FIG. 2a, a single crystal silicon substrate 1 is provided, and a high quality SiO 2 layer 2 is grown on the single crystal silicon substrate 1, and the SiO 2 layer 2 has a thickness of 5 nm to 15 nm. In the present embodiment, it is preferably 10 nm.
  • the polymer 4 is directly spin-coated directly on the Si substrate 1, an unstable 31 (an interface is formed in the subsequent annealing, thereby introducing more Multiple interface states, resulting in device performance degradation.
  • Step 2 As shown in FIG. 2b, a layer of high polymer 4 is spin-coated on the SiO 2 layer 2 as a carbon source for preparing graphene 40, and the selected polymer 4 is PMMA (polymethyl methacrylate). , one of PDMS (polydimethylsiloxane), or a phenolic resin, but is not limited to these high polymers 4, and the high polymer 4 material capable of providing a carbon source for graphene in the present invention can be used as The material of the high polymer 4 in this embodiment is preferably PMMA in this embodiment.
  • Step 3 As shown in FIG. 2c, a catalytic metal layer 3 having a thickness of 200 nm to 300 nm is prepared on the high polymer 4 by electron beam evaporation or sputtering.
  • the thickness of the catalytic metal layer 3 is preferably in this embodiment. It is 250 nm, and the thickness can be adjusted as needed; the material of the catalytic metal layer 3 is selected from, but not limited to, one of Cu, Ni, Co, Ir, Ru, or Pt, etc., and Ni is preferable in this embodiment.
  • Step 4 The sample is placed in a heatable tube furnace, and then the air in the tube furnace is withdrawn by a vacuum pump until the vacuum degree of the tube furnace reaches a predetermined pressure, for example, 1.2E-2 Pa. .
  • a predetermined pressure for example, 1.2E-2 Pa.
  • H 2 and Ar mixed gas is introduced into the tube furnace for protection.
  • An atmosphere but the present invention is not limited to the two gases, and other inert gases and combinations thereof may be used as a protective atmosphere, and when the degree of vacuum in the vacuum tube is reduced to a certain extent, the protective atmosphere is
  • the substrate is subjected to a high temperature annealing treatment; the flow rates of the introduced 3 ⁇ 4 and Ar are 10 sccm and 200 sccm, respectively, and the high temperature annealing temperature is 950 ° C to 1000 ° C, preferably 950 ° C in this embodiment, and the temperature is continued for 30 min.
  • the carbon source in the high polymer 4 is diffused inside the catalytic metal layer 3 by applying a high temperature to the sample, and then rapidly cooled to room temperature.
  • the graphene 40 formed in this embodiment is 1 to 3 layers. As shown in Figure 2d.
  • Step 5 As shown in FIG. 2e, a window opening region 5 is formed on the catalytic metal layer 3 by photolithography and chemical etching, and a source electrode 30 and a drain electrode 31 are formed.
  • the specific process is as follows: First, in the catalytic metal A layer of photoresist with good adhesion, proper thickness and uniformity is spin-coated on the layer 3, and the pattern on the mask is transferred to the photoresist by pre-baking, exposing, developing, and hardening the photoresist through the mask. On the catalytic metal layer 3, the catalytic metal layer 3 of the mask window region is removed by selective chemical etching to form the window opening region 5, and the graphene 40 underneath is exposed, and the selected chemical etching solution is 5-8 mol. /L Fecl 3 solution, after etching, rinse repeatedly with deionized water, and finally remove the photoresist.
  • Step 6 As shown in FIG. 2f, a 3-8 nm high-k gate dielectric film 6 is deposited on the graphene 40 of the catalytic metal window region 5 by ALD (Atomic Layer Deposition) technique, which is preferred in this embodiment.
  • the material of the high-k gate dielectric film 6 is one of various germanium-based materials, such as HfSiO, HfSiON, HfTaO, HfTaON, HfA10N, HfLaON, HfTiON, or HfZrON, etc., but is not limited to the embodiment. These materials are preferably HfSiO materials in this embodiment.
  • the front gate 7 is then formed on the high-k gate dielectric film 6 by using a mask.
  • the material used for the front gate 7 is temporarily selected as Pt.
  • the present invention is not limited thereto.
  • the material used for the front gate 7 may be one of W, Al, Cu, Au, TiN, or TaN, which is described here.
  • the material used for the back gate 8 is temporarily selected as Al.
  • the present invention is not limited thereto.
  • the material of the back gate 8 may be one of W, Pt, Cu, Au, TiN, or TaN, which is described here.
  • the graphene-based double-gate MOSFET of the present invention has been prepared. It can be seen from the above that the preparation method provided by the invention solves the complicated process flow and the preparation of stone in the process of preparing the graphene-based double-gate MOSFET in the prior art.
  • the present invention provides a method for preparing a graphene-based double-gate MOSFET, which has a simple process flow, and the prepared graphene is directly attached to a desired substrate without transferring, thereby effectively avoiding the transfer.
  • the resulting graphene structure is destroyed and contaminated.
  • the catalytic metal of the top layer is not wasted, and the catalytic metal can be reused twice to prepare the source and the drain of the transistor, which can reduce the fabrication cost of the transistor and is suitable for mass production based on graphene MOSFET transistors;
  • the double-gate MOSFET prepared by the method has the front gate and the back gate simultaneously modulating the electrical properties of the graphene material, so that the prepared double-gate MOSFET device based on the graphene channel material and the high-k gate dielectric has more excellent opening. Break performance, higher carrier mobility and smaller gate leakage current. Since the introduced 310 2 is thinner, a smaller back gate can be used to modulate, successfully reducing the required substrate bias to a typical 3V or less in a CMOS process. Therefore, the present invention effectively overcomes various shortcomings in the prior art and has high industrial utilization value.

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Abstract

本发明提供一种基于石墨烯的双栅MOSFET的制备方法，属于微电子与固体电子领域，该方法包括：在单晶硅衬底上生长一层高质量的SiO2，然后在该SiO2层上旋涂一层高聚物作为制备石墨烯的碳源；再在高聚物上淀积一层催化金属，通过高温退火，在所述SiO2层和催化金属层的交界面处形成有石墨烯；利用光刻技术及刻蚀工艺，在所述催化金属层上开窗并形成晶体管的源极和漏极；利用原子沉积系统在开窗区沉积一层高K薄膜，然后在该高K薄膜上方制备前金属栅，最后在Si衬底的背面制备金属背栅极，最终形成基于石墨烯沟道材料和高K栅介质的双栅MOSFET器件。

Description

一种基于石墨烯的双栅 MOSFET的制备方法
技术领域
本发明涉及一种双栅 MOSFET的制备方法， 特别是涉及一种基于石墨烯的双栅
MOSFET的制备方法， 属于微电子与固体电子领域。 背景技术
随着技术的不断进步， 对于计算机运行速度的要求也不断提高， 目前的硅基集成电路的 发展受到了本身材料的限制， 在室温下硅基晶体管的截止频率达 4-5GHZ后就很难在继续提 高。 石墨烯材料 （2 X 105 cm2/V-s ) 拥有比硅材料 （1.6 X 103 cm2/V-s ) 更高的载流子迁移 率， 同时石墨烯正是晶体管中导电通道最理想的材料。 由于电子在石墨烯中的运行速度能够 达到光速的 1/300， 要比在其它介质中的运行速度高很多， 电子可不被散射而进行传输， 用 其制备的晶体管尺寸更小、 速度更快、 产热更少、 能耗更低。
目前将石墨烯用于晶体管的前提是： 要把在催化金属上制备的石墨烯转移下来后， 放在 合适衬底上才能制作晶体管。 但是对于在金属基体上生长的石墨烯， 生长后能否高质量地将 石墨烯从金属基体转移到合适的衬底上是实现其在晶体管领域中应用的前提。 但现有转移方 法的工艺图如图 la至图 If所示， 在一 Si衬底 1上生长一层 Si02层 2， 然后在所述 Si02层 2上制备一层催化金属 3; 在所述催化金属 3表面旋涂一层厚度均匀的高聚物 4; 将样品进 行高温退火工艺， 在所述高聚物 4 与催化金属 3 界面形成石墨烯 40， 多余高聚物 4 挥发 掉； 转移过程中为保护所述石墨烯 40 的结构不被破坏， 不受污染， 其上方区域重新旋涂一 层高聚物 4; 施加外力， 将催化金属 3/石墨烯 40/高聚物 4堆垛结构从 Si02层 2上撕下； 采 用氯化铁腐蚀催化金属 3， 将石墨烯 40/高聚物 4堆垛结构放入丙酮中， 溶解高聚物 4; 用所 需的衬底将悬浮的所述石墨烯 40 捞起， 再用酒乙醇和去离子水清洗， 通过以上步骤将所述 石墨烯转移到所需要的新衬底 9上， 然后再制备晶体管。
在上述现有工艺中， 在转移的过程中还会造成石墨烯结构的破坏和污染， 尤其不适合化 学稳定性强的贵金属上石墨烯的转移， 使用这样的石墨烯制作的晶体管， 很难与常规的硅基 晶体管相比， 其优越性将荡然无存。
鉴于此， 本发明提出的一种基于石墨烯的双栅 MOSFET 的制备方法， 用以克服现有技 术中工艺流程复杂、 制备石墨烯时转移衬底所造成的石墨烯结构破坏和污染、 以及造成催化 金属浪费的缺点。 发明内容
鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种基于石墨烯的双栅 MOSFET的制备方法， 用于解决现有技术中在制备基于石墨烯的双栅 MOSFET过程中工艺 流程复杂、 制备石墨烯时由于转移衬底所造成的石墨烯结构破坏和污染、 以及造成催化金属 浪费的缺点的问题。
为实现上述目的及其他相关目的， 本发明提供一种基于石墨烯的双栅 MOSFET 的制备 方法， 所述制备方法至少包括以下步骤：
1 ) 提供一单晶硅衬底， 在所述单晶硅衬底上生长一层 Si02层；
2) 在所述 Si02层上旋涂一层高聚物作为制备石墨烯的碳源；
3) 采用电子束蒸发或者溅射工艺在所述高聚物上制备一层催化金属层；
4) 将样品放置于管式炉中， 将所述管式炉抽真空至预定压强， 然后向所述管式炉中通 入预定比例的混合气体作为保护气氛， 在所述保护气氛下对该样品进行高温退火处理， 以在 所述催化金属层与高聚物界面处形成石墨烯；
5) 利用光刻及化学腐蚀工艺在所述催化金属层上开窗， 并形成源、 漏电极；
6) 利用原子层沉积技术在所述催化金属层开窗区域的石墨烯上沉积一层高 K栅介质薄 膜， 并利用掩膜板在所述高 K栅介质薄膜上制备前栅极；
7) 利用 HF将高温退火处理时在所述单晶硅衬底背面形成的 Si02腐蚀掉， 然后制备背 栅极。
可选地， 于所述步骤 1 ) 中， 生长的 Si02层的厚度为 5〜15nm。
可选地， 于所述步骤 2) 中， 在所述 Si02层上旋涂的高聚物为聚甲基丙烯酸甲酯、 聚二 甲基硅氧烷、 或酚醛树脂。
可选地， 于所述步骤 3 ) 中， 在所述高聚物上制备一层催化金属层的催化金属材质为 Cu、 Ni、 Co、 Ir、 Ru、 或 Pt， 所述催化金属的厚度 200nm〜300nm。
可选地， 于所述步骤 4) 中， 所述高温退火处理为对所述衬底进行加热至 950~1000°C， 保持恒温 30min， 然后将其迅速冷却至室温。 可选地， 于所述步骤 4) 中， 当所述预定压强 为 1.2E-2 Pa 时， 通入包含 ¾和 Ar 的所述混合保护气体， 且所述 ¾和 Ar 的流量比为 lOsccm: 200sccm。
可选地， 于所述步骤 4) 中， 形成的所述石墨烯为 1~3层。
可选地， 所述化学腐蚀工艺为： 于所述步骤 5) 中， 采用 5~8mol/L 的 Fecl3配液腐蚀所 述催化金属， 然后用去离子水反复冲洗。 可选地， 于所述步骤 6) 中， 在所述催化金属层开 窗区域的石墨烯上沉积的高 K栅介质薄膜的厚度为 3nm〜8nm， 所述高 K栅介质薄膜的材 料为 HfSiO、 HfSiON、 HfTaO、 HfTaON、 HfA10N、 HfLaON、 HfTiON、 或 HfZrON。
可选地， 所述背栅极或前栅极的材料为 Pt、 Cu、 Au、 TiN、 Al、 W、 或 TaN。
如上所述， 本发明的一种基于石墨烯的双栅 MOSFET 的制备方法， 具有以下有益效 果：
本发明提出的一种基于石墨烯的双栅 MOSFET 的制备方法， 该方法工艺流程简单， 制 备的石墨烯直接附着于所需衬底上， 无需进行转移， 有效避免了由于转移所造成的石墨烯结 构破坏和污染。 同时顶层的催化金属也没有浪费， 催化金属可以二次再利用， 将其制备成晶 体管的源极和漏极， 此举可降低晶体管的制备成本， 适合基于石墨烯 MOSFET 晶体管的大 规模生产； 此外， 用该方法制备的双栅 MOSFET, 其前栅和背栅可同时调制石墨烯材料的 电学性质， 使得制备的基于石墨烯沟道材料和高 K栅介质的双栅 MOSFET器件具备更加优 异的开断性能， 更高的载流子迁移率以及更小的栅漏电流。 由于引入的 Si02较薄， 即可采 用较小的背栅， 进行调制， 成功将所需的衬底偏压降至 CMOS工艺中典型的 3V甚至更小。 附图说明
图 la〜lf显示为现有技术中制备石墨烯的工艺流程示意图。
图 2a〜2g 显示为本发明的一种基于石墨烯的双栅 MOSFET 的制备方法工艺流程示意 图。 元件标号说明
1 单晶硅衬底
2 Si02层
3 催化金属层
30 源极
31 漏极
4 高聚物
40 石墨烯
5 开窗区
6 高 K栅介质薄膜
7 前栅极
8 后栅极 新衬底
具体实施方式
以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实施方式加 以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离本发明的精 神下进行各种修饰或改变。
请参阅图 2a至图 2g。 需要说明的是， 本实施例中所提供的图示仅以示意方式说明本发 明的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、 形 状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的改变， 且其组件布 局型态也可能更为复杂。
下面结合说明书附图进一步说明本发明提供的一种基于石墨烯的双栅 MOSFET 的制备 方法， 为了示出的方便附图并未按照比例绘制， 特此述明。
如图 2a-2g所示， 本发明提供一种基于石墨烯的双栅 MOSFET 的制备方法， 包括以下 步骤：
步骤一： 如图 2a所述， 提供一单晶硅衬底 1， 在所述单晶硅衬底 1 上生长一层高质量 的 Si02层 2， 该 Si02层 2厚度为 5nm〜15nm， 本实施例中优选为 10nm。 在该步骤中， 如 果不引入一层高质量的 Si02层 2， 而是直接在 Si衬底 1上直接旋涂高聚物 4， 会在后续退火 中形成不稳定的 31( 的界面， 从而引入更多界面态， 造成器件性能恶化。
步骤二： 如图 2b所示， 在所述 Si02层 2上旋涂一层高聚物 4作为制备石墨烯 40的碳 源， 所选用的高聚物 4为 PMMA (聚甲基丙烯酸甲酯） 、 PDMS (聚二甲基硅氧烷） 、 或酚 醛树脂中的一种， 但并不限于这些高聚物 4， 能够为本发明中石墨烯提供碳源的高聚物 4材 料都能够作为本实施例中的高聚物 4材料， 本实施例中优选为 PMMA。
步骤三： 如图 2c所示， 采用电子束蒸发或者溅射工艺在所述高聚物 4上制备一层厚度 为 200nm〜300nm的催化金属层 3， 本实施例中催化金属层 3的厚度优选为 250nm， 此厚度 根据需要可以调整； 所述催化金属层 3的材料选自但不限于 Cu、 Ni、 Co、 Ir、 Ru、 或 Pt等 中的一种， 本实施例中优选为 Ni。
步骤四： 将样品放置于一个可加热的管式炉中， 然后用真空泵将所述管式炉中的空气抽 出， 直至所述管式炉的真空度达到预定的压强， 例如 1.2E-2 Pa。 当所述管式炉中的真空度 达到上述预定的压强时， 然后向所述管式炉中通入一定比例的 H2和 Ar混合气体作为保护 气氛， 但本发明中不限于该两种气体， 也可以用其它惰性气体及其组合作为保护气氛， 并使 所述真空管中的真空度降至一定程度时， 在所述保护气氛下对所述衬底进行高温退火处理； 通入的 ¾和 Ar的流量分别为 lOsccm和 200sccm， 高温退火温度为 950°C~1000°C， 本实施 例中优选为 950°C， 在该温度下持续 30min。 通过对样品施加高温， 使所述高聚物 4中的碳 源在所述催化金属层 3内部扩散， 然后迅速将其冷却至室温， 随着温度的减低， 碳原子在所 述催化金属层 3 的溶解度降低， 就会析出在所述 Si02层与催化金属层 3 界面形成石墨烯 40， 同时多余高聚物 4挥发掉， 本实施例中所形成的石墨烯 40为 1层〜 3层， 如图 2d所 示。
步骤五： 如图 2e 所示， 利用光刻及化学腐蚀工艺在所述催化金属层 3 上形成开窗区 5， 并形成源电极 30、 漏电极 31， 具体工艺为： 首先在所述催化金属层 3上旋涂一层粘附性 好、 厚度适当、 均匀的光刻胶， 通过掩膜板对光刻胶进行前烘、 曝光、 显影、 坚膜工艺将掩 膜板上的图形转移到所述催化金属层 3上， 然后通过选择性化学腐蚀将掩膜板窗区的催化金 属层 3 去除形成开窗区 5， 暴露出其下方的石墨烯 40， 所选用的化学腐蚀液为 5〜8mol/L 的 Fecl3溶液， 腐蚀后用去离子水反复冲洗， 最后去除光刻胶。
步骤六： 如图 2f 所示， 利用 ALD (原子层沉积)技术在所述催化金属开窗区 5 的石墨烯 40上沉积一层 3〜8nm的高 K栅介质薄膜 6, 本实施例中优选为 5nm， 所述高 K栅介质薄 膜 6 材料为各种铪基材料的一种， 例如 HfSiO、 HfSiON、 HfTaO、 HfTaON、 HfA10N、 HfLaON、 HfTiON、 或 HfZrON等， 但并不限于本实施例中所涉及的这些材料， 本实施例中 优选为 HfSiO材料。 然后利用掩膜板在所述高 K栅介质薄膜 6上制备前栅极 7， 在本实施例 中， 所述前栅极 7所用材料暂选为 Pt。 但并不限于此， 在其他的实施例中， 所述前栅极 7所 用材料亦可为 W、 Al、 Cu、 Au、 TiN、 或 TaN中的一种， 特此述明。
步骤七： 如图 2g 所示， 利用 HF 将高温退火处理时在所述单晶硅衬底 1 背面形成的 Si02层 （图中未示出） 腐蚀掉， 由于在退火处理后， 衬底 1 下表面会形成较厚的 Si02层 (图中未示出） ， 无形中又引入了一层栅介质， 对背栅的调制造成恶化效应， 因此在沉积背 栅前， 先用氢氟酸 HF (HF: ¾0=2： 8即 20% ) 酸漂洗掉 Si02层。 然后所述单晶硅衬底 1 背面制备背栅极 8， 在本实施例中， 所述背栅极 8所用材料暂选为 Al。 但并不限于此， 在其 他的实施例中， 所述背栅极 8所用材料亦可为 W、 Pt、 Cu、 Au、 TiN、 或 TaN中的一种， 特此述明。
至此， 则制备出了本发明的基于石墨烯的双栅 MOSFET。 由上可知， 本发明提供的制 备方法解决了现有技术中在制备基于石墨烯的双栅 MOSFET 过程中工艺流程复杂、 制备石 墨烯时由于转移衬底所造成的石墨烯结构破坏和污染、 以及造成催化金属浪费的缺点的问 题。
综上所述， 本发明提出的一种基于石墨烯的双栅 MOSFET 的制备方法， 该方法工艺流 程简单， 制备的石墨烯直接附着于所需衬底上， 无需进行转移， 有效避免了由于转移所造成 的石墨烯结构破坏和污染。 同时顶层的催化金属也没有浪费， 催化金属可以二次再利用， 将 其制备成晶体管的源极和漏极， 此举可降低晶体管的制备成本， 适合基于石墨烯 MOSFET 晶体管的大规模生产； 此外， 用该方法制备的双栅 MOSFET, 其前栅和背栅可同时调制石 墨烯材料的电学性质， 使得制备的基于石墨烯沟道材料和高 K栅介质的双栅 MOSFET器件 具备更加优异的开断性能， 更高的载流子迁移率以及更小的栅漏电流。 由于引入的 3102较 薄， 即可采用较小的背栅， 进行调制， 成功将所需的衬底偏压降至 CMOS工艺中典型的 3V 甚至更小。 所以， 本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。 任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。 因此， 举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变， 仍应由本发明的权利要求所涵盖。

Claims

权利要求书 、 一种基于石墨烯的双栅 MOSFET 的制备方法， 其特征在于， 所述制备方法至少包括以下 步骤：
1 ) 提供一单晶硅衬底， 在所述单晶硅衬底上生长一层 Si02层；
2) 在所述 Si02层上旋涂一层高聚物作为制备石墨烯的碳源；
3 ) 采用电子束蒸发或者溅射工艺在所述高聚物上制备一层催化金属层；
4) 将样品放置于管式炉中， 将所述管式炉抽真空至预定压强， 然后向所述管式炉中 通入预定比例的混合气体作为保护气氛， 在所述保护气氛下对该样品进行高温退火处 理， 以在所述催化金属层与高聚物界面处形成石墨烯；
5 ) 利用光刻及化学腐蚀工艺在所述催化金属层上开窗， 并形成源、 漏电极；
6) 利用原子层沉积技术在所述催化金属层开窗区域的石墨烯上沉积一层高 K栅介质 薄膜， 并利用掩膜板在所述高 K栅介质薄膜上制备前栅极；
7 ) 利用 HF将高温退火处理时在所述单晶硅衬底背面形成的 Si02腐蚀掉， 然后制备 背栅极。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 于所述步 骤 1 ) 中， 生长的 Si02层的厚度为 5nm〜15nm。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 于所述步 骤 2) 中， 在所述 Si02层上旋涂的高聚物为聚甲基丙烯酸甲酯、 聚二甲基硅氧烷、 或酚 醛树脂。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 于所述步 骤 3 ) 中， 在所述高聚物上制备一层催化金属层的催化金属材质为 Cu、 Ni、 Co、 Ir、 Ru、 或 Pt。 、 根据权利要求 4所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 所述催化 金属的厚度 200nm〜300歷。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于， 于所述步 骤 4) 中， 所述高温退火处理为对所述衬底进行加热至 950~1000°C， 保持恒温 30min， 然后将其迅速冷却至室温。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 于所述步 骤 4) 中， 当所述预定压强为 1.2E-2 Pa时， 通入包含 1¾和 Ar的所述混合保护气体， 且 所述 H2和 Ar的流量比为 lOsccm: 200sccm。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET制备方法， 其特征在于： 于所述步骤 4) 中， 形成的所述石墨烯为 1~3层。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于， 所述化学 腐蚀工艺为： 于所述步骤 5 ) 中， 采用 5~8mol/L 的 Fecl3配液腐蚀所述催化金属， 然后 用去离子水反复冲洗。 0、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 于所述 步骤 6 ) 中， 在所述催化金属层开窗区域的石墨烯上沉积的高 K栅介质薄膜的厚度为 3nn！〜 8nm。 1、 根据权利要求 10所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 所述高 K 栅介质薄膜的材料为 HfSiO、 HfSiON HfTaO、 HfTaON HfA10N、 HfLaON HfTiON、 或 HfZrON。 、 根据权利要求 1所述的基于石墨烯的双栅 MOSFET的制备方法， 其特征在于： 所述背 栅极或前栅极的材料为 Pt、 Cu、 Au、 TiN、 Al、 W、 或 TaN。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683217B (zh) * 2012-05-24 2016-06-22 中国科学院上海微系统与信息技术研究所 一种基于石墨烯的双栅mosfet的制备方法
CN103151265A (zh) * 2013-01-31 2013-06-12 西安电子科技大学 基于Cu膜退火的Si衬底上侧栅石墨烯场效应管制作方法
CN103165468A (zh) * 2013-01-31 2013-06-19 西安电子科技大学 基于Cu膜退火的SiC与氯气反应侧栅石墨烯晶体管制备方法
CN103165470A (zh) * 2013-01-31 2013-06-19 西安电子科技大学 基于Ni膜退火和氯气反应的侧栅石墨烯晶体管制备方法
CN103208524B (zh) * 2013-04-25 2016-06-29 西安电子科技大学 一种多层双栅石墨烯场效应的晶体管及其制备方法
CN103296065A (zh) * 2013-06-07 2013-09-11 中国科学院微电子研究所 一种减小石墨烯材料与金属接触电阻的结构
CN103400859B (zh) * 2013-08-13 2016-01-20 中国科学院上海微系统与信息技术研究所 基于石墨烯的隧穿场效应管单元、阵列及其形成方法
CN103943510B (zh) * 2014-04-18 2016-09-14 江苏大学 一种氮掺杂SiC基底的外延石墨烯背栅晶体管的制备方法
CN103915348B (zh) * 2014-04-19 2016-09-28 复旦大学 一种制备石墨烯纳米线器件的方法
KR102455433B1 (ko) * 2015-07-03 2022-10-17 삼성전자주식회사 수직 정렬된 2차원 물질을 포함하는 소자 및 수직 정렬된 2차원 물질의 형성방법
CN108231560B (zh) * 2016-12-09 2022-02-15 全球能源互联网研究院 一种控制电极制备方法及mosfet功率器件
CN106783976A (zh) * 2016-12-12 2017-05-31 东莞市广信知识产权服务有限公司 一种GaN沟道MOS界面结构
CN107196609B (zh) * 2017-05-31 2023-05-30 中国电子科技集团公司第十三研究所 石墨烯射频放大器
CN110759334B (zh) * 2019-12-06 2023-07-28 上海集成电路研发中心有限公司 一种石墨烯沟道结构及其制作方法
CN114045467B (zh) * 2021-11-09 2023-12-01 北京石墨烯技术研究院有限公司 柔性应变传感器的制备方法以及柔性应变传感器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025660A1 (en) * 2008-07-31 2010-02-04 University Of Connecticut Semiconductor devices, methods of manufacture thereof and articles comprising the same
CN102054870A (zh) * 2010-10-26 2011-05-11 清华大学 一种半导体结构及其形成方法
CN102184858A (zh) * 2011-04-07 2011-09-14 复旦大学 一种石墨烯场效应晶体管的制备方法
US8080441B2 (en) * 2010-01-12 2011-12-20 Cree, Inc. Growing polygonal carbon from photoresist
CN102683217A (zh) * 2012-05-24 2012-09-19 中国科学院上海微系统与信息技术研究所 一种基于石墨烯的双栅mosfet的制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101404322B (zh) * 2008-11-12 2010-10-13 北京大学 一种以石墨烯为电极的场效应晶体管器件及其制备方法
CN101834206B (zh) * 2010-04-12 2012-10-10 清华大学 半导体器件结构及其形成方法
CN102259849A (zh) * 2011-06-09 2011-11-30 无锡第六元素高科技发展有限公司 一种固态碳源制备石墨烯的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100025660A1 (en) * 2008-07-31 2010-02-04 University Of Connecticut Semiconductor devices, methods of manufacture thereof and articles comprising the same
US8080441B2 (en) * 2010-01-12 2011-12-20 Cree, Inc. Growing polygonal carbon from photoresist
CN102054870A (zh) * 2010-10-26 2011-05-11 清华大学 一种半导体结构及其形成方法
CN102184858A (zh) * 2011-04-07 2011-09-14 复旦大学 一种石墨烯场效应晶体管的制备方法
CN102683217A (zh) * 2012-05-24 2012-09-19 中国科学院上海微系统与信息技术研究所 一种基于石墨烯的双栅mosfet的制备方法

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