WO2013138952A1 - Cmos器件及其制造方法 - Google Patents

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WO2013138952A1
WO2013138952A1 PCT/CN2012/000485 CN2012000485W WO2013138952A1 WO 2013138952 A1 WO2013138952 A1 WO 2013138952A1 CN 2012000485 W CN2012000485 W CN 2012000485W WO 2013138952 A1 WO2013138952 A1 WO 2013138952A1
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stress
mosfet
layer
cmos device
different
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PCT/CN2012/000485
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徐秋霞
赵超
许高博
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Institute of Microelectronics of CAS
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    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Definitions

  • the present invention relates to a CMOS device and a method of fabricating the same, and, in particular, to a CMOS device and a method of fabricating the same that change the properties of a stress layer by doping. Background technique
  • PMOS and NMOS have different stress responses for different types. Specifically, the PMOS performance is improved by applying a compressive stress to the channel region, and a tensile stress is applied to the channel region to improve the NMOS performance.
  • CVD silicon nitride is a common choice for stress coatings, and the magnitude and type of stress can be varied by adjusting deposition conditions such as temperature and frequency.
  • a standard lithography/etching technique can be used to selectively deposit a stress-inducing coating, such as depositing a compressive stress film only on a PMOS.
  • Double stress pad (DSL) can also be applied to PMOS and NMOS in DSL processes where standard lithography/etching techniques are used to selectively deposit tensile stress silicon nitride films on NMOS and selective deposition on PMOS Compressive stress silicon nitride film.
  • the method includes first depositing the same tensile stress SiN film on both the NMOS and the PMOS, and then exposing the PMOS region by using the photoresist to cover the NMOS region, etching to remove the tensile stress SiN of the exposed PMOS region, and again on the PMOS.
  • a compressive stress SiN pad layer is deposited, the PMOS region is covered with a photoresist to expose the NMOS region, the compressive stress SiN of the exposed NMOS region is removed by etching, and the remaining photoresist on the PMOS region is finally removed.
  • the method requires multiple steps of coating, lithography, etching, and the process is complicated and the cost is high.
  • a compressive stress SiN film when deposited on a PMOS, changes in deposition process parameters such as high temperature and high pressure will affect the properties of the tensile stress SiN film remaining in the NMOS region.
  • the stress species may be changed, thereby greatly affecting the force NMOS channel.
  • the area carrier mobility is improved and the device performance is degraded.
  • Another major method involves the use of silicon-rich materials - particularly SiGe - to adjust the channel stress.
  • the fabrication method includes epitaxially growing Si on a relaxed SiGe underlayer. The tensile stress is introduced into the Si layer due to the lattice extension of the Si layer to emulate the larger lattice constant of the underlying SiGe.
  • This method effectively avoids the problem caused by the variation of process parameters and the variation of the stress and type of SiN cladding layer.
  • different substrates such as SiGe and SiC are required for PMOS and NMOS devices, which makes the CMOS manufacturing process not fully compatible.
  • the existing single Si substrate process requires additional SiGe or SiC on the Si substrate, and the process is more complicated, and the adjustment of each parameter is difficult.
  • the present invention provides a CMOS device comprising: a first MOSFET; a second MOSFET of a different type than the first MOSFET; a first stress layer overlying the first MOSFET having a first stress; a second stressor layer on the MOSFET, wherein the second stress layer has dopant ions therein to have a second stress different from the first stress.
  • first stress and the second stress are of the same type, and the absolute value of the second stress is less than the first stress.
  • the type of the second stress is different from the first stress.
  • one of the first stress or the second stress is zero stress.
  • the doping ions include at least one of Ge, Xe, Ga, In, Sb, and As.
  • the first stress layer and/or the second stress layer comprises silicon nitride or DLC:.
  • the present invention also provides a method of fabricating a CMOS device, comprising the steps of: forming a first MOSFET, and a second MOSFET of a different type from the first MOSFET; forming a first stress layer on the first MOSFET and the second MOSFET, having a a stress; selectively doping the first stress layer on the second MOSFET, the doping ions transforming a portion of the first stress layer on the second MOSFET into a second stress layer having a second stress different from the first stress .
  • first stress and the second stress are of the same type, and the absolute value of the second stress is less than the first stress.
  • the type of the second stress is different from the first stress.
  • one of the first stress or the second stress is zero stress.
  • the step of selectively doping the first stress layer on the second MOSFET specifically includes: forming a photoresist pattern covering the first stress layer on the first MOSFET to expose the first stress layer on the second MOSFET; Impregnation is applied to the exposed first stress layer by ion implantation, and the doped ions transform a portion of the first stress layer exposed on the second MOSFET into a second stress layer having a second stress different from the first stress; removing the light Engraved graphics.
  • heat treatment is also performed at a temperature of 200 to 1200 °C.
  • the doping ions include at least one of Ge, Xe, Ga, In, Sb, and As.
  • the first stress layer and/or the second stress layer comprises silicon nitride or DLC.
  • the dual stress pad layer is realized by the partition ion implantation method, and the stress reduction layer of the PM0S region or the compressive stress layer of the NM0S region is removed without lithography/etching, thereby simplifying the process.
  • the cost is reduced, and the thermal process of the deposition process is also prevented from causing damage to the stress in the NMOS region or the PMOS region.
  • FIG. 1 to 3 are schematic cross-sectional views showing respective steps of a method of fabricating a CMOS device according to the present invention
  • FIG. 4 is a flow chart of a method of fabricating a CMOS device in accordance with the present invention. detailed description
  • CMOS device The steps of the CMOS device and the method of fabricating the same according to the present invention will be described in detail below with reference to the cross-sectional schematic views of FIGS. 1 through 3.
  • a first stress layer is deposited on the first MOSFET and the second MOSFET.
  • the substrate 1 is provided and is reasonably selected according to the needs of the device, and may include single crystal silicon (Si), silicon on insulator (SOI), single crystal germanium (Ge), germanium on insulator (GeOI), strained silicon (strained Si), germanium silicon. (SiGe), or compound semiconductor materials such as gallium nitride (GaN), gallium arsenide (GaAs), indium phosphide (InP), indium antimonide (InSb), and carbon-based semiconductors such as graphene, SiC, carbon Natube and so on. Based on considerations compatible with existing CMOS processes, bulk silicon or SOI is preferably used.
  • a shallow trench isolation (STI) 2 is formed in the substrate 1, for example, photolithography/etching of the substrate 1 to form shallow trenches, and then the insulating isolation material is deposited by conventional techniques such as LPCVD, PECVD, HDPCVD, and CMP planarization until the lining is exposed.
  • the bottom 1 forms STI 2, wherein the filling material of the STI 2 may be an oxide, a nitride or an oxynitride.
  • STI2 is a different type of first MOSFET (for example, NMOS on the left side) and second MOSFEK (for example, PMOS on the right side) as shown in FIG. 1, the specific PMOS, NMOS distribution, and mutual position are required according to the layout design. Relationships can be adjusted at will, and are not limited to being closely adjacent as shown in FIG.
  • the first MOSFET is a PMOS and the second MOSFET is an NMOS.
  • a gate insulating layer 3 and a gate conductive layer 4 are sequentially deposited on the entire surface of the wafer, that is, the surface of the substrate 1 and the STI 2, and are etched over the position where the channel region is to be formed in the active region surrounded by the STI 2 to form a plurality of gates.
  • the pole stack structure is 3/4.
  • the gate stack structure is a dummy gate stack structure, which will be removed in a subsequent process. Therefore, the gate insulating layer 3 is preferably a silicon oxide pad layer, and the (pseudo) gate conductive layer 4 is preferably Polycrystalline silicon, amorphous silicon or microcrystalline silicon is even silicon nitride.
  • the gate insulating layer 3 is preferably silicon oxide, nitrogen-doped silicon oxide, silicon nitride, or other high-k material, high-k material.
  • the gate insulating layer 3 is preferably silicon oxide, nitrogen-doped silicon oxide, silicon nitride, or other high-k material, high-k material.
  • the gate insulating layer 3 is preferably silicon oxide, nitrogen-doped silicon oxide, silicon nitride, or other high-k material, high-k material.
  • the gate insulating layer 3 is preferably silicon oxide, nitrogen-doped silicon oxide, silicon nitride, or other high-k material, high-k material.
  • the gate conductive layer 4 may be polysilicon, polysilicon, metal, metal alloy, wherein the metal may include Co, Ni, Cu, Al, Pd, a metal element such as Pt, Ru, Re, Mo, Ta, Ti, Hf, Zr, W, Ir, Eu, Nd, Er, La, or an alloy of these metals; the gate conductive layer 4 may further include a metal nitride, Its The composition includes M x N r M x Si y N z , M x Al y N z , M a Al x Si y N z , where M is Ta, Ti, Hf, Zr, Mo, W or other elements.
  • the gate conductive layer 4 may also be doped with elements such as C, F, N, 0, B, P, As, Al, Ga, Yb, Tb, Er, etc. to adjust the work function or conductivity.
  • the materials of the NMOS and PMOS gate conductive layers 4 are different to finely adjust the work function to adjust the threshold voltage.
  • source-drain ion implantation is performed on the substrate 1 (PMOS and NMOS) on both sides to form a light-doped (LDD) source-drain extension region 5.
  • LDD light-doped
  • An n-type source/drain extension region is formed for the NMOS doping P, As, Sb, etc., and a p-type source/drain extension region is formed for the PMOS doping 8, BF 2 , Ga, In, and the like.
  • reference numeral 5 A represents a source-drain extension region of a first MOSFET (which may be an NMOS or a PMOS), and reference numeral 5B represents a second MOSFET (as opposed to the first MOSFET, which may be a PMOS, Or the source-drain extension of NMOS).
  • a gate spacer 6 is formed on both sides of each of the gate stack structures 3/4.
  • a sidewall material layer of silicon oxide, silicon nitride or a composite layer thereof is deposited on the surface of the device and then etched to form the gate spacer 6.
  • source-drain ion implantation is performed again to form a heavily doped source-drain region 7.
  • 7A represents the source-drain region of the first MOSFET
  • 7B represents the source-drain region of the second MOSFET.
  • a self-aligned silicide process is performed, and a thin film of a metal such as Pt, Co, Ni, Ti, or a metal alloy is deposited on the entire device surface, and then annealed at a high temperature to make the source and drain regions 5, 7
  • the silicon contained in the metal reacts with the metal to form a source/drain contact metal silicide 8 such as CoSi 2 , TiSi 2 , NiSi, PtSi, NiPtSi, CoGeSi, TiGeSi, NiGeSi, etc. to reduce source-drain contact resistance, thereby further improving device performance.
  • a first stressor layer 9 is deposited over the entire surface of the device, covering the source and drain contacts of the first and second MOSFETs, the metal silicide 8, the gate spacers 6, the gate conductive layer 4, and the STI2.
  • the first stress is a tensile stress.
  • the first stress is a compressive stress.
  • the absolute value of the first stress is, for example, greater than 1 GPa and preferably between 2 and 10 GPa.
  • the first stressor layer 9 may also be other stress materials, such as diamond-like amorphous carbon (DLC), having a higher stress, such as 4-12 GPa.
  • DLC diamond-like amorphous carbon
  • the photoresist 10 is coated on the first MOSFET and the second MOSFET by spin coating, and then the photoresist 10 is exposed and developed by using a photolithography mask, and part of the photoresist 10 is removed, only in the first MOSFET.
  • the photoresist pattern 10 covering the first stress layer 9 is left over the area while exposing a portion of the stress layer 9 on the second MOSFET region.
  • the first stress layer 9 exposed on the second MOSFET region is doped by using the photoresist pattern as a mask, and the doping manner includes ion implantation, and preferably 200 to 1200 after ion implantation. Heat treatment is performed at ° C to enhance the thermal motion of the doped ions.
  • the doped ions change the magnitude and/or type of stress of the exposed first stressor layer 9 such that the first stressor layer 9 of the portion is transformed into a second stressor layer 1 having a different stress type.
  • the first stress layer 9 has a tensile stress
  • the second stress layer 11 has a second stress whose stress state is much lower than the tensile stress (for example, the absolute value of the second stress) Less than the absolute value of the first stress, such as low tensile stress or zero stress; or the opposite type, is compressive stress), and preferably compressive stress
  • the first MOSFET is PMOS
  • the second MOSFET is NMOS
  • the first stress The layer 9 has a compressive stress
  • the second stress layer 11 has a second stress whose stress state is much lower than the compressive stress (for example, the absolute value of the stress of the second stress is smaller than the absolute value of the first stress, such as low pressure stress or zero stress; or
  • the type is, in contrast, a tensile stress) and is preferably a tensile stress.
  • the doped ions include at least one of Ge, Xe, Ga, In, Sb, and As. Specifically, the doping ions include at least one of Ge, Xe, Ga, and In for the PMOS, and at least one of Ge, Xe, Sb, and As for the NMOS, and is preferably adjusted by a uniform Ge. Stress to simplify the process.
  • the CMOS device includes: a first MOSFET; a second MOSFET of a different type than the first MOSFET; a first stress layer overlying the first MOSFET having a first stress; and a second stress layer overlying the second MOSFET, wherein The second stress layer has dopant ions therein and thus has a second stress different from the first stress.
  • the second stressor layer is of the same material as the first stressor layer and causes stress differences only due to dopant ions.
  • the dual stress pad layer is realized by the partition ion implantation method, and the tensor stress layer or the NMOS region of the PMOS region is removed without photolithography/etching.
  • the compressive stress layer simplifies the process, reduces the cost, and also avoids the damage that may be caused by the thermal process of the deposition process on the stress in the NMOS region or the PMOS region pad.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种CMOS器件，包括：第一MOSFET；与第一MOSFET类型不同的第二MOSFET；覆盖在第一MOSFET上的第一应力层，具有第一应力；覆盖在第二MOSFET上的第二应力层，其中第二应力层中具有掺杂离子，从而具有与第一应力不同的第二应力。依照本发明的CMOS器件及其制造方法，利用分区离子注入方法实现了双应力垫层，无需光刻/刻蚀去除PMOS区的张应力层或NMOS区的压应力层，简化了工艺，降低了成本，同时也避免了沉积工艺的热过程对NMOS区或PMOS区垫层中应力可能造成的破坏。

Description

CMOS器件及其制造方法 优先权要求
本申请要求了 2012年 3月 21日提交的、 申请号为 201210075694.6、 发明名称为 "CMOS器件及其制造方法" 的中国专利申请的优先权， 其 全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种 CMOS器件及其制造方法，特别是涉及一种通过掺 杂来改变应力层性质的 CMOS器件及其制造方法。 背景技术
各种应力工程技术已经被广泛应用于亚 130nm 技术及以下技术 代。 CMOS技术中使用应力工程的核心考虑是 PMOS和 NMOS对于不 同类型的应力响应不同。 具体地， 通过向沟道区施加压应力而提高 PMOS性能， 而向沟道区施加张应力而提高 NMOS性能。
一种主要的方法包括使用应力诱导覆盖层。 CVD氮化硅是应力覆 盖层的一种常用选择， 可以通过调整沉积条件例如温度和频率来改变 应力的大小和种类。 可以使用标准的光刻 /刻蚀技术来选择性沉积应力 诱导覆盖层， 例如仅在 PMOS上沉积压应力薄膜。 也可以使用双应力 垫层 （DSL )应用于 DSL工艺中的 PMOS和 NMOS, 其中采用标准光 刻 /刻蚀技术来在 NMOS上选择性沉积张应力氮化硅薄膜， 而在 PMOS 上选择性沉积压应力氮化硅薄膜。 具体地， 该方法包括先在 NMOS和 PMOS上都沉积相同的张应力的 SiN薄膜，随后采用光刻胶覆盖 NMOS 区域而暴露 PMOS区域， 蚀刻去除暴露的 PMOS区域的张应力 SiN, 在 PMOS上再次沉积压应力的 SiN垫层， 采用光刻胶覆盖 PMOS区域 而暴露 NMOS区域， 蚀刻去除暴露的 NMOS区域的压应力 SiN， 最后 去除 PMOS区域上剩余的光刻胶。 该方法需要多步涂胶、 光刻、 刻蚀， 工艺复杂、 成本较高。 此外， PMOS上沉积压应力 SiN薄膜时， 高温 高压等沉积工艺参数的改变将影响 NMOS区域保留的张应力 SiN薄膜 的性质， 除了改变应力大小以外甚至可能改变应力种类， 从而大大影 响力 NMOS沟道区载流子迁移率的提升， 器件性能下降。 另一种主要方法包括使用富含硅的材料 -特别是 SiGe -来调节沟 道应力。 该制造方法包括在弛豫的 SiGe 下层上外延生长 Si。 由于 Si 层的晶格伸展以仿效下层 SiGe的较大晶格常数，这使得在 Si层中导入 了张应力。 这种方法有效避免了工艺参数变化导致 SiN覆盖层应力大 小和种类的变化造成的难题， 但是对于 PMOS、 NMOS 器件需要采用 不同的衬底， 例如 SiGe和 SiC, 这使得制造 CMOS时不能完全兼容于 现有的单一 Si衬底工艺， 需要在 Si衬底上额外生长 SiGe或 SiC, 工 艺更复杂， 且各个参数调整难度较大。
总之，在现有的应力 MOSFET中，传统的应力提供方法工艺复杂、 成本高昂且可靠性较低， 因此亟需一种能有效控制沟道应力、 提高载 流子迁移率从而改善器件性能的新型 CMOS器件及其制造方法。 发明内容
由上所述， 本发明的目的在于提供一种能有效控制沟道应力、 提 高载流子迁移率从而改善器件性能的新型 CMOS器件及其制造方法。
为此， 本发明提供了一种 CMOS器件， 包括： 第一 MOSFET; 与第 一 MOSFET类型不同的第二 MOSFET;覆盖在第一 MOSFET上的第一应 力层， 具有第一应力； 覆盖在第二 MOSFET上的第二应力层， 其中第二 应力层中具有掺杂离子， 从而具有与第一应力不同的第二应力。
其中， 第一应力和第二应力类型相同， 且第二应力的绝对值小于 第一应力。
其中， 第二应力的类型与第一应力不同。
其中， 第一应力或第二应力之一为零应力。
其中， 掺杂离子包括 Ge、 Xe、 Ga、 In、 Sb、 As中的至少一个。 其中， 第一应力层和 /或第二应力层包括氮化硅或 DLC：。
本发明还提供了一种 CMOS器件的制造方法， 包括步骤： 形成第一 MOSFET , 以及与第一 MOSFET类型不同的第二 MOSFET ; 在第一 MOSFET和第二 MOSFET上形成第一应力层， 具有第一应力； 选择性地 向第二 MOSFET上的第一应力层掺杂，掺杂离子使得第二 MOSFET上的 部分第一应力层转变为第二应力层， 具有与第一应力不同的第二应力。
其中， 第一应力和第二应力类型相同， 且第二应力的绝对值小于 第一应力。 其中， 第二应力的类型与第一应力不同。
其中， 第一应力或第二应力之一为零应力。
其中 ,选择性地向第二 MOSFET上的第一应力层掺杂的步骤具体包 括： 形成光刻胶图形， 覆盖第一 MOSFET上的第一应力层而暴露第二 MOSFET上的笫一应力层；采用离子注入，向暴露的第一应力层中掺杂， 掺杂离子使得第二 MOSFET上暴露的部分第一应力层转变为第二应力 层， 具有与第一应力不同的第二应力； 去除光刻胶图形。
其中， 离子注入掺杂离子之后， 还在 200 ~ 1200°C温度下进行热处 理。
其中， 掺杂离子包括 Ge、 Xe、 Ga、 In、 Sb、 As中的至少一个。 其中， 第一应力层和 /或第二应力层包括氮化硅或 DLC。
依照本发明的 C M 0 S器件及其制造方法，利用分区离子注入方法实 现了双应力垫层，无需光刻 /刻蚀去除 PM0S区的张应力层或 NM0S区的 压应力层， 简化了工艺， 降低了成本， 同时也避免了沉积工艺的热过 程对 NMOS区或 PM0S区域垫层中应力可能造成的破坏。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 3为依照本发明的 CMOS器件制造方法各步骤的剖面示意 以及
图 4为依照本发明的 CMOS器件制造方法的流程图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了能有效控制沟道应力、 提高载流子迁移 率从而改善器件性能的新型 CMOS器件及其制造方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第一" 、 "第 二" 、 "上" 、 "下" 等等可用于修饰各种器件结构或制造工序。 这 些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、 次 序或层级关系。
以下将参照图 1至图 3的剖面示意图来详细说明依照本发明的 CMOS器件及其制造方法各步骤。 首先， 参照图 4以及图 1 , 在第一 MOSFET和第二 MOSFET上沉 积第一应力层。
提供衬底 1 ,依照器件用途需要而合理选择，可包括单晶体硅（ Si )、 绝缘体上硅 （SOI ) 、 单晶体锗 （Ge ) 、 绝缘体上锗 （GeOI ) 、 应变 硅（Strained Si ) 、 锗硅（ SiGe ) , 或是化合物半导体材料， 例如氮化 镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟 (InP)、 锑化铟 （ InSb ) , 以及 碳基半导体例如石墨烯、 SiC、 碳纳管等等。 基于与现有 CMOS工艺兼 容的考虑， 优选地使用体硅或 SOI。
在衬底 1 中形成浅沟槽隔离 （STI ) 2, 例如先光刻 /刻蚀衬底 1形 成浅沟槽然后采用 LPCVD、 PECVD、 HDPCVD等常规技术沉积绝缘 隔离材料并 CMP平坦化直至露出衬底 1 , 形成 STI 2, 其中 STI 2的填 充材料可以是氧化物、 氮化物或氮氧化物。 虽然如图 1 中所示 STI2左 右分别为类型不同的第一 MOSFET (例如左侧的 NMOS ) 和第二 MOSFEK例如右侧的 PMOS )，但是依照版图设计需要，具体的 PMOS、 NMOS分布以及相互位置关系可以随意调整， 而不限于如图 1 所示的 紧密相邻。 例如第一 MOSFET为 PMOS, 而第二 MOSFET为 NMOS。
在整个晶片表面也即衬底 1和 STI 2表面依次沉积栅极绝缘层 3和 栅极导电层 4， 并在 STI2包围的有源区内将要形成沟道区的位置上方 刻蚀形成多个栅极堆叠结构 3/4。 其中对于后栅工艺而言， 栅极堆叠结 构是伪栅极堆叠结构， 将在后续工艺中去除， 因此栅极绝缘层 3 优选 为氧化硅的垫层， （伪） 栅极导电层 4 优选为多晶硅、 非晶硅或微晶 硅甚至是氮化硅。 对于前栅工艺而言， 栅极堆叠结构 3/4将在后续工艺 中保留， 因此栅极绝缘层 3 优选为氧化硅、 掺氮氧化硅、 氮化硅、 或 其它高 K 材料， 高 k 材料包括但不限于包括选自 Hf02、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx、 HfLaOx、 HfAlSiOx、 HfLaSiOx、 HfLaON 铪基材料 （其中， 各材料依照多元金属组分配比以及化学价不同， 氧 原子含量 X可合理调整， 例如可为 1 ~ 6且不限于整数） ， 或是包括选 自 Zr02、 La203、 LaA103、 Ti02、 Y203的稀土基高 Κ介质材料， 或是 包括 Α1203 , 或上述材料的复合层； 栅极导电层 4则可为多晶硅、 多晶 锗硅、 金属、 金属合金， 其中金属可包括 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La等金属单 质、 或这些金属的合金； 栅极导电层 4 还可以包括金属的氮化物， 其 组成包括 MxNr MxSiyNz、 MxAlyNz、 MaAlxSiyNz, 其中 M为 Ta、 Ti、 Hf、 Zr、 Mo、 W或其它元素。 栅极导电层 4中还可掺杂有 C、 F、 N、 0、 B、 P、 As、 Al、 Ga、 Yb、 Tb、 Er等元素以调节功函数或导电能力。 优选地， NMOS和 PMOS栅极导电层 4的材质不同， 以精细地调节功 函数从而调整阈值电压。
以每个栅极堆叠结构 3/4 为掩膜， 对于两侧的衬底 1 ( PMOS 和 NMOS )分别进行源漏离子注入， 形成轻掺杂（LDD )的源漏扩展区 5。 对于 NMOS掺杂 P、 As、 Sb等形成 n型的源漏扩展区， 对于 PMOS掺 杂 8、 BF2、 Ga、 In等形成 p型的源漏扩展区。 在附图 1 中， 附图标记 5 A代表第一 MOSFET (可以是 NMOS, 或者是 PMOS )的源漏扩展区， 附图标记 5B 则代表第二 MOSFET (与第一 MOSFET 相反， 可以是 PMOS, 或者是 NMOS ) 的源漏扩展区。
在每个栅极堆叠结构 3/4两侧形成栅极侧墙 6。 例如在器件表面沉 积氧化硅、 氮化硅或其复合层的侧墙材料层然后刻蚀形成栅极侧墙 6。
以栅极侧墙 6 为掩膜， 再次分别进行源漏离子注入， 形成重掺杂 的源漏区 7。 与源漏扩展区 5类似， 7A代表第一 MOSFET的源漏区， 7B代表第二 MOSFET的源漏区。
以栅极侧墙 6 为掩模， 执行自对准硅化物工艺， 在整个器件表面 沉积 Pt、 Co、 Ni、 Ti等金属或金属合金的薄膜， 然后高温退火处理， 使得源漏区 5、 7中所含的硅与金属发生反应生成如 CoSi2、TiSi2、NiSi、 PtSi、 NiPtSi, CoGeSi、 TiGeSi、 NiGeSi等源漏接触金属硅化物 8 以 降低源漏接触电阻， 从而进一步提高器件性能。
在整个器件表面沉积第一应力层 9, 覆盖了第一和第二 MOSFET 的源漏接触金属硅化物 8、 栅极侧墙 6、 栅极导电层 4以及 STI2。 采用 LPCVD、 PECVD、 HDPCVD 等常规方法在第一 MOSFET 和第二 MOSFET上沉积氮化硅材质的第一应力层 9 ,其中调节沉积工艺参数使 得第一应力层 9具有第一应力， 第一应力适用于提高第一 MOSFET沟 道区载流子迁移率。 例如， 当第一 MOSFET是 NMOS时， 第一应力为 张应力。 类似地， 当第一 MOSFET是 PMOS时， 第一应力为压应力。 第一应力的绝对值大小例如大于 lGPa并优选介于 2 ~ 10GPa。 此外， 第一应力层 9也可以是其他应力材料，例如类金刚石无定形碳（ DLC ) , 具有更高的应力， 例如 4 ~ 12GPa。 参照图 4和图 2 , 形成覆盖第一 MOSFET的光刻胶图形， 暴露第 二 MOSFET。 采用旋涂的方法在第一 MOSFET和第二 MOSFET上涂 覆光刻胶 10, 然后采用光刻掩膜板对光刻胶 10曝光、 显影， 去除部分 的光刻胶 10 ,仅在第一 MOSFET区域上保留覆盖了第一应力层 9的光 刻胶图形 10， 而暴露第二 MOSFET区域上的部分应力层 9。
参照图 4和图 2， 以光刻胶图形为掩膜， 向第二 MOSFET区域上 暴露的第一应力层 9 掺杂， 掺杂的方式包括离子注入， 并且离子注入 之后优选地在 200 ~ 1200 °C下进行热处理以增强掺杂离子的热运动。掺 杂离子改变了暴露的第一应力层 9的应力大小和 /或类型， 使得该部分 的第一应力层 9 转变为应力类型不同的第二应力层 1 1。 例如第一 MOSFET是 NMOS、 第二 MOSFET是 PMOS时， 第一应力层 9具有张 应力， 第二应力层 1 1具有应力状态远低于张应力的第二应力 （例如第 二应力的应力绝对值小于第一应力的绝对值， 例如为低张应力或者零 应力； 或者类型与之相反， 为压应力） ， 并且优选为压应力； 第一 MOSFET是 PMOS、 第二 MOSFET是 NMOS时， 第一应力层 9具有压 应力， 第二应力层 1 1具有应力状态远低于压应力的第二应力 （例如第 二应力的应力绝对值小于第一应力的绝对值， 例如为低压应力或者零 应力； 或者类型与之相反， 为张应力） ， 并且优选为张应力。 掺杂离 子包括 Ge、 Xe、 Ga、 In、 Sb、 As 中的至少一个。 具体而言， 掺杂离 子对于 PMOS而言包括 Ge、 Xe、 Ga、 In中的至少一个， 对于 NMOS 而言包括 Ge、 Xe、 Sb、 As中的至少一个， 并且优选地采用统一的 Ge 来调节应力以简化工艺。
参照图 4和图 3 , 去除覆盖在第一 MOSFET区域上的光刻胶图形， 形成最终的具有双应力层的 CMOS器件结构。 该 CMOS器件包括： 第 一 MOSFET; 与第一 MOSFET类型不同的第二 MOSFET; 覆盖在第一 MOSFET上的第一应力层， 具有第一应力； 覆盖在第二 MOSFET上的 第二应力层， 其中第二应力层中具有掺杂离子， 从而具有与第一应力 不同的第二应力。 特别地， 第二应力层与第一应力层材质相同， 仅由 于掺杂离子而导致应力不同。 该器件的各个结构的材质在上述形成方 法中已经详述， 在此不再赘述。
依照本发明的 CMOS器件及其制造方法，利用分区离子注入方法实 现了双应力垫层，无需光刻 /刻蚀去除 PMOS区的张应力层或 NMOS区的 压应力层， 简化了工艺， 降低了成本， 同时也避免了沉积工艺的热过 程对 NMOS区或 PMOS区域垫层中应力可能造成的破坏。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种 CMOS器件， 包括：
第一 MOSFET;
与第一 MOSFET类型不同的第二 MOSFET;
覆盖在第一 MOSFET上的第一应力层， 具有第一应力；
覆盖在第二 MOSFET上的第二应力层，其中第二应力层中具有掺杂 离子， 从而具有与第一应力不同的第二应力。
2. 如权利要求 1的 CMOS器件， 其中， 第一应力和第二应力类型相 同， 且第二应力的绝对值小于第一应力。
3. 如权利要求 1的 CMOS器件， 其中， 第二应力的类型与第一应力 不同。
4. 如权利要求 1的 CMOS器件， 其中， 第一应力或第二应力之一为 零应力。
5. 如权利要求 1的 CMOS器件， 其中， 掺杂离子包括 Ge、 Xe、 Ga、
In、 Sb、 As中的至少一个。
6. 如权利要求 1的 CMOS器件， 其中， 第一应力层和 /或第二应力层 包括氮化硅或类金刚石无定形碳 （DLC ) 。
7. 一种 CMOS器件的制造方法， 包括步骤：
形成第一 MOSFET , 以及与第一 MOSFET类型不同的第二
MOSFET;
在第一 MOSFET和第二 MOSFET上形成第一应力层， 具有第一应 力；
选择性地向第二 MOSFET上的第一应力层掺杂，掺杂离子使得第二 MOSFET上的部分第一应力层转变为第二应力层，具有与第一应力不同 的第二应力。
8. 如权利要求 7的 CMOS器件的制造方法， 其中， 第一应力和第二 应力类型相同， 且第二应力的绝对值小于第一应力。
9. 如权利要求 7的 CMOS器件的制造方法， 其中， 第二应力的类型 与第一应力不同。
10. 如权利要求 7的 CMOS器件的制造方法， 其中， 第一应力或第 二应力之一为零应力。
11. 如权利要求 7的 CMOS器件的制造方法， 其中， 选择性地向第 二 MOSFET上的第一应力层掺杂的步骤具体包括：
形成光刻胶图形， 覆盖第一 MOSFET上的第一应力层而暴露第二 MOSFET上的第一应力层；
采用离子注入， 向暴露的第一应力层中掺杂， 掺杂离子使得第二 MOSFET上暴露的部分第一应力层转变为第二应力层，具有与第一应力 不同的第二应力；
去除光刻胶图形。
12. 如权利要求 1 1的 CMOS器件的制造方法， 其中， 离子注入掺杂 离子之后， 还在 200 ~ 1200°C温度下进行热处理。
13. 如权利要求 7的 CMOS器件的制造方法， 其中， 掺杂离子包括 Ge、 Xe、 Ga、 In、 Sb、 As中的至少一个。
14. 如权利要求 7的 CMOS器件的制造方法， 其中， 第一应力层和 / 或第二应力层包括氮化硅或类金刚石无定形碳 （DLC ) 。
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