WO2013094083A1 - Iii族窒化物半導体素子およびその製造方法 - Google Patents

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WO2013094083A1
WO2013094083A1 PCT/JP2012/003431 JP2012003431W WO2013094083A1 WO 2013094083 A1 WO2013094083 A1 WO 2013094083A1 JP 2012003431 W JP2012003431 W JP 2012003431W WO 2013094083 A1 WO2013094083 A1 WO 2013094083A1
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WO
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layer
iii nitride
group iii
nitride semiconductor
conductive support
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PCT/JP2012/003431
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English (en)
French (fr)
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明煥 ▲チョ▼
錫雨 李
鳥羽　隆一
嘉孝 門脇
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ウェーブスクエア，インコーポレイテッド
Ｄｏｗａエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Definitions

  • the present invention relates to a group III nitride semiconductor device and a manufacturing method thereof.
  • Semiconductor devices include various devices such as field effect transistors (FETs) and light emitting diodes (LEDs).
  • FETs field effect transistors
  • LEDs light emitting diodes
  • a III-V semiconductor composed of a compound of a group III element and a group V element is used.
  • Group III nitride semiconductors using Al, Ga, In, etc. as group III elements and mainly using N as group V elements have a high melting point, a high dissociation pressure of nitrogen, and bulk single crystal growth is difficult. In general, it is formed by growing on a sapphire substrate because there is no cheap and conductive single crystal substrate.
  • the light-emitting diode has conventionally been manufactured by sequentially growing an n-type group III nitride semiconductor layer, an active layer (light-emitting layer) and a p-type III on the sapphire substrate. A part of the semiconductor laminate composed of the group nitride semiconductor layer is removed to expose the n-type group III nitride semiconductor layer, and the exposed n-type group III nitride semiconductor layer and p-type group III nitride are exposed. It has been usual to employ a lateral structure in which an n-type electrode and a p-type electrode are arranged on a physical semiconductor layer and current flows in the lateral direction.
  • a group III nitride semiconductor multilayer body including a light emitting layer is formed, and the semiconductor multilayer body is supported by a conductive support body.
  • the technology for obtaining the LED chip is put to practical use by selectively dissolving the lift-off layer by chemical etching, peeling off the sapphire substrate (lift-off), and sandwiching the support body and the semiconductor laminate with a pair of electrodes. It has been studied.
  • a growth substrate is peeled from an epitaxial layer by etching a lift-off layer made of a metal other than group III or a metal nitride.
  • a lift-off layer made of a metal other than group III or a metal nitride.
  • Patent Document 1 describes a method for manufacturing a group III nitride semiconductor vertical structure LED chip having no cracks in a light emitting layer, using the chemical lift-off method as described above.
  • This document describes an example in which a Cu support is grown on a group III nitride semiconductor multilayer body to form a conductive support body mainly composed of Cu (see Examples 23 to 25).
  • an object of the present invention is to provide a group III nitride semiconductor element in which a group III nitride semiconductor layer is hardly cracked after being mounted on an arbitrary substrate and a method for manufacturing the same.
  • the gist of the present invention is as follows. (1) a conductive support body mainly composed of Cu; A group III nitride semiconductor layer provided on the conductive support, and A group III nitride semiconductor device, wherein the conductive support body has a thickness Ls of 140 ⁇ m or more, and the group III nitride semiconductor layer has a thickness L of 6 ⁇ m or more.
  • the conductive support body has a plating seed layer for plating growth of the Cu on the group III nitride semiconductor layer side, and the plating seed layer includes a Ni layer.
  • the group III nitride semiconductor device according to any one of the above.
  • the conductive support body has a plating seed layer for plating growth of the Cu on the group III nitride semiconductor layer side, and the plating seed layer is a Ni—Co alloy layer or a Fe—Ni alloy layer.
  • a first step of forming a lift-off layer and a group III nitride semiconductor layer in this order on the growth substrate A second step of forming a conductive support body mainly composed of Cu on the group III nitride semiconductor layer by a plating method; Removing the lift-off layer to separate the growth substrate from the group III nitride semiconductor layer, and A method of manufacturing a group III nitride semiconductor device, wherein a thickness Ls of the conductive support body is set to 140 ⁇ m or more, and a thickness L of the group III nitride semiconductor layer is set to 6 ⁇ m or more.
  • the second step includes By removing a part of the group III nitride semiconductor layer and forming a groove in which the growth substrate or a part of the lift-off layer is exposed, a plurality of semiconductor structure parts made of the group III nitride semiconductor layer are formed.
  • a step of forming individual pieces Filling the groove with a filler; Forming a plating seed layer on the semiconductor structure and the filler; and After the seed formation step, a step of forming a mesh-like resist above the groove; In forming the conductive support body that integrally supports a plurality of the semiconductor structure portions by forming a plating layer from the exposed plating seed layer that is not covered with the resist, the conductive support body is the resist.
  • the third step is a step of removing the lift-off layer with an etching solution supplied to the gap through the hole using a chemical lift-off method. Further, by cutting the conductive support body along the recess, each of the group III nitride semiconductor devices having the semiconductor structure portion supported by the cut conductive support body is separated.
  • the present invention it is possible to provide a group III nitride semiconductor element in which a group III nitride semiconductor layer is hardly cracked after being mounted on an arbitrary substrate and a method for manufacturing the same.
  • FIG. 1 is a schematic perspective view of one group III nitride semiconductor device 100 according to an embodiment of the present invention.
  • FIGS. 4A to 4I are schematic side cross-sectional views showing the steps of the method for manufacturing the group III nitride semiconductor device 100 according to the embodiment of the present invention.
  • FIGS. 2A to 2D are schematic top views showing some steps of the method for manufacturing the semiconductor device 100 according to the embodiment of the present invention shown in FIG.
  • FIGS. 4A to 4D are schematic top views similar to FIG. 2 except that the application mode of the second resist 116 is changed.
  • FIG. 3 is a schematic perspective view of a group III nitride semiconductor device assembly 200 before singulation in one embodiment of the present invention.
  • a group III nitride semiconductor device 100 (hereinafter simply referred to as “device 100”) according to an embodiment of the present invention will be described with reference to FIG.
  • the element 100 includes a conductive support body 122A whose main material is Cu (copper), and a semiconductor structure 110 as a group III nitride semiconductor layer provided on the conductive support body 122A.
  • the plating seed layer 114 and Cu grown by plating on the plating seed layer are formed. Consists of.
  • the plating made of Cu may contain inevitable impurities by a plating method.
  • the surface of the plating seed layer 114 (surface on which plating is grown) is Cu, Ni, Au, or the like.
  • the main material of Cu is that the thickness of the plating made of Cu constituting the conductive support body 122A accounts for 70% or more, and the Cu component including the plating seed layer and the plating made of Cu is at least 70% or more. To occupy.
  • the semiconductor structure 110 is not particularly limited as long as it is a group III nitride semiconductor layer, and may be a single layer or a laminate of two or more layers. If the semiconductor structure 110 includes the light emitting layer, it becomes an LED, and if it does not, it becomes another semiconductor element.
  • the semiconductor structure 110 can be epitaxially grown on the lift-off layer 102 described later with reference to FIG. 2 by, for example, MOCVD.
  • MQW multiple quantum well
  • a group III nitride semiconductor layer of a type is sequentially laminated to form the semiconductor structure 110, and the device 100 of the present invention can be a group III nitride semiconductor vertical structure LED chip.
  • the first conductivity type may be n-type and the second conductivity type may be p-type, or vice versa.
  • the mounting temperature is generally 100 to 300 ° C.
  • the element 100 is lowered to the use temperature (generally ⁇ 40 to 85 ° C.).
  • the conductive support body 122A mainly composed of Cu and the group III nitride semiconductor layer of the semiconductor structure 110 have different thermal expansion coefficients. It is considered that a crack occurs in the group III nitride semiconductor layer.
  • the characteristic configuration of the present invention is that the thickness Ls of the conductive support body 122A is 140 ⁇ m or more, and the thickness L of the semiconductor structure 110 as the group III nitride semiconductor layer is 6 ⁇ m or more. .
  • the thickness Ls of the conductive support body 122A is 140 ⁇ m or more
  • the thickness L of the semiconductor structure 110 as the group III nitride semiconductor layer is 6 ⁇ m or more. .
  • Ls ⁇ 160 ⁇ m and L ⁇ 6 ⁇ m are preferable.
  • Ls is 400 ⁇ m or less and L is 20 ⁇ m or less.
  • the plating seed layer 114 preferably includes a metal layer such as Ni, Co, Ni—Co alloy, Fe—Ni alloy, Fe—Ni—Co alloy. Since these are easy to form by plating and have a smaller thermal expansion coefficient than Cu, these layers are between the Cu of the conductive support 122A and the group III nitride semiconductor layer (semiconductor structure 110). This is because the thermal expansion difference between the two can be buffered and cracks can be further suppressed. In particular, when the plating seed layer 114 includes a Ni layer having a thickness of 5 ⁇ m or more, the effect of suppressing cracks can be remarkably obtained.
  • a metal layer such as Ni, Co, Ni—Co alloy, Fe—Ni alloy, Fe—Ni—Co alloy. Since these are easy to form by plating and have a smaller thermal expansion coefficient than Cu, these layers are between the Cu of the conductive support 122A and the group III nitride semiconductor layer (semiconductor structure 110). This is because the thermal expansion difference between
  • Fe-Ni alloys and Fe-Ni-Co alloys are so-called invar type alloys having a low thermal expansion coefficient, and an appropriate thermal expansion coefficient suitable for a group III nitride system can be selected from an invar curve. These alloys can exhibit an effect of buffering the difference in thermal expansion if the thickness is 1 ⁇ m or more.
  • the element 100 can be manufactured by the following method, for example. That is, the manufacturing method of the element 100 according to the embodiment of the present invention includes a first step (FIG. 2A) of forming the lift-off layer 104 and the group III nitride semiconductor layer 106 in this order on the growth substrate 102. Then, a second step (FIGS. 2B to 2G) of forming a conductive support body 122 mainly made of Cu on the group III nitride semiconductor layer 106 by a plating method, and removing the lift-off layer 104 Thus, the third step (FIG. 2 (H)) for separating the growth substrate 102 from the semiconductor structure 110 as the group III nitride semiconductor layer and the singulation step (FIG.
  • the thickness Ls of the conductive support body 122A is set to 140 ⁇ m or more, and the thickness L of the semiconductor structure 110 as the group III nitride semiconductor layer is set to 6 ⁇ m or more. To do.
  • FIG. 3A is a schematic top view of the state shown in FIG. 2B, and the II cross section in FIG. 3A corresponds to FIG. 2B. Note that the cross-sectional views of FIG. 2 other than FIG. 2B are also in the same position.
  • FIG. 3B is a top view of the state shown in FIG.
  • FIG. 3C is a top view of the state shown in FIG.
  • FIG. 3D is a cross-sectional view of the state shown in FIG.
  • a group III nitride semiconductor layer 106 is formed on a growth substrate 102 via a lift-off layer 104.
  • a part of the group III nitride semiconductor layer 106 is removed, and a groove 108 in which a part of the growth substrate 102 is exposed at the bottom is formed into a mesh.
  • a plurality of semiconductor structure portions 110 made of a group III nitride semiconductor layer having a transverse cross-sectional shape arranged in a vertical and horizontal direction are formed by forming a lattice shape.
  • a plating seed layer 114 is formed on the semiconductor structure 110 and the first resist 112.
  • a lattice-shaped thin film second resist 116 is formed above the groove 108 and on the plating seed layer 114.
  • a portion 118 exposed without being covered with the second resist 116 is formed.
  • a Cu plating layer is formed from the exposed portion 118.
  • the conductive support body 122 that integrally supports the plurality of semiconductor structure portions 110 is formed.
  • the Cu plating layer is formed so as to have a recess 120 on the second resist 116 and a hole 124 on the intersection of the second resist 116, which will be described in detail later.
  • the second resist 116 and the first resist 112 are removed to form a gap 126 leading from the hole 124 to the lift-off layer 104.
  • the second resist 116 is dissolved by supplying a liquid for dissolving the resist such as acetone from the holes 124.
  • the plating seed layer portion sandwiched between the second resist 116 and the first resist 112 under the hole 124 is mechanically or chemically removed following the removal of the second resist 116. .
  • the liquid such as acetone reaches the first resist 112, so that the first resist 112 can also be removed.
  • the lift-off layer 104 is removed by etching by supplying an etching solution through the holes 124 and the gaps 126. As a result, the growth substrate 102 is peeled off from the semiconductor structure 110 (FIG. 2H).
  • the conductive support bodies 122 are cut along the recesses 120 between the semiconductor structures 110 so that each is supported by the cut conductive support bodies 122A.
  • a plurality of elements 100 having the semiconductor structure 110 are separated. It can be seen that the broken line in FIG. 3D is a cutting line and is along the recess 120.
  • the upper electrode 128 is formed on the peeling surface side of the semiconductor structure 110.
  • the conductive support body 122A also serves as the lower electrode.
  • the thickness Ls of the conductive support body 122A can be adjusted by the growth time of plating, and the thickness L of the semiconductor structure 110 can be adjusted by the epitaxial growth time. By doing so, it can be measured.
  • Ls and L are both thicknesses at the center of the element 100.
  • the manufacturing method shown in FIGS. 2 and 3 can easily form a hole for supplying an etching solution used in the chemical lift-off method in the conductive support body, and can easily cut (that is, singulate) the conductive support body. It is also preferable in that it can be performed. That is, the Cu plating layer formed from the exposed portion 118 is first blocked by the wall of the second resist 116 and extends only in the vertical direction. After reaching the upper surface of the second resist, it extends in the vertical and horizontal directions. When the plating is further continued, adjacent plating layers formed on the second resist 116 are bonded to each other. As a result, the conductive support body 112 can integrally support the plurality of semiconductor structure portions 110.
  • the vertical extension of the plating layer formed on the second resist 116 is slower than the vertical extension of the plating layer formed on the semiconductor structure 110.
  • the center part of is delayed. Therefore, the plating thickness on the second resist 116 is smaller than the plating thickness on the semiconductor structure 110, and the recess 120 as shown in FIG. 2F is formed.
  • the second resist 116 is formed in a lattice shape (see FIG. 2C).
  • the extension of the plating layer formed on the intersecting portion of the second resist 116 is further delayed than the extension of the plating layer formed on the straight portion of the second resist 116. Therefore, it is possible to realize a state in which the plating layer is bonded on the straight portion but the plating layer is not bonded on the intersecting portion. By stopping the formation of the plating layer in this state, the hole 124 can be formed on the intersection of the second resist 116.
  • the plating layer is grown, and then the pillars are removed to form holes.
  • the hole 124 can be formed only by forming a plating layer. Further, since the second resist 116 is thin, it is easier to manufacture than the columnar pillars, and can be reliably removed without any residue.
  • the elongation rate and shape of the plating layer can be controlled by the type, temperature, and current of the plating bath.
  • 4A to 4D are schematic top views similar to FIG. 3, except that the application mode of the second resist 116 is changed.
  • the shape of the exposed portion of the plating seed is not a square as shown in FIG. 3C, but may be rounded, chamfered, dented or the like at the corners of the square as shown in FIG. 4C. In this case, as shown in FIG. 3D, the diameter of the hole 124 after plating can be made larger than that in FIG.
  • FIG. 1 is a schematic perspective view of an element 100 according to the present invention, which can be obtained by the above manufacturing method.
  • the conductive support body 122 ⁇ / b> A has a quadrangular cross-sectional shape with round corners 122 ⁇ / b> B, and also has a round outer peripheral portion 122 ⁇ / b> C on the surface opposite to the semiconductor structure 110.
  • the roundness of the corner 122B is derived from the hole 124.
  • the side surface of the conductive support body 122A includes a cut surface and a non-cut surface.
  • a portion where each conductive support body 122A is bonded before separation into pieces is a flat cut surface, and a portion having a round shape in the shape after the plating layer is formed is a non-cut surface.
  • the maximum thickness of the conductive support body 122A at the cut surface is preferably 20 to 80% of the thickness Ls of the conductive support body 122A on the semiconductor structure 110.
  • the conductive support body 122 ⁇ / b> A functions as a lower electrode and is paired with the upper electrode 128 provided on the semiconductor structure 110.
  • FIG. 5 is a schematic perspective view of the semiconductor element combination 200 before singulation, which can be obtained by the above manufacturing method.
  • the semiconductor device combination 200 includes a growth substrate 102, a lift-off layer 104 on the growth substrate 102, a plurality of semiconductor structures 110 independent of each other via a groove 108 on the lift-off layer 104, and the plurality A conductive support body 122 that integrally supports the semiconductor structure 110 of the semiconductor device.
  • the conductive support body 122 has a recess 120 at a position above the groove 108, and a groove is formed on the intersection of the groove 108.
  • a hole 124 leading to 108 is provided. Note that there is a plating seed layer 114 on the semiconductor structure 100.
  • the semiconductor element combination 200 is a wafer in the state shown in FIG. That is, in this specification, the “semiconductor element assembly” means a wafer in a state before lift-off in which a plurality of semiconductor structures are sandwiched between a growth substrate and a conductive support and are integrally supported.
  • the lift-off layer 104 can be removed by supplying an etching solution to the groove 108 through the hole 124.
  • the support body 122 can be more easily cut along the recess 120.
  • the growth substrate 102 is preferably a sapphire substrate or an AlN template substrate in which an AlN film is formed on a sapphire substrate. What is necessary is just to select suitably according to the kind of lift-off layer to form, the composition of Al, Ga, In of a group III nitride semiconductor layer, the quality of a LED chip, cost, etc.
  • the chemical lift-off method is preferable because a metal other than Group III such as CrN and ScN and a metal nitride buffer layer can be dissolved by chemical selective etching. It is preferable to form the film by sputtering, vacuum deposition, ion plating, or MOCVD. Usually, the thickness of the lift-off layer 104 is about 2 to 100 nm.
  • the lift-off layer 104 cannot be etched with an etchant in a subsequent process, and therefore this removal is performed until at least the growth substrate or the lift-off layer is exposed. Shall. In the above-described embodiment, the lift-off layer 104 is removed at the bottom of the groove 108 and the growth substrate 102 is completely exposed.
  • the cross-sectional shape of the semiconductor structure 110 is shown as a quadrangle, but the cross-sectional shape of the semiconductor structure 110 is not particularly limited, and may be a circle or a polygon such as a triangle or a hexagon.
  • the cross-sectional shape of the semiconductor structure part 110 is a polygon, by forming a resist 116 in a mesh shape along the grooves 108 around the polygonal semiconductor structure 110, A hole 124 communicating with the groove 108 can be formed, and a recess 120 can be formed in the conductive support body 122 at a position above the groove 108.
  • the semiconductor structure 110 is preferably aligned so that the groove 108 can be easily cut by a laser dicing apparatus.
  • the width of the groove 108 at the straight portion is preferably within the range of 40 to 200 ⁇ m, and more preferably 60 to 100 ⁇ m. This is because when the thickness is 40 ⁇ m or more, the etching solution can be sufficiently smoothly supplied to the groove 108, and when the thickness is 200 ⁇ m or less, the loss of the light emitting area can be minimized.
  • the first resist 112 is used as the filler for the groove 108, and then all the first resist 112 is removed together with the lattice-like resist 116 to form the void 126.
  • the present invention is not limited to this.
  • a part of the filler may be removed to form an etching supply gap.
  • the shape of the cross section of the semiconductor structure portion 110 is a quadrangle, as described in PCT / JP2011 / 005485, only one side surface of each semiconductor structure portion 110 is closed with a resist as a filler, and the remaining three The side can also be plugged with a metal as a filler.
  • etching proceeds from the groove side closed with the resist toward the opposite groove side.
  • an arbitrary material may be used instead of the resist such as the first resist 112.
  • a metal that is not used for the conductive support body 122 and the plating seed layer 114, or an insulator such as SiO 2 can be used.
  • an etching solution corresponding to the material may be selected.
  • the thickness of the conductive support body 122 at the position of the recess 120 is not particularly limited, but is preferably a thickness that can be easily cut by a dicing apparatus, for example, 120 ⁇ m or less.
  • the second resist 116 is formed on the plating seed layer 114.
  • the plating seed layer corresponding to the position where the hole is formed may be removed in advance, and the second resist 116 may be formed in contact with the first resist 112.
  • an ohmic electrode layer in contact with each of the plurality of semiconductor layers 106 between the main surface of the plurality of semiconductor structures 110 and the plating seed layer 114.
  • a reflective layer is further formed between the ohmic electrode layer and the plating seed layer 114, or the ohmic electrode layer also functions as the reflective layer.
  • dry film forming methods such as vacuum deposition, ion plating, and sputtering can be used.
  • the ohmic electrode layer can be formed of a metal having a large work function, for example, a noble metal such as Pd, Pt, Rh, Au, Ag, or Co, Ni. Further, since the reflection layer has a high reflectance such as Rh, it can also be used as the ohmic electrode layer. However, when the light emitting region is visible light, Ag or Al layer is used, and when the light emitting region is ultraviolet region, Rh is used. More preferably, a Ru layer or the like is used. In addition, since the ohmic electrode layer and the reflective layer are as thin as 0.2 ⁇ m at the maximum, even if they are treated as a part of the conductive support body, the effect of the present invention is not affected.
  • a noble metal such as Pd, Pt, Rh, Au, Ag, or Co, Ni.
  • Rh since the reflection layer has a high reflectance such as Rh, it can also be used as the ohmic electrode layer. However, when the light emitting region is visible light, Ag or Al layer is used
  • Etching solutions usable in the chemical lift-off method of the present invention include, when the lift-off layer is CrN, ceric ammonium nitrate solution or ferricyanium potassium-based solution, such as hydrochloric acid, nitric acid, organic acid, when the lift-off layer is ScN.
  • ceric ammonium nitrate solution or ferricyanium potassium-based solution such as hydrochloric acid, nitric acid, organic acid
  • known etchants having selectivity can be given.
  • Ls may be adjusted by cutting a predetermined amount by dry etching and / or wet etching.
  • an n-type ohmic electrode and a bonding pad electrode as upper electrodes are formed by a lift-off method using a resist as a mask.
  • Al, Cr, Ti, Ni, Pt, Au, etc. are used as the electrode material, and Ti, Pt, Au, etc. are formed as a cover layer on the ohmic electrode and the bonding pad to reduce wiring resistance and wire bond. Improve adhesion.
  • a protective film (insulating film) such as SiO 2 or SiN may be provided on the exposed side surface and surface (excluding the bonding pad surface) of the semiconductor structure 110.
  • the semiconductor structure portions 110 are cut using, for example, a blade dicer or a laser dicing apparatus.
  • Example 1 The semiconductor device shown in FIG. 1 was manufactured by the manufacturing method shown in FIGS. Specifically, first, a lift-off layer (CrN layer, thickness: 18 nm) was formed on a sapphire substrate for growth by forming a metal Cr layer by sputtering and performing heat treatment in an ammonia atmosphere.
  • a lift-off layer CrN layer, thickness: 18 nm
  • a buffer layer composition: GaN, thickness: 4 ⁇ m
  • an n-GaN layer thickness: 6 ⁇ m
  • a light emitting layer AlInGaN-based MQW layer, thickness: 0.1 ⁇ m
  • a p-GaN layer thickness: 0.2 ⁇ m
  • the thickness of the group III nitride semiconductor layer at this stage is 10.3 ⁇ m.
  • a part of the semiconductor layer is removed by dry etching so as to expose a part of the sapphire substrate, thereby forming a lattice-like groove, so that a plurality of semiconductor structure parts independent of each other having a square cross section Formed.
  • the width W of the semiconductor structure was 1350 ⁇ m, and the arrangement of the individual elements was a grid pattern.
  • the pitch between elements is 1500 ⁇ m, that is, the groove width is 150 ⁇ m.
  • an ohmic electrode layer (Ag, thickness: 0.1 ⁇ m) was formed on the semiconductor structure portion by EB vapor deposition.
  • an ohmic electrode layer (Ag, thickness: 0.1 ⁇ m) was formed on the semiconductor structure portion by EB vapor deposition.
  • all the grooves were closed with the first resist (photoresist), and the regions on the individual semiconductor structures were opened.
  • a plating seed layer (Ti / Ni / Cu, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0.6 ⁇ m) is formed on the surface of the semiconductor structure, the p-ohmic electrode layer, and the surface of the first resist by sputtering. ) was formed.
  • a grid-like second resist (photoresist) having a height of 10 ⁇ m and a width of 160 ⁇ m as shown in FIG. 3C was formed.
  • Cu was deposited by plating from the exposed plating seed layer to complete the conductive support body.
  • the thickness Ls of the conductive support body including the ohmic electrode layer and the plating seed layer in the central portion of the semiconductor structure portion was 140 ⁇ m.
  • the plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25-30 ° C., the current was 67.4 A, the plating growth time was 4 hours, and the deposition rate was 35 ⁇ m / hr. At this time, the plating layer was bonded on the resist, and the conductive support body was in a state of integrally supporting a plurality of semiconductor structures.
  • the formed conductive support body was formed with recesses and holes as shown in FIGS. 2 (F) and 3 (D).
  • the thickness of the thinnest portion of the recess was 30 to 50 ⁇ m, that is, about 30 ⁇ m at the position near the hole and about 50 ⁇ m at the thickest position away from the hole.
  • the distance between the opposite vertices was about 77 ⁇ m.
  • the hole for supplying the etching solution can be easily formed only by forming the plating layer.
  • the lift-off layer was removed by a chemical lift-off method using a CrN selective etching solution, and the sapphire substrate was peeled off.
  • the surface of the n-GaN layer was roughened by performing a treatment for 10 minutes at 60 ° C. using a 6 mol / L KOH solution, and then a resist was applied to form an n-electrode patterning, followed by EB vapor deposition.
  • Ti / Al / Ni / Au, each thickness: 0.02 ⁇ m / 1.5 ⁇ m / 0.02 ⁇ m / 2 ⁇ m was formed, and the resist was removed by lift-off with acetone.
  • a support tape (ultraviolet curing tape) is attached to the back side of the conductive support body, the conductive support body is fixed to the table of the laser dicing machine, and the conductive support body is laser-cut from the semiconductor structure side along the recess.
  • 100 Group III nitride semiconductor devices were obtained. Since the thickness at the dent position, which is a coupling portion of each element, was 30 to 50 ⁇ m, all the grooves could be cut by one scanning.
  • the side surface of the conductive support body of the semiconductor element after the separation has a cut surface and a non-cut surface, and the maximum thickness of the conductive support body at the cut surface is 50 ⁇ m, and the conductivity on the semiconductor structure portion
  • the thickness of the sex support body was 36%.
  • the outer peripheral part of the surface on the opposite side to the semiconductor structure part was rounded.
  • the conductive support body after cutting had a roundness corresponding to the shape of the hole at the corner on the surface opposite to the semiconductor structure.
  • a group III nitride semiconductor device was obtained by the same method as in Example 1 except that. The thickness L of the group III nitride semiconductor layer was adjusted by the thickness of the n-GaN layer to be removed. Further, the thickness Ls of the conductive support body was adjusted by the plating growth time. And the crack generation rate was evaluated by the method similar to the said Example 1. FIG. As a result, the crack occurrence rate was 5% in Examples 2 and 3, and 0% in Example 4.
  • the crack occurrence rate was 0% in any of these.
  • Example 3 Furthermore, even when a 20 ⁇ m thick Ni—Co layer (Co: 30%) was inserted between the Ti layer (0.02 ⁇ m) and Ni (0.2 ⁇ m) in Example 3, the crack generation rate was 0%. became. The crack generation rate was 0% even when the Ni—Co layer was 30 ⁇ m.
  • the thermal expansion coefficient (10 ⁇ 6 / K) is Cu: 16.5, whereas Ni: 13.4 and Co: 13.0.
  • Invar type alloys such as Fe—Ni alloys and Fe—Ni—Co alloys have a smaller thermal expansion coefficient. For this reason, the generation of cracks could be further reduced by thickening the Ni layer of the plating seed layer or adding a Ni—Co layer or Fe—Ni layer.
  • the present invention it is possible to provide a group III nitride semiconductor element in which a group III nitride semiconductor layer is hardly cracked after being mounted on an arbitrary substrate and a method for manufacturing the same.
  • Group III Nitride Semiconductor Device 102 Growth Substrate 104 Lift-off Layer 106 Group III Nitride Semiconductor Layer 108 Groove 110 Semiconductor Structure 112 First Resist (Filler) 114 Plating seed layer 116 Resist (second resist) 117 resist (third resist) 118 Exposed portion of plating seed layer 120 Recess 122 Conductive support body (first conductive support body) 122A Cut conductive support body 122B Corner of conductive support body 122C Outer peripheral portion opposite to semiconductor structure portion 123 Second conductive support body 124 Hole 125 Recess (second recess) 126 Void 128 Upper electrode 200 Semiconductor element assembly

Abstract

　任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供する。　本発明のIII族窒化物半導体素子１００は、Ｃｕを主材料とする導電性サポート体１２２Ａと、該導電性サポート体上に設けられたIII族窒化物半導体層１１０と、を有し、前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であることを特徴とする。

Description

III族窒化物半導体素子およびその製造方法
　本発明は、III族窒化物半導体素子およびその製造方法に関する。
　半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらには、例えば、III族元素とＶ族元素との化合物からなるIII－Ｖ族半導体が用いられる。
　III族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素として主にＮを用いたIII族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。
　しかしながら、サファイア基板は絶縁性であって電流が流れないため、発光ダイオードは従来、サファイア基板上に順に成長させたｎ型のIII族窒化物半導体層、活性層（発光層）およびｐ型のIII族窒化物半導体層からなる半導体積層体の一部を除去してｎ型のIII族窒化物半導体層を露出させ、この露出させたｎ型のIII族窒化物半導体層およびｐ型のIII族窒化物半導体層の上にｎ型電極およびｐ型電極をそれぞれ配置して、電流を横方向に流す横型構造を採用するのが通常であった。
　これに対し、近年、サファイア基板などの成長用基板上にリフトオフ層を形成後、発光層を含むIII族窒化物半導体積層体を形成し、この半導体積層体を導電性のサポート体で支持した後、リフトオフ層を化学的なエッチングにより選択的に溶解してサファイア基板を剥離（リフトオフ）し、これらサポート体と半導体積層体を一対の電極で挟むことで、ＬＥＤチップを得る技術が実用に向けて研究されている。
　このような縦型構造のIII族窒化物半導体ＬＥＤチップを作製するには、例えば、III族以外の金属や金属窒化物からなるリフトオフ層をエッチングすることでエピタキシャル層から成長用基板を剥離する一般的なケミカルリフトオフ法や、エッチング中に紫外光等の光を照射し、リフトオフ層を活性化させながらエッチングを行うフォトケミカルリフトオフ法がある。これらは、特定のエッチング溶液に浸漬して、リフトオフ層をエッチングによって溶解することによりエピタキシャル層から成長用基板をリフトオフする方法であり、本明細書において「ケミカルリフトオフ法」と総称される。
　特許文献１には、上記のようなケミカルリフトオフ法を用いた、発光層にクラックのないIII族窒化物半導体縦型構造ＬＥＤチップの製造方法が記載されている。この文献では、III族窒化物半導体積層体上にＣｕメッキを成長させて、Ｃｕを主材料とする導電性サポート体を形成する例が記載されている（実施例２３～２５参照）。
国際公開第２０１１／０５５４６２号
　しかしながら、特許文献１に記載の、Ｃｕを主材料とする導電性サポート体上にIII族窒化物半導体層が形成されたIII族窒化物半導体縦型構造ＬＥＤチップにおいて、このＬＥＤチップをランプ・モジュール基板に加熱ハンダ実装すると、III族窒化物半導体層にクラックが発生するという問題があることが判明した。この課題は、III族窒化物半導体縦型構造ＬＥＤチップにかかわらず、その他のIII族窒化物半導体素子にもあてはまる。
　そこで本発明は、上記課題に鑑み、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）Ｃｕを主材料とする導電性サポート体と、
　該導電性サポート体上に設けられたIII族窒化物半導体層と、を有し、
　前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であることを特徴とするIII族窒化物半導体素子。
　（２）前記Ｌｓが１６０μｍ以上であり、かつ、前記Ｌが６μｍ以上である上記（１）に記載のIII窒化物半導体素子。
　（３）前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有する上記（１）または（２）に記載のIII族窒化物半導体素子。
　（４）前記導電性サポート体は、前記III族窒化物半導体層側に前記Ｃｕをメッキ成長させるためのメッキシード層を有し、該メッキシード層がＮｉ層を含む上記（１）～（３）のいずれか１項に記載のIII族窒化物半導体素子。
　（５）前記メッキシード層が厚み５μｍ以上のＮｉ層を含む上記（４）に記載のIII族窒化物半導体素子。
　（６）前記導電性サポート体は、前記III族窒化物半導体層側に前記Ｃｕをメッキ成長させるためのメッキシード層を有し、前記メッキシード層がＮｉ－Ｃｏ合金層、Ｆｅ－Ｎｉ合金層、またはＦｅ－Ｎｉ－Ｃｏ合金層を含む上記（１）～（３）のいずれか１項に記載のIII族窒化物半導体素子。
　（７）成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第１工程と、
　前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、
　前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から剥離する第３工程と、を有し、
　前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
　（８）前記Ｌｓを１６０μｍ以上とし、かつ、前記Ｌを６μｍ以上とする上記（７）に記載のIII窒化物半導体素子の製造方法。
　（９）前記第２工程は、
　前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
　前記溝を充填剤で塞ぐ工程と、
　前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
　該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
　前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
　前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
　前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
　さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有する上記（７）または（８）に記載のIII族窒化物半導体素子の製造方法。
　本発明によれば、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することができる。
本発明の一実施形態にかかる、個片化した１つのIII族窒化物半導体素子１００の模式斜視図である。 （Ａ）～（Ｉ）は、本発明の一実施形態にかかるIII族窒化物半導体素子１００の製造方法の各工程を模式側面断面図で示したものである。 （Ａ）～（Ｄ）は、図２に示した、本発明の一実施形態にかかる半導体素子１００の製造方法の一部の工程を模式上面図で示したものである。 （Ａ）～（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図２と同様の模式上面図である。 本発明の一実施形態における、個片化前のIII族窒化物半導体素子結合体２００の模式斜視図である。
　以下、図面を参照しつつ本発明の実施形態を説明する。なお、図面では、説明の便宜上、導電性サポート体に対してリフトオフ層および半導体積層体を実状とは異なる比率で誇張して示す。
　本発明の一実施形態にかかるIII族窒化物半導体素子１００（以下、単に「素子１００」という。）を、図１により説明する。素子１００は、Ｃｕ（銅）を主材料とする導電性サポート体１２２Ａと、この導電性サポート体１２２Ａ上に設けられたIII族窒化物半導体層としての半導体構造部１１０と、を有する。
　本実施形態において、導電性サポート体１２２Ａは、後述するように、湿式メッキまたは乾式メッキなどのメッキ法により形成されるため、メッキシード層１１４と、このメッキシード層上にメッキ成長させたＣｕとからなる。Ｃｕからなるメッキにはメッキ法による不可避的不純物が含まれていてもよい。Ｃｕの電気メッキでは、メッキシード層１１４の表面（メッキ成長させる面）は、Ｃｕ，Ｎｉ，Ａｕなどとする。一方、メッキシード層１１４の半導体構造部１１０側は、の半導体構造部１１０との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。なお、Ｃｕを主材料とするとは、導電性サポート体１２２Ａを構成するＣｕからなるメッキの厚さが７割以上を占め、メッキシード層およびＣｕからなるメッキを含めてＣｕ成分が少なくとも７割以上を占めることをいう。
　半導体構造部１１０は、III族窒化物半導体層であれば層構成は特に限定されず、１層でもよいし、２層以上の積層体であってもよい。半導体構造部１１０が発光層を含めばＬＥＤとなり、含まない場合は他の半導体素子となる。半導体構造部１１０は、例えばＭＯＣＶＤ法により、図２で後述するリフトオフ層１０２上にエピタキシャル成長させることができる。例えば、リフトオフ層１０２上に、第１伝導型のIII族窒化物半導体層、III族窒化物半導体により多重量子井戸（ＭＱＷ）構造を形成した発光層、および第１伝導型とは異なる第２伝導型のIII族窒化物半導体層を順次積層して半導体構造部１１０として、本発明の素子１００をIII族窒化物半導体縦型構造ＬＥＤチップとすることができる。この場合、第１伝導型をｎ型とし、第２伝導型をｐ型としてもよいし、この逆であってもよい。
　本発明者らによれば、実装後にクラックが発生するのは以下の理由によるものと推測される。すなわち、素子１００を実装基板に接合・固定するためには、ハンダなどの接合材料を加熱・溶融する必要がある。用いる接合材料にも依るが、一般的に実装温度は１００～３００℃となる。実装後、素子１００は使用温度（一般的には－４０～８５℃）まで下がる。ここで、Ｃｕを主材料とする導電性サポート体１２２Ａと半導体構造部１１０のIII族窒化物半導体層とは、熱膨張係数が異なるため、上記の実装時の熱処理によって、両者の間に残留応力が発生し、III族窒化物半導体層にクラックが生じてしまうものと思われる。
　ここで、本発明の特徴的構成は、導電性サポート体１２２Ａの厚みＬｓが１４０μｍ以上であり、かつ、III族窒化物半導体層としての半導体構造部１１０の厚みＬが６μｍ以上であることである。この構成を採用することにより、素子１００を任意の基板に実装しても、III族窒化物半導体層にクラックが生じにくいという顕著な効果を奏するものである。このような効果を奏する作用は必ずしも明らかではないが、導電性サポート体１２２Ａを所定厚みよりも厚くすることによって、その反りを抑制し、III族窒化物半導体層を所定厚みよりも厚くすることによって、その強度を高めることによるものと推測される。導電性サポート体およびIII族窒化物半導体層を厚くすることは、それぞれメッキ成長およびエピタキシャル成長に要する時間の増加につながり、スループットを下げることになるため、当業者が通常着想する手法ではない。しかしながら、本発明者らが鋭意検討した結果、Ｌｓ≧１４０μｍかつＬ≧６μｍとすることで、クラックの発生を著しく抑制できることを見出し、本発明を完成するに至ったのである。なお、素子１００を実装する基板の材質は問わない。
　クラック抑制の効果をより高める観点から、Ｌｓ≧１６０μｍかつＬ≧６μｍであることが好ましい。
　また、スループットを大きく悪化させない観点から、Ｌｓは４００μｍ以下、Ｌは２０μｍ以下とすることが好ましい。
　さらに、メッキシード層１１４は、Ｎｉ，Ｃｏ，Ｎｉ－Ｃｏ合金、Ｆｅ－Ｎｉ合金、Ｆｅ－Ｎｉ－Ｃｏ合金といった金属の層を含んでいることが好ましい。これらはメッキ法での形成が容易であると共に、熱膨張係数がＣｕよりも小さいため、これらの層が導電性サポート体１２２ＡのＣｕとIII族窒化物半導体層（半導体構造部１１０）との間に位置して、両者の熱膨張差を緩衝し、クラックをより抑制できるからである。なかでも、メッキシード層１１４が厚み５μｍ以上のＮｉ層を含む場合に、クラック抑制の効果を顕著に得ることができた。また、Ｆｅ－Ｎｉ合金やＦｅ－Ｎｉ－Ｃｏ合金は低熱膨張係数を有するいわゆるインバー型合金であり、インバー曲線からIII族窒化物系に合う適当な熱膨張係数を選択できる。これらの合金は厚みが１μｍ以上あれば熱膨張差を緩衝する効果を発することができる。
　素子１００は、例えば以下のような方法で製造することができる。すなわち、本発明の一実施形態にかかる素子１００の製造方法は、成長用基板１０２上にリフトオフ層１０４およびIII族窒化物半導体層１０６をこの順に形成する第１工程（図２（Ａ））と、このIII族窒化物半導体層１０６上に、Ｃｕを主材料とする導電性サポート体１２２をメッキ法により形成する第２工程（図２（Ｂ）～（Ｇ））と、リフトオフ層１０４を除去することで、成長用基板１０２をIII族窒化物半導体層としての半導体構造部１１０から剥離する第３工程（図２（Ｈ））と、個片化工程（図２（Ｉ））と、を有し、このとき、図２（Ｉ）に示すように、導電性サポート体１２２Ａの厚みＬｓを１４０μｍ以上とし、かつ、III族窒化物半導体層としての半導体構造部１１０の厚みＬを６μｍ以上とする。
　この製造方法の一例を、図２および図３によって以下詳細に説明する。まず、図２と図３との対応関係を先に説明する。図３（Ａ）は、図２（Ｂ）に示した状態の模式上面図であり、図３（Ａ）のＩ－Ｉ断面が図２（Ｂ）に相当する。なお、図２（Ｂ）以外の図２の断面図も同様の位置でのものである。図３（Ｂ）は、図２（Ｃ）に示した状態の上面図である。図３（Ｃ）は、図２（Ｅ）に示した状態の上面図である。図３（Ｄ）は、図２（Ｆ）に示した状態の横断面図である。
　まず、図２（Ａ）に示すように、成長用基板１０２の上にリフトオフ層１０４を介して、III族窒化物半導体層１０６を形成する。
　次に、図２（Ｂ）および図３（Ａ）に示すように、III族窒化物半導体層１０６の一部を除去して、成長用基板１０２の一部が底部で露出する溝１０８を網目状、本実施形態では格子状に形成することで、横断面形状が四角形の縦横に整列したIII族窒化物半導体層からなる半導体構造部１１０を複数個形成する。
　次に、図２（Ｃ）および図３（Ｂ）に示すように、全ての溝１０８を充填材としての第１レジスト１１２で塞ぐ。
　次に、図２（Ｄ）に示すように、半導体構造部１１０および第１レジスト１１２の上にメッキシード層１１４を形成する。
　次に、図２（Ｅ）および図３（Ｃ）に示すように、溝１０８の上方かつメッキシード層１１４上に、格子状の薄膜の第２レジスト１１６を形成する。ここで、第２レジスト１１６に覆われず露出した部位１１８が形成される。
　次に、図２（Ｆ）および図３（Ｄ）に示すように、露出部位１１８からＣｕメッキ層を成膜させる。これにより、複数個の半導体構造部１１０を一体支持する導電性サポート体１２２を形成する。ここで、Ｃｕメッキ層は、第２レジスト１１６の上に凹み１２０を有し、かつ、第２レジスト１１６の交差部位上に孔１２４を有するように成膜させるが、詳細は後述する。
　次に、図２（Ｇ）に示すように、第２レジスト１１６および第１レジスト１１２を除去して、孔１２４からリフトオフ層１０４に通じる空隙１２６を形成する。具体的には、アセトンなどのレジストを溶解する液体を孔１２４から供給することにより、第２レジスト１１６を溶解する。本実施形態では、孔１２４の下の第２レジスト１１６と第１レジスト１１２とに挟まれたメッキシード層部分は、第２レジスト１１６の除去の後に続いて、機械的または化学的に除去される。その後、第１レジスト１１２にもアセトンなどの液体が達することにより、第１レジスト１１２も除去できる。
　次に、エッチング液を孔１２４および空隙１２６を介して供給することにより、リフトオフ層１０４をエッチングにより除去する。この結果、成長用基板１０２は半導体構造部１１０から剥離される（図２（Ｈ））。
　最後に、図２（Ｉ）に示すように、半導体構造部１１０の間で凹み１２０に沿って導電性サポート体１２２を切断することにより、各々が切断された導電性サポート体１２２Ａに支持された半導体構造部１１０を有する複数個の素子１００に個片化する。図３（Ｄ）の破線が切断ラインであり、凹み１２０に沿っていることがわかる。また、上部電極１２８を半導体構造部１１０の剥離面側に形成する。下部電極は導電性サポート体１２２Ａが兼ねる。
　ここで、導電性サポート体１２２Ａの厚みＬｓはメッキの成長時間により調整し、半導体構造部１１０の厚みＬは、エピタキシャル成長時間により調整することができ、いずれの厚みもＳＥＭにより素子１００の断面を観察することにより、測定することができる。ＬｓおよびＬはいずれも、素子１００の中央部での厚みとする。
　図２および図３に示した製造方法は、ケミカルリフトオフ法に用いるエッチング液を供給する孔を導電性サポート体に容易に形成でき、かつ、導電性サポート体の切断（すなわち個片化）を容易に行える点でも好ましい。すなわち、露出部位１１８から成膜するＣｕメッキ層は、まず、第２レジスト１１６の壁に阻まれ、縦方向にのみ伸張する。第２レジストの上面に達した後には縦方向および横方向に伸張する。さらにメッキを続けると、第２レジスト１１６上で隣接して成膜するメッキ層同士が結合する。これにより、複数の半導体構造部１１０を導電性サポート体１１２が一体支持することが可能となる。その際、第２レジスト１１６の上にて成膜するメッキ層の縦方向への伸長は、半導体構造部１１０上にて成膜するメッキ層の縦方向への伸長よりも遅く、第２レジスト１１６の中央部ほど遅れる。そのため、第２レジスト１１６上におけるメッキ厚みが半導体構造部１１０上におけるメッキ厚みよりも小さくなり、図２（Ｆ）のような凹み１２０が形成される。ダイシング装置により凹み１２０に沿って切断することにより、凹みを有しない導電性サポート体よりも容易に切断することができる。
　また、第２レジスト１１６は、格子状に形成している（図２（Ｃ）参照）。ここで、第２レジスト１１６の直線部位上に成膜するメッキ層の伸長よりも、第２レジスト１１６の交差部位上に成膜するメッキ層の伸長はさらに遅れが生じる。このため、直線部位上ではメッキ層が結合しているが、交差部位上ではメッキ層が結合していない状態が実現できる。その状態でメッキ層の成膜を止めることにより、第２レジスト１１６の交差部位上に孔１２４を形成することができる。従来は、メッキシード層上に予め柱状のピラーを形成した後に、メッキ層を成長させ、その後ピラーを除去することで、孔を形成していた。しかし、本実施形態の方法では、メッキ層を成膜させるのみで孔１２４を形成することができる。また、第２レジスト１１６は薄いため、柱状のピラーよりも製造が簡単であり、残渣が残ることもなく確実に除去可能である。なお、メッキ層の伸長速度および形状は、メッキ浴の種類、温度、電流により制御できる。
　なお、第２レジスト１１６は網目状に形成すれば、その塗布態様は特に限定されない。図４（Ａ）～（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図３と同様の模式上面図である。メッキシードの露出部位の形状は、図３（Ｃ）のように正方形ではなく、図４（Ｃ）に示すように正方形の角部に丸みや面取り、へこみ等がついていてもよい。この場合、図３（Ｄ）に示すように、メッキ後の孔１２４の径を図２（Ｄ）よりも大きくすることができる。
　図１は、上記製造方法で得ることができる、本発明に従う素子１００の模式斜視図である。素子１００において、導電性サポート体１２２Ａは、横断面形状がコーナー１２２Ｂに丸みを有する四角形であり、かつ、半導体構造部１１０とは反対側の面の外周部１２２Ｃにも丸みを有する。コーナー１２２Ｂの丸みは、孔１２４に由来する。また、導電性サポート体１２２Ａの側面は切断面と非切断面とからなる。個片化前に各々の導電性サポート体１２２Ａが結合していた部分が平面の切断面であり、メッキ層成膜後の形状のまま丸みを有する箇所が非切断面である。切断面での導電性サポート体１２２Ａの最大厚みは、半導体構造部１１０上での導電性サポート体１２２Ａの厚みＬｓの２０～８０％であることが好ましい。素子１００では、導電性サポート体１２２Ａが下部電極として働き、半導体構造部１１０上に設けられた上部電極１２８と対になる。
　図５は、上記製造方法で得ることができる、個片化前の半導体素子結合体２００の模式斜視図である。半導体素子結合体２００は、成長用基板１０２と、該成長用基板１０２上のリフトオフ層１０４と、該リフトオフ層１０４上で溝１０８を介して互いに独立した複数の半導体構造部１１０と、前記複数個の半導体構造部１１０を一体支持する導電性サポート体１２２と、を有し、該導電性サポート体１２２は、溝１０８の上方の位置に凹み１２０を有し、溝１０８の交差部位上に、溝１０８に通じる孔１２４を有する。なお、半導体構造部１００上にはメッキシード層１１４がある。半導体素子結合体２００は、図２（Ｇ）に示す状態のウェハである。すなわち、本明細書において「半導体素子結合体」とは、複数の半導体構造部が成長用基板と導電性サポート体で挟まれかつ一体支持された、リフトオフ前の状態のウェハを意味する。
　半導体素子結合体２００では、孔１２４を介して溝１０８にエッチング液を供給して、リフトオフ層１０４を除去することができる。また、凹み１２０に沿ってより容易にサポート体１２２を切断することができる。
　（半導体層形成工程）
　成長用基板１０２は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。形成するリフトオフ層の種類やIII族窒化物半導体層のＡｌ，Ｇａ，Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０４としては、ケミカルリフトオフ法ではＣｒＮやＳｃＮなどのIII族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０４の膜厚は２～１００ｎｍ程度とする。
　（溝形成工程）
　III族窒化物半導体層１０６の一部の除去には、ドライエッチング法を用いるのが好ましい。これは、III族窒化物半導体層１０６のエッチングの終点を再現性良く制御できるからである。また、III族窒化物半導体層１０６が繋がった状態であると、後工程においてエッチング液でリフトオフ層１０４をエッチングすることができないため、この除去は、少なくとも成長用基板またはリフトオフ層が露出するまで行うものとする。上記の本実施形態では、溝１０８の底部ではリフトオフ層１０４は除去され、成長用基板１０２が完全に露出する例を示した。
　本実施形態において半導体構造部１１０の横断面形状は四角形で示したが、半導体構造部１１０の横断面形状は特に限定されず、円形でも、三角形や六角形などの多角形でもよい。半導体構造部１１０の横断面形状を多角形とする場合は、多角形の半導体構造部１１０の周囲の溝１０８に沿って網目状にレジスト１１６を形成することにより、レジスト１１６の交差部位上に、溝１０８に通じる孔１２４を形成するとともに、溝１０８の上方の位置の導電性サポート体１２２に凹み１２０を形成することができる。なお、半導体素子を個片化する工程において、レーザーダイシング装置により溝１０８を直線で切断しやすいように、半導体構造部１１０は整列していることが好ましい。
　半導体構造部１１０の横断面が四角形の場合、１辺は通常２５０～３０００μｍとする。また、溝１０８の直線部位における幅は、４０～２００μｍの範囲内とすることが好ましく、６０～１００μｍとすることがより好ましい。４０μｍ以上とすることにより、溝１０８へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
　（溝部充填・メッキシード層形成工程）
　図１の実施形態では、溝１０８の充填剤として第１レジスト１１２を用い、その後全ての第１レジスト１１２を格子状のレジスト１１６とともに除去して空隙１２６を形成したが、本発明はこれに限らず、充填剤の一部を除去して、エッチング供給用の空隙を形成するものでもよい。例えば、半導体構造部１１０の横断面の形状が四角形の場合、ＰＣＴ／ＪＰ２０１１／００５４８５に記載するように、各半導体構造部１１０の１つの側面のみを充填剤としてのレジストで塞ぎ、残りの３つの側面は充填剤としての金属で塞ぐこともできる。そして、充填剤除去工程では、金属は除去せずレジストのみを除去し、レジストで埋められた溝のみにエッチング供給用の空隙を形成することができる。この場合、図１（Ｈ）のリフトオフ工程では、レジストで塞いだ溝側からその反対側の溝側に向かってエッチングが進行する。
　溝１０８の充填剤としては、第１レジスト１１２などのレジストに替えて、任意の材料を用いてもよい。例えば、導電性サポート体１２２やメッキシード層１１４に使用されない金属、またはＳｉＯ２などの絶縁物を用いることができる。充填剤を除去する場合は、材料に応じたエッチング液を選択すればよい。
　（レジスト形成・メッキ形成工程）
　第２レジストの幅や厚み、および第２レジストの交差部位における形状を適宜調整することで、凹み位置１２０での導電性サポート体１２２の厚み、半導体構造部１１０上の導電性サポート体１２２の厚みＬｓ、および孔１２４の寸法を適宜設定することができる。また、網目状のレジストを形成する工程と、導電性サポート体を形成する工程とを複数回繰り返す多段階メッキ工程を採用してもよい。
　凹み１２０位置での導電性サポート体１２２の厚みは特に限定されないが、ダイシング装置により切断し易い厚みであることが好ましく、例えば１２０μｍ以下とする。
　なお、本実施形態では、メッキシード層１１４の上に第２レジスト１１６を形成した。しかし、孔を形成する位置にあたるメッキシード層は予め除去し、第１レジスト１１２に接して第２レジスト１１６を形成してもよい。
　図には示されないが、複数個の半導体構造部１１０の主表面とメッキシード層１１４との間に、複数個の半導体層１０６の各々と接するオーミック電極層を形成するのが好ましい。また、本発明をＬＥＤチップの製造に使用する場合には、オーミック電極層とメッキシード層１１４との間にさらに反射層を形成するか、オーミック電極層が反射層の機能を兼ねることがより好ましい。これらの層形成には、真空蒸着法、イオンプレーティング法、スパッタリング法などの乾式成膜法を用いることができる。
　上記オーミック電極層は、仕事関数の大きな金属、例えばＰｄ，Ｐｔ，Ｒｈ，Ａｕ，Ａｇなどの貴金属やＣｏ，Ｎｉにより形成することができる。また、反射層としては、Ｒｈ等の反射率が高いため、上記オーミック電極層との兼用も可能だが、発光領域が可視光の場合にはＡｇやＡｌ層等を、紫外線領域の場合にはＲｈやＲｕ層等を用いるのがより好ましい。なお、オーミック電極層および反射層は合計しても高々０．２μｍと薄いので、これらは導電性サポート体の一部として扱っても本発明の効果に影響はない。
　（リフトオフ工程）
　本発明におけるケミカルリフトオフ法に使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液など、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。
　また、リフトオフ後に露呈した半導体構造部１１０の面は、ウエット洗浄で清浄化されるのが好ましい。次いで、ドライエッチングおよび／またはウエットエッチングで所定量削ることにより、Ｌｓを調整してもよい。
　さらに、レジストをマスクとしたリフトオフ法により上部電極としてのｎ型オーミック電極およびボンディングパッド電極を形成する。電極材としてはＡｌ，Ｃｒ，Ｔｉ，Ｎｉ，Ｐｔ，Ａｕなどが用いられ、オーミック電極、ボンディングパッドにはＴｉ，Ｐｔ，Ａｕなどをカバー層として成膜して、配線抵抗の低減とワイヤーボンドの密着性を向上させる。なお、半導体構造部１１０の露出している側面ならびに表面（ボンディングパッド表面を除く）には、ＳｉＯ２やＳｉＮなどの保護膜（絶縁膜）を付与してもよい。
　（個片化工程）
　個片化工程では、半導体構造部１１０間を例えばブレードダイサーやレーザーダイシング装置を用いて切断する。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実験例１）
　（実施例１）
　図２および図３に示す製造方法で、図１に示す半導体素子を作製した。具体的には、まず、成長用のサファイア基板上に、スパッタ法により金属Ｃｒ層を形成しアンモニア雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚み：１８ｎｍ）を形成した。その後、リフトオフ層上にIII族窒化物半導体層として、バッファ層（組成：ＧａＮ、厚み：４μｍ）、ｎ－ＧａＮ層（厚み：６μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚み：０．１μｍ）、ｐ－ＧａＮ層（厚み：０．２μｍ）を順次積層した。この段階でのIII族窒化物半導体層の厚みは、１０．３μｍとなる。
　その後、サファイア基板の一部が露出するよう、半導体層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面の形状が正方形の互いに独立した複数個の半導体構造部を形成した。半導体構造部の幅Ｗは１３５０μｍであり、個々の素子の配置は碁盤の目状とした。素子間のピッチは１５００μｍ、すなわち溝幅は１５０μｍである。
　次に、半導体構造部の上に、ＥＢ蒸着法によりオーミック電極層（Ａｇ、厚さ：０．１μｍ）を形成した。次に、図２（Ｃ）および図３（Ｂ）に示すように、全ての溝を第１レジスト（フォトレジスト）で塞ぎ、個々の半導体構造部上の領域は開口させた。その後、スパッタ法により、半導体構造部の表面、ｐ－オーミック電極層上および第１レジストの表面にメッキシード層（Ｔｉ／Ｎｉ／Ｃｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。
　次に、高さ１０μｍ、幅１６０μｍの、図３（Ｃ）に示すような格子状の第２レジスト（フォトレジスト）を形成した。その後、露出したメッキシード層上からメッキ法によりＣｕを成膜し、導電性サポート体を完成させた。半導体構造部の中央部でのオーミック電極層およびメッキシード層を含めた導電性サポート体の厚みＬｓを１４０μｍとした。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５～３０℃の範囲で、電流は６７．４Ａ、メッキ成長時間は４時間、析出速度は３５μｍ／ｈｒであった。このとき、メッキ層はレジスト上で結合し、導電性サポート体は複数の半導体構造部を一体支持する状態となった。
　形成された導電性サポート体には、図２（Ｆ）および図３（Ｄ）に示すような凹みと孔が形成されていた。凹みの最も薄い部位の厚みは３０～５０μｍ、すなわち孔近傍の位置で約３０μｍ、孔から離れた最も厚い位置で約５０μｍとなった。孔の寸法は、対向する頂点間の距離が約７７μｍとなった。このように、メッキ層を成膜するのみでエッチング液を供給するための孔を容易に形成することができた。
　次に、孔内にアセトンを供給して、レジストを除去した。この際、孔直下のメッキシード層は塩化第２鉄の希薄溶液、Ｎｉ選択エッチング液で溶解除去した。そして、孔を介して、引き続きアセトンにより溝に充填していたレジストを取り除き、空隙を形成した。このとき、レジストの残渣が残るようなことはなかった。
　次に、ＣｒＮ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去し、サファイア基板を剥離した。
　その後、バッファ層全部とｎ－ＧａＮ層の一部の計４．３μｍを、ＩＰＣ－ＲＩＥ装置を用いてドライエッチングを行い、III族窒化物半導体層の厚みＬを６．０μｍとした。
　その後、６ｍｏｌ／ＬのＫＯＨ溶液を用いて６０℃で１０分間の処理を行いｎ－ＧａＮ層の表面を荒らした後、レジストを塗布して、ｎ電極のパターニングを形成した後、ＥＢ蒸着法により（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、各厚み：０．０２μｍ／１．５μｍ／０．０２μｍ／２μｍ）を形成し、アセトンにてリフトオフを行うことでレジストを除去した。
　導電性サポート体の裏面側に支持テープ（紫外線硬化テープ）を貼り付けて、導電性サポート体をレーザーダイシング装置のテーブルに固定し、凹みに沿って導電性サポート体を半導体構造部側からレーザー切断し、１００個のIII族窒化物半導体素子を得た。各素子の結合部分となる凹み位置での厚みが３０～５０μｍであったため、全ての溝は各々一度の走査で切断できた。
　個片化後の半導体素子の導電性サポート体の側面は、切断面と非切断面とを有し、切断面での導電性サポート体の最大厚みは５０μｍであり、半導体構造部上での導電性サポート体の厚みに対して３６％の厚みであった。また、半導体構造部とは反対側の面の外周部に丸みを有していた。また、切断後の導電性サポート体の、半導体構造部とは反対側の面のコーナーには、孔の形状に対応した丸みがあった。
　＜評価＞
　このようにして得た１００個のIII族窒化物半導体素子を３５０℃のホットプレート上に５分間静置後、III族窒化物半導体層の表面を観察し、クラックが発生しているか否かを判定した。本実施例（Ｌｓ＝１４０μｍ，Ｌ＝６．０μｍ）では、１００個のうち１５個にクラックが発生しており、クラック発生率は１５％であった。
　（実施例２～４）
　Ｌｓ，Ｌを、Ｌｓ＝１４０μｍかつＬ＝７．０μｍ（実施例２）、Ｌｓ＝１６０μｍかつＬ＝６．０μｍ（実施例３）、Ｌｓ＝２００μｍかつＬ＝６．０μｍ（実施例４）とした以外は、上記実施例１と同様の方法でIII族窒化物半導体素子を得た。III族窒化物半導体層の厚みＬは、除去するｎ－ＧａＮ層の厚みによって調整した。また、導電性サポート体の厚みＬｓは、メッキ成長時間によって調整した。そして、上記実施例１と同様の方法でクラック発生率を評価した。その結果、クラック発生率は実施例２，３で５％、実施例４で０％となった。
　（比較例１，２）
　Ｌｓ，Ｌを、Ｌｓ＝１４０μｍかつＬ＝５．０μｍ（比較例１）、Ｌｓ＝１２０μｍかつＬ＝６．０μｍ（比較例２）とした以外は、上記実施例１と同様の方法でIII族窒化物半導体素子を得た。クラック発生率は比較例１で１００％、比較例２で８０％となった。
　このように、Ｌｓ≧１４０μｍ、Ｌ≧６μｍの２つの条件を満たす場合、クラック発生率は１５％以下と良好であったのに対し、２つのうちいずれかを満たさない場合には、クラック発生率が顕著に大きくなってしまった。このことから、Ｌｓ≧１４０μｍかつＬ≧６μｍであることにより、クラック発生率を大きく低下させるという顕著な効果があることがわかった。また、Ｌｓ≧１６０μｍかつＬ≧６μｍとすることにより、クラック発生率５％以下というさらに良好な結果が得られることもわかった。
　（実験例２）
　上記のように、ＬｓおよびＬを厚くすることにより、クラックの発生を抑制することができた。しかしながら、クラック発生率を０％にするためには、Ｌｓを２００μｍとかなり厚くせざるを得なかった。そこで、メッキシード層に着目して以下の実験を行った。
　実施例３のＬｓ＝１６０μｍかつＬ＝６．０μｍという条件は維持し、１６０μｍの導電性サポート体のうち、メッキシード層（実施例３ではＴｉ／Ｎｉ／Ｃｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）の構成を変更して、III族窒化物半導体素子を作製し、クラック発生率を評価した。
　メッキシード層のＮｉ層（実施例３で０．２μｍ）を、１０μｍ、２０μｍ、および３０μｍにそれぞれ変更した場合、これらのいずれでもクラック発生率は０％となった。
　さらに、実施例３のＴｉ層（０．０２μｍ）とＮｉ（０．２μｍ）の間に、厚み２０μｍのＮｉ－Ｃｏ層（Ｃｏ：３０％）を挿入した場合も、クラック発生率は０％となった。Ｎｉ－Ｃｏ層を３０μｍとしてもクラック発生率は０％となった。
　また、Ｎｉ－Ｃｏ層に替えて、厚み２０μｍのＦｅ－Ｎｉ層（Ｎｉ：３６％）を挿入しても、クラック発生率は０％となった。
　（考察）
　熱膨張係数（１０－６／Ｋ）は、Ｃｕ：１６．５であるのに対し、Ｎｉ：１３．４、Ｃｏ：１３．０である。Ｆｅ－Ｎｉ合金やＦｅ－Ｎｉ－Ｃｏ合金のようなインバー型合金の熱膨張係数はさらに小さい。このため、メッキシード層のＮｉ層を厚くする、または、Ｎｉ－Ｃｏ層やＦｅ－Ｎｉ層を追加することにより、クラックの発生をさらに低減することができた。
　本発明によれば、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することができる。
　１００　III族窒化物半導体素子
　１０２　成長用基板
　１０４　リフトオフ層
　１０６　III族窒化物半導体層
　１０８　溝
　１１０　半導体構造部
　１１２　第１レジスト（充填材）
　１１４　メッキシード層
　１１６　レジスト（第２レジスト）
　１１７　レジスト（第３レジスト）
　１１８　メッキシード層の露出部位
　１２０　凹み
　１２２　導電性サポート体（第１の導電性サポート体）
　１２２Ａ　切断された導電性サポート体
　１２２Ｂ　導電性サポート体のコーナー
　１２２Ｃ　半導体構造部と反対側の外周部
　１２３　第２の導電性サポート体
　１２４　孔
　１２５　凹み（第２の凹み）
　１２６　空隙
　１２８　上部電極
　２００　半導体素子結合体
 

Claims (9)

  1. 　Ｃｕを主材料とする導電性サポート体と、
    　該導電性サポート体上に設けられたIII族窒化物半導体層と、を有し、
    　前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であることを特徴とするIII族窒化物半導体素子。
  2. 　前記Ｌｓが１６０μｍ以上であり、かつ、前記Ｌが６μｍ以上である請求項１に記載のIII窒化物半導体素子。
  3. 　前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有する請求項１または２に記載のIII族窒化物半導体素子。
  4. 　前記導電性サポート体は、前記III族窒化物半導体層側に前記Ｃｕをメッキ成長させるためのメッキシード層を有し、該メッキシード層がＮｉ層を含む請求項１～３のいずれか１項に記載のIII族窒化物半導体素子。
  5. 　前記メッキシード層が厚み５μｍ以上のＮｉ層を含む請求項４に記載のIII族窒化物半導体素子。
  6. 　前記導電性サポート体は、前記III族窒化物半導体層側に前記Ｃｕをメッキ成長させるためのメッキシード層を有し、前記メッキシード層がＮｉ－Ｃｏ合金層、Ｆｅ－Ｎｉ合金層、またはＦｅ－Ｎｉ－Ｃｏ合金層を含む請求項１～３のいずれか１項に記載のIII族窒化物半導体素子。
  7. 　成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第１工程と、
    　前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、
    　前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から剥離する第３工程と、を有し、
    　前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
  8. 　前記Ｌｓを１６０μｍ以上とし、かつ、前記Ｌを６μｍ以上とする請求項７に記載のIII窒化物半導体素子の製造方法。
  9. 　前記第２工程は、
    　前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
    　前記溝を充填剤で塞ぐ工程と、
    　前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
    　該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
    　前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
    　前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
    　前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
    　さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有する請求項７または８に記載のIII族窒化物半導体素子の製造方法。
     
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