JP4136795B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体薄膜の製造方法及び半導体装置の製造方法に関し、特に第1の基板上に形成した半導体薄膜を第2の基板に転写する工程を含む半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来のこの種の製造方法として、下記の非特許文献1に開示されるものがある。
【0003】
【非特許文献】
コナガイ他、「膜剥離技術による高効率GaAs薄膜光電池(HIGH EFFICIENCY GaAs THIN FILM SOLAR CELLS BY PEELED FILM TECHNOLOGY)」ジャーナル・オブ・クリスタル・グロウス(Journal of Crystal Growth) 45 (1978) 227 280
【0004】
図19は非特許文献1に開示されている製造方法の概略を示している。この方法は、第1の基板上に形成した半導体薄膜を化学的なリフトオフ法によって第1の基板から剥離し、第2の基板へ固定する工程を含む。
【0005】
具体的には、図19(a)に示すように、GaAs基板201上に犠牲層(Al0.7Ga0.3As)202を設ける。この基板(GaAs/Al0.7Ga0.3As/GaAs基板)を弗酸(HF)に浸漬し、上部GaAs薄膜を得る(図19(b))。
【0006】
【発明が解決しようとする課題】
上記の方法で大面積の半導体薄膜を剥離する場合にはエッチング液の犠牲層への浸透が遅いため半導体薄膜の剥離に長い時間が必要であった。
剥離の時間を短時間におさえるために、例えば、半導体基板上に形成されている半導体薄膜を溝により適当な大きさに分割し、溝を介してエッチング液を浸透させることが考えられる。
【0007】
しかし、第1の基板上に形成された複数の半導体薄膜の上面を、第2の基板に一括してボンディングし、その状態で、第1の基板を剥離する方法を取った場合、半導体薄膜が溝により分割されたものであっても、半導体薄膜の剥離層をエッチングするためのエッチング液が、第1の基板と第2の基板の間の狭い間隙(半導体薄膜の膜厚程度)を通過しなければならず、エッチングに長い時間が掛かり、またエッチングの進行が基板面内で均一でないと言う問題があった。
【0008】
本発明は、第1の基板上の半導体薄膜の上面を第2の基板にボンディングし、化学的エッチングによって上記第1の基板から剥離する工程において、剥離のためのエッチング液の浸透が速く、しかも基板上の至るところでエッチングの進行が均一な、半導体装置の製造方法を提供することを目的とする。
【0009】
本発明は、
第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域に、前記第2の基板を貫通する貫通孔を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法を提供する。
本発明は、また、
第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域に沿って、前記第2の基板の面に沿う溝を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法を提供する。
本発明は、また、
第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域と、当該ダイシング領域に隣接する部分に、前記第2の基板の前記第1の面に沿う溝を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法を提供する。
本発明は、また、
第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板の、前記半導体薄膜貼り付け予定領域外に、前記第2の基板を貫通する貫通孔を含むエッチング液通路を設け、
前記第1の基板上の前記半導体薄膜を前記第2の基板の前記第1の面に貼り付けた後に、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより前記半導体薄膜から前記第1の基板を剥離する工程を含み、
この剥離する工程において、前記第2の基板の前記貫通孔を通して気体によって圧力を印加して、前記第1の基板に対し、前記第2の基板から遠ざかる方向に力を加えることを特徴とする半導体装置の製造方法を提供する。
本発明は、また、
第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板の、前記半導体薄膜貼り付け予定領域外に、前記第2の基板を貫通する貫通孔と前記第2の基板の面に沿う溝とを含むエッチング液通路を設け、
前記第1の基板上の前記半導体薄膜を前記第2の基板の前記第1の面に貼り付けた後に、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより前記半導体薄膜から前記第1の基板を剥離する工程を含み、
この剥離する工程において、前記第2の基板の前記貫通孔を通して気体によって圧力を印加して、前記第1の基板に対し、前記第2の基板から遠ざかる方向に力を加えることを特徴とする半導体装置の製造方法を提供する。
【0010】
【発明の実施の形態】
以下、主として半導体薄膜がLEDアレイとして用いられるものについて説明するが、本発明はこのような応用に限定されない。
【0011】
第1の実施の形態
最初に図1に示すように、第1の基板、例えばn型GaAs基板11上に、例えばGaAsバッファー層12、例えばAlAs剥離層13、例えばp型GaAs下側コンタクト層14、例えばp型AlxGa1−xAs下側クラッド層15、例えばp型AlyGa1−yAs活性層16、例えばn型AlzGa1−zAs上側クラッド層17、例えばn型GaAsで上側コンタクト層18を形成する。
これらの層は順にエピタキシャル成長させることにより得られる。
これらの層のうち、下側コンタクト層14、下側クラッド層15、活性層16、上側クラッド層17、及び上側コンタクト層18で半導体薄膜層20aが形成されている。また、半導体薄膜層20aと、バッファー層12、剥離層13をまとめて半導体エピタキシャル層25aと呼ぶ。
【0012】
図1に示す積層構造物を形成した後、素子分離(例えば発光領域以外の部分の活性層までをエッチング除去する)などを行うことにより、半導体素子を形成する。半導体薄膜層20aは、以下に詳述するように、溝23の形成により複数の半導体薄膜に分割されるものであり、半導体素子は、各半導体薄膜形成予定領域内に形成される。本実施の形態では、各半導体薄膜がLEDアレイを構成する場合を想定しており、各半導体薄膜内に複数のLED素子から成るLEDアレイが形成される。
【0013】
バッファー層12は、欠陥が少ない良好な半導体エピタキシャル層を形成するにあたり、良好な状態の表面を用意するとともに、基板11とAlGaAs層(14、15、17)との格子定数のミスマッチを緩和するとともに、基板11とAlGaAs層(14、15、17)の熱膨張率の差を緩和するためのものである。
【0014】
剥離層13は、半導体薄膜層20a(を後述のように分割することにより形成される半導体薄膜20)を基板11から化学的エッチングによって剥離するためのもので、半導体薄膜層20aの各層に対しエッチング性の低いエッチング液により高速にエッチングされる材料で形成されている。
【0015】
活性層16は、組成AlyGa1−yAsにおいて、発光波長が760nmの場合には、y=0.15程度、発光波長が740nmの場合には、y=0.2程度とされる。
下側クラッド層15及び上側クラッド層17は、ポテンシャル障壁によりダブルへテロ構造を形成するために設けられるものであり、例えば組成を表すAlxGa1−xAs及びAlzGa1−zAsにおいて、x=0.6、z=0.6とされる。
コンタクト層18は、n型GaAs(5×1017〜3×1018cm−3)であり、n側のオーミックコンタクトを取るために高い不純物濃度を有する。
【0016】
なお、活性層を上下2つの層に分け、下側の活性層をp型とし、上側の活性層をn型とすることとしても良い。
さらに、下側コンタクト層15及び下側クラッド層16をn型とし、上側のクラッド層18及び上側コンタクト層をp型としても良い。この場合において、活性層を上下2つの層に分ける場合には、下側をn型とし、上側をp型とする。
【0017】
なおまた、上記のようなヘテロ接合型のLEDとする代わりに、ホモ接合型のLEDを構成することもできる。この場合、各層をエピタキシャル成長させた後、最上層の表面から固相拡散法により不純物拡散を行って活性層内にpn接合を形成する。
また、同一組成のエピタキシャル層を形成し、該エピタキシャル層内にpn接合を形成したLEDであってもよい。例えば、エピタキシャル半導体層としてn型GaAs層を形成し、Znを拡散してもよいし、n型GaAs層/p型GaAs層を積層してもよい。
不純物拡散を行ってpn接合を形成する場合には、上記にように発光領域以外の部分のエッチング除去の代わりに、この不純物拡散が素子形成の工程を構成する。
【0018】
上記のように素子を形成した後、上記の半導体エピタキシャル層25a上に、図示しないフォトマスクを形成し、このフォトマスクを用いてエッチングを行なうことにより、半導体薄膜層20aをエッチング溝23で分割し、複数の半導体薄膜20を形成する(図2)。図2には、複数の半導体薄膜20のうち三つのみが図示されている。
上記した半導体薄膜層20aの分割のためのエッチングは、少なくとも剥離層13の一部が露出するまで行なわれる。図示の例では、エッチング溝23が剥離層13のみならず、その下に位置するバッファー層12をも貫通し、基板11の表面まで達している。その結果、エピタキシャル層25aも複数のエピタキシャル膜25に分割されている。
【0019】
例えば、AlGaAsで形成された層15、16、17やGaAsで形成された層14、18のエッチングには、エッチング液として、硫酸過水(硫酸/過酸化水素水/純水=16/1/1)、燐酸過水(燐酸/過酸化水素水/水=12/8/80)、又はクエン酸過水を用いる。
【0020】
半導体薄膜20の各々(「チップ」と呼ぶこともある)の大きさは、半導体薄膜20でLEDアレイを形成する場合、例えば、幅が約50μm乃至200μm、長さが約4mm乃至16mmである。その他半導体薄膜の大きさは素子の形態によって適宜設計することができ、例えば、約5mm×5mmから10mm×15mmとすることもできる。チップの寸法が大きくなると、エッチングの際クラックが発生する可能性が高くなる。この点からチップの寸法は、例えば約100時間のエッチングでクラック発生なく良好な剥離を行ない得る範囲内とされる。
一方、溝23の幅は、例えば約50μm乃至100μmである。エッチング液の浸透を良好にするには、溝23の幅が広い方が良いが、基板11や半導体薄膜20の材料の有効活用の観点からは溝の幅が狭い方が良い。即ち、溝23の幅を狭くすることにより、1枚のウエハから多くのチップ(半導体薄膜)を得ることができる。
【0021】
次に上記のような構造物の半導体薄膜20の上面を第2の基板、例えばSi基板40の表面41にボンディングし、第1の基板11を剥離することにより、半導体薄膜を第1の基板11から第2の基板40に転写する(図5)。なお、図5以降の断面図では、エピタキシャル膜が一つの膜として図示され、その層構成の詳細が省略されている。
【0022】
第2の基板40は、図3に示すように、各々半導体薄膜20を転写する予定の複数の貼付け予定領域44と、貼付け予定領域44に隣接する基板内回路領域45とからなる複数の複合半導体チップ予定領域46と、それらの相互間に位置し、複合半導体チップ予定領域46以外の領域である複合半導体チップ予定外領域48とを有する。
【0023】
ここで複合半導体チップ予定領域46とは、回路形成領域、半導体薄膜貼付け予定領域を含む、実質的に素子として動作する素子パターンが形成されている領域および該素子パターンが形成されている領域の周辺領域で基板40が層間絶縁膜やパッシベーション膜などで被覆された領域、さらに該層間絶縁膜やパッシベーション膜で被覆された領域の周辺領域で加工マージンをなどを含む、素子設計の際にCAD上で規定されたチップ領域を意味する。
【0024】
複合半導体チップ予定外領域48の一部又は全部が、第2の基板40をダイシングにより分割する際の「切りしろ」となるダイシング予定領域49である。即ち、ダイシング予定領域49とは、複合半導体チップ予定外領域48と一致する領域または複合半導体チップ予定外領域48に包含される領域で、ダイシング・ブレードによって基板40を切削し、個別のチップに切り離すための領域であって、少なくともダイシング・ブレードの幅とダイシングマージン及び必要に応じてダイシングに伴うダイシング領域周辺の欠けなどを考慮して決められた幅を備えた領域を意味する。
【0025】
ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、例えば図3で二点鎖線で示した複合半導体チップ予定領域46とチップ端が必ずしも一致せず、ダイシング予定領域49の幅が複合半導体チップ予定外領域48の幅よりも狭い場合には、ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、図3の複合半導体チップ予定領域46にダイシング後に残った複合半導体チップ予定外領域48の一部分を加えた領域から構成される。
図示の例では、各複合半導体チップ予定領域46は長方形で、図面上横方向に長い。
【0026】
本実施の形態では、上記のようなボンディングに先立ち、図3及び図4に示すように、第2の基板40の複合半導体チップ予定外領域48内に複数の貫通孔50を形成しておく。図4は、図3のA−A線断面図である。なお、図5も図3のA−A線の位置における断面図である。
【0027】
複合半導体チップ予定外領域48は、貫通孔50を設ける領域の複合半導体チップ予定外領域48aと、貫通孔50を設けない領域の複合半導体チップ予定外領域48bとを含む。
貫通孔50を設ける領域の複合半導体チップ予定外領域48aの幅は、貫通孔50の予定幅よりも広くする。貫通孔を後述のようにエッチングによって形成する際のアスペクト比が約1である場合を想定すると、貫通孔50の幅はおよそ基板厚さと等しい幅とする。例えば、50μm乃至700μm程度である。一方、貫通孔50を設けない領域の複合半導体チップ予定外領域48bの幅は、少なくともダイシング予定幅に適合した幅であって、例えば約20μm乃至100μmとする。
【0028】
貫通孔50は、例えば一般的なフォトリソ工程によって、貫通孔50を形成しない領域をレジストなどで被覆した後、プラズマガスによるドライエッチング、ないしは非プラズマガスを使ったエッチングガスを使った化学的なエッチングにより形成することができる。
【0029】
貫通孔50を複合半導体チップ予定外領域48の全面に形成した場合には、基板40が一体性を失うので、複合半導体チップ予定外領域48の一部、例えば図3で、各複合半導体チップ予定領域46の上下に位置する、横方向に延びた部分にのみスリット状に形成されている。
【0030】
上記のようにして貫通孔50を設けた第2の基板40に、図5及び図6に示すように、半導体薄膜20を有する半導体基板11を上下反転させて整列させ、半導体薄膜20の上面を第2の基板にボンディングする。即ち、貼り合わせ、加圧、加熱することで、半導体薄膜20の表面と第2の基板40表面との間に十分な貼り付け強度を得る。
【0031】
次に、半導体薄膜20を第2の基板40にボンディングすることにより得られる構造物60を、剥離層13を溶解させるエッチング液62に浸漬する(図7、図8)。
このように浸漬すると、エッチング液62が、基板40の周縁から基板11と基板40の間隙を通って各半導体薄膜20と基板11の間の剥離層20に到達するのみならず、図8に矢印64で示すように、第2の基板40に設けた貫通孔50を通って各半導体薄膜20と基板11の間の剥離層13に到達する。貫通孔50を通ってエッチング液62が流れるので、エッチング液62の浸透が速く、従って、エッチングの進行が速く、しかも基板面内で均一である。
【0032】
剥離層13のエッチングが完全に完了した後、十分に水洗を行う。水洗工程でも純水が基板40の貫通孔50を通って基板11と基板40の間のスペースに入り、よく行き渡るので、短時間で十分な水洗を行うことができる。
【0033】
次に図9に示したように半導体基板11を剥がす。例えば基板11の上面を支持しながら、第2の基板40に設けた貫通孔50を使って第2の基板40の裏面42の側から矢印66で示すように、例えば、圧縮空気のような大気圧よりも圧力が高い気体を送り基板に適度な圧力(例えば1乃至10N/cm2)を加えて、基板11を半導体薄膜20から剥がすことができる。
【0034】
上記のようにエッチングにより剥離層13が除去されているので、上記のように基板11を剥がすと、基板40に半導体薄膜20が残り、基板11にはバッファー層12が残る(図示を省略する)。
【0035】
他の方法として、例えば、両方の基板11と基板40の間に周縁部からくさび形状などの治具を挿入し、基板11を剥がすこともできる。
【0036】
上記のようにして第1の基板11を剥がした後、第2の基板をダイシング予定領域49に沿って図示しないダイシングソーでスクライブし個々のチップに分割する。
【0037】
上記の実施の形態では、図3に示す貫通孔50を形成しているが、貫通孔の形状や大きさは適宜設計可能である。例えば、図3の貫通孔50の代りに図10に示すような貫通孔52を形成することもできる。
図10に示す貫通孔52は、断続的に形成されたスリット状のもの(言いかえると、多数の長方形状のものを整列させたもの)であり、図示の例では、複合半導体チップ予定外領域48のうちの、各複合半導体チップ予定領域46の上下に位置する、横方向に延びた部分と、各複合半導体チップ予定領域46の左右に位置する、縦方向に延びた部分の双方に設けられている。
【0038】
上記した第1の実施の形態によれば、半導体薄膜20を貼り付ける基板40側に貫通孔50又は52を設けたので、第1の基板11を剥離するためのエッチング液が剥離層13に到達しやすく、大面積基板であっても、基板40の面内で均一なエッチングが得られる。
また、エッチング後の水洗、および第1の基板11の剥離において、貫通孔50又は52を経由して純水の浸透および圧縮空気の導入が可能であるため、水洗および基板剥離を容易に行うことができる。
【0039】
第2の実施の形態
上記の実施の形態では、半導体薄膜を貼り付ける基板、即ち第2の基板40に貫通孔50又は52を設けたが、代りに図11及び図12に示すように、第2の基板40の面に沿って延びた溝54を設けることとしても良い。
【0040】
図11及び図12に示す例では、溝54が、第2の基板40の表面、即ち半導体薄膜20を貼り付けるのと同じ面41に形成され、また複合半導体チップ予定外領域48に沿って、複合半導体チップ予定外領域48と略重なるように設けられ、またダイシング予定領域49よりも少し幅広に、複合半導体チップ予定領域46周縁部に溝領域が部分的に残るように形成されている。
【0041】
このような溝を有する基板40に、図1に示す構造物をボンディングする(図13)。なお、図13は、図12と同じく図11のB−B線の位置における断面図である。
そして、図7、図8で説明したのと同様に、エッチング液に浸漬する。
エッチング液は、基板11、40の周縁部から、図14(図11のC−C線の位置における断面図)に矢印65で示すように、溝54を通って、基板の至るところに行き渡り、各半導体薄膜20と基板11の間の剥離層13に到達する。
従って、第1の実施の形態で説明したように、エッチングが高速となり、またエッチングの進行が基板全面で均一となる。
【0042】
ダイシング予定領域49の幅は約20μm乃至100μmである。また、溝54をエッチングによって形成する際のアスペクト比が約1である場合及び基板40の強度面の観点から溝54の深さの上限が基板40の厚さの半分程度である場合を想定すると、溝54の幅(例えば、複合半導体チップ予定外領域48の幅と同等の幅)の上限は、およそ基板厚さの半分と等しい幅とする。例えば、基板40の厚さが700μmの場合には、溝54の幅の上限はおよそ350μmとする。
【0043】
上記のように、溝54をダイシング予定領域49よりも広く形成すると、ダイシングの際、ダイシングブレードが基板表面に当たることがなく(溝内部にのみ当たる)、チッピングなどの素子への影響を防止できる。
【0044】
溝54の幅が広ければ広いほど、エッチング液のための通路が広くなり、その分エッチング液の流れが容易となる。一方、溝54の幅が広すぎると、材料損失が大きくなると言う問題があり、この点から溝幅の上限が決まる。
【0045】
溝54はエッチング液の流通の点からはできるだけ深い方が良く、深さを約25μ以上とするのが望ましい。一方、深い溝は加工が困難であり、また、溝が深くなりすぎると、基板40の強度面での問題が生じ得るので、この点から基板40の厚さの約半分(例えば基板厚さが700μmの場合、溝深さは350μm)程度を上限とする。
【0046】
なお、上記の例では、溝54がダイシング予定領域49よりも広いが、代りに、溝54の幅を、複合半導体チップ予定外領域48の幅と同等もしくはそれより狭いダイシング予定領域49と同じ、又は狭くすることも可能である。その場合には、材料損失となる領域を減らすことができる。
【0047】
上記した第2の実施の形態によれば、ダイシング予定領域48に沿う溝54を設けたので、基板11及び40相互間にエッチング液が浸透しやすくなり、大面積であっても基板面内で均一なエッチングを行なうことができる。
【0048】
第3の実施の形態
第2の実施の形態では、溝54を設けたが、図15及び図16に示すように、溝54に加えて、第1の実施の形態に関して説明したように、貫通孔56を設けることもできる。
図15及び図16に示す例では、貫通孔56は円形の貫通孔であり、裏面42から溝54に至るものである。
【0049】
このように溝54に加えて貫通孔56を設ければ、基板11及び40の周縁部から溝54を通って剥離層13に至る経路に加えて、基板11及び40の裏面42から貫通孔56を通って剥離層13に至る経路が設けられるので、エッチング液の浸透が一層良好(高速、均一)となる。
【0050】
ここで、貫通孔56の大きさ、ピッチは適宜設計することができる。
図15、図16に示したように貫通孔56の大きさを溝幅よりも小さくしてもよいし、薬液の浸透性をよくするために溝幅よりも大きくしてもよい。例えば、貫通孔56をエッチングによって形成し、アスペクト比がおよそ1であることを想定し、溝56の深さが基板40の厚さのおよそ半分以下を想定した場合には、貫通孔56の大きさはおよそ基板の厚さの半分程度以上とすることができる。貫通孔56の上限はおよそ可能な貫通孔のピッチ程度以下とすることができ、貫通孔56のピッチは少なくとも溝54のピッチ以下とすることができる。例えば、基板厚さの下限を50μmとした場合、貫通孔56の大きさは約25μm以上で、溝54のピッチ(小さい方のピッチ)が1mmの場合、貫通孔56の大きさは約500μm以下とすることができる、貫通孔56のピッチについては例えば、溝54に少なくとも1箇所設ける場合、溝54のピッチ以下とすることができる。図15で例えば、溝54の複合半導体チップの長手及び短手の方向のピッチをそれぞれ、8mm、1mmとした場合には、貫通孔56のピッチを図17の横方向(複合半導体チップの長手方向)及び縦方向(複合半導体チップの短手方向)のピッチをそれぞれ8mm以下及び1mm以下とすることができる。
【0051】
第4の実施の形態
上記の第3の実施の形態では、第2の基板の表面41に溝54を設けるとともに、裏面、即ち半導体薄膜を貼り付ける面とは反対側の面42から溝54に至る貫通孔56を設けたが、代りに、図17及び図18に示すように、第2の基板40の裏面40に溝58を設け、表面41から溝58に至る貫通孔51を設けることとしても良い。
【0052】
裏面の溝58は、ダイシングブレードによるハーフカットによって形成することができる。溝58の幅、深さは適宜設計することができる。基板40の強度を考慮した場合、溝58の深さは、基板厚さの半分程度が望ましい。ダイシングブレードによるハーフカットでは、カッティングに時間がかかるものの、深い溝パターンを容易に形成することができる。
【0053】
貫通孔51は、例えば基板40をエッチングすることによって形成する。
基板のエッチングは、第1の実施の形態で説明した方法で行なうことができる。
【0054】
本実施の形態においても、第1、第2及び第3の実施の形態と同様の種々の変形が可能である。
【0055】
第4の実施の形態では、第2の基板40の裏面42にダイシングブレードによる深い溝58を設け、表面41から該深い溝に至る貫通孔を形成するようにしたので、第1、第2及び第3の実施の形態と同様の効果が得られるだけでなく、容易に深い溝形成ができ、基板エッチング工程の省力化を図ることができる。
【0056】
上記の各実施の形態において、第1の基板11および半導体薄膜20の材料は、上記の例のものに限らない。半導体薄膜20の他の材料の例としては、InP、AlGaInP、InGaAsP、GaAsP、GaN、InN、AlGaN、AlInGaN、AlNがある。さらに、無機半導体、例えば、Siであってもよい。
【0057】
さらに、上記の例では、第2の基板上に形成された基板内回路領域45に隣接する位置に半導体薄膜20を貼り付けているが、本発明はこれに限定されない。
【0058】
また、半導体薄膜20を貼り付ける基板、即ち第2の基板はSi基板に限定されず、例えば、セラミック基板、ガラス基板、金属基板であってもよい。
ガラス基板を用いる場合には、板状に形成した後、エッチングや切削によって溝を形成することもできるし、代りに板状に形成する際に予め溝や貫通孔を形成することもできる。
【0059】
【発明の効果】
本発明によれば、第1の基板上の半導体薄膜の上面を第2の基板にボンディングし、化学的エッチングによって上記第1の基板から剥離する工程において、剥離のためのエッチング液の浸透を速くし、しかも基板上の至るところでエッチングの進行を均一にすることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態の製造方法において、第1の基板上に半導体薄膜層を形成した状態を示す概略部分断面図である。
【図2】 本発明の第1の実施の形態の製造方法において、溝を形成して半導体薄膜を分割した状態を示す概略部分断面図である。
【図3】 本発明の第1の実施の形態の製造方法で用いられる第2の基板の概略部分平面図である。
【図4】 図3のA−A線の位置における概略部分断面図である。
【図5】 本発明の第1の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に整列させて貼り合わせる工程を示す、図3のA−A線の位置における概略部分断面図である。
【図6】 本発明の第1の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に貼り合わせた状態を示す概略部分断面図である。
【図7】 本発明の第1の実施の形態の製造方法において、剥離のためのエッチング液への浸漬を示す概略図である。
【図8】 本発明の第1の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す概略図である。
【図9】 本発明の第1の実施の形態の製造方法において、剥離工程における圧縮空気の供給により基板11を剥がす工程を示す概略図である。
【図10】 本発明の第1の実施の形態の変形例の製造方法で用いられる第2の基板の概略部分平面図である。
【図11】 本発明の第2の実施の形態の製造方法で用いられる第2の基板の概略部分平面図である。
【図12】 本発明の第2の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に整列させて貼り合わせる工程を示す、図11のB−B線の位置における概略部分断面図である。
【図13】 本発明の第2の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に貼り合わせた状態を示す、図11のB−B線の位置における概略部分断面図である。
【図14】 本発明の第2の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す、図11のC−C線の位置における概略部分断面図である。
【図15】 本発明の第3の実施の形態の製造方法で用いられる第2の基板の概略部分平面図である。
【図16】 本発明の第3の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に貼り合わせた状態を示す、図15のD−D線の位置における概略部分断面図である。
【図17】 本発明の第4の実施の形態の製造方法で用いられる第2の基板の概略部分平面図である。
【図18】 本発明の第4の実施の形態の製造方法において、第1の基板上の半導体薄膜を第2の基板に貼り合わせた状態を示す、図17のE−E線の位置における概略部分断面図である。
【図19】 従来の半導体装置の製造方法を示す概略部分断面図である。
【符号の説明】
11 第1の基板、 12 バッファー層、 13 剥離層、 14 下側コンタクト層、 15 下側クラッド層、 16 活性層、 17 上側クラッド層、 18 上側コンタクト層、 20 半導体薄膜、 23 溝、 25 エピタキシャル膜、 40 第2の基板、 41 表面、 42 裏面、 44貼付け予定領域、 45 基板内回路領域、 46 複合半導体チップ予定領域、 48 複合半導体チップ予定外領域、 49 ダイシング予定領域、 50 貫通孔、 54 溝、 56 貫通孔、 58 溝、 62 エッチング液。
Claims (7)
- 第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域に、前記第2の基板を貫通する貫通孔を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法。 - 第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域に沿って、前記第2の基板の面に沿う溝を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法。 - 第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板のダイシング予定領域と、当該ダイシング領域に隣接する部分に、前記第2の基板の前記第1の面に沿う溝を含むエッチング液通路を設け、
前記剥離を、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより行う
ことを特徴とする半導体装置の製造方法。 - 第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板の、前記半導体薄膜貼り付け予定領域外に、前記第2の基板を貫通する貫通孔を含むエッチング液通路を設け、
前記第1の基板上の前記半導体薄膜を前記第2の基板の前記第1の面に貼り付けた後に、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより前記半導体薄膜から前記第1の基板を剥離する工程を含み、
この剥離する工程において、前記第2の基板の前記貫通孔を通して気体によって圧力を印加して、前記第1の基板に対し、前記第2の基板から遠ざかる方向に力を加えることを特徴とする半導体装置の製造方法。 - 第1の基板上に、剥離層を介して設けられた半導体薄膜の上面を第2の基板の第1の面に貼り付け、前記第1の基板から剥離する工程を含む半導体装置の製造方法において、
前記第2の基板の、前記半導体薄膜貼り付け予定領域外に、前記第2の基板を貫通する貫通孔と前記第2の基板の面に沿う溝とを含むエッチング液通路を設け、
前記第1の基板上の前記半導体薄膜を前記第2の基板の前記第1の面に貼り付けた後に、前記エッチング液通路を通じて供給されるエッチング液によって前記剥離層を溶解することにより前記半導体薄膜から前記第1の基板を剥離する工程を含み、
この剥離する工程において、前記第2の基板の前記貫通孔を通して気体によって圧力を印加して、前記第1の基板に対し、前記第2の基板から遠ざかる方向に力を加えることを特徴とする半導体装置の製造方法。 - 前記第2の基板に前記半導体薄膜を貼り付ける前に、前記エッチング液通路を形成することを特徴とする請求項1乃至5のいずれかに記載の半導体装置の製造方法。
- 前記エッチング液通路がエッチングによって形成されることを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003157730A JP4136795B2 (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003157730A JP4136795B2 (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004363213A JP2004363213A (ja) | 2004-12-24 |
JP4136795B2 true JP4136795B2 (ja) | 2008-08-20 |
Family
ID=34051351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003157730A Expired - Fee Related JP4136795B2 (ja) | 2003-06-03 | 2003-06-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4136795B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2562825B1 (en) * | 2011-08-26 | 2019-01-16 | Institute of Nuclear Energy Research Atomic Energy Council | Lift-off structure for substrate of a photoelectric device and method thereof |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100976268B1 (ko) * | 2005-04-04 | 2010-08-18 | 가부시키가이샤 토호쿠 테크노 아치 | GaN 단결정 성장방법, GaN 기판 제작방법, GaN계소자 제조방법 및 GaN계 소자 |
JP4767035B2 (ja) * | 2005-04-12 | 2011-09-07 | シャープ株式会社 | 窒化物系半導体発光素子およびその製造方法 |
JP4997502B2 (ja) * | 2006-09-20 | 2012-08-08 | 国立大学法人東北大学 | 半導体素子の製造方法 |
JP4852755B2 (ja) * | 2006-09-20 | 2012-01-11 | 国立大学法人東北大学 | 化合物半導体素子の製造方法 |
KR101510377B1 (ko) * | 2008-01-21 | 2015-04-06 | 엘지이노텍 주식회사 | 질화물 반도체 및 수직형 발광 소자의 제조방법 |
JP5225429B2 (ja) * | 2011-05-20 | 2013-07-03 | 株式会社沖データ | 半導体薄膜の製造方法及び半導体装置の製造方法 |
JP6027027B2 (ja) * | 2011-12-21 | 2016-11-16 | ビービーエスエイ リミテッドBBSA Limited | 半導体素子およびその製造方法ならびに半導体素子結合体 |
JP5879131B2 (ja) * | 2012-01-11 | 2016-03-08 | 株式会社ディスコ | 基板剥離方法 |
JP2013182972A (ja) * | 2012-03-01 | 2013-09-12 | Tokyo Electron Ltd | 基板の接合方法及び半導体装置 |
-
2003
- 2003-06-03 JP JP2003157730A patent/JP4136795B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2562825B1 (en) * | 2011-08-26 | 2019-01-16 | Institute of Nuclear Energy Research Atomic Energy Council | Lift-off structure for substrate of a photoelectric device and method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP2004363213A (ja) | 2004-12-24 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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