JP2004363213A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】第１の基板上に形成した半導体薄膜を第２の基板に固定した後、第１の基板を剥離する方法において、剥離のためのエッチング液の浸透速度を高くし、エッチング速度の均一性を高める。
【解決手段】第２の基板（４０）の、少なくとも半導体薄膜（２０）貼り付け予定領域（４４）外にエッチング液通路（５０、５４、５６、５８）を設ける。エッチング液通路は例えば貫通孔（５０、５６）及び／又は溝（５４、５８）を含み、これらは半導体薄膜（２０）を第２の基板への貼付け前に形成されるのが望ましい。エッチング液（６２）はこれらの通路を通って半導体薄膜（２０）と第２の基板（４０）の間の剥離層（１３）に達し、剥離層（１３）をエッチング除去する。
【選択図】 図８
【解決手段】第２の基板（４０）の、少なくとも半導体薄膜（２０）貼り付け予定領域（４４）外にエッチング液通路（５０、５４、５６、５８）を設ける。エッチング液通路は例えば貫通孔（５０、５６）及び／又は溝（５４、５８）を含み、これらは半導体薄膜（２０）を第２の基板への貼付け前に形成されるのが望ましい。エッチング液（６２）はこれらの通路を通って半導体薄膜（２０）と第２の基板（４０）の間の剥離層（１３）に達し、剥離層（１３）をエッチング除去する。
【選択図】 図８
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体薄膜の製造方法及び半導体装置の製造方法に関し、特に第１の基板上に形成した半導体薄膜を第２の基板に転写する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のこの種の製造方法として、下記の非特許文献１に開示されるものがある。
【０００３】
【非特許文献】
コナガイ他、「膜剥離技術による高効率ＧａＡｓ薄膜光電池（ＨＩＧＨ ＥＦＦＩＣＩＥＮＣＹ ＧａＡｓ ＴＨＩＮ ＦＩＬＭ ＳＯＬＡＲ ＣＥＬＬＳ ＢＹ ＰＥＥＬＥＤ ＦＩＬＭ ＴＥＣＨＮＯＬＯＧＹ）」ジャーナル・オブ・クリスタル・グロウス（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ） ４５ （１９７８） ２２７ ２８０
【０００４】
図１９は非特許文献１に開示されている製造方法の概略を示している。この方法は、第１の基板上に形成した半導体薄膜を化学的なリフトオフ法によって第１の基板から剥離し、第２の基板へ固定する工程を含む。
【０００５】
具体的には、図１９（ａ）に示すように、ＧａＡｓ基板２０１上に犠牲層（Ａｌ０．７Ｇａ０．３Ａｓ）２０２を設ける。この基板（ＧａＡｓ／Ａｌ０．７Ｇａ０．３Ａｓ／ＧａＡｓ基板）を弗酸（ＨＦ）に浸漬し、上部ＧａＡｓ薄膜を得る（図１９（ｂ））。
【０００６】
【発明が解決しようとする課題】
上記の方法で大面積の半導体薄膜を剥離する場合にはエッチング液の犠牲層への浸透が遅いため半導体薄膜の剥離に長い時間が必要であった。
剥離の時間を短時間におさえるために、例えば、半導体基板上に形成されている半導体薄膜を溝により適当な大きさに分割し、溝を介してエッチング液を浸透させることが考えられる。
【０００７】
しかし、第１の基板上に形成された複数の半導体薄膜の上面を、第２の基板に一括してボンディングし、その状態で、第１の基板を剥離する方法を取った場合、半導体薄膜が溝により分割されたものであっても、半導体薄膜の剥離層をエッチングするためのエッチング液が、第１の基板と第２の基板の間の狭い間隙（半導体薄膜の膜厚程度）を通過しなければならず、エッチングに長い時間が掛かり、またエッチングの進行が基板面内で均一でないと言う問題があった。
【０００８】
本発明は、第１の基板上の半導体薄膜の上面を第２の基板にボンディングし、化学的エッチングによって上記第１の基板から剥離する工程において、剥離のためのエッチング液の浸透が速く、しかも基板上の至るところでエッチングの進行が均一な、半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、
第１の基板上に設けた半導体薄膜の上面を第２の基板の第１の面に貼り付け、第１の半導体基板から剥離する工程を含む半導体装置の製造方法において、
前記第２の基板の、前記半導体薄膜貼り付け予定領域外にエッチング液通路を設ける
ことを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、主として半導体薄膜がＬＥＤアレイとして用いられるものについて説明するが、本発明はこのような応用に限定されない。
【００１１】
第１の実施の形態
最初に図１に示すように、第１の基板、例えばｎ型ＧａＡｓ基板１１上に、例えばＧａＡｓバッファー層１２、例えばＡｌＡｓ剥離層１３、例えばｐ型ＧａＡｓ下側コンタクト層１４、例えばｐ型ＡｌｘＧａ１−ｘＡｓ下側クラッド層１５、例えばｐ型ＡｌｙＧａ１−ｙＡｓ活性層１６、例えばｎ型ＡｌｚＧａ１−ｚＡｓ上側クラッド層１７、例えばｎ型ＧａＡｓで上側コンタクト層１８を形成する。
これらの層は順にエピタキシャル成長させることにより得られる。
これらの層のうち、下側コンタクト層１４、下側クラッド層１５、活性層１６、上側クラッド層１７、及び上側コンタクト層１８で半導体薄膜層２０ａが形成されている。また、半導体薄膜層２０ａと、バッファー層１２、剥離層１３をまとめて半導体エピタキシャル層２５ａと呼ぶ。
【００１２】
図１に示す積層構造物を形成した後、素子分離（例えば発光領域以外の部分の活性層までをエッチング除去する）などを行うことにより、半導体素子を形成する。半導体薄膜層２０ａは、以下に詳述するように、溝２３の形成により複数の半導体薄膜に分割されるものであり、半導体素子は、各半導体薄膜形成予定領域内に形成される。本実施の形態では、各半導体薄膜がＬＥＤアレイを構成する場合を想定しており、各半導体薄膜内に複数のＬＥＤ素子から成るＬＥＤアレイが形成される。
【００１３】
バッファー層１２は、欠陥が少ない良好な半導体エピタキシャル層を形成するにあたり、良好な状態の表面を用意するとともに、基板１１とＡｌＧａＡｓ層（１４、１５、１７）との格子定数のミスマッチを緩和するとともに、基板１１とＡｌＧａＡｓ層（１４、１５、１７）の熱膨張率の差を緩和するためのものである。
【００１４】
剥離層１３は、半導体薄膜層２０ａ（を後述のように分割することにより形成される半導体薄膜２０）を基板１１から化学的エッチングによって剥離するためのもので、半導体薄膜層２０ａの各層に対しエッチング性の低いエッチング液により高速にエッチングされる材料で形成されている。
【００１５】
活性層１６は、組成ＡｌｙＧａ１−ｙＡｓにおいて、発光波長が７６０ｎｍの場合には、ｙ＝０．１５程度、発光波長が７４０ｎｍの場合には、ｙ＝０．２程度とされる。
下側クラッド層１５及び上側クラッド層１７は、ポテンシャル障壁によりダブルへテロ構造を形成するために設けられるものであり、例えば組成を表すＡｌｘＧａ１−ｘＡｓ及びＡｌｚＧａ１−ｚＡｓにおいて、ｘ＝０．６、ｚ＝０．６とされる。
コンタクト層１８は、ｎ型ＧａＡｓ（５×１０１７〜３×１０１８ｃｍ−３）であり、ｎ側のオーミックコンタクトを取るために高い不純物濃度を有する。
【００１６】
なお、活性層を上下２つの層に分け、下側の活性層をｐ型とし、上側の活性層をｎ型とすることとしても良い。
さらに、下側コンタクト層１５及び下側クラッド層１６をｎ型とし、上側のクラッド層１８及び上側コンタクト層をｐ型としても良い。この場合において、活性層を上下２つの層に分ける場合には、下側をｎ型とし、上側をｐ型とする。
【００１７】
なおまた、上記のようなヘテロ接合型のＬＥＤとする代わりに、ホモ接合型のＬＥＤを構成することもできる。この場合、各層をエピタキシャル成長させた後、最上層の表面から固相拡散法により不純物拡散を行って活性層内にｐｎ接合を形成する。
また、同一組成のエピタキシャル層を形成し、該エピタキシャル層内にｐｎ接合を形成したＬＥＤであってもよい。例えば、エピタキシャル半導体層としてｎ型ＧａＡｓ層を形成し、Ｚｎを拡散してもよいし、ｎ型ＧａＡｓ層／ｐ型ＧａＡｓ層を積層してもよい。
不純物拡散を行ってｐｎ接合を形成する場合には、上記にように発光領域以外の部分のエッチング除去の代わりに、この不純物拡散が素子形成の工程を構成する。
【００１８】
上記のように素子を形成した後、上記の半導体エピタキシャル層２５ａ上に、図示しないフォトマスクを形成し、このフォトマスクを用いてエッチングを行なうことにより、半導体薄膜層２０ａをエッチング溝２３で分割し、複数の半導体薄膜２０を形成する（図２）。図２には、複数の半導体薄膜２０のうち三つのみが図示されている。
上記した半導体薄膜層２０ａの分割のためのエッチングは、少なくとも剥離層１３の一部が露出するまで行なわれる。図示の例では、エッチング溝２３が剥離層１３のみならず、その下に位置するバッファー層１２をも貫通し、基板１１の表面まで達している。その結果、エピタキシャル層２５ａも複数のエピタキシャル膜２５に分割されている。
【００１９】
例えば、ＡｌＧａＡｓで形成された層１５、１６、１７やＧａＡｓで形成された層１４、１８のエッチングには、エッチング液として、硫酸過水（硫酸／過酸化水素水／純水＝１６／１／１）、燐酸過水（燐酸／過酸化水素水／水＝１２／８／８０）、又はクエン酸過水を用いる。
【００２０】
半導体薄膜２０の各々（「チップ」と呼ぶこともある）の大きさは、半導体薄膜２０でＬＥＤアレイを形成する場合、例えば、幅が約５０μｍ乃至２００μｍ、長さが約４ｍｍ乃至１６ｍｍである。その他半導体薄膜の大きさは素子の形態によって適宜設計することができ、例えば、約５ｍｍ×５ｍｍから１０ｍｍ×１５ｍｍとすることもできる。チップの寸法が大きくなると、エッチングの際クラックが発生する可能性が高くなる。この点からチップの寸法は、例えば約１００時間のエッチングでクラック発生なく良好な剥離を行ない得る範囲内とされる。一方、溝２３の幅は、例えば約５０μｍ乃至１００μｍである。エッチング液の浸透を良好にするには、溝２３の幅が広い方が良いが、基板１１や半導体薄膜２０の材料の有効活用の観点からは溝の幅が狭い方が良い。即ち、溝２３の幅を狭くすることにより、１枚のウエハから多くのチップ（半導体薄膜）を得ることができる。
【００２１】
次に上記のような構造物の半導体薄膜２０の上面を第２の基板、例えばＳｉ基板４０の表面４１にボンディングし、第１の基板１１を剥離することにより、半導体薄膜を第１の基板１１から第２の基板４０に転写する（図５）。なお、図５以降の断面図では、エピタキシャル膜が一つの膜として図示され、その層構成の詳細が省略されている。
【００２２】
第２の基板４０は、図３に示すように、各々半導体薄膜２０を転写する予定の複数の貼付け予定領域４４と、貼付け予定領域４４に隣接する基板内回路領域４５とからなる複数の複合半導体チップ予定領域４６と、それらの相互間に位置し、複合半導体チップ予定領域４６以外の領域である複合半導体チップ予定外領域４８とを有する。
【００２３】
ここで複合半導体チップ予定領域４６とは、回路形成領域、半導体薄膜貼付け予定領域を含む、実質的に素子として動作する素子パターンが形成されている領域および該素子パターンが形成されている領域の周辺領域で基板４０が層間絶縁膜やパッシベーション膜などで被覆された領域、さらに該層間絶縁膜やパッシベーション膜で被覆された領域の周辺領域で加工マージンをなどを含む、素子設計の際にＣＡＤ上で規定されたチップ領域を意味する。
【００２４】
複合半導体チップ予定外領域４８の一部又は全部が、第２の基板４０をダイシングにより分割する際の「切りしろ」となるダイシング予定領域４９である。即ち、ダイシング予定領域４９とは、複合半導体チップ予定外領域４８と一致する領域または複合半導体チップ予定外領域４８に包含される領域で、ダイシング・ブレードによって基板４０を切削し、個別のチップに切り離すための領域であって、少なくともダイシング・ブレードの幅とダイシングマージン及び必要に応じてダイシングに伴うダイシング領域周辺の欠けなどを考慮して決められた幅を備えた領域を意味する。
【００２５】
ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、例えば図３で二点鎖線で示した複合半導体チップ予定領域４６とチップ端が必ずしも一致せず、ダイシング予定領域４９の幅が複合半導体チップ予定外領域４８の幅よりも狭い場合には、ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、図３の複合半導体チップ予定領域４６にダイシング後に残った複合半導体チップ予定外領域４８の一部分を加えた領域から構成される。
図示の例では、各複合半導体チップ予定領域４６は長方形で、図面上横方向に長い。
【００２６】
本実施の形態では、上記のようなボンディングに先立ち、図３及び図４に示すように、第２の基板４０の複合半導体チップ予定外領域４８内に複数の貫通孔５０を形成しておく。図４は、図３のＡ−Ａ線断面図である。なお、図５も図３のＡ−Ａ線の位置における断面図である。
【００２７】
複合半導体チップ予定外領域４８は、貫通孔５０を設ける領域の複合半導体チップ予定外領域４８ａと、貫通孔５０を設けない領域の複合半導体チップ予定外領域４８ｂとを含む。
貫通孔５０を設ける領域の複合半導体チップ予定外領域４８ａの幅は、貫通孔５０の予定幅よりも広くする。貫通孔を後述のようにエッチングによって形成する際のアスペクト比が約１である場合を想定すると、貫通孔５０の幅はおよそ基板厚さと等しい幅とする。例えば、５０μｍ乃至７００μｍ程度である。一方、貫通孔５０を設けない領域の複合半導体チップ予定外領域４８ｂの幅は、少なくともダイシング予定幅に適合した幅であって、例えば約２０μｍ乃至１００μｍとする。
【００２８】
貫通孔５０は、例えば一般的なフォトリソ工程によって、貫通孔５０を形成しない領域をレジストなどで被覆した後、プラズマガスによるドライエッチング、ないしは非プラズマガスを使ったエッチングガスを使った化学的なエッチングにより形成することができる。
【００２９】
貫通孔５０を複合半導体チップ予定外領域４８の全面に形成した場合には、基板４０が一体性を失うので、複合半導体チップ予定外領域４８の一部、例えば図３で、各複合半導体チップ予定領域４６の上下に位置する、横方向に延びた部分にのみスリット状に形成されている。
【００３０】
上記のようにして貫通孔５０を設けた第２の基板４０に、図５及び図６に示すように、半導体薄膜２０を有する半導体基板１１を上下反転させて整列させ、半導体薄膜２０の上面を第２の基板にボンディングする。即ち、貼り合わせ、加圧、加熱することで、半導体薄膜２０の表面と第２の基板４０表面との間に十分な貼り付け強度を得る。
【００３１】
次に、半導体薄膜２０を第２の基板４０にボンディングすることにより得られる構造物６０を、剥離層１３を溶解させるエッチング液６２に浸漬する（図７、図８）。
このように浸漬すると、エッチング液６２が、基板４０の周縁から基板１１と基板４０の間隙を通って各半導体薄膜２０と基板１１の間の剥離層２０に到達するのみならず、図８に矢印６４で示すように、第２の基板４０に設けた貫通孔５０を通って各半導体薄膜２０と基板１１の間の剥離層１３に到達する。貫通孔５０を通ってエッチング液６２が流れるので、エッチング液６２の浸透が速く、従って、エッチングの進行が速く、しかも基板面内で均一である。
【００３２】
剥離層１３のエッチングが完全に完了した後、十分に水洗を行う。水洗工程でも純水が基板４０の貫通孔５０を通って基板１１と基板４０の間のスペースに入り、よく行き渡るので、短時間で十分な水洗を行うことができる。
【００３３】
次に図９に示したように半導体基板１１を剥がす。例えば基板１１の上面を支持しながら、第２の基板４０に設けた貫通孔５０を使って第２の基板４０の裏面４２の側から矢印６６で示すように、例えば、圧縮空気のような大気圧よりも圧力が高い気体を送り基板に適度な圧力（例えば１乃至１０Ｎ／ｃｍ２）を加えて、基板１１を半導体薄膜２０から剥がすことができる。
【００３４】
上記のようにエッチングにより剥離層１３が除去されているので、上記のように基板１１を剥がすと、基板４０に半導体薄膜２０が残り、基板１１にはバッファー層１２が残る（図示を省略する）。
【００３５】
他の方法として、例えば、両方の基板１１と基板４０の間に周縁部からくさび形状などの治具を挿入し、基板１１を剥がすこともできる。
【００３６】
上記のようにして第１の基板１１を剥がした後、第２の基板をダイシング予定領域４９に沿って図示しないダイシングソーでスクライブし個々のチップに分割する。
【００３７】
上記の実施の形態では、図３に示す貫通孔５０を形成しているが、貫通孔の形状や大きさは適宜設計可能である。例えば、図３の貫通孔５０の代りに図１０に示すような貫通孔５２を形成することもできる。
図１０に示す貫通孔５２は、断続的に形成されたスリット状のもの（言いかえると、多数の長方形状のものを整列させたもの）であり、図示の例では、複合半導体チップ予定外領域４８のうちの、各複合半導体チップ予定領域４６の上下に位置する、横方向に延びた部分と、各複合半導体チップ予定領域４６の左右に位置する、縦方向に延びた部分の双方に設けられている。
【００３８】
上記した第１の実施の形態によれば、半導体薄膜２０を貼り付ける基板４０側に貫通孔５０又は５２を設けたので、第１の基板１１を剥離するためのエッチング液が剥離層１３に到達しやすく、大面積基板であっても、基板４０の面内で均一なエッチングが得られる。
また、エッチング後の水洗、および第１の基板１１の剥離において、貫通孔５０又は５２を経由して純水の浸透および圧縮空気の導入が可能であるため、水洗および基板剥離を容易に行うことができる。
【００３９】
第２の実施の形態
上記の実施の形態では、半導体薄膜を貼り付ける基板、即ち第２の基板４０に貫通孔５０又は５２を設けたが、代りに図１１及び図１２に示すように、第２の基板４０の面に沿って延びた溝５４を設けることとしても良い。
【００４０】
図１１及び図１２に示す例では、溝５４が、第２の基板４０の表面、即ち半導体薄膜２０を貼り付けるのと同じ面４１に形成され、また複合半導体チップ予定外領域４８に沿って、複合半導体チップ予定外領域４８と略重なるように設けられ、またダイシング予定領域４９よりも少し幅広に、複合半導体チップ予定領域４６周縁部に溝領域が部分的に残るように形成されている。
【００４１】
このような溝を有する基板４０に、図１に示す構造物をボンディングする（図１３）。なお、図１３は、図１２と同じく図１１のＢ−Ｂ線の位置における断面図である。
そして、図７、図８で説明したのと同様に、エッチング液に浸漬する。
エッチング液は、基板１１、４０の周縁部から、図１４（図１１のＣ−Ｃ線の位置における断面図）に矢印６５で示すように、溝５４を通って、基板の至るところに行き渡り、各半導体薄膜２０と基板１１の間の剥離層１３に到達する。
従って、第１の実施の形態で説明したように、エッチングが高速となり、またエッチングの進行が基板全面で均一となる。
【００４２】
ダイシング予定領域４９の幅は約２０μｍ乃至１００μｍである。また、溝５４をエッチングによって形成する際のアスペクト比が約１である場合及び基板４０の強度面の観点から溝５４の深さの上限が基板４０の厚さの半分程度である場合を想定すると、溝５４の幅（例えば、複合半導体チップ予定外領域４８の幅と同等の幅）の上限は、およそ基板厚さの半分と等しい幅とする。例えば、基板４０の厚さが７００μｍの場合には、溝５４の幅の上限はおよそ３５０μｍとする。
【００４３】
上記のように、溝５４をダイシング予定領域４９よりも広く形成すると、ダイシングの際、ダイシングブレードが基板表面に当たることがなく（溝内部にのみ当たる）、チッピングなどの素子への影響を防止できる。
【００４４】
溝５４の幅が広ければ広いほど、エッチング液のための通路が広くなり、その分エッチング液の流れが容易となる。一方、溝５４の幅が広すぎると、材料損失が大きくなると言う問題があり、この点から溝幅の上限が決まる。
【００４５】
溝５４はエッチング液の流通の点からはできるだけ深い方が良く、深さを約２５μ以上とするのが望ましい。一方、深い溝は加工が困難であり、また、溝が深くなりすぎると、基板４０の強度面での問題が生じ得るので、この点から基板４０の厚さの約半分（例えば基板厚さが７００μｍの場合、溝深さは３５０μｍ）程度を上限とする。
【００４６】
なお、上記の例では、溝５４がダイシング予定領域４９よりも広いが、代りに、溝５４の幅を、複合半導体チップ予定外領域４８の幅と同等もしくはそれより狭いダイシング予定領域４９と同じ、又は狭くすることも可能である。その場合には、材料損失となる領域を減らすことができる。
【００４７】
上記した第２の実施の形態によれば、ダイシング予定領域４８に沿う溝５４を設けたので、基板１１及び４０相互間にエッチング液が浸透しやすくなり、大面積であっても基板面内で均一なエッチングを行なうことができる。
【００４８】
第３の実施の形態
第２の実施の形態では、溝５４を設けたが、図１５及び図１６に示すように、溝５４に加えて、第１の実施の形態に関して説明したように、貫通孔５６を設けることもできる。
図１５及び図１６に示す例では、貫通孔５６は円形の貫通孔であり、裏面４２から溝５４に至るものである。
【００４９】
このように溝５４に加えて貫通孔５６を設ければ、基板１１及び４０の周縁部から溝５４を通って剥離層１３に至る経路に加えて、基板１１及び４０の裏面４２から貫通孔５６を通って剥離層１３に至る経路が設けられるので、エッチング液の浸透が一層良好（高速、均一）となる。
【００５０】
ここで、貫通孔５６の大きさ、ピッチは適宜設計することができる。
図１５、図１６に示したように貫通孔５６の大きさを溝幅よりも小さくしてもよいし、薬液の浸透性をよくするために溝幅よりも大きくしてもよい。例えば、貫通孔５６をエッチングによって形成し、アスペクト比がおよそ１であることを想定し、溝５６の深さが基板４０の厚さのおよそ半分以下を想定した場合には、貫通孔５６の大きさはおよそ基板の厚さの半分程度以上とすることができる。貫通孔５６の上限はおよそ可能な貫通孔のピッチ程度以下とすることができ、貫通孔５６のピッチは少なくとも溝５４のピッチ以下とすることができる。例えば、基板厚さの下限を５０μｍとした場合、貫通孔５６の大きさは約２５μｍ以上で、溝５４のピッチ（小さい方のピッチ）が１ｍｍの場合、貫通孔５６の大きさは約５００μｍ以下とすることができる、貫通孔５６のピッチについては例えば、溝５４に少なくとも１箇所設ける場合、溝５４のピッチ以下とすることができる。図１５で例えば、溝５４の複合半導体チップの長手及び短手の方向のピッチをそれぞれ、８ｍｍ、１ｍｍとした場合には、貫通孔５６のピッチを図１７の横方向（複合半導体チップの長手方向）及び縦方向（複合半導体チップの短手方向）のピッチをそれぞれ８ｍｍ以下及び１ｍｍ以下とすることができる。
【００５１】
第４の実施の形態
上記の第３の実施の形態では、第２の基板の表面４１に溝５４を設けるとともに、裏面、即ち半導体薄膜を貼り付ける面とは反対側の面４２から溝５４に至る貫通孔５６を設けたが、代りに、図１７及び図１８に示すように、第２の基板４０の裏面４０に溝５８を設け、表面４１から溝５８に至る貫通孔５１を設けることとしても良い。
【００５２】
裏面の溝５８は、ダイシングブレードによるハーフカットによって形成することができる。溝５８の幅、深さは適宜設計することができる。基板４０の強度を考慮した場合、溝５８の深さは、基板厚さの半分程度が望ましい。ダイシングブレードによるハーフカットでは、カッティングに時間がかかるものの、深い溝パターンを容易に形成することができる。
【００５３】
貫通孔５１は、例えば基板４０をエッチングすることによって形成する。
基板のエッチングは、第１の実施の形態で説明した方法で行なうことができる。
【００５４】
本実施の形態においても、第１、第２及び第３の実施の形態と同様の種々の変形が可能である。
【００５５】
第４の実施の形態では、第２の基板４０の裏面４２にダイシングブレードによる深い溝５８を設け、表面４１から該深い溝に至る貫通孔を形成するようにしたので、第１、第２及び第３の実施の形態と同様の効果が得られるだけでなく、容易に深い溝形成ができ、基板エッチング工程の省力化を図ることができる。
【００５６】
上記の各実施の形態において、第１の基板１１および半導体薄膜２０の材料は、上記の例のものに限らない。半導体薄膜２０の他の材料の例としては、ＩｎＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ、ＧａＡｓＰ、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮがある。さらに、無機半導体、例えば、Ｓｉであってもよい。
【００５７】
さらに、上記の例では、第２の基板上に形成された基板内回路領域４５に隣接する位置に半導体薄膜２０を貼り付けているが、本発明はこれに限定されない。
【００５８】
また、半導体薄膜２０を貼り付ける基板、即ち第２の基板はＳｉ基板に限定されず、例えば、セラミック基板、ガラス基板、金属基板であってもよい。
ガラス基板を用いる場合には、板状に形成した後、エッチングや切削によって溝を形成することもできるし、代りに板状に形成する際に予め溝や貫通孔を形成することもできる。
【００５９】
【発明の効果】
本発明によれば、第１の基板上の半導体薄膜の上面を第２の基板にボンディングし、化学的エッチングによって上記第１の基板から剥離する工程において、剥離のためのエッチング液の浸透を速くし、しかも基板上の至るところでエッチングの進行を均一にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の製造方法において、第１の基板上に半導体薄膜層を形成した状態を示す概略部分断面図である。
【図２】本発明の第１の実施の形態の製造方法において、溝を形成して半導体薄膜を分割した状態を示す概略部分断面図である。
【図３】本発明の第１の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図４】図３のＡ−Ａ線の位置における概略部分断面図である。
【図５】本発明の第１の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に整列させて貼り合わせる工程を示す、図３のＡ−Ａ線の位置における概略部分断面図である。
【図６】本発明の第１の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す概略部分断面図である。
【図７】本発明の第１の実施の形態の製造方法において、剥離のためのエッチング液への浸漬を示す概略図である。
【図８】本発明の第１の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す概略図である。
【図９】本発明の第１の実施の形態の製造方法において、剥離工程における圧縮空気の供給により基板１１を剥がす工程を示す概略図である。
【図１０】本発明の第１の実施の形態の変形例の製造方法で用いられる第２の基板の概略部分平面図である。
【図１１】本発明の第２の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１２】本発明の第２の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に整列させて貼り合わせる工程を示す、図１１のＢ−Ｂ線の位置における概略部分断面図である。
【図１３】本発明の第２の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１１のＢ−Ｂ線の位置における概略部分断面図である。
【図１４】本発明の第２の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す、図１１のＣ−Ｃ線の位置における概略部分断面図である。
【図１５】本発明の第３の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１６】本発明の第３の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１５のＤ−Ｄ線の位置における概略部分断面図である。
【図１７】本発明の第４の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１８】本発明の第４の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１７のＥ−Ｅ線の位置における概略部分断面図である。
【図１９】従来の半導体装置の製造方法を示す概略部分断面図である。
【符号の説明】
１１ 第１の基板、 １２ バッファー層、 １３ 剥離層、 １４ 下側コンタクト層、 １５ 下側クラッド層、 １６ 活性層、 １７ 上側クラッド層、 １８ 上側コンタクト層、 ２０ 半導体薄膜、 ２３ 溝、 ２５ エピタキシャル膜、 ４０ 第２の基板、 ４１ 表面、 ４２ 裏面、 ４４貼付け予定領域、 ４５ 基板内回路領域、 ４６ 複合半導体チップ予定領域、 ４８ 複合半導体チップ予定外領域、 ４９ ダイシング予定領域、 ５０ 貫通孔、 ５４ 溝、 ５６ 貫通孔、 ５８ 溝、 ６２ エッチング液。
【発明の属する技術分野】
本発明は、半導体薄膜の製造方法及び半導体装置の製造方法に関し、特に第１の基板上に形成した半導体薄膜を第２の基板に転写する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のこの種の製造方法として、下記の非特許文献１に開示されるものがある。
【０００３】
【非特許文献】
コナガイ他、「膜剥離技術による高効率ＧａＡｓ薄膜光電池（ＨＩＧＨ ＥＦＦＩＣＩＥＮＣＹ ＧａＡｓ ＴＨＩＮ ＦＩＬＭ ＳＯＬＡＲ ＣＥＬＬＳ ＢＹ ＰＥＥＬＥＤ ＦＩＬＭ ＴＥＣＨＮＯＬＯＧＹ）」ジャーナル・オブ・クリスタル・グロウス（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ） ４５ （１９７８） ２２７ ２８０
【０００４】
図１９は非特許文献１に開示されている製造方法の概略を示している。この方法は、第１の基板上に形成した半導体薄膜を化学的なリフトオフ法によって第１の基板から剥離し、第２の基板へ固定する工程を含む。
【０００５】
具体的には、図１９（ａ）に示すように、ＧａＡｓ基板２０１上に犠牲層（Ａｌ０．７Ｇａ０．３Ａｓ）２０２を設ける。この基板（ＧａＡｓ／Ａｌ０．７Ｇａ０．３Ａｓ／ＧａＡｓ基板）を弗酸（ＨＦ）に浸漬し、上部ＧａＡｓ薄膜を得る（図１９（ｂ））。
【０００６】
【発明が解決しようとする課題】
上記の方法で大面積の半導体薄膜を剥離する場合にはエッチング液の犠牲層への浸透が遅いため半導体薄膜の剥離に長い時間が必要であった。
剥離の時間を短時間におさえるために、例えば、半導体基板上に形成されている半導体薄膜を溝により適当な大きさに分割し、溝を介してエッチング液を浸透させることが考えられる。
【０００７】
しかし、第１の基板上に形成された複数の半導体薄膜の上面を、第２の基板に一括してボンディングし、その状態で、第１の基板を剥離する方法を取った場合、半導体薄膜が溝により分割されたものであっても、半導体薄膜の剥離層をエッチングするためのエッチング液が、第１の基板と第２の基板の間の狭い間隙（半導体薄膜の膜厚程度）を通過しなければならず、エッチングに長い時間が掛かり、またエッチングの進行が基板面内で均一でないと言う問題があった。
【０００８】
本発明は、第１の基板上の半導体薄膜の上面を第２の基板にボンディングし、化学的エッチングによって上記第１の基板から剥離する工程において、剥離のためのエッチング液の浸透が速く、しかも基板上の至るところでエッチングの進行が均一な、半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、
第１の基板上に設けた半導体薄膜の上面を第２の基板の第１の面に貼り付け、第１の半導体基板から剥離する工程を含む半導体装置の製造方法において、
前記第２の基板の、前記半導体薄膜貼り付け予定領域外にエッチング液通路を設ける
ことを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、主として半導体薄膜がＬＥＤアレイとして用いられるものについて説明するが、本発明はこのような応用に限定されない。
【００１１】
第１の実施の形態
最初に図１に示すように、第１の基板、例えばｎ型ＧａＡｓ基板１１上に、例えばＧａＡｓバッファー層１２、例えばＡｌＡｓ剥離層１３、例えばｐ型ＧａＡｓ下側コンタクト層１４、例えばｐ型ＡｌｘＧａ１−ｘＡｓ下側クラッド層１５、例えばｐ型ＡｌｙＧａ１−ｙＡｓ活性層１６、例えばｎ型ＡｌｚＧａ１−ｚＡｓ上側クラッド層１７、例えばｎ型ＧａＡｓで上側コンタクト層１８を形成する。
これらの層は順にエピタキシャル成長させることにより得られる。
これらの層のうち、下側コンタクト層１４、下側クラッド層１５、活性層１６、上側クラッド層１７、及び上側コンタクト層１８で半導体薄膜層２０ａが形成されている。また、半導体薄膜層２０ａと、バッファー層１２、剥離層１３をまとめて半導体エピタキシャル層２５ａと呼ぶ。
【００１２】
図１に示す積層構造物を形成した後、素子分離（例えば発光領域以外の部分の活性層までをエッチング除去する）などを行うことにより、半導体素子を形成する。半導体薄膜層２０ａは、以下に詳述するように、溝２３の形成により複数の半導体薄膜に分割されるものであり、半導体素子は、各半導体薄膜形成予定領域内に形成される。本実施の形態では、各半導体薄膜がＬＥＤアレイを構成する場合を想定しており、各半導体薄膜内に複数のＬＥＤ素子から成るＬＥＤアレイが形成される。
【００１３】
バッファー層１２は、欠陥が少ない良好な半導体エピタキシャル層を形成するにあたり、良好な状態の表面を用意するとともに、基板１１とＡｌＧａＡｓ層（１４、１５、１７）との格子定数のミスマッチを緩和するとともに、基板１１とＡｌＧａＡｓ層（１４、１５、１７）の熱膨張率の差を緩和するためのものである。
【００１４】
剥離層１３は、半導体薄膜層２０ａ（を後述のように分割することにより形成される半導体薄膜２０）を基板１１から化学的エッチングによって剥離するためのもので、半導体薄膜層２０ａの各層に対しエッチング性の低いエッチング液により高速にエッチングされる材料で形成されている。
【００１５】
活性層１６は、組成ＡｌｙＧａ１−ｙＡｓにおいて、発光波長が７６０ｎｍの場合には、ｙ＝０．１５程度、発光波長が７４０ｎｍの場合には、ｙ＝０．２程度とされる。
下側クラッド層１５及び上側クラッド層１７は、ポテンシャル障壁によりダブルへテロ構造を形成するために設けられるものであり、例えば組成を表すＡｌｘＧａ１−ｘＡｓ及びＡｌｚＧａ１−ｚＡｓにおいて、ｘ＝０．６、ｚ＝０．６とされる。
コンタクト層１８は、ｎ型ＧａＡｓ（５×１０１７〜３×１０１８ｃｍ−３）であり、ｎ側のオーミックコンタクトを取るために高い不純物濃度を有する。
【００１６】
なお、活性層を上下２つの層に分け、下側の活性層をｐ型とし、上側の活性層をｎ型とすることとしても良い。
さらに、下側コンタクト層１５及び下側クラッド層１６をｎ型とし、上側のクラッド層１８及び上側コンタクト層をｐ型としても良い。この場合において、活性層を上下２つの層に分ける場合には、下側をｎ型とし、上側をｐ型とする。
【００１７】
なおまた、上記のようなヘテロ接合型のＬＥＤとする代わりに、ホモ接合型のＬＥＤを構成することもできる。この場合、各層をエピタキシャル成長させた後、最上層の表面から固相拡散法により不純物拡散を行って活性層内にｐｎ接合を形成する。
また、同一組成のエピタキシャル層を形成し、該エピタキシャル層内にｐｎ接合を形成したＬＥＤであってもよい。例えば、エピタキシャル半導体層としてｎ型ＧａＡｓ層を形成し、Ｚｎを拡散してもよいし、ｎ型ＧａＡｓ層／ｐ型ＧａＡｓ層を積層してもよい。
不純物拡散を行ってｐｎ接合を形成する場合には、上記にように発光領域以外の部分のエッチング除去の代わりに、この不純物拡散が素子形成の工程を構成する。
【００１８】
上記のように素子を形成した後、上記の半導体エピタキシャル層２５ａ上に、図示しないフォトマスクを形成し、このフォトマスクを用いてエッチングを行なうことにより、半導体薄膜層２０ａをエッチング溝２３で分割し、複数の半導体薄膜２０を形成する（図２）。図２には、複数の半導体薄膜２０のうち三つのみが図示されている。
上記した半導体薄膜層２０ａの分割のためのエッチングは、少なくとも剥離層１３の一部が露出するまで行なわれる。図示の例では、エッチング溝２３が剥離層１３のみならず、その下に位置するバッファー層１２をも貫通し、基板１１の表面まで達している。その結果、エピタキシャル層２５ａも複数のエピタキシャル膜２５に分割されている。
【００１９】
例えば、ＡｌＧａＡｓで形成された層１５、１６、１７やＧａＡｓで形成された層１４、１８のエッチングには、エッチング液として、硫酸過水（硫酸／過酸化水素水／純水＝１６／１／１）、燐酸過水（燐酸／過酸化水素水／水＝１２／８／８０）、又はクエン酸過水を用いる。
【００２０】
半導体薄膜２０の各々（「チップ」と呼ぶこともある）の大きさは、半導体薄膜２０でＬＥＤアレイを形成する場合、例えば、幅が約５０μｍ乃至２００μｍ、長さが約４ｍｍ乃至１６ｍｍである。その他半導体薄膜の大きさは素子の形態によって適宜設計することができ、例えば、約５ｍｍ×５ｍｍから１０ｍｍ×１５ｍｍとすることもできる。チップの寸法が大きくなると、エッチングの際クラックが発生する可能性が高くなる。この点からチップの寸法は、例えば約１００時間のエッチングでクラック発生なく良好な剥離を行ない得る範囲内とされる。一方、溝２３の幅は、例えば約５０μｍ乃至１００μｍである。エッチング液の浸透を良好にするには、溝２３の幅が広い方が良いが、基板１１や半導体薄膜２０の材料の有効活用の観点からは溝の幅が狭い方が良い。即ち、溝２３の幅を狭くすることにより、１枚のウエハから多くのチップ（半導体薄膜）を得ることができる。
【００２１】
次に上記のような構造物の半導体薄膜２０の上面を第２の基板、例えばＳｉ基板４０の表面４１にボンディングし、第１の基板１１を剥離することにより、半導体薄膜を第１の基板１１から第２の基板４０に転写する（図５）。なお、図５以降の断面図では、エピタキシャル膜が一つの膜として図示され、その層構成の詳細が省略されている。
【００２２】
第２の基板４０は、図３に示すように、各々半導体薄膜２０を転写する予定の複数の貼付け予定領域４４と、貼付け予定領域４４に隣接する基板内回路領域４５とからなる複数の複合半導体チップ予定領域４６と、それらの相互間に位置し、複合半導体チップ予定領域４６以外の領域である複合半導体チップ予定外領域４８とを有する。
【００２３】
ここで複合半導体チップ予定領域４６とは、回路形成領域、半導体薄膜貼付け予定領域を含む、実質的に素子として動作する素子パターンが形成されている領域および該素子パターンが形成されている領域の周辺領域で基板４０が層間絶縁膜やパッシベーション膜などで被覆された領域、さらに該層間絶縁膜やパッシベーション膜で被覆された領域の周辺領域で加工マージンをなどを含む、素子設計の際にＣＡＤ上で規定されたチップ領域を意味する。
【００２４】
複合半導体チップ予定外領域４８の一部又は全部が、第２の基板４０をダイシングにより分割する際の「切りしろ」となるダイシング予定領域４９である。即ち、ダイシング予定領域４９とは、複合半導体チップ予定外領域４８と一致する領域または複合半導体チップ予定外領域４８に包含される領域で、ダイシング・ブレードによって基板４０を切削し、個別のチップに切り離すための領域であって、少なくともダイシング・ブレードの幅とダイシングマージン及び必要に応じてダイシングに伴うダイシング領域周辺の欠けなどを考慮して決められた幅を備えた領域を意味する。
【００２５】
ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、例えば図３で二点鎖線で示した複合半導体チップ予定領域４６とチップ端が必ずしも一致せず、ダイシング予定領域４９の幅が複合半導体チップ予定外領域４８の幅よりも狭い場合には、ダイシングによって個別チップとして各々切り離した後の複合半導体チップは、図３の複合半導体チップ予定領域４６にダイシング後に残った複合半導体チップ予定外領域４８の一部分を加えた領域から構成される。
図示の例では、各複合半導体チップ予定領域４６は長方形で、図面上横方向に長い。
【００２６】
本実施の形態では、上記のようなボンディングに先立ち、図３及び図４に示すように、第２の基板４０の複合半導体チップ予定外領域４８内に複数の貫通孔５０を形成しておく。図４は、図３のＡ−Ａ線断面図である。なお、図５も図３のＡ−Ａ線の位置における断面図である。
【００２７】
複合半導体チップ予定外領域４８は、貫通孔５０を設ける領域の複合半導体チップ予定外領域４８ａと、貫通孔５０を設けない領域の複合半導体チップ予定外領域４８ｂとを含む。
貫通孔５０を設ける領域の複合半導体チップ予定外領域４８ａの幅は、貫通孔５０の予定幅よりも広くする。貫通孔を後述のようにエッチングによって形成する際のアスペクト比が約１である場合を想定すると、貫通孔５０の幅はおよそ基板厚さと等しい幅とする。例えば、５０μｍ乃至７００μｍ程度である。一方、貫通孔５０を設けない領域の複合半導体チップ予定外領域４８ｂの幅は、少なくともダイシング予定幅に適合した幅であって、例えば約２０μｍ乃至１００μｍとする。
【００２８】
貫通孔５０は、例えば一般的なフォトリソ工程によって、貫通孔５０を形成しない領域をレジストなどで被覆した後、プラズマガスによるドライエッチング、ないしは非プラズマガスを使ったエッチングガスを使った化学的なエッチングにより形成することができる。
【００２９】
貫通孔５０を複合半導体チップ予定外領域４８の全面に形成した場合には、基板４０が一体性を失うので、複合半導体チップ予定外領域４８の一部、例えば図３で、各複合半導体チップ予定領域４６の上下に位置する、横方向に延びた部分にのみスリット状に形成されている。
【００３０】
上記のようにして貫通孔５０を設けた第２の基板４０に、図５及び図６に示すように、半導体薄膜２０を有する半導体基板１１を上下反転させて整列させ、半導体薄膜２０の上面を第２の基板にボンディングする。即ち、貼り合わせ、加圧、加熱することで、半導体薄膜２０の表面と第２の基板４０表面との間に十分な貼り付け強度を得る。
【００３１】
次に、半導体薄膜２０を第２の基板４０にボンディングすることにより得られる構造物６０を、剥離層１３を溶解させるエッチング液６２に浸漬する（図７、図８）。
このように浸漬すると、エッチング液６２が、基板４０の周縁から基板１１と基板４０の間隙を通って各半導体薄膜２０と基板１１の間の剥離層２０に到達するのみならず、図８に矢印６４で示すように、第２の基板４０に設けた貫通孔５０を通って各半導体薄膜２０と基板１１の間の剥離層１３に到達する。貫通孔５０を通ってエッチング液６２が流れるので、エッチング液６２の浸透が速く、従って、エッチングの進行が速く、しかも基板面内で均一である。
【００３２】
剥離層１３のエッチングが完全に完了した後、十分に水洗を行う。水洗工程でも純水が基板４０の貫通孔５０を通って基板１１と基板４０の間のスペースに入り、よく行き渡るので、短時間で十分な水洗を行うことができる。
【００３３】
次に図９に示したように半導体基板１１を剥がす。例えば基板１１の上面を支持しながら、第２の基板４０に設けた貫通孔５０を使って第２の基板４０の裏面４２の側から矢印６６で示すように、例えば、圧縮空気のような大気圧よりも圧力が高い気体を送り基板に適度な圧力（例えば１乃至１０Ｎ／ｃｍ２）を加えて、基板１１を半導体薄膜２０から剥がすことができる。
【００３４】
上記のようにエッチングにより剥離層１３が除去されているので、上記のように基板１１を剥がすと、基板４０に半導体薄膜２０が残り、基板１１にはバッファー層１２が残る（図示を省略する）。
【００３５】
他の方法として、例えば、両方の基板１１と基板４０の間に周縁部からくさび形状などの治具を挿入し、基板１１を剥がすこともできる。
【００３６】
上記のようにして第１の基板１１を剥がした後、第２の基板をダイシング予定領域４９に沿って図示しないダイシングソーでスクライブし個々のチップに分割する。
【００３７】
上記の実施の形態では、図３に示す貫通孔５０を形成しているが、貫通孔の形状や大きさは適宜設計可能である。例えば、図３の貫通孔５０の代りに図１０に示すような貫通孔５２を形成することもできる。
図１０に示す貫通孔５２は、断続的に形成されたスリット状のもの（言いかえると、多数の長方形状のものを整列させたもの）であり、図示の例では、複合半導体チップ予定外領域４８のうちの、各複合半導体チップ予定領域４６の上下に位置する、横方向に延びた部分と、各複合半導体チップ予定領域４６の左右に位置する、縦方向に延びた部分の双方に設けられている。
【００３８】
上記した第１の実施の形態によれば、半導体薄膜２０を貼り付ける基板４０側に貫通孔５０又は５２を設けたので、第１の基板１１を剥離するためのエッチング液が剥離層１３に到達しやすく、大面積基板であっても、基板４０の面内で均一なエッチングが得られる。
また、エッチング後の水洗、および第１の基板１１の剥離において、貫通孔５０又は５２を経由して純水の浸透および圧縮空気の導入が可能であるため、水洗および基板剥離を容易に行うことができる。
【００３９】
第２の実施の形態
上記の実施の形態では、半導体薄膜を貼り付ける基板、即ち第２の基板４０に貫通孔５０又は５２を設けたが、代りに図１１及び図１２に示すように、第２の基板４０の面に沿って延びた溝５４を設けることとしても良い。
【００４０】
図１１及び図１２に示す例では、溝５４が、第２の基板４０の表面、即ち半導体薄膜２０を貼り付けるのと同じ面４１に形成され、また複合半導体チップ予定外領域４８に沿って、複合半導体チップ予定外領域４８と略重なるように設けられ、またダイシング予定領域４９よりも少し幅広に、複合半導体チップ予定領域４６周縁部に溝領域が部分的に残るように形成されている。
【００４１】
このような溝を有する基板４０に、図１に示す構造物をボンディングする（図１３）。なお、図１３は、図１２と同じく図１１のＢ−Ｂ線の位置における断面図である。
そして、図７、図８で説明したのと同様に、エッチング液に浸漬する。
エッチング液は、基板１１、４０の周縁部から、図１４（図１１のＣ−Ｃ線の位置における断面図）に矢印６５で示すように、溝５４を通って、基板の至るところに行き渡り、各半導体薄膜２０と基板１１の間の剥離層１３に到達する。
従って、第１の実施の形態で説明したように、エッチングが高速となり、またエッチングの進行が基板全面で均一となる。
【００４２】
ダイシング予定領域４９の幅は約２０μｍ乃至１００μｍである。また、溝５４をエッチングによって形成する際のアスペクト比が約１である場合及び基板４０の強度面の観点から溝５４の深さの上限が基板４０の厚さの半分程度である場合を想定すると、溝５４の幅（例えば、複合半導体チップ予定外領域４８の幅と同等の幅）の上限は、およそ基板厚さの半分と等しい幅とする。例えば、基板４０の厚さが７００μｍの場合には、溝５４の幅の上限はおよそ３５０μｍとする。
【００４３】
上記のように、溝５４をダイシング予定領域４９よりも広く形成すると、ダイシングの際、ダイシングブレードが基板表面に当たることがなく（溝内部にのみ当たる）、チッピングなどの素子への影響を防止できる。
【００４４】
溝５４の幅が広ければ広いほど、エッチング液のための通路が広くなり、その分エッチング液の流れが容易となる。一方、溝５４の幅が広すぎると、材料損失が大きくなると言う問題があり、この点から溝幅の上限が決まる。
【００４５】
溝５４はエッチング液の流通の点からはできるだけ深い方が良く、深さを約２５μ以上とするのが望ましい。一方、深い溝は加工が困難であり、また、溝が深くなりすぎると、基板４０の強度面での問題が生じ得るので、この点から基板４０の厚さの約半分（例えば基板厚さが７００μｍの場合、溝深さは３５０μｍ）程度を上限とする。
【００４６】
なお、上記の例では、溝５４がダイシング予定領域４９よりも広いが、代りに、溝５４の幅を、複合半導体チップ予定外領域４８の幅と同等もしくはそれより狭いダイシング予定領域４９と同じ、又は狭くすることも可能である。その場合には、材料損失となる領域を減らすことができる。
【００４７】
上記した第２の実施の形態によれば、ダイシング予定領域４８に沿う溝５４を設けたので、基板１１及び４０相互間にエッチング液が浸透しやすくなり、大面積であっても基板面内で均一なエッチングを行なうことができる。
【００４８】
第３の実施の形態
第２の実施の形態では、溝５４を設けたが、図１５及び図１６に示すように、溝５４に加えて、第１の実施の形態に関して説明したように、貫通孔５６を設けることもできる。
図１５及び図１６に示す例では、貫通孔５６は円形の貫通孔であり、裏面４２から溝５４に至るものである。
【００４９】
このように溝５４に加えて貫通孔５６を設ければ、基板１１及び４０の周縁部から溝５４を通って剥離層１３に至る経路に加えて、基板１１及び４０の裏面４２から貫通孔５６を通って剥離層１３に至る経路が設けられるので、エッチング液の浸透が一層良好（高速、均一）となる。
【００５０】
ここで、貫通孔５６の大きさ、ピッチは適宜設計することができる。
図１５、図１６に示したように貫通孔５６の大きさを溝幅よりも小さくしてもよいし、薬液の浸透性をよくするために溝幅よりも大きくしてもよい。例えば、貫通孔５６をエッチングによって形成し、アスペクト比がおよそ１であることを想定し、溝５６の深さが基板４０の厚さのおよそ半分以下を想定した場合には、貫通孔５６の大きさはおよそ基板の厚さの半分程度以上とすることができる。貫通孔５６の上限はおよそ可能な貫通孔のピッチ程度以下とすることができ、貫通孔５６のピッチは少なくとも溝５４のピッチ以下とすることができる。例えば、基板厚さの下限を５０μｍとした場合、貫通孔５６の大きさは約２５μｍ以上で、溝５４のピッチ（小さい方のピッチ）が１ｍｍの場合、貫通孔５６の大きさは約５００μｍ以下とすることができる、貫通孔５６のピッチについては例えば、溝５４に少なくとも１箇所設ける場合、溝５４のピッチ以下とすることができる。図１５で例えば、溝５４の複合半導体チップの長手及び短手の方向のピッチをそれぞれ、８ｍｍ、１ｍｍとした場合には、貫通孔５６のピッチを図１７の横方向（複合半導体チップの長手方向）及び縦方向（複合半導体チップの短手方向）のピッチをそれぞれ８ｍｍ以下及び１ｍｍ以下とすることができる。
【００５１】
第４の実施の形態
上記の第３の実施の形態では、第２の基板の表面４１に溝５４を設けるとともに、裏面、即ち半導体薄膜を貼り付ける面とは反対側の面４２から溝５４に至る貫通孔５６を設けたが、代りに、図１７及び図１８に示すように、第２の基板４０の裏面４０に溝５８を設け、表面４１から溝５８に至る貫通孔５１を設けることとしても良い。
【００５２】
裏面の溝５８は、ダイシングブレードによるハーフカットによって形成することができる。溝５８の幅、深さは適宜設計することができる。基板４０の強度を考慮した場合、溝５８の深さは、基板厚さの半分程度が望ましい。ダイシングブレードによるハーフカットでは、カッティングに時間がかかるものの、深い溝パターンを容易に形成することができる。
【００５３】
貫通孔５１は、例えば基板４０をエッチングすることによって形成する。
基板のエッチングは、第１の実施の形態で説明した方法で行なうことができる。
【００５４】
本実施の形態においても、第１、第２及び第３の実施の形態と同様の種々の変形が可能である。
【００５５】
第４の実施の形態では、第２の基板４０の裏面４２にダイシングブレードによる深い溝５８を設け、表面４１から該深い溝に至る貫通孔を形成するようにしたので、第１、第２及び第３の実施の形態と同様の効果が得られるだけでなく、容易に深い溝形成ができ、基板エッチング工程の省力化を図ることができる。
【００５６】
上記の各実施の形態において、第１の基板１１および半導体薄膜２０の材料は、上記の例のものに限らない。半導体薄膜２０の他の材料の例としては、ＩｎＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ、ＧａＡｓＰ、ＧａＮ、ＩｎＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮがある。さらに、無機半導体、例えば、Ｓｉであってもよい。
【００５７】
さらに、上記の例では、第２の基板上に形成された基板内回路領域４５に隣接する位置に半導体薄膜２０を貼り付けているが、本発明はこれに限定されない。
【００５８】
また、半導体薄膜２０を貼り付ける基板、即ち第２の基板はＳｉ基板に限定されず、例えば、セラミック基板、ガラス基板、金属基板であってもよい。
ガラス基板を用いる場合には、板状に形成した後、エッチングや切削によって溝を形成することもできるし、代りに板状に形成する際に予め溝や貫通孔を形成することもできる。
【００５９】
【発明の効果】
本発明によれば、第１の基板上の半導体薄膜の上面を第２の基板にボンディングし、化学的エッチングによって上記第１の基板から剥離する工程において、剥離のためのエッチング液の浸透を速くし、しかも基板上の至るところでエッチングの進行を均一にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の製造方法において、第１の基板上に半導体薄膜層を形成した状態を示す概略部分断面図である。
【図２】本発明の第１の実施の形態の製造方法において、溝を形成して半導体薄膜を分割した状態を示す概略部分断面図である。
【図３】本発明の第１の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図４】図３のＡ−Ａ線の位置における概略部分断面図である。
【図５】本発明の第１の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に整列させて貼り合わせる工程を示す、図３のＡ−Ａ線の位置における概略部分断面図である。
【図６】本発明の第１の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す概略部分断面図である。
【図７】本発明の第１の実施の形態の製造方法において、剥離のためのエッチング液への浸漬を示す概略図である。
【図８】本発明の第１の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す概略図である。
【図９】本発明の第１の実施の形態の製造方法において、剥離工程における圧縮空気の供給により基板１１を剥がす工程を示す概略図である。
【図１０】本発明の第１の実施の形態の変形例の製造方法で用いられる第２の基板の概略部分平面図である。
【図１１】本発明の第２の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１２】本発明の第２の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に整列させて貼り合わせる工程を示す、図１１のＢ−Ｂ線の位置における概略部分断面図である。
【図１３】本発明の第２の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１１のＢ−Ｂ線の位置における概略部分断面図である。
【図１４】本発明の第２の実施の形態の製造方法において、剥離工程におけるエッチング液の流れを示す、図１１のＣ−Ｃ線の位置における概略部分断面図である。
【図１５】本発明の第３の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１６】本発明の第３の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１５のＤ−Ｄ線の位置における概略部分断面図である。
【図１７】本発明の第４の実施の形態の製造方法で用いられる第２の基板の概略部分平面図である。
【図１８】本発明の第４の実施の形態の製造方法において、第１の基板上の半導体薄膜を第２の基板に貼り合わせた状態を示す、図１７のＥ−Ｅ線の位置における概略部分断面図である。
【図１９】従来の半導体装置の製造方法を示す概略部分断面図である。
【符号の説明】
１１ 第１の基板、 １２ バッファー層、 １３ 剥離層、 １４ 下側コンタクト層、 １５ 下側クラッド層、 １６ 活性層、 １７ 上側クラッド層、 １８ 上側コンタクト層、 ２０ 半導体薄膜、 ２３ 溝、 ２５ エピタキシャル膜、 ４０ 第２の基板、 ４１ 表面、 ４２ 裏面、 ４４貼付け予定領域、 ４５ 基板内回路領域、 ４６ 複合半導体チップ予定領域、 ４８ 複合半導体チップ予定外領域、 ４９ ダイシング予定領域、 ５０ 貫通孔、 ５４ 溝、 ５６ 貫通孔、 ５８ 溝、 ６２ エッチング液。
Claims (16)
- 第１の基板上に設けた半導体薄膜の上面を第２の基板の第１の面に貼り付け、第１の半導体基板から剥離する工程を含む半導体装置の製造方法において、
前記第２の基板の、前記半導体薄膜貼り付け予定領域外にエッチング液通路を設ける
ことを特徴とする半導体装置の製造方法。 - 前記エッチング液通路が前記第２の基板を貫通する貫通孔を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記貫通孔が前記第２の基板のダイシング予定領域に設けられることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記貫通孔がエッチングによって形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記エッチング液通路が前記第２の基板の面に沿う溝を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記溝が前記ダイシング予定領域に沿うものであることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記溝が前記第２の基板の前記第１の面に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記溝が前記ダイシング予定領域のみならず、それに隣接する部分にも形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記溝がエッチングによって形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記溝が前記第２の基板の前記第１の面と反対側の第２の面に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記溝がダイシングブレードにより形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記エッチング液通路が、前記第２の基板を貫通する貫通孔と前記第２の基板の面に沿う溝とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記溝が前記第１の面に形成され、前記貫通孔が前記第１の面と反対側の第２の面から前記溝に至るものであることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 前記溝が前記第１の面と反対側の第２の面に形成され、前記貫通孔が前記第１の面から前記溝に至るものであることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 前記第１の基板上の前記半導体薄膜を前記第２の基板の前記第１の面に貼り付けた後に、前記半導体薄膜から前記第１の基板を剥離する工程を含み、
この剥離する工程において、前記第２の基板の前記貫通孔を通して気体によって圧力を印加して、前記第１の基板に対し、前記第２の基板から遠ざかる方向に力を加えることを特徴とする請求項２又は請求項１２に記載の半導体装置の製造方法。 - 前記第２の基板に前記半導体薄膜を貼り付ける前に、前記エッチング液通路を形成することを特徴とする請求項１乃至１５のいずれかに記載の半導体装置の製造方法。
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