WO2013094078A1 - 半導体素子およびその製造方法ならびに半導体素子結合体 - Google Patents

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WO2013094078A1
WO2013094078A1 PCT/JP2011/080548 JP2011080548W WO2013094078A1 WO 2013094078 A1 WO2013094078 A1 WO 2013094078A1 JP 2011080548 W JP2011080548 W JP 2011080548W WO 2013094078 A1 WO2013094078 A1 WO 2013094078A1
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conductive support
support body
layer
resist
semiconductor
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PCT/JP2011/080548
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French (fr)
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明煥 ▲チョ▼
錫雨 李
鳥羽　隆一
嘉孝 門脇
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ウェーブスクエア，インコーポレイテッド
Ｄｏｗａエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Definitions

  • the present invention relates to a semiconductor element, a method for manufacturing the same, and a semiconductor element combination in which a plurality of semiconductor elements are connected.
  • Semiconductor devices include various devices such as field effect transistors (FETs) and light emitting diodes (LEDs).
  • FETs field effect transistors
  • LEDs light emitting diodes
  • a group III-V semiconductor composed of a compound of a group III element and a group V element is used.
  • Group III nitride semiconductors using Al, Ga, In, etc. as group III elements and mainly N as group V elements have a high melting point, a high dissociation pressure of nitrogen, and bulk single crystal growth is difficult. In general, it is formed by growing on a sapphire substrate because there is no cheap and conductive single crystal substrate.
  • the light emitting diode has conventionally been manufactured by sequentially growing an n-type group III nitride semiconductor layer, an active layer (light-emitting layer) and a p-type III on the sapphire substrate. A part of the semiconductor laminate composed of the group nitride semiconductor layer is removed to expose the n-type group III nitride semiconductor layer, and the exposed n-type group III nitride semiconductor layer and p-type group III nitride are exposed. It has been usual to employ a lateral structure in which an n-type electrode and a p-type electrode are arranged on a physical semiconductor layer and current flows in the lateral direction.
  • a buffer layer made of a specific element other than a group III element (eg, Al, Ga, etc.) on a sapphire substrate a semiconductor stacked body including a light emitting layer is formed.
  • the buffer layer is selectively dissolved by chemical etching, the sapphire substrate is peeled off (lifted off), and the support body and the semiconductor laminate are sandwiched between a pair of electrodes, thereby producing an LED chip.
  • the buffer layer here is a buffer layer for epitaxial growth of the semiconductor stacked body, and also serves as a lift-off layer for peeling the semiconductor stacked body from the sapphire substrate.
  • a general chemical lift-off method in which an epitaxial layer is removed from a sapphire substrate by etching a lift-off layer made of a metal other than group III or a metal nitride.
  • a photochemical lift-off method in which etching is performed while activating a lift-off layer by irradiating light such as ultraviolet light during etching.
  • FIGS. 7A to 7G are schematic side cross-sectional views showing the respective steps of the conventional method for manufacturing a group III nitride semiconductor vertical structure LED chip 400.
  • FIG. 8A is a schematic top view of the wafer in the state of FIG. 7F in which a plurality of semiconductor structure portions before being singulated are formed, as viewed from the surface side of the semiconductor structure portion 410.
  • 7A to 7G is the position along the line II-II in FIG. 8A, that is, the maximum diameter position of the semiconductor structure 410.
  • FIG. 8B is a schematic side view of one LED chip 400 singulated along the broken line in FIG.
  • a group III nitride semiconductor layer 406 including a light emitting layer is formed on a growth substrate 402 through a lift-off layer 404 (FIG. 7A).
  • a part of the semiconductor layer 406 and the lift-off layer 404 are removed so that a part of the growth substrate 402 is exposed, thereby forming a plurality of independent semiconductor structures 410 (FIG. 7B).
  • the cross-sectional shape of the semiconductor structure 410 is a circle.
  • the space between the semiconductor structure portions 410 is closed with a resist 412, and a plating seed layer 414 is formed over the semiconductor structure portion 410 and the resist 412.
  • a pillar 416 is formed above the resist 412 with a thick film resist (FIG. 7C).
  • the plating seed layer 411 is removed at the position where the pillar 416 is formed.
  • a conductive support body 422 that also serves as a lower electrode and integrally supports a plurality of semiconductor structures 410 is formed by a plating method (FIG. 7D). At this time, no plating layer is formed at the position of the pillar 416.
  • gaps 426 are formed between the semiconductor structure portions 410, and through holes 424 are formed in the conductive support body 422 (FIG. 7E). As shown in FIG.
  • the through-hole 424 was provided at a portion where the cutting lines (broken lines) for singulation intersect. Then, an etching solution is supplied through the through hole 424 and the gap 426, and the lift-off layer 404 is removed by a chemical lift-off method, whereby the growth substrate 402 is peeled from the plurality of semiconductor structures 410 (FIG. 7 ( F)). Thereafter, the upper electrode 428 is formed on the peeling surface side of the semiconductor structure portion 410, and finally, the conductive support bodies 422 are separated between the semiconductor structure portions 410 along the broken lines in FIG. The plurality of LED chips 400 having the semiconductor structure portion 410 supported by the conductive support body 422A after being cut are separated (FIG. 7G).
  • Patent Document 1 a method is used in which a pillar is formed in advance with a thick film resist at a portion to be a through hole, and the pillar is removed after plating.
  • a through hole is formed in the support body.
  • it is often difficult to completely remove the thick film resist for example, a residue remains after the removal.
  • the conductive support body has almost the same thickness except for the position of the through hole.
  • a dicing apparatus hereinafter referred to as a laser dicing apparatus
  • a dicing apparatus that cleaves the conductive support body by condensing laser light continuously inside the conductive support body.
  • a dicing apparatus that cuts the conductive support using a rotating blade hereinafter referred to as a blade dicing apparatus.
  • a laser dicing apparatus cut disconnects by irradiating a conductive support body with a laser beam, moving the table which fixed the conductive support body.
  • a conductive support body having a thickness greater than 60 ⁇ m Since these devices can form a narrow groove with a depth of about 60 ⁇ m in one scan, in the case of a conductive support body having a thickness greater than 60 ⁇ m, a plurality of scans are required for cutting. It is.
  • the conductive support body is usually diced while being supported by a support tape having an adhesive force that can be fixed to such an extent that individual elements do not fall apart even after separation.
  • the thickness of the conductive support body is less than 80 ⁇ m, the rigidity of the portion supporting the semiconductor structure is weak, and the conductive support body is bent due to internal stress when used as a semiconductor element.
  • a conductive support body is manufactured with a thickness of 80 ⁇ m or more and cut by scanning with a laser dicing apparatus a plurality of times.
  • the thermal shock to the semiconductor element increases correspondingly if scanning is performed a plurality of times.
  • the conductive support body and the support tape are in close contact with each other, the heat generated when cutting the end of the conductive support body burns the support tape, so that the tape material adheres to the element or the support tape is conductive. There is a possibility of burning to the support body. As a result, there is a possibility that the conductive support body and the semiconductor structure portion are soiled and scratched. Also, even when cutting with a blade dicing device, the conductive support body is heated by frictional heat at the cutting location, and the blade contacts the support tape when cutting the final end of the conductive support body. In addition, the conductive support body and the semiconductor structure may be soiled or scratched. From the above, it is desired to make it possible to easily cut the conductive support body with a smaller number of scans, for example, two scans or less, and to prevent excessive heating of the support tape at the cut portion. .
  • the present invention can easily form holes in the conductive support body for supplying an etching solution used in the chemical lift-off method, and can easily form the conductive support body when singulated. It is an object of the present invention to provide a method for manufacturing a semiconductor element that can be cut.
  • the gist of the present invention is as follows. (1) forming a semiconductor layer on the growth substrate via a lift-off layer; Forming a plurality of semiconductor structures by removing a part of the semiconductor layer and forming a groove in which the growth substrate or a part of the lift-off layer is exposed; Filling the groove with a filler; Forming a plating seed layer on the semiconductor structure and the filler; and After the seed formation step, a step of forming a mesh-like resist above the groove; Forming a plating layer from the plating seed layer exposed without being covered with the resist to form a conductive support body that integrally supports a plurality of the semiconductor structure parts, wherein the conductive support body includes: Forming the plating layer so as to have a recess on the resist and have a hole on the crossing portion of the resist; and Removing at least a portion of the filler and the resist to form a void from the hole to the lift-off layer; Using a chemical lift-off method
  • the side surface of the conductive support body is composed of a cut surface and a non-cut surface, and the maximum thickness of the conductive support body at the cut surface is 20 to the thickness of the conductive support body on the semiconductor structure portion.
  • the conductive support body has a recess and a hole communicating with the groove at a position above the groove.
  • a plating layer from a plating seed layer exposed without being covered with a mesh-like resist, a conductive layer having a recess on the resist and a hole on the crossing portion of the resist.
  • a sex support body can be formed. As a result, it is possible to easily form a hole for supplying an etching solution used in the chemical lift-off method in the conductive support body by a simpler method than the conventional method, and to conduct along the dent when singulated.
  • the sex support body can be easily cut.
  • FIGS. 4A to 4D are schematic top views showing some steps of the method for manufacturing the semiconductor element 100 according to the embodiment of the present invention shown in FIG.
  • FIGS. 4A to 4D are schematic top views similar to FIG. 2 except that the application mode of the second resist 116 is changed.
  • 1 is a schematic perspective view of a single semiconductor element 100 according to an embodiment of the present invention. It is a model perspective view of the semiconductor element combination 200 concerning one Embodiment of this invention.
  • (A)-(J) show each process of the manufacturing method of the semiconductor element 100 including the two-step plating process concerning other embodiment of this invention with the typical side surface sectional drawing.
  • FIG. 3 is a schematic side view of one grouped III group nitride semiconductor vertical structure LED chip 400.
  • A) is a cross-sectional perspective SEM image of the conductive support body before being separated into pieces in Example 1
  • (B) is a hole portion in the upper SEM image of the upper stage and the upper SEM image of the lower stage. It is the optical microscope photograph which expanded.
  • Example 2 it is a SEM image of the electroconductive support body which divided the plating layer into two steps and formed the dent and the hole.
  • FIG. 1A is a schematic top view of the state shown in FIG. 1B, and the II cross section in FIG. 2A corresponds to FIG. Note that the cross-sectional views of FIG. 1 other than FIG. 1B are also in the same position.
  • FIG. 2B is a top view of the state shown in FIG.
  • FIG. 2C is a top view of the state shown in FIG.
  • FIG. 2D is a cross-sectional view of the state shown in FIG.
  • a semiconductor layer 106 is formed on a growth substrate 102 with a lift-off layer 104 interposed therebetween.
  • a part of the semiconductor layer 106 is removed, and a groove 108 in which a part of the growth substrate 102 is exposed at the bottom is formed in a mesh shape.
  • a plurality of semiconductor structure portions 110 having a square cross-sectional shape aligned in a vertical and horizontal direction are formed by forming a lattice shape.
  • a plating seed layer 114 is formed on the semiconductor structure 110 and the first resist 112.
  • a lattice-shaped thin film second resist 116 is formed above the groove 108 and on the plating seed layer 114.
  • a portion 118 exposed without being covered with the second resist 116 is formed.
  • a plating layer is formed from the exposed portion 118.
  • the conductive support body 122 that integrally supports the plurality of semiconductor structure portions 110 is formed.
  • the plating layer is formed so as to have a recess 120 on the second resist 116 and a hole 124 on the intersection of the second resist 116, which will be described in detail later.
  • the second resist 116 and the first resist 112 are removed to form a gap 126 that leads from the hole to the lift-off layer.
  • the second resist 116 is dissolved by supplying a liquid for dissolving the resist such as acetone from the holes 124.
  • the portion of the plating seed layer 114 sandwiched between the second resist 116 and the first resist 112 is mechanically or chemically removed following the removal of the second resist 116. Thereafter, when the liquid such as acetone reaches the filler 112, the first resist 112 can also be removed.
  • the lift-off layer 104 is removed by etching by supplying an etching solution through the holes 124 and the gaps 126. As a result, the growth substrate 102 is peeled from the semiconductor structure 110 (FIG. 1H).
  • the conductive support bodies 122 are cut along the recesses 120 between the semiconductor structure portions 110, so that each is supported by the cut conductive support bodies 122A.
  • the semiconductor element 100 having the semiconductor structure 110 is divided into pieces. It can be seen that the broken line in FIG. 1D is a cutting line and is along the recess 120.
  • the upper electrode 128 is formed on the peeling surface side of the semiconductor structure 110.
  • the lower electrode serves as the conductive support body 111A.
  • the present inventors formed a thin layered resist 116 instead of the columnar pillars 416 (FIG. 7C) in the conventional method, thereby providing a conductive support for the hole 124 for supplying an etching solution used in the chemical lift-off method. It has been found that the thickness of the conductive support body 122 on the groove 108 can be reduced while being easily formed on the body 122. Then, by cutting the conductive support body 122 along a portion where the thickness on the groove 108 is small as shown in FIG. 1I, the conductive material having a uniform thickness regardless of the position as shown in FIG. 7G. It can be cut more easily than cutting the support body. Specifically, the number of scans by the dicing device can be reduced, and the possibility that the support tape will burn is reduced.
  • the plating layer formed from the exposed portion 118 is first blocked by the wall of the second resist 116 and extends only in the vertical direction. After reaching the upper surface of the second resist, it extends in the vertical and horizontal directions. When plating is further continued, adjacent plating layers on the second resist 116 are bonded. As a result, the conductive support body 112 can integrally support the plurality of semiconductor structure portions 110. At that time, the vertical extension of the plating layer formed on the second resist 116 is slower than the vertical extension of the plating layer formed on the semiconductor structure 110. The center part of is delayed.
  • the thickness on the second resist 116 becomes smaller than the thickness on the semiconductor structure 110, and the recess 120 as shown in FIG. 1F is formed.
  • a dicing device By cutting along the recess 120 with a dicing device, it can be more easily cut than a conductive support body having no recess.
  • the second resist 116 is formed in a lattice shape (see FIG. 2C).
  • the extension of the plating layer formed on the intersecting portion of the second resist 116 is further delayed than the extension of the plating layer formed on the straight portion of the second resist 116. Therefore, it is possible to form a state in which the plating layer is bonded on the straight part but the plating layer is not bonded on the intersecting part.
  • the hole 124 can be formed on the intersection of the second resist 116.
  • the through-hole 424 cannot be formed unless the columnar pillar 416 (FIG. 7C) is removed.
  • the hole 124 is formed only by forming a plating layer. Can do.
  • the second resist 116 is thin, it is easier to manufacture than the pillar 416 made of a thick film resist, and can be reliably removed without any residue.
  • the extension rate and shape of the plating layer can be controlled by the type, temperature, and current of the plating bath.
  • FIGS. 3A to 3D are schematic top views similar to FIG. 2 except that the application mode of the second resist 116 is changed.
  • the shape of the exposed portion of the plating seed is not a square as shown in FIG. 2C, but may be rounded, chamfered, dented or the like at the corners of the square as shown in FIG. In this case, as shown in FIG. 3D, the diameter of the hole 124 after plating can be made larger than that in FIG.
  • FIG. 4 is a schematic perspective view of the semiconductor element 100 according to the present invention, which can be obtained by the above manufacturing method.
  • the semiconductor element 100 includes a conductive support body 122A and a semiconductor structure 110 provided on the conductive support body 122A.
  • a plating seed layer 114 is present between the semiconductor structure 110 and the conductive support body 122A.
  • the conductive support body 122A has a quadrangular shape with a round cross section at the corner 122B, and the outer peripheral portion 122C on the surface opposite to the semiconductor structure 110 has a round shape.
  • the side surface of the conductive support body 122A includes a cut surface and a non-cut surface.
  • a portion where each conductive support body 122A is bonded before singulation into a semiconductor element is a plane cut surface, and a portion having a round shape after forming a plating layer is a non-cut surface.
  • the maximum thickness of the conductive support body 122A at the cut surface is preferably 20 to 80% of the thickness of the conductive support body 122A on the semiconductor structure 110.
  • the thickness of each part of the conductive support body 122A is determined by the thickness of the conductive support body at the recessed position and the thickness of the conductive support body on the semiconductor structure formed in the plating layer forming step.
  • the conductive support body 122 ⁇ / b> A functions as a lower electrode and is paired with the upper electrode 128 provided on the semiconductor structure 110.
  • FIG. 5 is a schematic perspective view of the semiconductor element combination 200 according to the present invention, which can be obtained by the above manufacturing method.
  • the semiconductor device assembly 200 includes a growth substrate 102, a lift-off layer 104 on the growth substrate 102, a plurality of semiconductor structures 110 that are independent from each other via a groove 108 in the lift-off layer 104, and the plurality of the plurality of semiconductor structures 110.
  • a conductive support body 122 that integrally supports the semiconductor structure 110, the conductive support body 122 has a recess 120 at a position above the groove 108, and the groove 108 is formed on the intersection of the groove 108. It is characterized by having a hole 124 that leads to.
  • a plating seed layer 144 is on the semiconductor structure 100.
  • the semiconductor element combination 200 is a wafer in the state shown in FIG. That is, in this specification, the “semiconductor element assembly” means a wafer in a state before lift-off in which a plurality of semiconductor structures are sandwiched between a growth substrate and a conductive support and are integrally supported.
  • the lift-off layer 104 can be removed by supplying an etching solution to the groove 108 through the hole 124.
  • the support body 122 can be more easily cut along the recess 120.
  • the growth substrate 102 is preferably a sapphire substrate or an AIN template substrate in which an AIN film is formed on the sapphire substrate. What is necessary is just to select suitably by the kind of the lift-off layer to form, the composition of Al, Ga, In of the semiconductor laminated body which consists of a group III nitride semiconductor, the quality of a LED chip, cost, etc.
  • the lift-off layer 104 is preferable in the chemical lift-off method because metals other than Group III such as CrN and ScN and metal nitride buffer layers can be dissolved by chemical selective etching. It is preferable to form the film by sputtering, vacuum deposition, ion plating, or MOCVD. Usually, the thickness of the lift-off layer 104 is about 2 to 100 nm.
  • the material and layer structure of the semiconductor structure portion are not particularly limited, and may be one layer or two or more layers. If the semiconductor structure includes a light emitting layer, it becomes an LED, and if it does not, it becomes another semiconductor element.
  • the semiconductor layer 106 can be epitaxially grown on the lift-off layer 102 by, for example, the MOCVD method. Usually, the thickness of the semiconductor layer 106 is about 0.5 to 20 ⁇ m.
  • a group III nitride semiconductor layer of a first conductivity type, a light emitting layer, and a group III nitride semiconductor layer of a second conductivity type different from the first conductivity type are sequentially stacked on the lift-off layer 102 as a semiconductor layer.
  • the semiconductor device of the present invention can be a group III nitride semiconductor vertical structure LED chip.
  • the first conductivity type may be n-type and the second conductivity type may be p-type, or vice versa.
  • the semiconductor layer 106 may be, for example, an AlInGaN-based or AlInGaPAs-based III-V group, or an II-VI group such as ZnO.
  • a dry etching method is preferably used for removing part of the semiconductor layer 106. This is because the etching end point of the semiconductor layer 106 can be controlled with good reproducibility. Further, when the semiconductor layer 106 is in a connected state, the lift-off layer 104 cannot be etched with an etchant in a subsequent process, and thus this removal is performed at least until the growth substrate or the lift-off layer is exposed. In the above-described embodiment, the lift-off layer 104 is removed at the bottom of the groove 108 and the growth substrate 102 is completely exposed.
  • the cross-sectional shape of the semiconductor structure 110 is shown as a quadrangle, but the cross-sectional shape of the semiconductor structure 110 is not particularly limited, and may be a circle or a polygon such as a triangle or a hexagon.
  • the cross-sectional shape of the semiconductor structure part 110 is a polygon, by forming a resist 116 in a mesh shape along the grooves 108 around the polygonal semiconductor structure 110, A hole 124 communicating with the groove 108 can be formed, and a recess 120 can be formed in the conductive support body 122 at a position above the groove 108.
  • the semiconductor structure 110 is preferably aligned so that the groove 108 can be easily cut by a laser dicing apparatus.
  • the width of the groove 108 at the straight portion is preferably in the range of 40 to 200 ⁇ m, and more preferably 60 to 100 ⁇ m. This is because when the thickness is 40 ⁇ m or more, the etching solution can be sufficiently smoothly supplied to the groove 108, and when the thickness is 200 ⁇ m or less, the loss of the light emitting area can be minimized.
  • the first resist 112 is used as the filler for the groove 108, and then all the first resist 112 is removed together with the lattice-like resist 116 to form the void 126.
  • the present invention is not limited to this.
  • a part of the filler may be removed to form an etching supply gap.
  • the shape of the cross section of the semiconductor structure portion 110 is a quadrangle, as described in PCT / JP2011 / 005485, only one side surface of each semiconductor structure portion 110 is blocked with a resist as a filler, and the remaining three The side surface can be plugged with metal as a filler.
  • etching proceeds from the groove side closed with the resist toward the opposite groove side.
  • an arbitrary material may be used instead of the resist such as the first resist 112.
  • a metal that is not used for the conductive support body 122 and the plating seed layer 114, or an insulator such as SiO 2 can be used.
  • an etching solution corresponding to the material may be selected.
  • the plating seed layer 114 does not necessarily have to be formed on the entire surface, but it needs to be formed so as not to be electrically isolated.
  • the crossing portion of the resist 116 may be provided on the side of the groove 108 by providing a partially wide portion in the groove 108.
  • a hole 124 is formed on the side of the groove 108. That is, in this specification, the “resist intersection portion” means not only the intersection portion of the resist 116 on the intersection portion of the groove 108 but also the intersection portion of the resist 116 on the other groove 108.
  • the conductive support body 122 can also serve as a lower electrode.
  • the conductive support body 122 can be formed by a plating method such as wet plating or dry plating.
  • a plating method such as wet plating or dry plating.
  • Cu, Ni, Au or the like can be used as the surface of the plating seed layer 114 (on the conductive support body 122 side).
  • the growth seed side (semiconductor structure part side) of the plating seed layer 114 is preferably made of a metal having sufficient adhesion to the semiconductor structure part 110, such as Ti or Ni.
  • the thickness of the conductive support body 122 on the semiconductor structure 110 can be adjusted as needed, but is usually about 80 to 300 ⁇ m. When the thickness is 80 ⁇ m or more, the rigidity of the conductive support body 112 can be sufficiently ensured at the stage before separation, and can be handled as a support substrate.
  • a multi-step plating process in which the step of forming a mesh-like resist and the step of forming a conductive support body are repeated a plurality of times may be employed.
  • the width of the second resist 116 must be relatively wide.
  • the thickness of the conductive support body can be ensured to the minimum.
  • the effective area of the semiconductor structure 110 can be improved.
  • the width of the groove 108 and the width of the second resist 116 are made narrower than in the case of FIG.
  • the steps are the same as those shown in FIGS. 1A to 1F of the one-step plating except that the plating is finished when the thickness of the support 122 is reduced.
  • the width of the second resist 116 is 120 to 140 ⁇ m. There is a need.
  • the conductive support body 122 is used in the first plating step (FIGS. 6A to 6F). Since the upper plating layer thickness is about 100 ⁇ m and the recess 120 is finished when the thickness reaches 50 to 70 ⁇ m, the width of the second resist 116 can be set to 60 to 80 ⁇ m.
  • a lattice-like resist pattern is formed again by the third resist 117 so as to cover the recess 120 and the hole 124.
  • the exposed first conductive support body 122 is subsequently plated to form a second conductive support body 123.
  • the second conductive support is formed when the width of the third resist 117 is the same as the width of the second resist 116.
  • the thickness of the plating layer of the second recess 125 of the body 123 can be 5 to 15 ⁇ m, and the total thickness of the plating layer formed the first time and the thickness of the plating layer formed the second time can be about 80 ⁇ m. it can.
  • the surface portion of the first conductive support body 112 serves as a plating seed for the second conductive support body 123.
  • the second conductive support body 123 also has a recess 125 on the third resist 117 and a hole 124 on the intersection of the third resist 117. Thereafter, the third resist 117, the second resist 116, and the first resist 112 are removed to form the gap 126.
  • the specific method is the same as the case where the groove 108 is formed as the gap 126 by the one-step plating method.
  • By adjusting the distribution of the plating layer thickness, the resist width, and the shape of the resist intersection it is possible to control the thickness of the conductive support body, the thickness of the recess, and the shape of the hole.
  • FIG. 10 shows an SEM image of a combined semiconductor element manufactured by performing two-step plating.
  • FIGS. 6 (I) and (J) are the same as the steps of FIGS. 1 (H) and (I) for one-step plating. It should be noted that it is sufficient that the plated layers are coupled to each other in either or either of the first conductive support body 122 and the second conductive support body 123, and the individual elements are coupled. What is necessary is just to isolate
  • the above is an example of a method for manufacturing the semiconductor element 100 by two-step plating. According to this method, even when the width of the groove 108 and the width of the second resist 116 are reduced, the conductive support 122A having the optimum thickness on the recess / hole / light emitting structure can be formed.
  • the plating layer having the first hole is formed by a conventional method in which the resist width at a portion corresponding to the hole is widened or a resist pillar is formed as shown in FIGS. 7 (A) to (D).
  • the second plating can be performed, and the combination may be appropriately selected.
  • the resist width is widened or when resist pillars are formed, the resist may be formed at any position on the groove 108.
  • variety and thickness can be freely designed in the range which does not lose the effect of this invention.
  • the dimension and shape of the hole 124 are not particularly limited. It suffices if the etching solution can pass to the gap 126.
  • the thickness of the conductive support body 122 at the position of the recess 120 is not particularly limited, but is preferably a thickness that can be easily cut by a dicing apparatus. That is, if the thickness at the position of the recess 120 is sufficiently thinner than the thickness other than the position of the recess 120 so as not to touch the support tape, the dicing apparatus can easily cut the film. Further, it is more preferable that the thickness is such that the number of scans can be reduced when cutting with a laser dicing apparatus, compared to the case where there is no dent.
  • the thickness of the conductive support body 122 at the position of the recess 120 is preferably 120 ⁇ m or less, and cut by one scan. In order to obtain a thickness that can be achieved, the thickness is preferably 60 ⁇ m or less. Moreover, it is preferable that the thickness of the conductive support body 122 at the position of the recess 120 is 30 ⁇ m or more. When the dent 120 is less than 30 ⁇ m, the conductive support body 122 becomes very fragile at the position of the dent 120, and unintentionally separates in the process of forming an electrode, which is a process in which the semiconductor structure should be integrally supported. This is because there is a risk of losing.
  • the thickness at the dent position depends on the resist width X, resist thickness T, and plating layer thickness Y formed on the semiconductor structure.
  • the plating layer formed adjacent to the resist is not bonded and no dent is formed.
  • the plating layers are combined to form a recess.
  • the thickness at the recessed position increases.
  • the dent finally disappears.
  • Y is considered to be constant, the plating layer is combined and a dent is formed when X is a certain threshold value or less.
  • the resist width X may be set in consideration of the desired X and the thickness at the desired recess position. For example, when the thickness of the conductive support body at the recessed position is desired to be 60 ⁇ m or less, when the resist thickness T is about 10 ⁇ m which can be formed relatively easily, the resist width X is 20 to 300 ⁇ m and the plating layer thickness Y May be 80 to 200 ⁇ m. When plating is performed in a plurality of stages such as two stages, X, T, and Y may be set to desired numerical values within the above range. For example, by reducing X as much as possible, the width of the resist can be made as narrow as possible to increase the width of the semiconductor structure, or Y can be increased to increase the rigidity of the semiconductor element.
  • the size of the hole depends on the width X and thickness T of the second resist and the thickness Y of the plating layer formed on the semiconductor structure. That is, in the case of a certain value of the width X of the second resist, the hole is formed at the stage where the plating layers formed adjacent to the second resist are combined. Thereafter, as Y is increased, the size of the hole decreases, and when Y is further increased, the hole finally disappears.
  • the width X of the second resist may be set in consideration of the desired X and the hole size.
  • the size of the hole depends on the shape at the intersection of the second resist. If it is made like FIG.3 (C) mentioned above, a hole can be formed larger than the case of FIG.2 (C). In other words, for example, it is advantageous that the width of the groove 108 necessary for forming the hole of the same size is narrower in the case of FIG. 3 than in the case of FIG.
  • the appropriate width of the second resist What is necessary is just to set the shape in X, thickness T, and an intersection part.
  • the second resist 116 is formed on the plating seed layer 114.
  • the plating seed layer corresponding to the position where the hole is formed may be removed in advance, and the second resist 116 may be formed in contact with the first resist 112.
  • an ohmic electrode layer in contact with each of the plurality of semiconductor layers 106 between the main surface of the plurality of semiconductor structures 110 and the plating seed layer 114.
  • a reflective layer is further formed between the ohmic electrode layer and the plating seed layer 114, or the ohmic electrode layer also functions as the reflective layer.
  • dry film forming methods such as vacuum deposition, ion plating, and sputtering can be used.
  • the ohmic electrode layer can be formed of a metal having a large work function, for example, a noble metal such as Pd, Pt, Rh, Au, Ag, or Co, Ni. Further, since the reflection layer has a high reflectance such as Rh, it can also be used as the ohmic electrode layer. However, when the light emitting region is visible light, Ag or Al layer is used, and when the light emitting region is ultraviolet region, Rh is used. More preferably, a Ru layer or the like is used.
  • the resist is removed using a liquid that can be dissolved in accordance with the type of resist, such as acetone or a resist stripping solution. Since the plating seed layer between the resist 116 under the hole 124 and the first resist 112 is a thin film, it may be mechanically removed or chemically removed using an etching solution. As a result, the hole 114 and the gap 115 communicate with each other.
  • Etching solutions usable in the chemical lift-off method of the present invention include, when the lift-off layer is CrN, ceric ammonium nitrate solution or ferricyanium potassium-based solution, such as hydrochloric acid, nitric acid, organic acid, when the lift-off layer is ScN.
  • ceric ammonium nitrate solution or ferricyanium potassium-based solution such as hydrochloric acid, nitric acid, organic acid
  • known etchants having selectivity can be given.
  • the surface of the semiconductor structure 110 exposed after the lift-off is cleaned by wet cleaning. Then, a predetermined amount can be removed by dry etching and / or wet etching.
  • an n-type ohmic electrode and a bonding pad electrode as upper electrodes are formed by a lift-off method using a resist as a mask.
  • Al, Cr, Ti, Ni, Pt, Au, etc. are used as the electrode material, and Ti, Pt, Au, etc. are formed as a cover layer on the ohmic electrode and the bonding pad to reduce wiring resistance and wire bond. Improve adhesion.
  • a protective film (insulating film) such as SiO 2 or SiN may be provided on the exposed side surface and surface (excluding the bonding pad surface) of the semiconductor structure 110.
  • the semiconductor structure portions 110 are cut using, for example, a blade dicer or a laser dicing apparatus.
  • Example 1 The semiconductor device shown in FIG. 4 was manufactured by the manufacturing method shown in FIGS. Specifically, first, a metal Cr layer is formed on a sapphire substrate by sputtering, and a lift-off layer (CrN layer, thickness: 18 nm) is formed by heat treatment in an ammonia atmosphere. A 7 ⁇ m GaN-based LED structure layer is formed, and then a part of the semiconductor layer is removed by dry etching so that a part of the sapphire substrate is exposed, thereby forming a lattice-like groove. A plurality of independent semiconductor structures were formed in a square island shape. The width W of the semiconductor structure was 1350 ⁇ m, and the arrangement of the individual elements was a grid pattern. The pitch between elements is 1500 ⁇ m, that is, the groove width is 150 ⁇ m.
  • a metal Cr layer is formed on a sapphire substrate by sputtering, and a lift-off layer (CrN layer, thickness: 18 nm) is formed by heat treatment in an am
  • an ohmic electrode layer (Ag, thickness: 0.1 ⁇ m) was formed on the semiconductor structure portion by EB vapor deposition.
  • an ohmic electrode layer (Ag, thickness: 0.1 ⁇ m) was formed on the semiconductor structure portion by EB vapor deposition.
  • all the grooves were closed with the first resist (photoresist), and the regions on the individual semiconductor structures were opened.
  • a plating seed layer (Ti / Ni / Cu, each thickness: 0.02 ⁇ m / 0.2 ⁇ m / 0.6 ⁇ m) is formed on the surface of the semiconductor structure, the p-ohmic electrode layer, and the surface of the first resist by sputtering. ) was formed.
  • a grid-like second resist (photoresist) having a height of 10 ⁇ m and a width of 160 ⁇ m as shown in FIG. 2C was formed.
  • Cu thickness on the semiconductor structure: 140 ⁇ m
  • Plating was electroplating using a copper sulfate electrolyte, the temperature of the solution was in the range of 25-30 ° C., and the deposition rate was 35 ⁇ m / hr.
  • the plating layer was bonded on the resist, and the conductive support body was in a state of integrally supporting a plurality of semiconductor structures.
  • FIG. 9A shows a perspective image of a cross section of the conductive support body
  • FIG. 9B shows a top image of the conductive support body.
  • the thickness of the thinnest portion of the recess was 30 to 50 ⁇ m, that is, about 30 ⁇ m at the position near the hole and about 50 ⁇ m at the thickest position away from the hole.
  • the shape of the holes is as shown in the figure, and the distance between the apexes facing each other was about 77 ⁇ m. As described above, the hole for supplying the etching solution can be easily formed only by forming the plating layer.
  • the lift-off layer was removed by a chemical lift-off method using a CrN selective etching solution, and the sapphire substrate was peeled off.
  • a support tape (ultraviolet curing tape) is attached to the back side of the conductive support body, the conductive support body is fixed to the table of the laser dicing machine, and the conductive support body is laser-cut from the semiconductor structure side along the recess.
  • a semiconductor element was obtained. Since the thickness at the dent position, which is a coupling portion of each element, was 30 to 50 ⁇ m, all the grooves could be cut by one scanning. Further, the cut portion and the support tape separated the space of about 70 ⁇ m or more by the dent, and there was no change in the support tape immediately below the cut portion.
  • the side surface of the conductive support body of the semiconductor element after singulation has a cut surface and a non-cut surface, and the maximum thickness of the conductive support body at the cut surface is 50 ⁇ m.
  • the thickness of the conductive support body was 36%.
  • the outer peripheral part of the surface on the opposite side to the semiconductor structure part was rounded.
  • the conductive support body after cutting had a roundness corresponding to the shape of the hole at the corner on the surface opposite to the semiconductor structure.
  • Example 2 A semiconductor element was manufactured by the manufacturing method shown in FIG. Specifically, the same process as in Example 1 was performed up to the first plating layer forming step except for the following points. First, the groove width was changed to 80 ⁇ m. The width of the second resist was also changed to 100 ⁇ m. Then, Cu plating was stopped when the thickness on the semiconductor structure became 120 ⁇ m. Also at this time, the Cu plating layer was bonded on the second resist to form a first conductive supporter body integrally supporting a plurality of semiconductor structure portions. In addition, holes were also observed on the intersections of the second resist.
  • FIG. 10 shows a top perspective image of the conductive support body.
  • the thickness of the first and second conductive support bodies on the semiconductor structure is 150 ⁇ m
  • the thickness of the thinnest portion of the recess near the hole is 45 ⁇ m
  • the thickness at the thickest position away from the hole is 70 ⁇ m. It was.
  • the shape of the hole was as shown in FIG. 10, and the distance between the apexes facing each other was about 80 ⁇ m.
  • the hole for supplying the etching solution can be easily formed only by forming the plating layer in two steps. Even if the width of the groove and the width of the second resist are reduced, the recess is formed.
  • the conductive support body 122A having the optimum thickness on the hole / light emitting structure portion could be formed.
  • the lift-off layer was removed by a chemical lift-off method using a CrN selective etching solution, and the sapphire substrate was peeled off.
  • a support tape (ultraviolet curing tape) is attached to the back side of the conductive support body, the conductive support body is fixed to the table of the laser dicing machine, and the conductive support body is laser-cut from the semiconductor structure side along the recess.
  • a semiconductor element was obtained. Since the total thickness of the first conductive support body and the second conductive support body is 70 ⁇ m or less in all, the groove position thickness that becomes the coupling portion of each element can be cut by two scans each. It was. Further, the cut portion and the support tape separated the space of about 70 ⁇ m or more by the dent, and there was no change in the support tape immediately below the cut portion.
  • the side surface of the conductive support body of the semiconductor element after singulation has a cut surface and a non-cut surface, and the maximum thickness of the conductive support body at the cut surface is 70 ⁇ m.
  • the thickness was 47% with respect to the thickness of the conductive support body.
  • the outer peripheral part of the surface on the opposite side to the semiconductor structure part was rounded.
  • the conductive support body after cutting had a roundness corresponding to the shape of the hole at the corner on the surface opposite to the semiconductor structure.
  • a semiconductor element was manufactured by the conventional manufacturing method shown in FIGS. Specifically, first, after forming a lift-off layer (CrN layer, thickness: 18 nm) on a sapphire substrate, a GaN-based LED structure layer having a thickness of 7 ⁇ m is formed as a semiconductor layer, and then a part of the sapphire substrate. A part of the semiconductor layer was removed by dry etching so as to expose a groove, thereby forming a groove, thereby forming a plurality of semiconductor structures independent of a circular island having a diameter of 1000 ⁇ m in cross section. The pitch between the elements of the semiconductor structure is 1250 ⁇ m.
  • a lift-off layer CrN layer, thickness: 18 nm
  • An ohmic electrode layer similar to that of the embodiment is formed on the semiconductor structure, and then a photoresist is embedded in all the grooves, and the p-ohmic electrode layer of each semiconductor structure is opened and connected to the support body.
  • a plating seed layer was formed.
  • pillars were formed using a thick film resist. As shown in FIG. 8A, the formation position is a central portion between four semiconductor structure portions adjacent to each other. The plating seed layer at the pillar formation position was previously removed by etching.
  • the thick film resist was formed by spin coating of 30 to 40 ⁇ m per time and three times of overcoating. In this case, since the resist viscosity is high, the resist swells frequently on the outer periphery of the substrate, and the resist thickness unevenness in the substrate surface is large, resulting in a resist thickness of 90 to 120 ⁇ m.
  • a first Cu electroplating with a thickness of 85 ⁇ m in which the resist pillars are not embedded was performed using a copper sulfate electrolyte.
  • a resist pillar was formed again on the resist pillar in the same manner as described above, and a second Cu electroplating was performed, and a total of 170 ⁇ m was electroplated to form a conductive support body.
  • the Cu plating solution temperature was in the range of 25-30 ° C., and the deposition rate was 25 ⁇ m / hr.
  • the pillars made of the thick film resist and the resist embedded in the grooves were removed with acetone to form through holes penetrating up and down the support body. Note that the through-hole shown in FIG.
  • the lift-off layer was removed by a chemical lift-off method using a CrN selective etching solution, and the sapphire substrate was peeled off.
  • a support tape (ultraviolet curable tape) was attached to the back side of the conductive support body to fix the conductive support body to the table.
  • the conductive support body was cut by a laser dicing apparatus to obtain a semiconductor element. Since the thickness of the conductive support body was 170 ⁇ m, all the grooves could not be cut by one scan each, and the scan required three scans. Further, the cut portion and the support tape were in close contact with each other, and the support tape immediately below the cut portion was partially burnt black. And the whole side surface of the electroconductive support body of the semiconductor element after singulation was a cut surface. Further, the conductive support body after cutting had a chamfered shape corresponding to the shape of the through hole at the corner of the cross-sectional shape.
  • the present invention it is possible to easily form a hole for supplying an etching solution used in the chemical lift-off method in the conductive support body, and to easily cut the conductive support body when singulated.
  • the manufacturing method of the semiconductor element which can be provided can be provided.

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Abstract

　本発明の半導体素子の製造方法は、成長用基板の上にリフトオフ層を介して半導体層を形成する工程と、溝を形成することで半導体構造部を複数個形成する工程と、溝を充填材で塞ぐ工程と、メッキシード層を形成するシード形成工程と、該シード形成工程後に、溝の上方に、網目状のレジストを形成する工程と、レジストに覆われず露出したメッキシード層からメッキ層を成膜して導電性サポート体を形成する工程であって、導電性サポート体がレジストの上に凹みを有し、かつ、レジストの交差部位上に孔を有するようにメッキ層を成膜する工程と、充填材およびレジストの、少なくとも一部を除去する工程と、孔を介して空隙を供給するエッチング液によりリフトオフ層を除去する工程と、凹みに沿って導電性サポート体を切断して複数個の半導体素子に個片化する工程とを有する。

Description

半導体素子およびその製造方法ならびに半導体素子結合体
　本発明は、半導体素子およびその製造方法、ならびに複数の半導体素子が連結した半導体素子結合体に関する。
　半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらには、例えば、ＩＩＩ族元素とＶ族元素との化合物からなるＩＩＩ−Ｖ族半導体が用いられる。
　ＩＩＩ族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素として主にＮを用いたＩＩＩ族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。
　しかしながら、サファイア基板は絶縁性であって電流が流れないため、発光ダイオードは従来、サファイア基板上に順に成長させたｎ型のＩＩＩ族窒化物半導体層、活性層（発光層）およびｐ型のＩＩＩ族窒化物半導体層からなる半導体積層体の一部を除去してｎ型のＩＩＩ族窒化物半導体層を露出させ、この露出させたｎ型のＩＩＩ族窒化物半導体層およびｐ型のＩＩＩ族窒化物半導体層の上にｎ型電極およびｐ型電極をそれぞれ配置して、電流を横方向に流す横型構造を採用するのが通常であった。
　これに対し、近年、サファイア基板上にＩＩＩ族元素（例えばＡｌ，Ｇａなど）以外の特定の元素からなるバッファ層を形成後、発光層を含む半導体積層体を形成し、この半導体積層体を導電性のサポート体で支持した後、バッファ層を化学的なエッチングにより選択的に溶解してサファイア基板を剥離（リフトオフ）し、これらサポート体と半導体積層体を一対の電極で挟むことで、ＬＥＤチップを得る技術が実用に向けて研究されている。なお、ここで言うバッファ層は、半導体積層体のエピタキシャル成長のためのバッファ層であるとともに、サファイア基板から半導体積層体を剥離するためのリフトオフ層の役割も兼ねるものである。
　このような構造のＩＩＩ族窒化物半導体ＬＥＤチップを作製するには、ＩＩＩ族以外の金属や金属窒化物からなるリフトオフ層をエッチングすることでサファイア基板からエピタキシャル層を剥離する一般的なケミカルリフトオフ法や、エッチング中に紫外光等の光を照射し、リフトオフ層を活性化させながらエッチングを行うフォトケミカルリフトオフ法がある。これらは、特定のエッチング溶液に浸漬して、リフトオフ層をエッチングによって溶解することにより成長用基板からエピタキシャル層をリフトオフする方法であり、本明細書において「ケミカルリフトオフ法」と総称される。なお、エピタキシャル層から成長用基板をリフトオフするという表現でも良い。
　ここで、特許文献１に記載されたＩＩＩ族窒化物半導体縦型構造ＬＥＤチップの製造方法を図７および図８により説明する。図７（Ａ）~（Ｇ）は、従来のＩＩＩ族窒化物半導体縦型構造ＬＥＤチップ４００の製造方法の各工程を模式側面断面図で示したものである。図８（Ａ）は、個片化する前の複数の半導体構造部が形成された図７（Ｆ）の状態のウェハを半導体構造部４１０表面側から見た模式上面図である。なお、図７（Ａ）~（Ｇ）の切断位置は、図８（Ａ）のＩＩ−ＩＩ線の位置すなわち半導体構造部４１０の最大径位置である。図８（Ｂ）は、（Ａ）の破線に沿って個片化した１つのＬＥＤチップ４００の模式側面図である。
　まず、成長用基板４０２の上にリフトオフ層４０４を介して、発光層を含むＩＩＩ族窒化物半導体層４０６を形成する（図７（Ａ））。次に、成長用基板４０２の一部が露出するよう、半導体層４０６およびリフトオフ層４０４の一部を除去することで、独立した複数個の半導体構造部４１０を形成する（図７（Ｂ））。図８（Ａ）に示すように、半導体構造部４１０の横断面形状は円形である。次に、図７（Ｃ）に示すように、半導体構造部４１０間をレジスト４１２で塞ぎ、さらに、半導体構造部４１０およびレジスト４１２上にメッキシード層４１４を形成する。その後、レジスト４１２の上方に、厚膜レジストによりピラー４１６を形成する（図７（Ｃ））。このとき、ピラー４１６の形成位置ではメッキシード層４１１を除去しておく。次に、下部電極を兼ね、複数個の半導体構造部４１０を一体支持する導電性サポート体４２２をメッキ法により形成する（図７（Ｄ））。このとき、ピラー４１６の位置にはメッキ層が成膜されない。次に、レジスト４１２およびピラー４１６を除去することにより、半導体構造部４１０の間には空隙４２６が、導電性サポート体４２２には貫通孔４２４がそれぞれ形成される（図７（Ｅ））。貫通孔４２４は、図８（Ａ）に示すように、個片化の切断ライン（破線）が交点する部分に設けた。そして、貫通孔４２４および空隙４２６を介してエッチング液を供給して、ケミカルリフトオフ法でリフトオフ層４０４を除去することで、成長用基板４０２を複数個の半導体構造部４１０から剥離する（図７（Ｆ））。その後、上部電極４２８を半導体構造部４１０の剥離面側に形成し、最後に、半導体構造部４１０間で導電性サポート体４２２を図８の破線に沿って切断等により分離することにより、各々が切断後の導電性サポート体４２２Ａに支持された半導体構造部４１０を有する複数個のＬＥＤチップ４００に個片化する（図７（Ｇ））。
国際公開第２０１１／０５５４６２号
　このように、図７（Ｃ）~（Ｅ）に示すように、特許文献１では、貫通孔とする部位に予め厚膜レジストでピラーを形成し、メッキ後にピラーを除去する方法で、導電性サポート体に貫通孔を形成している。しかしながら、例えば、除去後に残渣が残るなど、厚膜レジストを完全に除去することが困難な場合が多い。また、柱状の背の高いピラーの形成には、レジストを複数回塗布する必要があるなど、手間がかかる。そのため、リフトオフ層を除去するためのエッチング液を半導体構造部の周囲に供給するための貫通孔を容易に形成する方法が望まれている。
　また、導電性サポート体は、貫通孔の位置を除いてほぼ同一の厚みを有している。ここで、図７（Ｇ）に示す個片化の工程では、導電性サポート体の内部に連続してレーザー光を集光することにより導電性サポート体を割断するダイシング装置（以下、レーザーダイシング装置と称する）や、回転するブレードを用いて導電性サポート体を切断するダイシング装置（以下、ブレードダイシング装置と称する）を用いる。レーザーダイシング装置は、導電性サポート体を固定したテーブルを移動させながら、導電性サポート体にレーザー光を照射することにより切断する。これらの装置は、１回の走査で通常６０μｍ程度の深さの細溝を形成可能であるため、６０μｍよりも厚みのある導電性サポート体の場合、切断するためには複数回の走査が必要である。なお、導電性サポート体は、通常、分離後も個々の素子がバラバラにならない程度に固定できる粘着力を有する支持テープにより、支持された状態でダイシングされる。
　このとき、導電性サポート体が８０μｍ未満の厚みでは、半導体構造部を支持する部分の剛性が弱く、半導体素子として使用する際に内部応力により、導電性サポート体が屈曲してしまう。このことから、従来は、導電性サポート体を８０μｍ以上の厚みで製造し、複数回のレーザーダイシング装置の走査により切断を行っていた。しかしながら、切断箇所では導電性サポート体が加熱されるため、走査を複数回行えば、半導体素子への熱衝撃がその分多くなる。また、導電性サポート体と支持テープとが密接しているため、導電性サポート体の最終端切断時に生じる熱により、支持テープが焼ける結果、テープ材料が素子に付着したり、支持テープが導電性サポート体に焼きついたりする可能性がある。これにより、導電性サポート体や半導体構造部に汚れや傷をつけてしまうおそれもある。また、ブレードダイシング装置で切断する場合でも、切断箇所は摩擦熱により導電性サポート体が加熱され、導電性サポート体の最終端切断時はブレードが支持テープを接触することから、レーザーダイシング装置と同様に導電性サポート体や半導体構造部に汚れや傷をつけてしまうおそれもある。以上のことから、導電性サポート体をより少ない走査回数、例えば２回以下の走査で容易に切断可能とすることとともに、切断部での支持テープの過度の加熱を防止することが望まれている。
　これらの課題は、ＩＩＩ族窒化物半導体縦型構造ＬＥＤチップにかかわらず、ケミカルリフトオフ法により成長用基板を剥離した後、導電性サポート体を個片化して作製するあらゆる半導体素子の量産化においても、解決すべき重要な課題である。
　そこで本発明は、上記課題に鑑み、ケミカルリフトオフ法に用いるエッチング液を供給する孔を導電性サポート体に容易に形成することができ、かつ、個片化する際に導電性サポート体を容易に切断することができる半導体素子の製造方法を提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
（１）成長用基板の上にリフトオフ層を介して半導体層を形成する工程と、
　該半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで半導体構造部を複数個形成する工程と、
　前記溝を充填材で塞ぐ工程と、
　前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
　該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
　前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する導電性サポート体を形成する工程であって、前記導電性サポート体が前記レジストの上に凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
　前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、
　ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程と、
　前記半導体構造部間で前記凹みに沿って前記導電性サポート体を切断することにより、各々が導電性サポート体に支持された前記半導体構造部を有する複数個の半導体素子に個片化する工程と、を有する半導体素子の製造方法。
　（２）前記メッキ層を成膜した後の、前記凹み位置での前記導電性サポート体の厚みが１２０μｍ以下である上記（１）に記載の半導体素子の製造方法。
　（３）前記メッキ層を成膜した後の、前記半導体構造部の上での前記導電性サポート体の厚みが８０μｍ以上である上記（１）または（２）に記載の半導体素子の製造方法。
　（４）前記網目状のレジストを形成する工程と、前記導電性サポート体を形成する工程とを複数回くり返す上記（１）~（３）のいずれか１に記載の半導体素子の製造方法。
　（５）前記溝により、横断面形状が四角形の前記半導体構造部が縦横に整列して複数個形成され、前記シード形成工程後に、前記溝の上方に、格子状のレジストを形成する上記（１）~（４）のいずれか１に記載の半導体素子の製造方法。
　（６）導電性サポート体と、該導電性サポート体上に設けられた半導体構造部と、を有し、
　前記導電性サポートは、前記半導体構造部とは反対側の面の外周部に丸みを有することを特徴とする半導体素子。
　（７）導電性サポート体と、該導電性サポート体上に設けられた半導体構造部と、を有し、
　前記導電性サポート体の側面は切断面と非切断面とからなり、前記切断面での前記導電性サポート体の最大厚みが、前記半導体構造部上での前記導電性サポート体の厚みの２０~８０％であることを特徴とする半導体素子。
　（８）成長用基板と、該成長用基板上のリフトオフ層と、該リフトオフ層上で溝を介して互いに互いに独立した複数の半導体構造部と、前記複数個の半導体構造部を一体支持する導電性サポート体と、を有し、
　該導電性サポート体は、前記溝の上方の位置に、凹みおよび前記溝に通じる孔を有することを特徴とする半導体素子結合体。
　本発明によれば、網目状のレジストに覆われず露出したメッキシード層からメッキ層を成膜させることにより、レジストの上に凹みを有し、かつ、レジストの交差部位上に孔を有する導電性サポート体を形成することができる。その結果、従来法よりも簡易な方法により、ケミカルリフトオフ法に用いるエッチング液を供給する孔を導電性サポート体に容易に形成することができ、かつ、個片化する際に凹みに沿って導電性サポート体を容易に切断することが可能となった。
（Ａ）~（Ｉ）は、本発明の一実施形態にかかる半導体素子１００の製造方法の各工程を模式側面断面図で示したものである。 （Ａ）~（Ｄ）は、図１に示した、本発明の一実施形態にかかる半導体素子１００の製造方法の一部の工程を模式上面図で示したものである。 （Ａ）~（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図２と同様の模式上面図である。 本発明の一実施形態にかかる、個片化した１つの半導体素子１００の模式斜視図である。 本発明の一実施形態にかかる、半導体素子結合体２００の模式斜視図である。 （Ａ）~（Ｊ）は、本発明の他の実施形態にかかる、２段階メッキ工程を含む半導体素子１００の製造方法の各工程を模式側面断面図で示したものである。 （Ａ）~（Ｇ）は、従来のＩＩＩ族窒化物半導体縦型構造ＬＥＤチップ４００の製造方法の各工程を模式側面断面図で示したものである。 （Ａ）は、個片化する前の複数の半導体構造部が形成された図６（Ｆ）の状態のウェハの模式上面図であり、（Ｂ）は、（Ａ）の破線に沿って個片化した１つのＩＩＩ族窒化物半導体縦型構造ＬＥＤチップ４００の模式側面図である。 （Ａ）は、実施例１において個片化する前の導電性サポート体の断面斜視ＳＥＭ画像であり、（Ｂ）は、上段がその上面ＳＥＭ画像であり、下段が上段のＳＥＭ画像における孔部分を拡大した光学顕微鏡写真である。 実施例２において、メッキ層を２段階に分けて、凹みおよび孔を形成した導電性サポート体のＳＥＭ画像である。
　以下、図面を参照しつつ本発明をより詳細に説明する。なお、半導体素子の模式断面図においては、説明の便宜上、リフトオフ層および半導体積層体を実状とは異なる比率で誇張して示す。
　本発明の一実施形態にかかる半導体素子１００の製造方法を、図１および図２により説明する。まず、図１と図２との対応関係を先に説明する。図２（Ａ）は、図１（Ｂ）に示した状態の模式上面図であり、図２（Ａ）のＩ−Ｉ断面が図１（Ｂ）に相当する。なお、図１（Ｂ）以外の図１の断面図も同様の位置でのものである。図２（Ｂ）は、図１（Ｃ）に示した状態の上面図である。図２（Ｃ）は、図１（Ｅ）に示した状態の上面図である。図２（Ｄ）は、図１（Ｆ）に示した状態の横断面図である。
　まず、図１（Ａ）に示すように、成長用基板１０２の上にリフトオフ層１０４を介して、半導体層１０６を形成する。
　次に、図１（Ｂ）および図２（Ａ）に示すように、半導体層１０６の一部を除去して、成長用基板１０２の一部が底部で露出する溝１０８を網目状、本実施形態では格子状に形成することで、横断面形状が四角形の縦横に整列した半導体構造部１１０を複数個形成する。
　次に、図１（Ｃ）および図２（Ｂ）に示すように、全ての溝１０８を充填材としての第１レジスト１１２で塞ぐ。
　次に、図１（Ｄ）に示すように、半導体構造部１１０および第１レジスト１１２の上にメッキシード層１１４を形成する。
　次に、図１（Ｅ）および図２（Ｃ）に示すように、溝１０８の上方かつメッキシード層１１４上に、格子状の薄膜の第２レジスト１１６を形成する。ここで、第２レジスト１１６に覆われず露出した部位１１８が形成される。
　次に、図１（Ｆ）および図２（Ｄ）に示すように、露出部位１１８からメッキ層を成膜させる。これにより、複数個の半導体構造部１１０を一体支持する導電性サポート体１２２を形成する。ここで、メッキ層は、第２レジスト１１６の上に凹み１２０を有し、かつ、第２レジスト１１６の交差部位上に孔１２４を有するように成膜させるが、詳細は後述する。
　次に、図１（Ｇ）に示すように、第２レジスト１１６および第１レジスト１１２を除去して、孔からリフトオフ層に通じる空隙１２６を形成する。具体的には、アセトンなどのレジストを溶解する液体を孔１２４から供給することにより、第２レジスト１１６を溶解する。本実施形態では、メッキシード層１１４のうち第２レジスト１１６と第１レジスト１１２に挟まれた部位は、第２レジスト１１６の除去の後に続いて、機械的または化学的に除去される。その後、充填材１１２にもアセトンなどの液体が達することにより、第１レジスト１１２も除去できる。
　次に、エッチング液を孔１２４および空隙１２６を介して供給することにより、リフトオフ層１０４をエッチングにより除去する。この結果、成長用基板１０２は半導体構造部１１０から剥離される（図１（Ｈ））。
　最後に、図１（Ｉ）に示すように、半導体構造部１１０の間で凹み１２０に沿って導電性サポート体１２２を切断することにより、各々が切断された導電性サポート体１２２Ａに支持された半導体構造部１１０を有する複数個の半導体素子１００に個片化する。図１（Ｄ）の破線が切断ラインであり、凹み１２０に沿っていることがわかる。また、上部電極１２８を半導体構造部１１０の剥離面側に形成する。下部電極は導電性サポート体１１１Ａが兼ねる。
　本発明者らは、従来方法における柱状のピラー４１６（図７（Ｃ））ではなく、薄い層状のレジスト１１６を形成することにより、ケミカルリフトオフ法に用いるエッチング液を供給する孔１２４を導電性サポート体１２２に容易に形成することができると同時に溝１０８上の導電性サポート体１２２の厚みを小さくすることができることを見出した。そして、図１（Ｉ）のように溝１０８上の厚みが小さい部位に沿って導電性サポート体１２２を切断するにより、図７（Ｇ）のように位置によらず均一な厚みを有する導電性サポート体を切断するよりも、容易に切断できる。具体的には、ダイシング装置による走査回数を減少させることができ、支持テープが焼けてしまう可能性も低減する。
　以下、本発明の技術的意義を作用効果とともに説明する。露出部位１１８から成膜するメッキ層は、まず、第２レジスト１１６の壁に阻まれ、縦方向にのみ伸張する。第２レジストの上面に達した後には縦方向および横方向に伸張する。さらにメッキを続けると、第２レジスト１１６上で隣接して成膜するメッキ層が結合する。これにより、複数の半導体構造部１１０を導電性サポート体１１２が一体支持することが可能となる。その際、第２レジスト１１６の上にて成膜するメッキ層の縦方向への伸長は、半導体構造部１１０上にて成膜するメッキ層の縦方向への伸長よりも遅く、第２レジスト１１６の中央部ほど遅れる。そのため、第２レジスト１１６上における厚みが半導体構造部１１０上における厚みよりも小さくなり、図１（Ｆ）のような凹み１２０が形成される。ダイシング装置により凹み１２０に沿って切断することにより、凹みを有しない導電性サポート体よりも容易に切断することができる。
　また、第２レジスト１１６は、格子状に形成している（図２（Ｃ）参照）。ここで、第２レジスト１１６の直線部位上に成膜するメッキ層の伸長よりも、第２レジスト１１６の交差部位上に成膜するメッキ層の伸長はさらに遅れが生じる。このため、直線部位上ではメッキ層が結合しているが、交差部位上ではメッキ層が結合していない状態が形成できる。その状態でメッキ層の成膜を止めることにより、第２レジスト１１６の交差部位上に孔１２４を形成することができる。従来方法では、柱状のピラー４１６（図７（Ｃ））を除去しなければ貫通孔４２４を形成できなかったのに対し、本発明では、メッキ層を成膜させるのみで孔１２４を形成することができる。また、第２レジスト１１６は薄いため、厚膜レジストによるピラー４１６よりも製造が簡単であり、残渣が残ることもなく確実に除去可能である。なお、メッキ層の伸張速度および形状は、メッキ浴の種類、温度、電流により制御できる。
　なお、第２レジスト１１６は網目状に形成すれば、その塗布態様は特に限定されない。図３（Ａ）~（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図２と同様の模式上面図である。メッキシードの露出部位の形状は、図２（Ｃ）のように正方形ではなく、図３（Ｃ）に示すように正方形の角部に丸みや面取り、へこみ等がついていてもよい。この場合、図３（Ｄ）に示すように、メッキ後の孔１２４の径を図２（Ｄ）よりも大きくすることができる。
　図４は、上記製造方法で得ることができる、本発明に従う半導体素子１００の模式斜視図である。半導体素子１００は、導電性サポート体１２２Ａと、導電性サポート体１２２Ａ上に設けられた半導体構造部１１０と、を有する。なお、半導体構造部１１０と導電性サポート体１２２Ａとの間には、メッキシード層１１４が存在する。半導体素子１００において、導電性サポート体１２２Ａは、横断面形状がコーナー１２２Ｂに丸みを有する四角形であり、かつ、前記半導体構造部１１０とは反対側の面の外周部１２２Ｃも丸みを有することを特徴とする。導電性サポート体１２２Ａの側面は切断面と非切断面とからなる。半導体素子への個片化前に各々の導電性サポート体１２２Ａが結合していた部分が平面の切断面であり、メッキ層成膜後の形状のまま丸みを有する箇所が非切断面である。切断面での前記導電性サポート体１２２Ａの最大厚みが、半導体構造部１１０上での導電性サポート体１２２Ａの厚みの２０~８０％であることが好ましい。導電性サポート体１２２Ａの各部位の厚みは、メッキ層形成工程で形成された、凹み位置での導電性サポート体の厚みおよび半導体構造部上での導電性サポート体の厚みによって定まる。半導体素子１００では、導電性サポート体１２２Ａが下部電極として働き、半導体構造部１１０上に設けられた上部電極１２８と対になる。
　図５は、上記製造方法で得ることができる、本発明に従う半導体素子結合体２００の模式斜視図である。半導体素子結合体２００は、成長用基板１０２と、該成長用基板１０２上のリフトオフ層１０４と、該リフトオフ層１０４で溝１０８を介して互いに独立した複数の半導体構造部１１０と、前記複数個の半導体構造部１１０を一体支持する導電性サポート体１２２と、を有し、該導電性サポート体１２２は、溝１０８の上方の位置に凹み１２０を有し、溝１０８の交差部位上に、溝１０８に通じる孔１２４を有することを特徴とする。なお、半導体構造部１００上にはメッキシード層１４４がある。半導体素子結合体２００は、図１（Ｇ）に示す状態のウェハである。すなわち、本明細書において「半導体素子結合体」とは、複数の半導体構造部が成長用基板と導電性サポート体で挟まれかつ一体支持された、リフトオフ前の状態のウェハを意味する。
　半導体素子結合体２００では、孔１２４を介して溝１０８にエッチング液を供給して、リフトオフ層１０４を除去することができる。また、凹み１２０に沿ってより容易にサポート体１２２を切断することができる。
　（半導体層形成工程）
　成長用基板１０２は、サファイア基板またはサファイア基板上にＡＩＮ膜を形成したＡＩＮテンプレート基板を用いるのが好ましい。形成するリフトオフ層の種類やＩＩＩ族窒化物半導体からなる半導体積層体のＡｌ、Ｇａ、Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０４は、ケミカルリフトオフ法ではＣｒＮやＳｃＮなどのＩＩＩ族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０４の膜厚は２~１００ｎｍ程度とする。
　半導体層１０６は、ケミカルリフトオフ法により製造する半導体素子であれば、半導体構造部の材料や層構成は特に限定されず、１層でもよいし、２層以上であってもよい。半導体構造部が発光層を含めばＬＥＤとなり、含まない場合は他の半導体素子となる。半導体層１０６は、例えばＭＯＣＶＤ法によりリフトオフ層１０２上にエピタキシャル成長させることができる。通常、半導体層１０６の膜厚は０．５~２０μｍ程度とする。例えば、リフトオフ層１０２上に、第１伝導型のＩＩＩ族窒化物半導体層、発光層および第１伝導型とは異なる第２伝導型のＩＩＩ族窒化物半導体層を順次積層して半導体層として、本発明の半導体素子をＩＩＩ族窒化物半導体縦型構造ＬＥＤチップとすることができる。この場合、第１伝導型をｎ型とし、第２伝導型をｐ型としてもよいし、この逆であってもよい。また、半導体層１０６は、例えば、ＡｌＩｎＧａＮ系、ＡｌＩｎＧａＰＡｓ系のＩＩＩ−Ｖ族や、ＺｎＯなどのＩＩ−ＶＩ族としてもよい。
　（溝形成工程）
　半導体層１０６の一部の除去には、ドライエッチング法を用いるのが好ましい。これは、半導体層１０６のエッチングの終点を再現性良く制御できるからである。また、半導体層１０６が繋がった状態であると、後工程においてエッチング液でリフトオフ層１０４をエッチングすることができないため、この除去は、少なくとも成長用基板またはリフトオフ層が露出するまで行うものとする。上記の本実施形態では、溝１０８の底部ではリフトオフ層１０４は除去され、成長用基板１０２が完全に露出する例を示した。
　本実施形態において半導体構造部１１０の横断面形状は四角形で示したが、半導体構造部１１０の横断面形状は特に限定されず、円形でも、三角形や六角形などの多角形でもよい。半導体構造部１１０の横断面形状を多角形とする場合は、多角形の半導体構造部１１０の周囲の溝１０８に沿って網目状にレジスト１１６を形成することにより、レジスト１１６の交差部位上に、溝１０８に通じる孔１２４を形成するとともに、溝１０８の上方の位置の導電性サポート体１２２に凹み１２０を形成することができる。なお、半導体素子を個片化する工程において、レーザーダイシング装置により溝１０８を直線で切断しやすいように、半導体構造部１１０は整列していることが好ましい。
　半導体構造部１１０の横断面が四角形の場合、１辺は通常２５０~３０００μｍとする。また、溝１０８の直線部位における幅は、４０~２００μｍの範囲内とすることが好ましく、６０~１００μｍとすることがより好ましい。４０μｍ以上とすることにより、溝１０８へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
　（溝部充填・メッキシード層形成工程）
　図１の実施形態では、溝１０８の充填剤として第１レジスト１１２を用い、その後全ての第１レジスト１１２を格子状のレジスト１１６とともに除去して空隙１２６を形成したが、本発明はこれに限らず、充填剤の一部を除去して、エッチング供給用の空隙を形成するものでもよい。例えば、半導体構造部１１０の横断面の形状が四角形の場合、ＰＣＴ／ＪＰ２０１１／００５４８５に記載するように、各半導体構造部１１０の１つの側面のみを充填剤としてのレジストによって塞ぎ、残りの３つの側面は充填剤としての金属をメッキで塞ぐことができる。そして、充填剤除去工程では、金属は除去せずレジストのみを除去し、レジストで埋められた溝のみにエッチング供給用の空隙を形成することができる。この場合、図１（Ｈ）のリフトオフ工程では、レジストで塞いだ溝側からその反対側の溝側に向かってエッチングが進行する。
　溝１０８の充填剤としては、第１レジスト１１２などのレジストに替えて、任意の材料を用いてもよい。例えば、導電性サポート体１２２やメッキシード層１１４に使用されない金属、またはＳｉＯ２などの絶縁物を用いることができる。充填剤を除去する場合は、材料に応じたエッチング液を選択すればよい。メッキシード層１１４は必ずしも全面に形成しなくても良いが、電気的に孤立しないように形成する必要がある。
　（レジスト形成・メッキ形成工程）
　レジストの交差部位上には、メッキ形成工程において孔が形成される。図１および図２の実施形態では、溝１０８の交差部位上にレジスト１１６の交差部位が位置する例を示したが、本発明はそれに限定されない。例えば、溝１０８に部分的に幅広の部位を設けることによって、溝１０８の辺上にレジスト１１６の交差部位を設けてもよい。この場合、溝１０８の辺上に孔１２４が形成される。すなわち、本明細書において「レジストの交差部位」とは、溝１０８の交差部位上でのレジスト１１６の交差部位に限らず、その他の溝１０８上でのレジスト１１６の交差部位をも意味する。
　導電性サポート体１２２は、下部電極を兼ねることができる。導電性サポート体１２２は、湿式メッキまたは乾式メッキのようなメッキ法により形成することができる。たとえばＣｕまたはＡｕの電気メッキでは、メッキシード層１１４の表面（導電性サポート体１２２側）としてＣｕ，Ｎｉ，Ａｕなどを用いることができる。この場合、メッキシード層１１４の成長用基板側（半導体構造部側）は、半導体構造部１１０との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。半導体構造部１１０上の導電性サポート体１２２の厚さは、必要に応じて適宜調整可能であるが、通常８０~３００μｍ程度である。８０μｍ以上とすれば、個片化前の段階で導電性サポート体１１２の剛性を十分に確保することができ、支持基板として扱うことができる。
　ここで、網目状のレジストを形成する工程と、導電性サポート体を形成する工程とを複数回繰り返す多段階メッキ工程を採用してもよい。１段階のメッキで凹みと孔を形成しつつ半導体構造部上での導電性サポート体の厚みを最低限確保しようとすると、第２レジスト１１６の幅を比較的広くしなければならない。例えば２段階のメッキ工程によれば、第２レジスト１１６の幅を狭くしても、導電性サポート体の厚みを最低限確保することができる。また、溝１０８の幅を狭くすることにより、半導体構造部１１０の有効面積を向上させることができる。以下に、本発明の一実施形態にかかる２段階メッキによる半導体素子１００の製造方法を、図６を用いて説明する。
　まず、図６（Ａ）~（Ｆ）の１回目のメッキ工程までは、図１の場合よりも溝１０８の幅および第２レジスト１１６の幅を狭くし、凹み１２０位置での第１の導電性サポート体１２２の厚みを薄くした段階でメッキを終了する以外は、１段階メッキの図１（Ａ）~（Ｆ）の工程と同じである。具体的には、１回のメッキで半導体構造部１１０上の導電性サポート体１２２の厚みを１５０μｍ、凹み１２０の厚みを８０μｍに仕上げる場合には、第２レジスト１１６の幅を１２０~１４０μｍにする必要がある。一方、２回のメッキで半導体構造部１１０上の導電性サポート体の厚みを同程度にする場合は、１回目のメッキ工程（図６（Ａ）~（Ｆ））において、導電性サポート体１２２上のメッキ層厚みが１００μｍ程度で凹み１２０の厚みが５０~７０μｍになる段階で終了するように行うため、第２レジスト１１６の幅を６０~８０μｍとすることができる。
　次に、図６（Ｇ）に示すように、凹み１２０および孔１２４を覆うように第３レジスト１１７により再度格子状のレジストパターンを形成する。
　次に、図６（Ｈ）に示すように、露出した第１の導電性サポート体１２２から引き続きメッキを行い、第２の導電性サポート体１２３を形成する。このとき、半導体構造部１１０上の第２の導電性サポート体１２３の厚みを５０μｍにすると、第３のレジスト１１７の幅が第２のレジスト１１６の幅と同じ場合には第２の導電性サポート体１２３の第２の凹み１２５のメッキ層厚みを５~１５μｍとすることができ、１回目に形成したメッキ層の厚みと２回目に形成したメッキ層の厚みの合計を８０μｍ程度にすることができる。なおこの場合、第１の導電性サポート体１１２の表面部分が、第２の導電性サポート体１２３のメッキシードの役割を果たす。そして、第２の導電性サポート体１２３も、第３レジスト１１７の上に凹み１２５を有し、かつ、第３レジスト１１７の交差部位上に孔１２４を有する。その後、第３レジスト１１７、第２レジスト１１６および第１レジスト１１２を除去して、空隙１２６を形成する。その具体的方法は１段階メッキ方法で溝１０８を空隙１２６とする場合と同じである。それぞれのメッキ層厚みの配分、レジスト幅、レジスト交差部の形状を調整することで、導電性サポート体の厚み、凹み部分の厚み、孔の形状制御が可能である。一例として、図１０に２段階メッキを行って製造した半導体素子結合体のＳＥＭ画像を示す。
　この後の図６（Ｉ）、（Ｊ）の工程は、１段階メッキの図１（Ｈ）、（Ｉ）の工程と同様である。なお、上記の第１の導電性サポート体１２２と第２の導電性サポート体１２３の両方またはいずれか一方においてメッキ層が結合して個々の素子が連結されればよく、その結合部分は図６（Ｊ）の工程で分離すればよい。このため、２段階メッキは１段階メッキに比べて設計の自由度が高い。例えば、第１の導電性サポート体１２２において結合部分を十分な厚みで形成した場合は第２の導電性サポート体１２３のメッキ層は第３レジスト１１７上で結合させなくてもよい。
　以上が２段階メッキによる半導体素子１００の製造方法の一例である。この方法によれば、溝１０８の幅および第２レジスト１１６の幅を狭くしても、凹み・孔・発光構造部上での厚みが最適な導電性サポート体１２２Ａを形成することができる。
　なお、１回目の孔を有するメッキ層は、孔部に相当する箇所のレジスト幅を広く取る、あるいは図７（Ａ）~（Ｄ）に示すようにレジストピラーを形成する従来法で形成し、その１回目のメッキ層の上に網目状のレジストを形成した後に２回目のメッキをすることもでき、組み合わせは適宜選択すればよい。レジスト幅を広く取る場合や、レジストピラーを形成する場合は、レジストを形成する位置は溝１０８上であればどの位置でもよい。このようにメッキ工程を複数回行うことにより、本発明の効果を失わない範囲で、幅や厚さを自由に設計することができる。
　孔１２４の寸法および形状は、特に限定されない。エッチング液が空隙１２６まで通過できればよい。
　凹み１２０位置での導電性サポート体１２２の厚みは特に限定されないが、ダイシング装置により切断し易い厚みであることが好ましい。すなわち、凹み１２０位置以外の厚みよりも凹み１２０位置での厚みが支持テープに触れない程度に十分に薄くなっていればダイシング装置により切断し易くなる。また、レーザーダイシング装置により切断する際に、凹みが無い場合よりも走査回数を減らすことができる厚みであることがより好ましい。ダイシング装置の性能にも拠るが、例えば、二度の走査で切断できる厚みにするために、凹み１２０位置での導電性サポート体１２２の厚みを１２０μｍ以下とすることが好ましく、一度の走査で切断できる厚みにするには、６０μｍ以下とすることが好ましい。また、凹み１２０位置での導電性サポート体１２２の厚みが３０μｍ以上であることが好ましい。凹み１２０が３０μｍ未満の場合、導電性サポート体１２２が凹み１２０位置で非常に脆弱となり、半導体構造部が一体支持されているべき工程である電極を形成する工程などで、意図せず個片化してしまう恐れがあるからである。
　ここで、凹み位置での厚みは、レジストの幅Ｘ、レジスト厚みＴ、および半導体構造部上に形成するメッキ層厚みＹに依存する。すなわち、ある一定値のレジストの幅Ｘの場合において、Ｙが小さい段階では、レジストに隣接して成膜するメッキ層が結合せずそもそも凹みが形成されない。Ｙがある閾値を越えるとメッキ層が結合し、凹みが形成される。さらに、Ｙを大きくしていくにつれ、凹み位置での厚みが増大する。しかし、さらにＹを大きくすれば、ついには凹みが消失する。逆にＹを一定にして考えると、Ｘがある閾値以下の場合にメッキ層が結合し、凹みが形成される。したがって、所望のＸおよび所望の凹み位置での厚みを考慮して、レジストの幅Ｘを設定すればよい。例えば、凹み位置での導電性サポート体の厚みを６０μｍ以下に形成したい場合、レジスト厚みＴが比較的容易に形成できる１０μｍ程度の場合には、レジストの幅Ｘは２０~３００μｍ、メッキ層厚みＹを８０~２００μｍとすればよい。また、２段階など複数段階にメッキを分けて実施する場合には、Ｘ，Ｔ，Ｙを上記の範囲で所望の数値に設定すればよい。例えば、Ｘをできるだけ小さくすることによりレジストの幅はできるだけ狭くして半導体構造部の幅を広くさせたり、Ｙを大きくして半導体素子の剛性を上げたりすることができる。
　また、孔の寸法も第２レジストの幅Ｘ、厚みＴおよび半導体構造部上に形成するメッキ層厚みＹに依存する。すなわち、ある一定値の第２レジストの幅Ｘの場合において、第２レジストに隣接して成膜するメッキ層が結合した段階で孔が形成される。その後、Ｙを大きくしていくにつれ、孔の寸法は小さくなり、さらにＹを大きくすれば、ついには孔が消失する。逆にＹを一定にして考えると、Ｘ、Ｔがある閾値以下の場合にメッキ層が結合し、孔が形成される。したがって、所望のＸおよび孔の寸法をも考慮して、第２レジストの幅Ｘを設定すればよい。
　また、孔の寸法は第２レジストの交差部位における形状にも依存する。既述の図３（Ｃ）のようにすれば、図２（Ｃ）の場合よりも孔を大きく形成することができる。換言すれば、例えば、同じ寸法の孔を形成するために必要な溝１０８の幅は、図３の場合のほうが図２の場合よりも狭い点でも有利である。
　このように、凹み位置１２０での導電性サポート体１２２の厚み、半導体構造部１１０上の導電性サポート体１２２の厚み、および孔１２４の寸法の全てを考慮して、適切な第２レジストの幅Ｘ、厚みＴおよび交差部位における形状を設定すればよい。
　なお、本実施形態では、メッキシード層１１４の上に第２レジスト１１６を形成した。しかし、孔を形成する位置にあたるメッキシード層は予め除去し、第１レジスト１１２に接して第２レジスト１１６を形成してもよい。
　図には示されないが、複数個の半導体構造部１１０の主表面とメッキシード層１１４との間に、複数個の半導体層１０６の各々と接するオーミック電極層を形成するのが好ましい。また、本発明をＬＥＤチップの製造に使用する場合には、オーミック電極層とメッキシード層１１４との間にさらに反射層を形成するか、オーミック電極層が反射層の機能を兼ねることがより好ましい。これらの層形成には、真空蒸着法、イオンプレーティング法、スパッタリング法などの乾式成膜法を用いることができる。
　上記オーミック電極層は、仕事関数の大きな金属、例えばＰｄ，Ｐｔ，Ｒｈ，Ａｕ，Ａｇなどの貴金属やＣｏ，Ｎｉにより形成することができる。また、反射層としては、Ｒｈ等の反射率が高いため、上記オーミック電極層との兼用も可能だが、発光領域が可視光の場合にはＡｇやＡｌ層等を、紫外線領域の場合にはＲｈやＲｕ層等を用いるのがより好ましい。
　（レジスト除去工程）
　レジストの除去は、例えばアセトン、レジスト剥離液など、レジストの種類に合わせて溶解可能な液体により行う。なお、孔１２４の下のレジスト１１６と第１レジスト１１２との間のメッキシード層は、薄膜のため、機械的に除去しても、エッチング液を用いて化学的に除去してもよい。これらにより、孔１１４と空隙１１５が連通する。
　（リフトオフ工程）
　本発明におけるケミカルリフトオフ法に使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液など、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。
　また、リフトオフ後に露呈した半導体構造部１１０の面は、ウエット洗浄で清浄化されるのが好ましい。次いで、ドライエッチングおよび／またはウエットエッチングで所定量削ることができる。
　さらに、レジストをマスクとしたリフトオフ法により上部電極としてのｎ型オーミック電極およびボンディングパッド電極を形成する。電極材としてはＡｌ、Ｃｒ、Ｔｉ、Ｎｉ、Ｐｔ、Ａｕなどが用いられ、オーミック電極、ボンディングパッドにはＴｉ、Ｐｔ、Ａｕなどをカバー層として成膜して、配線抵抗の低減とワイヤーボンドの密着性を向上させる。なお、半導体構造部１１０の露出している側面ならびに表面（ボンディングパッド表面を除く）には、ＳｉＯ２やＳｉＮなどの保護膜（絶縁膜）を付与しても良い。
　（個片化工程）
　個片化工程では、半導体構造部１１０間を例えばブレードダイサーやレーザーダイシング装置を用いて切断する。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実施例１）
　図１および図２に示す製造方法で、図４に示す半導体素子を作製した。具体的には、まず、サファイア基板上に、スパッタ法により金属Ｃｒ層を形成しアンモニア雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、半導体層として、厚さ７μｍのＧａＮ系ＬＥＤ構造層を形成し、その後、サファイア基板の一部が露出するよう、半導体層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面の形状が正方形の島状に独立した複数個の半導体構造部を形成した。半導体構造部の幅Ｗは１３５０μｍであり、個々の素子の配置は碁盤の目状とした。素子間のピッチは１５００μｍ、すなわち溝幅は１５０μｍである。
　まず、半導体構造部の上に、ＥＢ蒸着法によりオーミック電極層（Ａｇ、厚さ：０．１μｍ）を形成した。次に、図１（Ｃ）および図２（Ｂ）に示すように、全ての溝を第１レジスト（フォトレジスト）で塞ぎ、個々の半導体構造部上の領域は開口させた。その後、スパッタ法により、半導体構造部の表面、ｐ−オーミック電極層上および第１レジストの表面にメッキシード層（Ｔｉ／Ｎｉ／Ｃｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。
　次に、高さ１０μｍ、幅１６０μｍの、図２（Ｃ）に示すような格子状の第２レジスト（フォトレジスト）を形成した。その後、メッキにより露出したメッキシード層上からＣｕ（半導体構造部上の厚さ：１４０μｍ）を成膜し、導電性サポート体とした。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５~３０℃の範囲で、析出速度は３５μｍ／ｈｒであった。このとき、メッキ層はレジスト上で結合し、導電性サポート体は複数の半導体構造部を一体支持する状態となった。図９（Ａ）に導電性サポート体の断面の斜視画像を、図９（Ｂ）に導電性サポート体の上面画像を示す。凹みの最も薄い部位の厚みは３０~５０μｍ、すなわち孔近傍の位置で約３０μｍ、孔から離れた最も厚い位置で約５０μｍとなった。孔の形状は図示のとおりであり、孔の寸法は、対向する頂点間の距離が約７７μｍとなった。このように、メッキ層を成膜するのみでエッチング液を供給するための孔を容易に形成することができた。
　次に、孔内にアセトンを供給して、レジストを除去した。この際、孔直下のメッキシード層は塩化第２鉄の希薄溶液、Ｎｉ選択エッチング液で溶解除去した。そして、孔を介して、引き続きアセトンにより溝に充填していたレジストを取り除き、空隙を形成した。このとき、レジストの残渣が残るようなことはなかった。
　次に、ＣｒＮ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去し、サファイア基板を剥離した。
　導電性サポート体の裏面側に支持テープ（紫外線硬化テープ）を貼り付けて、導電性サポート体をレーザーダイシング装置のテーブルに固定し、凹みに沿って導電性サポート体を半導体構造部側からレーザー切断し、半導体素子を得た。各素子の結合部分となる凹み位置での厚みが３０~５０μｍであったため、全ての溝は各々一度の走査で切断できた。また、凹みにより切断箇所と支持テープとは約７０μｍ以上の空間を隔てており、切断部直下の支持テープの変化は無かった。そして、個片化後の半導体素子の導電性サポート体の側面は、切断面と非切断面とを有し、切断面での導電性サポート体の最大厚みは５０μｍであり、半導体構造部上での導電性サポート体の厚みに対して３６％の厚みであった。また、半導体構造部とは反対側の面の外周部に丸みを有していた。また、切断後の導電性サポート体の、半導体構造部とは反対側の面のコーナーには、孔の形状に対応した丸みがあった。
　（実施例２）
　図６に示す製造方法で、半導体素子を作製した。具体的には、１回目のメッキ層成膜工程までは、以下の点を除いて実施例１と同様に行った。まず、溝幅は８０μｍに変更した。また、第２レジストの幅も１００μｍに変更した。そして、Ｃｕのメッキは、半導体構造部上の厚さが１２０μｍになる時点で止めた。このときにも、Ｃｕメッキ層は第２レジスト上で結合し、複数の半導体構造部一体支持する第１の導電性サポータ体となった。また、第２レジストの交差部位上に孔も観察された。
　次に、Ｃｕメッキ層の表面の凹みおよび孔を覆うように、高さ１０μｍ、幅１００μｍの、図６（Ｇ）に示すような格子状の第３レジスト（フォトレジスト）を形成した。その後、実施例１のメッキ層成膜条件にてメッキにより、露出したＣｕメッキ層上からさらにＣｕ（半導体構造部上の厚さ：３０μｍ）を成膜させ、第２の導電性サポート体とした。メッキ層はレジスト上で結合しない状態にした。図１０に導電性サポート体の上面斜視画像を示す。第１および第２の導電性サポート体全体として、半導体構造部上での厚みは１５０μｍ、孔に近い凹みの最も薄い部位の厚みが４５μｍ、孔から離れた最も厚い位置での厚みが７０μｍとなった。孔の形状は図１０のとおりであり、孔の寸法は、対向する頂点間の距離が約８０μｍとなった。このように、２段階でメッキ層を成膜させるのみでエッチング液を供給するための孔を容易に形成することができ、また、溝の幅および第２レジストの幅を狭くしても、凹み・孔・発光構造部上での厚みが最適な導電性サポート体１２２Ａを形成することができた。
　次に、孔内にアセトンを供給して、レジストを除去した。空隙の形成方法は実施例１と同じ方法で行った。このとき、レジストの残渣が残るようなことはなかった。
　次に、ＣｒＮ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去し、サファイア基板を剥離した。
　導電性サポート体の裏面側に支持テープ（紫外線硬化テープ）を貼り付けて、導電性サポート体をレーザーダイシング装置のテーブルに固定し、凹みに沿って導電性サポート体を半導体構造部側からレーザー切断し、半導体素子を得た。各素子の結合部分となる凹み位置厚みが、第１の導電性サポート体および第２の導電性サポート体の合計でいずれも７０μｍ以下であったため、全ての溝は各々２回の走査で切断できた。また、凹みにより切断箇所と支持テープとは約７０μｍ以上の空間を隔てており、切断部直下の支持テープの変化は無かった。そして、個片化後の半導体素子の導電性サポート体の側面は、切断面と非切断面を有し、切断面での導電性サポート体の最大厚みは７０μｍであり、半導体構造部上での導電性サポート体の厚みに対して４７％の厚みであった。また、半導体構造部とは反対側の面の外周部に丸みを有していた。また、切断後の導電性サポート体の、半導体構造部とは反対側の面のコーナーには、孔の形状に対応した丸みがあった。
　（比較例）
　図７および図８に示す従来の製造方法で半導体素子を作製した。具体的には、まず、サファイア基板上に、リフトオフ層（ＣｒＮ層、厚さ：１８ｎｍ）を形成後、半導体層として、厚さ７μｍのＧａＮ系ＬＥＤ構造層を形成しその後、サファイア基板の一部が露出するよう、半導体層の一部をドライエッチングにより除去して溝を形成することで、横断面の形状が直径１０００μｍの円形の島状に独立した複数個の半導体構造部を形成した。半導体構造部の素子間のピッチは１２５０μｍである。
　半導体構造部の上に実施例と同様のオーミック電極層を形成し、次いで全ての溝にフォトレジストを埋め込むとともに個々の半導体構造部のｐ−オーミック電極層の部分は開口して、サポート体と接続するためのメッキシード層を形成した。次いで、後述のＣｕメッキの際に成膜を防止するため、厚膜レジストによるピラーの形成を行った。形成位置は図８（Ａ）のように互いに隣接する４つの半導体構造部間の中央部分とした。なお、ピラー形成位置のメッキシード層はエッチングにより予め除去した。厚膜レジストの形成は１回当たり３０~４０μｍのスピン塗布を行い、３回の重ね塗りによって行った。この場合、レジストの粘度が高いため基板外周部のレジストの盛り上がりが多く、また、基板面内のレジストの厚さムラが大きく、レジストの厚みは９０~１２０μｍとなった。
　次いで、硫酸銅系の電解液を用いて、レジストピラーが埋め込まれない厚み８５μｍの第１回目のＣｕ電気メッキを行った。次いで、前述と同様にしてレジストピラー上に再度レジストピラーを形成して、第２回目のＣｕ電気メッキを行い、合計１７０μｍ電気メッキし、導電性サポート体を形成した。Ｃｕメッキ液温は２５~３０℃の範囲で、析出速度は２５μｍ／ｈｒであった。次いで、厚膜レジストによるピラーおよび溝に埋め込んだレジストをアセトンにより除去し、サポート体の上下に貫通する貫通孔を形成した。なお、図８（Ａ）に示す貫通孔は、四角柱状としその辺の長さは４１０μｍとした。このとき、貫通孔側面部および孔の底部にレジスト残渣が残る部分があり、エッチング液の供給が阻害された。なお、レジスト塗布時の厚さムラのため、電気メッキも複数回実施する必要があった。
　その後、ＣｒＮ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去してサファイア基板を剥離した。
　導電性サポート体の裏面側に支持テープ（紫外線硬化テープ）を貼り付けて導電性サポート体をテーブルに固定し、最後に、レーザーダイシング装置によって導電性サポート体を切断し、半導体素子を得た。導電性サポート体の厚みが１７０μｍであったため、全ての溝は、各々１回の走査では切断できず、切断には３回の走査を要した。また、切断箇所と支持テープとは密着しており、切断部直下の支持テープは一部黒く焦げていた。そして、個片化後の半導体素子の導電性サポート体の側面全面が切断面であった。また、切断後の導電性サポート体は、横断面形状のコーナーは貫通孔形状に対応した面取形状を有していた。
　本発明によれば、ケミカルリフトオフ法に用いるエッチング液を供給する孔を導電性サポート体に容易に形成することができ、かつ、個片化する際に導電性サポート体を容易に切断することができる半導体素子の製造方法を提供することができる。
　１００　半導体素子
　１０２　成長用基板
　１０４　リフトオフ層
　１０６　半導体層
　１０８　溝
　１１０　半導体構造部
　１１２　第１レジスト（充填材）
　１１４　メッキシード層
　１１６　レジスト（第２レジスト）
　１１７　レジスト（第３レジスト）
　１１８　メッキシード層の露出部位
　１２０　凹み
　１２２　導電性サポート体（第１の導電性サポート体）
　１２２Ａ　切断された導電性サポート体
　１２２Ｂ　導電性サポート体のコーナー
　１２２Ｃ　半導体構造部と反対側の外周部
　１２３　第２の導電性サポート体
　１２４　孔
　１２５　凹み（第２の凹み）
　１２６　空隙
　１２８　上部電極
　２００　半導体素子結合体

Claims (8)

  1. 　成長用基板の上にリフトオフ層を介して半導体層を形成する工程と、
    　該半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで半導体構造部を複数個形成する工程と、
    　前記溝を充填材で塞ぐ工程と、
    　前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
    　該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
    　前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する導電性サポート体を形成する工程であって、前記導電性サポート体が前記レジストの上に凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
    　前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、
    　ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程と、
    　前記半導体構造部間で前記凹みに沿って前記導電性サポート体を切断することにより、各々が導電性サポート体に支持された前記半導体構造部を有する複数個の半導体素子に個片化する工程と、を有する半導体素子の製造方法。
  2. 　前記メッキ層を成膜した後の、前記凹み位置での前記導電性サポート体の厚みが１２０μｍ以下である請求項１に記載の半導体素子の製造方法。
  3. 　前記メッキ層を成膜した後の、前記半導体構造部の上での前記導電性サポート体の厚みが８０μｍ以上である請求項１または２に記載の半導体素子の製造方法。
  4. 　前記網目状のレジストを形成する工程と、前記導電性サポート体を形成する工程とを複数回くり返す請求項１~３のいずれか１項に記載の半導体素子の製造方法。
  5. 　前記溝により、横断面形状が四角形の前記半導体構造部が縦横に整列して複数個形成され、前記シード形成工程後に、前記溝の上方に、格子状のレジストを形成する請求項１~４のいずれか１項に記載の半導体素子の製造方法。
  6. 　導電性サポート体と、該導電性サポート体上に設けられた半導体構造部と、を有し、
    　前記導電性サポートは、前記半導体構造部とは反対側の面の外周部に丸みを有することを特徴とする半導体素子。
  7. 　導電性サポート体と、該導電性サポート体上に設けられた半導体構造部と、を有し、
    　前記導電性サポート体の側面は切断面と非切断面とからなり、前記切断面での前記導電性サポート体の最大厚みが、前記半導体構造部上での前記導電性サポート体の厚みの２０~８０％であることを特徴とする半導体素子。
  8. 　成長用基板と、該成長用基板上のリフトオフ層と、該リフトオフ層上で溝を介して互いに独立した複数の半導体構造部と、前記複数個の半導体構造部を一体支持する導電性サポート体と、を有し、
    　該導電性サポート体は、前記溝の上方の位置に、凹みおよび前記溝に通じる孔を有することを特徴とする半導体素子結合体。
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