KR20180079600A - 갈라짐 패턴을 이용한 에피층 분리 방법 - Google Patents

갈라짐 패턴을 이용한 에피층 분리 방법 Download PDF

Info

Publication number
KR20180079600A
KR20180079600A KR1020160184217A KR20160184217A KR20180079600A KR 20180079600 A KR20180079600 A KR 20180079600A KR 1020160184217 A KR1020160184217 A KR 1020160184217A KR 20160184217 A KR20160184217 A KR 20160184217A KR 20180079600 A KR20180079600 A KR 20180079600A
Authority
KR
South Korea
Prior art keywords
epilayer
semiconductor substrate
pattern
silicon
layer
Prior art date
Application number
KR1020160184217A
Other languages
English (en)
Other versions
KR101925565B1 (ko
Inventor
오세웅
신찬수
최재혁
이규범
박원규
이태영
Original Assignee
(재)한국나노기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (재)한국나노기술원 filed Critical (재)한국나노기술원
Priority to KR1020160184217A priority Critical patent/KR101925565B1/ko
Priority to PCT/KR2017/000636 priority patent/WO2018124366A1/ko
Publication of KR20180079600A publication Critical patent/KR20180079600A/ko
Application granted granted Critical
Publication of KR101925565B1 publication Critical patent/KR101925565B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 기판으로부터 에피층을 분리하기 위한 것으로서, 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서, 상기 반도체 기판 상에 상기 에피층의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 제1단계와, 상기 패턴이 형성된 반도체 기판 상에 에피층을 성장시키는 제2단계와, 상기 패턴에 대응하여 상기 에피층에 갈라짐 배열을 형성시키는 제3단계 및 상기 에피층의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 상기 반도체 기판으로부터 에피층을 분리하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법을 기술적 요지로 한다. 이에 의해 본 발명은 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리할 수 있는 이점이 있다.

Description

갈라짐 패턴을 이용한 에피층 분리 방법{ELO method using crack pattern}
본 발명은 반도체 기판으로부터 에피층을 분리하기 위한 것으로서, 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리하기 위한 갈라짐 패턴을 이용한 에피층 분리 방법에 관한 것이다.
이종에피성장 분야는 에피층과 기판 사이의 물질적 부정합성에 의하여 고품질의 에피층을 얻기 위한 기술적 접근 방법이 필요하다.
특히, 에피층과 기판 사이의 열팽창 계수 차이는 에피성장 온도에서 상온으로 하온하였을 때, 에피층에 심각한 인장 또는 압축 응력을 받게 된다. 이때, 에피층의 열팽창 계수가 클 경우, 에피층은 인장 응력을 받게 되고, 임계 이상의 인장 응력을 받게 되면, 에피층에 갈라짐(crack)이 나타나게 된다.
도 1 및 도 2는 화합물 반도체를 기반으로 하는 에피층을 실리콘 기반의 기판 상에 형성한 경우, 열팽창 계수 차이에 따른 갈라짐을 나타낸 것이다.
이와 같이 기존의 실리콘 기반의 기판을 활용한 화합물 반도체를 이용한 소자는 기판과 그 위에 성장되는 에피층의 열팽창계수 차이에 의해 갈라짐이 형성되게 되고, 이러한 갈라짐은 일반적으로 [110],[1-10] 방향으로 형성되는데, 갈라짐이 관찰되는 시점은 기판 위에 성장된 에피박막의 두께가 임계두께를 넘어서게 될 때 나타나게 된다. 이것은 에피박막의 두께가 증가함에 따라서 열팽창계수 차이에 따른 탄성변형 에너지가 누적되기 때문이다.
한편, 에피층 분리 기술(ELO, epitaxial lift-off)은 에피층 분리과정에서 식각 용액에 에피층 노출시간이 길어짐에 따라 에피층 표면에 부산물이 쌓이게 되어 식각 용액의 진로를 방해함에 따라 공정 진행이 더욱 지체되는 문제점이 있다.
또한, 에피층 분리 기술은 이종 에피층 성장에 있으며, 그 주요 목적이 대구형화에 있으나, 공정시간이 기판이 대구경으로 갈수록 증가하여 대구경 기판의 경우 그 적용에 한계가 있다.
따라서, 에피층의 분리는 공정 시간 단축이 중요한 관심사이며, 종래기술로서 친수성 에칭 용액을 사용하는 경우도 있으나, 이 경우 에칭 용액의 침투가 오직 측면으로만 공급되게 되어 식각 속도가 분당 마이크로미터 단위로, ELO 공정 시간 단축에 한계가 있다.
또한, 물리적으로 일정 힘을 가하여 에피층을 신속히 분리하려는 기술이 나타나 있으나, 정밀한 무게의 제어가 어려우며, 이 과정에서 에피층의 물리적 박막에 의한 손상이 야기되는 문제점이 있다.
본 발명은 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리하기 위한 갈라짐 패턴을 이용한 에피층 분리 방법의 제공을 그 목적으로 한다.
상기 목적 달성을 위해 본 발명은, 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서, 상기 반도체 기판 상에 상기 에피층의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 제1단계와, 상기 패턴이 형성된 반도체 기판 상에 에피층을 성장시키는 제2단계와, 상기 패턴에 대응하여 상기 에피층에 갈라짐 배열을 형성시키는 제3단계 및 상기 에피층의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 상기 반도체 기판으로부터 에피층을 분리하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법을 기술적 요지로 한다.
또한, 본 발명은 실리콘 기반 에피박막 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서, 상기 실리콘 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 (가)단계와, 상기 패턴이 형성된 실리콘 상에 에피박막을 성장시키는 (나)단계와, 상기 패턴에 대응하여 상기 에피박막에 갈라짐 배열을 형성시키는 (다)단계와, 상기 에피박막 상에 에피층을 형성하는 (라)단계와, 상기 에피박막의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피박막 및 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하는 (마)단계와, 상기 실리콘 기반 에피박막 반도체 기판으로부터 에피층을 분리하는 (사)단계를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법을 또 다른 기술적 요지로 한다.
여기에서, 상기 반도체 기판은, 실리콘, GaN, GaAs 및 SiC 중 어느 하나인 것이 바람직하다.
또한, 상기 반도체 기판에 형성된 패턴 또는 상기 실리콘 상에 형성된 패턴은, 상기 반도체 기판과 에피층 사이에 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것이 바람직하며, 또한, 특정 결정 방향으로 응력을 받을 수 있는 형태로 형성하는 것이 바람직하다.
또한, 상기 에피박막 상에 에피층을 형성하기 전에, 상기 실리콘 기반의 에피박막 상부에 희생층을 형성하고, 상기 희생층 상부에 에피층을 성장시킴으로써, 상기 희생층 상하부의 에피박막 및 에피층에 각각 상기 갈라짐 배열에 대응하는 유체채널이 형성되는 것이 바람직하다.
한편, 상기 에피층에 형성된 유체채널은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있다.
본 발명은 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리할 수 있는 효과가 있다.
또한, 상기 유체채널을 따라 습식 식각이 진행되면서, 반도체 기판, 희생층을 포함하는 실리콘, 에피박막 또는 에피층의 식각 영역이 신속하게 노출되어, 반도체 기판으로부터 에피층의 분리가 원활하게 이루어져 고품질의 에피층의 제공 및 ELO 공정 재현성이 뛰어난 효과가 있다.
또한 빠른 ELO 공정에 의한 고품질의 반도체 기판의 분리에 의해 반도체 기판의 재사용이 가능하여, 공정 비용을 절감시키게 된다.
또한, 본 발명에 따른 유체채널은, 소자로서 작동하는 영역이 아닌 그 주변으로 배열을 형성하여, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있어, 고립 공정이 필요없게 되어 공정의 단순화와 공정에 대한 안정성을 높일 수 있는 효과가 있다.
이에 의해 상기 유체채널을 통한 빠른 식각 용액의 침투로 인해 식각 공정 시간을 줄일 수 있으며, 반도체 기판이나 에피층의 손상을 최소화하면서, 분리 시간을 단축시킬 수 있어 대구경 기판의 경우에도 적용할 수 있는 장점이 있다.
도 1 - 화합물 반도체를 기반으로 하는 에피층을 실리콘 기반의 기판 상에 형성한 경우, 열팽창 계수 차이에 따른 갈라짐을 나타낸 도.
도 2 - 본 발명의 일실시예에 따른 반도체 기판 상에 패턴을 형성한 것을 나타낸 단면도(a) 및 사시도(b).
도 3 - 본 발명의 일실시예에 따라 제조된 에피층에 갈라짐 배열이 형성된 경우를 나타낸 상면 모식도.
도 4 - 본 발명의 다른 실시예에 따른 유체채널이 형성된 소자에 대한 단면모식도.
도 5 - 도 4의 실시예에 따른 유체채널이 형성된 소자에 대한 단면 사진을 나타낸 도.
도 6 - 도 4의 실시예에 따른 유체채널이 형성된 소자에 있어서 식각 시간에 따른 실리콘 기반 에피박막 반도체 기판 분리시간 및 유체채널의 폭을 측정한 데이타.
본 발명은 반도체 기판으로부터 에피층을 분리하기 위한 것으로서, 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리하기 위한 갈라짐 패턴을 이용한 에피층 분리 방법에 관한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 2는 본 발명의 일실시예에 따른 반도체 기판 상에 패턴을 형성한 것을 나타낸 단면도(a) 및 사시도(b)이고, 도 3은 본 발명의 일실시예에 따라 제조된 에피층에 갈라짐 배열이 형성된 경우를 나타낸 상면 모식도이고, 도 4는 본 발명의 다른 실시예에 따른 유체채널이 형성된 소자에 대한 단면모식도이고, 도 5는 도 4의 실시예에 따른 유체채널이 형성된 소자에 대한 단면 사진을 나타낸 도이고, 도 6은 도 4의 실시예에 따른 유체채널이 형성된 소자에 있어서 식각 시간에 따른 실리콘 기반 에피박막 반도체 기판 분리시간 및 유체채널의 폭을 측정한 데이타이다.
도시된 바와 같이, 본 발명에 따른 갈라짐 패턴을 이용한 에피층 분리 방법은, 반도체 기판(100)으로부터 이종 물질의 에피층(200)을 분리하는 방법에 있어서, 상기 반도체 기판(100) 상에 상기 에피층(200)의 갈라짐 배열(crack array)(L)을 결정짓는 패턴(110)을 형성하는 제1단계와, 상기 패턴(110)이 형성된 반도체 기판(100) 상에 에피층(200)을 성장시키는 제2단계와, 상기 패턴(110)에 대응하여 상기 에피층(200)에 갈라짐 배열(L)을 형성시키는 제3단계와, 상기 에피층(200)의 갈라짐 배열(L)에 식각 용액을 침투시켜 상기 갈라짐 배열(L)을 따라 상기 에피층(200)에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널(300)을 형성하여 상기 반도체 기판(100)으로부터 에피층(200)을 분리하는 제4단계를 포함하여 이루어지게 된다.
먼저, 상기 반도체 기판(100) 상에 상기 에피층(200)의 갈라짐 배열(L)을 결정짓는 패턴(110)을 형성하고(제1단계), 상기 패턴(110)이 형성된 반도체 기판(100) 상에 에피층(200)을 성장시키며(제2단계), 상기 패턴(110)에 대응하여 상기 에피층(200)에 갈라짐 배열(L)을 형성시킨다(제3단계).
여기에서, 상기 반도체 기판(100)은 실리콘, GaN, GaAs 및 SiC 중 어느 하나를 사용할 수 있으며, 구현하고자 하는 소자의 종류에 따라 다양한 종류의 기판을 사용할 수 있다. 상기 반도체 기판(100) 상에 증착되는 에피층(200)은 반도체 기판(100)과는 다른 이종 물질로 형성된다.
일반적으로 반도체 기판(100) 상에 이종 물질의 에피층(200)을 성장시키고자 하는 경우에 반도체 기판(100)과 그 위에 성장되는 에피층(200)의 열팽창계수 차이에 의해 갈라짐(crack)이 형성된다.
이러한 갈라짐 형성은 성장온도에서의 격자상수와 상온에서의 격자상수가 서로 상이하여 이에 따른 탄성변형(elastic strain)에 의해서 생성되며, 에피층(200)의 두께가 증가함에 따라서 열팽창계수 차이에 따른 탄성변형에 따른 에너지가 점차로 증가하게 되고, 이 에너지는 결정 내에서 응력이 집중되는 곳으로 전파되면서 에피층(200) 내에 갈라짐이 형성되게 되는 것이다.
따라서, 상기 갈라짐은 반도체 기판(100) 및 에피층(200)의 종류에 따라 응력이 집중되는 방향으로 형성되므로, 반도체 기판(100) 상에 패턴(110)을 형성하고자 할 때 이러한 점을 고려하여 형성하게 된다.
즉, 상기 반도체 기판(100)에 형성된 패턴(110)은 상기 반도체 기판(100)과 그 위에 성장되는 에피층(200)의 격자상수 차이에 의해 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것이 바람직하다.
특히, 이러한 응력은 특정 결정 방향으로 집중되는 것이 일반적이므로, 상기 반도체 기판(100)에 형성된 패턴(110)은 반도체 기판(100) 및 에피박막(120)의 종류에 따라 특정 결정 방향으로 형성한다.
예컨대 도 2에 도시된 바와 같이, 본 발명의 일실시예로 상기 반도체 기판(100)이 실리콘 또는 GaAs인 경우에는 [110] 방향과 [1-10] 방향으로 갈라짐이 형성되므로, 반도체 기판(100) 상에 이 방향으로 패턴(110)을 형성하면, 도 3에 도시된 바와 같이 에피층(200)에 형성되는 갈라짐 배열(crack array)(L)은 이 패턴(110)의 방향에 제어되어 [110] 방향과 [1-10] 방향으로 형성되는 것이다.
이와 같이 본 발명은 반도체 기판(100) 상에 상기 갈라짐의 방향을 고려하여 패턴(110)을 형성함으로써, 에피층(200)에서의 갈라짐 배열(L)이 반도체 기판(100) 상에 형성된 패턴(110)에 의해 그 방향 및 위치가 제어되도록 하는 것이다.
따라서, 본 발명에 따른 반도체 기판(100)에서 에피박막(120)의 갈라짐 배열(L) 방향에 따라 반도체 기판(100) 상에 응력이 집중될 수 있는 특정 결정 방향에 대해 패턴(110)을 형성함으로써 그 패턴(110) 주변으로 응력이 집중되도록 유도하는 것이다..
여기에서, 셀(cell) 단위로 반도체 소자를 제작하는 경우 상기 갈라짐 배열(L)이 소자로서 작동하지 않는 영역으로 형성되도록 상기 반도체 기판(100) 상에 형성된 패턴(110)의 간격과 배열 형태를 결정짓는다.
그리고, 상기 에피층(200)의 갈라짐 배열(L)에 식각 용액을 침투시켜 상기 갈라짐 배열(L)을 따라 상기 에피층(200)에 상기 식각 용액이 침투될 수 있는 활로를 제공하는 유체채널(300)을 형성하여 상기 반도체 기판(100)으로부터 에피층(200)을 분리한다(제4단계).
즉, 상기 갈라짐 패턴(110)이 형성된 반도체 기판(100) 상에 성장되어 갈라짐 배열(L)이 형성된 에피층(200)을 상기 반도체 기판(100)으로 분리시키고자 습식 식각 공정을 진행하게 되며, 도 3에 도시된 바와 같이 상기 습식 식각 용액에 디핑하는 순간 상기 에피층(200)의 갈라짐 배열(L)을 따라 식각 용액의 침투가 이루어지게 되면서, 상기 갈라짐 배열(L)을 따라 상기 반도체 기판(100) 또는 에피층(200)의 전 영역에서 동시에 상기 에피층(200)에 유체채널(300)이 형성되게 된다.
상기 유체채널(300)을 따라 식각 용액이 침투되면서 습식 식각이 진행되어, 반도체 기판(100)과 에피층(200)의 식각 영역이 신속하게 노출되어, 상기 반도체 기판(100)으로부터 에피층(200)의 분리가 원활하게 이루어지게 된다.
이에 의해 상기 유체채널(300)을 통한 빠른 식각 용액의 침투로 인해 식각 공정 시간을 줄일 수 있으며, 반도체 기판(100)이나 에피층(200)의 손상을 최소화하면서, 분리 시간을 단축시킬 수 있어 대구경 기판의 경우에도 적용할 수 있다.
본 발명의 다른 실시예로, 실리콘 기반 에피박막(120) 반도체 기판(100)으로부터 이종 물질의 에피층(200)을 분리하는 방법에 있어서, 상기 실리콘 상에 상기 에피박막(120)의 갈라짐 배열(crack array)(L)을 결정짓는 패턴(110)을 형성하는 (가)단계와, 상기 패턴(110)이 형성된 실리콘 상에 에피박막(120)을 성장시키는 (나)단계와, 상기 패턴(110)에 대응하여 상기 에피박막(120)에 갈라짐 배열(L)을 형성시키는 (다)단계와, 상기 에피박막(120) 상에 에피층(200)을 형성하는 (라)단계와, 상기 에피박막(120)의 갈라짐 배열(L)에 식각 용액을 침투시켜 상기 갈라짐 배열(L)을 따라 상기 에피박막(120) 및 상기 에피층(200)에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널(300)을 형성하는 (마)단계와, 상기 실리콘 기반 에피박막(120) 반도체 기판(100)으로부터 에피층(200)을 분리하는 (사)단계를 포함하여 이루어지는 것을 특징으로 한다.
즉, 상기 반도체 기판(100)으로 실리콘 기반 에피박막(120) 반도체 기판(100)을 사용하는 경우이다. 이 경우 실리콘 상에 에피박막(120)의 갈라짐 배열(L)을 결정짓는 패턴(110)을 형성하고, 상기 에피박막(120)에 상기 패턴(110)에 대응되는 갈라짐 배열(L)을 형성시켜, 이를 ELO 공정에서의 이종 기판으로 사용하는 것이다.
상기 실리콘 기반 갈라짐 배열(L)이 형성된 에피박막(120)을 반도체 기판(100)으로 하여, 상기 에피박막(120) 상에 에피층(200)을 형성하게 된다. 이 경우, 상기 에피박막(120)의 갈라짐 배열(L)에 따라 상기 에피박막(120)에도 별도의 갈라짐 배열(L)이 형성되게 된다.
상기 에피박막(120)의 갈라짐 배열(L)에 식각 용액을 침투시켜 상기 갈라짐 배열(L)을 따라 상기 에피박막(120) 및 상기 에피층(200)에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체 채널을 형성하여, 상기 실리콘 기반 에피박막(120) 반도체 기판(100)으로부터 에피층(200)을 분리하게 되는 것이다.
또한, 상기 에피박막(120) 상에 에피층(200)을 형성하기 전에, 상기 실리콘 기반의 에피박막(120) 상부에 희생층(130)을 형성하고, 상기 희생층(130) 상부에 에피층(200)을 성장시킴으로써, 상기 희생층(130) 상하부의 에피박막(120) 및 에피층(200)에 각각 상기 갈라짐 배열(L)에 대응하는 유체채널(300)이 형성되도록 한다.
또한, 상기 실리콘 상에 형성된 패턴(110)은, 상술한 바와 동일하게 상기 실리콘과 에피박막(120) 사이에 발생하는 응력에 대해 방향성이 있는 형태로 형성하며, 특정 결정 방향으로 응력을 받을 수 있는 형태로 형성하는 것이 바람직하다.
상기 유체채널(300)을 따라 습식 식각이 진행되면서, 희생층(130)을 포함하는 실리콘, 에피박막(120) 및 에피층(200)의 식각 영역이 신속하게 노출되어, 상기 실리콘 기반 에피박막(120) 반도체 기판(100)으로부터 에피층(200)의 분리가 원활하게 이루어지게 된다.
이에 의해 상기 유체채널(300)을 통한 빠른 식각 용액의 침투로 인해 식각 공정 시간을 줄일 수 있으며, 실리콘 기반 에피박막(120) 반도체 기판(100)이나 에피층(200)의 손상을 최소화하면서, 분리 시간을 단축시킬 수 있어 대구경 기판의 경우에도 적용할 수 있다.
도 4는 본 발명의 일실시예인 실리콘 기반 에피박막(120) 반도체 기판(100)을 사용한 경우, 예컨대 에피박막(120)으로 GaAs, 희생층(130)으로 AlAs, 태양전지 소자로 GaAs(에피층)(200), GaInP를 사용한 경우를 도시한 것이다.
도 4에 도시된 바와 같이, 상기 희생층(130)의 상부 및 하부의 에피박막(120) 및 에피층(200)에 유체채널(300)이 각각 형성되어 희생층(130) 및 식각 영역이 노출되어, 상기 실리콘 기반 에피박막(120) 반도체 기판(100)으로부터 에피층(200)의 분리가 신속하게 이루어지게 된다.
도 5는 도 4의 일실시예에 따라 제조된 실리콘 기판 에피박막(GaAs)(120) 상부에 희생층(AlAs)(130), 에피층(GaAs)(200), GaInP를 성장시킨 경우에 대해, H3PO4:H2O2:DI=2:1:5의 식각 용액에 3분동안 습식 식각을 진행한 경우를 도시한 것이다.
도 5에 도시된 바와 같이, 희생층(AlAs)(130)을 중심으로 에피박막(120) 및 에피층(200)에 각각 유체채널(300)(Fluidic channel)이 형성된 것을 확인할 수 있었다.
도 6은 도 4의 실시예에 따른 유체채널(300)이 형성된 소자에 있어서 식각 시간에 따른 실리콘 기반 에피박막(120) 반도체 기판(100) 분리시간 및 유체채널(300)의 폭을 측정한 데이타이다.
도시된 바와 같이, 식각 시간이 길어질수록 유체채널(300)의 폭은 증가하며, 전체 ELO 공정 시간은 감소하는 것을 확인할 수 있었다. 일반적으로 4인치 반도체 기판(100)의 경우 25시간 정도의 ELO 공정시간이 소요되나, 본 발명에 의하면 6시간 정도 소요됨을 확인할 수 있었다.
한편, 분리된 에피층(200)은 별도의 기판에 전사되거나 접합되어 다양한 용도의 소자로 사용될 수 있으며, 상기 에피층으로부터 분리된 반도체 기판(100) 또는 실리콘 기반 에피박막은 재사용이 가능하여 공정 비용을 절감시키게 된다. 여기에서 상기 실리콘 기반 에피박막의 갈라짐 배열(L) 형성 영역에 별도의 식각저항막(예컨대 에피층에 대해 식각선택비가 높은 GaInP)을 더 형성하여, 그 상층에 형성되는 에피층에 결함을 최소화하도록 할 수 있다.
또한, 본 발명에 따른 상기 에피층에 형성된 유체채널(300)은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있다. 즉, 갈라짐 배열(L) 형성시 소자 형성 영역을 고려함으로써, 소자 영역에는 갈라짐이 회피될 수 있도록 하면서, 상기 유체채널(300)은 고립 공정을 대체할 수 있도록 한 거이다.
이러한 유체채널(300)은, 소자로서 작동하는 영역이 아닌 그 주변으로 배열이 형성되게 되므로, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있어, 고립 공정이 필요없게 되어 공정의 단순화와 공정에 대한 안정성을 높일 수 있게 된다.
이에 의해 본 발명은 반도체 기판 상에 갈라짐 패턴을 형성함에 따라 에피층에 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 반도체 기판으로부터 에피층을 신속히 분리하기 위한 것이다.
또한, 상기 유체채널을 따라 습식 식각이 진행되면서, 반도체 기판, 희생층을 포함하는 실리콘, 에피박막 또는 에피층의 식각 영역이 신속하게 노출되어, 반도체 기판으로부터 에피층의 분리가 원활하게 이루어져 고품질의 에피층의 제공 및 ELO 공정 재현성이 뛰어난 장점이 있다.
또한 빠른 ELO 공정에 의한 고품질의 반도체 기판의 분리에 의해 반도체 기판의 재사용이 가능하여, 공정 비용을 절감시키게 된다.
또한, 본 발명에 따른 유체채널은, 소자로서 작동하는 영역이 아닌 그 주변으로 배열을 형성하여, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있어, 고립 공정이 필요없게 되어 공정의 단순화와 공정에 대한 안정성을 높일 수 있게 된다.
이에 의해 상기 유체채널을 통한 빠른 식각 용액의 침투로 인해 식각 공정 시간을 줄일 수 있으며, 반도체 기판이나 에피층의 손상을 최소화하면서, 분리 시간을 단축시킬 수 있어 대구경 기판의 경우에도 적용할 수 있는 장점이 있다.
100 : 반도체 기판 110 : 패턴
120 : 에피박막 130 : 희생층
200 : 에피층 300 : 유체채널
L : 갈라짐 배열

Claims (9)

  1. 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서,
    상기 반도체 기판 상에 상기 에피층의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 제1단계;
    상기 패턴이 형성된 반도체 기판 상에 에피층을 성장시키는 제2단계;
    상기 패턴에 대응하여 상기 에피층에 갈라짐 배열을 형성시키는 제3단계; 및
    상기 에피층의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 상기 반도체 기판으로부터 에피층을 분리하는 제4단계;를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  2. 제 1항에 있어서, 상기 반도체 기판은,
    실리콘, GaN, GaAs 및 SiC 중 어느 하나인 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  3. 제 1항에 있어서, 상기 반도체 기판에 형성된 패턴은,
    상기 반도체 기판과 에피층 사이에 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  4. 제 3항에 있어서, 상기 반도체 기판에 형성된 패턴은,
    특정 결정 방향으로 응력을 받을 수 있는 형태로 형성하는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  5. 실리콘 기반 에피박막 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서,
    상기 실리콘 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 (가)단계;
    상기 패턴이 형성된 실리콘 상에 에피박막을 성장시키는 (나)단계;
    상기 패턴에 대응하여 상기 에피박막에 갈라짐 배열을 형성시키는 (다)단계;
    상기 에피박막 상에 에피층을 형성하는 (라)단계;
    상기 에피박막의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피박막 및 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하는 (마)단계;
    상기 실리콘 기반 에피박막 반도체 기판으로부터 에피층을 분리하는 (사)단계;를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  6. 제 5항에 있어서, 상기 에피박막 상에 에피층을 형성하기 전에, 상기 실리콘 기반의 에피박막 상부에 희생층을 형성하고, 상기 희생층 상부에 에피층을 성장시킴으로써,
    상기 희생층 상하부의 에피박막 및 에피층에 각각 상기 갈라짐 배열에 대응하는 유체채널이 형성되는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  7. 제 5항에 있어서, 상기 실리콘 상에 형성된 패턴은,
    상기 실리콘과 에피박막 사이에 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  8. 제 8항에 있어서, 상기 실리콘 상에 형성된 패턴은,
    특정 결정 방향으로 응력을 받을 수 있는 형태로 형성하는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
  9. 제 1항 내지 제 8항 중의 어느 한 항에 있어서, 상기 에피층에 형성된 유체채널은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법.
KR1020160184217A 2016-12-30 2016-12-30 갈라짐 패턴을 이용한 에피층 분리 방법 KR101925565B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160184217A KR101925565B1 (ko) 2016-12-30 2016-12-30 갈라짐 패턴을 이용한 에피층 분리 방법
PCT/KR2017/000636 WO2018124366A1 (ko) 2016-12-30 2017-01-19 갈라짐 패턴을 이용한 에피층 분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160184217A KR101925565B1 (ko) 2016-12-30 2016-12-30 갈라짐 패턴을 이용한 에피층 분리 방법

Publications (2)

Publication Number Publication Date
KR20180079600A true KR20180079600A (ko) 2018-07-11
KR101925565B1 KR101925565B1 (ko) 2018-12-06

Family

ID=62709389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160184217A KR101925565B1 (ko) 2016-12-30 2016-12-30 갈라짐 패턴을 이용한 에피층 분리 방법

Country Status (2)

Country Link
KR (1) KR101925565B1 (ko)
WO (1) WO2018124366A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022002708T5 (de) * 2021-05-21 2024-03-07 Ams-Osram International Gmbh Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040106597A (ko) * 2003-06-10 2004-12-18 삼성전기주식회사 질화갈륨 단결정 기판의 제조방법
US20080006849A1 (en) * 2006-06-07 2008-01-10 Industrial Technology Research Institute Fabricating method of nitride semiconductor substrate and composite material substrate
JP2009099681A (ja) * 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法
KR20110125655A (ko) * 2009-02-27 2011-11-21 알타 디바이씨즈, 인크. 증착 및 액피텍셜 리프트 오프 공정을 통한 타일형 기판
WO2013094078A1 (ja) * 2011-12-21 2013-06-27 ウェーブスクエア，インコーポレイテッド 半導体素子およびその製造方法ならびに半導体素子結合体
KR20140016432A (ko) * 2006-09-20 2014-02-07 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 전사가능한 반도체 구조들, 디바이스들 및 디바이스 컴포넌트들을 만들기 위한 릴리스 방안들
KR20140107797A (ko) * 2013-02-28 2014-09-05 서울바이오시스 주식회사 질화물 기판 제조 방법
KR20150074516A (ko) * 2013-12-24 2015-07-02 서울바이오시스 주식회사 기판 분리 방법 및 이를 이용한 발광소자 제조 방법
KR20150144393A (ko) * 2014-06-16 2015-12-28 (재)한국나노기술원 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법 및 이를 이용한 반도체 소자의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040106597A (ko) * 2003-06-10 2004-12-18 삼성전기주식회사 질화갈륨 단결정 기판의 제조방법
US20080006849A1 (en) * 2006-06-07 2008-01-10 Industrial Technology Research Institute Fabricating method of nitride semiconductor substrate and composite material substrate
KR20140016432A (ko) * 2006-09-20 2014-02-07 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 전사가능한 반도체 구조들, 디바이스들 및 디바이스 컴포넌트들을 만들기 위한 릴리스 방안들
JP2009099681A (ja) * 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法
KR20110125655A (ko) * 2009-02-27 2011-11-21 알타 디바이씨즈, 인크. 증착 및 액피텍셜 리프트 오프 공정을 통한 타일형 기판
WO2013094078A1 (ja) * 2011-12-21 2013-06-27 ウェーブスクエア，インコーポレイテッド 半導体素子およびその製造方法ならびに半導体素子結合体
KR20140107797A (ko) * 2013-02-28 2014-09-05 서울바이오시스 주식회사 질화물 기판 제조 방법
KR20150074516A (ko) * 2013-12-24 2015-07-02 서울바이오시스 주식회사 기판 분리 방법 및 이를 이용한 발광소자 제조 방법
KR20150144393A (ko) * 2014-06-16 2015-12-28 (재)한국나노기술원 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법 및 이를 이용한 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR101925565B1 (ko) 2018-12-06
WO2018124366A1 (ko) 2018-07-05

Similar Documents

Publication Publication Date Title
US9721791B2 (en) Method of fabricating III-nitride semiconductor dies
KR100941305B1 (ko) 질화물 반도체 기판 및 그 제조 방법
US10023974B2 (en) Substrates for semiconductor devices
KR102047864B1 (ko) 단결정 재료 사용의 개선된 효율을 갖는 유사 기판
KR102071034B1 (ko) 질화물 기판 제조 방법
KR20180127436A (ko) Rf 애플리케이션들을 위한 반도체 온 절연체 기판
JP4576381B2 (ja) 応力が加わる系のための基板アセンブリ
CN111192853A (zh) 一种基于3d叠层掩模衬底的外延层材料剥离方法
KR101925565B1 (ko) 갈라짐 패턴을 이용한 에피층 분리 방법
US8698284B2 (en) Nitride-based semiconductor substrates having hollow member pattern and methods of fabricating the same
JP2006520539A (ja) 有用層の転写を含む、マイクロ電子、光電子、もしくは光学用の基板又は基板上の部品を製造する方法
WO2018226934A1 (en) Reduction of wafer bow during growth of epitaxial films
US10056453B2 (en) Semiconductor wafers with reduced bow and warpage
KR20210122816A (ko) 인화인듐 기판 및 인화인듐 기판의 제조 방법
KR101594171B1 (ko) 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법 및 이를 이용한 반도체 소자의 제조 방법
JP2019052057A (ja) 複合基板、ｉｉｉ族窒化物結晶付複合基板、およびｉｉｉ族窒化物結晶の製造方法
WO2012138821A2 (en) Reusable substrates for electronic device fabrication and methods thereof
JP2019504505A (ja) 基板の壊れやすさを低減するための方法及び構造
US8546237B2 (en) Transferring and resizing of epitaxial film arrays and method thereof
US20220108924A1 (en) Semiconductor substrate and method of manufacturing the same
KR20170033118A (ko) 표면 가공을 통해 휨을 제어하는 질화물 반도체 기판 제조 방법
Gonzalez et al. GaN growth on patterned silicon substrates. A thermo mechanical study on wafer bow reduction
KR101263205B1 (ko) 반도체 소자용 박막 접합 기판 제조방법
JP2016004960A (ja) 半導体デバイスの製造方法
KR101230394B1 (ko) 반도체 소자용 박막 접합 기판 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant