JPH03232253A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03232253A JPH03232253A JP2029310A JP2931090A JPH03232253A JP H03232253 A JPH03232253 A JP H03232253A JP 2029310 A JP2029310 A JP 2029310A JP 2931090 A JP2931090 A JP 2931090A JP H03232253 A JPH03232253 A JP H03232253A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置およびその製造方法に関し、特に
ＰＨＳを有する高周波高出力ＧａＡｓ ＩＣおよびその
製造方法に関するものである。
ＰＨＳを有する高周波高出力ＧａＡｓ ＩＣおよびその
製造方法に関するものである。
第３図は従来の高周波高出力半導体装置の製造方法を示
す断面図、第４図は従来の高周波高出力半導体装置の構
成を示す概観断面図であり、図において１は半導体基板
、１ａはチップ分離溝、２は電界効果トランジスタ（以
下、ＦＥＴと称す）などの素子部、３は分離漢字に形成
した電解Ａｕメッキ層、４は貼り付は用ワックス、５は
支持板、６はＰＨＳ，６ａはダイシングカットによるパ
リをそれギ゛れ表わしている。
す断面図、第４図は従来の高周波高出力半導体装置の構
成を示す概観断面図であり、図において１は半導体基板
、１ａはチップ分離溝、２は電界効果トランジスタ（以
下、ＦＥＴと称す）などの素子部、３は分離漢字に形成
した電解Ａｕメッキ層、４は貼り付は用ワックス、５は
支持板、６はＰＨＳ，６ａはダイシングカットによるパ
リをそれギ゛れ表わしている。
次に製造方法について説明する。
第３図（ａ）に示すようにＦＥＴなどの素子部２を形成
した半導体基板１の第１の面側から深さ約４０μｍのチ
ップ分離溝１ａを形成し、前記分離溝１ａの内壁部に約
３μｍ厚の電解Ａｕメッキ層３を形成する。その後この
状態で、ワ・ンクス４などにより前記基板１の第１の面
と支持板５とを貼り付け、前記基板１の第１の面とは反
対側の第２の面側を前記基板１厚が約４０μｍとなるま
で研磨し、前記分離溝１ａの内壁部に形成した電解Ａｕ
メッキ層３を前記基板１の第２の面側に露出させる（第
３図（ｂ））。
した半導体基板１の第１の面側から深さ約４０μｍのチ
ップ分離溝１ａを形成し、前記分離溝１ａの内壁部に約
３μｍ厚の電解Ａｕメッキ層３を形成する。その後この
状態で、ワ・ンクス４などにより前記基板１の第１の面
と支持板５とを貼り付け、前記基板１の第１の面とは反
対側の第２の面側を前記基板１厚が約４０μｍとなるま
で研磨し、前記分離溝１ａの内壁部に形成した電解Ａｕ
メッキ層３を前記基板１の第２の面側に露出させる（第
３図（ｂ））。
次に、前記基板１の第２の面上に電解Ａｕメッキにより
約５０μｍ厚のプレーティラドヒートシンク（以下、Ｐ
ＨＳと称す）６を形成しく第３図（Ｃ））、続いて前記
基板１を支持板５から剥がし、ワックス４などを洗浄除
去した後、ダイサーでカットしく第３図（ｄ））、第４
図にその概観を示すような半導体チップを得る。
約５０μｍ厚のプレーティラドヒートシンク（以下、Ｐ
ＨＳと称す）６を形成しく第３図（Ｃ））、続いて前記
基板１を支持板５から剥がし、ワックス４などを洗浄除
去した後、ダイサーでカットしく第３図（ｄ））、第４
図にその概観を示すような半導体チップを得る。
上記のように構成された従来の半導体装置では、ＰＨＳ
６は、半導体基板１の第１の面側に形成したＦＥＴなど
の素子部２から発生する熱をチップキャリア側に逃がす
ための放熱体としての機能、及び支持板５から剥がした
薄い半導体基板１のハンドリングを容易にするための機
能を有している。
６は、半導体基板１の第１の面側に形成したＦＥＴなど
の素子部２から発生する熱をチップキャリア側に逃がす
ための放熱体としての機能、及び支持板５から剥がした
薄い半導体基板１のハンドリングを容易にするための機
能を有している。
また分離溝１ａの内壁部に形成された電解Ａｕメッキ層
３はチップ実装時において、半導体チップのハンドリン
グによるかけ（チッピング）を防止する機能を有してい
る。
３はチップ実装時において、半導体チップのハンドリン
グによるかけ（チッピング）を防止する機能を有してい
る。
〔発明が解決しようとする課題］
上記のように構成された従来の半導体装置およびその製
造方法では、ＰＨＳ６のダイシングカット時にＰＨＳ６
の裏面側にパリ６ａが発生し、チップキャリアへのチッ
プ実装時の障害となり、実装歩留まり低下の原因となる
ばかりか、ボンディングワイヤの長さが不均一となり、
インダクタンスのばらつきが大きくなるため、特に高周
波デノ＼イスでは入出力整合が取りにくくなるという性
能上の問題を引き起こす原因となっていた。
造方法では、ＰＨＳ６のダイシングカット時にＰＨＳ６
の裏面側にパリ６ａが発生し、チップキャリアへのチッ
プ実装時の障害となり、実装歩留まり低下の原因となる
ばかりか、ボンディングワイヤの長さが不均一となり、
インダクタンスのばらつきが大きくなるため、特に高周
波デノ＼イスでは入出力整合が取りにくくなるという性
能上の問題を引き起こす原因となっていた。
この発明は上記のような問題点を解消するためになされ
たもので、ダイサーカット時に発生するＰＨＳ金属層の
パリを防止することができ、これによりチップの実装及
び入出力整合を容易に行うことのできる高周波高出力半
導体装置およびその製造方法を得ることを目的とするも
のである。
たもので、ダイサーカット時に発生するＰＨＳ金属層の
パリを防止することができ、これによりチップの実装及
び入出力整合を容易に行うことのできる高周波高出力半
導体装置およびその製造方法を得ることを目的とするも
のである。
この発明にかかるＰＨＳを有する高周波高出力半導体装
置の製造方法は、ＦＥＴなどを形成する基板の第１の面
側のチップ分離ライン部をエツチングし、深さ約４０μ
ｍの分離溝を形成する工程と、分離溝を無電解Ｎｉメッ
キで選択的に埋め込む工程と、基板をワックスなどで支
持板に貼り付けた後、基板第１の面とは反対側の第２の
面側を基板厚が約４０μｍになるまで研磨し分離溝の底
部を基板の第２の面側に露出する工程と、Ａｕなどの選
択電解メッキによって基板の第２の面のチップ分離ライ
ンを除く部分上に約４０μｍ厚のＰＨＳを形成する工程
と、基板を支持板から剥がし洗浄した後、ダイシングに
よりチップに分離する工程とを含むことを特徴とするも
のである。
置の製造方法は、ＦＥＴなどを形成する基板の第１の面
側のチップ分離ライン部をエツチングし、深さ約４０μ
ｍの分離溝を形成する工程と、分離溝を無電解Ｎｉメッ
キで選択的に埋め込む工程と、基板をワックスなどで支
持板に貼り付けた後、基板第１の面とは反対側の第２の
面側を基板厚が約４０μｍになるまで研磨し分離溝の底
部を基板の第２の面側に露出する工程と、Ａｕなどの選
択電解メッキによって基板の第２の面のチップ分離ライ
ンを除く部分上に約４０μｍ厚のＰＨＳを形成する工程
と、基板を支持板から剥がし洗浄した後、ダイシングに
よりチップに分離する工程とを含むことを特徴とするも
のである。
また、この発明にかかる半導体装置は、上記方法で製造
し、チップをその半導体部の分離側壁をＮｉメッキ層で
囲いこんだ構造としたことを特徴とするものである。
し、チップをその半導体部の分離側壁をＮｉメッキ層で
囲いこんだ構造としたことを特徴とするものである。
この発明においては、チップ分離溝内部にレベリング作
用を有する無電解Ｎｉメッキ層を充填し、ＰＨＳを選択
電解メッキで形成するようにしたから、ダイサーカット
時にＡｕメッキＰＨＳを力・ントせずに前記チップ分離
溝内部に充填した無電解Ｎｉメッキ層のみをカットでき
る。またＡｕメ・ンキＰＨＳと無電解Ｎｉメッキ層がチ
ップの半導体基板部周囲に接合部を有するので、支持板
から剥がした薄いウェハでも割ることなくノＸンドリン
グできる。
用を有する無電解Ｎｉメッキ層を充填し、ＰＨＳを選択
電解メッキで形成するようにしたから、ダイサーカット
時にＡｕメッキＰＨＳを力・ントせずに前記チップ分離
溝内部に充填した無電解Ｎｉメッキ層のみをカットでき
る。またＡｕメ・ンキＰＨＳと無電解Ｎｉメッキ層がチ
ップの半導体基板部周囲に接合部を有するので、支持板
から剥がした薄いウェハでも割ることなくノＸンドリン
グできる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一寞施例による高周波高出力半導体
装置の製造方法を示す断面図、第２図はその半導体装置
の構成を示す概観断面図であり、図において１はＧａＡ
ｓ基板、１ａはチップ分離溝、２はＦＥＴなどの素子部
、４は貼り付は用ワックス、５は支持板、６はＰＨＳ，
７はＮｉ無電解メッキ層、８はフォトレジスト層をそれ
ぞれ表わしている。また、第２図に示すように上記Ｇａ
Ａｓ基板１部はチップ状態ではその周囲にＮｉメッキ層
７を有し、該メッキ層７と上記ＰＨ５６とが上記基板１
の周囲で接合した構造となっている。
装置の製造方法を示す断面図、第２図はその半導体装置
の構成を示す概観断面図であり、図において１はＧａＡ
ｓ基板、１ａはチップ分離溝、２はＦＥＴなどの素子部
、４は貼り付は用ワックス、５は支持板、６はＰＨＳ，
７はＮｉ無電解メッキ層、８はフォトレジスト層をそれ
ぞれ表わしている。また、第２図に示すように上記Ｇａ
Ａｓ基板１部はチップ状態ではその周囲にＮｉメッキ層
７を有し、該メッキ層７と上記ＰＨ５６とが上記基板１
の周囲で接合した構造となっている。
次に半導体装置形成のプロセスフローについて説明する
。
。
第１図（ａ）はＦＥＴなどの素子部２を形成したＧａＡ
ｓ基板１の第１の面側から深さ約４０μｍのチップ分離
溝１ａを形成し、前記分離溝１ａの内部に選択的に無電
解Ｎｉメッキ層７を充填した状態である。この無電解Ｎ
ｉメッキ層７は所望の部分、つまり前記分離溝１ａの内
部をＰｄなどの触媒金属で活性化しておき、所望の部分
以外の領域にシリコン窒化膜、シリコン酸化膜などの絶
縁膜を形成しておけば、選択成長が可能−である。
ｓ基板１の第１の面側から深さ約４０μｍのチップ分離
溝１ａを形成し、前記分離溝１ａの内部に選択的に無電
解Ｎｉメッキ層７を充填した状態である。この無電解Ｎ
ｉメッキ層７は所望の部分、つまり前記分離溝１ａの内
部をＰｄなどの触媒金属で活性化しておき、所望の部分
以外の領域にシリコン窒化膜、シリコン酸化膜などの絶
縁膜を形成しておけば、選択成長が可能−である。
第１図（ａ）の状態の後、前記ＧａＡｓ基板１の第１の
面をワックス４などにより支持板５に貼り付け、前記Ｇ
ａＡｓ基板１の第１の面とは反対側の第２の面側を前記
Ｃ；ａＡｓ基板１厚が約４０μｍとなるまで研磨し、前
記分離溝１ａの内部に形成した無電解Ｎｉメッキ層７を
前記ＧａＡｓ基板１の第２の面側に露出する（第１図Φ
））。
面をワックス４などにより支持板５に貼り付け、前記Ｇ
ａＡｓ基板１の第１の面とは反対側の第２の面側を前記
Ｃ；ａＡｓ基板１厚が約４０μｍとなるまで研磨し、前
記分離溝１ａの内部に形成した無電解Ｎｉメッキ層７を
前記ＧａＡｓ基板１の第２の面側に露出する（第１図Φ
））。
次に、前記ＧａＡｓ基板１の第２の面上にフォトレジス
ト層８をマスクとした選択電解Ａｕメッキにより約５０
μｍ厚のＰＨＳ６を形成する（第１図（Ｃ））。この時
、ＡｕメッキＰＨＳ６と無電解Ｎｉメッキ層７がチップ
の半導体基板部周囲で接合部を有するように選択電解Ａ
ｕメッキを行う。
ト層８をマスクとした選択電解Ａｕメッキにより約５０
μｍ厚のＰＨＳ６を形成する（第１図（Ｃ））。この時
、ＡｕメッキＰＨＳ６と無電解Ｎｉメッキ層７がチップ
の半導体基板部周囲で接合部を有するように選択電解Ａ
ｕメッキを行う。
続いて上記ＧａＡｓ基板ｌを支持板５から剥がし、ワッ
クス４などを洗浄除去した後、ダイサーでカットし、第
２図にその概観を示すような半導体チップを得る。
クス４などを洗浄除去した後、ダイサーでカットし、第
２図にその概観を示すような半導体チップを得る。
上記のように構成した本実施例の半導体装置では、チッ
プのＧａＡｓ基板１部周囲にＮｉメッキ層７を有するの
で、実装工程においてコレットあるいはピンセットなど
でハンドリングをしても、チップの欠けが発生しない。
プのＧａＡｓ基板１部周囲にＮｉメッキ層７を有するの
で、実装工程においてコレットあるいはピンセットなど
でハンドリングをしても、チップの欠けが発生しない。
また、ＡｕメッキＰＨＳ６と無電解Ｎｉメッキ層７がチ
ップの半導体基板１部周囲で接合部を有するように選択
電解Ａｕメッキを行ったので、支持板５から剥がした薄
いウェハでも割ることなくハンドリングできる。
ップの半導体基板１部周囲で接合部を有するように選択
電解Ａｕメッキを行ったので、支持板５から剥がした薄
いウェハでも割ることなくハンドリングできる。
また本実施例の製造方法では、チップ分離溝内部にレベ
リング作用を有する無電解Ｎｉメッキ層を充填し、ＰＨ
Ｓを選択電解メッキで形成するようにしたので、ダイサ
ーカット時にＡｕメッキＰＨＳをカットせずに前記チッ
プ分離溝内部に充填した無電解Ｎｉメッキ層のみをカッ
トできる。これによりＰＨＳ金属層のダイサーカットに
よるパリをなくしてチップ底面を平坦化でき、チップの
実装及び入出力整合が容易となる。
リング作用を有する無電解Ｎｉメッキ層を充填し、ＰＨ
Ｓを選択電解メッキで形成するようにしたので、ダイサ
ーカット時にＡｕメッキＰＨＳをカットせずに前記チッ
プ分離溝内部に充填した無電解Ｎｉメッキ層のみをカッ
トできる。これによりＰＨＳ金属層のダイサーカットに
よるパリをなくしてチップ底面を平坦化でき、チップの
実装及び入出力整合が容易となる。
なお、上記実施例ではＰＨＳとしてＡｕメッキを用いた
が、これにはＣｕなど熱伝導の良好な他の金属材料ある
いは合金を用いたものでも良い。
が、これにはＣｕなど熱伝導の良好な他の金属材料ある
いは合金を用いたものでも良い。
また半導体基板としてはＧａＡｓ基板を用いたが、これ
はＳｉ基板、ＩｎＰ基板、Ｓｔ基板上にＧａＡｓ層をエ
ピタキシャル成長したものなど半導体基板であればいず
れでもよい。
はＳｉ基板、ＩｎＰ基板、Ｓｔ基板上にＧａＡｓ層をエ
ピタキシャル成長したものなど半導体基板であればいず
れでもよい。
以上のように、この発明にかかる半導体装置によれば、
チップをその半導体部分離側壁をＮｉメッキ層で囲い、
ＰＨＳと接合した構造としたので、実装工程においてコ
レットあるいはピンセットなどでハンドリングをしても
、チップの欠けが発生することはなく、また支持板から
剥がした薄いウェハでも割ることなくハンドリングでき
る効果がある。
チップをその半導体部分離側壁をＮｉメッキ層で囲い、
ＰＨＳと接合した構造としたので、実装工程においてコ
レットあるいはピンセットなどでハンドリングをしても
、チップの欠けが発生することはなく、また支持板から
剥がした薄いウェハでも割ることなくハンドリングでき
る効果がある。
また本発明の半導体装置の製造方法によれば、ダイサー
カット時にＡｕメッキＰＨＳをカットせず、前記チップ
分離溝内部に充填した無電解Ｎｉメッキ層のみをカット
するようにしたので、ＰＨ８の裏面におけるパリの発生
を防止でき、チンブ底面を平坦化して実装や特性整合の
作業性を改善できる効果がある。
カット時にＡｕメッキＰＨＳをカットせず、前記チップ
分離溝内部に充填した無電解Ｎｉメッキ層のみをカット
するようにしたので、ＰＨ８の裏面におけるパリの発生
を防止でき、チンブ底面を平坦化して実装や特性整合の
作業性を改善できる効果がある。
第１図はこの発明の一実施例による高周波高出力半導体
装置の製造方法を示す断面図、第２図は上記半導体装置
の構成を示す概観断面図、第３図は従来の高周波高出力
半導体装置の製造方法を示す断面図、第４図は従来の高
周波高出力半導体装置の構成を示す概観断面図である。 図において、１はＧａＡｓ基板、１ａはチップ分離溝、
２はＦＥＴなとの素子部、４は貼り付は用ワックス、５
は支持板、６はＰＨ５，７はＮｉ無電解メッキ層、８は
フォトレジスト層である。 なお図中同一符号は同−又は相当部分を示す。
装置の製造方法を示す断面図、第２図は上記半導体装置
の構成を示す概観断面図、第３図は従来の高周波高出力
半導体装置の製造方法を示す断面図、第４図は従来の高
周波高出力半導体装置の構成を示す概観断面図である。 図において、１はＧａＡｓ基板、１ａはチップ分離溝、
２はＦＥＴなとの素子部、４は貼り付は用ワックス、５
は支持板、６はＰＨ５，７はＮｉ無電解メッキ層、８は
フォトレジスト層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）プレーティッドヒートシンク（ＰＨＳ）を有する
高周波高出力半導体装置の製造方法において、 素子部を形成する基板の第１の面側のチップ分離ライン
部をエッチングし、所定の深さの分離溝を形成する工程
と、 前記分離溝を無電解Ｎｉメッキで選択的に埋め込む工程
と、 前記基板を支持板に貼り付けた後、前記基板第１の面と
は反対側の第２の面側を基板厚が上記所定深さと等しい
厚さになるまで研磨し、前記分離溝の底部を前記基板の
第２の面側に露出する工程と、 選択電解メッキによって前記基板の第２の面の前記チッ
プ分離ライン部を除く部分上に上記所定厚さのＰＨＳを
形成する工程と、 前記基板を前記支持板から剥がし、洗浄した後、ダイシ
ングによりチップに分離する工程とを含むことを特徴と
する半導体装置の製造方法。 - （２）請求項１記載の製造方法により形成された半導体
装置において、 上記チップを、その半導体部の分離側壁をＮｉメッキ層
で囲いこんだ構造としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2931090A JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2931090A JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232253A true JPH03232253A (ja) | 1991-10-16 |
| JP2606940B2 JP2606940B2 (ja) | 1997-05-07 |
Family
ID=12272650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2931090A Expired - Lifetime JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606940B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338967A (en) * | 1993-01-12 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device structure with plated heat sink and supporting substrate |
| JPH0779035A (ja) * | 1993-07-16 | 1995-03-20 | Japan Energy Corp | 半導体装置の製造方法 |
| JPH07169816A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置及びその選別方法 |
| US5457072A (en) * | 1993-03-10 | 1995-10-10 | Mitsubishi Denki Kabushiki Kaisha | Process for dicing a semiconductor wafer having a plated heat sink using a temporary substrate |
| WO2004090975A1 (en) * | 2003-04-08 | 2004-10-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing semiconductor devices |
| WO2013094078A1 (ja) * | 2011-12-21 | 2013-06-27 | ウェーブスクエア，インコーポレイテッド | 半導体素子およびその製造方法ならびに半導体素子結合体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079886A (ja) | 2002-08-21 | 2004-03-11 | Toshiba Corp | 実装体の製造方法、半導体装置及び実装体 |
-
1990
- 1990-02-07 JP JP2931090A patent/JP2606940B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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