WO2013092004A1 - Verfahren zur herstellung einer mehrzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung einer mehrzahl von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

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planarization layer
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Patrick Rode
Lutz Höppel
Norwin Von Malm
Stefan Illek
Albrecht Kieslich
Siegfried Herrmann
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    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8312—Electrodes characterised by their shape extending at least partially through the bodies

Definitions

  • the present application relates to a method for
  • luminescence diode chips often multiple layers of superimposed and structured layers are required, for example for the electrical
  • Steps or edges must be overmoulded by subsequent layers. At such points, there is the danger that these are not adequately coated at every point during the deposition of the layer, which may, for example, lead to an electrical short circuit between two layers which are to be electrically insulated from one another.
  • One object is to provide a method for manufacturing
  • Optoelectronic semiconductor chip with which the semiconductor chips in a simple and reliable manner
  • a layer composite provided with a main plane that limits the laminate in a vertical direction.
  • the layer composite furthermore has a semiconductor layer sequence with an active region provided for the generation and / or detection of radiation.
  • the composite layer is a plurality of recesses
  • a planarization layer is formed on the main plane so that the recesses are at least partially filled with material of the planarization layer.
  • material of the planarization layer is at least partially removed.
  • the main plane is understood to mean, in particular, that plane which delimits the layer composite in the vertical direction immediately before the deposition of the material of the planarization layer. That is, the layer composite does not protrude beyond the main plane at any point. In other words, the layer composite points away from the main plane Recesses in the form of the recesses, but none
  • the main plane continues to represent a mathematical plane. That is, the main plane can be defined, for example, by an epitome and two vectors spanning the plane. Preferably, the main plane is parallel to the main extension plane of the semiconductor layers of
  • the semiconductor layer sequence preferably extends in the vertical direction between a first main area and a second main area.
  • the second major surface is on the side of the active region facing away from the main plane
  • the semiconductor layer sequence preferably has a first one
  • the first semiconductor layer and the second semiconductor layer suitably have a different conductivity type from each other. Furthermore, the first semiconductor layer and the second semiconductor layer may also be formed in multiple layers. The first semiconductor layer may form the first main surface, the second one
  • Semiconductor layer may form the second major surface.
  • the main plane can be reached by means of the first main surface of the
  • the recesses may extend through the active region.
  • the recesses may extend through the first semiconductor layer and through the active region into the second semiconductor layer. In the region of the recesses, in this case, an electrical contacting of the second
  • the recesses do not extend into the semiconductor layer sequence.
  • the planarization layer can be provided, for example, for planarizing recesses in an electrical connection layer or an electrical insulation layer applied to the first main surface of the semiconductor layer sequence.
  • the recesses are completely filled after the formation of the planarization layer.
  • the planarization layer forms on the second
  • planarization layer thus serves to reduce the depth of the recesses without them
  • planarization surface can be used as a starting point for further production steps, for example for the deposition of electrically conductive and / or electrically conductive
  • Planarization layer for leveling mechanically and / or chemically polished. More preferably a chemically ⁇ mechanical polishing (chemical mechanical polishing, CMP) applies. With such a method, flat planarizing surfaces can be produced in a simple and reliable manner.
  • CMP chemical mechanical polishing
  • connection to the carrier may be formed electrically conductive or electrically insulating.
  • the compound is preferably after leveling the
  • connection partners are held together by means of atomic and / or molecular forces.
  • a cohesive connection can for example by means of a
  • Connecting layer such as an adhesive layer or a
  • Lot Mrs be achieved.
  • the layer composite can be leveled such that for the cohesive
  • Connection to the carrier is a flat surface ready.
  • a cohesive connection by means of a
  • the connecting layer may thus have a uniform thickness in the lateral direction. In other words, the connecting layer does not have to compensate any depressions of the layer composite.
  • the semiconductor layer sequence is connected to the carrier by means of a direct bond connection
  • a direct bond connection is preferably effected by means of at least one dielectric layer, more preferably between two dielectric layers.
  • the dielectric layer preferably contains an oxide, for example
  • Silicon oxide is particularly preferred.
  • Bond connection between two silicon oxide layers The preparation of the direct bond is preferably achieved only by pressure.
  • the method the
  • planarization layer forms So on the side facing away from the active area a continuous planarization.
  • the main plane is partially exposed during leveling. In a further development of this embodiment variant, before the formation of the planarization layer on the
  • Semiconductor layer sequence formed a stop layer, which forms the main plane. When leveling the stop layer is partially exposed.
  • the stop layer is
  • Planarization layer can change the thickness of the
  • Material can be adjusted, for example, over the duration of the deposition at a predetermined deposition rate.
  • an opening is formed in the region of the recesses after flattening in the planarization layer.
  • the opening can extend completely through the planarization layer in the vertical direction
  • the opening may be provided to provide an electrically conductive connection to the
  • the opening can be filled at least in regions, in particular by means of another
  • Planarleiterstik or arranged thereon layer form another main level, the openings can be completely filled by means of the further planarization.
  • the further planarization layer can be formed and leveled as described in connection with the planarization layer.
  • planarleiterstik electrically insulating and the other planarization electrically conductive can be provided for this purpose, the semiconductor layer sequence, in particular the second
  • the first semiconductor layer by means of a first connection region and the second semiconductor layer by means of a second Connection area respectively electrically contacted from the first main surface, wherein the recesses extend from the first main surface through the active region into the second semiconductor layer.
  • the planarization layer thus serves to flatten the recesses provided for the electrical contacting of the second semiconductor layer.
  • An optoelectronic semiconductor chip has according to a
  • Embodiment a layer composite with a main plane, the laminate preferably in a vertical
  • the composite layer comprises a semiconductor body with a for generating and / or
  • the semiconductor chip has a
  • planarization layer can only be present in the region of the recess. In this case, the planarization layer can only be present in the region of the recess.
  • planarization layer can - lo ⁇ dern layer composite, in particular on the semiconductor body, be formed.
  • planarization layer can occur in the region of the recesses edges in comparison to a
  • Recess extending direction may also be greater than the vertical extent of the planarization in the laterally arranged next to the recess area.
  • Such an optoelectronic semiconductor chip can therefore have an improved aging behavior and is thus characterized by increased reliability.
  • the method described above is particularly suitable for producing such an optoelectronic semiconductor chip. Therefore, features described in connection with the method can also be used for the optoelectronic
  • FIGS. 1A to 1F show a first exemplary embodiment of a method for producing a plurality of optoelectronic semiconductor chips, in each case in a schematic sectional view
  • Figures 2A to 2D a second embodiment of a method for producing a plurality of optoelectronic semiconductor chips by means of in each case in a schematic sectional view
  • FIGS. 3A to 3F show a third exemplary embodiment of a method for producing a plurality of optoelectronic semiconductor chips, in each case in a schematic sectional view
  • FIG. 4 shows an exemplary embodiment of a semiconductor chip in a schematic sectional view.
  • FIG. 4 shows an exemplary embodiment of a semiconductor chip in a schematic sectional view.
  • a thin-film semiconductor chip for example a thin-film light-emitting diode chip.
  • a growth substrate for the epitaxial deposition of a thin-film semiconductor chip In a thin-film semiconductor chip, a growth substrate for the epitaxial deposition of a thin-film semiconductor chip.
  • Semiconductor layer sequence 2 is provided, which in a vertical direction, so one perpendicular to a
  • Semiconductor layer sequence 2 extending direction between a first main surface 210 and a second main surface 220 extends.
  • the semiconductor layer sequence has an active region 20 which is provided for generating radiation and / or for receiving radiation and which comprises a first semiconductor layer 21 of a first conductivity type and a second semiconductor layer 22 of one of the first
  • Line type different second conductivity type is arranged.
  • the first semiconductor layer may be p-conducting and the second semiconductor layer may be n-conducting or vice versa.
  • the active region 20, the first semiconductor layer 21 and the second semiconductor layer 22 may each be single-layered or multi-layered.
  • the active region may be a quantum structure, for example a
  • Semiconductor layer sequence 2 is provided on a growth substrate 25 for the epitaxial deposition of the semiconductor layer sequence 2.
  • the semiconductor layer sequence, in particular the active region 20, preferably contains a III-V compound semiconductor material.
  • III-V compound semiconductor materials are known for
  • Compound semiconductor material such as Al x In y Ga x - y N) through the visible (nitridic compound semiconductor material, such as Al x In y Ga x - y N, in particular for blue to green radiation, or phosphidisches compound semiconductor material, such as Al x In y Gai- x - y P, in particular for yellow to red radiation) to the infrared (arsenide compound semiconductor material, such as Al x In y Gai- x - y As) spectral region particularly suitable.
  • III-V semiconductor materials in particular from the said material systems, can continue in the
  • nitridic compound semiconductor material is suitable as a growth substrate, for example, sapphire, silicon or silicon carbide.
  • sapphire silicon
  • compound semiconductor material for example, compound semiconductor material
  • Gallium arsenide find application.
  • On the first main surface 210 is a first
  • Terminal region 41 is formed, which is provided for the electrical contacting of the first semiconductor layer 21.
  • an insulating layer 51 is applied to the first main surface 210. Furthermore, in a region in which the second semiconductor layer 22
  • Terminal region 42 deposited.
  • the first layer is for an electrically conductive connection with the second
  • Semiconductor layer 22 is provided and selected with respect to the material in view of a low contact resistance.
  • the material used for the connection regions 41, 42 or layers thereof is in particular a metal, for example silver, aluminum, palladium, rhodium, nickel or gold or a metallic alloy with at least one of the materials mentioned, or a TCO (transparent conductive oxide) material For example, indium tin oxide (ITO) or zinc oxide.
  • TCO transparent conductive oxide
  • ITO indium tin oxide
  • the layers can be on the ready-made
  • Semiconductor layer sequence are applied for example by means of vapor deposition or sputtering.
  • a second layer 422 of the second connection region 42 is deposited on the first layer 421.
  • the second layer is preferable for those in the active region 20
  • Silver-containing alloy in the infrared, in particular gold by a high reflectivity. But it can also be another one of the above related to the
  • Layer composite 10 Semiconductor layer sequence arranged layers form a Layer composite 10. In the vertical direction, the layer composite is bounded by a main plane 3.
  • the second layer 422 of the second terminal region 42 forms the main plane 3.
  • Main plane extends in the direction of the active region 20 a recess 31.
  • the recess 31 extends in the embodiment shown in the
  • semiconductor layer sequence 2 into it.
  • the semiconductor layer sequence can also be formed just so that the recess can only be formed by the surface on the
  • Planarization is made so thick that it exceeds the main plane 3 at each point of the laminate 10 or at least achieved.
  • planarization layer 6 material of the planarization layer 6 is partially removed, so as to level the layer composite 10.
  • a side of the planarization layer 6 facing away from the active region 20 forms a planarization surface 60, which runs flat. That is, the planarization area is apart from
  • the removal of the material is preferably carried out by means of a chemical-mechanical polishing process.
  • This method particularly flat surfaces can be produced become. But it can also find a purely chemical or a purely mechanical method application.
  • Planarizing layer 6 when flattening only so far thinned that the planarization surface 60 of the planarization layer 6 is a continuous vertical boundary of the layer composite 10.
  • this embodiment forms the
  • planarleiterstik suitably formed electrically conductive.
  • the planarization layer may contain or consist of tungsten, aluminum or copper.
  • the layer composite 10 (as shown in FIG IE) connected to a carrier 26.
  • Cohesive connection with the carrier can take place, for example, by means of a connecting layer 27, for example a solder layer or an electrically conductive or electrically insulating adhesive layer.
  • the connection layer can be any suitable connecting layer 27, for example a solder layer or an electrically conductive or electrically insulating adhesive layer.
  • Alloy containing at least one of said metals or consist of such a material Alloy containing at least one of said metals or consist of such a material.
  • the layer composite 10 for connection to the carrier 26 has a planar surface.
  • the bonding layer 27 can therefore be uniform
  • each sub-layers of the connecting layer 27 in the form of a dielectric layer for example one
  • Silicon oxide layer can be applied. Depending on
  • Planarleitersll 6 can be a direct bond even without a connecting layer or with only one
  • For the carrier 26 is for example a
  • Semiconductor material such as silicon or germanium, a
  • Ceramics for example, silicon nitride, aluminum nitride or boron nitride, or a metal, for example molybdenum, tungsten, copper or a metallic alloy, for example with one of said materials.
  • the carrier 26 serves in particular the mechanical
  • Growth substrate 25 is no longer necessary for this purpose and can be removed, as shown in Figure 1F.
  • the Removal of the growth substrate can be effected, for example, by means of a laser lift-off method, mechanically, for example by means of grinding, lapping or polishing, and / or chemically, for example by means of etching.
  • the described method for leveling the topography of the layer composite 10 can basically be used in the production of optoelectronic semiconductor chips, for example
  • Luminescence diodes laser diodes or radiation detectors find application. Of course that is suitable
  • Growth substrate but on a support different from the growth substrate, is provided.
  • planarization layer does not have to
  • planarization layer may also be designed to be electrically insulating.
  • electrically insulating For example, is suitable for an electric
  • oxide such as
  • Silicon oxide a nitride, such as silicon nitride, or a
  • Oxynitride such as silicon oxynitride. Also Al2O3, Y x Al y 03, Ti02 or Hf0 2 may be applied.
  • the carrier 26 with the layer composite 10 arranged thereon can be singulated, for example mechanically, for example by means of sawing, breaking, splitting, chemically, for example by means of etching, or by means of a laser separation method (not explicitly shown). By singling goes for each semiconductor chip from the
  • FIGS. 2A to 2D A second exemplary embodiment of a production method is shown schematically in sectional view in FIGS. 2A to 2D. This second embodiment substantially corresponds to the first embodiment described in connection with FIGS. 1A to 1F. In contrast, forms a stop layer 7, which on the
  • Planarleiters slaughter 6 applied so that the recess 31 is completely filled with material of the planarization layer and the planarization layer 6 at each point of the composite layer in the vertical direction over the
  • Main level 3 protrudes.
  • planarization surface 60 is partially through the stop layer 7 and partially through the
  • the stop layer 7 in this exemplary embodiment forms a fourth layer 424 of the second connection region 42.
  • further material 61 of the planarization layer 6 can be applied so that the semiconductor layer sequence 2 is completely covered with material of the planarization layer 6.
  • the stop layer 7 by means of a
  • the stop layer 7 is suitably designed to be electrically conductive. If the stop layer in the finished element is not the electrical
  • an electrically insulating stop layer 7 may also be applied only in regions to the semiconductor layer sequence 2, so that the stop layer in the region of the recesses 31 is the one applied to the semiconductor layer sequence 2
  • the second semiconductor layer is electrically contactable.
  • the stop layer 7 can be radiation-transmissive for the radiation generated or to be received during operation, for example with a transmission of at least 60%, or reflective, for example with a reflectivity of at least 60%.
  • FIGS. 3A to 3F Semiconductor chips are shown schematically in FIGS. 3A to 3F. This embodiment corresponds to
  • planarization layer 6 does not serve to form an electrical connection region for the
  • the first connection region 41 forms the main plane 3 of the layer composite 10.
  • the planarization layer 6 is applied in such a way that the recess 31 is completely filled with material of the planarization layer (FIG. 3B).
  • the leveling of the planarization layer may be as in
  • connection region 41 and the planarization layer 6 thus form the planarization surface 60 (FIG. 3C). Subsequently, as shown in Figure 3D, further
  • Material 61 of the planarization layer are applied, so that the first terminal portion 41 is completely covered with material of the planarization layer. The so by means of a two-stage deposition and one between the two
  • Deposition steps performed planarization produced planarization layer 6 forms an insulating layer 51.
  • Connection area 41 can be adjusted over the deposition time for the further material 61 of the planarization.
  • the layer thickness is thus independent of the execution of the leveling of the planarization layer. Of course, deviating from this, even the leveling can already be stopped before the first connection region 41 is reached (see FIG. 1D). In this case, the formation of the further material 61 of the planarization layer is not required.
  • an opening 32 is formed in the region of the recess 31
  • the second layer 422 forms another main plane 35 for a further planarization step. On the others
  • planarleitersll 65 leveled, so that the further planarization layer 65 is a continuous further
  • Terminal area 42 are formed. Of course, depending on the structure of the manufactured
  • Planarleiters slaughteren or two electrically conductive Planarmaschines slaughteren be appropriate.
  • Planarizing layer is, for example, a metal, such as Ag, Au, Cu, Cr, Ni, Mo, W, Ti, V, Pd, Pt or Sn, a metallic alloy with at least one of said metal, such as Ag, Au, Cu, Cr, Ni, Mo, W, Ti, V, Pd, Pt or Sn, a metallic alloy with at least one of said metal, such as Ag, Au, Cu, Cr, Ni, Mo, W, Ti, V, Pd, Pt or Sn, a metallic alloy with at least one of said
  • ZnO ZnO
  • ITO indium tin oxide
  • IZO IZO
  • Semiconductor chip 1 is shown schematically in sectional view in FIG. Such a semiconductor chip can as in
  • a cutout 15 essentially corresponds to the section of the layer composite 10 shown in FIG. 3F.
  • the semiconductor chip 1 has a semiconductor body 200, which emerges from the semiconductor layer sequence 2 in the production and has an active region 20 which
  • the semiconductor body 2 is connected to the carrier 26 by means of a connection layer 27.
  • the semiconductor chip 1 has a first one
  • Semiconductor layer 22 extends into it. For a laterally uniform charge carrier injection via the second semiconductor layer into the active region 20,
  • a plurality of such recesses may be useful.
  • the semiconductor chip 1 is from the side of the semiconductor body 200 facing the
  • Carrier 26 ago electrically contacted.
  • the electrical contacting of the semiconductor chip thus takes place independently of the connection layer 27 and the carrier 26, so that electrically insulating materials can also be used for this purpose.
  • the second external contact surface 420 may be arranged on the side of the carrier 26 facing away from the semiconductor body 2, so that the second semiconductor layer 22 is electrically contacted via the second connection region 42, the connection layer 27 and the carrier 26.
  • the carrier 26 is preferably electrical
  • an electrically insulating support can also be used in which electrical contacting takes place through the support via plated-through holes in the support.
  • a surface of the first connection region 41 facing away from the semiconductor body 200 forms a main plane 3, from which out of the recess 31 extends into the semiconductor body.
  • a planarization layer 6 forms a
  • the planarization layer has a greater vertical extent than in a region spaced from the recess in a direction extending in a lateral direction, that is to say along a main extension plane of the semiconductor layers of the semiconductor layer sequence. Furthermore, the thickness of the planarization layer in a direction perpendicular to a
  • a surface of a third layer 423 of the second connection region 42 facing away from the semiconductor body 200 forms a further main plane 35.
  • a further planarization layer 65 adjacent to the further main plane 35 forms a third layer of the second connection region 42.
  • the further planarization layer forms on the
  • connection layer 27 may thus have a constant thickness over the entire lateral extent of the semiconductor chip.
  • the semiconductor chip 1 can also have a plurality of semiconductor bodies 2, which are connected to one another in an electrically conductive manner via the connection regions 41, 42.
  • the connection regions 41, 42 the first
  • Semiconductor body can be connected electrically to each other in series.
  • the semiconductor chip 1 can be operated with increased operating voltages, for example with a mains voltage of 110 V or 220 V.
  • the recess may be deviating from the embodiment shown also as described in connection with Figures 1A to 1F and 2A to 2D.
  • the method is generally suitable for improved over-molding of steps or edges of a device topography.
  • both electrically insulating layers and electrically conductive layers are formed in a particularly simple and reliable manner so that
  • overmolding edges are coated reliably with a sufficient thickness.
  • an electrical short circuit between two can be electrically opposite each other

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  • Led Devices (AREA)

Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips (1) angegeben, wobei ein Schichtverbund (10) mit einer Hauptebene (3), die den Schichtverbund (10) in einer vertikalen Richtung begrenzt, und mit einer Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20) bereitgestellt wird, wobei in dem Schichtverbund (10) eine Mehrzahl von Ausnehmungen (31) ausgebildet ist, die sich von der Hauptebene (3) in Richtung des aktiven Bereichs (20) erstrecken. Auf der Hauptebene (3) wird eine Planarisierungsschicht ausgebildet, sodass die Ausnehmungen zumindest teilweise mit Material der Planarisierungsschicht (6) befüllt werden. Material der Planarisierungsschicht (6) wird zumindest bereichsweise zum Einebenen der Planarisierungsschicht entfernt. Die Halbleiterchips (1) werden fertiggestellt, wobei für den Halbleiterchip (1) aus der Halbleiterschichtenfolge (2) zumindest ein Halbleiterkörper (200) hervorgeht. Weiterhin wird ein optoelektronischer Halbleiterchip angegeben.

Description

Beschreibung
Verfahren zur Herstellung einer Mehrzahl von
optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
Die vorliegende Anmeldung betrifft ein Verfahren zum
Herstellen einer Mehrzahl von optoelektronischen
Halbleiterchips sowie einen optoelektronischen
Halbleiterchip.
Für optoelektronische Halbleiterbauelementen wie
beispielsweise Lumineszenzdiodenchips sind oftmals mehrere Lagen übereinander angeordneter und strukturierter Schichten erforderlich, beispielsweise für die elektrische
Kontaktierung der Bauelemente. Die Strukturierung der
Schichten kann dazu führen, dass vergleichsweise steile
Stufen oder Kanten durch nachfolgende Schichten überformt werden müssen. An solchen Stellen besteht die Gefahr, dass diese beim Abscheiden der Schicht nicht an jeder Stelle ausreichend beschichtet werden, was beispielsweise zu einem elektrischen Kurzschluss zwischen zwei elektrisch voneinander zu isolierenden Schichten führen kann. Eine Aufgabe ist es, ein Verfahren zum Herstellen von
optoelektronischen Halbleiterchips anzugeben, mit dem die Halbleiterchips auf einfache und zuverlässige Weise
hergestellt werden können. Weiterhin soll ein
optoelektronischer Halbleiterchip mit einer hohen
Zuverlässigkeit angegeben werden.
Diese Aufgabe wird durch ein Verfahren beziehungsweise einen optoelektronischen Halbleiterchip gemäß den unabhängigen Patentansprüchen gelöst. Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
Gemäß einer Ausführungsform wird bei einem Verfahren zum Herstellen einer Mehrzahl von optoelektronischen
Halbleiterchips ein Schichtverbund mit einer Hauptebene bereitgestellt, die den Schichtverbund in einer vertikalen Richtung begrenzt. Der Schichtverbund weist weiterhin eine Halbleiterschichtenfolge mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich auf. Im Schichtverbund ist eine Mehrzahl von Ausnehmungen
ausgebildet, die sich von der Hauptebene in Richtung des aktiven Bereichs erstrecken. Eine Planarisierungsschicht wird auf der Hauptebene ausgebildet, sodass die Ausnehmungen zumindest teilweise mit Material der Planarisierungsschicht befüllt werden. Zum Einebnen der Planarisierungsschicht wird zumindest bereichsweise Material der Planarisierungsschicht entfernt. Die Halbleiterchips werden fertig gestellt, wobei für jeden Halbleiterchip aus der Halbleiterschichtenfolge ein Halbleiterkörper hervorgeht. Das Fertigstellen umfasst beispielsweise das Vereinzeln des Schichtverbunds in
Halbleiterchips .
Unter einer vertikalen Richtung wird eine senkrecht zu einer Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge verlaufende Richtung verstanden.
Unter der Hauptebene wird insbesondere diejenige Ebene verstanden, die unmittelbar vor der Abscheidung des Materials der Planarisierungsschicht den Schichtverbund in vertikaler Richtung begrenzt. Das heißt, der Schichtverbund ragt an keiner Stelle über die Hauptebene hinaus. Mit anderen Worten weist der Schichtverbund ausgehend von der Hauptebene Vertiefungen in Form der Ausnehmungen auf, jedoch keine
Erhebungen, die sich in vertikaler Richtung über die
Hauptebene hinaus erstrecken. Die Hauptebene stellt weiterhin eine mathematische Ebene dar. Das heißt, die Hauptebene kann beispielsweise durch einen Aufpunkt und zwei die Ebene aufspannende Vektoren definiert werden. Vorzugsweise verläuft die Hauptebene parallel zur Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge.
Die Halbleiterschichtenfolge erstreckt sich vorzugsweise in vertikaler Richtung zwischen einer ersten Hauptfläche und einer zweiten Hauptfläche. Die zweite Hauptfläche ist auf der der Hauptebene abgewandten Seite des aktiven Bereichs
ausgebildet .
Die Halbleiterschichtenfolge weist bevorzugt eine erste
Halbleiterschicht und eine zweite Halbleiterschicht auf, wobei der aktive Bereich zwischen der ersten
Halbleiterschicht und der zweiten Halbleiterschicht
angeordnet ist. Die erste Halbleiterschicht und die zweite Halbleiterschicht weisen zweckmäßigerweise einen voneinander verschiedenen Leitungstyp auf. Weiterhin können die erste Halbleiterschicht und die zweite Halbleiterschicht auch mehrschichtig ausgebildet sein. Die erste Halbleiterschicht kann die erste Hauptfläche bilden, die zweite
Halbleiterschicht kann die zweite Hauptfläche bilden. Die Hauptebene kann mittels der ersten Hauptfläche der
Halbleiterschichtenfolge oder mittels einer auf der ersten Hauptfläche angeordneten Schicht gebildet sein. In einer Ausgestaltungsvariante erstrecken sich die
Ausnehmungen in die Halbleiterschichtenfolge hinein.
Insbesondere können sich die Ausnehmungen durch den aktiven Bereich hindurch erstrecken. Beispielsweise können sich die Ausnehmungen durch die erste Halbleiterschicht und durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hinein erstrecken. Im Bereich der Ausnehmungen kann in diesem Fall eine elektrische Kontaktierung der zweiten
Halbleiterschicht erfolgen.
In einer alternativen Ausgestaltungsvariante erstrecken sich die Ausnehmungen nicht in die Halbleiterschichtenfolge hinein. In diesem Fall kann die Planarisierungsschicht beispielsweise dafür vorgesehen sein, Ausnehmungen in einer auf der ersten Hauptfläche der Halbleiterschichtenfolge aufgebrachten elektrischen Anschlussschicht oder einer elektrischen Isolationsschicht einzuebnen.
Vorzugsweise sind die Ausnehmungen nach dem Ausbilden der Planarisierungsschicht vollständig befüllt. Nach dem Einebnen bildet die Planarisierungsschicht auf der der zweiten
Hauptfläche abgewandten Seite des aktiven Bereichs eine
Planarisierungsfläche, die besonders bevorzugt eben
ausgebildet ist. Unter eben wird in diesem Zusammenhang insbesondere verstanden, dass die Planarisierungsschicht abgesehen von einer Oberflächenrauigkeit frei von
Vertiefungen ist, die sich in Richtung des aktiven Bereichs erstrecken. Davon abweichend ist auch denkbar, dass die
Planarisierungsfläche im Bereich der Ausnehmungen
Vertiefungen aufweist. In diesem Fall ist die Tiefe der
Vertiefungen, also die vertikale Ausdehnung der Vertiefungen, jedoch vorzugsweise höchstens halb so groß wie die Tiefe der Ausnehmungen vor dem Ausbilden der Planarisierungsschicht. In diesem Fall dient die Planarisierungsschicht also einer Verringerung der Tiefe der Ausnehmungen, ohne diese
vollständig einzuebnen. Die Planarisierungsfläche kann als Ausgangspunkt für weitere Herstellungsschritte, beispielsweise für die Abscheidung von elektrisch leitfähigen und/oder elektrisch leitenden
Schichten oder für eine weitere Mikrostrukturierung dienen. In einer bevorzugten Ausgestaltung wird die
Planarisierungsschicht zum Einebnen mechanisch und/oder chemisch poliert. Besonders bevorzugt findet ein chemisch¬ mechanisches Polierverfahren (chemical mechanical polishing, CMP) Anwendung. Mit einem solchen Verfahren können auf einfache und zuverlässige Weise ebene Planarisierungsflächen hergestellt werden.
In einer bevorzugt Ausgestaltung wird die
Halbleiterschichtenfolge mittels einer stoffschlüssigen Verbindung an einem Träger befestigt.
Die Verbindung mit dem Träger kann elektrisch leitend oder elektrisch isolierend ausgebildet sein. Die Verbindung erfolgt vorzugsweise nach dem Einebnen der
Planarisierungsschicht und weiterhin bevorzugt vor dem
Vereinzeln in Halbleiterchips.
Bei einer stoffschlüssigen Verbindung werden die, bevorzugt vorgefertigten, Verbindungspartner mittels atomarer und/oder molekularer Kräfte zusammengehalten. Eine stoffschlüssige Verbindung kann beispielsweise mittels einer
Verbindungsschicht, etwa einer Klebeschicht oder einer
Lotschicht, erzielt werden. In der Regel geht eine Trennung der Verbindung mit der Zerstörung der Verbindungsschicht und/oder zumindest eines der Verbindungspartner einher.
Mittels der Planarisierungsschicht kann der Schichtverbund derart eingeebnet werden, dass für die Stoffschlüssige
Verbindung an dem Träger eine ebene Fläche bereitsteht. Bei einer stoffschlüssigen Verbindung mittels einer
Verbindungsschicht kann die Verbindungsschicht also in lateraler Richtung eine gleichmäßige Dicke aufweisen. Mit anderen Worten muss die Verbindungsschicht keine Vertiefungen des Schichtverbunds kompensieren.
In einer Weiterbildung wird die Halbleiterschichtenfolge mittels einer direkten Bondverbindung an dem Träger
befestigt. Bei einer direkten Bondverbindung kann die
mechanische Verbindung durch Wasserstoffbrücken und/oder Van- der-Waals-Wechselwirkungen erzielt werden. Für eine direkte Bondverbindung als Stoffschlüssige Verbindung müssen die zu verbindenden Flächen besonders eben sein. Mittels der
Planarisierungsschicht kann dies vereinfacht erzielt werden. Eine direkte Bondverbindung erfolgt vorzugsweise mittels zumindest einer dielektrischen Schicht, besonders bevorzugt zwischen zwei dielektrischen Schichten. Die dielektrische Schicht enthält vorzugsweise ein Oxid, beispielsweise
Siliziumoxid. Besonders bevorzugt erfolgt die direkte
Bondverbindung zwischen zwei Siliziumoxid-Schichten. Die Herstellung der direkten Bondverbindung wird bevorzugt nur durch Druck erzielt. In einer Ausgestaltungsvariante des Verfahrens wird die
Planarisierungsschicht beim Einebnen nur so weit gedünnt, dass die Planarisierungsschicht die Hauptebene nach dem
Dünnen vollständig bedeckt. Die Planarisierungsschicht bildet also auf der dem aktiven Bereich abgewandten Seite eine durchgängige Planarisierungsfläche .
In einer alternativen Ausgestaltungsvariante des Verfahrens wird die Hauptebene beim Einebnen bereichsweise freigelegt. In einer Weiterbildung dieser Ausgestaltungsvariante wird vor dem Ausbilden der Planarisierungsschicht auf der
Halbleiterschichtenfolge eine Stoppschicht ausgebildet, die die Hauptebene bildet. Beim Einebnen wird die Stoppschicht bereichsweise freigelegt. Die Stoppschicht ist
zweckmäßigerweise so ausgebildet, dass sie beim Einebnen der Planarisierungsschicht mit einer niedrigeren Abtragsrate abgetragen wird als das Material der Planarisierungsschicht. Mittels der Stoppschicht kann vereinfacht vorgegeben werden, an welcher Stelle in vertikaler Richtung der
Einebnungsschritt stoppt.
Für eine vollständige Bedeckung der Hauptebene kann nach dem Freilegen der Hauptebene weiteres Material der
Planarisierungsschicht abgeschieden werden. Mittels eines solchen zweistufigen Aufbringens von Material der
Planarisierungsschicht kann die Dicke der
Planarisierungsschicht bei der Abscheidung des weiteren
Materials eingestellt werden, beispielsweise über die Dauer der Abscheidung bei einer vorgegebenen Abscheiderate.
In einer bevorzugten Ausgestaltung wird nach dem Einebnen in der Planarisierungsschicht im Bereich der Ausnehmungen eine Öffnung ausgebildet. Die Öffnung kann sich in vertikaler Richtung vollständig durch die Planarisierungsschicht
hindurch erstrecken. Die Öffnung kann dafür vorgesehen sein, eine elektrisch leitende Verbindung zur
Halbleiterschichtenfolge herzustellen. Beispielsweise kann im Bereich der Öffnung eine elektrisch leitende Verbindung zur zweiten Halbleiterschicht hergestellt werden, wenn sich die Öffnung durch den aktiven Bereich hindurch erstreckt. Nachfolgend kann die Öffnung zumindest bereichsweise gefüllt werden, insbesondere mittels einer weiteren
Planarisierungsschicht .
In diesem Fall kann die Planarisierungsfläche der
Planarisierungsschicht oder eine darauf angeordnete Schicht eine weitere Hauptebene bilden, wobei die Öffnungen mittels der weiteren Planarisierungsschicht vollständig befüllt werden können. Die weitere Planarisierungsschicht kann wie im Zusammenhang mit der Planarisierungsschicht beschrieben ausgebildet und eingeebnet werden.
In einer bevorzugten Weiterbildung ist die
Planarisierungsschicht elektrisch isolierend und die weitere Planarisierungsschicht elektrisch leitend. Insbesondere kann die weitere Planarisierungsschicht dafür vorgesehen sein, die Halbleiterschichtenfolge, insbesondere die zweite
Halbleiterschicht, elektrisch zu kontaktieren, während die Planarisierungsschicht die weitere Planarisierungsschicht von der Halbleiterschichtenfolge und/oder einer auf der
Halbleiterschichtenfolge aufgebrachten elektrisch leitfähigen Schicht elektrisch isoliert. Mittels einer als
Planarisierungsschicht ausgeführten Isolationsschicht wird die Gefahr einer unzureichenden Bedeckung der Seitenwände der Ausnehmungen vermieden oder zumindest vermindert.
In einer weiteren bevorzugten Ausgestaltung sind die erste Halbleiterschicht mittels eines ersten Anschlussbereichs und die zweite Halbleiterschicht mittels eines zweiten Anschlussbereichs jeweils von der ersten Hauptfläche her elektrisch kontaktiert, wobei sich die Ausnehmungen von der ersten Hauptfläche her durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hinein erstrecken. Der zweite Anschlussbereich oder eine elektrische Isolationsschicht zwischen dem zweiten Anschlussbereich und der ersten
Halbleiterschicht wird mittels der Planarisierungsschicht gebildet . Die Planarisierungsschicht dient also dem Einebnen der für die elektrische Kontaktierung der zweiten Halbleiterschicht vorgesehenen Ausnehmungen.
Ein optoelektronischer Halbleiterchip weist gemäß einer
Ausführungsform einen Schichtverbund mit einer Hauptebene, die den Schichtverbund vorzugsweise in einer vertikalen
Richtung begrenzt, auf. Weiterhin umfasst der Schichtverbund einen Halbleiterkörper mit einem zur Erzeugung und/oder
Detektion von Strahlung vorgesehenen aktiven Bereich, wobei in dem Schichtverbund zumindest eine Ausnehmung ausgebildet ist, die sich von der Hauptebene in Richtung des aktiven Bereichs erstreckt. Der Halbleiterchip weist eine
Planarisierungsschicht auf, die im Bereich der Ausnehmung eine größere vertikale Ausdehnung aufweist als in einem lateral von der Ausnehmung beabstandeten Bereich. Im
Extremfall kann die Planarisierungsschicht nur im Bereich der Ausnehmung vorhanden sein. In diesem Fall beträgt die
vertikale Ausdehnung der Planarisierungsschicht in lateraler Richtung neben der Ausnehmung 0. Bei einer von 0
verschiedenen vertikalen Ausdehnung grenzt die
Planarisierungsschicht zweckmäßigerweise unmittelbar an die Hauptebene an. Weiterhin kann die Planarisierungsschicht auf - lo ¬ dern Schichtverbund, insbesondere auf dem Halbleiterkörper, ausgebildet sein.
Mittels der Planarisierungsschicht können im Bereich der Ausnehmungen auftretende Kanten im Vergleich zu einem
herkömmlichen Überformen mittels Abscheidens ohne
nachfolgendes Einebnen vereinfacht überformt werden.
Insbesondere kann die Dicke der Planarisierungsschicht bezogen auf eine senkrecht zu einer Seitenfläche der
Ausnehmung verlaufenden Richtung auch größer sein als die vertikale Ausdehnung der Planarisierungsschicht in dem lateral neben der Ausnehmung angeordneten Bereich. Die Gefahr eines Eindringens von Feuchte oder negative durch
Elektromigration verursachte Effekte aufgrund einer
unzureichenden Kantenüberformung können so vermieden werden. Ein solcher optoelektronischer Halbleiterchip kann daher ein verbessertes Alterungsverhalten aufweisen und zeichnet sich somit durch eine erhöhte Zuverlässigkeit aus. Das weiter oben beschriebene Verfahren ist zur Herstellung eines solchen optoelektronischen Halbleiterchips besonders geeignet. Im Zusammenhang mit dem Verfahren beschriebene Merkmale können daher auch für den optoelektronischen
Halbleiterchip herangezogen werden und umgekehrt.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren. Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder zum besseren
Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Die Figuren 1A bis 1F ein erstes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwisehenschritten; die Figuren 2A bis 2D ein zweites Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwisehenschritten,· die Figuren 3A bis 3F ein drittes Ausführungsbeispiel für ein Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwischenschritten; und
Figur 4 ein Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht. Anhand der Figuren 1A bis 1F wird schematisch ein erstes
Ausführungsbeispiel für ein Verfahren zum Herstellen einer Mehrzahl von optoelektronischen Halbleiterchips beschrieben, wobei zur vereinfachten Darstellung jeweils nur ein Ausschnitt gezeigt ist, der bei einem fertig gestellten
Halbleiterchip einen Teilbereich des Halbleiterchips
darstellt. Das Ausführungsbeispiel wird hier exemplarisch anhand der Herstellung eines Dünnfilm-Halbleiterchips, beispielsweise eines Dünnfilm-Leuchtdiodenchips beschrieben. Bei einem Dünnfilm-Halbleiterchip wird ein Aufwachssubstrat für die epitaktische Abscheidung einer
Halbleiterschichtenfolge entfernt . Wie in Figur 1A dargestellt, wird eine
Halbleiterschichtenfolge 2 bereitgestellt, die sich in einer vertikalen Richtung, also einer senkrecht zu einer
Haupterstreckungsebene der Halbleiterschichten der
Halbleiterschichtenfolge 2 verlaufenden Richtung zwischen einer ersten Hauptfläche 210 und einer zweiten Hauptfläche 220 erstreckt. Die Halbleiterschichtenfolge weist einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich 20 auf, der zwischen einer ersten Halbleiterschicht 21 eines ersten Leitungstyps und einer zweiten Halbleiterschicht 22 eines vom ersten
Leitungstyp verschiedenen zweiten Leitungstyps angeordnet ist. Beispielsweise kann die erste Halbleiterschicht p- leitend und die zweite Halbleiterschicht n-leitend ausgeführt sein oder umgekehrt.
Der aktive Bereich 20, die erste Halbleiterschicht 21 und die zweite Halbleiterschicht 22 können jeweils einschichtig oder mehrschichtig ausgebildet sein. Insbesondere kann der aktive Bereich eine Quantenstruktur, beispielsweise eine
Mehrfachquantenstruktur (multiple quantum well structure, MQW structure) aufweisen. In dem gezeigten Ausführungsbeispiel wird die
Halbleiterschichtenfolge 2 auf einem Aufwachssubstrat 25 für die epitaktische Abscheidung der Halbleiterschichtenfolge 2 bereitgestellt. Die Halbleiterschichtenfolge, insbesondere der aktive Bereich 20, enthält vorzugsweise ein III-V- Verbindungs-Halbleitermaterial .
III-V-Verbindungs-Halbleitermaterialien sind zur
Strahlungserzeugung im ultravioletten (nitridisches
Verbindungs-Halbleitermaterial, etwa Alx Iny Gai-x-y N) über den sichtbaren (nitridisches Verbindungs-Halbleitermaterial, etwa Alx Iny Gai-x-y N, insbesondere für blaue bis grüne Strahlung, oder phosphidisches Verbindungs-Halbleitermaterial, etwa Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (arsenidisches Verbindungs- Halbleitermaterial, etwa Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x ¥= 1 , y ¥= 1, x ^ 0 und/oder y + 0. Mit III-V-Halbleitermaterialien, insbesondere aus den genannten Materialsystemen, können weiterhin bei der
Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden .
Für nitridisches Verbindungs-Halbleitermaterial eignet sich als Aufwachssubstrat beispielsweise Saphir, Silizium oder Siliziumkarbid. Für arsenidisches oder phosphidisches
Verbindungs-Halbleitermaterial kann beispielsweise
Galliumarsenid Anwendung finden. Auf der ersten Hauptfläche 210 ist ein erster
Anschlussbereich 41 ausgebildet, der für die elektrische Kontaktierung der ersten Halbleiterschicht 21 vorgesehen ist. Wie in Figur 1B dargestellt, wird auf der ersten Hauptfläche 210 eine Isolationsschicht 51 aufgebracht. Weiterhin wird in einem Bereich, in dem die zweite Halbleiterschicht 22
freigelegt ist, eine erste Schicht 421 eines zweiten
Anschlussbereichs 42 abgeschieden. Die erste Schicht ist für eine elektrisch leitende Verbindung mit der zweiten
Halbleiterschicht 22 vorgesehen und bezüglich des Materials im Hinblick auf einen niedrigen Kontaktwiderstand ausgewählt. Als Material für die Anschlussbereiche 41, 42 oder Schichten davon eignet sich insbesondere ein Metall, beispielsweise Silber, Aluminium, Palladium, Rhodium, Nickel oder Gold oder eine metallische Legierung mit zumindest einem der genannten Materialien, oder ein TCO (transparent conductive oxide) - Material, beispielsweise Indiumzinnoxid (ITO) oder Zinkoxid. Die Schichten können auf der vorgefertigten
Halbleiterschichtenfolge beispielsweise mittels Aufdampfens oder Sputterns aufgebracht werden. Auf der ersten Schicht 421 wird eine zweite Schicht 422 des zweiten Anschlussbereichs 42 abgeschieden. Die zweite Schicht weist vorzugsweise für die im aktiven Bereich 20 zu
empfangende oder zu erzeugende Strahlung eine hohe
Reflektivität auf. Im sichtbaren und ultravioletten
Spektralbereich zeichnet sich insbesondere Silber oder eine
Silber enthaltende Legierung, im infraroten insbesondere Gold durch eine hohe Reflektivität aus. Es kann aber auch ein anderes der vorstehend im Zusammenhang mit den
Anschlussbereichen genanntes Metall Anwendung finden.
Die Halbleiterschichtenfolge 2 und die auf der
Halbleiterschichtenfolge angeordneten Schichten bilden einen Schichtverbund 10. In vertikaler Richtung ist der Schichtverbund durch eine Hauptebene 3 begrenzt.
In diesem Ausführungsbeispiel bildet die zweite Schicht 422 des zweiten Anschlussbereichs 42 die Hauptebene 3. Von der
Hauptebene erstreckt sich in Richtung des aktiven Bereichs 20 eine Ausnehmung 31. Die Ausnehmung 31 erstreckt sich im gezeigten Ausführungsbeispiel auch in die
Halbleiterschichtenfolge 2 hinein. Davon abweichend kann die Halbleiterschichtenfolge aber auch eben ausgebildet sein, so dass sich die Ausnehmung nur durch die auf der
Halbleiterschichtenfolge angeordneten Schichten hindurch erstreckt . Unmittelbar auf die Hauptebene 3 wird eine
Planarisierungsschicht 6 aufgebracht (Figur IC) . Die
Planarisierungsschicht ist so dick ausgeführt, dass sie die Hauptebene 3 an jeder Stelle des Schichtverbunds 10 überragt oder zumindest erreicht.
Nachfolgend wird, wie in Figur 1D dargestellt, Material der Planarisierungsschicht 6 bereichsweise entfernt, um so den Schichtverbund 10 einzuebnen. Eine vom aktiven Bereich 20 abgewandte Seite der Planarisierungsschicht 6 bildet eine Planarisierungsfläche 60, die eben verläuft. Das heißt, die Planarisierungsfläche weist abgesehen von
Oberflächenrauigkeiten keine Vertiefungen, insbesondere keine durch eine Mikrostrukturierung einer darunter liegenden
Schicht verursachten Vertiefungen, mehr auf.
Das Entfernen des Materials erfolgt vorzugsweise mittels eines chemisch-mechanischen Polierverfahrens. Mit diesem Verfahren können besonders ebene Oberflächen hergestellt werden. Es kann aber auch ein rein chemisches oder ein rein mechanisches Verfahren Anwendung finden.
In dem gezeigten Ausführungsbeispiel wird die
Planarisierungsschicht 6 beim Einebnen nur so weit gedünnt, dass die Planarisierungsfläche 60 der Planarisierungsschicht 6 eine durchgehende vertikale Begrenzung des Schichtverbunds 10 darstellt. In diesem Ausführungsbeispiel bildet die
Planarisierungsschicht 6 eine dritte Schicht 423 des zweiten Anschlussbereichs 42. In diesem Fall ist die
Planarisierungsschicht zweckmäßigerweise elektrisch leitfähig ausgebildet. Beispielsweise kann die Planarisierungsschicht Wolfram, Aluminium oder Kupfer enthalten oder aus einem solchen Material bestehen.
Nachfolgend kann der Schichtverbund 10 (wie in Figur IE dargestellt) mit einem Träger 26 verbunden werden. Die
Stoffschlüssige Verbindung mit dem Träger kann beispielsweise mittels einer Verbindungsschicht 27, etwa einer Lotschicht oder einer elektrisch leitenden oder elektrisch isolierenden Klebeschicht, erfolgen. Die Verbindungsschicht kann
beispielsweise Au, Sn, Ni oder In oder eine metallische
Legierung mit zumindest einem der genannten Metalle enthalten oder aus einem solchen Material bestehen.
Mittels der Planarisierungsschicht 6 weist der Schichtverbund 10 für die Verbindung mit dem Träger 26 eine ebene Oberfläche auf. Die Verbindungsschicht 27 kann daher eine gleichmäßige
Dicke aufweisen und muss nicht Unebenheiten in der Topografie des Schichtverbunds ausgleichen. Die Gefahr von Lunkern in der Verbindungsschicht wird so verringert. Weiterhin wird der Bedarf an Edelmetall im Vergleich zu einem Verfahren, bei dem Ausnehmungen mit flüssigem Lot, beispielsweise einem Gold¬ haltigen Lot wie AuSn, befüllt werden, verringert. Die
Verbindung zwischen dem Träger und dem Schichtverbund 10 kann also edelmetallfrei oder mit reduziertem Edelmetallbedarf erfolgen. Weiterhin kann die Planarisierungsschicht 6
zugleich die Funktion einer Lotsperre erfüllen.
Insbesondere kann mittels der Planarisierungsschicht 6 seitens des Schichtverbunds 10 eine derart ebene Oberfläche für die Verbindung mit dem Träger 26 bereitgestellt werden, dass die Stoffschlüssige Verbindung auch mittels direkten Bondens hergestellt werden kann. Hierfür können
beispielsweise auf dem Schichtverbund 10 und dem Träger 26 jeweils Teilschichten der Verbindungsschicht 27 in Form einer dielektrischen Schicht, beispielsweise einer
Siliziumoxidschicht, aufgebracht werden. Abhängig vom
Material des Trägers 26 und dem Material der
Planarisierungsschicht 6 kann eine direkte Bondverbindung auch ohne eine Verbindungsschicht oder mit nur einer
Verbindungsschicht erfolgen.
Für den Träger 26 eignet sich beispielsweise ein
Halbleitermaterial, etwa Silizium oder Germanium, eine
Keramik, beispielsweise Siliziumnitrid, Aluminiumnitrid oder Bornitrid, oder ein Metall, beispielsweise Molybdän, Wolfram, Kupfer oder eine metallische Legierung, beispielsweise mit einem der genannten Materialien. Der Träger 26 dient insbesondere der mechanischen
Stabilisierung der Halbleiterschichtenfolge 2. Das
Aufwachssubstrat 25 ist hierfür nicht mehr erforderlich und kann entfernt werden, wie in Figur 1F dargestellt. Das Entfernen des Aufwachssubstrats kann beispielsweise mittels eines Laser-Lift-Off-Verfahrens , mechanisch, etwa mittels Schleifens, Läppens oder Polierens, und/oder chemisch, etwa mittels Ätzens, erfolgen.
Das beschriebene Verfahren zur Einebnung der Topografie des Schichtverbunds 10 kann grundsätzlich bei der Herstellung von optoelektronischen Halbleiterchips, beispielsweise
Lumineszenzdioden, Laserdioden oder Strahlungsdetektoren Anwendung finden. Selbstverständlich eignet sich das
Verfahren auch für die Einebnung eines Schichtverbunds, bei dem die Halbleiterschichtenfolge nicht auf einem
Aufwachssubstrat , sondern auf einem vom Aufwachssubstrat verschiedenen Träger, bereitgestellt wird.
Weiterhin muss die Planarisierungsschicht nicht
notwendigerweise der elektrischen Kontaktierung von
Halbleiterschichtenfolgen dienen. In diesem Fall kann die Planarisierungsschicht auch elektrisch isolierend ausgebildet sein. Beispielsweise eignet sich für eine elektrisch
isolierende Planarisierungsschicht ein Oxid, etwa
Siliziumoxid, ein Nitrid, etwa Siliziumnitrid, oder ein
Oxinitrid, etwa Siliziumoxinitrid. Auch AI2O3, YxAly03,Ti02 oder Hf02 kann Anwendung finden.
Zur Fertigstellung der Halbleiterchips kann der Träger 26 mit dem darauf angeordneten Schichtverbund 10 vereinzelt werden, beispielsweise mechanisch, etwa mittels Sägens, Brechens, Spaltens, chemisch, etwa mittels Ätzens, oder mittels eines Lasertrennverfahrens (nicht explizit dargestellt) . Durch das Vereinzeln geht für jeden Halbleiterchip aus dem
Schichtverbund ein Halbleiterkörper hervor, der jeweils auf einem Teil des Trägers 26 angeordnet ist. Ein zweites Ausführungsbeispiel für ein Herstellungsverfahren ist in den Figuren 2A bis 2D schematisch in Schnittansicht dargestellt. Dieses zweite Ausführungsbeispiel entspricht im Wesentlichen dem im Zusammenhang mit den Figuren 1A bis 1F beschriebenen ersten Ausführungsbeispiel. Im Unterschied hierzu bildet eine Stoppschicht 7, die auf die
Halbleiterschichtenfolge 2 aufgebracht wird, die Hauptebene 3. Nachfolgend wird, wie in Figur 2B dargestellt, eine
Planarisierungsschicht 6 aufgebracht, sodass die Ausnehmung 31 vollständig mit Material der Planarisierungsschicht befüllt ist und die Planarisierungsschicht 6 an jeder Stelle des Schichtverbunds in vertikaler Richtung über die
Hauptebene 3 hinausragt.
Das Entfernen des Materials der Planarisierungsschicht 6 erfolgt in diesem Ausführungsbeispiel derart, dass das
Verfahren beim Erreichen der Stoppschicht 7 stoppt. In diesem Fall ist die Planarisierungsfläche 60 bereichsweise durch die Stoppschicht 7 und bereichsweise durch die
Planarisierungsschicht 6 gebildet (Figur 2C) .
Die Stoppschicht 7 bildet in diesem Ausführungsbeispiel eine vierte Schicht 424 des zweiten Anschlussbereichs 42.
Optional kann, wie in Figur 2D dargestellt, weiteres Material 61 der Planarisierungsschicht 6 aufgebracht werden, sodass die Halbleiterschichtenfolge 2 vollständig mit Material der Planarisierungsschicht 6 bedeckt ist.
Zweckmäßigerweise ist die Stoppschicht 7 mittels eines
Materials gebildet, das beim Einebnen eine geringere
Abtragrate aufweist als das Material der Planarisierungsschicht 6. In dem gezeigten
Ausführungsbeispiel ist die Stoppschicht 7 zweckmäßigerweise elektrisch leitfähig ausgebildet. Wenn die Stoppschicht im fertig gestellten Element nicht der elektrischen
Kontaktierung dient, kann auch ein elektrisch isolierendes Material Anwendung finden. Beispielsweise kann von dem gezeigten Ausführungsbeispiel abweichend eine elektrisch isolierende Stoppschicht 7 auch nur bereichsweise auf die Halbleiterschichtenfolge 2 aufgebracht werden, sodass die Stoppschicht im Bereich der Ausnehmungen 31 die
Halbleiterschichtenfolge 2 nicht oder nur teilweise bedeckt. In einem nicht von der elektrisch isolierenden Stoppschicht bedeckten Bereich ist die zweite Halbleiterschicht elektrisch kontaktierbar . Weiterhin kann die Stopschicht 7 abhängig vom Aufbau des Halbleiterchips für die im Betrieb erzeugte oder zu empfangende Strahlung strahlungsdurchlässig, etwa mit einer Transmission von mindestens 60%, oder reflektierend, etwa mit einer Reflektivität von mindestens 60%, ausgebildet sein .
Die nachfolgenden Schritte zur Fertigstellung der
Halbleiterchips können wie im Zusammenhang mit den Figuren 1D und 1F beschrieben erfolgen. Ein drittes Ausführungsbeispiel für ein Verfahren zur
Herstellung einer Mehrzahl von optoelektronischen
Halbleiterchips ist in den Figuren 3A bis 3F schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im
Wesentlichen dem im Zusammenhang mit den Figuren 1A bis 1F beschriebenen ersten Ausführungsbeispiel. Im Unterschied hierzu dient die Planarisierungsschicht 6 nicht dem Ausbilden eines elektrischen Anschlussbereichs für die
Halbleiterschichtenfolge 2. Wie in Figur 3A dargestellt, bildet der erste Anschlussbereich 41 die Hauptebene 3 des Schichtverbunds 10. Die Planarisierungsschicht 6 wird derart aufgebracht, dass die Ausnehmung 31 vollständig mit Material der Planarisierungsschicht befüllt wird (Figur 3B) .
Das Einebnen der Planarisierungsschicht kann wie im
Zusammenhang mit den vorangegangenen Ausführungsbeispielen beschrieben durchgeführt werden, wobei das Einebnen in diesem Ausführungsbeispiel derart erfolgt, dass die
Planarisierungsschicht 6 nach dem Einebnen bündig mit dem ersten Anschlussbereich 41 abschließt. Der erste
Anschlussbereich 41 und die Planarisierungsschicht 6 bilden also die Planarisierungsfläche 60 (Figur 3C) . Nachfolgend kann, wie in Figur 3D dargestellt, weiteres
Material 61 der Planarisierungsschicht aufgebracht werden, sodass der erste Anschlussbereich 41 vollständig mit Material der Planarisierungsschicht bedeckt ist. Die so mittels einer zweistufigen Abscheidung und einer zwischen den beiden
Abscheidungsschritten durchgeführten Einebnung hergestellte Planarisierungsschicht 6 bildet eine Isolationsschicht 51. Mit dem beschriebenen Verfahren kann die Schichtdicke der Isolationsschicht 51 im Bereich über dem ersten
Anschlussbereich 41 über die Abscheidedauer für das weitere Material 61 der Planarisierungsschicht eingestellt werden.
Die Schichtdicke ist also unabhängig von der Durchführung des Einebnens der Planarisierungsschicht. Selbstverständlich kann davon abweichend auch die Einebnung bereits gestoppt werden, bevor der erste Anschlussbereich 41 erreicht wird (vgl. Fig. 1D) . In diesem Fall ist das Ausbilden des weiteren Materials 61 der Planarisierungsschicht nicht erforderlich. Zur elektrischen Kontaktierung der zweiten Halbleiterschicht 22 wird im Bereich der Ausnehmung 31 eine Öffnung 32
ausgebildet, die sich vollständig durch die
Planarisierungsschicht 6 hindurch erstreckt. Nachfolgend werden zur Ausbildung des zweiten Anschlussbereichs 42 eine erste Schicht 421 und eine zweite Schicht 422 aufgebracht.
Die zweite Schicht 422 bildet eine weitere Hauptebene 35 für einen weiteren Planarisierungsschritt. Auf die weitere
Hauptebene wird eine weitere Planarisierungsschicht 65 aufgebracht, sodass die Öffnung 32 vollständig befüllt wird (Figur 3E) . Nachfolgend wird die weitere
Planarisierungsschicht 65 eingeebnet, sodass die weitere Planarisierungsschicht 65 eine durchgängige weitere
Planarisierungsfläche 650 bildet (Figur 3F) .
In dem gezeigten Ausführungsbeispiel werden also zwei
Planarisierungsschritte durchgeführt, wobei mittels der ersten Planarisierungsschicht eine elektrische
Isolationsschicht und mittels der weiteren
Planarisierungsschicht 65 eine Teilschicht des zweiten
Anschlussbereichs 42 ausgebildet werden. Selbstverständlich können abhängig vom Aufbau des herzustellenden
Halbleiterchips auch zwei elektrisch isolierende
Planarisierungsschichten oder zwei elektrisch leitfähige Planarisierungsschichten zweckmäßig sein.
Als Material für eine elektrisch leitfähige
Planarisierungsschicht eignet sich beispielsweise ein Metall, etwa Ag, Au, Cu, Cr, Ni, Mo, W, Ti, V, Pd, Pt oder Sn, eine metallische Legierung mit zumindest einem der genannten
Metalle oder ein transparentes leitfähiges Oxid,
beispielsweise ZnO, ITO (Indiumzinnoxid) oder IZO
(Indiumzinkoxid) . Die Fertigstellung der Halbleiterchips kann wiederum wie im Zusammenhang mit den Figuren IE bis 1F beschrieben erfolgen. Ein Ausführungsbeispiel für einen optoelektronischen
Halbleiterchip 1 ist in Figur 4 schematisch in Schnittansicht dargestellt. Ein solcher Halbleiterchip kann wie im
Zusammenhang mit den Figuren 3A bis 3F beschrieben
hergestellt werden. Ein Ausschnitt 15 entspricht hierbei im Wesentlichen dem in Figur 3F dargestellten Ausschnitt des Schichtverbunds 10.
Der Halbleiterchip 1 weist einen Halbleiterkörper 200 auf, der bei der Herstellung aus der Halbleiterschichtenfolge 2 hervorgeht und einen aktiven Bereich 20 aufweist, der
zwischen einer ersten Halbleiterschicht 21 und einer zweiten Halbleiterschicht 22 angeordnet ist. Der Halbleiterkörper 2 ist mittels einer Verbindungsschicht 27 mit dem Träger 26 verbunden. Der Halbleiterchip 1 weist eine erste
Kontaktfläche 410, die mittels eines ersten Anschlussbereichs 41 gebildet ist, und eine zweite externe Kontaktfläche 420, die mittels eines zweiten Anschlussbereichs 42 gebildet ist, auf . Der Halbleiterkörper 2 weist lediglich zur vereinfachten
Darstellung nur eine Ausnehmung 31 auf, die sich von einer ersten Hauptfläche 210 her durch die erste Halbleiterschicht 21 und den aktiven Bereich 20 hindurch in die zweite
Halbleiterschicht 22 hinein erstreckt. Für eine in lateraler Richtung gleichmäßige Ladungsträgerinjektion über die zweite Halbleiterschicht in den aktiven Bereich 20 kann,
insbesondere abhängig von der Querleitfähigkeit der zweiten Halbleiterschicht 22, auch eine Mehrzahl solcher Ausnehmungen zweckmäßig sein.
Durch Anlegen einer elektrischen Spannung zwischen den externen Kontaktflächen 410, 420 können Ladungsträger von gegenüberliegenden Seiten in den aktiven Bereich injiziert werden und dort unter Emission von Strahlung rekombinieren. Bei einem als Strahlungsempfänger ausgebildeten
Halbleiterchip 1 kann ein elektrisches Signal an den externen Kontaktflächen 410, 420 abgegriffen werden.
In dem gezeigten Ausführungsbeispiel ist der Halbleiterchip 1 von der dem Halbleiterkörper 200 zugewandten Seite des
Trägers 26 her elektrisch kontaktierbar . Die elektrische Kontaktierung des Halbleiterchips erfolgt also unabhängig von der Verbindungsschicht 27 und dem Träger 26, sodass hierfür auch elektrisch isolierende Materialien Anwendung finden können. Davon abweichend können auch eine Kontaktfläche oder zwei Kontaktflächen auf der dem Halbleiterkörper 2
abgewandten Seite des Trägers 26 angeordnet sein.
Beispielsweise kann die zweite externe Kontaktfläche 420 auf der dem Halbleiterkörper 2 abgewandten Seite des Trägers 26 angeordnet sein, sodass die zweite Halbleiterschicht 22 über den zweiten Anschlussbereich 42, die Verbindungsschicht 27 und den Träger 26 hindurch elektrisch kontaktiert ist. In diesem Fall ist der Träger 26 vorzugsweise elektrisch
leitfähig ausgebildet. Davon abweichend kann aber auch ein elektrisch isolierender Träger Anwendung finden, bei dem eine elektrische Kontaktierung durch den Träger hindurch über Durchkontaktierungen im Träger erfolgt.
Eine dem Halbleiterkörper 200 abgewandte Oberfläche des ersten Anschlussbereichs 41 bildet eine Hauptebene 3, von der aus sich die Ausnehmung 31 in den Halbleiterkörper hinein erstreckt. Eine Planarisierungsschicht 6 bildet eine
Isolationsschicht 51. Im Bereich der Ausnehmung 31 weist die Planarisierungsschicht eine größere vertikale Ausdehnung auf als in einem in einer lateralen Richtung, also in einer entlang einer Haupterstreckungsebene der Halbleiterschichten der Halbleiterschichtenfolge verlaufenden Richtung, von der Ausnehmung beabstandeten Bereich. Weiterhin kann die Dicke der Planarisierungsschicht in einer senkrecht zu einer
Seitenfläche 310 verlaufenden Richtung größer sein als die vertikale Ausdehnung der Planarisierungsschicht in einem lateral von der Ausnehmung beabstandeten Bereich. Eine zuverlässige Bedeckung der Seitenfläche 310 der Ausnehmung mit isolierendem Material ist so vereinfacht erzielbar.
Eine dem Halbleiterkörper 200 abgewandte Oberfläche einer dritten Schicht 423 des zweiten Anschlussbereichs 42 bildet eine weitere Hauptebene 35. An die weitere Hauptebene 35 grenzt eine weitere Planarisierungsschicht 65 an, die eine dritte Schicht des zweiten Anschlussbereichs 42 bildet. Die weitere Planarisierungsschicht bildet auf der dem
Halbleiterkörper abgewandten Seite eine ebene weitere
Planarisierungsfläche 65. Die Verbindungsschicht 27 kann so über die gesamte laterale Ausdehnung des Halbleiterchips eine konstante Dicke aufweisen.
Von dem beschriebenen Ausführungsbeispiel abweichend, kann der Halbleiterchip 1 auch eine Mehrzahl von Halbleiterkörpern 2 aufweisen, die über die Anschlussbereiche 41, 42 elektrisch leitend miteinander verbunden sind. Beispielsweise kann mittels der Anschlussbereiche 41, 42 die erste
Halbleiterschicht 21 eines ersten Halbleiterkörpers mit der zweiten Halbleiterschicht 22 eines zweiten Halbleiterkörpers elektrisch leitend verbunden sein, sodass die
Halbleiterkörper elektrisch zueinander in Serie verschaltet sein können. Durch eine Serienschaltung einer Vielzahl von optoelektronischen Halbleiterchips kann der Halbleiterchip 1 mit erhöhten Betriebsspannungen, beispielsweise mit einer Netzspannung von 110 V oder 220 V, betrieben werden.
Die Ausnehmung kann von dem gezeigten Ausführungsbeispiel abweichend auch wie im Zusammenhang mit den Figuren 1A bis 1F und 2A bis 2D beschrieben ausgebildet sein.
Das Verfahren eignet sich ganz allgemein für eine verbesserte Überformung von Stufen oder Kanten einer Bauelement- Topografie. Mit dem beschriebenen Verfahren können
insbesondere sowohl elektrisch isolierende Schichten als auch elektrisch leitende Schichten auf besonders einfache und zuverlässige Weise so ausgebildet werden, dass zu
überformende Kanten zuverlässig mit einer ausreichenden Dicke beschichtet werden. So kann beispielsweise ein elektrischer Kurzschluss zwischen zwei elektrisch voneinander zu
trennenden Schichten vermieden werden kann. Bei der
Herstellung von Dünnfilmchips, bei denen der Halbleiterkörper an einem von einem Aufwachssubstrat verschiedenen Träger befestigt wird, wird weiterhin die Herstellung einer
stoffschlüssigen Verbindung vereinfacht.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldungen 10 2011 056 993.6 und 10 2012 101 409.4, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen i den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Verfahren zum Herstellen einer Mehrzahl von
optoelektronischen Halbleiterchips (1) mit den Schritten: a) Bereitstellen eines Schichtverbunds (10) mit einer
Hauptebene (3), die den Schichtverbund (10) in einer
vertikalen Richtung begrenzt, und mit einer
Halbleiterschichtenfolge (2) mit einem zur Erzeugung und/oder Detektion von Strahlung vorgesehenen aktiven Bereich (20), wobei in dem Schichtverbund eine Mehrzahl von Ausnehmungen
(31) ausgebildet ist, die sich von der Hauptebene in Richtung des aktiven Bereichs erstrecken;
b) Ausbilden einer Planarisierungsschicht (6) auf der
Hauptebene (3), so dass die Ausnehmungen (31) zumindest teilweise mit Material der Planarisierungsschicht befüllt werden;
c) zumindest bereichsweises Entfernen von Material der
Planarisierungsschicht (6) zum Einebnen der
Planarisierungsschicht (6); und
d) Fertigstellen der Halbleiterchips (1), wobei für jeden
Halbleiterchip aus der Halbleiterschichtenfolge (2) zumindest ein Halbleiterkörper (200) hervorgeht.
2. Verfahren nach Anspruch 1,
wobei die Planarisierungsschicht in Schritt c) mechanisch und/oder chemisch poliert wird.
3. Verfahren nach Anspruch 1,
wobei sich die Ausnehmungen durch den aktiven Bereich
hindurch erstrecken.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschichtenfolge mittels einer Stoffschlüssigen Verbindung an einem Träger (26) befestigt wird .
5. Verfahren nach Anspruch 4,
wobei die Halbleiterschichtenfolge mittels einer direkten Bondverbindung an dem Träger befestigt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche,
wobei die Planarisierungsschicht in Schritt c) nur soweit gedünnt wird, dass die Planarisierungsschicht die Hauptebene nach dem Dünnen vollständig bedeckt.
7. Verfahren nach einem der Ansprüche 1 bis 5,
wobei die Hauptebene in Schritt c) bereichsweise freigelegt wird.
8. Verfahren nach Anspruch 7,
wobei vor Schritt b) auf der Halbleiterschichtenfolge eine Stoppschicht (7) ausgebildet wird, die die Hauptebene bildet, und wobei die Stoppschicht in Schritt c) bereichsweise freigelegt wird.
9. Verfahren nach Anspruch 8,
wobei nach Schritt c) weiteres Material (61) der
Planarisierungsschicht abgeschieden wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt c) in der Planarisierungsschicht im
Bereich der Ausnehmungen eine Öffnung (32) ausgebildet wird.
11. Verfahren nach Anspruch 10,
wobei die Öffnung zumindest bereichsweise mittels einer weiteren Planarisierungsschicht (65) gefüllt wird.
12. Verfahren nach Anspruch 11,
wobei die Planarisierungsschicht elektrisch isolierend und die weitere Planarisierungsschicht elektrisch leitend ist.
13. Verfahren nach Anspruch 1,
wobei
- sich die Halbleiterschichtenfolge in vertikaler Richtung zwischen einer ersten Hauptfläche (210) und einer zweiten Hauptfläche (220) erstreckt;
- der aktive Bereich zwischen einer ersten Halbleiterschicht (21) und einer zweiten Halbleiterschicht (22) angeordnet ist;
- die Ausnehmungen sich von der ersten Hauptfläche durch den aktiven Bereich hindurch in die zweite Halbleiterschicht hineinerstrecken;
- die erste Halbleiterschicht von der ersten Hauptfläche her mittels eines ersten Anschlussbereichs (41) elektrisch kontaktiert ist;
- die zweite Halbleiterschicht von der ersten Hauptfläche her mittels eines zweiten Anschlussbereichs (42) elektrisch kontaktiert ist; und
- der zweite Anschlussbereich oder eine elektrische
Isolationsschicht zwischen dem zweiten Anschlussbereich und der ersten Halbleiterschicht mittels der
Planarisierungsschicht gebildet wird.
14. Optoelektronischer Halbleiterchip (1) mit einem
Schichtverbund (10) mit einer Hauptebene (3) und mit einem Halbleiterkörper (200) mit einem zur Erzeugung und/oder
Detektion von Strahlung vorgesehenen aktiven Bereich (20), wobei in dem Schichtverbund (10) zumindest eine Ausnehmung (31) ausgebildet ist, die sich von der Hauptebene (3) in Richtung des aktiven Bereichs (20) erstreckt, wobei der
Halbleiterchip eine Planarisierungsschicht (6) aufweist, die im Bereich der Ausnehmung (31) eine größere vertikale
Ausdehnung aufweist als in einem lateral von der Ausnehmung beabstandeten Bereich.
15. Optoelektronischer Halbleiterchip nach Anspruch 14, der nach einem Verfahren gemäß einem der Ansprüche 1 bis 13 hergestellt ist.
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