WO2013058003A1 - 光検出装置 - Google Patents

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Abstract

　半導体光検出素子１０は、ガイガーモードで動作すると共に半導体基板１Ｎ内に形成された複数のアバランシェフォトダイオードＡＰＤと、それぞれのアバランシェフォトダイオードＡＰＤに対して直列に接続されると共に半導体基板１Ｎの主面１Ｎａ側に配置されたクエンチング抵抗Ｒ１と、クエンチング抵抗Ｒ１と電気的に接続され且つ主面１Ｎａ側から主面１Ｎｂ側まで半導体基板１Ｎを貫通して形成された複数の貫通電極ＴＥと、を含む。搭載基板２０は、貫通電極ＴＥ毎に対応して主面２０ａ側に配置された複数の電極Ｅ９を含む。貫通電極ＴＥと電極Ｅ９とがバンプ電極ＢＥを介して電気的に接続され、半導体基板１Ｎの側面１Ｎｃとガラス基板３０の側面３０ｃとは面一とされている。

Description

光検出装置
　本発明は、光検出装置に関する。
　ガイガーモードで動作する複数のアバランシェフォトダイオードと、それぞれのアバランシェフォトダイオードに対して直列に接続されたクエンチング抵抗と、クエンチング抵抗が並列に接続された信号線と、を備えているフォトダイオードアレイ（半導体光検出素子）が知られている（たとえば、特許文献１参照）。このフォトダイオードアレイでは、画素を構成するアバランシェフォトダイオードがフォトンを検出してガイガー放電したとき、アバランシェフォトダイオードに接続されたクエンチング抵抗の働きにより、パルス状の信号を得る。それぞれのアバランシェフォトダイオードが、各々フォトンをカウントする。このため、同じタイミングで複数個のフォトンが入射した時においても、総出力パルスの出力電荷量あるいは信号強度に応じて、入射したフォトン数が判明する。
特開２０１１－００３７３９号公報
　上述した半導体光検出素子では、信号線にクエンチング抵抗が並列に接続されていることから、各アバランシェフォトダイオード同士も並列に接続されている。並列接続された複数のアバランシェフォトダイオードを有する半導体光検出素子では、各アバランシェフォトダイオードから出力される信号を導くための配線（信号線）の距離（以下、「配線距離）と称する）が、画素（アバランシェフォトダイオード）間で異なることがある。配線距離が画素間で異なると、配線が有する抵抗及び容量の影響を受けて、時間分解能が画素間で異なってしまう。
　本発明は、時間分解能が画素間で異なるのを抑制すると共に、時間分解能をより一層向上することが可能な光検出装置を提供することを目的とする。
　本発明は、光検出装置であって、互いに対向する第一及び第二主面を含む半導体基板を有する半導体光検出素子と、半導体光検出素子に対向配置されると共に、半導体基板の第二主面と対向する第三主面を有する搭載基板と、半導体光検出素子に対向配置されたと共に、半導体基板の第一主面と対向する第四主面を有するガラス基板と、を備え、半導体光検出素子は、ガイガーモードで動作すると共に半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれのアバランシェフォトダイオードに対して直列に接続されると共に半導体基板の第一主面側に配置されたクエンチング抵抗と、クエンチング抵抗と電気的に接続され且つ第一主面側から第二主面側まで半導体基板を貫通して形成された複数の貫通電極と、を含み、搭載基板は、貫通電極毎に対応して第三主面側に配置された複数の第一電極と、複数の第一電極と電気的に接続され且つ各アバランシェフォトダイオードからの出力信号を処理する信号処理部と、を含んでおり、貫通電極と第一電極とがバンプ電極を介して電気的に接続され、半導体基板の側面とガラス基板の側面とは面一とされている。
　本発明では、半導体光検出素子の半導体基板に、クエンチング抵抗と電気的に接続され且つ第一主面側から第二主面側まで半導体基板を貫通した複数の貫通電極が形成され、半導体光検出素子の貫通電極と、搭載基板の第一電極と、がバンプ電極を介して電気的に接続されている。このため、各画素の配線距離を極めて短くできると共に、その値をばらつきなく揃えることができる。したがって、配線が有する抵抗及び容量の影響が著しく抑制され、時間分解能がより一層向上する。
　本発明では、半導体光検出素子に対向配置されたガラス基板により、半導体基板の機械的強度を高めることができる。半導体基板の側面とガラス基板の側面とが面一であるため、デッドスペースを低減できる。
　本発明では、ガラス基板の第四主面に対向する主面が平坦であってもよい。この場合、ガラス基板へのシンチレータの設置を極めて容易に行うことができる。
　本発明では、貫通電極が、各アバランシェフォトダイオード間の領域に位置していてもよい。この場合、各画素での開口率の低下を防ぐことができる。
　本発明では、半導体光検出素子は、対応する貫通電極に電気的に接続されると共に、半導体基板の第二主面側に配置された第二電極を、更に含み、第一電極と第二電極とがバンプ電極を介して接続されていてもよい。この場合、第一電極と第二電極とのバンプ電極による接続を確実に行うことができる。
　本発明では、各アバランシェフォトダイオードは、第一導電体の半導体基板と、半導体基板の第一主面側に形成された第二導電型の第一半導体領域と、第一半導体領域内に形成され且つ第一半導体領域よりも不純物濃度が高い第二導電型の第二半導体領域と、半導体基板の第一主面側に配置され且つ第二半導体領域とクエンチング抵抗とを電気的に接続する第三電極と、を有し、第二電極は、第二主面における第二半導体領域に対応する領域上に形成されていてもよい。この場合、第二電極のサイズを比較的大きく設定することが可能である。これにより、第一電極と第二電極とのバンプ電極による接続をより一層確実に行うことができると共に、接続の機械的強度を高めることができる。
　本発明では、貫通電極には、複数のクエンチング抵抗が電気的に接続されていてもよい。この場合、画素間で貫通電極の共通化が図られ、半導体基板に形成される貫通電極の数を低減できる。これにより、半導体基板の機械的強度の低下を抑制することができる。
　本発明では、各アバランシェフォトダイオードから対応するクエンチング抵抗を介した貫通電極までの配線距離が同等であってもよい。この場合、画素間で貫通電極の共通化が図られた構成においても、時間分解能が低下するのを防ぐことができる。
　本発明によれば、時間分解能が画素間で異なるのを抑制すると共に、時間分解能をより一層向上することが可能な光検出装置を提供することができる。
図１は、本発明の実施形態に係る光検出装置を示す概略斜視図である。 図２は、本実施形態に係る光検出装置の断面構成を説明するための図である。 図３は、半導体光検出素子の概略平面図である。 図４は、半導体光検出素子の概略平面図である。 図５は、光検出装置の回路図である。 図６は、搭載基板の概略平面図である。 図７は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図８は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図９は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図１０は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図１１は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図１２は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図１３は、本実施形態に係る光検出装置の製造過程を説明するための図である。 図１４は、半導体光検出素子の概略平面図である。
　以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１～図６を参照して、本実施形態に係る光検出装置１の構成を説明する。図１は、本実施形態に係る光検出装置を示す概略斜視図である。図２は、本実施形態に係る光検出装置の断面構成を説明するための図である。図３及び図４は、半導体光検出素子の概略平面図である。図５は、光検出装置の回路図である。図６は、搭載基板の概略平面図である。
　光検出装置１は、図１及び図２に示されるように、半導体光検出素子１０、搭載基板２０、及びガラス基板３０を備えている。搭載基板２０は、半導体光検出素子１０に対向配置されている。ガラス基板３０は、半導体光検出素子１０に対向配置されている。半導体光検出素子１０は、搭載基板２０とガラス基板３０との間に配置されている。
　半導体光検出素子１０は、フォトダイオードアレイＰＤＡからなる。フォトダイオードアレイＰＤＡは、平面視で矩形形状を呈する半導体基板１Ｎを有している。半導体基板１Ｎは、互いに対向する主面１Ｎａと主面１Ｎｂとを含んでいる。半導体基板１Ｎは、Ｓｉからなる、Ｎ型（第一導電型）の半導体基板である。
　フォトダイオードアレイＰＤＡは、半導体基板１Ｎに形成された複数のアバランシェフォトダイオードＡＰＤを含んでいる。それぞれのアバランシェフォトダイオードＡＰＤには、図３にも示されるように、クエンチング抵抗Ｒ１が直列に接続されている。一つのアバランシェフォトダイオードＡＰＤは、フォトダイオードアレイＰＤＡにおける一つの画素を構成している。各アバランシェフォトダイオードＡＰＤは、それぞれクエンチング抵抗Ｒ１と直列に接続された状態で、全て並列に接続されており、電源から逆バイアス電圧が印加される。アバランシェフォトダイオードＡＰＤからの出力電流は、後述する信号処理部ＳＰによって検出される。図３では、構造の明確化のため、図２に示した絶縁層Ｌ１の記載を省略している。
　個々のアバランシェフォトダイオードＡＰＤは、Ｐ型（第二導電型）の第一半導体領域１ＰＡと、Ｐ型（第二導電型）の第二半導体領域１ＰＢと、を有している。第一半導体領域１ＰＡは、半導体基板１Ｎの主面１Ｎａ側に形成されている。第二半導体領域１ＰＢは、第一半導体領域１ＰＡ内に形成され且つ第一半導体領域１ＰＡよりも不純物濃度が高い。第二半導体領域１ＰＢの平面形状は、たとえば多角形（本実施形態では、八角形）である。第一半導体領域１ＰＡの深さは、第二半導体領域１ＰＢよりも深い。
　半導体基板１Ｎは、Ｎ型（第一導電型）の半導体領域１ＰＣを有している。半導体領域１ＰＣは、半導体基板１Ｎの主面１Ｎａ側に形成されている。半導体領域１ＰＣは、Ｎ型の半導体基板１ＮとＰ型の第一半導体領域１ＰＡとの間に形成されるＰＮ接合が、後述する貫通電極ＴＥが配置される貫通孔ＴＨに露出するのを防ぐ。半導体領域１ＰＣは、貫通孔ＴＨ（貫通電極ＴＥ）に対応する位置に形成されている。
　各アバランシェフォトダイオードＡＰＤは、図３に示されるように、電極Ｅ１と電極Ｅ３とを有している。電極Ｅ１と電極Ｅ３とは、半導体基板１Ｎの主面１Ｎａ側にそれぞれ配置されている。電極Ｅ１は、第二半導体領域１ＰＢに電気的に接続されている。電極Ｅ３は、主面１Ｎａ側から見て、第二半導体領域１ＰＢの外側の半導体基板１Ｎ上に、絶縁層Ｌ１を介して配置されている。第一半導体領域１ＰＡは、第二半導体領域１ＰＢを介して電極Ｅ１に電気的に接続されている。
　アバランシェフォトダイオードＡＰＤは、図４にも示されるように、半導体基板１Ｎの主面１Ｎｂ側にそれぞれ配置された、半導体基板１Ｎに電気的に接続された電極（図示省略）と、電極Ｅ５と、当該電極Ｅ５に接続された電極Ｅ７と、を有している。電極Ｅ５は、主面１Ｎｂ側から見て、第二半導体領域１ＰＢの外側の半導体基板１Ｎ上に、絶縁層Ｌ２を介して配置されている。電極Ｅ７は、主面１Ｎｂ側から見て、第二半導体領域１ＰＢと重複する半導体基板１Ｎ上に、絶縁層Ｌ２を介して配置されている。電極Ｅ７は、主面１Ｎｂにおける第二半導体領域１ＰＢに対応する領域上に配置されている。図４では、構造の明確化のため、図２に示したパッシベーション膜ＰＦの記載を省略している。
　フォトダイオードアレイＰＤＡは、個々のアバランシェフォトダイオードＡＰＤ毎に、クエンチング抵抗Ｒ１を有している。各クエンチング抵抗Ｒ１は、第二半導体領域１ＰＢの外側の半導体基板１Ｎ上に、絶縁層Ｌ１を介して配置されている。クエンチング抵抗Ｒ１は、半導体基板１Ｎの主面１Ｎａ側に配置されている。クエンチング抵抗Ｒ１は、その一方端が電極Ｅ１に接続され、その他方端が電極Ｅ３に接続されている。
　フォトダイオードアレイＰＤＡは、複数の貫通電極ＴＥを含んでいる。貫通電極ＴＥは、個々のアバランシェフォトダイオードＡＰＤ毎に設けられている。貫通電極ＴＥは、半導体基板１Ｎを、主面１Ｎａ側から主面１Ｎｂ側まで貫通して形成されている。貫通電極ＴＥは、半導体基板１Ｎを貫通する貫通孔ＴＨ内に配置されている。絶縁層Ｌ２は、貫通孔ＴＨ内にも形成されている。したがって、貫通電極ＴＥは、絶縁層Ｌ２を介して、貫通孔ＴＨ内に配置される。
　貫通電極ＴＥは、その一方端が電極Ｅ３に接続され、その他方端が電極Ｅ５に接続されている。クエンチング抵抗Ｒ１は、電極Ｅ３、貫通電極ＴＥ、及び電極Ｅ５を介して、電極Ｅ７に電気的に接続されている。
　貫通電極ＴＥは、平面視で、アバランシェフォトダイオードＡＰＤ間の領域に配置されている。本実施形態では、アバランシェフォトダイオードＡＰＤは、第一方向にＭ行、第一方向に直交する第二方向にＮ列（Ｍ，Ｎは自然数）に２次元配列されている。貫通電極ＴＥは、４つのアバランシェフォトダイオードＡＰＤに囲まれる領域に形成されている。貫通電極ＴＥは、アバランシェフォトダイオードＡＰＤ毎に設けられているため、第一方向にＭ行、第二方向にＮ列に２次元配列される。
　クエンチング抵抗Ｒ１は、クエンチング抵抗Ｒ１が接続される電極Ｅ１よりも抵抗率が高い。クエンチング抵抗Ｒ１は、たとえばポリシリコンからなる。クエンチング抵抗Ｒ１の形成方法としては、ＣＶＤ（Chemical　Vapor　Deposition）法を用いることができる。
　電極Ｅ１，Ｅ３，Ｅ５，Ｅ７及び貫通電極ＴＥはアルミニウムなどの金属からなる。半導体基板がＳｉからなる場合には、電極材料としては、アルミニウムの他に、ＡｕＧｅ／Ｎｉなどもよく用いられる。プロセス設計にも因るが、電極Ｅ５、電極Ｅ７、及び貫通電極ＴＥは一体に形成することができる。電極Ｅ１，Ｅ３，Ｅ５，Ｅ７及び貫通電極ＴＥの形成方法としては、スパッタ法を用いることができる。
　Ｓｉを用いた場合におけるＰ型不純物としてはＢなどの３族元素が用いられ、同じくＮ型不純物としては、Ｎ、Ｐ、又はＡｓなどの５族元素が用いられる。半導体の導電型であるＮ型とＰ型は、互いに置換して素子を構成しても、当該素子を機能させることができる。これらの不純物の添加方法としては、拡散法又はイオン注入法を用いることができる。
　絶縁層Ｌ１，Ｌ２の材料としては、ＳｉＯ２又はＳｉＮを用いることができる。絶縁層Ｌ１，Ｌ２の形成方法としては、絶縁層Ｌ１，Ｌ２がＳｉＯ２からなる場合には、熱酸化法又はスパッタ法を用いることができる。
　上述の構造の場合、Ｎ型の半導体基板１ＮとＰ型の第一半導体領域１ＰＡとの間に、ＰＮ接合が構成されることで、アバランシェフォトダイオードＡＰＤが形成されている。半導体基板１Ｎは、基板１Ｎの裏面に形成された電極（図示省略）に電気的に接続され、第一半導体領域１ＰＡは、第二半導体領域１ＰＢを介して、電極Ｅ１に接続されている。クエンチング抵抗Ｒ１はアバランシェフォトダイオードＡＰＤに対して直列に接続されている（図５参照）。
　フォトダイオードアレイＰＤＡにおいては、個々のアバランシェフォトダイオードＡＰＤをガイガーモードで動作させる。ガイガーモードでは、アバランシェフォトダイオードＡＰＤのブレークダウン電圧よりも大きな逆方向電圧（逆バイアス電圧）を、アバランシェフォトダイオードＡＰＤのアノードとカソードとの間に印加する。アノードには（－）電位Ｖ１を、カソードには（＋）電位Ｖ２を印加する。これらの電位の極性は相対的なものであり、一方の電位をグランド電位とすることも可能である。
　アノードはＰ型の第一半導体領域１ＰＡであり、カソードはＮ型の半導体基板１Ｎである。アバランシェフォトダイオードＡＰＤに光（フォトン）が入射すると、基板内部で光電変換が行われて光電子が発生する。第一半導体領域１ＰＡのＰＮ接合界面の近傍領域において、アバランシェ増倍が行われ、増幅された電子群は半導体基板１Ｎの裏面に形成された電極に向けて流れる。すなわち、半導体光検出素子１０（フォトダイオードアレイＰＤＡ）のいずれかの画素（アバランシェフォトダイオードＡＰＤ）に光（フォトン）が入射すると、増倍されて、信号として電極Ｅ７から取り出される。
　搭載基板２０は、図２及び図１３に示されているように、互いに対向する主面２０ａと主面２０ｂとを有している。搭載基板２０は、平面視で矩形形状を呈している。主面２０ａは、半導体基板１Ｎの主面１Ｎｂと対向している。搭載基板２０は、主面２０ａ側に配置された複数の電極Ｅ９を含んでいる。電極Ｅ９は、図２に示されるように、貫通電極ＴＥに対応して配置されている。具体的には、電極Ｅ９は、主面２０ａにおける、電極Ｅ７に対向する各領域上に配置されている。
　半導体基板１Ｎの側面１Ｎｃと搭載基板２０の側面２０ｃとは、図１及び図２に示されているように、面一とされている。平面視で、半導体基板１Ｎの外縁と、搭載基板２０の外縁とは、一致している。
　電極Ｅ７と電極Ｅ９とは、バンプ電極ＢＥにより接続されている。これにより、貫通電極ＴＥは、電極Ｅ５、電極Ｅ７、及びバンプ電極ＢＥを介して、電極Ｅ９に電気的に接続されている。そして、クエンチング抵抗Ｒ１は、電極Ｅ３、貫通電極ＴＥ、電極Ｅ５、電極Ｅ７、及びバンプ電極ＢＥを介して、電極Ｅ９に電気的に接続されている。電極Ｅ９も、電極Ｅ１，Ｅ３，Ｅ５，Ｅ７及び貫通電極ＴＥと同じくアルミニウムなどの金属からなる。電極材料としては、アルミニウムの他に、ＡｕＧｅ／Ｎｉなどを用いてもよい。バンプ電極ＢＥは、たとえば、はんだからなる。
　搭載基板２０は、図５にも示されるように、信号処理部ＳＰを含んでいる。搭載基板２０は、ＡＳＩＣ（Application　Specific　Integrated　Circuit）を構成している。各電極Ｅ９は、搭載基板２０内に形成された配線（図示省略）を介して信号処理部ＳＰと電気的に接続されている。信号処理部ＳＰには、各アバランシェフォトダイオードＡＰＤ（半導体光検出素子１０）からの出力信号が入力され、信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号を処理する。信号処理部ＳＰは、各アバランシェフォトダイオードＡＰＤからの出力信号をデジタルパルスに変換するＣＭＯＳ回路を含んでいる。搭載基板２０は、各画素（アバランシェフォトダイオードＡＰＤ）に対応して、時間情報を記録する回路が含まれるように構成されている。時間情報を記録する回路としては、時間デジタル変換器（ＴＤＣ：Time　to　Digital　Convertor)、又は、時間電圧変換器（ＴＡＣ：Ｔｉｍｅ　to　Amplitude　Convertor)などが用いられる。これにより、搭載基板２０内での配線距離の差は、時間分解能に影響を与えない。
　半導体基板１Ｎの主面１Ｎｂ側及び搭載基板２０の主面２０ａ側には、バンプ電極ＢＥに対応する位置に開口が形成されたパッシベーション膜ＰＦが配置されている。パッシベーション膜ＰＦは、たとえばＳｉＮからなる。パッシベーション膜ＰＦの形成方法としては、ＣＶＤ法を用いることができる。
　ガラス基板３０は、互いに対向する主面３０ａと主面３０ｂとを有している。ガラス基板３０は、平面視で矩形形状を呈している。主面３０ａは、半導体基板１Ｎの主面１Ｎｂと対向している。主面３０ｂは、平坦である。本実施形態では、主面３０ａも平坦である。ガラス基板３０と半導体光検出素子１０とは、光学接着剤ＯＡにより光学的に接続されている。ガラス基板３０は、半導体光検出素子１０上に直接形成されていてもよい。
　図示を省略するが、ガラス基板３０の主面３０ｂには光学接着剤によりシンチレータが光学的に接続される。シンチレータからのシンチレーション光は、ガラス基板３０を通り、半導体光検出素子１０に入射する。
　半導体基板１Ｎの側面１Ｎｃとガラス基板３０の側面３０ｃとは、図１にも示されているように、面一とされている。平面視で、半導体基板１Ｎの外縁と、ガラス基板３０の外縁とは、一致している。
　次に、図７～図１３を参照して、上述した光検出装置１の製造過程を説明する。図７～図１３は、本実施形態に係る光検出装置の製造過程を説明するための図である。
　まず、フォトダイオードアレイＰＤＡに対応する部分（第一半導体領域１ＰＡ、第二半導体領域１ＰＢ、絶縁層Ｌ１、クエンチング抵抗Ｒ１、電極Ｅ１、及び電極Ｅ３）が形成された半導体基板１Ｎを用意する（図７参照）。半導体基板１Ｎは、フォトダイオードアレイＰＤＡに対応する部分が複数形成された半導体ウエハの態様で用意される。
　次に、用意した半導体基板１Ｎに光学接着剤ＯＡを介してガラス基板３０を接着する（図８参照）。これにより、ガラス基板３０と半導体光検出素子１０とが光学的に接続される。ガラス基板３０も、半導体基板１Ｎと同様に、複数のガラス基板３０を含むガラス基板母材の態様で用意される。
　次に、半導体基板１Ｎを主面１Ｎｂ側から薄化する（図９参照）。半導体基板１Ｎの薄化方法は、機械研磨法又は化学研磨法を用いることができる。
　次に、半導体基板１Ｎに貫通電極ＴＥを配置するための貫通孔ＴＨを形成する（図１０参照）。貫通孔ＴＨの形成方法は、ドライエッチング法とウエットエッチング法とを適宜選択して適用できる。
　次に、貫通孔ＴＨが形成された半導体基板１Ｎに、フォトダイオードアレイＰＤＡに対応する部分（貫通電極ＴＥ、電極Ｅ５、及び電極Ｅ７）を形成する（図１１参照）。
　次に、半導体基板１Ｎの主面１Ｎｂ側に、バンプ電極ＢＥに対応する位置に開口が形成されたパッシベーション膜ＰＦを形成し、その後、バンプ電極ＢＥを形成する（図１２参照）。これにより、半導体光検出素子１０とガラス基板３０とが対向配置された構成が得られる。バンプ電極ＢＥの形成に先立って、電極Ｅ７におけるパッシベーション膜ＰＦから露出する領域に、ＵＢＭ（Under　Bump　Metal）を形成する。ＵＢＭは、バンプ電極ＢＥと電気的及び物理的に接続が優れた材料からなる。ＵＢＭの形成方法は、無電解めっき法を用いることができる。バンプ電極ＢＥの形成方法は、ハンダボールを搭載する手法又は印刷法を用いることができる。
　次に、ガラス基板３０が配置された半導体光検出素子１０と、別途用意した搭載基板２０とバンプ接続する（図１３参照）。これにより、ガラス基板３０が対向配置された半導体光検出素子１０と、搭載基板２０と、が対向配置された構成が得られる。搭載基板２０には、主面２０ａ側に、電極Ｅ９に対応する位置にバンプ電極ＢＥが形成されている。搭載基板２０も、複数の搭載基板２０が形成された半導体ウエハの態様で用意される。
　次に、ガラス基板３０（ガラス基板母材）、半導体光検出素子１０（半導体ウエハ）、及び搭載基板２０（半導体ウエハ）からなる積層体をダイシングにより切断する。これにより、半導体基板１Ｎの側面１Ｎｃと搭載基板２０の側面２０ｃとガラス基板３０の側面３０ｃとが面一とされる。これらの過程により、個々の光検出装置１が得られる。
　以上のように、本実施形態では、半導体光検出素子１０（フォトダイオードアレイＰＤＡ）の半導体基板１Ｎに、クエンチング抵抗Ｒ１と電気的に接続され且つ主面１Ｎａ側から主面１Ｎｂ側まで半導体基板１Ｎを貫通した複数の貫通電極ＴＥが形成されている。半導体光検出素子１０の貫通電極ＴＥと、搭載基板２０の電極Ｅ９と、がバンプ電極ＢＥを介して電気的に接続されている。これにより、各画素（アバランシェフォトダイオードＡＰＤ）から配線距離を極めて短くできると共に、その値をばらつきなく揃えることができる。したがって、各画素からの配線が有する抵抗及び容量の影響が著しく抑制され、時間分解能がより一層向上する。
　本実施形態では、半導体光検出素子１０に対向配置されたガラス基板３０により、半導体基板１Ｎの機械的強度を高めることができる。特に、半導体基板１Ｎが薄化されている場合に、極めて有効である。
　半導体基板１Ｎの側面１Ｎｃとガラス基板３０の側面３０ｃとは、面一とされている。このため、デッドスペースを低減できる。半導体基板１Ｎの側面１Ｎｃと搭載基板２０の側面２０ｃとも、面一とされている。このため、デッドスペースをより一層低減できる。
　ガラス基板３０は、主面３０ｂが平坦である。これにより、ガラス基板３０へのシンチレータの設置を極めて容易に行うことができる。
　本実施形態では、貫通電極ＴＥが、各アバランシェフォトダイオードＡＰＤ間の領域に位置している。これにより、各画素での開口率の低下を防ぐことができる。
　半導体光検出素子１０は、対応する貫通電極ＴＥに電気的に接続されると共に、半導体基板１Ｎの主面１Ｎｂ側に配置された電極Ｅ７を含み、電極Ｅ７と電極Ｅ９とがバンプ電極ＢＥを介して接続されている。これにより、電極Ｅ７と電極Ｅ９とのバンプ電極ＢＥによる接続を確実に行うことができる。
　各アバランシェフォトダイオードＡＰＤは、半導体基板１Ｎと、第一半導体領域１ＰＡと、第二半導体領域１ＰＢと、第二半導体領域１ＰＢとクエンチング抵抗Ｒ１とを電気的に接続する電極Ｅ１と、を有し、電極Ｅ７は、主面１Ｎｂにおける第二半導体領域１ＰＢに対応する領域上に形成されている。これにより、電極Ｅ７のサイズを比較的大きく設定することが可能である。この結果、電極Ｅ７と電極Ｅ９とのバンプ電極ＢＥによる接続をより一層確実に行うことができると共に、当該接続の機械的強度を高めることができる。
　以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　一つの貫通電極ＴＥには、一つのクエンチング抵抗Ｒ１が電気的に接続されているが、これに限られない。図１４に示されるように、一つの貫通電極ＴＥに、複数のクエンチング抵抗（たとえば、４つのクエンチング抵抗）１Ｒが電気的に接続されていてもよい。この場合、画素間で貫通電極ＴＥの共通化が図られ、半導体基板１Ｎに形成される貫通電極ＴＥの数を低減できる。これにより、半導体基板１Ｎの機械的強度の低下を抑制することができる。一つの貫通電極ＴＥに、電気的に接続されるクエンチング抵抗の数は、「４」に限られることなく、「３」以下でもよく、また、「５」以上でもよい。
　一つの貫通電極ＴＥに複数のクエンチング抵抗Ｒ１が電気的に接続されている場合、各アバランシェフォトダイオードＡＰＤから対応するクエンチング抵抗Ｒ１を介した貫通電極ＴＥまでの配線距離が同等であることが好ましい。この場合、画素間で貫通電極ＴＥの共通化が図られた構成においても、時間分解能が低下するのを防ぐことができる。
　第一及び第二半導体領域１ＰＢ，１ＰＢの形状は、上述した形状に限られることなく、他の形状（たとえば、円形状など）であってもよい。アバランシェフォトダイオードＡＰＤ（第二半導体領域１ＰＢ）の数（行数及び列数）や配列は、上述したものに限られない。
　本発明は、微弱光を検出する光検出装置に利用することができる。
　１…光検出装置、１Ｎ…半導体基板、１Ｎａ，１Ｎｂ…主面、１Ｎｃ…側面、１ＰＡ…第一半導体領域、１ＰＢ…第二半導体領域、１０…半導体光検出素子、２０…搭載基板、２０ａ，２０ｂ…主面、２０ｃ…側面、３０…ガラス基板、３０ａ，３０ｂ…主面、３０ｃ…側面、ＡＰＤ…アバランシェフォトダイオード、ＢＥ…バンプ電極、Ｅ１，Ｅ３，Ｅ５，Ｅ７，Ｅ９…電極、ＰＤＡ…フォトダイオードアレイ、Ｒ１…クエンチング抵抗、ＳＰ…信号処理部、ＴＥ…貫通電極。

Claims (7)

  1. 　光検出装置であって、
    　互いに対向する第一及び第二主面を含む半導体基板を有する半導体光検出素子と、
    　前記半導体光検出素子に対向配置されると共に、前記半導体基板の前記第二主面と対向する第三主面を有する搭載基板と、
    　前記半導体光検出素子に対向配置されたと共に、前記半導体基板の前記第一主面と対向する第四主面を有するガラス基板と、を備え、
    　前記半導体光検出素子は、ガイガーモードで動作すると共に前記半導体基板内に形成された複数のアバランシェフォトダイオードと、それぞれの前記アバランシェフォトダイオードに対して直列に接続されると共に前記半導体基板の前記第一主面側に配置されたクエンチング抵抗と、前記クエンチング抵抗と電気的に接続され且つ前記第一主面側から前記第二主面側まで前記半導体基板を貫通して形成された複数の貫通電極と、を含み、
    　前記搭載基板は、前記貫通電極毎に対応して前記第三主面側に配置された複数の第一電極と、前記複数の第一電極と電気的に接続され且つ各前記アバランシェフォトダイオードからの出力信号を処理する信号処理部と、を含んでおり、
    　前記貫通電極と前記第一電極とがバンプ電極を介して電気的に接続され、
    　前記半導体基板の側面と前記ガラス基板の側面とは面一とされている。
  2. 　請求項１に記載の光検出装置であって、
    　　前記ガラス基板の前記第四主面に対向する主面が平坦である。
  3. 　請求項１又は２に記載の光検出装置であって、
    　前記貫通電極が、各前記アバランシェフォトダイオード間の領域に位置している。
  4. 　請求項１～３のいずれか一項に記載の光検出装置であって、
    　前記半導体光検出素子は、対応する前記貫通電極に電気的に接続されると共に、前記半導体基板の前記第二主面側に配置された第二電極を、更に含み、
    　前記第一電極と前記第二電極とが前記バンプ電極を介して接続されている。
  5. 　請求項４に記載の光検出装置であって、
    　各前記アバランシェフォトダイオードは、
    　　第一導電体の前記半導体基板と、
    　　前記半導体基板の前記第一主面側に形成された第二導電型の第一半導体領域と、
    　　前記第一半導体領域内に形成され且つ前記第一半導体領域よりも不純物濃度が高い第二導電型の第二半導体領域と、
    　　前記半導体基板の前記第一主面側に配置され且つ前記第二半導体領域と前記クエンチング抵抗とを電気的に接続する第三電極と、を有し、
    　前記第二電極は、前記第二主面における前記第二半導体領域に対応する領域上に形成されている。
  6. 　請求項１～５のいずれか一項に記載の光検出装置であって、
    　前記貫通電極には、複数の前記クエンチング抵抗が電気的に接続されている。
  7. 　請求項６に記載の光検出装置であって、
    　各前記アバランシェフォトダイオードから対応する前記クエンチング抵抗を介した前記貫通電極までの配線距離が同等である。
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