WO2013027502A1 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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大井　直樹
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住友電気工業株式会社
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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to a method having a step of implanting impurity ions.
  • silicon carbide semiconductor devices silicon carbide semiconductor devices
  • SiC silicon carbide
  • Patent Document 1 a SiO 2 ion implantation mask is formed on the surface of a SiC substrate. A film for adjusting the depth of ion implantation is formed after the mask is formed and before the ion implantation.
  • the method described in the above publication has a problem that a mask made of SiO 2 is easily peeled off from the SiC substrate.
  • a mask made of SiO 2 is easily peeled off from the SiC substrate.
  • peeling easily occurs, and thus the SiC substrate provided with the mask cannot be sufficiently heated.
  • This is a limitation in the method for manufacturing the silicon carbide semiconductor device.
  • the SiC substrate cannot be heated at the time of ion implantation, and in this case, crystal defects due to the ion implantation tend to occur in the SiC substrate.
  • the present invention has been made in view of the above problems, and its purpose is to implant impurity ions into a silicon carbide substrate through a film for adjusting the depth of ion implantation, and Another object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of suppressing the occurrence of peeling on a silicon carbide substrate.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes the following steps.
  • a silicon carbide substrate having a surface is prepared.
  • a coating film made of the first material is formed directly on the surface of the silicon carbide substrate.
  • a mask layer made of the second material is formed on the coating film. Compared to the second material, the first material has higher adhesion to silicon carbide.
  • a first opening is formed in the mask layer.
  • First impurity ions for imparting the first conductivity type are implanted into the silicon carbide substrate by an ion beam that passes through the first opening of the mask layer and passes through the coating film.
  • the ion beam that supplies the first impurity ions into the silicon carbide substrate passes through the coating film before reaching the silicon carbide substrate.
  • ions whose progress is prevented at a relatively shallow position are implanted into the coating film, and ions whose progression is inhibited at a relatively deep position are implanted into the silicon carbide substrate. Therefore, the shallow position in the implantation profile is not a position occupied by the silicon carbide substrate but a position occupied by the coating film. Therefore, the portion of the implantation profile excluding the shallow position can be used as the impurity concentration profile of the silicon carbide substrate.
  • the material directly formed on the silicon carbide substrate is not the second material that is the material of the mask layer, but the material of the coating film, and has a higher adhesion to silicon carbide than the second material. 1 material. Thereby, generation
  • the silicon carbide substrate may be heated in the step of implanting the first impurity ions.
  • the coating film formed on the silicon carbide substrate has high adhesion to silicon carbide, it is difficult to peel off even if the silicon carbide substrate is heated. Further, the heating of the silicon carbide substrate can suppress the generation of crystal defects that occur during ion implantation.
  • the step of implanting the first impurity ions may be performed under the condition that the implantation profile of the first impurity ions in the thickness direction is flat on the surface of the silicon carbide substrate. Good.
  • the concentration profile of the first impurity ions can be flattened from the surface of the silicon carbide substrate to the vicinity thereof.
  • an ion beam is formed on the coating film as compared with the first material.
  • a first blocking film made of a material having a high blocking power against the film may be formed.
  • the concentration profile of the first impurity ions of the silicon carbide substrate can be set to a portion obtained by removing a shallow position where the concentration sharply increases from the implantation profile of the ion implantation in a wider range.
  • the step of forming the first blocking film may be performed after the step of forming the first opening.
  • the step of forming the first blocking film may be performed before the step of forming the mask layer.
  • An etching stop layer made of a material different from the second material may be formed after the step of forming the first blocking film and before the step of forming the mask layer.
  • an etching stop layer can be used to stop the etching for forming the first opening in the mask layer.
  • the first opening having the first bottom surface and the first sidewall is formed in the mask layer.
  • a mask portion having a mask layer and a spacer layer may be formed by forming a spacer layer on the first bottom surface and the first sidewall.
  • Second impurity ions for imparting a second conductivity type different from the first conductivity type may be implanted into the silicon carbide substrate by an ion beam passing through the second opening.
  • the region into which the second impurity is implanted can be formed in a self-aligned manner with respect to the region into which the first impurity ions are implanted.
  • the second opening is formed on the second bottom surface of the second opening after the step of forming the second opening and before the step of implanting the second impurity ions.
  • a blocking film may be formed.
  • the concentration profile of the second impurity ions of the silicon carbide substrate can be set to a portion obtained by removing a shallow position where the concentration sharply increases from the implantation profile of the ion implantation in a wider range.
  • the second material may be silicon oxide.
  • the first material may be any of titanium, polysilicon, and silicon nitride.
  • impurity ions can be implanted into a silicon carbide substrate through a film for adjusting the depth of ion implantation, and on the silicon carbide substrate, Generation
  • production of peeling can be suppressed.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 9 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 10 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a fourteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 16 is a partial cross sectional view schematically showing a fifteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 16 is a partial cross sectional view schematically showing a sixteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 17 is a partial cross sectional view schematically showing a seventeenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1. It is a partial cross section figure which shows schematically the 18th process of the manufacturing method of the silicon carbide semiconductor device of FIG. It is a graph which shows an example of the injection
  • FIG. 10 is a partial cross sectional view schematically showing one step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 3 of the present invention.
  • FIG. 10 is a partial cross sectional view schematically showing one step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 4 of the present invention.
  • FIG. 10 is a partial cross sectional view schematically showing one step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 5 of the present invention.
  • FIG. 10 is a partial cross sectional view schematically showing one step of a method for manufacturing a silicon carbide semiconductor device in Embodiment 6 of the present invention.
  • MOSFET 100 As shown in FIG. 1, the silicon carbide semiconductor device of the present embodiment is MOSFET 100, specifically, a vertical DiMOSFET (Double Implanted MOSFET).
  • MOSFET 100 includes an epitaxial substrate 90, an oxide film 126, a source electrode 111, an upper source electrode 127, a gate electrode 110, and a drain electrode 112.
  • Epitaxial substrate 90 has single crystal substrate 80, buffer layer 121, breakdown voltage holding layer 122, p region 123, n + region 124, and p + region 125.
  • the planar shape of MOSFET 100 (the shape viewed from above in FIG. 1) is, for example, a rectangle or a square having sides with a length of 2 mm or more.
  • Single crystal substrate 80 and buffer layer 121 have n-type conductivity.
  • Single crystal substrate 80 is preferably made of silicon carbide.
  • the concentration of the n-type conductive impurity in the buffer layer 121 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the buffer layer 121 has a thickness of 0.5 ⁇ m, for example.
  • the breakdown voltage holding layer 122 is formed on the buffer layer 121 and is made of silicon carbide having an n-type conductivity.
  • the thickness of the breakdown voltage holding layer 122 is 10 ⁇ m, and the concentration of the n-type conductive impurity is 5 ⁇ 10 15 cm ⁇ 3 .
  • p regions 123 On the surface SO of the epitaxial substrate 90, a plurality of p regions 123 having a p-type conductivity are formed at intervals.
  • An n + region 124 is formed on the surface SO so as to be located inside each p region 123.
  • the p + region 125 is formed so as to penetrate the n + region 124 from the surface SO to the p region 123.
  • p region 123 On surface SO, p region 123 has a channel region sandwiched between n + region 124 and breakdown voltage holding layer 122 and covered with gate electrode 110 through oxide film 126.
  • the channel region has a channel length CL.
  • An oxide film 126 is formed on breakdown voltage holding layer 122 exposed from between a plurality of p regions 123 on surface SO. Specifically, the oxide film 126 includes the breakdown voltage holding layer 122 exposed between the p region 123 and the two p regions 123 from the top of the n + region 124 in the one p region 123, the other p region 123, and the other one. The p region 123 extends to the n + region 124.
  • a gate electrode 110 is formed on the oxide film 126. Therefore, a portion of the oxide film 126 where the gate electrode 110 is formed has a function as a gate insulating film.
  • a source electrode 111 is formed on the n + region 124 and the p + region 125.
  • An upper source electrode 127 is formed on the source electrode 111.
  • an epitaxial substrate 90 (silicon carbide substrate) having a surface SO is prepared.
  • buffer layer 121 is formed on the main surface of single crystal substrate 80, and breakdown voltage holding layer 122 is formed on buffer layer 121.
  • Buffer layer 121 is made of silicon carbide whose conductivity type is n-type, and has a thickness of, for example, 0.5 ⁇ m.
  • the concentration of the conductive impurity in the buffer layer 121 is set to 5 ⁇ 10 17 cm ⁇ 3 , for example.
  • the thickness of the breakdown voltage holding layer 122 is, for example, 10 ⁇ m.
  • the concentration of the n-type conductive impurity in the breakdown voltage holding layer 122 is set to 5 ⁇ 10 15 cm ⁇ 3 , for example.
  • the coating film 50 is formed directly on the surface SO of the epitaxial substrate 90.
  • a material having high adhesion to silicon carbide is selected as compared with a material (second material) of a mask layer 31 (FIG. 4) described later.
  • the degree of adhesion between a certain material and silicon carbide can be determined, for example, by forming a film made of this material on a silicon carbide substrate and the degree of adhesion between this film and the silicon carbide substrate. This adhesion test is preferably performed after heat-treating the silicon carbide substrate on which this film is formed.
  • the temperature of the heat treatment is preferably determined corresponding to the maximum temperature at which the epitaxial substrate 90 provided with the mask layer 31 and the coating film 50 is placed.
  • the film is formed at 500 ° C. which is the heating temperature at the time of ion implantation. Judgment of adherability is made depending on whether or not it is peeled off.
  • the material (first material) of the coating film 50 is titanium, polysilicon, or silicon nitride. These materials have higher adhesion to silicon carbide than silicon oxide.
  • the thickness is, for example, 80 to 300 nm.
  • a sputtering method can be used as the formation method.
  • the material of the coating film 50 is preferably non-metallic, and for example, polysilicon or silicon nitride can be used.
  • a mask layer 31 is formed on the coating film 50.
  • the material (second material) of the mask layer 31 is silicon oxide.
  • a method for forming the mask layer 31 is, for example, a p-CVD (plasma-chemical vapor deposition) method.
  • the thickness of the mask layer 31 is, for example, 0.1 to 2.5 ⁇ m.
  • a photoresist pattern 40 is formed on the mask layer 31. This formation can be performed by photolithography.
  • the mask layer 31 is patterned by anisotropic etching E1 using the photoresist pattern 40 as a mask.
  • the anisotropic etching can be performed by, for example, RIE (Reactive Ion Etching) using a process gas mainly containing CHF 3 and CF 4 . Thereafter, the remaining photoresist pattern 40 is removed.
  • the etching forms an opening P1 (first opening) having a side wall S1 (first side wall) and a bottom surface (first bottom surface) surrounded by the side wall S1 (first side wall).
  • a first p-type (first conductivity type) is imparted to the epitaxial substrate 90 by an ion beam J1 that passes through the opening P1 of the mask layer 31 and passes through the coating film 50.
  • Impurity ions are implanted.
  • the first impurity ions are, for example, aluminum (Al) ions or boron (B) ions.
  • ap region 123 having p-type is formed in the epitaxial substrate 90 from the surface SO to a predetermined depth.
  • This ion implantation may be performed by so-called multistage implantation. That is, a plurality of ion implantations with different implantation energies may be performed.
  • FIG. 20 shows an example of multistage injection.
  • an injection profile PF is formed by four injections (each injection shown by a broken line in the figure) having different injection energies.
  • an abrupt increase in impurity concentration is observed, and the coating film 50 occupies this position.
  • a flat region FL of the implantation profile PF is formed as a result of the multistage implantation.
  • the concentration profile is “flat” can be defined as a variation in impurity concentration within ⁇ 50% within a range of 0.05 ⁇ m or more in the depth direction.
  • the impurity implantation in this example has a process condition such that a flat concentration profile is formed from the surface SO of the epitaxial substrate 90. In other words, ion implantation is performed under the condition that the implantation profile PF is flat on the surface SO.
  • the epitaxial substrate is heated when ion implantation is performed.
  • the heating temperature is preferably 400 ° C. or higher.
  • the heating temperature is preferably 600 ° C. or lower. Specifically, the heating temperature is about 500 ° C.
  • the spacer layer 32 is then formed on the side wall S1 and the bottom surface of the opening P1 by film formation on the coating film 50 provided with the mask layer 31.
  • the mask portion 30 having the mask layer 31 and the spacer layer 32 is formed.
  • the spacer layer 32 covers the sidewall S1 and the coating film 50 in the opening P1.
  • the spacer layer 32 is made from silicon oxide.
  • the epitaxial substrate 90 is heated when the spacer layer 32 is formed. The heating temperature is about 300 to 400 ° C., for example.
  • the spacer layer 32 in the opening P1 is etched by anisotropic etching E2.
  • anisotropic etching E2 can be performed by the same method as the anisotropic etching E1 (FIG. 6).
  • an opening P ⁇ b> 2 (second opening) having a side wall S ⁇ b> 2 (second side wall) and a bottom surface (second bottom surface) surrounded by the side wall S ⁇ b> 2 (second side wall) is formed in the mask portion 30 by the above process.
  • the second impurity ions for imparting n-type are implanted into the epitaxial substrate 90 by the ion beam J2 passing through the opening P2. Is done.
  • the second impurity ion is, for example, phosphorus (P) ion.
  • n + region 124 is formed in epitaxial substrate 90 from surface SO to a predetermined depth.
  • epitaxial substrate 90 is heated as in the case of ion implantation with ion beam J1 (FIG. 8).
  • the mask portion 30 and the coating film 50 are removed. This removal can be performed, for example, by wet etching.
  • a coating film 50a is formed on the surface SO.
  • the coating film 50a can be formed in the same manner as the coating film 50 described above.
  • a mask layer 31a is formed on the coating film 50a.
  • the mask layer 31a can be formed in the same manner as the mask layer 31 described above.
  • an opening is formed in the mask layer 31a.
  • third impurity ions for imparting p-type (first conductivity type) are implanted into the epitaxial substrate 90.
  • the third impurity ions are, for example, aluminum (Al) ions.
  • epitaxial substrate 90 is heated as in the case of ion implantation with ion beam J1 (FIG. 8).
  • ap + region 125 is formed in epitaxial substrate 90 by the above ion implantation.
  • the mask layer 31a and the coating film 50a are removed.
  • An activation annealing process is also performed.
  • annealing is performed in an argon atmosphere at a heating temperature of 1700 ° C. for 30 minutes.
  • oxide film 126 having a function as a gate insulating film is formed on the epitaxial substrate 90. Specifically, oxide film 126 is formed to cover breakdown voltage holding layer 122, p region 123, and n + region 124. This formation may be performed by dry oxidation (thermal oxidation). The dry oxidation conditions are, for example, a heating temperature of 1200 ° C. and a heating time of 30 minutes.
  • a nitridation annealing process is performed. Specifically, an annealing process is performed in a nitrogen monoxide (NO) atmosphere. For example, the heating temperature is 1100 ° C. and the heating time is 120 minutes. As a result, nitrogen atoms are introduced in the vicinity of the interface between oxide film 126 and each of breakdown voltage holding layer 122, p region 123, and n + region 124. Note that an annealing process using an argon (Ar) gas that is an inert gas may be performed after the annealing process using nitrogen monoxide. The conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • argon (Ar) gas Ar
  • the conditions for this treatment are, for example, a heating temperature of 1100 ° C. and a heating time of 60 minutes.
  • the source electrode 111 is formed as follows. A resist film having a pattern is formed on oxide film 126 using a photolithography method. Using this resist film as a mask, portions of oxide film 126 located on n + region 124 and p + region 125 are removed by etching. As a result, an opening is formed in the oxide film 126. Next, a conductor film is formed so as to be in contact with n + region 124 and p + region 125 in this opening. Next, by removing the resist film, the portion of the conductor film located on the resist film is removed (lifted off).
  • the conductor film may be a metal film, and is made of nickel (Ni), for example. As a result of this lift-off, the source electrode 111 is formed.
  • the heat processing for alloying is performed here.
  • heat treatment is performed for 2 minutes at a heating temperature of 950 ° C. in an atmosphere of argon (Ar) gas that is an inert gas.
  • the upper source electrode 127 is formed on the source electrode 111.
  • a gate electrode 110 is formed on the oxide film 126.
  • drain electrode 112 is formed on the back surface (lower surface in the drawing) of single crystal substrate 80.
  • MOSFET 100 (FIG. 1) is obtained.
  • the ion beam J ⁇ b> 1 (FIG. 8) passes through the coating film 50 before reaching the epitaxial substrate 90. That is, the object of ion implantation includes the coating film 50 and the epitaxial substrate 90, and ions whose progress is blocked at a relatively shallow position are implanted into the coating film 50, and their progress is blocked at a relatively deep position. Ions are implanted into the epitaxial substrate 90. Therefore, the shallow position in the implantation profile PF (FIG. 20) formed in the ion implantation target is not the position occupied by the epitaxial substrate 90 but the position occupied by the coating film 50. Thereby, the portion of the implantation profile excluding the shallow position can be used as the impurity concentration profile of the epitaxial substrate 90.
  • the material directly formed on the epitaxial substrate 90 can be the material of the coating film 50 instead of the material of the mask layer 31.
  • the material of the coating film 50 can be a material having higher adhesion with silicon carbide than the material of the mask layer 31. Thereby, generation
  • epitaxial substrate 90 as a silicon carbide substrate is heated. Since coating film 50 formed on epitaxial substrate 90 has high adhesion to silicon carbide, it is difficult to peel off even when epitaxial substrate 90 made of silicon carbide is heated. Therefore, generation
  • the heating of the epitaxial substrate 90 can suppress the generation of crystal defects that occur during ion implantation.
  • ion implantation by the ion beam J1 is performed under the condition that the implantation profile PF (FIG. 20) becomes a flat region FL from the surface SO of the epitaxial substrate 90 to the vicinity thereof. Thereby, the concentration profile from the surface SO of the epitaxial substrate 90 to the vicinity thereof can be flattened.
  • the coating film 50 made of a material different from the mask layer 31 can be used as an etching stopper.
  • a mask layer 30 for ion implantation with the ion beam J2 is formed by forming the spacer layer 32 on the sidewall S1 of the opening P1. Is done. Thereby, a region formed by ion implantation using the ion beam J2 can be formed in a self-aligned manner with respect to a region formed by the ion beam J1.
  • the coating film 50 formed on the epitaxial substrate 90 has high adhesion to silicon carbide and thus is difficult to peel off. . Therefore, generation
  • the blocking film 61a (first blocking film) made of a material having a high blocking power against the ion beam is formed.
  • the blocking film 61a is formed after the opening P1 is formed.
  • the material of the blocking film 61a may be the same as the material of the mask layer 31, for example, silicon oxide.
  • the ion beam J1 (FIG. 21) reaches the epitaxial substrate 90 after passing through not only the coating film 50 but also the blocking film 61a.
  • a shallow position (position close to the origin of the horizontal axis) in the implantation profile PF (FIG. 20) is occupied by a portion other than the epitaxial substrate 90 in a wider range. Therefore, the concentration profile formed from the surface SO of the epitaxial substrate 90 to the vicinity thereof can be a portion obtained by removing a shallow portion of the implantation profile PF in a wider range. More specifically, the concentration profile formed from the surface of the epitaxial substrate 90 to the vicinity thereof can be made even flatter.
  • the blocking film 61a is formed after the opening P1 is formed. Accordingly, the blocking film 61a is not partially removed along with the processing for forming the opening P1. Therefore, the thickness of the blocking film 61a at the time of ion implantation can be stabilized.
  • the blocking film 61b (first blocking film) is formed before the mask layer 31 is formed.
  • the ion beam J1 (FIG. 22) reaches the epitaxial substrate 90 after passing through not only the coating film 50 but also the blocking film 61b.
  • a shallow position (position close to the origin of the horizontal axis) in the implantation profile PF (FIG. 20) is occupied by a portion other than the epitaxial substrate 90 in a wider range. Therefore, the concentration profile formed from the surface SO of the epitaxial substrate 90 to the vicinity thereof can be a portion obtained by removing a shallow portion of the implantation profile PF in a wider range. More specifically, the concentration profile formed from the surface of the epitaxial substrate 90 to the vicinity thereof can be made even flatter.
  • the etching for patterning the mask layer 31 is stopped halfway in the thickness direction, so that the blocking film 61c (first film) is formed on the bottom surface of the opening P1. A blocking film) is formed.
  • the ion beam J1 (FIG. 23) reaches the epitaxial substrate 90 after passing through not only the coating film 50 but also the blocking film 61c.
  • a shallow position (position close to the origin of the horizontal axis) in the implantation profile PF (FIG. 20) is occupied by a portion other than the epitaxial substrate 90 in a wider range. Therefore, the concentration profile formed from the surface SO of the epitaxial substrate 90 to the vicinity thereof can be a portion obtained by removing a shallow portion of the implantation profile PF in a wider range. More specifically, the concentration profile formed from the surface of the epitaxial substrate 90 to the vicinity thereof can be made even flatter.
  • an etching stop layer 70 made of a material different from the material of the mask layer 31 is formed. It is formed.
  • the etching stop layer 70 can be used to stop the etching for forming the opening P1 in the mask layer 31.
  • the mask layer 31 can be accurately patterned by using the etching stop layer 70 when etching the mask layer 31. Therefore, the material of the blocking film 61b may be the same as the material of the mask layer 31.
  • the blocking film 62 (second blocking film) is formed on the bottom surface of the opening P2. Film) is formed. Specifically, the blocking film 62 can be formed by depositing silicon oxide after the opening P2 is formed.
  • the ion beam J2 (FIG. 25) reaches the epitaxial substrate 90 after passing through not only the coating film 50 but also the blocking film 62.
  • a shallow position in the implantation profile is occupied by a portion other than the epitaxial substrate 90 in a wider range. Therefore, the concentration profile formed from the surface SO of the epitaxial substrate 90 to the vicinity thereof can be a portion obtained by removing a shallow portion of the implantation profile in a wider range. More specifically, the concentration profile formed from the surface of the epitaxial substrate 90 to the vicinity thereof can be made even flatter.
  • the blocking film 62 is formed after the opening P2 is formed. In other words, when the opening P2 is formed, the blocking film 62 is not yet formed. Therefore, the presence of the blocking film 62 does not become a problem when the opening P2 is formed.
  • the concentration profile formed from the surface SO of the epitaxial substrate 90 is limited to a flat one.
  • the profile may be a desired profile according to the design of the semiconductor device.
  • epitaxial substrate 90 is used as the silicon carbide substrate, but a silicon carbide single crystal substrate may be used instead.

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Abstract

　表面（ＳＯ）を有する炭化珪素基板（９０）が準備される。炭化珪素基板（９０）の表面（ＳＯ）上に直接、第１の材料から作られた被覆膜（５０）が形成される。被覆膜（５０）上に、第２の材料から作られたマスク層（３１）が形成される。第２の材料に比して第１の材料は炭化珪素との密着性が高い。マスク層（３１）に第１の開口部（Ｐ１）が形成される。マスク層（３１）の第１の開口部（Ｐ１）を通りかつ被覆膜（５０）を透過するイオンビーム（Ｊ１）により、炭化珪素基板（９０）中に第１の導電型を付与するための第１の不純物イオンが注入される。

Description

炭化珪素半導体装置の製造方法
　本発明は炭化珪素半導体装置の製造方法に関し、特に、不純物イオンを注入する工程を有するものに関する。
　近年、炭化珪素（ＳｉＣ）基板を用いた半導体装置（炭化珪素半導体装置）の開発が進められている。その製造方法において、炭化珪素基板に不純物領域を選択的に形成する必要がある。このため、炭化珪素基板中へのイオン注入を行う際に、イオンが注入される領域を制限するためのマスクが形成される。また注入の深さを調整するための膜が炭化珪素基板上に形成されることがある。
　たとえば特開２００９－１７７１０２号公報（特許文献１）によれば、ＳｉＯ2のイオン注入マスクがＳｉＣ基板の表面に形成される。またマスクの形成後かつイオン注入前に、イオン注入の深さを調整するための膜が形成される。
特開２００９－１７７１０２号公報
　上記公報に記載の方法では、ＳｉＯ2から作られたマスクがＳｉＣ基板から剥離しやすいという問題があった。特に、ＳｉＣ基板が加熱されると剥離が生じやすく、よってマスクが設けられたＳｉＣ基板を十分に加熱することができなかった。このことは炭化珪素半導体装置の製造方法における制約となる。たとえばイオン注入の際にＳｉＣ基板を加熱することができず、この場合、イオン注入に起因した結晶欠陥がＳｉＣ基板中に生じやすくなる。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、イオン注入の深さを調整するための膜を介して炭化珪素基板中に不純物イオンを注入することができ、かつ、炭化珪素基板上での剥離の発生を抑えることができる、炭化珪素半導体装置の製造方法を提供することである。
　本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。表面を有する炭化珪素基板が準備される。炭化珪素基板の表面上に直接、第１の材料から作られた被覆膜が形成される。被覆膜上に、第２の材料から作られたマスク層が形成される。第２の材料に比して第１の材料は炭化珪素との密着性が高い。マスク層に第１の開口部が形成される。マスク層の第１の開口部を通りかつ被覆膜を透過するイオンビームにより、炭化珪素基板中に第１の導電型を付与するための第１の不純物イオンが注入される。
　本発明によれば、第１の不純物イオンを炭化珪素基板中へ供給するイオンビームは、炭化珪素基板に達する前に被覆膜を透過する。これにより、比較的浅い位置でその進行が阻止されたイオンは被覆膜中に注入され、比較的深い位置でその進行が阻止されたイオンは炭化珪素基板中に注入される。よって注入プロファイルのうち浅い位置は、炭化珪素基板が占める位置ではなく、被覆膜が占める位置である。このため、注入プロファイルのうち浅い位置を除いた部分を炭化珪素基板の不純物濃度プロファイルとすることができる。
　また本発明によれば、炭化珪素基板上に直接形成されるのは、マスク層ではなく被覆膜である。よって炭化珪素基板上に直接形成される材料を、マスク層の材料である第２の材料ではなく、被覆膜の材料であり、かつ第２の材料よりも炭化珪素との密着性が高い第１の材料とすることができる。これにより、炭化珪素基板上における剥離の発生を抑制することができる。
　上記の炭化珪素半導体装置の製造方法において、第１の不純物イオンを注入する工程で炭化珪素基板が加熱されてもよい。
　炭化珪素基板上に形成された被覆膜は炭化珪素との密着性が高いので、炭化珪素基板が加熱されても剥離しにくい。またこの炭化珪素基板の加熱によって、イオン注入時に生じる結晶欠陥の発生を抑制することができる。
　上記の炭化珪素半導体装置の製造方法において、第１の不純物イオンを注入する工程は、厚さ方向における第１の不純物イオンの注入プロファイルが炭化珪素基板の表面において平坦となる条件で行われてもよい。
　これにより、炭化珪素基板の表面からその近傍にかけて第１の不純物イオンの濃度プロファイルを平坦にすることができる。
　上記の炭化珪素半導体装置の製造方法において、被覆膜を形成する工程の後かつ第１の不純物イオンを注入する工程の前に、被覆膜上に、第１の材料に比してイオンビームに対する阻止能が高い材料から作られた第１の阻止膜が形成されてもよい。
　これにより炭化珪素基板の第１の不純物イオンの濃度プロファイルを、イオン注入の注入プロファイルのうち、濃度が急峻に増大する浅い位置をより広い範囲で除いた部分とすることができる。
　上記の炭化珪素半導体装置の製造方法において、第１の阻止膜を形成する工程は、第１の開口部を形成する工程の後に行われてもよい。
　これにより、第１の開口部の形成のための加工にともなって第１の阻止膜までが部分的に除去されてしまうことがない。よってイオン注入時の第１の阻止膜の膜厚を安定化することができる。
　上記の炭化珪素半導体装置の製造方法において、第１の阻止膜を形成する工程は、マスク層を形成する工程の前に行われてもよい。第１の阻止膜を形成する工程の後かつマスク層を形成する工程の前に、第２の材料と異なる材料から作られたエッチングストップ層が形成されてもよい。
　これにより、マスク層に第１の開口部を形成するためのエッチングを停止させるために、エッチングストップ層を用いることができる。
　上記の炭化珪素半導体装置の製造方法において、第１の開口部を形成する工程において、第１の底面および第１の側壁を有する第１の開口部がマスク層に形成される。第１の不純物イオンを注入する工程の後に、第１の底面および第１の側壁上にスペーサ層を形成することによって、マスク層およびスペーサ層を有するマスク部が形成されてもよい。第１の開口部内のスペーサ層を異方的にエッチングすることによって、第１の底面上のスペーサ層を除去しかつ第１の側壁上のスペーサ層を残存させることで、マスク部に、第２の底面および第２の側壁を有する第２の開口部が形成されてもよい。第２の開口部を通るイオンビームにより、炭化珪素基板中に第１の導電型と異なる第２の導電型を付与するための第２の不純物イオンが注入されてもよい。
　これにより第１の不純物イオンが注入される領域に対して第２の不純物が注入される領域を自己整合的に形成することができる。
　上記の炭化珪素半導体装置の製造方法において、第２の開口部を形成する工程の後かつ第２の不純物イオンを注入する工程の前に、第２の開口部の第２の底面上に第２の阻止膜が形成されてもよい。
　これにより炭化珪素基板の第２の不純物イオンの濃度プロファイルを、イオン注入の注入プロファイルのうち、濃度が急峻に増大する浅い位置をより広い範囲で除いた部分とすることができる。
　上記の炭化珪素半導体装置の製造方法において、第２の材料は酸化珪素であってもよい。第１の材料は、チタン、ポリシリコンおよび窒化珪素のいずれかであってもよい。
　以上の説明から明らかなように、本発明によれば、イオン注入の深さを調整するための膜を介して炭化珪素基板中に不純物イオンを注入することができ、かつ、炭化珪素基板上での剥離の発生を抑えることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１４工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１５工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１６工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１７工程を概略的に示す一部断面図である。 図１の炭化珪素半導体装置の製造方法の第１８工程を概略的に示す一部断面図である。 図８の工程によって形成される注入プロファイルの一例を示すグラフである。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す一部断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す一部断面図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の一工程を概略的に示す一部断面図である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の一工程を概略的に示す一部断面図である。 本発明の実施の形態６における炭化珪素半導体装置の製造方法の一工程を概略的に示す一部断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。
　（実施の形態１）
　図１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ１００であり、具体的には、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ　Ｉｍｐｌａｎｔｅｄ　ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、エピタキシャル基板９０、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。エピタキシャル基板９０は、単結晶基板８０、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ+領域１２４、およびｐ+領域１２５を有する。ＭＯＳＦＥＴ１００の平面形状（図１の上方向から見た形状）は、たとえば、２ｍｍ以上の長さの辺からなる長方形または正方形である。
　単結晶基板８０およびバッファ層１２１はｎ型の導電型を有する。単結晶基板８０は、好ましくは炭化珪素から作られている。バッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。またバッファ層１２１の厚さは、たとえば０．５μｍである。
　耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。
　エピタキシャル基板９０の表面ＳＯには、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて形成されている。また表面ＳＯには、各ｐ領域１２３の内部に位置するようにｎ+領域１２４が形成されている。またｐ+領域１２５は、表面ＳＯからｐ領域１２３へｎ+領域１２４を貫くように形成されている。表面ＳＯ上においてｐ領域１２３は、ｎ+領域１２４および耐圧保持層１２２の間に挟まれ、かつ酸化膜１２６を介してゲート電極１１０に覆われたチャネル領域を有する。チャネル領域はチャネル長ＣＬを有する。
　表面ＳＯにおいて複数のｐ領域１２３の間から露出する耐圧保持層１２２上には酸化膜１２６が形成されている。具体的には、酸化膜１２６は、一方のｐ領域１２３におけるｎ+領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ+領域１２４上にまで延在するように形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。よって酸化膜１２６のうちその上部にゲート電極１１０が形成された部分はゲート絶縁膜としての機能を有する。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が形成されている。ソース電極１１１上には上部ソース電極１２７が形成されている。
　次にＭＯＳＦＥＴ１００の製造方法について説明する。
　図２に示すように、表面ＳＯを有するエピタキシャル基板９０（炭化珪素基板）が準備される。具体的には、単結晶基板８０の主面上にバッファ層１２１が形成され、バッファ層１２１上に耐圧保持層１２２が形成される。バッファ層１２１は、導電型がｎ型の炭化珪素からなり、その厚さは、たとえば０．５μｍとされる。またバッファ層１２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3とされる。
　図３に示すように、エピタキシャル基板９０の表面ＳＯ上に直接、被覆膜５０が形成される。被覆膜５０の材料（第１の材料）は、後述するマスク層３１（図４）の材料（第２の材料）に比して、炭化珪素との密着性が高いものが選択される。ある材料と炭化珪素との密着性の程度は、たとえば、炭化珪素基板上にこの材料からなる膜を形成し、この膜と炭化珪素基板との間の密着性の程度で判断することができる。この密着性の試験は、この膜が形成された炭化珪素基板を熱処理してから行うことが好ましい。熱処理の温度は、マスク層３１および被覆膜５０が設けられたエピタキシャル基板９０が置かれる最高温度に対応して定められることが好ましく、たとえば、イオン注入時の加熱温度である５００℃で膜が剥がれるか否かによって密着性の可否判断が行われる。
　好ましくは被覆膜５０の材料（第１の材料）は、チタン、ポリシリコン、または窒化珪素のいずれかである。これらの材料は、酸化珪素に比して炭化珪素に対する密着性が高い。たとえばチタンが用いられる場合、その厚さは、たとえば８０～３００ｎｍである。またその形成方法としてはスパッタリング法を用いることができる。エピタキシャル基板９０への金属汚染をできるだけ避ける必要がある場合は、被覆膜５０の材料は非金属であることが好ましく、たとえば、ポリシリコンまたは窒化珪素が用いられ得る。
　図４に示すように、被覆膜５０上にマスク層３１が形成される。好ましくはマスク層３１の材料（第２の材料）は酸化珪素である。マスク層３１の形成方法は、たとえばｐ－ＣＶＤ（ｐｌａｓｍａ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法である。マスク層３１の厚さは、たとえば０．１～２．５μｍである。
　図５に示すように、マスク層３１上にフォトレジストパターン４０が形成される。この形成はフォトリソグラフィ法によって行われ得る。
　図６に示すように、フォトレジストパターン４０をマスクとした異方性エッチングＥ１により、マスク層３１がパターニングされる。異方性エッチングは、たとえば、主にＣＨＦ3およびＣＦ4を含むプロセスガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により行い得る。その後、残留したフォトレジストパターン４０が除去される。
　図７に示すように、上記エッチングによってマスク層３１に、側壁Ｓ１（第１の側壁）およびそれに囲まれた底面（第１の底面）を有する開口部Ｐ１（第１の開口部）が形成される。
　図８に示すように、マスク層３１の開口部Ｐ１を通りかつ被覆膜５０を透過するイオンビームＪ１により、エピタキシャル基板９０中にｐ型（第１の導電型）を付与するための第１の不純物イオンが注入される。第１の不純物イオンは、たとえばアルミニウム（Ａｌ）イオンまたはボロン（Ｂ）イオンである。このイオン注入によって、エピタキシャル基板９０中に表面ＳＯから所定深さまで、ｐ型を有するｐ領域１２３が形成される。このイオン注入は、いわゆる多段注入によって行われてもよい。すなわち注入エネルギーの異なる複数回のイオン注入が行われてもよい。
　図２０は多段注入の例を示しており、この例においては注入エネルギーが異なる４回の注入（図中破線に示す各注入）によって注入プロファイルＰＦが形成される。注入プロファイルＰＦの最も浅い部分（横軸の原点からその近傍にかけての部分）においては、不純物濃度の急激な増大が見られ、この部分の位置は被覆膜５０が占める。中程度の深さにおいては、多段注入の結果として、注入プロファイルＰＦのうち平坦な領域ＦＬが形成される。ここで濃度プロファイルが「平坦である」ということは、深さ方向における０．０５μｍ以上の範囲内において不純物濃度の変動が±５０％以内であることとして定義され得る。この例における不純物注入は、エピタキシャル基板９０の表面ＳＯから平坦な濃度プロファイルが形成されるようなプロセス条件を有するものである。言い換えれば、イオン注入は、注入プロファイルＰＦが表面ＳＯにおいて平坦となる条件で行われる。
　好ましくは、イオン注入が行われる際、エピタキシャル基板が加熱される。エピタキシャル基板９０への結晶欠陥の発生を十分に抑制するためには、加熱温度は４００℃以上であることが好ましい。また加熱機構を有するイオン注入装置の構成を極端に複雑なものとしないためには、加熱温度は６００℃以下であることが好ましい。具体的には、加熱温度は５００℃程度である。
　図９に示すように、その後、マスク層３１が設けられた被覆膜５０上への成膜によって、開口部Ｐ１の側壁Ｓ１および底面上にスペーサ層３２が形成される。言い換えると、マスク層３１およびスペーサ層３２を有するマスク部３０が形成される。スペーサ層３２は開口部Ｐ１内において側壁Ｓ１および被覆膜５０を覆う。好ましくはスペーサ層３２は酸化珪素から作られる。好ましくは、スペーサ層３２が成膜される際にエピタキシャル基板９０が加熱される。この加熱の温度は、たとえば３００～４００℃程度である。
　図１０に示すように、開口部Ｐ１内のスペーサ層３２が異方性エッチングＥ２によりエッチングされる。これにより、開口部Ｐ１の底面上のスペーサ層３２が除去され、かつ側壁Ｓ１上のスペーサ層３２が残存させられる。異方性エッチングＥ２は、異方性エッチングＥ１（図６）と同様の方法によって行い得る。
　図１１に示すように、上記工程によってマスク部３０に、側壁Ｓ２（第２の側壁）およびそれに囲まれた底面（第２の底面）を有する開口部Ｐ２（第２の開口部）が形成される。
　図１２に示すように、開口部Ｐ２を通るイオンビームＪ２により、エピタキシャル基板９０中にｎ型（第１の導電型と異なる第２の導電型）を付与するための第２の不純物イオンが注入される。第２の不純物イオンは、たとえばリン（Ｐ）イオンである。このイオン注入によって、エピタキシャル基板９０中に表面ＳＯから所定深さまで、ｎ+領域１２４が形成される。好ましくは、イオンビームＪ１によるイオン注入（図８）の際と同様に、エピタキシャル基板９０が加熱される。
　さらに図１３に示すように、その後、マスク部３０および被覆膜５０が除去される。この除去は、たとえばウェットエッチングによって行うことができる。
　図１４に示すように、表面ＳＯ上に、被覆膜５０ａが形成される。被覆膜５０ａの形成は、上述した被覆膜５０と同様に形成され得る。次に被覆膜５０ａ上にマスク層３１ａが形成される。マスク層３１ａは、上述したマスク層３１と同様に形成され得る。
　図１５に示すように、マスク層３１ａに開口部が形成される。この開口部を通るイオンビームＪ３により、エピタキシャル基板９０中にｐ型（第１の導電型）を付与するための第３の不純物イオンが注入される。第３の不純物イオンは、たとえばアルミニウム（Ａｌ）イオンである。好ましくは、イオンビームＪ１によるイオン注入（図８）の際と同様に、エピタキシャル基板９０が加熱される。
　図１６に示すように、上記のイオン注入によってエピタキシャル基板９０中にｐ+領域１２５が形成される。
　図１７に示すように、その後、マスク層３１ａおよび被覆膜５０ａが除去される。また活性化アニール処理が行われる。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
　図１８に示すように、エピタキシャル基板９０上に、ゲート絶縁膜としての機能を有することになる酸化膜１２６が形成される。具体的には、耐圧保持層１２２と、ｐ領域１２３と、ｎ+領域１２４との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
　その後、窒化アニール工程が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、およびｎ+領域１２４の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
　図１９に示すように、ソース電極１１１が、以下のように形成される。
　酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４およびｐ+領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４およびｐ+領域１２５と接触するように導体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。
　なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
　再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、酸化膜１２６上にゲート電極１１０が形成される。また、単結晶基板８０の裏面（図中、下面）上にドレイン電極１１２が形成される。
　以上によりＭＯＳＦＥＴ１００（図１）が得られる。
　本実施の形態によれば、イオンビームＪ１（図８）は、エピタキシャル基板９０に達する前に被覆膜５０を透過する。つまりイオン注入の対象物は被覆膜５０およびエピタキシャル基板９０を含み、比較的浅い位置でその進行が阻止されたイオンが被覆膜５０中に注入され、比較的深い位置でその進行が阻止されたイオンがエピタキシャル基板９０中に注入される。よって、イオン注入の対象物に形成される注入プロファイルＰＦ（図２０）のうち浅い位置は、エピタキシャル基板９０が占める位置ではなく、被覆膜５０が占める位置となる。これにより、注入プロファイルのうち浅い位置を除いた部分をエピタキシャル基板９０の不純物濃度プロファイルとすることができる。
　また本実施の形態によれば、エピタキシャル基板９０上に直接形成される材料をマスク層３１の材料ではなく被覆膜５０の材料とすることができる。そしてこの被覆膜５０の材料は、マスク層３１の材料よりも炭化珪素との密着性が高い材料とすることができる。これにより、エピタキシャル基板９０上における剥離の発生を抑制することができる。
　またイオン注入時に、炭化珪素基板としてのエピタキシャル基板９０が加熱される。エピタキシャル基板９０上に形成された被覆膜５０は炭化珪素との密着性が高いので、炭化珪素から作られたエピタキシャル基板９０が加熱されても剥離しにくい。よってエピタキシャル基板９０上における剥離の発生を抑制することができる。そしてこのエピタキシャル基板９０の加熱によって、イオン注入時に生じる結晶欠陥の発生を抑制することができる。
　またイオンビームＪ１（図８）によるイオン注入は、注入プロファイルＰＦ（図２０）がエピタキシャル基板９０の表面ＳＯからその近傍にかけて平坦な領域ＦＬとなる条件で行われる。これにより、エピタキシャル基板９０の表面ＳＯからその近傍にかけての濃度プロファイルを平坦にすることができる。
　また異方性エッチングＥ１（図６）によりマスク層３１がパターニングされる際に、マスク層３１と異なる材料から作られた被覆膜５０をエッチングストッパとして用いることができる。
　また開口部Ｐ１を通るイオンビームＪ１によるイオン注入の後、開口部Ｐ１の側壁Ｓ１上にスペーサ層３２を形成することによって、イオンビームＪ２によるイオン注入のためのマスク部３０（図１２）が形成される。これによりイオンビームＪ１により形成される領域に対して、イオンビームＪ２によるイオン注入により形成される領域を自己整合的に形成することができる。
　またスペーサ層３２が成膜される際にエピタキシャル基板９０が加熱される場合であっても、エピタキシャル基板９０上に形成された被覆膜５０は、炭化珪素との密着性が高いので剥離しにくい。よってエピタキシャル基板９０上における剥離の発生を抑制することができる。
　（実施の形態２）
　図２１に示すように、本実施の形態においては、被覆膜５０が形成された後、かつイオンビームＪ１によるイオン注入の前に、被覆膜５０上に、被覆膜５０の材料に比してイオンビームに対する阻止能が高い材料から作られた阻止膜６１ａ（第１の阻止膜）が形成される。特に本実施の形態においては、阻止膜６１ａの形成は、開口部Ｐ１が形成された後に行われる。阻止膜６１ａの材料は、マスク層３１の材料と同じであってもよく、たとえば酸化珪素である。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、イオンビームＪ１（図２１）は、被覆膜５０だけでなく阻止膜６１ａも透過した後に、エピタキシャル基板９０に到達する。これにより、注入プロファイルＰＦ（図２０）のうち浅い位置（横軸の原点に近い位置）が、より広い範囲で、エピタキシャル基板９０以外の部分によって占められる。よってエピタキシャル基板９０の表面ＳＯからその近傍にかけて形成される濃度プロファイルを、注入プロファイルＰＦのうち浅い位置の部分がより広い範囲で除かれた部分とすることができる。より具体的には、エピタキシャル基板９０の表面からその近傍にかけて形成される濃度プロファイルを、よりいっそう平坦なものとすることができる。
　また阻止膜６１ａは開口部Ｐ１が形成された後に形成される。これにより、開口部Ｐ１の形成のための加工にともなって阻止膜６１ａまでが部分的に除去されてしまうことがない。よってイオン注入時の阻止膜６１ａの膜厚を安定化することができる。
　（実施の形態３）
　図２２に示すように、本実施の形態においては、阻止膜６１ｂ（第１の阻止膜）は、マスク層３１が形成される前に形成される。
　なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、イオンビームＪ１（図２２）は、被覆膜５０だけでなく阻止膜６１ｂも透過した後に、エピタキシャル基板９０に到達する。これにより、注入プロファイルＰＦ（図２０）のうち浅い位置（横軸の原点に近い位置）が、より広い範囲で、エピタキシャル基板９０以外の部分によって占められる。よってエピタキシャル基板９０の表面ＳＯからその近傍にかけて形成される濃度プロファイルを、注入プロファイルＰＦのうち浅い位置の部分がより広い範囲で除かれた部分とすることができる。より具体的には、エピタキシャル基板９０の表面からその近傍にかけて形成される濃度プロファイルを、よりいっそう平坦なものとすることができる。
　（実施の形態４）
　図２３に示すように、本実施の形態においては、マスク層３１のパターニングのためのエッチングが厚さ方向に途中で停止されることによって、開口部Ｐ１の底面上に阻止膜６１ｃ（第１の阻止膜）が形成される。
　なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、イオンビームＪ１（図２３）は、被覆膜５０だけでなく阻止膜６１ｃも透過した後に、エピタキシャル基板９０に到達する。これにより、注入プロファイルＰＦ（図２０）のうち浅い位置（横軸の原点に近い位置）が、より広い範囲で、エピタキシャル基板９０以外の部分によって占められる。よってエピタキシャル基板９０の表面ＳＯからその近傍にかけて形成される濃度プロファイルを、注入プロファイルＰＦのうち浅い位置の部分がより広い範囲で除かれた部分とすることができる。より具体的には、エピタキシャル基板９０の表面からその近傍にかけて形成される濃度プロファイルを、よりいっそう平坦なものとすることができる。
　（実施の形態５）
　図２４に示すように、本実施の形態においては、阻止膜６１ｂが形成された後かつマスク層３１が形成される前に、マスク層３１の材料と異なる材料から作られたエッチングストップ層７０が形成される。これにより、マスク層３１に開口部Ｐ１を形成するためのエッチングを停止させるためにエッチングストップ層７０を用いることができる。
　なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、阻止膜６１ｂの材料に関わらず、マスク層３１のエッチングの際にエッチングストップ層７０を用いることでマスク層３１を精度よくパターニングすることができる。よって阻止膜６１ｂの材料がマスク層３１の材料と同じであってもよい。
　（実施の形態６）
　図２５に示すように、本実施の形態においては、開口部Ｐ２が形成された後かつイオンビームＪ２によるイオン注入が行われる前に、開口部Ｐ２の底面上に阻止膜６２（第２の阻止膜）が形成される。具体的には、開口部Ｐ２が形成された後に、酸化珪素が堆積されることで阻止膜６２が形成され得る。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、イオンビームＪ２（図２５）は、被覆膜５０だけでなく阻止膜６２も透過した後に、エピタキシャル基板９０に到達する。これにより、注入プロファイルのうち浅い位置が、より広い範囲で、エピタキシャル基板９０以外の部分によって占められる。よってエピタキシャル基板９０の表面ＳＯからその近傍にかけて形成される濃度プロファイルを、注入プロファイルのうち浅い位置の部分がより広い範囲で除かれた部分とすることができる。より具体的には、エピタキシャル基板９０の表面からその近傍にかけて形成される濃度プロファイルを、よりいっそう平坦なものとすることができる。
　また阻止膜６２は開口部Ｐ２が形成された後に形成される。言い換えれば、開口部Ｐ２が形成される際には、阻止膜６２は未だ形成されていない。よって開口部Ｐ２が形成される際に阻止膜６２の存在が問題となることがない。
　なお上記各実施の形態においては、エピタキシャル基板９０の表面ＳＯから平坦な濃度プロファイルが形成される場合（図２０）について説明したが、表面ＳＯから形成される濃度プロファイルは、平坦なものに限定されるわけではなく、半導体装置の設計に応じた、所望のプロファイルであってよい。
　また上記各実施の形態において、ｐ型とｎ型とが入れ替えられてもよい。また上記各実施の形態においては炭化珪素基板としてエピタキシャル基板９０が用いられるが、代わりに、炭化珪素単結晶基板が用いられてもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　３０　マスク部、３１　マスク層、３２　スペーサ層、５０　被覆膜、６１ａ～６１ｃ　阻止膜（第１の阻止膜）、６２　阻止膜（第２の阻止膜）、７０　エッチングストップ層、８０　単結晶基板、９０　エピタキシャル基板（炭化珪素基板）、１２３　ｐ領域、１２４　ｎ+領域、１２５　ｐ+領域、Ｐ１　開口部（第１の開口部）、Ｐ２　開口部（第２の開口部）、ＳＯ　表面、Ｓ１　側壁（第１の側壁）、Ｓ２　側壁（第２の側壁）。

Claims (10)

  1. 　表面（ＳＯ）を有する炭化珪素基板（９０）を準備する工程と、
    　前記炭化珪素基板の前記表面上に直接、第１の材料から作られた被覆膜（５０）を形成する工程と、
    　前記被覆膜上に、第２の材料から作られたマスク層（３１）を形成する工程とを備え、
    　前記第２の材料に比して前記第１の材料は炭化珪素との密着性が高く、さらに
    　前記マスク層に第１の開口部（Ｐ１）を形成する工程と、
    　前記マスク層の前記第１の開口部を通りかつ前記被覆膜を透過するイオンビーム（Ｊ１）により、前記炭化珪素基板中に第１の導電型を付与するための第１の不純物イオンを注入する工程とを備える、炭化珪素半導体装置の製造方法。
  2. 　前記第１の不純物イオンを注入する工程は、前記炭化珪素基板を加熱する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記第１の不純物イオンを注入する工程は、厚さ方向における前記第１の不純物イオンの濃度プロファイル（ＰＦ）が前記炭化珪素基板の前記表面において平坦となる条件で行われる、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記被覆膜を形成する工程の後かつ前記第１の不純物イオンを注入する工程の前に、前記被覆膜上に、前記第１の材料に比して前記イオンビームに対する阻止能が高い材料から作られた第１の阻止膜（６１ａ～６１ｃ）を形成する工程をさらに備える、請求項１～３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記第１の阻止膜（６１ａ）を形成する工程は、前記第１の開口部を形成する工程の後に行われる、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 　前記第１の阻止膜（６１ｂ）を形成する工程は、前記マスク層を形成する工程の前に行われ、
    　前記第１の阻止膜を形成する工程の後かつ前記マスク層を形成する工程の前に、前記第２の材料と異なる材料から作られたエッチングストップ層（７０）を形成する工程をさらに備える、請求項４に記載の炭化珪素半導体装置の製造方法。
  7. 　前記第１の開口部を形成する工程において、第１の底面および第１の側壁（Ｓ１）を有する前記第１の開口部が前記マスク層に形成され、
    　前記第１の不純物イオンを注入する工程の後に、前記第１の底面および前記第１の側壁上にスペーサ層（３２）を形成することによって、前記マスク層および前記スペーサ層を有するマスク部（３０）を形成する工程と、
    　前記第１の開口部内の前記スペーサ層を異方的にエッチングすることによって、前記第１の底面上の前記スペーサ層を除去しかつ前記第１の側壁上の前記スペーサ層を残存させることで、前記マスク部に、第２の底面および第２の側壁（Ｓ２）を有する第２の開口部を形成する工程と、
    　前記第２の開口部を通るイオンビーム（Ｊ２）により、前記炭化珪素基板中に前記第１の導電型と異なる第２の導電型を付与するための第２の不純物イオンを注入する工程とをさらに備える、請求項１～６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記第２の開口部を形成する工程の後かつ前記第２の不純物イオンを注入する工程の前に、前記第２の開口部の第２の底面上に第２の阻止膜（６２）を形成する工程をさらに備える、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記第２の材料は酸化珪素である、請求項１～８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 　前記第１の材料は、チタン、ポリシリコンおよび窒化珪素のいずれかである、請求項１～９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014203881A1 (ja) * 2013-06-21 2017-02-23 富士電機株式会社 炭化珪素半導体素子の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102668049B (zh) 2010-12-22 2015-11-25 住友电气工业株式会社 制造碳化硅半导体器件的方法
JP2014175470A (ja) 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US10347489B2 (en) 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
JP6330705B2 (ja) 2015-03-24 2018-05-30 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP6597215B2 (ja) * 2015-11-16 2019-10-30 富士電機株式会社 半導体装置の製造方法
DE102017100109A1 (de) * 2017-01-04 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
CN107578988B (zh) * 2017-09-13 2019-11-19 中国电子科技集团公司第十三研究所 碳化硅外延层钝化方法
CN109103077A (zh) * 2018-08-30 2018-12-28 深圳基本半导体有限公司 离子注入方法及掩膜层结构
JP2024041511A (ja) * 2022-09-14 2024-03-27 株式会社東芝 半導体装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419772A (en) * 1987-07-15 1989-01-23 Nec Corp Manufacture of vertical mosfet
JP2006066438A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009177102A (ja) 2008-01-28 2009-08-06 Nissan Motor Co Ltd 半導体装置の電極の製造方法
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50139669A (ja) * 1974-04-24 1975-11-08
US5045345A (en) * 1989-10-31 1991-09-03 The United States Of America As Represented By The Secretary Of The Navy Energy beam treatment for improved adhesion of coatings to surfaces
KR100248342B1 (ko) * 1996-12-20 2000-03-15 김영환 반도체소자의 금속 배선 형성방법
JP2004297007A (ja) * 2003-03-28 2004-10-21 Shindengen Electric Mfg Co Ltd 炭化けい素半導体装置
EP1619715A4 (en) * 2003-04-25 2009-01-07 Sumitomo Electric Industries METHOD FOR PRODUCING SEMICONDUCTOR DEVICE
JP2007042803A (ja) * 2005-08-02 2007-02-15 Honda Motor Co Ltd イオン注入マスクおよびその製造方法、並びにイオン注入マスクを用いた炭化珪素半導体装置およびその製造方法
DE102005052052B4 (de) * 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
JP2007273588A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 半導体装置の製造方法
KR101052036B1 (ko) * 2006-05-27 2011-07-26 한국수력원자력 주식회사 고온 내 부식성 향상을 위한 세라믹 코팅 및 이온빔 믹싱장치 및 이를 이용한 박막의 계면을 개질하는 방법
JP5564890B2 (ja) * 2008-12-16 2014-08-06 住友電気工業株式会社 接合型電界効果トランジスタおよびその製造方法
JP5567830B2 (ja) * 2009-12-22 2014-08-06 トヨタ自動車株式会社 半導体装置の製造方法
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419772A (en) * 1987-07-15 1989-01-23 Nec Corp Manufacture of vertical mosfet
JP2006066438A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009177102A (ja) 2008-01-28 2009-08-06 Nissan Motor Co Ltd 半導体装置の電極の製造方法
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2747128A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014203881A1 (ja) * 2013-06-21 2017-02-23 富士電機株式会社 炭化珪素半導体素子の製造方法
US9761453B2 (en) 2013-06-21 2017-09-12 Fuji Electric Co., Ltd. Method for manufacturing a silicon carbide semiconductor element

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Publication number Publication date
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