WO2012142734A1 - 浅沟槽隔离结构、其制作方法及基于该结构的器件 - Google Patents

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    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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    • H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
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Definitions

  • Shallow trench isolation structure method of fabricating the same, and device priority based on the structure
  • the present invention relates to the field of semiconductor fabrication technology, and more particularly to a shallow trench isolation structure, a method of fabricating the same, and a device based thereon.
  • the integrated circuit manufacturing process has entered the era of technology nodes of 22 nm and below, and the size of semiconductor devices and the isolation structure of semiconductor devices have also been reduced.
  • the isolation regions between the components of the active region of the semiconductor device are formed using a shallow trench isolation (STI) process.
  • STI shallow trench isolation
  • the process of forming an STI structure basically includes the following steps:
  • a passivation layer 102 such as a silicon oxide + silicon nitride composite layer and a patterned photoresist layer 104 are formed on the surface of the substrate 100.
  • the passivation layer 102 is etched using the photoresist layer 104 as a mask to expose the substrate 100 to remove the photoresist layer.
  • the exposed substrate is etched to form a trench 106 by using the etched passivation layer 102 as a hard mask.
  • a liner oxide layer 108 is formed on the sidewalls and the bottom of the trench 90, and the insulating trench 10, such as silicon oxide, is filled in the shallow trench, and the trench surface is formed by chemical mechanical polishing (CMP). flattened.
  • CMP chemical mechanical polishing
  • STI fill will be an issue and the process tolerance for filling STI will be narrower. This is true even with the current high concentration plasma deposition (HDP) and the more advanced high aspect ratio plasma (HARP) deposition process.
  • HDP high concentration plasma deposition
  • HTP more advanced high aspect ratio plasma
  • a step height H is generated in the region of the substrate and the trench filled dielectric region, typically having a height of 30 nm to 50 nm. Due to the uneven height of the hard mask surface, the height difference on the same wafer surface is uneven.
  • a gate dielectric layer and a polysilicon layer or a metal layer are formed on the surface of the active region on both sides of the trench.
  • the polysilicon profile becomes non-uniform, and after the etching of the polysilicon, there will be polysilicon residues, which may cause short-circuit or leakage that impairs the STI isolation function.
  • the current path reduces the performance of the integrated circuit, resulting in reliability issues and device failure.
  • the isolation structure shrinks, the isolation effect between devices deteriorates.
  • the lateral width D of the STI region is increased to increase the isolation effect in the case of the same lateral pitch P (one active region plus the lateral width of one isolation region) as shown by le, it is apparent that this will inevitably reduce the device.
  • the active area 114 is capable of utilizing an effective area, thereby degrading device characteristics.
  • a new STI isolation structure and its fabrication method are also desired, which maintain good isolation while maintaining good device characteristics.
  • a first aspect of the present invention provides a method of fabricating a shallow trench isolation (STI) structure, comprising the steps of: providing a semiconductor substrate; forming an insulating medium on the semiconductor substrate; Membrane, etching a portion of the insulating medium to expose the STI region; and STi) a structure, characterized by comprising: a semiconductor substrate; a patterned insulating medium formed on the semiconductor substrate as an STI region; and a semiconductor layer formed on the semiconductor substrate between the STI regions, An active region, wherein the semiconductor layer is the same material as the semiconductor substrate.
  • STI shallow trench isolation
  • a third aspect of the invention provides a CMOS device characterized by comprising the shallow trench isolation structure according to the first aspect of the invention, wherein a PMOS transistor and an NMOS transistor are formed in two adjacent active regions, respectively.
  • a fourth aspect of the invention provides a dynamic random access memory (DRAM) or a flash memory (Flash) including the CMOS device according to the third aspect of the invention.
  • the present invention utilizes a process of etching first and then epitaxial to complete the fabrication of the STI structure, which not only solves the problem of filling small-sized trenches, but also overcomes the problem of STI height difference.
  • the shape of the STI can be adjusted by an etching process, and an STI structure which can obtain a good isolation effect and increase the effective area of the active region of the device can be obtained, thereby improving device performance.
  • Figure la-le is a cross-sectional view of an STI structure obtained by a method of fabricating an STI structure according to the prior art
  • 2-5, 6a-6d, 7 are cross-sectional views showing the structure obtained by the method of fabricating the STI structure of the present invention
  • Figure 8 is a flow chart for fabricating the STI structure of the present invention.
  • Figure 9 is a cross-sectional view of a CMOS device formed on the basis of the structure obtained in accordance with the present invention.
  • a semiconductor substrate 200 as shown in FIG. 2 is provided, which may be of any type known in the art of electronics, such as bulk semiconductors, semiconductor-on-insulator (SOI).
  • the material may be monocrystalline silicon, gallium arsenide or indium phosphide.
  • the semiconductor substrate 200 is a (100) crystal orientation or a (110) crystal orientation silicon substrate. The choice of crystal orientation depends on the performance requirements of the finished device.
  • the (100) crystal orientation of the substrate is beneficial to increase the mobility of electrons in the device; (1 10 ) the crystal orientation of the substrate is beneficial to increase the mobility of holes in the device, and Due to its nature, the mobility of electrons is greater than the mobility of holes.
  • the semiconductor substrate provided can be P-type, N-type, or undoped.
  • An insulating medium 202 is formed on the semiconductor substrate 200 as shown in FIG.
  • the thickness of the insulating medium 202 is equal to the height of the predetermined STI.
  • the insulating medium is an oxide (eg, SiO 2 ), a nitride (eg, SIN, Si 3 N 4 ).
  • the method of forming the insulating medium 202 is, for example, the insulating medium 202 can be formed by a deposition process.
  • the present invention does not impose any limitation on the deposition method of the insulating medium, including but not limited to chemical vapor deposition (CVD), plasma assisted CVD, and atomic layer deposition (ALD).
  • the insulating medium 202 may be formed by a combination of thermal oxidation and deposition processes, that is, the semiconductor substrate 200 is first thermally oxidized to form a thin oxide film, and in the case of a silicon substrate, thin SiO 2 is formed. The remaining Si0 2 is deposited using a deposition process to a predetermined height.
  • the photoresist layer 204 is then coated on the insulating medium 202 and patterned by a photolithography process such as exposure, development, etc. to expose a portion of the insulating medium, as shown in FIG.
  • the exposed portion of the insulating medium is removed by a dry etching process such as reactive ion etching (RIE) or plasma etching or a wet etching process or a combination of the two, thereby exposing the underlying semiconductor substrate 200, removing The photoresist layer, the resulting structure is shown in Figure 5, and the portion of the dielectric that is not removed serves as the STI region 206.
  • RIE reactive ion etching
  • a semiconductor layer is epitaxially grown on the semiconductor substrate 200 between the STI regions as an active region 208 of the device.
  • Epitaxial growth is performed, for example, by metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the other characteristics can be selected independently, such as material, conductivity type, and resistivity.
  • the semiconductor layer is the same material as the semiconductor substrate 200. In embodiments where the semiconductor substrate is silicon, the semiconductor layer is preferably silicon.
  • planarization is performed by a CMP process to remove excess epitaxial semiconductor layers to obtain a final structure, as shown in Fig. 6a.
  • the semiconductor layer is etched, the unetched semiconductor layer is used as an active region, and the etched semiconductor portion needs to form an STI region by a process of filling the dielectric.
  • the technical solution of the present invention is completely different from the prior art: it naturally forms a shallow trench isolation region by etching the insulating layer on the semiconductor substrate, and etching the position of the insulating layer to form an active by epitaxially growing the semiconductor material Area. Therefore no The STI filling process is required.
  • the present invention does not use a hard mask, there is no problem that there is a difference in height after the hard mask is removed to affect the performance of the device.
  • the lateral width D1 of the top of the STI region 206 of the present invention may be smaller than the lateral width D of the top surface of the STI region of the prior art (as shown in Figure le), thereby being the same
  • the pitch P the lateral width of the active region of the device is increased, thereby increasing the IC density.
  • the present invention has no limitation on the shape of the STI region only if the filling problem of the small-sized trench is solved and the STI height difference problem is overcome.
  • the STI region can be formed into a cross-section by a selective etching process. Look at the basic vertical rectangular structure, the structure shown in Figure 6a, and so on.
  • the shape having the upper narrow width (D2 > D1) as shown in Figs. 6a - 6d is preferably formed in the step of etching the insulating layer.
  • the isolation region has a positive trapezoidal shape, and the lateral width D1 of the top surface thereof is smaller than the lateral width D of the isolation region in Fig. le, and the lateral width of the bottom surface is greater than D2 of D1.
  • This is advantageous in that the lateral width of the isolation region is widened as a whole to enhance the isolation effect, and the channel region, the source and drain electrodes, and the gate region are formed over the active region in the upper region of the active region of the device.
  • the pole structure saves space.
  • the isolation region of the trapezoidal shape is naturally obtained by etching an inverted trapezoidal shape in the insulating medium.
  • STI region structures as shown in Figs. 6(b), (c), and (d) can be formed.
  • Fig. 6(b) a combined shape in which the upper structure is a rectangular lower structure and a positive trapezoid is formed.
  • the above shape can be realized by, for example, performing an anisotropic dry etching in which the longitudinal etching rate is higher than the lateral etching rate to form a substantially vertical shape, and then performing the isotropy of the longitudinal etching rate and the lateral etching rate. Dry etching or wet etching is achieved.
  • Fig. 6(c) in contrast to 6(b), a combined shape in which the upper structure is a rectangular trapezoidal lower structure is formed.
  • This shape can be achieved, for example, by dry etching or wet etching using a longitudinal etch rate comparable to the lateral etch rate, and then using a dry etch having a longitudinal etch rate greater than the lateral etch rate.
  • a combination of two substantially vertical rectangular shapes is formed.
  • the shape can be achieved, for example, by first using a dry etch having a first lateral etch rate and a longitudinal etch rate greater than the first lateral etch rate, and then using a second lateral etch having a greater than the first lateral etch rate. Corrosion rate and greater than The second lateral etch rate is achieved by dry etching of the longitudinal etch rate.
  • RIE reactive ion etching
  • plasma etching the anisotropic etch rate ratio can be achieved by adjusting the composition ratio of the reactive gas and the RF power.
  • the lateral widths D1 and D2 of the isolation region, the height ratio of the upper structure and the lower structure (hi : h2 ) can be changed by changing the etching process parameters.
  • what kind of D1 and D2 and height ratio are required is based on the effective area of the active area required for the device and the isolation effect. For example, if the device does not require high isolation performance and a larger active area effective area is desired, then D1 can be appropriately reduced or the height ratio (hi: h2) can be increased, and vice versa.
  • a liner oxide layer 210 may be formed on the top surface and sidewalls of the shallow trench isolation region before the epitaxial growth step, as shown in FIG. 7, which is formed on the basis of the structure shown in FIG. 6a. It will be apparent that the lining oxide layer can also be applied to the structures shown in Figures 6b, 6c and 6d. The lining oxide layer is useful for repairing defects caused by etching.
  • the forming of the liner oxide layer comprises forming an oxide, a nitride, or a combination thereof by a thermal oxidation process.
  • the lining oxide layer comprises a stack of silicon dioxide/silicon nitride, silicon dioxide/silicon oxynitride, silicon oxynitride/silicon nitride, silicon dioxide/silicon nitride/silicon oxynitride.
  • it may be formed by low pressure chemical vapor deposition (LPCVD), ion enhanced chemical vapor deposition (PECVD) or atomic layer chemical vapor deposition (ALCVD) processes, which may be formed by thermal oxidation, deposition processes, or a combination thereof. Oxide, nitride or a combination thereof.
  • the oxide layer in the village includes a stack of silicon dioxide/silicon nitride, silicon dioxide/silicon oxynitride, silicon oxynitride/silicon nitride, silicon dioxide/silicon nitride/silicon oxynitride. Thereafter, the liner oxide layer (if any) on the surface of the semiconductor substrate at the active region of the device is removed.
  • Fig. 8 shows a flow chart for fabricating the STI structure of the present invention, wherein the dashed box indicates an optional step.
  • a further embodiment of the present invention includes a CMOS device 300 fabricated on the structure formed above, wherein the STI region is used as the isolation region 302 of the CMOS device, and PMOS transistors and NMOS transistors are formed in the two adjacent active regions 304, respectively.
  • the CMOS device may be a gate dielectric/gate conductor composed of, for example, SiO 2 /polysilicon
  • a conventional CMOS device can also be a CMOS device that forms a gate dielectric/gate conductor with a high-k dielectric/metal.
  • the STI structure and technology of the present invention are also applicable to devices and circuits such as dynamic random access memory (DRAM) and flash memory (Flash) including the CMOS device.
  • DRAM dynamic random access memory
  • Flash flash
  • the fabrication method of the present invention it is possible to fabricate an STI structure without having to perform STI filling, and there is no problem in terms of device performance due to inconsistency in height difference in the prior art.
  • the shape of the STI can be adjusted by an etching process, and an S T I structure which can obtain a good isolation effect and increase the effective area of the active region of the device can be obtained.

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Description

浅沟槽隔离结构、 其制作方法及基于该结构的器件 优先权要求
本申请要求了 201 1年 4月 20日提交的、申请号为 2011 10099133.5、 发明名称为 "浅沟槽隔离结构、 其制作方法及基于该结构的器件" 的 中国专利申请的优先权， 其全部内容通过引用结合在本申请中。
技术领域
本发明涉及半导体制造技术领域， 特别涉及浅沟槽隔离结构、 其 制作方法及基于该结构的器件。
背景技术
随着半导体制造技术的飞速发展， 集成电路制造工艺已经进入了 22nm及以下技术节点时代， 半导体器件的尺寸和半导体器件的隔离结 构也随之缩小。 在 0.25 μ ιη 的技术节点之后， 半导体器件的有源区的 元件之间的隔离区基本采用浅沟槽隔离 （STI ) 工艺形成。
在现有技术中， 形成 STI结构的工艺基本包括如下步骤：
首先， 如图 la所示， 在衬底 100表面上形成例如氧化硅 +氮化硅 复合层的钝化层 102以及图案化的光致抗蚀剂层 104。
然后， 如图 lb所示， 以所示光致抗蚀剂层 104为掩膜， 刻蚀所述 钝化层 102 , 以露出衬底 100, 去除光致抗蚀剂层。
然后， 如图 lc所示， 以刻蚀后的钝化层 102为硬掩膜， 刻蚀露出 的衬底形成沟槽 106。
接着， 如图 Id所示， 在沟槽 90側壁和底部形成衬里氧化层 108 , 再在浅沟槽中填充绝缘介质 1 10 ,例如氧化硅,并用化学机械研磨 (CMP) 的方法使沟槽表面平坦化。
CMP之后， 硬掩膜也会被去除， 如图 le所示。
然而， 随着器件的关键尺寸缩小到 22nm节点以下， STI的填充将 成为问题， 且填充 STI 的工艺容差也将变得更窄。 即便采用目前通用 的高浓度等离子淀积 (HDP)和更先进的高深宽比等离子 （HARP ) 淀积 工艺仍是如此。
另外， 由于在刻蚀沟槽的过程中， 硬掩膜的表面会被部分消耗掉， 而剩余的硬掩膜表面变得粗糙， 使得表面高度不均勾， 尤其随着特征 尺寸的减小， 硬掩膜不均匀的表面变得更加明显。 从图 le可以看到， 在去除硬掩膜之后， 会在基体区域与沟槽填充绝缘介质区域产生高度 差（step height ) H,通常具有 30nm-50nm的高度。 由于硬掩膜表面高度 不均匀， 会导致在同一晶片表面高度差不均匀。 在接下来的工艺步骤 中，在沟槽两侧的有源区表面形成栅极介质层和多晶硅层或金属层（针 对目前高 K金属栅结构） 。 由于在 STI结构形成中存在的变化的高度 差， 多晶硅轮廓会变得不均匀， 在之后对多晶硅的刻蚀后会有多晶硅 残留物， 而这些多晶硅残留物会产生损害 STI 隔离功能的短路或泄漏 电流路径， 使得集成电路的性能降低， 从而导致可靠性问题和器件失 效。
因此， 希望一种新的 STI 隔离结构及其制作方法， 其能够解决小 尺寸沟槽的填充难题并且不存在上述高度差的问题。
另外， 随着隔离结构的缩小， 器件间的隔离效果变差。 虽然在如 le 所示的相同横向节距 P (—个有源区加一个隔离区的横向宽度） 的 情况下，增加 STI区的横向宽度 D来提高隔离效果， 但显然， 这势必减 小器件有源区 114能够利用的有效面积， 从而使器件特性下降。
因此， 还希望一种新的 STI 隔离结构及其制作方法， 其在保持良 好隔离效果的同时又能保持器件的良好特性。
发明内容
为了解决上述问题， 本发明第一方面提供一种制作浅沟槽隔离 ( STI ) 结构的方法， 其特征在于包括如下步骤： 提供半导体衬底； 在 所述半导体衬底上形成绝缘介质； 借助掩膜， 刻蚀部分绝缘介质以露 出 构成 STI 区； 以及在所述
Figure imgf000004_0001
STi )一结构 , ^特征在于包 括： 半导体衬底； 在半导体衬底上形成的图案化的绝缘介质， 作为 STI 区； 以及在所述 STI 区之间的半导体衬底上形成的半导体层， 作为有 源区， 其中所述半导体层与所述半导体衬底的材料相同。
本发明第三方面提供一种 CMOS器件， 其特征在于包括如本发明 的第一方面所述的浅沟槽隔离结构， 其中在两个相邻有源区中分别形 成 PMOS晶体管和 NMOS晶体管。
本发明的第四方面提供一种包括如本发明的第三方面所述的 CMOS器件的动态随机存储器 （DRAM ) 或闪存 （Flash ) 。 总之， 本发明利用先刻蚀后外延的工艺方法来完成 STI 结构的制 作， 既解决了小尺寸沟槽的填充难题， 克服了 STI 高度差问题。 并且 可以通过刻蚀工艺调整 STI 的形状， 获得了既能获得良好的隔离效果 又能增大器件有源区的有效面积的 STI结构， 从而提高器件性能。
附图说明
通过参考以下描述和用于示出各个实施例的附图可以最好地理解 实施例。 在附图中：
图 la-le是根据现有技术的 STI结构的制作方法所得到的 STI结构 的截面图；
图 2-5,6a-6d、7是根据本发明的 STI结构的制作方法所得到的结构 的截面图；
图 8是在制作本发明的 STI结构的流程图； 以及
图 9是在根据本发明所得到的结构基础上形成的 CMOS器件的截 面图。
具体实施方式
下面， 参考附图描述本发明的实施例的一个或多个方面， 其中在 整个附图中一般用相同的参考标记来指代相同的元件。 在下面的描述 中， 为了解释的目的， 阐述了许多特定的细节以提供对本发明实施例 的一个或多个方面的彻底理解。 然而， 对本领域技术人员来说可以说 例的一个或多个方面。
另外， 虽然就一些实施方式中的仅一个实施方式来公开实施例的 定应用来 可能是期望的且有利的 它实 方式的一个或 个其 ^特 征或方面。
首先提供如图 2所示的半导体衬底 200，其可以是电子领域中已知 的任何类型， 例如体半导体、 绝缘层上半导体（SOI ) 。 材料可以为单 晶硅、 砷化镓或磷化铟等。 在一个具体实施例中， 半导体村底 200 是 ( 100 ) 晶向或 （ 110 ) 晶向的硅衬底。 晶向的选择取决于成品器件性 能的要求， （ 100 )晶向的衬底有利于增加器件中电子的迁移率； （ 1 10 ) 晶向的衬底有利于增加器件中空穴的迁移率， 而由于自身的性质， 电 子的迁移率大于空穴的迁移率。 所以例如在 CMOS器件中， 若期望其 中的 PMOS器件和 NMOS器件性能尽可能接近， 则优选 （ 110 ) 晶向 的衬底； 若追求更高的 NMOS器件的性能， 优选 （ 100 ) 晶向的衬底。 另外， 所提供的半导体衬底可以是 P型的、 N型的或未掺杂的。
在半导体衬底 200上形成绝缘介质 202， 如图 3所示。 绝缘介质 202的厚度等于预定 STI的高度。 在一个具体实施例中， 所述绝缘介质 为氧化物 （例如 Si02 ) 、 氮化物 （例如 SIN、 Si3N4 ) 。 形成绝缘介质 202的方法例如为绝缘介质 202可以通过沉积工艺形成，本发明对绝缘 介质的沉积方法没有任何限制， 包括但不限于化学气相沉积（CVD ) 、 等离子辅助 CVD、 原子层沉积 （ALD ) 、 蒸镀、 反应溅射、 化学溶液 沉积或其他类似沉积工艺。 作为替代， 所述绝缘介质 202 还可以利用 热氧化及沉积工艺的组合形成， 即先将半导体衬底 200 进行热氧化形 成一层薄氧化膜， 在硅衬底的情况下形成薄的 Si02, 再利用沉积工艺 沉积其余的 Si02达预定的高度。
随后在绝缘介质 202上涂布光致抗蚀剂层 204并通过曝光、 显影 等光刻工艺图案化， 以露出部分绝缘介质， 如图 4所示。
随后， 利用例如反应离子刻蚀（RIE )或等离子刻蚀等的干法刻蚀 工艺或湿法刻蚀工艺或二者的组合， 去除露出部分的绝缘介质， 露出 下面的半导体衬底 200 ,去除光致抗蚀剂层，所得到的结构如图 5所示， 未去除的绝缘介质部分充当 STI区 206。
对晶片进行清洗后， 在所述 STI区之间的所述半导体衬底 200上 外延生长半导体层作为器件的有源区 208。外延生长例如利用金属有机 物化学气相沉积（MOCVD )或分子束外延（MBE )。 外延层除了结晶 方向与衬底单晶一致外， 其他特性均可以自主选择， 如材料、 导电类 型、 电阻率等。 优选地， 所述半导体层与所述半导体衬底 200 的材料 相同。 在半导体衬底为硅的实施例中， 所述半导体层优选为硅。
之后， 利用 CMP工艺平坦化， 去除多余的外延半导体层， 得到最 终的结构， 如图 6a所示。
这里， 需要注意的是， 在现有技术中， 是对半导体层进行刻蚀， 未刻蚀掉的半导体层作为有源区， 而刻蚀掉的半导体部分需要通过填 充介质的工艺形成 STI 区。 本发明的技术方案与现有技术完全不同： 其通过对半导体衬底上的绝缘层进行刻蚀而自然形成浅沟槽隔离区， 刻蚀掉绝缘层的位置通过外延生长半导体材料而形成有源区。 因此无 需 STI填充过程。 另外， 由于本发明未釆用硬掩膜， 故不存在硬掩膜 去除后存在高度差而影响器件性能的问题。 本发明的 STI区 206的顶 部的横向宽度 D1 (如图 6a所示）相比于现有技术中的 STI区的顶面的 横向宽度 D (如图 le所示）可以更小， 从而在相同节距 P的情况下增 加了器件的有源区的横向宽度， 进而提高了 IC密度。
需要说明的是，若是仅为了解决小尺寸沟槽的填充难题并克服 STI 高度差问题， 那么本发明对于 STI 区的形状没有任何限制， 例如可通 过选择性刻蚀工艺将 STI 区形成为从剖面上看基本垂直的矩形结构、 如图 6a所示的结构等等。 但为了进一步增强器件间的隔离效果， 在刻 蚀绝缘层的步骤中优选地形成从剖面上看如图 6a-6d 中的具有上窄下 宽 （D2>D1 ) 的形状。
在图 6a中， 隔离区为正梯形形状， 其顶面的横向宽度 D1 可以比 图 le中隔离区的横向宽度 D小， 底面的横向宽度为大于 D1的 D2。这 既有利于使得在整体上加宽了隔离区的横向宽度从而增强了隔离效 果， 又为在器件的有源区中的上部区域制作沟道区、 源漏极以及在有 源区上方制作栅极结构节省了空间。 正梯形形状的隔离区是通过在绝 缘介质中刻蚀出倒梯形形状自然得到的。 而无论是利用湿法刻蚀还是 干法刻蚀， 刻蚀出上宽下窄的倒梯形形状是很容易得到的， 例如利用 纵向刻蚀速率与横向刻蚀速率相当的干法刻蚀或湿法刻蚀得到， 这并 没有给刻蚀工艺提出额外的要求。
类似地， 还可以形成如图 6 ( b ) 、 （c ) 、 ( d ) 所示的各种 STI 区结构。 在图 6 ( b ) 中， 形成上部结构为矩形下部结构为正梯形的组 合形状。 上述形状的实现可以通过例如先进行纵向刻蚀速率大于横向 刻蚀速率的各向异性的干法刻蚀以形成基本垂直的形状， 再进行纵向 刻蚀速率与横向刻蚀速率相当的各向同性的干法刻蚀或湿法刻蚀来实 现。 在图 6 ( c ) 中， 与 6 ( b )相反， 形成上部结构为正梯形下部结构 为矩形的组合形状。 该形状的实现可以通过例如先使用纵向刻蚀速率 与横向刻蚀速率相当的干法刻蚀或湿法刻蚀 , 再使用纵向刻蚀速率大 于横向刻蚀速率的干法刻蚀来实现的。 在图 6 ( d ) 中， 形成两个基本 垂直的矩形形状的组合的形状。 该形状的实现可以通过例如先使用具 有第一横向刻蚀速率和大于第一横向刻蚀速率的纵向刻蚀速率的干法 刻蚀， 再使用具有大于第一横向刻蚀速率的第二横向刻蚀速率和大于 第二横向刻蚀速率的纵向刻蚀速率的干法刻蚀来实现的。 在反应离子 刻蚀 （RIE )或等离子刻蚀中， 各向异性刻蚀速率比可以通过调节反应 气体的组分比例和射频功率等方法来实现。
在图 6 ( a ) -6 ( d ) 所示的结构中， 可以通过改变刻蚀工艺参数来 改变所述隔离区的橫向宽度 D1 和 D2,上部结构和下部结构的高度比 ( hi : h2 ) (如果是由两种形状组合的话， 如图 6 ( a ) -6 ( c ) ) , 需 要怎样的 D1和 D2以及高度比是根据器件所需的有源区的有效面积以 及隔离效果综合考虑的， 例如， 如果器件对于隔离性能要求的不是很 高而又希望得到更大的有源区有效面积，则可以适当的减小 D1或者增 加高度比 （hi : h2 ) ， 反之亦然。
在本发明的教导下， 本领域技术人员很容易想到通过改变刻蚀工 艺， 得到各种既能增加有源区表面横向宽度， 又能保持良好隔离效果 的 STI区的形状。
优选地， 在外延生长步骤之前还可以在所述浅沟槽隔离区的顶面 和側壁上形成衬里氧化层 210, 如图 7所示， 这是在图 6a所示的结构 的基础上形成的， 显而易见的是， 衬里氧化层也可应用于图 6b、 6c和 6d所示的结构。 所述衬里氧化层有利于修复刻蚀产生的缺陷。 在一个 实施例中， 所述衬里氧化层的形成包括通过热氧化工艺形成氧化物、 氮化物或其组合。 衬里氧化层包括二氧化硅 /氮化硅、 二氧化硅 /氮氧化 硅、 氮氧化硅 /氮化硅、 二氧化硅 /氮化硅 /氮氧化硅的叠层。 根据本发明 的另一实施例， 可以使用低压化学气相沉积 （LPCVD ) 、 离子增强化 学气相沉积（PECVD )或原子层化学气相沉积（ALCVD )工艺形成其 可通过热氧化、 沉积工艺或其组合形成氧化物、 氮化物或其组合。 村 里氧化层包括二氧化硅 /氮化硅、二氧化硅 /氮氧化硅、氮氧化硅 /氮化硅、 二氧化硅 /氮化硅 /氮氧化硅的叠层。 之后， 去除器件有源区处的半导体 衬底表面的衬里氧化层 （如果有的话） 。
图 8示出了制作本发明的 STI结构的流程图， 其中虚线框表示可 选步骤。
本发明另外的实施例包括在上述形成的结构上制作的 CMOS器件 300, 其中以上述 STI区作为 CMOS器件的隔离区 302, 并且在两个相 邻有源区 304中分别形成 PMOS晶体管和 NMOS晶体管，如图 9所述。 所述 CMOS 器件可以是以例如 Si02/多晶硅构成栅极电介质 /栅极导体 的传统 CMOS器件，也可以是以高 k介质 /金属构成栅极电介质 /栅极导 体的 CMOS器件。 另外， 本发明的 STI结构和技术也可应用于包括所 述 CMOS器件的动态随机存储器 （DRAM )和闪存（Flash ) 等装置及 电路之中。
总之， 通过本发明的制作方法， 可以在不必进行 STI 填充的情况 下制作 STI 结构， 也不存在现有技术中由于高度差的不一致引起的器 件性能方面的问题。 并且可以通过刻蚀工艺调整 STI 的形状， 获得了 即能获得良好的隔离效果又能增大器件有源区的有效面积的 S T I结构。
以上所述仅是本发明的较佳实施例， 并非对本发明作任何限制。 因此， 在不脱离本发明技术方法的原理和随附权利要求书所保护范围 的情况下， 可以对本发明做出各种修改、 变化。

Claims

权 利 要 求
1. 一种制作浅沟槽隔离 （STI )结构的方法， 其特征在于包括如下 步骤：
提供半导体衬底；
在所述半导体衬底上形成绝缘介质；
借助掩膜， 刻蚀部分绝缘介质以露出下面的半导体衬底， 未刻蚀 掉的绝缘介质构成 STI区； 以及
在所述 STI 区之间的所述半导体衬底上外延生长半导体层作为有 源区。
2. 如权利要求 1所述的制作 STI结构的方法， 还包括在外延生长 步骤之前在所述 STI区的顶面和侧壁上形成村里氧化层。
3. 如权利要求 1所述的制作 STI结构的方法， 其中所述衬里氧化 层是通过热氧化或沉积工艺形成的。
4. 如权利要求 1所述的制作 STI结构的方法， 其中所述半导体衬 底为 （100 ) 晶向或 （1 10 ) 晶向的硅衬底。
5. 如权利要求 1所述的制作 STI结构的方法， 其中所述外延生长 的半导体层与所述半导体村底的材料相同。
6. 如权利要求 1-5中任一项所述的制作 STI结构的方法， 其中将 STI区刻蚀为具有上窄下宽的形状。
7. 如权利要求 6所述的制作 STI结构的方法， 其中所述将 STI区 刻蚀为具有上窄下宽的形状包括如下之一：
将所述 STI 区刻蚀成具有正梯形形状， 其中所述正梯形的顶边的 横向宽度为 D1 , 底边的横向宽度为 D2， 且 D2〉D1 ;
将 STI 区刻蚀为具有上部结构为矩形下部结构为正梯形形状的组 合结构， 其中所述矩形的横向宽度为 Dl， 所述正梯形的顶边的横向宽 度为 Dl， 底边的横向宽度为 D2 , 且 D2〉D1 ;
将 STI 区刻蚀为具有上部结构为正梯形下部结构为矩形形状的组 合结构， 其中所述正梯形的顶边的横向宽度为 D1 , 底边的横向宽度为 D2 , 所述矩形的横向宽度为 D2 , JL D2>D1 ;
将 STI区刻蚀为具有上部结构为横向宽度为 D1的矩形、下部结构 为横向宽度为 D2的矩形形状的组合结构， 其中 D2>D1。
8. 如权利要求 7所述的制作 STI结构的方法， 其中通过改变刻蚀 工艺参数来改变所述隔离区的横向宽度 D1和 D2或上部结构和下部结 构的高度比。
9. 如权利要求 8所述的制作 STI结构的方法， 其中改变刻蚀工艺 参数包括改变反应气体的组分比例和射频功率。
10. 一种浅沟槽隔离 （STI ) 结构， 其特征在于包括：
半导体衬底；
在半导体衬底上形成的图案化的绝缘介质， 作为 STI区； 以及 在所述 STI区之间的半导体衬底上形成的半导体层， 作为有源区， 其中所述半导体层与所述半导体衬底的材料相同。
11. 如权利要求 10所述的浅沟槽隔离 （STI )结构， 其特征在于还 包括在所述 STI区的顶面和侧壁上形成的衬里氧化层。
12. 如权利要求 11所述的浅沟槽隔离 （STI )结构， 其特征在于所 述衬里氧化层的材料包括氧化物、 氮化物或其组合。
13. 如权利要求 10所述的浅沟槽隔离 （STI )结构， 其中所述半导 体村底为 （ 100 ) 晶向或 （ 110 ) 晶向的硅衬底。
14. 如权利要求 10-13 中任一项所述的浅沟槽隔离 （STI ) 结构， 其中 STI区具有上窄下宽的形状。
15. 如权利要求 14所述的浅沟槽隔离 （STI )结构， 其中所述上窄 下宽的形状是如下之一：
正梯形形状， 其中所述正梯形的顶边的横向宽度为 D1 , 底边的横 向宽度为 D2， 且 D2〉D1 ;
上部结构为矩形下部结构为正梯形的组合形状， 其中所述矩形的 横向宽度为 D1 , 所述正梯形的顶边的横向宽度为 D1 , 底边的横向宽 度为 D2, 且 D2>D1 ;
上部结构为正梯形下部结构为矩形的组合形状， 其中所述正梯形 的顶边的横向宽度为 Dl， 底边的横向宽度为 D2 , 所述矩形的横向宽 度为 D2, 且 D2>D1 ;
上部结构为横向宽度为 D1的矩形、 下部结构为横向宽度为 D2的 矩形的组合形状， 其中 D2〉D1。
16. 一种 CMOS器件，其特征在于包括如权利要求 10-15中任一项 所述的浅沟槽隔离结构， 其中在两个相邻有源区中分别形成 PMOS晶 体管和 NMOS晶体管。
17. 包括如权利要求 16 所述的 CMOS 器件的动态随机存储器 (DRAM) 或闪存 （Flash) 。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105810696A (zh) * 2014-12-31 2016-07-27 格科微电子（上海）有限公司 采用背面深沟槽隔离的背照式图像传感器的制作方法
CN108807384B (zh) 2017-05-04 2019-10-18 联华电子股份有限公司 半导体元件及其制作方法
CN107871706B (zh) * 2017-11-24 2024-02-06 长鑫存储技术有限公司 浅沟槽隔离结构及其制作方法
CN108470709A (zh) * 2018-03-29 2018-08-31 上海华力集成电路制造有限公司 浅沟槽绝缘结构的制造方法
CN110534515B (zh) * 2018-05-24 2024-07-09 长鑫存储技术有限公司 降低单元接触缺陷的制造方法及半导体存储器
US10886165B2 (en) * 2018-06-15 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming negatively sloped isolation structures
US11164746B2 (en) 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
US20200052067A1 (en) * 2018-08-13 2020-02-13 Nanya Technology Corporation Semiconductor structure and method for preparing the same
CN110379764B (zh) 2019-08-15 2024-05-03 福建省晋华集成电路有限公司 浅沟槽隔离结构及半导体器件
CN116644707B (zh) * 2023-07-12 2023-11-28 湖北江城芯片中试服务有限公司 一种半导体版图的设计方法和半导体版图
CN116779611B (zh) * 2023-08-17 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN120749075B (zh) * 2025-06-17 2026-05-12 北京集成电路装备创新中心有限公司 浅沟槽隔离结构的工艺方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335545A (ja) * 1989-06-30 1991-02-15 Fujitsu Ltd 半導体装置
JP2002057331A (ja) * 2000-08-11 2002-02-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN1681090A (zh) * 2004-04-09 2005-10-12 世界先进积体电路股份有限公司 改善基底阶梯高度的方法
JP2005327867A (ja) * 2004-05-13 2005-11-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450439A (en) * 1987-08-21 1989-02-27 Oki Electric Ind Co Ltd Manufacture of semiconductor device
US5010034A (en) * 1989-03-07 1991-04-23 National Semiconductor Corporation CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron
US5453396A (en) * 1994-05-31 1995-09-26 Micron Technology, Inc. Sub-micron diffusion area isolation with SI-SEG for a DRAM array
US6362510B1 (en) * 1998-12-07 2002-03-26 Advanced Micro Devices, Inc. Semiconductor topography having improved active device isolation and reduced dopant migration
KR100355034B1 (ko) * 1999-07-15 2002-10-05 삼성전자 주식회사 선택적 에피택셜 성장층을 가진 반도체 장치 및 그 소자분리방법
US20050104156A1 (en) * 2003-11-13 2005-05-19 Texas Instruments Incorporated Forming a semiconductor structure in manufacturing a semiconductor device using one or more epitaxial growth processes
US7186622B2 (en) 2004-07-15 2007-03-06 Infineon Technologies Ag Formation of active area using semiconductor growth process without STI integration
US20060076639A1 (en) * 2004-10-13 2006-04-13 Lypen William J Schottky diodes and methods of making the same
JP2007220892A (ja) * 2006-02-16 2007-08-30 Toshiba Corp 半導体装置及びその製造方法
US7795680B2 (en) * 2007-12-07 2010-09-14 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing selective epitaxial growth technology
US7892939B2 (en) * 2008-03-06 2011-02-22 Infineon Technologies Ag Threshold voltage consistency and effective width in same-substrate device groups
KR20100076257A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335545A (ja) * 1989-06-30 1991-02-15 Fujitsu Ltd 半導体装置
JP2002057331A (ja) * 2000-08-11 2002-02-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN1681090A (zh) * 2004-04-09 2005-10-12 世界先进积体电路股份有限公司 改善基底阶梯高度的方法
JP2005327867A (ja) * 2004-05-13 2005-11-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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