WO2012127612A1 - プログラマブルロジックコントローラ - Google Patents

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Definitions

  • the present invention relates to a process when an internal bus communication error occurs in a programmable logic controller.
  • Patent Documents 1, 3 and 4 propose a technique for detecting a state such as a disconnection or a short circuit in a connection between an input slave unit of a programmable logic controller and an external device and identifying a location where there is a communication abnormality.
  • Anomaly detection according to the prior art is when the bus signal path is connected via a single connector or backplane base unit, and there is a single internal bus between the CPU unit and each unit. Applicable. In a so-called baseless type system constructed by directly linking units, the bus signal path is connected through the units, and the CPU unit and each unit completely share the internal bus. ing. When abnormality detection according to the prior art is applied to a system that completely shares an internal bus, it is possible to detect communication abnormality on the internal bus, but it is difficult to identify an abnormality location.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a programmable logic controller that can accurately identify a location where a communication abnormality has occurred in an internal bus.
  • the present invention provides a CPU unit, various units controlled by the CPU unit and connected through a common connector, the CPU unit and the various units.
  • An internal bus that connects the CPU unit and the various units, and a bus interface that is provided in common to each of the various units and holds abnormality detection data for detecting an abnormality in the internal bus.
  • the CPU unit detects an abnormal portion of the internal bus by collating the abnormality detection data read from the bus interface of the various units.
  • the abnormal point of the internal bus can be determined by the CPU unit. As a result, it is possible to accurately identify the location where the communication abnormality has occurred in the internal bus.
  • FIG. 1 is a block diagram showing a configuration of a programmable logic controller according to an embodiment of the present invention.
  • FIG. 2 is a flowchart for explaining a procedure for diagnosing an internal bus communication abnormality by the programmable logic controller.
  • FIG. 1 is a block diagram showing a configuration of a programmable logic controller according to an embodiment of the present invention.
  • a programmable logic controller including a basic block 11 and two extension blocks 12 and 13 is taken as an example.
  • the basic block 11 and the extension block 12 are connected via an extension cable 8.
  • the extension block 12 and the extension block 13 are connected via an extension cable 8.
  • the basic block 11 includes a CPU unit 1, various units, a branch unit 6, an input / output unit 2, and an end cover 4. In the basic block 11, the various units are directly connected via the common connector 3.
  • the extension block 12 has an extension unit 7, a branch unit 6, an input / output unit 2 and an end cover 4 which are various units.
  • the extension block 13 includes an extension unit 7, an input / output unit 2, and an end cover 4 that are various units. In the extension blocks 12 and 13, various units are directly connected via the common connector 3.
  • the CPU unit 1 controls the entire programmable controller including the units of blocks 11, 12, and 13.
  • the input / output unit 2 captures input data from various input devices (not shown), sends output signals to various output devices (not shown), and the like.
  • the end cover 4 is provided at the end of the basic block 11 and the extension blocks 12 and 13.
  • the end cover 4 is a unit that performs termination processing of the system.
  • the internal bus 5 is provided through the CPU unit 1, the branch unit 6, the input / output unit 2 and the end cover 4, and these are connected in series.
  • the branch unit 6 provided in the basic block 11 branches the internal bus 5 to the input / output unit 2 side in the basic block 11 and the extension cable 8 side.
  • the extension cable 8 connects the branch unit 6 of the basic block 11 and the extension unit 7 of the extension block 12.
  • An extension cable omission detection signal 10 passes through the extension cable 8.
  • the internal bus 5 is provided through the extension unit 7, the branch unit 6, the input / output unit 2 and the end cover 4, and these are connected in series.
  • the branch unit 6 provided in the extension block 12 branches the internal bus 5 to the input / output unit 2 side in the extension block 12 and the extension cable 8 side.
  • the extension cable 8 connects the branch unit 6 of the extension block 12 and the extension unit 7 of the extension block 13.
  • An extension cable omission detection signal 10 passes through the extension cable 8.
  • the internal bus 5 is provided through the expansion unit 7, the input / output unit 2, and the end cover 4, and these are connected in series.
  • the I / O unit 2, the end cover 4, the branch unit 6 and the extension unit 7 which are various units in the programmable logic controller include a bus interface (I / F) 9 provided in common to each unit.
  • the bus I / F 9 is connected to the internal bus 5 in each unit.
  • the bus I / F 9 holds abnormality detection data for detecting an abnormality in the internal bus 5.
  • the abnormality detection data of the bus I / F 9 can be transmitted via the internal bus 5.
  • the bus I / F 9 is equipped with a register for internal bus diagnosis.
  • the CPU unit 1 reads out the abnormality detection data by accessing the register of the bus I / F 9 and collates it, thereby detecting the abnormal part of the internal bus 5 one by one.
  • the bus I / F 9 is also equipped with a register for holding extension cable disconnection information for detecting the extension cable 8 disconnection.
  • the bus I / F 9 detects the connection state of the extension cable 8 by connecting the extension cable disconnection detection signal 10 to the extension cable disconnection information register, and obtains the extension cable disconnection information.
  • the extension cable disconnection information of the bus I / F 9 can be transmitted via the internal bus 5.
  • the CPU unit 1 reads the extension cable disconnection information by accessing the register of the bus I / F 9.
  • the CPU unit 1 detects the connection state of the extension cable 8 from the read extension cable disconnection information.
  • the extension cable disconnection detection signal 10 is pulled up by the branch unit 6 from the extension unit 7 via the extension cable 8.
  • the extension cable disconnection detection signal 10 connected to the bus I / F 9 becomes H level, and the extension cable disconnection information is stored in the extension cable disconnection detection register in the bus I / F 9. .
  • the extension cable disconnection detection signal 10 is disposed on both the left and right sides of the extension cable 8. As a result, even when the extension cable 8 is half disconnected, that is, when one of the left and right side portions is disconnected, it can be detected that the extension cable 8 is disconnected.
  • the configuration of the programmable logic controller is not limited to the case described in this embodiment.
  • the number of additional blocks provided in the programmable logic controller is not limited to two, and may be any number. Any number of input / output units may be provided in each block.
  • the various units provided in the programmable logic controller may include units other than those described in this embodiment.
  • FIG. 2 is a flowchart for explaining a procedure for diagnosing an internal bus communication abnormality by the programmable logic controller.
  • the CPU unit 1 determines whether or not a communication abnormality has occurred in the entire internal bus 5 in the programmable logic controller (step S1). For example, the CPU unit 1 reads out abnormality detection data from the bus I / F 9 of each end cover 4 to determine whether or not a communication abnormality has occurred in the internal bus 5. If no communication abnormality has occurred (step S1, No), the CPU unit 1 ends the process.
  • the communication abnormality in the internal bus 5 may be due to the disconnection of the branch unit 6, the disconnection of the extension cable 8, or the disconnection of various units other than the branch unit 6.
  • step S1 If a communication error has occurred (step S1, Yes), the CPU unit 1 detects the error detection data and the extension cable from the bus I / F 9 of the branch unit 6 of the basic block 11 located in the preceding stage of the extension block 12. Information is read out (step S2). The CPU unit 1 determines whether or not the branch unit 6 is missing from the read abnormality detection data (step S3).
  • step S3 If it is determined that the branch unit 6 is missing (step S3, Yes), the CPU unit 1 outputs an error notification indicating that the branch unit 6 of the basic block 11 is missing (step S7), and ends the process. .
  • the CPU unit 1 determines whether or not the extension cable 8 has been disconnected from the read extension cable disconnection information (step S4).
  • step S4 If it is determined that the extension cable 8 is disconnected (step S4, Yes), the CPU unit 1 outputs an error notification indicating that the extension cable 8 between the basic block 11 and the extension block 12 is disconnected (step S8). ), The process is terminated.
  • step S4 the CPU unit 1 reads out the abnormality detection data from the various units of the extension block 12 and identifies the missing unit (step S5).
  • the CPU unit 1 outputs an error notification indicating that the identified unit is missing (step S6), and ends the process.
  • the CPU unit 1 further determines whether or not the branch unit 6 has been removed from the extension block 12 located in the preceding stage of the extension block 13. Further, the CPU unit 1 determines whether or not the extension cable 8 is disconnected between the extension block 13 and the extension block 12. Further, the CPU unit 1 identifies a missing unit from each unit of the extension block 13.
  • the CPU unit 1 identifies a missing unit from each unit in the basic block 11.
  • the programmable logic controller for example, periodically performs communication abnormality diagnosis described in the present embodiment.
  • the programmable logic controller may perform communication abnormality diagnosis described in the present embodiment in accordance with a user operation.
  • the CPU unit 1 can quickly notify the location where the communication abnormality has occurred by specifying the unit or the extension cable 8 in which the communication abnormality has occurred and performing error notification by a monitor, for example.
  • the CPU unit 1 may identify the unit that has failed by the same diagnosis procedure as that for identifying the communication abnormality location of the internal bus 5.
  • the programmable logic controller In the system in which the CPU unit 1 and each unit completely share the internal bus 5 by applying the bus I / F 9, the programmable logic controller according to the present embodiment identifies the abnormal part of the internal bus 5 as the CPU unit 1. Can be determined. Further, the programmable logic controller can detect whether the extension cable 8 is disconnected or not by the CPU unit 1 by holding the extension cable disconnection information in the bus I / F 9 of the branch unit 6. As a result, the programmable logic controller can accurately identify the location where the communication abnormality has occurred, and can improve troubleshooting.
  • the programmable logic controller may handle the disconnection of the extension cable 8 at system startup as normal without causing a communication error. For example, when the user desires future system expansion, the programmable logic controller can be configured with the extension cable 8 disconnected. Thereby, the programmable logic controller can construct a system with a high degree of freedom.

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Abstract

　ＣＰＵユニット（１）と、ＣＰＵユニット（１）により制御され、共通コネクタ（３）を介して連結された各種ユニットである入出力ユニット（２）、エンドカバー（４）、分岐ユニット（６）および増設ユニット（７）と、ＣＰＵユニット（１）および各種ユニット内を通して設けられ、ＣＰＵユニット（１）および各種ユニットを接続する内部バス（５）と、各種ユニットの各々に共通して設けられ、内部バス（５）の異常検出のための異常検出用データを保持するバスＩ／Ｆ（９）と、を有し、ＣＰＵユニット（１）は、各種ユニットのバスＩ／Ｆ（９）から読み出した異常検出用データを照合することにより、内部バス（５）の異常箇所を検出する。

Description

プログラマブルロジックコントローラ
　本発明は、プログラマブルロジックコントローラにおける内部バスの通信異常時の処理に関するものである。
　従来、ファクトリーオートメーションの分野では、複数のユニットから構成されるビルディングブロック型のプログラマブルロジックコントローラが使用されている。プログラマブルロジックコントローラに関しては、外部装置との間におけるバスの接続状態をハードウェア回路により検出し、その情報をＣＰＵに格納する技術が提案されている（例えば、特許文献１、３および４参照）。また、例えば、特許文献２には、プログラマブルロジックコントローラの入力スレーブユニットと外部機器との接続における断線や短絡等の状態を検知して、通信異常がある箇所を特定する技術が提案されている。
特開２００８－２６９０１３号公報 特開２００５－１４９２９４号公報 特開２０１０－５５３８４号公報 特開平１０－７４１０４号公報
　従来の技術による異常検出は、バス信号の経路が単一のコネクタ、あるいはバックプレーンのベースユニットを介して接続されたものであって、ＣＰＵユニットと各ユニットとに単独の内部バスがある場合に適用可能である。ユニット同士を直接連結して構築される、いわゆるベースレスタイプのシステムでは、バス信号の経路はユニットを介して接続されたものであって、ＣＰＵユニットと各ユニットとが内部バスを完全に共有している。内部バスを完全に共有するシステムに、従来の技術による異常検出を適用した場合、内部バスの通信異常の検出は可能である一方、異常箇所を特定することが困難であるという問題を生じる。
　本発明は、上記に鑑みてなされたものであって、内部バスにおいて通信異常が発生した箇所を正確に特定可能とするプログラマブルロジックコントローラを得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、ＣＰＵユニットと、前記ＣＰＵユニットにより制御され、共通コネクタを介して連結された各種ユニットと、前記ＣＰＵユニットおよび前記各種ユニット内を通して設けられ、前記ＣＰＵユニットおよび前記各種ユニットを接続する内部バスと、前記各種ユニットの各々に共通して設けられ、前記内部バスの異常検出のための異常検出用データを保持するバスインタフェースと、を有し、前記ＣＰＵユニットは、前記各種ユニットの前記バスインタフェースから読み出した前記異常検出用データを照合することにより、前記内部バスの異常箇所を検出することを特徴とする。
　本発明によれば、バスインタフェースを適用することで、ＣＰＵユニットと各ユニットとが内部バスを完全に共有するシステムにおいて、内部バスの異常箇所をＣＰＵユニットにて判別することができる。これにより、内部バスにおいて通信異常が発生した箇所を正確に特定することが可能となる。
図１は、本発明の実施の形態にかかるプログラマブルロジックコントローラの構成を示すブロック図である。 図２は、プログラマブルロジックコントローラにより内部バスの通信異常を診断する手順を説明するフローチャートである。
　以下に、本発明にかかるプログラマブルロジックコントローラの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は、本発明の実施の形態にかかるプログラマブルロジックコントローラの構成を示すブロック図である。本実施の形態では、基本ブロック１１と２つの増設ブロック１２、１３とから構成されるプログラマブルロジックコントローラを例とする。基本ブロック１１と増設ブロック１２とは、増設ケーブル８を介して接続されている。増設ブロック１２と増設ブロック１３とは、増設ケーブル８を介して接続されている。
　基本ブロック１１は、ＣＰＵユニット１と、各種ユニットである分岐ユニット６、入出力ユニット２およびエンドカバー４を有する。基本ブロック１１において、各種ユニットは、共通コネクタ３を介して直接連結されている。
　増設ブロック１２は、各種ユニットである増設ユニット７、分岐ユニット６、入出力ユニット２およびエンドカバー４を有する。増設ブロック１３は、各種ユニットである増設ユニット７、入出力ユニット２およびエンドカバー４を有する。増設ブロック１２、１３において、各種ユニットは、共通コネクタ３を介して直接連結されている。
　ＣＰＵユニット１は、各ブロック１１、１２、１３の各ユニットを含むプログラマブルコントローラ全体を制御する。入出力ユニット２は、各種の入力機器（図示省略）からの入力データの取り込みや、各種の出力機器（図示省略）への出力信号の送出等を行う。エンドカバー４は、基本ブロック１１および増設ブロック１２、１３の終端に設けられている。エンドカバー４は、システムの終端処理を行うユニットである。基本ブロック１１において、内部バス５は、ＣＰＵユニット１、分岐ユニット６、入出力ユニット２およびエンドカバー４内を通して設けられ、これらを直列に接続する。
　基本ブロック１１に設けられた分岐ユニット６は、内部バス５を、基本ブロック１１内の入出力ユニット２の側と、増設ケーブル８の側とへ分岐させる。増設ケーブル８は、基本ブロック１１の分岐ユニット６と、増設ブロック１２の増設ユニット７とを接続する。増設ケーブル８内には、増設ケーブル抜け検出信号１０が通じている。
　増設ブロック１２において、内部バス５は、増設ユニット７、分岐ユニット６、入出力ユニット２およびエンドカバー４内を通して設けられ、これらを直列に接続する。増設ブロック１２に設けられた分岐ユニット６は、内部バス５を、増設ブロック１２内の入出力ユニット２の側と、増設ケーブル８の側とへ分岐させる。増設ケーブル８は、増設ブロック１２の分岐ユニット６と、増設ブロック１３の増設ユニット７とを接続する。増設ケーブル８内には、増設ケーブル抜け検出信号１０が通じている。増設ブロック１３において、内部バス５は、増設ユニット７、入出力ユニット２およびエンドカバー４内を通して設けられ、これらを直列に接続する。
　プログラマブルロジックコントローラのうち各種ユニットである入出力ユニット２、エンドカバー４、分岐ユニット６および増設ユニット７は、各々に共通して設けられたバスインタフェース（Ｉ／Ｆ）９を備える。バスＩ／Ｆ９は、各々のユニット内において、内部バス５に接続されている。バスＩ／Ｆ９は、内部バス５の異常検出のための異常検出用データを保持する。バスＩ／Ｆ９の異常検出用データは、内部バス５を介して伝送可能とされている。
　バスＩ／Ｆ９には、内部バス診断用のレジスタが搭載されている。ＣＰＵユニット１は、バスＩ／Ｆ９のレジスタへのアクセスにより、異常検出用データを読み出し、照合することで、内部バス５の異常箇所を逐一検出する。
　また、バスＩ／Ｆ９は、増設ケーブル８の抜けを検出するための増設ケーブル抜け情報を保持するレジスタも搭載されている。バスＩ／Ｆ９は、増設ケーブル抜け情報用のレジスタに増設ケーブル抜け検出信号１０を接続することにより、増設ケーブル８の接続状態を検出し、増設ケーブル抜け情報を得る。バスＩ／Ｆ９の増設ケーブル抜け情報は、内部バス５を介して伝送可能とされている。ＣＰＵユニット１は、バスＩ／Ｆ９のレジスタへのアクセスにより、増設ケーブル抜け情報を読み出す。ＣＰＵユニット１は、読み出した増設ケーブル抜け情報から、増設ケーブル８の接続状態を逐一検出する。
　増設ケーブル抜け検出信号１０は、増設ユニット７から増設ケーブル８を介し、分岐ユニット６にてプルアップされる。増設ケーブル８が抜けたとき、バスＩ／Ｆ９に接続された増設ケーブル抜け検出信号１０がＨレベルになり、バスＩ／Ｆ９内の増設ケーブル抜け検出用のレジスタに増設ケーブル抜け情報が格納される。増設ケーブル抜け検出信号１０は、増設ケーブル８の左右両側部に配置されている。これにより、増設ケーブル８が半抜け、すなわち左右両側部の一方が抜けている状態である場合であっても、増設ケーブル８が抜けているとして検出することができる。
　なお、プログラマブルロジックコントローラの構成は、本実施の形態で説明する場合に限られない。例えば、プログラマブルロジックコントローラに設けられる増設ブロックの数は２つである場合に限られず、いくつであっても良いものとする。各ブロックに設けられる入出力ユニットは、いくつであっても良いものとする。また、プログラマブルロジックコントローラに設けられる各種ユニットには、本実施の形態で説明する以外のユニットを含めても良い。
　図２は、プログラマブルロジックコントローラによる内部バスの通信異常を診断する手順を説明するフローチャートである。ＣＰＵユニット１は、プログラマブルロジックコントローラ内の内部バス５全体における通信異常の発生の有無を判断する（ステップＳ１）。ＣＰＵユニット１は、例えば、各エンドカバー４のバスＩ／Ｆ９からの異常検出用データの読み出しを実行することにより、内部バス５における通信異常が発生しているか否かを判断する。通信異常が発生していない場合（ステップＳ１、Ｎｏ）、ＣＰＵユニット１は、処理を終了する。
　内部バス５における通信異常は、分岐ユニット６の抜けによるもの、増設ケーブル８の抜けによるもの、分岐ユニット６以外の各種ユニットの抜けによるもの、のいずれかである可能性がある。
　ここでは、増設ブロック１２における通信異常を例として説明する。通信異常が発生している場合（ステップＳ１、Ｙｅｓ）、ＣＰＵユニット１は、増設ブロック１２の前段に位置する基本ブロック１１の分岐ユニット６のバスＩ／Ｆ９から、異常検出用データと増設ケーブル抜け情報とを読み出す（ステップＳ２）。ＣＰＵユニット１は、読み出した異常検出用データから、分岐ユニット６の抜けの有無を判断する（ステップＳ３）。
　分岐ユニット６の抜けが有ると判断した場合（ステップＳ３、Ｙｅｓ）、ＣＰＵユニット１は、基本ブロック１１の分岐ユニット６が抜けている旨のエラー通知を出力し（ステップＳ７）、処理を終了する。分岐ユニット６の抜けが無いと判断した場合（ステップＳ３、Ｎｏ）、ＣＰＵユニット１は、読み出した増設ケーブル抜け情報から、増設ケーブル８の抜けの有無を判断する（ステップＳ４）。
　増設ケーブル８の抜けが有ると判断した場合（ステップＳ４、Ｙｅｓ）、ＣＰＵユニット１は、基本ブロック１１および増設ブロック１２の間の増設ケーブル８が抜けている旨のエラー通知を出力し（ステップＳ８）、処理を終了する。増設ケーブル８の抜けが無いと判断した場合（ステップＳ４、Ｎｏ）、ＣＰＵユニット１は、増設ブロック１２の各種ユニットから異常検出用データを読み出し、抜けているユニットを特定する（ステップＳ５）。ＣＰＵユニット１は、特定したユニットが抜けている旨のエラー通知を出力し（ステップＳ６）、処理を終了する。
　増設ブロック１３における通信異常の場合は、ＣＰＵユニット１は、さらに、増設ブロック１３の前段に位置する増設ブロック１２について、分岐ユニット６の抜けの有無を判断する。また、ＣＰＵユニット１は、増設ブロック１３および増設ブロック１２の間の増設ケーブル８の抜けの有無を判断する。さらに、ＣＰＵユニット１は、増設ブロック１３の各ユニットから、抜けているユニットを特定する。
　基本ブロック１１における通信異常の場合は、ＣＰＵユニット１は、基本ブロック１１の各ユニットから、抜けているユニットを特定する。プログラマブルロジックコントローラは、本実施の形態で説明する通信異常の診断を、例えば定期的に実施する。また、プログラマブルロジックコントローラは、ユーザによる操作に応じて、本実施の形態で説明する通信異常の診断を実施するものとしても良い。
　ＣＰＵユニット１は、通信異常が発生したユニットあるいは増設ケーブル８を特定し、例えばモニタによるエラー通知等を行うことで、通信異常が発生した箇所を早急に報知することができる。ＣＰＵユニット１は、内部バス５の通信異常箇所の特定の場合と同様の診断手順により、故障しているユニットを特定することとしても良い。
　本実施の形態にかかるプログラマブルロジックコントローラは、バスＩ／Ｆ９を適用することで、ＣＰＵユニット１と各ユニットとが内部バス５を完全に共有するシステムにおいて、内部バス５の異常箇所をＣＰＵユニット１にて判別することができる。また、プログラマブルロジックコントローラは、分岐ユニット６のバスＩ／Ｆ９にて増設ケーブル抜け情報を保持することで、増設ケーブル８の抜けの有無をＣＰＵユニット１にて検出することができる。これにより、プログラマブルロジックコントローラは、通信異常が発生した箇所を正確に特定可能とし、トラブルシューティングの向上を図れる。
　プログラマブルロジックコントローラは、システムの起動時における増設ケーブル８の抜けについては、通信異常とせず正常と取り扱うこととしても良い。例えば、将来のシステム拡張をユーザが望む場合は、増設ケーブル８を抜いた状態でプログラマブルロジックコントローラを構成することが可能となる。これにより、プログラマブルロジックコントローラは、高い自由度でのシステム構築が可能となる。
　１　ＣＰＵユニット
　２　入出力ユニット
　３　共通コネクタ
　４　エンドカバー
　５　内部バス
　６　分岐ユニット
　７　増設ユニット
　８　増設ケーブル
　９　バスＩ／Ｆ
　１０　増設ケーブル抜け検出信号
　１１　基本ブロック
　１２、１３　増設ブロック

Claims (3)

  1. 　ＣＰＵユニットと、
    　前記ＣＰＵユニットにより制御され、共通コネクタを介して連結された各種ユニットと、
    　前記ＣＰＵユニットおよび前記各種ユニット内を通して設けられ、前記ＣＰＵユニットおよび前記各種ユニットを接続する内部バスと、
    　前記各種ユニットの各々に共通して設けられ、前記内部バスの異常検出のための異常検出用データを保持するバスインタフェースと、を有し、
    　前記ＣＰＵユニットは、前記各種ユニットの前記バスインタフェースから読み出した前記異常検出用データを照合することにより、前記内部バスの異常箇所を検出することを特徴とするプログラマブルロジックコントローラ。
  2. 　前記ＣＰＵユニットを含む基本ブロックと、
    　増設ケーブルを介して前記基本ブロックに連結された増設ブロックと、を有し、
    　前記基本ブロックは、前記内部バスを分岐させたうちの一つが前記増設ケーブルに接続可能とされた分岐ユニットを有し、
    　前記分岐ユニットは、前記増設ケーブルの抜けを検出するための増設ケーブル抜け情報を、前記バスインタフェースにおいて保持し、
    　前記ＣＰＵユニットは、前記分岐ユニットの前記バスインタフェースから読み出した前記増設ケーブル抜け情報から、前記増設ケーブルの接続状態を検出することを特徴とする請求項１に記載のプログラマブルロジックコントローラ。
  3. 　前記ＣＰＵユニットは、前記内部バスに通信異常が有ると判断した場合に、前記通信異常が発生した前記各種ユニットあるいは前記増設ケーブルを特定し、エラー通知を行うことを特徴とする請求項２に記載のプログラマブルロジックコントローラ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104298134A (zh) * 2013-07-16 2015-01-21 波音公司 冗余电流总和反馈致动器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6724327B2 (ja) * 2015-10-02 2020-07-15 株式会社ジェイテクト プログラマブルコントローラ

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6160103A (ja) * 1984-08-31 1986-03-27 Omron Tateisi Electronics Co プログラマブルコントロ−ラ
JPH0214343A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd データ処理装置
JPH05224964A (ja) * 1992-02-13 1993-09-03 Fujitsu Ltd バス異常通知方式
JPH0950305A (ja) * 1995-08-04 1997-02-18 Hitachi Ltd プログラマブルコントローラおよびその故障検出方法
JPH09114622A (ja) * 1995-10-13 1997-05-02 Mitsubishi Electric Corp Ｃｒｔ表示装置
JP2002006910A (ja) * 2000-06-27 2002-01-11 Matsushita Electric Works Ltd 更新機能付きプログラマブルコントローラおよびプログラマブルコントローラの機能拡張ユニットの機能更新方法
JP2007310719A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp ユニット形プログラマブルコントローラ
JP2008084276A (ja) * 2006-09-29 2008-04-10 Omron Corp Ｐｌｃ装置
JP2008097369A (ja) * 2006-10-12 2008-04-24 Omron Corp Ｐｌｃ
JP2008097523A (ja) * 2006-10-16 2008-04-24 Omron Corp Ｐｌｃ装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959775A (en) * 1974-08-05 1976-05-25 Gte Automatic Electric Laboratories Incorporated Multiprocessing system implemented with microprocessors
US5172310A (en) * 1991-07-10 1992-12-15 U.S. Windpower, Inc. Low impedance bus for power electronics
DE4420513A1 (de) * 1994-06-13 1995-12-14 Abb Management Ag Verfahren und Vorrichtung zum Schutz von Sammelschienen
JP2687927B2 (ja) * 1995-05-24 1997-12-08 日本電気株式会社 外部バスの障害検出方法
JPH1074104A (ja) 1996-08-30 1998-03-17 Denso Corp 制御装置の入力回路
JP2000333322A (ja) * 1999-05-19 2000-11-30 Mitsubishi Electric Corp ガス絶縁開閉装置
JP2001045528A (ja) * 1999-08-04 2001-02-16 Fujitsu Ltd 集合型回線終端装置及び回線終端網
US7149206B2 (en) * 2001-02-08 2006-12-12 Electronic Data Systems Corporation System and method for managing wireless vehicular communications
US6778939B2 (en) * 2001-07-30 2004-08-17 Alps Electric Co., Ltd. Rotational angle detector which prevents controlled system from being improperly controlled
JP3526293B2 (ja) * 2001-11-30 2004-05-10 三菱電機株式会社 プログラマブルコントローラ
JP2005149294A (ja) 2003-11-18 2005-06-09 Omron Corp 異常検出機能を有する入力装置
US7305324B2 (en) * 2004-11-24 2007-12-04 Ut-Battelle, Llc System and method for identifying, validating, weighing and characterizing moving or stationary vehicles and cargo
JP4766252B2 (ja) * 2006-04-28 2011-09-07 オムロン株式会社 プログラマブルコントローラおよび通信ユニット
US8238255B2 (en) * 2006-11-22 2012-08-07 Foundry Networks, Llc Recovering from failures without impact on data traffic in a shared bus architecture
US7917828B2 (en) * 2006-12-28 2011-03-29 Intel Corporation Providing error correction coding for probed data
JP4949914B2 (ja) 2007-04-16 2012-06-13 日置電機株式会社 情報収集用子ユニットおよび情報収集システム
JP4507125B2 (ja) * 2007-09-10 2010-07-21 三菱電機株式会社 プログラマブルコントローラ
US8200990B2 (en) * 2007-12-22 2012-06-12 International Business Machines Corporation Apparatus, system, and method for a high efficiency redundant power architecture
CN201191375Y (zh) * 2008-05-23 2009-02-04 东莞市启微电子有限公司 双向输入/输出的可编程控制器
JP5195168B2 (ja) 2008-08-28 2013-05-08 富士通株式会社 接続状態診断装置
US8176220B2 (en) * 2009-10-01 2012-05-08 Oracle America, Inc. Processor-bus-connected flash storage nodes with caching to support concurrent DMA accesses from multiple processors

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6160103A (ja) * 1984-08-31 1986-03-27 Omron Tateisi Electronics Co プログラマブルコントロ−ラ
JPH0214343A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd データ処理装置
JPH05224964A (ja) * 1992-02-13 1993-09-03 Fujitsu Ltd バス異常通知方式
JPH0950305A (ja) * 1995-08-04 1997-02-18 Hitachi Ltd プログラマブルコントローラおよびその故障検出方法
JPH09114622A (ja) * 1995-10-13 1997-05-02 Mitsubishi Electric Corp Ｃｒｔ表示装置
JP2002006910A (ja) * 2000-06-27 2002-01-11 Matsushita Electric Works Ltd 更新機能付きプログラマブルコントローラおよびプログラマブルコントローラの機能拡張ユニットの機能更新方法
JP2007310719A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp ユニット形プログラマブルコントローラ
JP2008084276A (ja) * 2006-09-29 2008-04-10 Omron Corp Ｐｌｃ装置
JP2008097369A (ja) * 2006-10-12 2008-04-24 Omron Corp Ｐｌｃ
JP2008097523A (ja) * 2006-10-16 2008-04-24 Omron Corp Ｐｌｃ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104298134A (zh) * 2013-07-16 2015-01-21 波音公司 冗余电流总和反馈致动器
CN104298134B (zh) * 2013-07-16 2018-08-28 波音公司 冗余电流总和反馈致动器

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