JP2007310719A - ユニット形プログラマブルコントローラ - Google Patents

Abstract

【課題】データバスが安定した状態で、確実に局番を設定することができるユニット形プログラマブルコントローラを提供する。
【解決手段】基本筐体ユニット１１０Ａと、増設筐体ユニット１２０〜１５０と、貫通バスと、終端ブロック１６０と、入出力インタフェース回路１２２〜１５２とを備え、基本筐体ユニット１１０Ａは、局番を設定する局番設定手段を含み、入出力インタフェース回路１２２〜１５２は、接続位置が、最終の接続位置であるか否かを示す接続位置論理情報とを有し、局番設定手段は、マイクロプロセッサ１１１の運転開始時であって、接続確認信号ＥＮＤ１により終端ブロック１６０の接続が確認された場合に、最初の接続位置から接続位置論理情報に含まれる最終の接続位置までの入出力インタフェース回路１２２〜１５２に対して、順次異なる局番を割り付け設定するものである。
【選択図】図１

Description

この発明は、マイクロプロセッサを内蔵した基本筐体ユニットと、基本筐体ユニットに接続される増設筐体ユニットとを備えたユニット形プログラマブルコントローラに関する。

マイクロプロセッサを内蔵した基本筐体ユニットと、基本筐体ユニットに接続される増設筐体ユニットとを備え、外部の操作スイッチや各種センサ等から入力される信号の動作状態と、プログラムメモリに格納されたシーケンスプログラムとに応動して、外部の各種アクチェータや表示機器等の電気負荷に信号を出力するユニット形プログラマブルコントローラにおいて、基本筐体ユニットあるいは増設筐体ユニットに設けられる入出力インタフェース回路の局番設定には、様々な手段が提案されている。

特許文献１に記載の従来のプログラマブルコントローラは、マイクロプロセッサと各種メモリとを包含した本体ユニット（基本筐体ユニット）、および本体ユニットに接続される複数の入出力増設ブロック（増設筐体ユニット）を備えている。
また、このプログラマブルコントローラは、入出力増設ブロックの変更、追加、および削除に伴って外部から入力される編成更新指令信号の有無を判定し、判定結果に対応して、編成更新指令信号により指定される所定の複数の割付方式から選択された割付方式で、現在編成記憶手段の内容を更新するための書き換え設定手段（局番設定手段）をさらに備えている（例えば、特許文献１参照）。

上記特許文献１の従来装置おいて、本体ユニット内のマイクロプロセッサは、接続された入出力増設ブロックに対して、順次局番を指定する。
局番が設定されると、各入出力増設ブロックは、指定された局番から「１」を減算した局番を後方に伝達する。これが順次繰り返されて、「０」の局番を受け取った入出力増設ブロックが、マイクロプロセッサに対する交信権を得ている。

しかしながら、上記特許文献１のプログラマブルコントローラでは、局番を順次後方に伝達してマイクロプロセッサとの交信権を設定するので、多数の入出力増設ブロックが接続されている場合に、交信権が確定するまでに時間がかかる。そのため、高速処理することができないという問題点があった。

この問題点を解決するために、特許文献２に記載の従来のプログラマブルコントローラは、所定のプログラムを実行する中央演算処理ユニット（基本筐体ユニット）、中央演算処理ユニットに接続される複数の入出力ユニット（増設筐体ユニット）、および複数の入出力ユニットの終段に接続され、各入出力ユニットの初期処理終了時に立てるフラグを終端検知信号として中央演算処理ユニットに伝送する終端専用ユニット（終端ブロック）を備えている。
また、中央演算処理ユニットは、終端専用ユニットから伝送される終端検知信号が検出できなかった場合に、複数の入出力ユニットの一部が脱落したことを検知するユニット脱落検知手段を備えている（例えば、特許文献２参照）。

上記特許文献２の従来装置において、中央演算処理ユニットは、プログラマブルコントローラの運転開始時に、各入出力ユニットに対してあらかじめ個々に局番を設定する。終端専用ユニットからの終端検知信号によって、局番の設定が正常に終了したことが確認される。また、この信号によって、終端専用ユニットの存在も同時に確認される。
局番が設定されると、中央演算処理ユニットは、各入出力ユニットに対する局番を直接指定して、当該入出力ユニットとの間で交信する。ここで、終端専用ユニットによってデータバスの安定化を図ることにより、高速処理している。

特開２００３−１６７６０８号公報 特開平６−３２４７２１号公報

上記特許文献２のプログラマブルコントローラでは、各入出力ユニットの初期処理が終了した後でなければ、局番が正常に設定されたか否か、あるいは終端専用ユニットが接続されているか否かを確認することができない。
そのため、終端専用ユニットが接続されていない場合には、データバスが不安定な状態で各入出力ユニットの初期処理が実行されて、終端検知信号が得られない異常状態が発生するという問題点があった。
また、その異常状態が、入出力ユニット自体の異常によって局番が正常に設定できないために発生したのか、終端専用ユニットが接続されていないために発生したのかを識別することができないという問題点もあった。

この発明は、上記のような問題点を解決することを課題とするものであって、その目的は、データバスが安定した状態で、確実に局番を設定することができるユニット形プログラマブルコントローラを提供することにある。

この発明に係るユニット形プログラマブルコントローラは、マイクロプロセッサおよびシーケンスプログラムが格納されたプログラムメモリを内蔵した基本筐体ユニットと、基本筐体ユニットに接続される増設筐体ユニットと、増設筐体ユニットを貫通して、一端が基本筐体ユニットにバス接続され、複数の制御信号線および複数ビットのデータバスを含む貫通バスと、貫通バスの他端に接続された終端ブロックと、基本筐体ユニットおよび増設筐体ユニットの少なくとも一方に設けられ、マイクロプロセッサに対して選択的に接続される入出力インタフェース回路とを備え、外部入力機器からの信号とプログラムメモリの内容とに応動して、外部出力機器に信号を出力するユニット形プログラマブルコントローラであって、基本筐体ユニットは、入出力インタフェース回路を識別する局番を設定する局番設定手段となる制御プログラムを含むシステムメモリと、入出力情報を記憶する演算処理用のＲＡＭメモリと、マイクロプロセッサおよび貫通バスに接続されたバスインタフェース回路とを含み、入出力インタフェース回路は、カード情報と局番を示す局番情報とを記憶する個別メモリを含み、カード情報は、入出力インタフェース回路が、入力インタフェース回路であるか出力インタフェース回路であるかを示す品種別論理情報と、入出力インタフェース回路の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報とを有し、終端ブロックは、入出力インタフェース回路に接続されたプルアップ抵抗またはプルダウン抵抗を用いて、接続位置論理情報を得る接続位置確認回路と、終端ブロックの接続状態を、接続確認信号としてマイクロプロセッサに出力する終端処理確認回路とを含み、局番設定手段は、マイクロプロセッサの運転開始時であって、接続確認信号により終端ブロックの接続が確認された場合に、最初の接続位置から接続位置論理情報に含まれる最終の接続位置までの入出力インタフェース回路に対して、順次異なる局番を割り付け設定するものである。

この発明のユニット形プログラマブルコントローラによれば、局番設定手段は、マイクロプロセッサの運転開始時であって、接続確認信号により終端ブロックの接続が確認された場合に、最初の接続位置から接続位置論理情報に含まれる最終の接続位置までの入出力インタフェース回路に対して、順次異なる局番を割り付け設定する。
そのため、データバスが安定した状態で、確実に局番を設定することができる。

以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部材、部位については、同一符号を付して説明する。

実施の形態１．
図１は、この発明の実施の形態１に係るユニット形プログラマブルコントローラ１００Ａを示す構成図である。
図１において、ユニット形プログラマブルコントローラ１００Ａは、基本筐体ユニット１１０Ａと、増設筐体ユニット１２０、１３０、１４０、１５０と、終端ブロック１６０と、貫通バス信号線ＢＵＳ（貫通バス）とを備えている。

基本筐体ユニット１１０Ａは、商用電源（例えば、ＡＣ１００Ｖ〜２４０Ｖ）の外部電源１０３から給電されるとともに、脱着コネクタ（図示せず）を介して、外部ツール１０８（例えば、パーソナルコンピュータあるいはモニタ）と接続され、制御プログラムの書き込みや運転状態の監視を行うことができるようになっている。

基本筐体ユニット１１０Ａは、マイクロプロセッサ１１１、バスインタフェース回路１１２、制御電源ユニット１１３、システムメモリ１１４Ａ、プログラムメモリ１１５Ａ、ＲＡＭメモリ１１６、ウォッチドッグタイマ１１７、シリアルインタフェース１１８、プルアップ抵抗Ｒ、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１、局番設定検索信号線１２、および貫通停止信号線１３を含んでいる。
ここで、バスインタフェース回路１１２、システムメモリ１１４Ａ、プログラムメモリ１１５Ａ、ＲＡＭメモリ１１６、およびシリアルインタフェース１１８は、マイクロプロセッサ１１１と互いにバス接続されている。
また、バスインタフェース回路１１２には、停止論理回路１１９（後述する）が設けられている。

制御電源ユニット１１３は、外部電源１０３から給電されて、入力信号回路（図示せず）に例えばＤＣ２４Ｖの安定化電圧を供給するとともに、定電圧電源線Ｖｃｃに例えばＤＣ５Ｖの安定化電圧を供給する。また、定電圧電源線Ｖｃｃおよびグランド回路ＧＮＤは、それぞれ基本筐体ユニット１１０Ａから終端ブロック１６０まで、増設筐体ユニット１２０〜１５０を貫通して設けられている。

システムメモリ１１４Ａは、例えばマスクＲＯＭメモリであり、図２および図３に示す各種制御プログラム（後述する）を含んでいる。また、システムメモリ１１４Ａは、プログラムメモリ１１５Ａに格納されたシーケンス言語によるシーケンスプログラムを、マイクロプロセッサ１１１に対応した機械言語に変換する変換プログラムを含んでいる。
なお、システムメモリ１１４Ａに含まれるプログラムは、製品の出荷段階でメーカによって格納されている。

プログラムメモリ１１５Ａは、例えば不揮発フラッシュメモリである。プログラムメモリ１１５Ａには、ユーザにより、例えばパーソナルコンピュータ（外部ツール１０８）を用いて作成されたシーケンスプログラムが、シリアルインタフェース１１８を介して書き込まれている。
また、ＲＡＭメモリ１１６は、演算処理用のメモリである。

ウォッチドッグタイマ１１７は、マイクロプロセッサ１１１が発生する暴走監視用パルス信号ＰＬＳのパルス幅を監視している。ウォッチドッグタイマ１１７は、このパルス幅が、所定幅を超過した場合に、暴走異常検出信号ＷＤを論理レベル「Ｌ」に変化させて出力する。また、ウォッチドッグタイマ１１７は、この状態を記憶し、暴走異常検出信号ＷＤによって、マイクロプロセッサ１１１のリセット処理および動作停止を行う。
ここで、暴走異常検出信号ＷＤは、停止論理回路１１９にも出力される。
なお、暴走異常検出信号ＷＤをパルス信号にして、異常発生時にマイクロプロセッサ１１１を初期化して再起動するような仕様にしてもよい。この場合も、同様の効果を奏することができる。

プルアップ抵抗Ｒを介して定電圧電源線Ｖｃｃに接続される接続確認信号線１１は、増設筐体ユニット１２０〜１５０を貫通して、終端ブロック１６０の終端処理確認回路ＥＮＤ（後述する）に接続されている。また、終端処理確認回路ＥＮＤは、グランド回路ＧＮＤに接続されている。
接続確認信号線１１によって伝達される接続確認信号ＥＮＤ１は、論理レベル「Ｌ」となることによって、終端ブロック１６０が接続されていることを認識するための信号であり、バスインタフェース回路１１２を介してマイクロプロセッサ１１１に入力される。

停止論理回路１１９は、ウォッチドッグタイマ１１７から出力される暴走異常検出信号ＷＤと、接続確認信号ＥＮＤ１の反転論理信号とが入力される論理積素子によって構成されている。
停止論理回路１１９は、暴走異常検出信号ＷＤが論理レベル「Ｌ」である場合、あるいは接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合に、論理レベル「Ｌ」の貫通停止信号ＷＤ１を貫通停止信号線１３に出力する。また、停止論理回路１１９は、この貫通停止信号ＷＤ１によって、増設筐体ユニット１３０、１５０の出力インタフェース回路１３２、１５２（後述する）をそれぞれ出力停止する。
貫通停止信号線１３は、増設筐体ユニット１２０〜１５０を貫通して設けられ、それぞれの増設筐体ユニット１２０〜１５０に接続されている。

貫通バス信号線ＢＵＳは、例えば複数の制御信号線と、１６ビットのデータバスとを含み、バスインタフェース回路１１２から終端ブロック１６０まで、増設筐体ユニット１２０〜１５０を貫通して設けられた多数の信号配線である。
マイクロプロセッサ１１１は、バスインタフェース回路１１２を介して、局番設定検索信号線１２に局番設定検索信号ＣＦ１を出力する。局番設定検索信号線１２は、増設筐体ユニット１２０の選択切り換え回路１２５ａ（後述する）に接続されている。
また、局番設定検索信号ＣＦ１は、局番を設定する場合に、論理レベル「Ｌ」となり、基本筐体ユニット１１０Ａに接続された増設筐体ユニット１２０に局番設定指令を供給する。

増設筐体ユニット１２０は、基本筐体ユニット１１０Ａの端面位置に、コネクタ（図示せず）を介して接続されている。増設筐体ユニット１２０には、入力端子台（図示せず）を介して外部入力機器１２１が接続されている。
外部入力機器１２１は、例えば操作盤に設けられた各種の操作スイッチや、アクチュエータの動作を確認するためのセンサスイッチである。増設筐体ユニット１２０は、例えば８点の信号が入力可能であり、さらに多くの外部入力機器１２１を接続する場合には、増設筐体ユニット１２０の接続台数を増やすようになっている。

増設筐体ユニット１２０は、入力インタフェース回路１２２（入出力インタフェース回路）、プルアップ抵抗１２３、１２４、選択切り換え回路１２５ａ、１２５ｂ、および接続位置信号線１４を含んでいる。
入力インタフェース回路１２２は、データセレクタ（図示せず）を介して、外部入力機器１２１からの信号を貫通バス信号線ＢＵＳに出力する入力信号回路と、カード情報を格納したカード情報格納メモリ（個別メモリ）と、入力インタフェース回路１２２を識別するための局番を示す局番情報メモリ（個別メモリ）とを有している。

プルアップ抵抗１２３は、一端が定電圧電源線Ｖｃｃに接続され、他端が接続位置信号線１４に接続されている。接続位置信号線１４は、終端ブロック１６０の接続位置確認回路ＬＳＴ（後述する）に接続されるようになっている。また、接続位置確認回路ＬＳＴは、グランド回路ＧＮＤに接続されている。
接続位置信号線１４によって伝達される接続位置論理信号ＭＤＬは、カード情報格納メモリに入力されて、入力インタフェース回路１２２の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報として記憶される。
ここで、増設筐体ユニット１２０は、終端ブロック１６０に接続されていない（最終の接続位置ではない）ので、接続位置信号線１４は、グランド回路ＧＮＤに接続されず、接続位置論理信号ＭＤＬは、論理レベル「Ｈ」となっている。

選択切り換え回路１２５ａ、１２５ｂは、一対の論理和素子によって構成されている。選択切り換え回路１２５ａ、１２５ｂのそれぞれの第１入力端子には、プルアップ抵抗１２４によって、常時は、論理レベル「Ｈ」の信号が入力されている。また、局番設定検索信号ＣＦ１は、選択切り換え回路１２５ａ、１２５ｂの第１入力端子にそれぞれ入力されている。
選択切り換え回路１２５ａの第２入力端子には、カード情報格納メモリに格納されている個別完了論理情報（後述する）を含む個別完了論理信号ＦＩＮの反転論理信号が入力されている。また、選択切り換え回路１２５ｂの第２入力端子には、カード情報格納メモリに格納されている個別完了論理情報を含む個別完了論理信号ＦＩＮがそのまま入力されている。
個別完了論理信号ＦＩＮは、局番設定が完了している場合に、論理レベル「Ｈ」となる。

ここで、マイクロプロセッサ１１１が、局番設定を行うために局番設定検索信号ＣＦ１が論理レベル「Ｌ」に変化させた場合であって、増設筐体ユニット１２０の局番設定が未完了（個別完了論理信号ＦＩＮが論理レベル「Ｌ」）の場合には、選択切り換え回路１２５ｂの出力が論理レベル「Ｌ」となり、増設筐体ユニット１２０がマイクロプロセッサ１１１との交信権を得る。
交信権を得た増設筐体ユニット１２０は、貫通バス信号線ＢＵＳを介して、マイクロプロセッサ１１１にカード情報を送信する。続いて、マイクロプロセッサ１１１は、次の処理タイミングで、貫通バス信号線ＢＵＳを介して、増設筐体ユニット１２０に設定する局番（設定局番）を送信し、設定局番を増設筐体ユニット１２０の局番情報メモリに書き込む。

次に、増設筐体ユニット１２０は、貫通バス信号線ＢＵＳを介して、マイクロプロセッサ１１１に対して、書き込まれた局番情報を確認返信する。続いて、マイクロプロセッサ１１１は、貫通バス信号線ＢＵＳを介して、増設筐体ユニット１２０に個別完了論理信号ＦＩＮを論理レベル「Ｈ」として送信する。
増設筐体ユニット１２０は、個別完了論理信号ＦＩＮを、局番の設定が完了しているか否かを識別して、選択切り換え回路１２５ａ、１２５ｂを切り換えるための個別完了論理情報としてカード情報格納メモリに記憶する。
増設筐体ユニット１２０の局番設定が完了すると、選択切り換え回路１２５ａの第２入力端子には、論理レベル「Ｌ」の信号が入力される。このとき、選択切り換え回路１２５ａから、論理レベル「Ｌ」の信号が出力される。すなわち、局番設定検索信号ＣＦ１の論理レベル「Ｌ」が、次の増設筐体ユニット１３０の選択切り換え回路１３５ａ、１３５ｂ（後述する）の第１入力端子にそれぞれ入力され、以下同様にして順次局番設定される。

増設筐体ユニット１３０は、増設筐体ユニット１２０の端面位置に、コネクタ（図示せず）を介して接続されている。増設筐体ユニット１３０には、出力端子台（図示せず）を介して外部負荷１３１（外部出力機器）が接続されている。
外部負荷１３１は、例えば操作盤に設けられた各種の表示ランプや、アクチュエータ駆動用の電磁弁、あるいはモータ駆動用の電磁継電器である。増設筐体ユニット１３０は、例えば８点の信号を出力可能であり、さらに多くの外部負荷を接続する場合には、増設筐体ユニット１３０の接続台数を増やすようになっている。

増設筐体ユニット１３０は、出力インタフェース回路１３２（入出力インタフェース回路）、プルアップ抵抗１３３、１３４、選択切り換え回路１３５ａ、１３５ｂ、および接続位置信号線１４を含んでいる。
出力インタフェース回路１３２は、マイクロプロセッサ１１１から出力されて外部負荷１３１を駆動する駆動信号を、貫通バス信号線ＢＵＳからラッチメモリ（図示せず）に取り込む出力信号回路と、カード情報を格納したカード情報格納メモリ（個別メモリ）と、出力インタフェース回路１３２を識別するための局番を示す局番情報メモリ（個別メモリ）とを有している。
プルアップ抵抗１３３、１３４、および選択切り換え回路１３５ａ・１３５ｂの構成は、上記の増設筐体ユニット１２０と同様である。

増設筐体ユニット１４０は、増設筐体ユニット１３０の端面位置に、コネクタ（図示せず）を介して接続されている。増設筐体ユニット１４０には、入力端子台（図示せず）を介してアナログ入力機器１４１（外部入力機器）が接続されている。
増設筐体ユニット１４０は、入力インタフェース回路１４２（入出力インタフェース回路）、プルアップ抵抗１４３、１４４、選択切り換え回路１４５ａ、１４５ｂ、および接続位置信号線１４を含んでいる。
増設筐体ユニット１４０は、例えば４チャンネルのアナログ信号が入力される。増設筐体ユニット１４０は、入力インタフェース回路１４２内の多チャンネルＡＤ変換器（図示せず）によってアナログ信号をデジタル信号に変換し、４チャンネルのアナログ入力に対する各１２ビットのデジタル変換データをマイクロプロセッサ１１１に送信する。
プルアップ抵抗１４３、１４４、および選択切り換え回路１４５ａ・１４５ｂの構成は、上記の増設筐体ユニット１２０と同様である。

増設筐体ユニット１５０は、増設筐体ユニット１４０の端面位置に、コネクタ（図示せず）を介して接続されている。増設筐体ユニット１５０には、出力端子台（図示せず）を介してアナログ負荷１５１（外部出力機器）が接続されている。
増設筐体ユニット１５０は、出力インタフェース回路１５２（入出力インタフェース回路）、プルアップ抵抗１５３、１５４、選択切り換え回路１５５ａ、１５５ｂ、および接続位置信号線１４を含んでいる。

増設筐体ユニット１５０は、例えば４チャンネルのアナログ信号を出力する。増設筐体ユニット１５０は、出力インタフェース回路１５２内の多チャンネルＤＡ変換器（図示せず）によってデジタル信号をアナログ信号に変換し、マイクロプロセッサ１１１から送信される１２ビットのデジタルデータに対する４チャンネルのアナログ変換データを、アナログ負荷１５１に出力する。
プルアップ抵抗１５３、１５４、および選択切り換え回路１５５ａ・１５５ｂの構成は、上記の増設筐体ユニット１２０と同様である。

なお、貫通停止信号ＷＤ１が論理レベル「Ｌ」の場合には、前述のように、外部負荷１３１およびアナログ負荷１５１に対する出力信号が停止するようになっている。
しかしながら、貫通停止信号ＷＤ１が論理レベル「Ｌ」の場合に、外部負荷１３１およびアナログ負荷１５１に対する出力信号を現状保持にして、新たな出力信号の書き込みを停止するようにしてもよい。
貫通停止信号ＷＤ１が論理レベル「Ｌ」の場合に、出力信号を停止するか、あるいは現状保持にするかは、プログラムメモリ１１５Ａに書き込まれたパラメータによって決定される。

終端ブロック１６０は、増設筐体ユニット１５０の端面位置に設けられている。
終端ブロック１６０は、終端処理回路１６２、接続位置確認回路ＬＳＴ、および終端処理確認回路ＥＮＤを含んでいる。
終端処理回路１６２は、貫通バス信号線ＢＵＳの端末に接続されている。終端処理回路１６２は、高速信号の反射を防止するためのインピーダンス素子をグランド回路ＧＮＤに接続するプルダウン回路によって構成されている。あるいは、終端処理回路１６２は、インピーダンス素子を定電圧電源線Ｖｃｃに接続するプルアップ回路によって構成されている。

接続位置確認回路ＬＳＴは、増設筐体ユニット１５０（最終の接続位置に接続された増設筐体ユニット）のプルアップ抵抗１５３に接続された接続位置信号線１４を、終端ブロック１６０内でグランド回路ＧＮＤに接続して論理反転させる。
すなわち、プルアップ抵抗１５３に接続された接続位置信号線１４は、終端ブロック１６０内の接続位置確認回路ＬＳＴでグランド回路ＧＮＤに接続され、接続位置論理信号ＭＤＬは、論理レベル「Ｌ」となる。これに対し、増設筐体ユニット１２０〜１４０（中間の接続位置に接続された増設筐体ユニット）のプルアップ抵抗１２３〜１４３に接続された接続位置信号線１４は、グランド回路ＧＮＤに接続されず、接続位置論理信号ＭＤＬは、論理レベル「Ｈ」となっている。
なお、プルアップ抵抗１２３〜１５３をプルダウン抵抗に変更し、プルダウン抵抗を終端ブロック１６０内の接続位置確認回路ＬＳＴで定電圧電源線Ｖｃｃに接続して論理反転させてもよい。この場合も、同様の効果を奏する。

終端処理確認回路ＥＮＤは、終端ブロック１６０が接続されていることを、接続確認信号線１１によって伝達される接続確認信号ＥＮＤ１として、マイクロプロセッサ１１１に伝達するためのロウレベルの論理発生回路である。
なお、基本筐体ユニット１１０Ａに設けられたプルアップ抵抗Ｒをプルダウン抵抗に変更し、終端ブロック１６０内の終端処理確認回路ＥＮＤで定電圧電源線Ｖｃｃに接続してハイレベルの論理信号を与えてもよい。この場合も、同様の効果を奏する。

入出力インタフェース回路１２２〜１５２（入力インタフェース回路１２２、１４２、および出力インタフェース回路１３２、１５２）のカード情報格納メモリは、カード情報として、品種別論理情報と、個別完了論理情報と、接続位置論理情報とを有している。
品種別論理情報は、入出力インタフェース回路１２２〜１５２が、入力インタフェース回路であるか出力インタフェース回路であるかを示す。個別完了論理情報は、局番設定が完了しているか否かを識別して、選択切り換え回路１２５〜１５５を切り換えるための情報である。接続位置論理情報は、入出力インタフェース回路１２２〜１５２の接続位置が、最終の接続位置であるか、最終の接続位置以外の中間の接続位置であるかを示す。

また、上記品種別論理情報には、入出力インタフェース回路１２２〜１５２が、ＯＮ／ＯＦＦ信号用であるか、アナログ信号用であるかを識別する情報も付加されている。
入出力インタフェース回路１２２〜１５２が、アナログ信号用の場合には、マイクロプロセッサ１１１と多チャンネルＡＤ変換器、あるいは多チャンネルＤＡ変換器との間で、複数回の読み出し、または書き込み操作が行われる。

なお、ＯＮ／ＯＦＦ信号用の入出力インタフェース回路を有する増設筐体ユニットにおいて、増設筐体ユニットに入出力可能な信号は、１６点であってもよい。
このとき、品種別論理情報には、増設筐体ユニットに入出力可能な信号が８点単位であるか、１６点単位であるかを識別する情報が付加される。またこの場合、入力８点、あるいは出力８点毎に、それぞれ一つの局番が割り付けられるようになっている。

また、ＯＮ／ＯＦＦ信号用の入出力インタフェース回路を有する増設筐体ユニットにおいて、入出力をそれぞれ８点ずつ有していてもよい。
この場合も、入力８点、あるいは出力８点毎に、一つの局番が割り付けられるようになっている。

また、アナログ信号用の入出力インタフェース回路を有する増設筐体ユニットにおいて、増設筐体ユニットに入出力可能な信号は、８チャンネルであってもよい。また、入出力をそれぞれ４チャンネルずつ有していてもよい。
このとき、品種別論理情報には、増設筐体ユニットに入出力可能な信号が４チャンネル単位であるか、８チャンネル単位であるかを識別する情報が付加される。またこの場合、入力４チャンネル、あるいは出力４チャンネル毎に、それぞれ一つの局番が割り付けられるようになっている。

上記の品種別論理情報は、データバスに対して接続、または解放するために設けられたデータセレクタの複数ビットの入力端子を、プリント基板によってグランド回路ＧＮＤに接続するか、定電圧電源線Ｖｃｃに接続するかによって決定される配線パターン情報となっている。そのため、品種別論理情報を記憶したカード情報格納メモリと、局番情報を記憶する局番情報メモリとを総称して個別メモリとしたが、品種別論理情報には、読み書き可能なメモリが用いられているものではない。

貫通バス信号線ＢＵＳは、入出力インタフェース回路１２２〜１５２に対する局番を設定するためのアドレスバスとして用いられる。また、貫通バス信号線ＢＵＳは、カード情報を読み出したり、外部からの入力信号を読み出したりするための読み出し用のデータバスとして用いられる。また、貫通バス信号線ＢＵＳは、局番設定や外部負荷１３１に対する制御出力データを書き込むための書き込み用のデータバスとして用いられる。
これらの使い分けは、マイクロプロセッサ１１１が発生するコマンドデータに依存して決定されるようになっている。

また、多数の入出力データを有するアナログ信号用の入出力インタフェース回路１４２、１５２については、複数回の交信によって全データの伝達が行われるものであって、読み書きのタイミングは、マイクロプロセッサ１１１が発生する制御信号であるタイミング信号によって決定されるようになっている。

なお、上記の説明では、入出力インタフェース回路が、ＯＮ／ＯＦＦ信号用である場合に、入力８点、あるいは出力８点毎に一つの局番が割り付けられ、アナログ信号用である場合に、入力４チャンネル、あるいは出力４チャンネル毎に一つの局番が割り付けられるとしたが、これに限定されることはない。
８点よりも多い入出力点数や、４チャンネルよりも多い入出力チャンネルのものに対して、一つの局番を割り付けてもよい。また、入出力混合のものに対して一つの局番を割り付けてもよい。
これらの場合も、同様の効果を奏することができる。

以下、図１とともに、図２および図３のフローチャートを参照しながら、この発明の実施の形態１に係るユニット形プログラマブルコントローラ１００Ａの動作について説明する。
なお、ステップＳ２３、ステップＳ２４、ステップＳ２８は、局番設定の対象となっている増設筐体ユニットの動作を示しており、その他のステップは、マイクロプロセッサ１１１の動作を示している。
このフローチャートに示した処理は、所定の周期毎に実行される。

図２において、まず、電源スイッチ（図示せず）が投入されて、ユニット形プログラマブルコントローラ１００Ａに電源の供給が開始される（ステップＳ１０）。また、電源立ち上がりパルス（図示せず）によって、増設筐体ユニット１２０〜１５０内のカード情報格納メモリおよび局番情報メモリの内容が初期化され、局番は、初期値（例えば、「００」）が設定される（ステップＳ１１）。その結果、全ての個別完了論理信号ＦＩＮは、論理レベル「Ｌ」となっているので、選択切り換え回路１２５ａ〜１５５ａの出力は、全て論理信号「Ｈ」となっている。

続いて、マイクロプロセッサ１１１の動作が開始される（ステップＳ１２）。
次に、後述する局番設定完了フラグ（図示せず）を確認することにより、局番設定が完了しているか否かが判定される（ステップＳ１３）。
局番設定完了フラグは、基本筐体ユニット１１０Ａに接続された全ての増設筐体ユニット１２０〜１５０に対する局番設定が完了した際にセットされる。
ここで、初回の動作にあっては、局番設定が完了していない（すなわち、Ｎｏ）と判定されて、ステップＳ１４に移行する。また、次回以降の動作にあっては、局番設定が完了した（すなわち、Ｙｅｓ）と判定されて、図３のステップＳ３２に移行する。

続いて、接続確認信号ＥＮＤ１の論理レベルを確認することにより、終端ブロック１６０が接続されているか否かが判定される（ステップＳ１４）。
ステップＳ１４において、接続確認信号ＥＮＤ１が論理レベル「Ｈ」であり、終端ブロック１６０が接続されていない（すなわち、Ｎｏ）と判定された場合には、異常状態をＲＡＭメモリ１１６に記憶させるとともに、異常表示ＬＥＤ（図示せず）を点滅表示させて異常報知する（ステップＳ１５）。
なお、終端ブロック１６０が接続されていない場合だけでなく、例えばコネクタの接触不良によって増設筐体ユニット１２０〜１５０、および終端ブロック１６０の一部が脱落状態にある場合にも、接続確認信号ＥＮＤ１が論理レベル「Ｈ」となる。

次に、マイクロプロセッサ１１１の動作が終了する（ステップＳ１６）。
ステップＳ１６でマイクロプロセッサ１１１の動作が終了した後は、次回の処理タイミングにおいて、ステップＳ１２に示したマイクロプロセッサ１１１の動作が再び開始される。
したがって、終端ブロック１６０が未接続であれば、ステップＳ１２〜ステップＳ１６が循環動作して異常報知が継続する。この状態を脱出するためには、電源スイッチを開路する必要がある。

一方、ステップＳ１４において、終端ブロック１６０が接続されている（すなわち、Ｙｅｓ）と判定された場合には、局番設定検索信号ＣＦ１の論理レベルが、「Ｈ」から「Ｌ」にされて送信される（ステップＳ１７）。
ここで、局番設定検索信号ＣＦ１が論理レベル「Ｌ」になったことにより、選択切り換え回路１２５ｂ〜１５５ｂのうち、選択切り換え回路１２５ｂの出力のみが論理レベル「Ｌ」となり、増設筐体ユニット１２０がマイクロプロセッサ１１１との交信権を得る。

続いて、交信権を得た増設筐体ユニット１２０が貫通バス信号線ＢＵＳに送信したカード情報が読み出され（ステップＳ１８）、正常なカード情報が受信されたか否かが判定される（ステップＳ１９）。
ステップＳ１９において、正常なカード情報が受信されていない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ１５に移行する。

一方、ステップＳ１９において、正常なカード情報が受信された（すなわち、Ｙｅｓ）と判定された場合には、カード情報のうち、接続位置論理情報を含む接続位置論理信号ＭＤＬの論理レベルを確認することにより、対象となっている増設筐体ユニットの接続位置が、最終の接続位置以外の中間の接続位置であるか否かが判定される（ステップＳ２０）。
ここで、増設筐体ユニット１２０は、最終の接続位置ではないので、中間の接続位置であると判定される。

ステップＳ２０において、中間の接続位置である（すなわち、Ｙｅｓ）と判定された場合には、設定局番が貫通バス信号線ＢＵＳに送信される（ステップＳ２１）。
一方、ステップＳ２０において、中間の接続位置でない（最終の接続位置である）（すなわち、Ｎｏ）と判定された場合には、これから局番設定の行われる増設筐体ユニットが、最終の接続位置のものであることが記憶され（ステップＳ２２）、ステップＳ２１に移行する。

続いて、貫通バス信号線ＢＵＳに送信された設定局番が、交信権を得た増設筐体ユニット１２０によって受信されて、局番情報メモリに書き込まれる（ステップＳ２３）。
次に、局番情報メモリに書き込まれた局番情報が、交信権を得た増設筐体ユニット１２０によって、貫通バス信号線ＢＵＳを介して確認返信され（ステップＳ２４）、局番情報が受信される（ステップＳ２５）。

続いて、ステップＳ２１で送信した設定局番と、増設筐体ユニット１２０から受信した局番情報とが、一致するか否かが判定される（ステップＳ２６）。
ステップＳ２６において、設定局番と局番情報とが一致しない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ１５に移行する。

一方、ステップＳ２６において、設定局番と局番情報とが一致する（すなわち、Ｙｅｓ）と判定された場合には、局番設定の対象となった増設筐体ユニット１２０に対して、局番設定が完了したことを示す個別完了論理信号ＦＩＮが、論理レベル「Ｈ」で送信される（ステップＳ２７）。
次に、個別完了論理信号ＦＩＮが、局番設定の対象となった増設筐体ユニット１２０によって受信され、個別完了論理情報としてカード情報格納メモリに記憶される（ステップＳ２８）。

続いて、ステップＳ２２における最終の接続位置についての記憶の有無に基づいて、全ての増設筐体ユニットに対する局番設定が完了したか否かが判定される（ステップＳ２９）。
ステップＳ２９において、全ての局番設定が完了していない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ１７に移行する。
一方、ステップＳ２９において、全ての局番設定が完了した（すなわち、Ｙｅｓ）と判定された場合には、ステップＳ３０（後述する）に移行する。

ここで、増設筐体ユニット１２０の局番設定時には、ステップＳ２２における最終の接続位置についての記憶が無いので、全ての局番設定が完了していないと判定され、ステップＳ１７に移行する。
ステップＳ１７において、再び局番設定検索信号ＣＦ１の論理レベルが、「Ｈ」から「Ｌ」にされて送信される。このとき、増設筐体ユニット１２０の局番設定が完了しているので、選択切り換え回路１２５ａの第２入力端子には、論理レベル「Ｌ」の信号が入力され、選択切り換え回路１２５ａから、論理レベル「Ｌ」の信号が出力される。
すなわち、選択切り換え回路１３５ｂの出力のみが論理レベル「Ｌ」となり、増設筐体ユニット１３０がマイクロプロセッサ１１１との交信権を得る。

続いて、上記と同様にして増設筐体ユニット１３０〜１５０の局番が順次設定される。
なお、増設筐体ユニット１５０の局番設定時には、ステップＳ２０において、中間の接続位置でないと判定され、ステップＳ２２において、最終の接続位置のものであることが記憶されて、ステップＳ２９において、全ての増設筐体ユニットに対する局番設定が完了したと判定される。

次に、局番情報とカード情報との対応がカード編成情報として記憶され（ステップＳ３０）、局番設定完了フラグがセットされて（ステップＳ３１）、マイクロプロセッサ１１１の動作が終了する（ステップＳ１６）。
ステップＳ１６でマイクロプロセッサ１１１の動作が終了した後は、次回の処理タイミングにおいて、ステップＳ１２に示したマイクロプロセッサ１１１の動作が再び開始される。

図３において、まず、現場のオペレータによって操作されるＲＵＮ／ＳＴＯＰスイッチ（図示せず）の状態を確認することにより、ＲＵＮモードであるか否かが判定される（ステップＳ３２）。
ステップＳ３２において、ＲＵＮモードでない（ＳＴＯＰモードである）（すなわち、Ｎｏ）と判定された場合には、外部ツール１０８（例えば、パーソナルコンピュータ）が接続されて、プログラムモードとしての通信が実行されているか否かが判定される（ステップＳ３３）。

ステップＳ３３において、プログラムモードとしての通信が実行されている（すなわち、Ｙｅｓ）と判定された場合には、外部ツール１０８によって作成されたシーケンスプログラムが、プログラムメモリ１１５Ａに転送される（ステップＳ３４）。
続いて、プログラムモードが解除されるか、あるいは外部ツール１０８の接続が解除されることにより、マイクロプロセッサ１１１の動作が終了する（ステップＳ１６）。
ステップＳ１６でマイクロプロセッサ１１１の動作が終了した後は、次回の処理タイミングにおいて、ステップＳ１２に示したマイクロプロセッサ１１１の動作が再び開始される。

一方、ステップＳ３３において、プログラムモードとしての通信が実行されていない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ１６に移行する。
なお、プログラムモードとしての通信が実行されていない状態とは、外部ツール１０８が接続されていないか、外部ツール１０８が接続されていても、例えばモニタモードとしての通信が実行されている状態である。

したがって、外部ツール１０８が接続されず、かつＲＵＮ／ＳＴＯＰスイッチがＳＴＯＰモードである場合には、ステップＳ１２、ステップＳ１３、ステップＳ３２、ステップＳ３３、ステップＳ１６、ステップＳ１２が循環動作する。
このとき、マイクロプロセッサ１１１は、ＲＵＮ／ＳＴＯＰスイッチがＲＵＮモードにされるか、あるいは外部ツール１０８（例えば、パーソナルコンピュータ）が接続されてプログラムモードとしての通信が実行されるかを待機する状態となる。

一方、ステップＳ３２において、ＲＵＮモードである（すなわち、Ｙｅｓ）と判定された場合には、ＲＵＮモードでの初回の動作の際にセットされる初回動作フラグ（図示せず）を確認することにより、ＲＵＮモードでの初回動作であるか否かが判定される（ステップＳ３５）。
ステップＳ３５において、初回動作である（すなわち、Ｙｅｓ）と判定された場合には、現在のカード編成情報が読み出される（ステップＳ３６）。
ステップＳ３６において、マイクロプロセッサ１１１は、既に設定した設定局番を指定し、指定された局番に対応する増設筐体ユニットが、自身のカード情報を送信することにより、カード編成情報が確認される。

次に、図２のステップＳ３０で記憶されたカード編成情報と、ステップＳ３６で得られた現在のカード編成情報とが比較され、カード編成情報が異常（すなわち、比較結果が不一致）であるか否かが判定される（ステップＳ３７）。
ステップＳ３７において、カード編成情報が異常である（すなわち、Ｙｅｓ）と判定された場合には、カード編成情報の異常状態をＲＡＭメモリ１１６に記憶させるとともに、異常表示ＬＥＤを点滅表示させて異常報知し（ステップＳ３８）、マイクロプロセッサ１１１の動作が終了する（ステップＳ１６）。
ステップＳ１６でマイクロプロセッサ１１１の動作が終了した後は、次回の処理タイミングにおいて、ステップＳ１２に示したマイクロプロセッサ１１１の動作が再び開始される。
一方、ステップＳ３７において、カード編成情報が異常でない（すなわち、Ｎｏ）と判定された場合には、後述するステップＳ４３に移行する。

一方、ステップＳ３５において、初回動作でない（すなわち、Ｎｏ）と判定された場合には、ステップＳ３４でプログラムメモリ１１５Ａに転送されたシーケンスプログラムが実行される（ステップＳ３９）。
続いて、シーケンスプログラムの中にあるＥＮＤ命令が実行されたか否かが判定される（ステップＳ４０）。

ステップＳ４０において、ＥＮＤ命令が実行されていない（すなわち、Ｎｏ）と判定された場合には、再度ステップＳ３９に移行して、ＥＮＤ命令が実行されたか否かが判定される。
したがって、ＥＮＤ命令が実行されるまでは、ステップＳ３９、ステップＳ４０が循環動作する。
一方、ステップＳ４０において、ＥＮＤ命令が実行された（すなわち、Ｙｅｓ）と判定された場合には、接続確認信号ＥＮＤ１の論理レベルを確認することにより、増設筐体ユニット１２０〜１５０、および終端ブロック１６０が正常に接続されているか否かが判定される（ステップＳ４１）。

ステップＳ４１において、接続確認信号ＥＮＤ１が論理レベル「Ｈ」であり、増設筐体ユニット１２０〜１５０、および終端ブロック１６０が正常に接続されていない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ３８に移行する。
一方ステップＳ４１において、増設筐体ユニット１２０〜１５０、および終端ブロック１６０が正常に接続されている（すなわち、Ｙｅｓ）と判定された場合には、ステップＳ３９で実行されたシーケンスプログラムの実行結果として、増設筐体ユニット１３０、１５０に対して、制御信号である出力信号の書き込みが実行される（ステップＳ４２）。

次に、増設筐体ユニット１２０、１４０から入力信号が読み出されて、ＲＡＭメモリ１１６に転送され（ステップＳ４３）、ステップＳ３２に移行して、再びＲＵＮモードであるか否かが判定される。
なお、ステップＳ４２およびステップＳ４３において、入出力信号の読み出しおよび書き込みは、マイクロプロセッサ１１１によって指定された局番と合致する局番が設定された増設筐体ユニットが、マイクロプロセッサ１１１との交信権を得て実行される。

図２および図３に示したフローチャートにおいて、ステップＳ１７〜ステップＳ２９から構成されるブロックは、局番設定手段となる。この局番設定動作は、電源投入後の初回動作で実行される。
また、ステップＳ１４は、局番設定手段による局番設定前に実行される第１異常判定手段となる。第１異常判定手段は、終端ブロック１６０が未接続であるか、あるいは接続されていても、例えばコネクタの接触不良によって、接続確認信号ＥＮＤ１が論理レベル「Ｌ」にならない場合に、終端処理未完了を判定する。

また、ステップＳ１９は、第２異常判定手段となる。第２異常判定手段は、最終の接続位置以前の入出力インタフェース回路からカード情報が得られない場合、あるいは、カード情報のうち、接続位置論理情報を含む接続位置論理信号ＭＤＬの論理レベルが「Ｌ」のものが、所定時間を経過しても得られない場合に異常判定する。
また、ステップＳ２６は、第３異常判定手段となる。第３異常判定手段は、ステップＳ２１で送信した設定局番と、ステップＳ２５で受信した局番情報とが一致しない場合に異常判定する。

また、ステップＳ１５は、設定異常処理手段となる。設定異常処理手段は、第１、第２、あるいは第３異常判定手段が異常判定した際に作用して、異常状態をＲＡＭメモリ１１６に記憶させるとともに、異常表示ＬＥＤを点滅表示させて異常報知する。
また、ステップＳ３０は、カード編成記憶手段となる。カード編成記憶手段は、全ての増設筐体ユニットに対する局番設定が完了した際に、局番情報とカード情報との対応をカード編成情報としてＲＡＭメモリ１１６に記憶する。

また、ステップＳ３７は、編成異常検出手段となる。編成異常検出手段は、ステップＳ３６で得られた現在のカード編成情報と、ステップＳ３０で記憶されたカード編成情報とが一致しない場合に異常判定する。
また、ステップＳ４１は、脱落異常検出手段となる。脱落異常検出手段は、運転中において、終端ブロック１６０が接続されていないか、あるいは接続されていても、例えばコネクタの接触不良によって、増設筐体ユニット１２０〜１５０、および終端ブロック１６０の一部が脱落状態となり、接続確認信号ＥＮＤ１が論理レベル「Ｌ」にならない場合に、終端処理未完了の判定を行う。
また、ステップＳ３８は、編成異常処理手段となる。編成異常処理手段は、編成異常検出手段がカード編成情報の異常を検出した場合、あるいは脱落異常検出手段が終端処理未完了を判定した場合に作用して、異常状態をＲＡＭメモリ１１６に記憶させるとともに、異常表示ＬＥＤを点滅表示させて異常報知する。

なお、上記の説明において、ステップＳ４１の脱落異常検出手段は、ステップＳ４０でシーケンスプログラムのＥＮＤ命令が実行される度に実行されている。それに対して、ステップＳ３７の編成異常検出手段は、ステップＳ３５において、ＲＵＮモードでの初回動作であると判定された場合に、一括して実行されている。
しかしながら、シーケンスプログラムのＥＮＤ命令が実行される度に一つの増設筐体ユニットに関するカード編成異常をチェックし、順次他の増設筐体ユニットに関するカード編成異常をチェックしながら、運転中に複数の演算サイクルにわたってカード編成異常をチェックしてもよい。

このとき、ユニット形プログラマブルコントローラ１００Ａの演算周期が例えば１０ｍｓであれば、不必要に高頻度にカード編成異常をチェックすることになる。しかしながら、シーケンスプログラムの中で、カード編成異常のチェックを適正な頻度で実行することができる。
その方法の一つとして、シーケンスプログラムの中でもアクセスが可能な特定メモリ領域にカード情報を格納し、一般のシーケンス命令を用いて異常判定と異常処理とを実行する方法がある。
また、他の方法として、シーケンスプログラムの中で使用することができる異常判定専用命令を準備して、シーケンスプログラムの中で、この異常判定専用命令を用いて異常判定を実行する方法がある。
このように、シーケンスプログラムの中で、異常判定と異常処理とを行う場合には、ユーザの意思に基づく判定頻度と異常処理方法を採用することができる。

この発明の実施の形態１に係るユニット形プログラマブルコントローラ１００Ａによれば、マイクロプロセッサ１１１およびシーケンスプログラムが格納されたプログラムメモリ１１５Ａを内蔵した基本筐体ユニット１１０Ａと、基本筐体ユニット１１０Ａに接続される増設筐体ユニット１２０〜１５０と、増設筐体ユニット１２０〜１５０を貫通して基本筐体ユニット１１０Ａにバス接続され、複数の制御信号線および複数ビットのデータバスを含む貫通バスと、基本筐体ユニット１１０Ａの反対側となるように貫通バスに接続された終端ブロック１６０と、基本筐体ユニット１１０Ａおよび増設筐体ユニット１２０〜１５０の少なくとも一方に設けられ、マイクロプロセッサ１１１に対して選択的に接続される入出力インタフェース回路１２２〜１５２とを備え、外部入力機器１２１からの信号とプログラムメモリ１１５Ａの内容とに応動して、外部出力機器に信号を出力するユニット形プログラマブルコントローラ１００Ａであって、基本筐体ユニット１１０Ａは、入出力インタフェース回路１２２〜１５２を識別する局番を設定するための局番設定手段（ステップＳ１７〜ステップＳ２９）となる制御プログラムを含むシステムメモリ１１４Ａと、入出力情報を記憶する演算処理用のＲＡＭメモリ１１６と、マイクロプロセッサ１１１および貫通バスに接続されたバスインタフェース回路１１２とを含み、入出力インタフェース回路１２２〜１５２は、カード情報と局番を示す局番情報とを記憶する個別メモリを含み、カード情報は、入出力インタフェース回路１２２〜１５２が、入力インタフェース回路であるか出力インタフェース回路であるかを示す品種別論理情報と、入出力インタフェース回路１２２〜１５２の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報とを有し、終端ブロック１６０は、入出力インタフェース回路１２２〜１５２に接続されたプルアップ抵抗１２３〜１５３またはプルダウン抵抗を用いて、接続位置論理情報を得る接続位置確認回路ＬＳＴと、終端ブロック１６０の接続状態を、接続確認信号ＥＮＤ１としてマイクロプロセッサ１１１に出力する終端処理確認回路ＥＮＤとを含み、局番設定手段は、マイクロプロセッサ１１１の運転開始時であって、接続確認信号ＥＮＤ１により終端ブロック１６０の接続が確認された場合に、最初の接続位置から接続位置論理情報に含まれる最終の接続位置までの入出力インタフェース回路１２２〜１５２に対して、順次異なる局番を割り付け設定する。
すなわち、終端処理確認回路ＥＮＤによって終端ブロック１６０の接続が確認された場合に局番設定を開始し、増設筐体ユニット１２０〜１５０のカード情報格納メモリに格納されたカード情報を確認することによって、局番設定が完了したか否かを判定している。
そのため、終端ブロック１６０が未接続であって、データバスが不安定な状態で局番設定が行われることがなく、局番の誤設定を防止して確実に局番を設定することができる。

また、カード情報のうち、品種別論理情報は、プリント基板に設けられた配線パターンによって決定される固定情報であるのに対して、接続位置論理情報は、入出力インタフェース回路１２２〜１５２の接続位置によって変化する可変情報である。
しかしながら、可変情報である接続位置論理情報も、終端ブロック１６０内に設けられた配線パターンである終端処理確認回路ＥＮＤによって決定される。
そのため、複雑な制御動作に依存せず、既存のデータバスを用いて、接続位置論理情報を、マイクロプロセッサ１１１に対して容易に伝達することができる。

また、入出力インタフェース回路１２２〜１５２には、マイクロプロセッサ１１１が出力する局番設定検索信号ＣＦ１を受信し、局番の設定完了に伴って順次後段に接続された入出力インタフェース回路１２２〜１５２に局番設定検索信号ＣＦ１を伝達するための選択切り換え回路１２５〜１５５が接続され、カード情報は、局番の設定が完了しているか否かを識別して、選択切り換え回路１２５〜１５５を切り換えるための個別完了論理情報をさらに有し、局番設定手段は、データバスを介して局番設定検索信号ＣＦ１を受信した入出力インタフェース回路１２２〜１５２のカード情報を読み出し、データバスを介して、局番設定検索信号ＣＦ１を受信した入出力インタフェース回路１２２〜１５２の個別メモリに、対応した局番を書き込み、マイクロプロセッサ１１１は、局番の設定が完了した後は、データバスを介して局番を指定し、指定された局番の入出力インタフェース回路１２２〜１５２との間で、データバスを介してデータを交信する。
そのため、複数の入出力インタフェース回路１２２〜１５２に対して、選択切り換え回路１２５〜１５５を用いて漏れなく確実に局番を設定することができる。また、最終の接続位置の入出力インタフェース回路１２２〜１５２を明確にすることができる。

また、基本筐体ユニット１１０Ａは、マイクロプロセッサ１１１の動作を監視するウォッチドッグタイマ１１７と、出力インタフェース回路を出力停止または現状保持する停止論理回路１１９とをさらに含み、ウォッチドッグタイマ１１７は、マイクロプロセッサ１１１が出力する暴走監視用パルス信号ＰＬＳのパルス幅が所定幅よりも大きくなった場合に、マイクロプロセッサ１１１および停止論理回路１１９に暴走異常検出信号ＷＤを出力して、マイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行い、停止論理回路１１９は、暴走異常検出信号ＷＤを受信した場合と、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合とに、貫通停止信号線１３を介して出力インタフェース回路の出力停止または現状保持を行う。
そのため、マイクロプロセッサ１１１の動作に異常が生じた場合に、速やかにマイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行うとともに、出力インタフェース回路の出力停止または現状保持を行うことができる。
また、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合においても、貫通停止信号線１３を用いて、出力インタフェース回路を出力停止または現状保持することができるので、少ない制御線によって安全性を向上させることができる。

また、システムメモリ１１４Ａは、第１異常判定手段（ステップＳ１４）と、第２異常判定手段（ステップＳ１９）および第３異常判定手段（ステップＳ２６）の少なくとも一方と、設定異常処理手段（ステップＳ１５）ととなる制御プログラムをさらに含み、第１異常判定手段は、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合に異常判定し、第２異常判定手段は、最終の接続位置以前の入出力インタフェース回路１２２〜１５２のカード情報が得られない場合、または最終の接続位置の入出力インタフェース回路１２２〜１５２が所定時間を経過しても発見されない場合に異常判定し、第３異常判定手段は、入出力インタフェース回路１２２〜１５２に設定した局番と、局番が設定された入出力インタフェース回路１２２〜１５２から確認返信された局番とが一致しない場合に異常判定し、設定異常処理手段は、第１異常判定手段、第２異常判定手段、および第３異常判定手段の何れかが異常判定した場合に、異常状態をＲＡＭメモリ１１６に記憶するとともに、外部に報知する。
そのため、終端ブロック１６０が未接続状態である場合、または局番設定が未完了状態である場合に異常判定するので、保守点検を容易に行うことができる。

また、システムメモリ１１４Ａは、カード編成記憶手段（ステップＳ３０）と、編成異常検出手段（ステップＳ３７）と、脱落異常検出手段（ステップＳ４１）と、編成異常処理手段（ステップＳ３８）ととなる制御プログラムをさらに含み、カード編成記憶手段は、局番の設定が完了した際に、カード情報と局番情報との対応を、カード編成情報としてＲＡＭメモリ１１６に記憶し、編成異常検出手段は、局番を指定した入出力インタフェース回路１２２〜１５２から得られるカード編成情報と、カード編成記憶手段で記憶したカード編成情報とが一致しない場合に異常判定し、脱落異常検出手段は、運転中において、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合に異常判定し、編成異常処理手段は、編成異常検出手段、および脱落異常検出手段の何れかが異常判定した場合に、異常状態をＲＡＭメモリ１１６に記憶するとともに、外部に報知する。
そのため、運転開始時におけるカード編成情報のチェックと、運転中における脱落異常検出とによって、制御の安全性を向上させることができる。

実施の形態２．
図４は、この発明の実施の形態２に係るユニット形プログラマブルコントローラ１００Ｂを示す構成図である。以下、図１との相違点を中心にして説明する。
図４において、ユニット形プログラマブルコントローラ１００Ｂは、基本筐体ユニット１１０Ｂと、増設筐体ユニット１８０と、終端ブロック１６０と、貫通バス信号線ＢＵＳとを備えている。

基本筐体ユニット１１０Ｂは、マイクロプロセッサ１１１、バスインタフェース回路１１２、制御電源ユニット１１３、システムメモリ１１４Ｂ、プログラムメモリ１１５Ｂ、ＲＡＭメモリ１１６、ウォッチドッグタイマ１１７、シリアルインタフェース１１８、入出力基板１７０ａ、１７０ｂ、プルアップ抵抗Ｒ、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１、局番設定検索信号線１２、および貫通停止信号線１３を含んでいる。
ここで、バスインタフェース回路１１２、システムメモリ１１４Ｂ、プログラムメモリ１１５Ｂ、ＲＡＭメモリ１１６、およびシリアルインタフェース１１８は、マイクロプロセッサ１１１と互いにバス接続されている。

入出力基板１７０ａは、例えば図１に示した増設筐体ユニット１２０に相当する。また、入出力基板１７０ｂは、例えば図１に示した増設筐体ユニット１３０に相当する。入出力基板１７０ａ、１７０ｂは、それぞれ独立した筐体を持たず、基本筐体ユニット１１０Ｂに組み込まれている。
また、増設筐体ユニット１８０は、図１に示した増設筐体ユニット１２０〜１５０の何れかを代表したものである。

入出力基板１７０ａ、１７０ｂ、および増設筐体ユニット１８０には、それぞれ入出力機器１０１ａ、１０１ｂ、１０１ｃが接続されている。また、入出力基板１７０ａ、１７０ｂ、および増設筐体ユニット１８０は、それぞれ入出力インタフェース回路１７２ａ、１７２ｂ、１８２と、選択切り換え回路１７５ａ、１７５ｂ、１８５と、接続位置信号線１４とを含んでいる。
入出力機器１０１ａは、例えば図１に示した外部入力機器１２１に相当する。また、入出力機器１０１ｂは、例えば図１に示した外部負荷１３１に相当する。また、入出力機器１０１ｃは、適用された増設筐体ユニット１８０の品種に応じて、図１に示した外部入力機器１２１、外部負荷１３１、アナログ入力機器１４１、およびアナログ負荷１５１の何れかに相当する。

入出力インタフェース回路１７２ａ、１７２ｂ、１８２は、入出力信号回路、多チャンネルＡＤ変換器、および多チャンネルＤＡ変換器の何れかと、カード情報格納メモリと、局番設定メモリとを有している。
また、選択切り換え回路１７５ａ、１７５ｂ、１８５は、図１に示した選択切り換え回路１２５ａ、１２５ｂと同様に、それぞれ一対の論理和素子によって構成されている。

なお、後述するように、基本筐体ユニット１１０Ｂ内の入出力インタフェース回路１７２ａ、１７２ｂに対して、あらかじめ所定の局番が割り付け設定されている場合には、基本筐体ユニット１１０Ｂ内の最終の接続位置（最終段）に接続された選択切り換え回路１７５ｂのみが必要となり、選択切り換え回路１７５ａが不要となる。
すなわち、マイクロプロセッサ１１１が出力する局番設定検索信号ＣＦ１は、最終段に接続された入出力基板１７０ｂに直接供給される。
また、あらかじめ所定の局番が設定された入出力基板１７０ａ、１７０ｂのうち、終端ブロック１６０が接続されない（最終段ではない）入出力基板１７０ａにおいて、接続位置信号線１４を省略してもよい。

なお、上記の説明では、選択切り換え回路１７５ａ、１７５ｂは、それぞれ一対の論理和素子によって構成されているとしたが、ハードウェアを使用せず、マイクロプロセッサ１１１の制御による選択切り換え手段によって代替してもよい。
このとき、マイクロプロセッサ１１１は、まず、カード情報のうち、機種コード情報（後述する）を読み出して、基本筐体ユニット１１０Ｂの入出力編成の種別を確認する。続いて、マイクロプロセッサ１１１は、増設筐体ユニット１８０に対して局番設定検索信号ＣＦ１を送信する。

また、基本筐体ユニット１１０Ｂに入出力される信号の点数規模には、様々なものがあり、入出力点数は、適用される用途の制御点数規模に応じて選択できるようになっている。
ここで、例えば出力点数よりも多い入力点数を必要とする場合、提供される基本筐体ユニット１１０Ｂの入出力点数が、実際の用途に比べて不足している場合、あるいはアナログ入出力を必要とする場合等には、増設筐体ユニット１８０が適宜増設される。
ただし、基本筐体ユニット１１０Ｂの入出力点数だけでまかなえる場合には、増設筐体ユニット１８０を接続する必要はなく、終端ブロック１６０が、基本筐体ユニット１１０Ｂの端面位置に直接接続される。

なお、基本筐体ユニット１１０Ｂ内に設けられた入出力インタフェース回路１７２ａ、１７２ｂの局番は、図１に示した増設筐体ユニット１２０、１３０と同様に、順次割り付け設定されてもよい。
しかしながら、本実施の形態では、入出力インタフェース回路１７２ａには、局番「１」があらかじめ設定され、入出力インタフェース回路１７２ｂには、局番「２」があらかじめ設定されている。すなわち、増設筐体ユニット１８０には、局番「３」以降の局番が順次設定される。

また、入出力インタフェース回路１７２ａ、１７２ｂのカード情報格納メモリは、カード情報として、品種別論理情報と、個別完了論理情報と、接続位置論理情報とに加えて、内外識別論理情報を有している。
内外識別論理情報は、入出力インタフェース回路１７２ａ、１７２ｂが、基本筐体ユニット１１０Ｂに内蔵されていることを示している。

さらに、最終段に接続された入出力インタフェース回路１７２ｂのカード情報格納メモリは、カード情報として、基本筐体ユニット１１０Ｂの入出力編成の種別を示す機種コード情報を有している。
この機種コードとしては、例えば基本筐体ユニット１１０Ｂ内の入力点数／出力点数が８点／８点のもの、１６点／１６点のもの、３２点／３２点のもの、および６４点／６４点のものに応じて、２ビット４種類の機種コードが与えられる。
ただし、機種コードとしては、基本筐体ユニット１１０Ｂにおける最終段の入出力インタフェース回路１７２ｂに与えられている局番そのものを使用することもできる。

入出力インタフェース回路１７２ａ、１７２ｂのカード情報格納メモリに格納されたカード情報と、局番情報メモリに格納された局番情報のうち、最終段の入出力インタフェース回路１７２ｂの接続位置論理情報は、終端ブロック１６０が接続されているか否かによって論理レベルが変化するが、その他のカード情報と局番情報とは、全て固定された情報である。
上記の固定された情報は、データバスに対して接続、または解放するために設けられたデータセレクタの複数ビットの入力端子を、プリント基板によってグランド回路ＧＮＤに接続するか、定電圧電源線Ｖｃｃに接続するかによって決定される配線パターン情報となっている。そのため、総称して個別メモリとしたが、入出力インタフェース回路１７２ｂの接続位置論理情報以外の情報には、読み書き可能なメモリが用いられているものではない。
その他の構成については、前述の実施の形態１と同様であり、その説明は省略する。

以下、図４とともに、図５および図６のフローチャートを参照しながら、この発明の実施の形態２に係るユニット形プログラマブルコントローラ１００Ｂの動作について説明する。
なお、実施の形態１と同様の動作については、説明を省略する。

図５において、ステップＳ１４で、接続確認信号ＥＮＤ１の論理レベルを確認することにより、終端ブロック１６０が接続されている（すなわち、Ｙｅｓ）と判定された場合には、局番設定検索信号ＣＦ１の論理レベルが、「Ｈ」から「Ｌ」にされて送信される（ステップＳ１７）。
ここで、局番設定検索信号ＣＦ１が論理レベル「Ｌ」になったことにより、入出力インタフェース回路１７２ｂを含む入出力基板１７０ｂが、マイクロプロセッサ１１１との交信権を得る。
続いて、入出力基板１７０ｂが貫通バス信号線ＢＵＳに送信したカード情報が読み出され（ステップＳ１８）、正常なカード情報が受信されたか否かが判定される（ステップＳ１９）。

ステップＳ１９において、正常なカード情報が受信された（すなわち、Ｙｅｓ）と判定された場合には、ステップＳ１８で読み出されたカード情報のうち、機種コード情報を確認することにより、対象となっている入出力インタフェース回路が、基本筐体ユニット１１０Ｂ内に設けられているか否かが判定される（ステップＳ５０）。
ここで、入出力インタフェース回路１７２ｂは、最終段に設けられているので、基本筐体ユニット１１０Ｂ内に設けられていると判定される。

ステップＳ５０において、基本筐体ユニット１１０Ｂ内に設けられている（すなわち、Ｙｅｓ）と判定された場合には、カード情報のうち、接続位置論理情報を含む接続位置論理信号ＭＤＬの論理レベルを確認する（ステップＳ５１）。
すなわち、終端ブロック１６０が、基本筐体ユニット１１０Ｂに直接接続されている場合には、接続位置論理信号ＭＤＬは、論理レベル「Ｌ」となる。また、終端ブロック１６０が、増設筐体ユニット１８０を介して基本筐体ユニット１１０Ｂに接続されている場合には、接続位置論理信号ＭＤＬは、論理レベル「Ｈ」となる。
ここで、基本筐体ユニット１１０Ｂには、増設筐体ユニット１８０を介して終端ブロック１６０が接続されているので、接続位置論理信号ＭＤＬは、論理レベル「Ｈ」となる。

次に、ステップＳ５１で確認された接続位置論理信号ＭＤＬの論理レベルに基づいて、増設筐体ユニットが接続されているか否かが判定される（ステップＳ５２）。
ステップＳ５２において、増設筐体ユニットが接続されていない（すなわち、Ｎｏ）と判定された場合には、ステップＳ１８で読み出されたカード情報のうち、機種コード情報に基づいて、あらかじめ設定されている局番に対応した品種別論理情報を含むカード編成情報を生成し、ＲＡＭメモリ１１６に記憶させ（ステップＳ５３）、ステップＳ３１に移行する。

一方、ステップＳ５２において、増設筐体ユニットが接続されている（すなわち、Ｙｅｓ）と判定された場合には、最終段の入出力インタフェース回路１７２ｂにおける個別完了論理信号ＦＩＮを、論理レベル「Ｈ」に立ち上げて（ステップＳ５４）、ステップＳ２９に移行する。
ステップＳ５４において、マイクロプロセッサ１１１は、例えば入出力インタフェース回路１７２ｂの局番を読み出して、この局番がステップＳ５０で確認された機種コード情報に対応した局番と一致していることにより、個別完了論理信号ＦＩＮを論理レベル「Ｈ」に立ち上げる。
ここで、個別完了論理信号ＦＩＮを論理レベル「Ｈ」に立ち上げることにより、選択切り換え回路１７５ｂに入力された局番設定検索信号ＣＦ１が、後段の選択切り換え回路１８５に伝達される。

以下、ステップＳ２９、ステップＳ１７、ステップＳ１８、ステップＳ１９、ステップＳ５０、ステップＳ２０、ステップＳ２１、ステップＳ２５、ステップＳ２６、ステップＳ２７、ステップＳ２９が循環動作して複数の増設筐体ユニットに対する局番が順次設定される。
続いて、ステップＳ２０において、接続位置論理信号ＭＤＬの論理レベルが「Ｈ」から「Ｌ」に変化したことによって、終端ブロック１６０の接続が確認される。次に、ステップＳ２９において、全ての増設筐体ユニットに対する局番設定が完了したと判定され、ステップＳ３０に移行する。

一方、ステップＳ５０において、基本筐体ユニット１１０Ｂ内に設けられていない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ２０に移行する。
なお、ステップＳ５０において、初回の動作にあっては、基本筐体ユニット１１０Ｂ内に設けられていると判定され、次回以降の動作にあっては、基本筐体ユニット１１０Ｂ内に設けられていないと判定されるのが正常である。

図５に示したフローチャートにおいて、ステップＳ１７〜ステップＳ２９およびステップＳ５０〜ステップＳ５４から構成されるブロックは、図２に示したステップＳ１７〜ステップＳ２９と同様に、局番設定手段となる。
また、ステップＳ５３は、図２に示したステップＳ３０と同様に、カード編成記憶手段となる。

図６において、ステップＳ３５で、初回動作フラグを確認することにより、ＲＵＮモードでの初回動作である（すなわち、Ｙｅｓ）と判定された場合には、ステップＳ４３に移行する。
また、ステップＳ４０で、シーケンスプログラムの中にあるＥＮＤ命令が実行された（すなわち、Ｙｅｓ）と判定された場合には、例えばシーケンスプログラムの演算周期が、所定時間よりも短いか否かが判定される（ステップＳ６０）。

ステップＳ６０において、シーケンスプログラムの演算周期が、所定時間よりも長い（すなわち、Ｎｏ）と判定された場合には、ステップＳ４２に移行する。
一方、ステップＳ６０において、シーケンスプログラムの演算周期が、所定時間よりも短い（すなわち、Ｙｅｓ）と判定された場合には、接続確認信号ＥＮＤ１の論理レベルを確認することにより、増設筐体ユニット１８０、および終端ブロック１６０が正常に接続されているか否かが判定される（ステップＳ６１）。

ステップＳ６１において、接続確認信号ＥＮＤ１が論理レベル「Ｌ」であり、増設筐体ユニット１８０、および終端ブロック１６０が正常に接続されている（すなわち、Ｙｅｓ）と判定された場合には、現在のカード編成情報が読み出される（ステップＳ６２）。
ステップＳ６２において、マイクロプロセッサ１１１は、既に設定した設定局番を指定し、指定された局番に対応する増設筐体ユニットが、自身のカード情報を送信することにより、カード編成情報が確認される。

次に、図５のステップＳ３０、あるいはステップＳ５３で記憶されたカード編成情報と、ステップＳ６２で得られた現在のカード編成情報とが比較され、カード編成情報が異常（すなわち、比較結果が不一致）であるか否かが判定される（ステップＳ６３）。
ステップＳ６３において、カード編成情報が異常である（すなわち、Ｙｅｓ）と判定された場合には、カード編成情報の異常状態をＲＡＭメモリ１１６に記憶させるとともに、異常表示ＬＥＤを点滅表示させて異常報知し（ステップＳ６４）、マイクロプロセッサ１１１の動作が終了する（ステップＳ１６）。
ステップＳ１６でマイクロプロセッサ１１１の動作が終了した後は、次回の処理タイミングにおいて、ステップＳ１２に示したマイクロプロセッサ１１１の動作が再び開始される。

一方、ステップＳ６３において、カード編成情報が異常でない（すなわち、Ｎｏ）と判定された場合には、ステップＳ４２に移行する。
また、ステップＳ６１において、増設筐体ユニット１８０、および終端ブロック１６０が正常に接続されていない（すなわち、Ｎｏ）と判定された場合には、直ちにステップＳ６４に移行する。

図６に示したフローチャートにおいて、ステップＳ６１は、図３に示したステップＳ４１と同様に、脱落異常検出手段となる。
また、ステップＳ６３は、図３に示したステップＳ３７と同様に、編成異常検出手段となる。
また、ステップＳ６４は、図３に示したステップＳ３８と同様に、編成異常処理手段となる。

なお、脱落異常検出手段となるステップＳ６１、カード編成確認手段となるステップＳ６２、編成異常検出手段となるステップＳ６３、および編成異常処理手段となるステップＳ６４は、ユーザによって作成されたシーケンスプログラムの一部としてプログラムメモリ１１５Ｂに格納されている。
また、脱落異常検出手段、編成異常検出手段、および編成異常処理手段の具体的な制御内容は、ユーザプログラムによって決定されるようになっている。
また、カード編成異常のチェックは、基本筐体ユニット１１０Ｂと増設筐体ユニットとを合わせてチェックすることも可能である。

この発明の実施の形態２に係るユニット形プログラマブルコントローラ１００Ｂによれば、マイクロプロセッサ１１１およびシーケンスプログラムが格納されたプログラムメモリ１１５Ｂを内蔵した基本筐体ユニット１１０Ｂと、基本筐体ユニット１１０Ｂに接続される増設筐体ユニット１８０と、増設筐体ユニット１８０を貫通して基本筐体ユニット１１０Ｂにバス接続され、複数の制御信号線および複数ビットのデータバスを含む貫通バスと、基本筐体ユニット１１０Ｂの反対側となるように貫通バスに接続された終端ブロック１６０と、基本筐体ユニット１１０Ｂおよび増設筐体ユニット１８０にそれぞれ設けられ、マイクロプロセッサ１１１に対して選択的に接続される複数の入出力インタフェース回路１７２ａ、１７２ｂ、１８２とを備え、外部入力機器１２１からの信号とプログラムメモリ１１５Ｂの内容とに応動して、外部出力機器に信号を出力するユニット形プログラマブルコントローラ１００Ｂであって、基本筐体ユニット１１０Ｂに設けられた入出力インタフェース回路１７２ａ、１７２ｂには、あらかじめ所定の局番が識別用に設定されており、基本筐体ユニット１１０Ｂは、増設筐体ユニット１８０に設けられた入出力インタフェース回路１８２を識別する局番を設定するための局番設定手段（ステップＳ１７〜ステップＳ２９、およびステップＳ５０〜ステップＳ５４）となる制御プログラムを含むシステムメモリ１１４Ｂと、入出力情報を記憶する演算処理用のＲＡＭメモリ１１６と、マイクロプロセッサ１１１および貫通バスに接続されたバスインタフェース回路１１２とを含み、入出力インタフェース回路１７２ａ、１７２ｂ、１８２は、カード情報と局番を示す局番情報とを記憶する個別メモリを含み、カード情報は、入出力インタフェース回路１７２ａ、１７２ｂ、１８２が、入力インタフェース回路であるか出力インタフェース回路であるかを示す品種別論理情報と、入出力インタフェース回路１７２ａ、１７２ｂ、１８２の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報と、入出力インタフェース回路１７２ａ、１７２ｂ、１８２が基本筐体ユニット１１０Ｂに設けられているか否かを示すとともに、入出力インタフェース回路１７２ａ、１７２ｂ、１８２が基本筐体ユニット１１０Ｂに設けられている場合に、基本筐体ユニット１１０Ｂの入出力編成の種別を示す機種コード情報とを有し、終端ブロック１６０は、入出力インタフェース回路１７２ａ、１７２ｂ、１８２に接続されたプルアップ抵抗またはプルダウン抵抗を用いて、接続位置論理情報を得る接続位置確認回路ＬＳＴと、終端ブロック１６０の接続状態を、接続確認信号ＥＮＤ１としてマイクロプロセッサ１１１に出力する終端処理確認回路ＥＮＤとを含み、局番設定手段は、マイクロプロセッサ１１１の運転開始時であって、接続確認信号ＥＮＤ１により終端ブロック１６０の接続が確認された場合に、増設筐体ユニット１８０の最初の接続位置から接続位置論理情報に含まれる最終の接続位置までの入出力インタフェース回路１８２に対して、基本筐体ユニット１１０Ｂに設けられた入出力インタフェース回路１７２ａ、１７２ｂに設定された局番に続く局番を、順次割り付け設定する。
すなわち、終端処理確認回路ＥＮＤによって終端ブロック１６０の接続が確認された場合に局番設定を開始し、増設筐体ユニット１８０のカード情報格納メモリに格納されたカード情報を確認することによって、局番設定が完了したか否かを判定している。
そのため、終端ブロック１６０が未接続であって、データバスが不安定な状態で局番設定が行われることがなく、局番の誤設定を防止して確実に局番を設定することができる。
また、基本筐体ユニット１１０Ｂ内の入出力基板１７０ａ、１７０ｂには、あらかじめ所定の局番が割り付け設定されているので、局番設定の能率を向上させることができる。

また、基本筐体ユニット１１０Ｂに内蔵された最終段の入出力インタフェース回路１７２ｂには、最終段の入出力インタフェース回路１７２ｂからの、マイクロプロセッサ１１１によるカード情報の読み出し完了に伴って、後段に接続された増設筐体ユニット１８０内の入出力インタフェース回路１８２に対して、マイクロプロセッサ１１１が出力する局番設定検索信号ＣＦ１を送信するための選択切り換え手段が接続されるか、あるいは、システムメモリ１１４Ｂは、基本筐体ユニット１１０Ｂに内蔵された最終段の入出力インタフェース回路１７２ｂからの、マイクロプロセッサ１１１によるカード情報の読み出し完了に伴って、後段に接続された増設筐体ユニット１８０内の入出力インタフェース回路１８２に対して、マイクロプロセッサ１１１が出力する局番設定検索信号ＣＦ１を送信するための選択切り換え手段となる制御プログラムを含み、最終段の入出力インタフェース回路１７２ｂのカード情報は、マイクロプロセッサ１１１による読み出しが完了しているか否かを識別して、選択切り換え手段を切り換えるための個別完了論理情報をさらに有し、増設筐体ユニット１８０に内蔵された入出力インタフェース回路１８２には、局番設定検索信号ＣＦ１を受信し、局番の設定完了に伴って順次後段に接続された入出力インタフェース回路に局番設定検索信号ＣＦ１を伝達するための選択切り換え回路１８５が接続され、増設筐体ユニット１８０に内蔵された入出力インタフェース回路１８２のカード情報は、局番の設定が完了しているか否かを識別して、選択切り換え回路１８５を切り換えるための個別完了論理情報をさらに有し、局番設定手段は、データバスを介して最終段の入出力インタフェース回路１７２ｂのカード情報を読み出して、最終段の入出力インタフェース回路１７２ｂのカード情報内の接続位置論理情報が、最終の接続位置でないことを示す場合に、最終段の入出力インタフェース回路１７２ｂのカード情報内の機種コード情報に基づいて、データバスを介して、後段に接続された増設筐体ユニット１８０内の入出力インタフェース回路１８２の個別メモリに、対応した局番を書き込み、マイクロプロセッサ１１１は、局番の設定が完了した後は、データバスを介して局番を指定し、指定された局番の入出力インタフェース回路との間で、データバスを介してデータを交信する。
そのため、複数の増設筐体ユニット１８０の入出力インタフェース回路１８２に対して、選択切り換え回路１８５を用いて漏れなく確実に局番を設定することができる。
また、基本筐体ユニット１１０Ｂ内の最終段の入出力インタフェース回路１７２ｂに格納されたカード情報から、基本筐体ユニット１１０Ｂの入出力編成の種別を得て、これに続く局番を増設筐体ユニット１８０に割り付け設定することができる。

また、基本筐体ユニット１１０Ｂは、マイクロプロセッサ１１１の動作を監視するウォッチドッグタイマ１１７と、出力インタフェース回路を出力停止または現状保持する停止論理回路１１９とをさらに含み、ウォッチドッグタイマ１１７は、マイクロプロセッサ１１１が出力する暴走監視用パルス信号ＰＬＳのパルス幅が所定幅よりも大きくなった場合に、マイクロプロセッサ１１１および停止論理回路１１９に暴走異常検出信号ＷＤを出力して、マイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行い、停止論理回路１１９は、暴走異常検出信号ＷＤを受信した場合と、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合とに、貫通停止信号線１３を介して出力インタフェース回路の出力停止または現状保持を行う。
そのため、マイクロプロセッサ１１１の動作に異常が生じた場合に、速やかにマイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行うとともに、出力インタフェース回路の出力停止または現状保持を行うことができる。
また、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合においても、貫通停止信号線１３を用いて、出力インタフェース回路を出力停止または現状保持することができるので、少ない制御線によって安全性を向上させることができる。

また、システムメモリ１１４Ｂは、第１異常判定手段（ステップＳ１４）と、第２異常判定手段（ステップＳ１９）および第３異常判定手段（ステップＳ２６）の少なくとも一方と、設定異常処理手段（ステップＳ１５）ととなる制御プログラムをさらに含み、第１異常判定手段は、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合に異常判定し、第２異常判定手段は、最終の接続位置以前の入出力インタフェース回路１７２ｂ、１８２のカード情報が得られない場合、または最終の接続位置の入出力インタフェース回路１８２が所定時間を経過しても発見されない場合に異常判定し、第３異常判定手段は、入出力インタフェース回路に設定した局番と、局番が設定された入出力インタフェース回路から確認返信された局番とが一致しない場合に異常判定し、設定異常処理手段は、第１異常判定手段、第２異常判定手段、および第３異常判定手段の何れかが異常判定した場合に、異常状態をＲＡＭメモリ１１６に記憶するとともに、外部に報知する。
そのため、終端ブロック１６０が未接続状態である場合、または局番設定が未完了状態である場合に異常判定するので、保守点検を容易に行うことができる。

また、システムメモリ１１４Ｂは、カード編成記憶手段（ステップＳ３０、ステップＳ５３）となる制御プログラムをさらに含み、プログラムメモリ１１５Ｂは、編成異常検出手段（ステップＳ６３）と、脱落異常検出手段（ステップＳ６１）と、編成異常処理手段（ステップＳ６４）ととなる制御プログラムをさらに含み、カード編成記憶手段は、局番の設定が完了した際に、カード情報と局番情報との対応を、カード編成情報としてＲＡＭメモリ１１６に記憶し、編成異常検出手段は、局番を指定した入出力インタフェース回路から得られるカード編成情報と、カード編成記憶手段で記憶したカード編成情報とが一致しない場合に異常判定し、脱落異常検出手段は、運転中において、接続確認信号ＥＮＤ１が終端ブロック１６０の未接続状態を示す場合に異常判定し、編成異常処理手段は、編成異常検出手段、および脱落異常検出手段の何れかが異常判定した場合に、異常状態をＲＡＭメモリ１１６に記憶するとともに、外部に報知する。
そのため、運転中における異常判定をユーザのシーケンスプログラムで実行することにより、用途に応じた異常処理を実行することができる。

実施の形態３．
図７は、この発明の実施の形態３に係るユニット形プログラマブルコントローラ１００Ｃを示す構成図である。以下、図１との相違点を中心にして説明する。
なお、実施の形態１と同様の構成については、説明を省略する。

図７において、ユニット形プログラマブルコントローラ１００Ｃは、基本筐体ユニット１１０Ｃと、拡張親局ユニット１９０Ａと、基本列の増設筐体ユニット１８０ａ〜１８０ｃと、基本列の終端ブロック１６０と、拡張子局ユニット２９０Ａと、拡張列の増設筐体ユニット２８０ａ〜２８０ｃと、拡張列の終端ブロック２６０と、貫通バス信号線ＢＵＳとを備えている。

基本筐体ユニット１１０Ｃは、マイクロプロセッサ１１１、バスインタフェース回路１１２、制御電源ユニット１１３、システムメモリ１１４Ｃ、プログラムメモリ１１５Ｃ、ＲＡＭメモリ１１６、ウォッチドッグタイマ１１７、シリアルインタフェース１１８、プルアップ抵抗Ｒ、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１ａ、１１ｂ、局番設定検索信号線１２ａ、１２ｂ、および貫通停止信号線１３を含んでいる。
ここで、バスインタフェース回路１１２、システムメモリ１１４Ｃ、プログラムメモリ１１５Ｃ、ＲＡＭメモリ１１６、およびシリアルインタフェース１１８は、マイクロプロセッサ１１１と互いにバス接続されている。

マイクロプロセッサ１１１は、バスインタフェース回路１１２を介して、局番設定検索信号線１２ａに、基本列用の局番設定検索信号ＣＦ１を出力し、局番設定検索信号線１２ｂに、拡張列用の局番設定検索信号ＣＦ２（拡張列用局番設定検索信号）を出力する。
また、プルアップ抵抗Ｒを介して定電圧電源線Ｖｃｃに接続される接続確認信号線１１ａ、１１ｂには、それぞれ終端ブロック１６０が接続されているか否かを示す基本列用の接続確認信号ＥＮＤ１と、終端ブロック２６０が接続されているか否かを示す拡張列用の接続確認信号ＥＮＤ２（拡張列用接続確認信号）とが伝達される。接続確認信号ＥＮＤ１、ＥＮＤ２は、バスインタフェース回路１１２を介してマイクロプロセッサ１１１に入力される。

増設筐体ユニット１８０ａ〜１８０ｃ、２８０ａ〜２８０ｃは、それぞれ図１に示した増設筐体ユニット１２０〜１５０の何れかを代表したものである。
また、終端ブロック１６０、２６０は、互いに同一のものであり、接続列によって、便宜上異なる符号が与えられている。
なお、基本筐体ユニット１１０Ｃは、図４に示した基本筐体ユニット１１０Ｂと同様に、入出力基板を含んでいてもよいが、本実施の形態では、入出力基板を含まない基本筐体ユニット１１０Ｃを例にして説明する。

拡張親局ユニット１９０Ａは、基本筐体ユニット１１０Ｃと増設筐体ユニット１８０ａとの間に設けられ、バッファ回路１９６、および親局コネクタ１９７を含んでいる。
拡張親局ユニット１９０Ａは、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１ａ、局番設定検索信号線１２ａ、貫通停止信号線１３、および貫通バス信号線ＢＵＳを、基本筐体ユニット１１０Ｃから増設筐体ユニット１８０ａまで貫通接続する。
ここで、増設筐体ユニット１８０ａに接続された貫通バス信号線ＢＵＳを貫通バス信号線ＢＵＳ１と称する。

また、拡張親局ユニット１９０Ａは、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、貫通停止信号線１３、および貫通バス信号線ＢＵＳを分岐し、親局コネクタ１９７と拡張子局ユニット２９０Ａに設けられた子局コネクタ２９７とを介して、拡張子局ユニット２９０Ａに接続する。また、拡張列で使用される接続確認信号線１１ｂ、および局番設定検索信号線１２ｂも、親局コネクタ１９７と子局コネクタ２９７とを介して、拡張子局ユニット２９０Ａに接続される。

拡張子局ユニット２９０Ａは、拡張親局ユニット１９０Ａと増設筐体ユニット２８０ａとの間に設けられ、バッファ回路２９６、子局コネクタ２９７、および拡張列用停止論理回路２９８を含んでいる。
拡張子局ユニット２９０Ａは、定電圧電源線Ｖｃｃ、接続確認信号線１１ｂ、局番設定検索信号線１２ｂ、および貫通バス信号線ＢＵＳを、増設筐体ユニット２８０ａに貫通接続する。
ここで、増設筐体ユニット２８０ａに接続された貫通バス信号線ＢＵＳを貫通バス信号線ＢＵＳ２と称する。

貫通バス信号線ＢＵＳ２は、それぞれドライバ／レシーバによって構成されたバッファ回路２９６、およびバッファ回路１９６を介して、貫通バス信号線ＢＵＳに接続されている。
拡張親局ユニット１９０Ａ内に設けられたバッファ回路１９６は、拡張親局ユニット１９０Ａと拡張子局ユニット２９０Ａとの間の配線距離が比較的長い場合に有効となる。
また、拡張子局ユニット２９０Ａ内に設けられたバッファ回路２９６は、拡張子局ユニット２９０Ａに多数の増設筐体ユニットが接続される場合に有効となる。

拡張子局ユニット２９０Ａ内に設けられた拡張列用停止論理回路２９８は、２入力の論理積素子によって構成されている。
拡張列用停止論理回路２９８の一方の入力端子には、貫通停止信号線１３に出力される貫通停止信号ＷＤ１が入力され、他方の入力端子には、接続確認信号ＥＮＤ２の反転論理信号が入力される。拡張列用停止論理回路２９８は、貫通停止信号線１５に貫通停止信号ＷＤ２を出力する。

ここで、拡張子局ユニット２９０Ａに接続された拡張列の増設筐体ユニット２８０ａ〜２８０ｃに設けられたコネクタピンの配置は、基本列の増設筐体ユニット１８０ａ〜１８０ｃに設けられたコネクタピンの配置と同様である。
また、増設筐体ユニット２８０ａに代表記載した定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１ｂ、局番設定検索信号線１２ｂ、貫通停止信号線１３、および貫通バス信号線ＢＵＳ２のコネクタピンの配置と、増設筐体ユニット１８０ａに代表記載した定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、接続確認信号線１１ａ、局番設定検索信号線１２ａ、貫通停止信号線１３、および貫通バス信号線ＢＵＳ１のコネクタピンの配置とは、同一である。
しかし、増設筐体ユニット２８０ａに代表記載した接続確認信号線１１ｂと局番設定検索信号線１２ｂとは、拡張子局ユニット２９０Ａと拡張親局ユニット１９０Ａとを介して、基本筐体ユニット１１０Ｃに設けられた接続確認信号線１１ｂと局番設定検索信号線１２ｂとにそれぞれ接続されている。

また、基本列は、図１に示したものと同様に、基本筐体ユニット１１０Ｃと、増設筐体ユニット１８０ａ〜１８０ｃと、終端ブロック１６０とによって構成されている。
ここで、各種信号線および貫通バス信号線ＢＵＳを分岐取り出しするための拡張親局ユニット１９０Ａが介在する点と、マイクロプロセッサ１１１が、複数の接続確認信号ＥＮＤ１、ＥＮＤ２と、複数の局番設定検索信号ＣＦ１、ＣＦ２とを取り扱う点とが図１に示したものと異なっている。
また、拡張列は、基本筐体ユニット１１０Ｃの代わりに、拡張子局ユニット２９０Ａが設けられている点が異なっている。

上記の構成において、接続確認信号線１１ａによって伝達される接続確認信号ＥＮＤ１は、拡張親局ユニット１９０Ａ、および増設筐体ユニット１８０ａ〜１８０ｃを貫通して、終端ブロック１６０の終端処理確認回路ＥＮＤで論理レベル「Ｌ」にされる。また、接続確認信号線１１ｂによって伝達される接続確認信号ＥＮＤ２は、拡張親局ユニット１９０Ａ、拡張子局ユニット２９０Ａ、および増設筐体ユニット２８０ａ〜２８０ｃを貫通して、終端ブロック２６０の終端処理確認回路ＥＮＤで論理レベル「Ｌ」にされる。
また、局番設定検索信号線１２ａは、増設筐体ユニット１８０ａ〜１８０ｃ内の選択切り換え回路を経由して、順次迂回配線される。また、局番設定検索信号線１２ｂは、増設筐体ユニット２８０ａ〜２８０ｃ内の選択切り換え回路を経由して、順次迂回配線される。

また、基本列の最終の接続位置に接続された増設筐体ユニット１８０ｃにおいて、接続位置信号線によって伝達される接続位置論理信号ＭＤＬは、終端ブロック１６０の接続位置確認回路ＬＳＴで論理レベル「Ｌ」にされる。また、拡張列の最終の接続位置に接続された増設筐体ユニット２８０ｃにおいて、接続位置信号線によって伝達される接続位置論理信号ＭＤＬは、終端ブロック２６０の接続位置確認回路ＬＳＴで論理レベル「Ｌ」にされる。

また、貫通停止信号線１３に出力される貫通停止信号ＷＤ１は、ウォッチドッグタイマ１１７から出力される暴走異常検出信号ＷＤが論理レベル「Ｌ」である場合、あるいは接続確認信号ＥＮＤ１が論理レベル「Ｈ」である場合に、論理レベル「Ｌ」となり、増設筐体ユニット１８０ａ〜１８０ｃ中の出力インタフェース回路の出力停止または現状保持を行う。
これに対して、貫通停止信号線１５に出力される貫通停止信号ＷＤ２は、暴走異常検出信号ＷＤが論理レベル「Ｌ」である場合、接続確認信号ＥＮＤ１が論理レベル「Ｈ」である場合、あるいは接続確認信号ＥＮＤ２が論理レベル「Ｈ」である場合に、論理レベル「Ｌ」となり、増設筐体ユニット２８０ａ〜２８０ｃ中の出力インタフェース回路の出力停止または現状保持を行う。

なお、基本列の増設筐体ユニット１８０ａ〜１８０ｃの接続異常によって、拡張列の増設筐体ユニット２８０ａ〜２８０ｃ中の出力インタフェース回路の出力停止または現状保持を行わない場合には、拡張列用停止論理回路２９８の一方の入力端子において、貫通停止信号ＷＤ１を入力する代わりに、ウォッチドッグタイマ１１７から出力される暴走異常検出信号ＷＤを入力すればよい。

以下、図７とともに、この発明の実施の形態３に係るユニット形プログラマブルコントローラ１００Ｃの動作について説明する。
なお、実施の形態１と同様の動作については、説明を省略する。

まず、ユニット形プログラマブルコントローラ１００Ｃの運転開始時において、終端ブロック１６０、２６０が接続されていると判定された場合に、局番設定検索信号ＣＦ１によって、基本列の増設筐体ユニット１８０ａ〜１８０ｃに対する局番設定が行われる。
続いて、局番設定検索信号ＣＦ２によって、拡張列の増設筐体ユニット２８０ａ〜２８０ｃに対する局番設定が行われる。
ここで、増設筐体ユニット２８０ａの局番は、基本列の最終の接続位置に接続された増設筐体ユニット１８０ｃの局番に続く局番となる。

この発明の実施の形態３に係るユニット形プログラマブルコントローラ１００Ｃによれば、基本筐体ユニット１１０Ｃと終端ブロック１６０との間に設けられる拡張親局ユニットと、拡張親局ユニットに接続される拡張子局ユニットと、拡張子局ユニットの後段に接続される拡張列増設筐体ユニット２８０ａ〜２８０ｃおよび拡張列終端ブロック２６０とをさらに備え、拡張親局ユニットおよび拡張子局ユニットは、貫通バスに接続されたバッファ回路を含み、マイクロプロセッサ１１１は、基本筐体ユニット１１０Ｃ、増設筐体ユニット１８０ａ〜１８０ｃおよび終端ブロック１６０によって構成される基本列の入出力インタフェース回路の局番を設定する局番設定検索信号ＣＦ１とは異なる信号であり、拡張列増設筐体ユニット２８０ａ〜２８０ｃに設けられた拡張列入出力インタフェース回路の局番設定を開始するための拡張列用の局番設定検索信号ＣＦ２を出力し、マイクロプロセッサ１１１には、終端ブロック１６０の接続状態を示す接続確認信号ＥＮＤ１とは異なる信号であり、拡張列終端ブロック２６０の接続状態を示す拡張列用の接続確認信号ＥＮＤ２が入力され、局番設定手段は、拡張列入出力インタフェース回路に対して、基本筐体ユニット１１０Ｃあるいは増設筐体ユニット１８０ａ〜１８０ｃの入出力インタフェース回路に設定された局番に続く局番を設定する。
そのため、多数の増設筐体ユニットを複列配置して、設置寸法を抑制することができる。
また、複数の制御信号線とデータバスとを含む貫通バスを、バッファ回路を介して接続することにより、制御信号線やデータバスの電圧降下を抑制することができるとともに、ノイズの還流を抑制することができる。
また、局番設定にあたっては、接続位置論理信号ＭＤＬを用いて前列の最終位置に接続された入出力インタフェース回路の局番を確認するので、これに続く局番を後列の入出力インタフェース回路に容易に設定することができる。

また、基本筐体ユニット１１０Ｃは、マイクロプロセッサ１１１の動作を監視するウォッチドッグタイマ１１７をさらに含み、拡張子局ユニットは、拡張列増設筐体ユニット２８０ａ〜２８０ｃに設けられた出力インタフェース回路を出力停止または現状保持する停止論理回路２９８をさらに含み、ウォッチドッグタイマ１１７は、マイクロプロセッサ１１１が出力する暴走監視用パルス信号ＰＬＳのパルス幅が所定幅よりも大きくなった場合に、マイクロプロセッサ１１１および停止論理回路２９８に暴走異常検出信号ＷＤを出力して、マイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行い、停止論理回路２９８は、暴走異常検出信号ＷＤを受信した場合と、拡張列用の接続確認信号ＥＮＤ２が、拡張列終端ブロック２６０の未接続状態を示す場合とに、貫通停止信号線１５を介して出力インタフェース回路の出力停止または現状保持を行う。
そのため、マイクロプロセッサ１１１の動作に異常が生じた場合に、速やかにマイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行うとともに、出力インタフェース回路の出力停止または現状保持を行うことができる。
また、接続確認信号ＥＮＤ２が拡張列終端ブロック２６０の未接続状態を示す場合においても、貫通停止信号線１３を用いて、出力インタフェース回路を出力停止または現状保持することができるので、少ない制御線によって安全性を向上させることができる。

実施の形態４．
図８は、この発明の実施の形態４に係るユニット形プログラマブルコントローラ１００Ｄを示す構成図である。以下、図７との相違点を中心にして説明する。
なお、実施の形態３と同様の構成については、説明を省略する。

図８において、ユニット形プログラマブルコントローラ１００Ｄは、基本筐体ユニット１１０Ｄと、基本列の増設筐体ユニット１８０ｄ、１８０ｅと、拡張親局ユニット１９０Ｂと、終端ブロック１６０と、拡張子局ユニット２９０Ｂと、拡張列の増設筐体ユニット２８０ｄ、２８０ｅと、終端ブロック２６０と、拡張孫局ユニット３９０Ｂと、拡張孫列の増設筐体ユニット３８０ｄ、３８０ｅと、終端ブロック３６０とを備えている。

基本筐体ユニット１１０Ｄは、マイクロプロセッサ１１１、バスインタフェース回路１１２、システムメモリ１１４Ｄ、プログラムメモリ１１５Ｄ、ＲＡＭメモリ１１６、ウォッチドッグタイマ１１７、接続確認信号線１１ａ〜１１ｃ、局番設定検索信号線１２ａ〜１２ｃ、および貫通停止信号線１３を含んでいる。
なお、図７に示した制御電源ユニット１１３、シリアルインタフェース１１８、プルアップ抵抗Ｒ、定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、および貫通バス信号線ＢＵＳについては、同様に設けられているものの、図８では、図示を省略している。

マイクロプロセッサ１１１は、システムメモリ１１４Ｄと協働し、バスインタフェース回路１１２を介して、局番設定検索信号線１２ａに、基本列用の局番設定検索信号ＣＦ１を出力し、局番設定検索信号線１２ｂに、拡張列用の局番設定検索信号ＣＦ２を出力し、局番設定検索信号線１２ｃに、拡張孫列用の局番設定検索信号ＣＦ３（拡張孫列用局番設定検索信号）を出力する。
また、プルアップ抵抗Ｒを介して定電圧電源線Ｖｃｃに接続される接続確認信号線１１ａ〜１１ｃには、それぞれ終端ブロック１６０が接続されているか否かを示す基本列用の接続確認信号ＥＮＤ１と、終端ブロック２６０が接続されているか否かを示す拡張列用の接続確認信号ＥＮＤ２と、終端ブロック３６０が接続されているか否かを示す拡張孫列用の接続確認信号ＥＮＤ３（拡張孫列用接続確認信号）とが伝達される。接続確認信号ＥＮＤ１〜ＥＮＤ３は、バスインタフェース回路１１２を介してマイクロプロセッサ１１１に入力される。

増設筐体ユニット１８０ｄ、１８０ｅ、２８０ｄ、２８０ｅ、３８０ｄ、３８０ｅは、接続確認信号線１１ａ〜１１ｃ、局番設定検索信号線１２ｂ、１２ｃ、および貫通停止信号線１３と、図示しない定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、および貫通バス信号線ＢＵＳとを貫通接続する。
増設筐体ユニット１８０ｄ、１８０ｅ、２８０ｄ、２８０ｅ、３８０ｄ、３８０ｅのその他の構成は、図７に示した増設筐体ユニット１８０ａ〜１８０ｃ、２８０ａ〜２８０ｃの構成と同様である。
また、終端ブロック１６０〜３６０は、互いに同一のものである。

ここで、増設筐体ユニット２８０ｄ、２８０ｅ、３８０ｄ、３８０ｅについては、必ずしも接続確認信号線１１ｂ、１１ｃ、および局番設定検索信号線１２ｂ、１２ｃを貫通接続する必要はない。
しかしながら、増設筐体ユニット２８０ｄ、２８０ｅ、３８０ｄ、３８０ｅを上記のように構成することにより、増設筐体ユニットが標準化されるので、どの列においても使用することができる。

拡張親局ユニット１９０Ｂは、増設筐体ユニット１８０ｂと終端ブロック１６０との間に設けられ、親局コネクタ１９７を含んでいる。なお、図７に示したバッファ回路１９６については、図示を省略している。
拡張親局ユニット１９０Ｂは、接続確認信号線１１ａ〜１１ｃ、局番設定検索信号線１２ａ〜１２ｃ、貫通停止信号線１３、および接続位置信号線１４と、図示しない定電圧電源線Ｖｃｃ、グランド回路ＧＮＤ、および貫通バス信号線ＢＵＳとを貫通接続する。
ここで、拡張親局ユニット１９０Ｂは、上記のように構成されているので、基本筐体ユニット１１０Ｄと終端ブロック１６０との間のどの位置に設けられた場合であっても、全てのデータを交信することができる。

また、拡張親局ユニット１９０Ｂは、接続確認信号線１１ｂ、１１ｃ、局番設定検索信号線１２ｂ、１２ｃ、および貫通停止信号線１３を分岐し、親局コネクタ１９７と拡張子局ユニット２９０Ａに設けられた子局第１コネクタ２９７ａとを介して、拡張子局ユニット２９０Ｂに接続する。

拡張子局ユニット２９０Ｂは、拡張親局ユニット１９０Ｂと増設筐体ユニット２８０ｄとの間に設けられ、子局第１コネクタ２９７ａ、子局第２コネクタ２９７ｂ、および拡張列用停止論理回路２９８を含んでいる。
拡張子局ユニット２９０Ｂは、接続確認信号線１１ｂ、および局番設定検索信号線１２ｂを増設筐体ユニット２８０ｄに貫通接続する。
また、拡張子局ユニット２９０Ｂは、接続確認信号線１１ｃ、局番設定検索信号線１２ｃ、および貫通停止信号線１５を、子局第２コネクタ２９７ｂと拡張孫局ユニット３９０Ｂに設けられた孫局第１コネクタ３９７ａとを介して、拡張孫局ユニット３９０Ｂに接続する。

拡張子局ユニット２９０Ｂ内に設けられた拡張列用停止論理回路２９８は、２入力の論理積素子によって構成されている。
拡張列用停止論理回路２９８の一方の入力端子には、貫通停止信号線１３に出力される貫通停止信号ＷＤ１が入力され、他方の入力端子には、接続確認信号ＥＮＤ２の反転論理信号が入力される。拡張列用停止論理回路２９８は、貫通停止信号線１５に貫通停止信号ＷＤ２を出力する。

拡張孫局ユニット３９０Ｂは、拡張子局ユニット２９０Ｂと増設筐体ユニット３８０ｄとの間に設けられ、孫局第１コネクタ３９７ａ、孫局第２コネクタ３９７ｂ、および拡張孫列用停止論理回路３９８を含んでいる。
拡張孫局ユニット３９０Ｂは、接続確認信号線１１ｃ、および局番設定検索信号線１２ｃを増設筐体ユニット３８０ｄに貫通接続する。

拡張孫局ユニット３９０Ｂ内に設けられた拡張孫列用停止論理回路３９８は、２入力の論理積素子によって構成されている。
拡張孫列用停止論理回路３９８の一方の入力端子には、貫通停止信号線１５に出力される貫通停止信号ＷＤ２が入力され、他方の入力端子には、接続確認信号ＥＮＤ３の反転論理信号が入力される。拡張孫列用停止論理回路３９８は、貫通停止信号線１６に貫通停止信号ＷＤ３を出力する。

ここで、基本列用、拡張列用、拡張孫列用の各増設筐体ユニットは、同一構造のものが使用されているとともに、拡張子局ユニット２９０Ｂおよび拡張孫局ユニット３９０Ｂも、同一構造のものが使用されている。

なお、図７に示した拡張子局ユニット２９０Ａは、拡張孫局ユニットを使用する構成になっていないので、拡張子局ユニット２９０Ａには、図８の拡張子局ユニット２９０Ｂに設けられた子局第２コネクタ２９７ｂに相当するコネクタが設けられていない。
また、図７において、増設筐体ユニット１８０ａ〜１８０ｃ、２８０ａ〜２８０ｃ内に接続確認信号線１１ａ、１１ｂ、および局番設定検索信号線１２ｂを貫通接続することにより、拡張親局ユニット１９０Ａを基本筐体ユニット１１０Ｃと終端ブロック１６０との間のどの位置にでも設けることができる。

また、図８において、貫通停止信号線１３、１５、１６のコネクタピンの配置は、それぞれ同一である。すなわち、各増設筐体ユニット内を３本の貫通停止信号線が貫通しているのではなく、１本の貫通停止信号線が同一のコネクタピンで貫通接続されている。また、図７に示した貫通停止信号線１３、１５についても同様である。

上記の構成において、接続確認信号線１１ａによって伝達される基本列用の接続確認信号ＥＮＤ１は、増設筐体ユニット１８０ｄ、１８０ｅ、および拡張親局ユニット１９０Ｂを貫通して、終端ブロック１６０の終端処理確認回路ＥＮＤで論理レベル「Ｌ」にされる。

また、接続確認信号線１１ｂによって伝達される拡張列用の接続確認信号ＥＮＤ２は、増設筐体ユニット１８０ｄ、１８０ｅ、拡張親局ユニット１９０Ｂ、拡張子局ユニット２９０Ｂ、および増設筐体ユニット２８０ｄ、２８０ｅを貫通して、終端ブロック２６０の終端処理確認回路ＥＮＤで論理レベル「Ｌ」にされる。
ここで、増設筐体ユニット２８０ｄ、２８０ｅ内では、接続確認信号ＥＮＤ１用の接続確認信号線１１ａを用いて信号が伝達されていて、拡張子局ユニット２９０Ｂ内で、接続確認信号ＥＮＤ２用の接続確認信号線１１ｂに振替接続が行われている。

また、接続確認信号線１１ｃによって伝達される拡張孫列用の接続確認信号ＥＮＤ３は、増設筐体ユニット１８０ｄ、１８０ｅ、拡張親局ユニット１９０Ｂ、拡張子局ユニット２９０Ｂ、拡張孫局ユニット３９０Ｂ、および増設筐体ユニット３８０ｄ、３８０ｅを貫通して、終端ブロック３６０の終端処理確認回路ＥＮＤで論理レベル「Ｌ」にされる。
ここで、増設筐体ユニット３８０ｄ、３８０ｅ内では、接続確認信号ＥＮＤ１用の接続確認信号線１１ａを用いて信号が伝達されていて、拡張子局ユニット２９０Ｂ内と拡張孫局ユニット３９０Ｂ内とで、順次接続確認信号ＥＮＤ３用の接続確認信号線１１ｃに振替接続が行われている。

また、基本列用の局番設定検索信号線１２ａは、増設筐体ユニット１８０ｄ、１８０ｅ内の選択切り換え回路を経由して順次迂回配線され、後段に接続されている。
また、拡張列用の局番設定検索信号線１２ｂは、増設筐体ユニット１８０ｄ、１８０ｅ、拡張親局ユニット１９０Ｂ、拡張子局ユニット２９０Ｂを貫通し、増設筐体ユニット２８０ｄ、２８０ｅ内の選択切り換え回路を経由して順次迂回配線され、後段に接続されている。
ここで、増設筐体ユニット２８０ｄ、２８０ｅ内では、局番設定検索信号ＣＦ１用の局番設定検索信号線１２ａを用いて信号が伝達されていて、拡張子局ユニット２９０Ｂ内で、局番設定検索信号ＣＦ２用の局番設定検索信号線１２ｂに振替接続が行われている。

また、拡張孫列用の局番設定検索信号線１２ｃは、増設筐体ユニット１８０ｄ、１８０ｅ、拡張親局ユニット１９０Ｂ、拡張子局ユニット２９０Ｂ、および拡張孫局ユニット３９０Ｂを貫通し、増設筐体ユニット３８０ｄ、３８０ｅ内の選択切り換え回路を経由して順次迂回配線され、後段に接続されている。
ここで、増設筐体ユニット３８０ｄ、３８０ｅ内では、局番設定検索信号ＣＦ１用の局番設定検索信号線１２ａを用いて信号が伝達されていて、拡張孫局ユニット３９０Ｂおよび拡張子局ユニット２９０Ｂ内で順次、局番設定検索信号ＣＦ３用の局番設定検索信号線１２ｃに振替接続が行われている。

また、基本列の最終の接続位置に接続された増設筐体ユニット１８０ｅにおいて、接続位置信号線１４によって伝達される接続位置論理信号ＭＤＬは、拡張親局ユニット１９０Ｂを貫通して、終端ブロック１６０の接続位置確認回路ＬＳＴで論理レベル「Ｌ」にされる。

以下、図８とともに、この発明の実施の形態４に係るユニット形プログラマブルコントローラ１００Ｄの動作について説明する。
なお、実施の形態３と同様の動作については、説明を省略する。

まず、ユニット形プログラマブルコントローラ１００Ｄの運転開始時において、終端ブロック１６０〜３６０が接続されていると判定された場合に、局番設定検索信号ＣＦ１によって、基本列の増設筐体ユニット１８０ｄ、１８０ｅに対する局番設定が行われる。
続いて、局番設定検索信号ＣＦ２によって、拡張列の増設筐体ユニット２８０ｄ、２８０ｅに対する局番設定が行われる。
次に、局番設定検索信号ＣＦ３によって、拡張孫列の増設筐体ユニット３８０ｄ、３８０ｅに対する局番設定が行われる。
ここで、増設筐体ユニット２８０ｄの局番は、基本列の最終の接続位置に接続された増設筐体ユニット１８０ｅの局番に続く局番となり、増設筐体ユニット３８０ｄの局番は、拡張列の最終の接続位置に接続された増設筐体ユニット２８０ｅの局番に続く局番となる。

この発明の実施の形態４に係るユニット形プログラマブルコントローラ１００Ｄによれば、基本筐体ユニット１１０Ｄと終端ブロック１６０との間に設けられる拡張親局ユニットと、拡張親局ユニットに接続される拡張子局ユニットと、拡張子局ユニットの後段に接続される拡張列増設筐体ユニット２８０ｄ、２８０ｅおよび拡張列終端ブロック２６０と、拡張子局ユニットに接続される拡張孫局ユニットと、拡張孫局ユニットの後段に接続される拡張孫列増設筐体ユニット３８０ｄ、３８０ｅおよび拡張孫列終端ブロック３６０とをさらに備え、拡張親局ユニット、拡張子局ユニット、および拡張孫局ユニットは、貫通バスに接続されたバッファ回路を含み、マイクロプロセッサ１１１は、基本筐体ユニット１１０Ｄ、増設筐体ユニット１８０ｄ、１８０ｅおよび終端ブロック１６０によって構成される基本列の入出力インタフェース回路の局番を設定する局番設定検索信号ＣＦ１とは異なる信号であり、拡張列増設筐体ユニット２８０ｄ、２８０ｅに設けられた拡張列入出力インタフェース回路の局番設定を開始するための拡張列用の局番設定検索信号ＣＦ２を出力するとともに、拡張孫列増設筐体ユニット３８０ｄ、３８０ｅに設けられた拡張孫列入出力インタフェース回路の局番設定を開始するための拡張孫列用の局番設定検索信号ＣＦ３を出力し、マイクロプロセッサ１１１には、終端ブロック１６０の接続状態を示す接続確認信号ＥＮＤ１とは異なる信号であり、拡張列終端ブロック２６０の接続状態を示す拡張列用の接続確認信号ＥＮＤ２が入力されるとともに、拡張孫列終端ブロック３６０の接続状態を示す拡張孫列用の接続確認信号ＥＮＤ３が入力され、局番設定手段は、拡張列入出力インタフェース回路に対して、基本筐体ユニット１１０Ｄあるいは増設筐体ユニット１８０ｄ、１８０ｅの入出力インタフェース回路に設定された局番に続く局番を設定するとともに、拡張孫列入出力インタフェース回路に対して、拡張列入出力インタフェース回路に設定された局番に続く局番を設定する。
そのため、多数の増設筐体ユニットを複列配置して、設置寸法を抑制することができる。
また、複数の制御信号線とデータバスとを含む貫通バスを、バッファ回路を介して接続することにより、制御信号線やデータバスの電圧降下を抑制することができるとともに、ノイズの還流を抑制することができる。
また、局番設定にあたっては、接続位置論理信号ＭＤＬを用いて前列の最終位置に接続された入出力インタフェース回路の局番を確認するので、これに続く局番を後列の入出力インタフェース回路に容易に設定することができる。

また、基本筐体ユニット１１０Ｄは、マイクロプロセッサ１１１の動作を監視するウォッチドッグタイマ１１７をさらに含み、拡張子局ユニットおよび拡張孫局ユニットは、拡張列増設筐体ユニット２８０ｄ、２８０ｅおよび拡張孫列増設筐体ユニット３８０ｄ、３８０ｅに設けられた出力インタフェース回路を出力停止または現状保持する停止論理回路２９８、３９８をさらに含み、ウォッチドッグタイマ１１７は、マイクロプロセッサ１１１が出力する暴走監視用パルス信号ＰＬＳのパルス幅が所定幅よりも大きくなった場合に、マイクロプロセッサ１１１および停止論理回路２９８、３９８に暴走異常検出信号ＷＤを出力して、マイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行い、停止論理回路２９８、３９８は、暴走異常検出信号ＷＤを受信した場合と、拡張列用接続確認信号ＥＮＤ２、あるいは拡張孫列用接続確認信号ＥＮＤ３が、拡張列終端ブロック２６０、あるいは拡張孫列終端ブロック３６０の未接続状態を示す場合とに、貫通停止信号線１５、１６を介して出力インタフェース回路の出力停止または現状保持を行う。
そのため、マイクロプロセッサ１１１の動作に異常が生じた場合に、速やかにマイクロプロセッサ１１１のリセット処理および動作停止、あるいは再起動を行うとともに、出力インタフェース回路の出力停止または現状保持を行うことができる。
また、接続確認信号ＥＮＤ２、ＥＮＤ３が拡張列終端ブロック２６０あるいは拡張孫列終端ブロック３６０の未接続状態を示す場合においても、貫通停止信号線１５、１６を用いて、出力インタフェース回路を出力停止または現状保持することができるので、少ない制御線によって安全性を向上させることができる。

また、複数の局番設定検索信号のうち、基本列用の局番設定検索信号ＣＦ１を除く局番設定検索信号ＣＦ２、ＣＦ３を伝達する信号線と、複数の接続確認信号を伝達する信号線とは、拡張親局ユニットおよび増設筐体ユニット１８０ｄ、１８０ｅ内を貫通接続されるとともに、基本列用の局番設定検索信号ＣＦ１を伝達する信号線と、接続位置論理情報を伝達する信号線とは、拡張親局ユニット内を貫通接続されている。
そのため、拡張親局ユニットは、増設筐体ユニット１８０ｄ、１８０ｅの前段位置から後段位置までのどの位置でも接続可能である。

また、複数の局番設定検索信号のうち、基本列用の局番設定検索信号ＣＦ１を除く局番設定検索信号ＣＦ２、ＣＦ３を伝達する信号線と、複数の接続確認信号を伝達する信号線ＥＮＤ１、ＥＮＤ２、ＥＮＤ３とは、それぞれ拡張子局ユニット内で交差接続されることにより、互いに異なる信号線に振替接続される。
そのため、増設筐体ユニットは、基本列、拡張列、拡張孫列にかかわらず、標準化された同一構造のものを使用することができる。
また、拡張子局ユニットおよび拡張孫局ユニットは、標準化された同一構造のものを使用することができる。

実施の形態５．
図９は、この発明の実施の形態５に係るユニット形プログラマブルコントローラ１００Ｅを示す構成図である。以下、図８を参照しながら説明する。
なお、実施の形態４と同様の構成については、説明を省略する。

図９において、ユニット形プログラマブルコントローラ１００Ｅは、基本筐体ユニット１１０Ｅと、拡張親局ユニット１９０Ｃと、基本列の増設筐体ユニット１８０ａ〜１８０ｃと、終端ブロック１６０と、拡張子局ユニット２９０Ｃと、拡張列の増設筐体ユニット２８０ａ〜２８０ｃと、終端ブロック２６０と、拡張孫局ユニット３９０Ｃと、拡張孫列の増設筐体ユニット３８０ａ〜３８０ｃと、終端ブロック３６０とを備えている。

ここで、基本列は、基本筐体ユニット１１０Ｅと、拡張親局ユニット１９０Ｃと、増設筐体ユニット１８０ａ〜１８０ｃと、終端ブロック１６０とによって構成されている。
また、拡張列は、拡張子局ユニット２９０Ｃと、増設筐体ユニット２８０ａ〜２８０ｃと、終端ブロック２６０とによって構成されている。
また、拡張孫列は、拡張孫局ユニット３９０Ｃと、増設筐体ユニット３８０ａ〜３８０ｃと、終端ブロック３６０とによって構成されている。

基本筐体ユニット１１０Ｅは、マイクロプロセッサ１１１や各種メモリ等が搭載されるＣＰＵ基板１と、入出力インタフェース回路が搭載される入出力基板２と、制御電源ユニット１１３が搭載される電源基板３と、端子台コネクタとなる入出力コネクタ９を含んでいる。
ここで、ＣＰＵ基板１と入出力基板２とは、互いにコネクタ接続されている。また、入出力基板２と電源基板３とは、互いにコネクタ接続されている。
また、入出力基板２には、拡張親局ユニット１９０Ｃを接続するための送出側コネクタ８ａ（第２送出側コネクタ）が設けられている。
また、入出力コネクタ９は、図４の入出力機器１０１ａ、１０１ｂに相当する入出力機器を接続するための端子台コネクタである。

拡張親局ユニット１９０Ｃには、バッファ回路を搭載した両面プリント基板である拡張基板４ａが取り付け固定されている。
拡張基板４ａには、基本筐体ユニット１１０Ｅの送出側コネクタ８ａと契合する受け取り側コネクタ７が表面実装されている。また、拡張基板４ａの、受け取り側コネクタ７に対する裏面には、後段用の送出側コネクタ８が表面実装されている。
なお、拡張親局ユニット１９０Ｃ内の受け取り側コネクタ７の各端子と、送出側コネクタ８の各端子とは、拡張基板４ａに設けられたスルーホールメッキによって、互いに貫通接続されている。
また、拡張基板４ａには、親局コネクタ１９７が接続固定され、接続ケーブル（図示せず）によって、拡張子局ユニット２９０Ｃに設けられた子局第１コネクタ２９７ａと接続されている。

増設筐体ユニット１８０ａには、両面プリント基板である増設基板６ａが取り付け固定されている。
増設基板６ａには、入出力インタフェース回路および選択切り換え回路等の回路部品が搭載されるとともに、前段の送出側コネクタ８と契合する受け取り側コネクタ７と、後段用の送出側コネクタ８が表面実装されている。

ここで、増設筐体ユニット１８０ａ内の受け取り側コネクタ７の各端子と、送出側コネクタ８の各端子とのうち、局番設定検索信号ＣＦ１を伝達する局番設定検索信号線１２ａが接続される端子以外の端子は、増設基板６ａに設けられたスルーホールメッキによって、互いに貫通接続されている。
受け取り側コネクタ７に入力された局番設定検索信号ＣＦ１は、増設基板６ａ内の選択切り換え回路を経由して送出側コネクタ８に接続され、後段に出力される。
また、増設基板６ａには、端子台コネクタとなる入出力コネクタ９ａが接続固定され、図４の入出力機器１０１ａ〜１０１ｃに相当する入出力機器に接続される。
なお、増設筐体ユニット１８０ｂ、１８０ｃの構成は、増設筐体ユニット１８０ａと同様である。

基本列の最終の接続位置に接続された増設筐体ユニット１８０ｃの後段には、終端ブロック１６０が接続されている。
終端ブロック１６０には、プリント基板である終端基板６ｅが取り付け固定されている。終端基板６ｅには、終端処理回路、接続位置確認回路、および終端処理確認回路等の回路部品が搭載されるとともに、前段の送出側コネクタ８と契合する受け取り側コネクタ７（第２受け取り側コネクタ、第３受け取り側コネクタ）が表面実装されている。
また、終端ブロック１６０は、送出側コネクタ８に対する防塵カバーを兼ねたものであり、基本筐体ユニット１１０Ｅ、拡張親局ユニット１９０Ｃ、あるいは増設筐体ユニット１８０ａ〜１８０ｃの端面位置に嵌合取り付けされる。
ここで、基本筐体ユニット１１０Ｅと終端ブロック１６０とは、互いに契合して出荷される。

拡張子局ユニット２９０Ｃには、バッファ回路を搭載した両面プリント基板である拡張基板４ｂが取り付け固定されている。
拡張基板４ｂには、子局第１コネクタ２９７ａおよび子局第２コネクタ２９７ｂが接続固定されている。子局第１コネクタ２９７ａは、接続ケーブルによって、親局コネクタ１９７と接続されている。また、子局第２コネクタ２９７ｂは、接続ケーブルによって、拡張孫局ユニット３９０Ｃに設けられた孫局第１コネクタ３９７ａと接続されている。
また、拡張基板４ｂには、後段用の送出側コネクタ８（第３送出側コネクタ）が表面実装されている。
ここで、拡張子局ユニットと終端ブロック２６０とは、互いに契合して出荷される。

なお、拡張子局ユニット２９０Ｃと拡張孫局ユニット３９０Ｃとは、ハードウェアとしては互いに同一のものであり、接続列によって、便宜上異なる符号が与えられている。
また、基本列、拡張列、および拡張孫列にそれぞれ設けられた増設筐体ユニット１８０ａ〜１８０ｃ、２８０ａ〜２８０ｃ、３８０ａ〜３８０ｃは、機種毎に異なる機能を有しているが、同一の機能を有するものは、同一の構造であり、どの列に対しても自由に接続することができる。
また、終端ブロック１６０〜３６０についても同様であり、ハードウェアとしては互いに同一のものである。

なお、図９において、Ｘ軸は、図面に対して左右方向、Ｙ軸は、図面に対して前後方向、Ｚ軸は、素面に対して天地方向をそれぞれ示している。
また、ユニット形プログラマブルコントローラ１００Ｅは、図９の下側を壁面としてＤＩＮレール（図示せず）を介して取り付けられるようになっている。
したがって、ＣＰＵ基板１、入出力基板２、および電源基板３は、壁面に対して並行に設置され、入出力コネクタ９は、上下２列で左右方向に長い端子台構造となる。
すなわち、基本筐体ユニット１１０Ｅの左右方向の寸法は、基本筐体ユニット１１０Ｅに内蔵される入出力ユニットの多さで決定されるようになっている。

この発明の実施の形態５に係るユニット形プログラマブルコントローラ１００Ｅによれば、増設筐体ユニット１８０ａ〜１８０ｃ、２８０ａ〜２８０ｃ、３８０ａ〜３８０ｃは、入出力インタフェース回路と選択切り換え回路とを搭載した両面プリント基板である増設基板６ａを含み、増設基板６ａは、一方の配線面に受け取り側コネクタ７が表面実装されるとともに、他方の配線面に送出側コネクタ８が表面実装され、基本列用の局番設定検索信号ＣＦ１を伝達する信号線を除く複数の制御信号線および複数ビットのデータバスは、受け取り側コネクタ７から送出側コネクタ８に貫通して後段に接続された増設筐体ユニットに接続され、基本列用の局番設定検索信号ＣＦ１は、受け取り側コネクタ７から選択切り換え回路に入力され、選択切り換え回路からの出力信号が、次段の増設筐体ユニットに対する局番設定検索信号として、送出側コネクタ８から送出される。
そのため、
従って、局番設定検索信号ＣＦ１の迂回接続と、その他の制御信号線やデータバスの貫通接続とを容易に行うことができる。

また、基本筐体ユニット１１０Ｅは、受け取り側コネクタ７に契合する第２送出側コネクタ８ａをさらに含み、終端ブロック１６０は、送出側コネクタ８ａに契合する第２受け取り側コネクタ７をさらに含み、第２送出側コネクタ８ａと第２受け取り側コネクタ７とは、互いに契合して出荷され、増設筐体ユニットを増設使用する際に、第２受け取り側コネクタ７を最終の接続位置に接続された増設筐体ユニットの送出側コネクタ８に移設契合する。
そのため、終端ブロック１６０の未手配、あるいは接続漏れによる運転トラブルの発生を防止することができる。

また、基本筐体ユニット１１０Ｅと終端ブロック１６０との間に設けられる拡張親局ユニットと、拡張親局ユニットに接続される拡張子局ユニットと、拡張子局ユニットの後段に接続される拡張列増設筐体ユニット２８０ａ〜２８０ｃおよび拡張列終端ブロック２６０と、拡張子局ユニットに接続される拡張孫局ユニットと、拡張孫局ユニットの後段に接続される拡張孫列増設筐体ユニット３８０ａ〜３８０ｃおよび拡張孫列終端ブロック３６０とをさらに備え、拡張子局ユニット、あるいは拡張孫局ユニットは、受け取り側コネクタ７に契合する第３送出側コネクタ８を含み、終端ブロック２６０、３６０は、送出側コネクタ８に契合する第３受け取り側コネクタ７をさらに含み、第３送出側コネクタ８と第３受け取り側コネクタ７とは、互いに契合して出荷され、拡張子局ユニット、あるいは拡張孫局ユニットを介して増設筐体ユニットを増設使用する際に、第３受け取り側コネクタ７を最終の接続位置に接続された増設筐体ユニットの送出側コネクタ８に移設契合する。
そのため、拡張列終端ブロック２６０、あるいは拡張孫列終端ブロック３６０の未手配、あるいは接続漏れによる運転トラブルの発生を防止することができる。

この発明の実施の形態１に係るユニット形プログラマブルコントローラを示す構成図である。 この発明の実施の形態１に係るユニット形プログラマブルコントローラの動作を示すフローチャートである。 この発明の実施の形態１に係るユニット形プログラマブルコントローラの動作を示すフローチャートである。 この発明の実施の形態２に係るユニット形プログラマブルコントローラを示す構成図である。 この発明の実施の形態２に係るユニット形プログラマブルコントローラの動作を示すフローチャートである。 この発明の実施の形態２に係るユニット形プログラマブルコントローラの動作を示すフローチャートである。 この発明の実施の形態３に係るユニット形プログラマブルコントローラを示す構成図である。 この発明の実施の形態４に係るユニット形プログラマブルコントローラを示す構成図である。 この発明の実施の形態５に係るユニット形プログラマブルコントローラを示す構成図である。

符号の説明

６ａ 増設基板、７ 受け取り側コネクタ（第２受け取り側コネクタ、第３受け取り側コネクタ）、８、８ａ 送出側コネクタ（第２送出側コネクタ、第３送出側コネクタ）、１１、１１ａ〜１１ｃ 接続確認信号線、１２、１２ａ〜１２ｃ 局番設定検索信号線、１３、１５、１６ 貫通停止信号線、１００Ａ〜１００Ｅ ユニット形プログラマブルコントローラ、１１０Ａ〜１１０Ｅ 基本筐体ユニット、１１１ マイクロプロセッサ、１１２ バスインタフェース回路、１１４Ａ〜１１４Ｄ システムメモリ、１１５Ａ〜１１５Ｄ プログラムメモリ、１１６ ＲＡＭメモリ、１１７ ウォッチドッグタイマ、１１９ 停止論理回路、１２０〜１５０、１８０、１８０ａ〜１８０ｅ、２８０ａ〜２８０ｅ、３８０ａ〜３８０ｅ 増設筐体ユニット、１２１ 外部入力機器、１２２〜１５２、１７２ａ、１７２ｂ、１８２ 入出力インタフェース回路、１２３〜１５３、１２４〜１５４、Ｒ プルアップ抵抗、１２５ａ〜１５５ａ、１２５ｂ〜１５５ｂ、１７５ａ、１７５ｂ、１８５ 選択切り換え回路、１３１ 外部負荷、１６０ 終端ブロック、１９０Ａ〜１９０Ｃ 拡張親局ユニット、２６０ 拡張列終端ブロック、２９０Ａ〜２９０Ｃ 拡張子局ユニット、２９８ 拡張列用停止論理回路、３６０ 終端ブロック、３９０Ｂ〜３９０Ｃ 拡張孫局ユニット、３９８ 拡張孫列用停止論理回路、ＢＵＳ、ＢＵＳ１、ＢＵＳ２ 貫通バス信号線、ＣＦ１〜ＣＦ３ 局番設定検索信号、ＥＮＤ 終端処理確認回路、ＥＮＤ１〜ＥＮＤ３ 接続確認信号、ＦＩＮ 個別完了論理信号、ＧＮＤ グランド回路、ＬＳＴ 接続位置確認回路、ＰＬＳ 暴走監視用パルス信号、ＷＤ 暴走異常検出信号、ＷＤ１〜ＷＤ３ 貫通停止信号、Ｓ１７〜Ｓ２９、Ｓ５０〜Ｓ５４ 局番設定手段、Ｓ１４ 第１異常判定手段、Ｓ１９ 第２異常判定手段、Ｓ２６ 第３異常判定手段、Ｓ１５ 設定異常処理手段、Ｓ３０、Ｓ５３ カード編成記憶手段、Ｓ３７、Ｓ６３ 編成異常検出手段、Ｓ４１、Ｓ６１ 脱落異常検出手段、Ｓ３８、Ｓ６４ 編成異常処理手段。

Claims (17)

1. マイクロプロセッサおよびシーケンスプログラムが格納されたプログラムメモリを内蔵した基本筐体ユニットと、
   前記基本筐体ユニットに接続される増設筐体ユニットと、
   前記増設筐体ユニットを貫通して、一端が前記基本筐体ユニットにバス接続され、複数の制御信号線および複数ビットのデータバスを含む貫通バスと、
   前記貫通バスの他端に接続された終端ブロックと、
   前記基本筐体ユニットおよび前記増設筐体ユニットの少なくとも一方に設けられ、前記マイクロプロセッサに対して選択的に接続される入出力インタフェース回路とを備え、
   外部入力機器からの信号と前記プログラムメモリの内容とに応動して、外部出力機器に信号を出力するユニット形プログラマブルコントローラであって、
   前記基本筐体ユニットは、
   前記入出力インタフェース回路を識別する局番を設定する局番設定手段となる制御プログラムを含むシステムメモリと、
   入出力情報を記憶する演算処理用のＲＡＭメモリと、
   前記マイクロプロセッサおよび前記貫通バスに接続されたバスインタフェース回路とを含み、
   前記入出力インタフェース回路は、
   カード情報と前記局番を示す局番情報とを記憶する個別メモリを含み、
   前記カード情報は、前記入出力インタフェース回路が、入力インタフェース回路であるか出力インタフェース回路であるかを示す品種別論理情報と、前記入出力インタフェース回路の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報とを有し、
   前記終端ブロックは、
   前記入出力インタフェース回路に接続されたプルアップ抵抗またはプルダウン抵抗を用いて、前記接続位置論理情報を得る接続位置確認回路と、
   前記終端ブロックの接続状態を、接続確認信号として前記マイクロプロセッサに出力する終端処理確認回路とを含み、
   前記局番設定手段は、前記マイクロプロセッサの運転開始時であって、前記接続確認信号により前記終端ブロックの接続が確認された場合に、最初の接続位置から前記接続位置論理情報に含まれる前記最終の接続位置までの入出力インタフェース回路に対して、順次異なる局番を割り付け設定することを特徴とするユニット形プログラマブルコントローラ。
2. マイクロプロセッサおよびシーケンスプログラムが格納されたプログラムメモリを内蔵した基本筐体ユニットと、
   前記基本筐体ユニットに接続される増設筐体ユニットと、
   前記増設筐体ユニットを貫通して、一端が前記基本筐体ユニットにバス接続され、複数の制御信号線および複数ビットのデータバスを含む貫通バスと、
   前記貫通バスの他端に接続された終端ブロックと、
   前記基本筐体ユニットおよび前記増設筐体ユニットにそれぞれ設けられ、前記マイクロプロセッサに対して選択的に接続される複数の入出力インタフェース回路とを備え、
   外部入力機器からの信号と前記プログラムメモリの内容とに応動して、外部出力機器に信号を出力するユニット形プログラマブルコントローラであって、
   前記基本筐体ユニットに設けられた入出力インタフェース回路には、あらかじめ所定の局番が識別用に設定されており、
   前記基本筐体ユニットは、
   前記増設筐体ユニットに設けられた入出力インタフェース回路を識別する局番を設定する局番設定手段となる制御プログラムを含むシステムメモリと、
   入出力情報を記憶する演算処理用のＲＡＭメモリと、
   前記マイクロプロセッサおよび前記貫通バスに接続されたバスインタフェース回路とを含み、
   前記入出力インタフェース回路は、
   カード情報と前記局番を示す局番情報とを記憶する個別メモリを含み、
   前記カード情報は、前記入出力インタフェース回路が、入力インタフェース回路であるか出力インタフェース回路であるかを示す品種別論理情報と、前記入出力インタフェース回路の接続位置が、最終の接続位置であるか否かを示す接続位置論理情報と、前記入出力インタフェース回路が前記基本筐体ユニットに設けられているか否かを示すとともに、前記入出力インタフェース回路が前記基本筐体ユニットに設けられている場合に、前記基本筐体ユニットの入出力編成の種別を示す機種コード情報とを有し、
   前記終端ブロックは、
   前記入出力インタフェース回路に接続されたプルアップ抵抗またはプルダウン抵抗を用いて、前記接続位置論理情報を得る接続位置確認回路と、
   前記終端ブロックの接続状態を、接続確認信号として前記マイクロプロセッサに出力する終端処理確認回路とを含み、
   前記局番設定手段は、前記マイクロプロセッサの運転開始時であって、前記接続確認信号により前記終端ブロックの接続が確認された場合に、前記増設筐体ユニットの最初の接続位置から前記接続位置論理情報に含まれる前記最終の接続位置までの入出力インタフェース回路に対して、前記基本筐体ユニットに設けられた入出力インタフェース回路に設定された局番に続く局番を、順次割り付け設定することを特徴とするユニット形プログラマブルコントローラ。
3. 前記入出力インタフェース回路には、前記マイクロプロセッサが出力する局番設定検索信号を受信し、局番の設定完了に伴って順次後段に接続された入出力インタフェース回路に前記局番設定検索信号を伝達するための選択切り換え回路が接続され、
   前記カード情報は、局番の設定が完了しているか否かを識別して、前記選択切り換え回路を切り換えるための個別完了論理情報をさらに有し、
   前記局番設定手段は、前記データバスを介して前記局番設定検索信号を受信した入出力インタフェース回路のカード情報を読み出し、前記データバスを介して、前記局番設定検索信号を受信した入出力インタフェース回路の個別メモリに、対応した局番を書き込み、
   前記マイクロプロセッサは、局番の設定が完了した後は、前記データバスを介して局番を指定し、指定された局番の入出力インタフェース回路との間で、前記データバスを介してデータを交信することを特徴とする請求項１に記載のユニット形プログラマブルコントローラ。
4. 前記基本筐体ユニットに内蔵された最終段の入出力インタフェース回路には、前記最終段の入出力インタフェース回路からの、前記マイクロプロセッサによるカード情報の読み出し完了に伴って、後段に接続された増設筐体ユニット内の入出力インタフェース回路に対して、前記マイクロプロセッサが出力する局番設定検索信号を送信するための選択切り換え手段が接続され、
   前記最終段の入出力インタフェース回路のカード情報は、前記マイクロプロセッサによる読み出しが完了しているか否かを識別して、前記選択切り換え手段を切り換えるための個別完了論理情報をさらに有し、
   前記増設筐体ユニットに内蔵された入出力インタフェース回路には、前記局番設定検索信号を受信し、局番の設定完了に伴って順次後段に接続された入出力インタフェース回路に前記局番設定検索信号を伝達するための選択切り換え回路が接続され、
   前記増設筐体ユニットに内蔵された入出力インタフェース回路のカード情報は、局番の設定が完了しているか否かを識別して、前記選択切り換え回路を切り換えるための個別完了論理情報をさらに有し、
   前記局番設定手段は、前記データバスを介して前記最終段の入出力インタフェース回路のカード情報を読み出して、前記最終段の入出力インタフェース回路のカード情報内の接続位置論理情報が、前記最終の接続位置でないことを示す場合に、前記最終段の入出力インタフェース回路のカード情報内の機種コード情報に基づいて、前記データバスを介して、後段に接続された増設筐体ユニット内の入出力インタフェース回路の個別メモリに、対応した局番を書き込み、
   前記マイクロプロセッサは、局番の設定が完了した後は、前記データバスを介して局番を指定し、指定された局番の入出力インタフェース回路との間で、前記データバスを介してデータを交信することを特徴とする請求項２に記載のユニット形プログラマブルコントローラ。
5. 前記システムメモリは、前記基本筐体ユニットに内蔵された最終段の入出力インタフェース回路からの、前記マイクロプロセッサによるカード情報の読み出し完了に伴って、後段に接続された増設筐体ユニット内の入出力インタフェース回路に対して、前記マイクロプロセッサが出力する局番設定検索信号を送信するための選択切り換え手段となる制御プログラムを含み、
   前記最終段の入出力インタフェース回路のカード情報は、前記マイクロプロセッサによる読み出しが完了しているか否かを識別して、前記選択切り換え手段を切り換えるための個別完了論理情報をさらに有し、
   前記増設筐体ユニットに内蔵された入出力インタフェース回路には、前記局番設定検索信号を受信し、局番の設定完了に伴って順次後段に接続された入出力インタフェース回路に前記局番設定検索信号を伝達するための選択切り換え回路が接続され、
   前記増設筐体ユニットに内蔵された入出力インタフェース回路のカード情報は、局番の設定が完了しているか否かを識別して、前記選択切り換え回路を切り換えるための個別完了論理情報をさらに有し、
   前記局番設定手段は、前記データバスを介して前記最終段の入出力インタフェース回路のカード情報を読み出して、前記最終段の入出力インタフェース回路のカード情報内の接続位置論理情報が、前記最終の接続位置でないことを示す場合に、前記最終段の入出力インタフェース回路のカード情報内の機種コード情報に基づいて、前記データバスを介して、後段に接続された増設筐体ユニット内の入出力インタフェース回路の個別メモリに、対応した局番を書き込み、
   前記マイクロプロセッサは、局番の設定が完了した後は、前記データバスを介して局番を指定し、指定された局番の入出力インタフェース回路との間で、前記データバスを介してデータを交信することを特徴とする請求項２に記載のユニット形プログラマブルコントローラ。
6. 前記システムメモリは、第１異常判定手段と、第２異常判定手段および第３異常判定手段の少なくとも一方と、設定異常処理手段ととなる制御プログラムをさらに含み、
   前記第１異常判定手段は、前記接続確認信号が前記終端ブロックの未接続状態を示す場合に異常判定し、
   前記第２異常判定手段は、前記最終の接続位置以前の入出力インタフェース回路のカード情報が得られない場合、または前記最終の接続位置の入出力インタフェース回路が所定時間を経過しても発見されない場合に異常判定し、
   前記第３異常判定手段は、入出力インタフェース回路に設定した局番と、局番が設定された入出力インタフェース回路から確認返信された局番とが一致しない場合に異常判定し、
   前記設定異常処理手段は、前記第１異常判定手段、前記第２異常判定手段、および前記第３異常判定手段の何れかが異常判定した場合に、異常状態を前記ＲＡＭメモリに記憶するとともに、外部に報知することを特徴とする請求項１から請求項５までの何れか１項に記載のユニット形プログラマブルコントローラ。
7. 前記システムメモリは、カード編成記憶手段と、編成異常検出手段と、脱落異常検出手段と、編成異常処理手段ととなる制御プログラムをさらに含み、
   前記カード編成記憶手段は、局番の設定が完了した際に、前記カード情報と前記局番情報との対応を、カード編成情報として前記ＲＡＭメモリに記憶し、
   前記編成異常検出手段は、局番を指定した入出力インタフェース回路から得られるカード編成情報と、前記カード編成記憶手段で記憶したカード編成情報とが一致しない場合に異常判定し、
   前記脱落異常検出手段は、運転中において、前記接続確認信号が前記終端ブロックの未接続状態を示す場合に異常判定し、
   前記編成異常処理手段は、前記編成異常検出手段、および前記脱落異常検出手段の何れかが異常判定した場合に、異常状態を前記ＲＡＭメモリに記憶するとともに、外部に報知することを特徴とする請求項１から請求項６までの何れか１項に記載のユニット形プログラマブルコントローラ。
8. 前記システムメモリは、カード編成記憶手段となる制御プログラムをさらに含み、
   前記プログラムメモリは、編成異常検出手段と、脱落異常検出手段と、編成異常処理手段ととなる制御プログラムをさらに含み、
   前記カード編成記憶手段は、局番の設定が完了した際に、前記カード情報と前記局番情報との対応を、カード編成情報として前記ＲＡＭメモリに記憶し、
   前記編成異常検出手段は、局番を指定した入出力インタフェース回路から得られるカード編成情報と、前記カード編成記憶手段で記憶したカード編成情報とが一致しない場合に異常判定し、
   前記脱落異常検出手段は、運転中において、前記接続確認信号が前記終端ブロックの未接続状態を示す場合に異常判定し、
   前記編成異常処理手段は、前記編成異常検出手段、および前記脱落異常検出手段の何れかが異常判定した場合に、異常状態を前記ＲＡＭメモリに記憶するとともに、外部に報知することを特徴とする請求項１から請求項６までの何れか１項に記載のユニット形プログラマブルコントローラ。
9. 前記基本筐体ユニットは、
   前記マイクロプロセッサの動作を監視するウォッチドッグタイマと、
   前記出力インタフェース回路を出力停止または現状保持する停止論理回路とをさらに含み、
   前記ウォッチドッグタイマは、前記マイクロプロセッサが出力する暴走監視用パルス信号のパルス幅が所定幅よりも大きくなった場合に、前記マイクロプロセッサおよび前記停止論理回路に暴走異常検出信号を出力して、前記マイクロプロセッサのリセット処理および動作停止、あるいは再起動を行い、
   前記停止論理回路は、前記暴走異常検出信号を受信した場合と、前記接続確認信号が前記終端ブロックの未接続状態を示す場合とに、貫通停止信号線を介して前記出力インタフェース回路の出力停止または現状保持を行うことを特徴とする請求項１から請求項８までの何れか１項に記載のユニット形プログラマブルコントローラ。
10. 前記基本筐体ユニットと前記終端ブロックとの間に設けられる拡張親局ユニットと、
    前記拡張親局ユニットに接続される拡張子局ユニットと、
    前記拡張子局ユニットの後段に接続される拡張列増設筐体ユニットおよび拡張列終端ブロックとをさらに備え、
    前記拡張親局ユニットおよび前記拡張子局ユニットは、前記貫通バスに接続されたバッファ回路を含み、
    前記マイクロプロセッサは、前記基本筐体ユニット、前記増設筐体ユニットおよび前記終端ブロックによって構成される基本列の前記入出力インタフェース回路の局番を設定する局番設定検索信号とは異なる信号であり、前記拡張列増設筐体ユニットに設けられた拡張列入出力インタフェース回路の局番設定を開始するための拡張列用の局番設定検索信号を出力し、
    前記マイクロプロセッサには、前記終端ブロックの接続状態を示す接続確認信号とは異なる信号であり、前記拡張列終端ブロックの接続状態を示す拡張列用の接続確認信号が入力され、
    前記局番設定手段は、前記拡張列入出力インタフェース回路に対して、前記基本筐体ユニットまたは前記増設筐体ユニットの入出力インタフェース回路に設定された前記局番に続く局番を設定することを特徴とする請求項３から請求項８までの何れか１項に記載のユニット形プログラマブルコントローラ。
11. 前記基本筐体ユニットと前記終端ブロックとの間に設けられる拡張親局ユニットと、
    前記拡張親局ユニットに接続される拡張子局ユニットと、
    前記拡張子局ユニットの後段に接続される拡張列増設筐体ユニットおよび拡張列終端ブロックと、
    前記拡張子局ユニットに接続される拡張孫局ユニットと、
    前記拡張孫局ユニットの後段に接続される拡張孫列増設筐体ユニットおよび拡張孫列終端ブロックとをさらに備え、
    前記拡張親局ユニット、前記拡張子局ユニット、および前記拡張孫局ユニットは、前記貫通バスに接続されたバッファ回路を含み、
    前記マイクロプロセッサは、前記基本筐体ユニット、前記増設筐体ユニットおよび前記終端ブロックによって構成される基本列の前記入出力インタフェース回路の局番を設定する局番設定検索信号とは異なる信号であり、前記拡張列増設筐体ユニットに設けられた拡張列入出力インタフェース回路の局番設定を開始するための拡張列用の局番設定検索信号を出力するとともに、前記拡張孫列増設筐体ユニットに設けられた拡張孫列入出力インタフェース回路の局番設定を開始するための拡張孫列用の局番設定検索信号を出力し、
    前記マイクロプロセッサには、前記終端ブロックの接続状態を示す接続確認信号とは異なる信号であり、前記拡張列終端ブロックの接続状態を示す拡張列用の接続確認信号が入力されるとともに、前記拡張孫列終端ブロックの接続状態を示す拡張孫列用の接続確認信号が入力され、
    前記局番設定手段は、前記拡張列入出力インタフェース回路に対して、前記基本筐体ユニットまたは前記増設筐体ユニットの入出力インタフェース回路に設定された前記局番に続く局番を設定するとともに、前記拡張孫列入出力インタフェース回路に対して、前記拡張列入出力インタフェース回路に設定された前記局番に続く局番を設定することを特徴とする請求項３から請求項８までの何れか１項に記載のユニット形プログラマブルコントローラ。
12. 複数の前記局番設定検索信号のうち、前記基本列用の局番設定検索信号を除く局番設定検索信号を伝達する信号線と、複数の前記接続確認信号を伝達する信号線とは、前記拡張親局ユニットおよび前記増設筐体ユニット内を貫通接続されるとともに、
    前記基本列用の局番設定検索信号を伝達する信号線と、前記接続位置論理情報を伝達する信号線とは、前記拡張親局ユニット内を貫通接続されていることを特徴とする請求項１０または請求項１１に記載のユニット形プログラマブルコントローラ。
13. 複数の前記局番設定検索信号のうち、前記基本列用の局番設定検索信号を除く局番設定検索信号を伝達する信号線と、複数の前記接続確認信号を伝達する信号線とは、それぞれ前記拡張子局ユニット内で交差接続されることにより、互いに異なる信号線に振替接続されることを特徴とする請求項１０から請求項１２までの何れか１項に記載のユニット形プログラマブルコントローラ。
14. 前記基本筐体ユニットは、前記マイクロプロセッサの動作を監視するウォッチドッグタイマをさらに含み、
    前記拡張子局ユニットおよび前記拡張孫局ユニットの少なくとも一方は、前記拡張列増設筐体ユニット、あるいは前記拡張孫列増設筐体ユニットに設けられた出力インタフェース回路を出力停止または現状保持する停止論理回路をさらに含み、
    前記ウォッチドッグタイマは、前記マイクロプロセッサが出力する暴走監視用パルス信号のパルス幅が所定幅よりも大きくなった場合に、前記マイクロプロセッサおよび前記停止論理回路に暴走異常検出信号を出力して、前記マイクロプロセッサのリセット処理および動作停止、あるいは再起動を行い、
    前記停止論理回路は、前記暴走異常検出信号を受信した場合と、前記拡張列用接続確認信号、あるいは前記拡張孫列用接続確認信号が、前記拡張列終端ブロック、あるいは前記拡張孫列終端ブロックの未接続状態を示す場合とに、貫通停止信号線を介して前記出力インタフェース回路の出力停止または現状保持を行うことを特徴とする請求項１０から請求項１３までの何れか１項に記載のユニット形プログラマブルコントローラ。
15. 前記増設筐体ユニットは、前記入出力インタフェース回路と前記選択切り換え回路とを搭載した両面プリント基板である増設基板を含み、
    前記増設基板は、一方の配線面に受け取り側コネクタが表面実装されるとともに、他方の配線面に送出側コネクタが表面実装され、
    前記基本列用の局番設定検索信号を伝達する信号線を除く複数の制御信号線および複数ビットのデータバスは、前記受け取り側コネクタから前記送出側コネクタに貫通して後段に接続された増設筐体ユニットに接続され、
    前記基本列用の局番設定検索信号は、前記受け取り側コネクタから前記選択切り換え回路に入力され、前記選択切り換え回路からの出力信号が、次段の増設筐体ユニットに対する局番設定検索信号として、前記送出側コネクタから送出されることを特徴とする請求項３から請求項１４までの何れか１項に記載のユニット形プログラマブルコントローラ。
16. 前記基本筐体ユニットは、前記受け取り側コネクタに契合する第２送出側コネクタをさらに含み、
    前記終端ブロックは、前記送出側コネクタに契合する第２受け取り側コネクタをさらに含み、
    前記第２送出側コネクタと前記第２受け取り側コネクタとは、互いに契合して出荷され、前記増設筐体ユニットを増設使用する際に、前記第２受け取り側コネクタを前記最終の接続位置に接続された増設筐体ユニットの前記送出側コネクタに移設契合することを特徴とする請求項１５に記載のユニット形プログラマブルコントローラ。
17. 前記基本筐体ユニットと前記終端ブロックとの間に設けられる拡張親局ユニットと、
    前記拡張親局ユニットに接続される拡張子局ユニットと、
    前記拡張子局ユニットの後段に接続される拡張列増設筐体ユニットおよび拡張列終端ブロックと、
    前記拡張子局ユニットに接続される拡張孫局ユニットと、
    前記拡張孫局ユニットの後段に接続される拡張孫列増設筐体ユニットおよび拡張孫列終端ブロックとをさらに備え、
    前記拡張子局ユニット、あるいは前記拡張孫局ユニットは、前記受け取り側コネクタに契合する第３送出側コネクタを含み、
    前記終端ブロックは、前記送出側コネクタに契合する第３受け取り側コネクタをさらに含み、
    前記第３送出側コネクタと前記第３受け取り側コネクタとは、互いに契合して出荷され、前記拡張子局ユニット、あるいは前記拡張孫局ユニットを介して前記増設筐体ユニットを増設使用する際に、前記第３受け取り側コネクタを前記最終の接続位置に接続された増設筐体ユニットの前記送出側コネクタに移設契合することを特徴とする請求項１６に記載のユニット形プログラマブルコントローラ。

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