WO2012116522A1 - 一种叉指型栅结构的低功耗隧穿场效应晶体管 - Google Patents

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    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Definitions

  • the present invention is in the field of field effect transistor logic devices and circuits in CMOS Very Large Integrated Circuits (ULSI), and specifically relates to a tunneling field effect transistor (TFET).
  • CMOS Very Large Integrated Circuits ULSI
  • TFET tunneling field effect transistor
  • the tunneling field effect transistor TFET which uses the conduction mechanism of quantum mechanical tunneling, breaks through the theoretical limitation of the conventional MOSFET subthreshold region, and has a broad application prospect.
  • the structure of the TFET is similar to that of a conventional MOSFET, and the control gate has a certain aspect ratio. As shown in Figure 1.
  • the main challenge currently encountered with TFETs is the lack of drive current due to the effects of tunneling.
  • the main methods to increase the conduction current of the TFET are as follows: (1) thinning the thickness of the gate dielectric layer, increasing the dielectric constant of the gate dielectric layer and improving the gate control capability. This method uses a high-k dielectric contrast growth silicon dioxide gate dielectric.
  • the process is relatively complicated, and the thickness of the dielectric layer also has a limit value due to the leakage of the gate; (2) the narrow bandgap semiconductor material is used to reduce the tunneling barrier width and increase the tunneling current, which is due to the introduction of other semiconductors. Materials undoubtedly increase costs and process complexity. Summary of the invention
  • a low-power tunneling field effect transistor includes a source, a drain, and a control gate, wherein the control gate extends toward the source end into an interdigital type, and the control gate specifically includes two parts, and the extended gate area is a fork
  • the gate grid, the original control gate region is the main gate, and the active region under the extension grid is also the channel region, and the material is the substrate material.
  • the number of the interdigital grids is arbitrary, but the sum of the interdigital grid widths is smaller than the source area injection width to ensure that the interdigital grids are surrounded by the source regions.
  • the width of the extension gate is arbitrary, and it is only required to ensure that the sum of the widths of the interdigital grids is smaller than the injection width of the source region to ensure the interdigital grid Surrounded by the source area.
  • the gate width of the interdigital grid can also be appropriately reduced.
  • the built-in potential of the source junction on both sides of the gate can deplete the channel region below the extension gate, which can reduce the static leakage current of the device. This value is less than about 1 to 2 microns depending on the channel and source doping concentration.
  • the length direction of the interdigital grid may be arbitrary, depending on the amount of current boost required, but generally does not exceed the edge of the source end of the source.
  • the interdigital finger-type gate is used to control the surface potential of the channel, so that the conduction band of the channel surface is reduced or the valence band is increased, and the intensity of the source electric field is increased to promote band-band tunneling to generate an on-current.
  • the use of the interdigital grid structure, the source region of the TFET surrounds the channel, achieving a large tunneling area, improving the device conduction current, and improving the subthreshold slope.
  • FIG. 1 is a schematic diagram of a typical planar TFET structure; wherein, FIG. 1 is a schematic diagram of a typical planar TFET; FIG. 1b is a top view of a typical planar TFET;
  • FIG. 2 is a schematic view showing the planar structure of the interdigital grid TFET of the present invention; wherein, FIG. 2a is a schematic view of the interdigital grid TFET of the present invention.
  • FIG. 2b is a top view of the interdigital grid TFET of the present invention
  • FIG. 2c is a cross-sectional view of the interdigital grid of the present invention in the AA' direction (FIG. 2b);
  • Fig. 3 is a main process step for preparing the interdigital grid TFET of the present invention, wherein Fig. 3a is a substrate after growing an oxide layer and depositing polycrystalline silicon.
  • Figure 3b shows the substrate after lithographic active area
  • Figure 3b' is a top view of Figure 3b.
  • Figure 3c shows the source region active region implant process
  • Figure 3c' is a top view of Figure 3c.
  • Figure 3d shows the active region implantation process in the drain region.
  • Figure 3d' is a top view of Figure 3d.
  • Figure 3e shows the structure of the low-power tunneling field effect transistor of the interdigital grid structure after the source-drain junction is formed
  • Figure 3e' is a top view of Figure 3e.
  • Figure 1 shows the control gate of the existing TFET; 2—the gate oxide of the existing TFET; 3—the source of the existing TFET; Substrate of TFET; 5 - Leakage of existing TFET; 6 - Control gate of TFET of the present invention; 7 - Gate dielectric layer of TFET of the present invention, 8 Source of TFET of the present invention, 10 Drain of TFET of the present invention, 9 Inventing a substrate of a TFET;
  • Figure 4 is a comparison of experimental results of a conventional TFET, T-gate TFET, and inter-finger TFET transfer characteristic curve. detailed description
  • the invention can be completely fabricated using a conventional TFET process flow, the key part being the layout structure of the gate.
  • the gate oxide layer is grown on the substrate 9. The smaller the gate thickness, the better the gate control capability of the device, and the ideal value is about
  • polysilicon 6 is deposited as shown in Figure 3a.
  • the polysilicon layer is source and drain implanted as a hard mask, as shown in Figure 3b.
  • the glue is applied to the drain region, and the source active region is implanted with the glue and polysilicon 6 as a mask, and then the glue is removed, as shown in Fig. 3c.
  • Figure 4 is a comparison of experimental results of a conventional TFET, T-gate TFET, and inter-finger TFET transfer characteristic curve.
  • the interdigital FFET has a crossover index of three, and the three devices have the same active area size. It can be seen that the interdigital TFET can effectively improve the on-current of the device and improve the driving performance of the device.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

一种叉指型栅结构的低功耗隧穿场效应晶体管
技术领域
本发明属于 CMOS超大集成电路（ULSI )中的场效应晶体管逻辑器件与电路领域， 具体涉 及一种隧穿场效应晶体管 (TFET)。
背景技术
随着器件尺寸不断縮小， 器件短沟道效应等负面影响日益加剧。 DIBL (漏至势垒降低效 应）、 带带隧穿效应使得器件关态漏泄电流不断增大。 不仅如此， 传统 MOSFET器件亚阈值斜 率由于受到 KT/q的理论限制而无法随着器件尺寸的縮小而同步减小。因此伴随着器件阈值电 压降低， 亚阈值漏泄电流也在不断地升高。 如今， 由此带来的静态功耗问题已经成为小尺寸 器件下大家关注的焦点。 为了突破常规 MOSFET亚阈值斜率 60mV/dec的理论极限， 降低器件 的静态功耗， 同时也降低开关过程中的动态功耗， 我们需要采用新颖导通机制的器件。 隧穿 场效应晶体管 TFET, 由于其采用量子力学隧穿的导通机制从而突破了常规 MOSFET亚阈区的 理论限制， 应用前景相当广阔。
在传统在平面硅技术中， TFET的结构与传统 MOSFET类似， 控制栅具有一定的宽长比。 如图 1所示。 目前 TFET遇到的主要挑战是受制于隧穿的影响而导致的驱动电流地不足。现阶 段提高 TFET导通电流的主要方法有： （1)减薄栅介质层厚度， 提高栅介质层的介电常数从而 提高栅控能力， 此方法采用高 K介质对比生长二氧化硅栅介质来说工艺相对复杂， 而且由于 受到栅漏电的影响， 介质层厚度也有一个极限值； （2)采用窄禁带半导体材料， 减小隧穿势垒 宽度， 提高隧穿电流， 该方法由于引入其他半导体材料无疑增加了成本以及工艺复杂度。 发明内容
本发明的目的在于提供一种叉指型栅结构低功耗隧穿场效应晶体管， 该 TFET结构能在 不改变工艺技术前提下， 利用相同的有源区面积显著提升器件导通电流。
本发明的技术方案如下：
一种低功耗隧穿场效应晶体管， 包括源、 漏和控制栅， 其特征在于， 控制栅向源端延展 成叉指型， 所述控制栅具体包括两部分， 延展出来的栅区为叉指栅， 原控制栅区为主栅， 在 延展栅覆盖下的有源区同样是沟道区， 材料为衬底材料。
所述的叉指栅个数任意， 但是叉指栅宽度总和小于源区注入宽度， 以保证叉指栅被源区 包围。
所述延展栅的宽度任意， 只需要保证叉指栅宽度总和小于源区注入宽度， 以保证叉指栅 被源区包围。
叉指栅的栅宽也可以适当减小， 减小到栅极两侧源结内建势可以耗尽延展栅以下的沟道 区， 这样可以减小器件静态漏泄电流。 根据沟道以及源区掺杂浓度的不同， 这个值大约小于 1一 2微米。
所述叉指栅的长度方向可以任意， 视需要电流的提升量而定， 但是一般不会超过源端有 源区的边缘。
主栅与漏区之间可以留有一定的余量， 抑制 TFET双极导通特性， 主栅与源区之间也可以 留有一定的余量， 这样主栅区可以失去控制力， 以得到更好的亚阈值斜率。
本发明的技术效果如下：
一、 采用叉指型栅极控制沟道表面电势， 使得沟道表面能带导带降低或者价带上升， 增 强源结电场强度促使带带隧穿发生， 产生导通电流。
二、 采用叉指型栅结构， 实现 TFET的源区包围沟道， 实现大的隧穿面积， 提高器件导通 电流， 同时改善亚阈值斜率。
三、 增加叉指栅极的长度最能有效的提高器件导通电流。
与现有的平面 TFET相比， 在同样的工艺条件， 同样的有源区尺寸下可以得到更高的导通 电流以及更陡直的亚阈值斜率。与 T型栅 TFET相比， 叉指型栅 TFET更有效的利用器件面积， 更进一步提升电流密度。 附图说明
图 1为典型的平面 TFET结构示意图； 其中， 图 la为典型的平面 TFET示意图； 图 lb为 典型平面 TFET俯视图；
图 2为本发明叉指型栅 TFET平面结构示意图； 其中， 图 2a为本发明叉指型栅 TFET示意 图。
图 2b为本发明叉指型栅 TFET的俯视图； 图 2c为本发明叉指栅沿 AA' 方向 （图 2b ) 的 剖面图；
图 3为制备本发明叉指型栅 TFET的主要工艺步骤， 其中图 3a为生长氧化层并淀积多晶 硅后的基片。 图 3b为光刻有源区后的基片， 图 3b ' 为图 3b的俯视图。 图 3c为源区有源区 注入工艺过程， 图 3c ' 为图 3c的俯视图。 图 3d漏区有源区注入工艺过程， 图 3d ' 为图 3d 的俯视图。 图 3e为源漏结形成后的叉指型栅结构低功耗隧穿场效应晶体管结构图， 图 3e ' 为图 3e俯视图。
图中 1一现有 TFET的控制栅； 2—现有 TFET的栅氧化层； 3—现有 TFET的源； 4一现有 TFET的衬底； 5—现有 TFET的漏； 6—本发明 TFET的控制栅； 7—本发明 TFET的栅介质层， 8 本发明 TFET的源极， 10 本发明 TFET的漏极， 9 本发明 TFET的衬底；
图 4为常规 TFET, T型栅 TFET, 叉指栅 TFET转移特性曲线实验结果对比图。 具体实施方式
下面通过实例对本发明做进一步说明。 需要注意的是， 公布实施例的目的在于帮助进一 步理解本发明， 但是本领域的技术人员可以理解： 在不脱离本发明及所附权利要求的精神和 范围内， 各种替换和修改都是可能的。 因此， 本发明不应局限于实施例所公开的内容， 本发 明要求保护的范围以权利要求书界定的范围为准。
本发明完全可以采用常规 TFET工艺流程制备， 关键部分是在栅的版图结构。
具体实施步骤如图 3 所示：
1， 在衬底 9 上生长栅氧化层 7， 栅厚度越小器件栅控能力就越好， 理想数值大约在
4nm-20nm之间， 然后淀积多晶硅 6， 如图 3a所示。
2, 光刻出栅图形 6， 其中叉指栅的宽度约 1微米， 叉指栅之间距离以及叉指栅与源区上 下两侧以及左侧的预留量也是约 1微米，然后准备用多晶硅层为硬掩膜进行源漏注入， 如图 3b所示。 在漏区涂胶 11， 以胶以及多晶硅 6为掩膜进行源有源区注入， 然后去 胶， 如图 3c所示。
3， 在源区涂胶 11， 以胶以及多晶硅 6为掩膜进行漏区有源区注入， 然后去胶， 如图 3d 所示。
4， 进行一次高温热退火， 激活源漏杂质， 形成源区 10与漏区 8， 如图 3e所示。 图 4为常规 TFET, T型栅 TFET, 叉指栅 TFET转移特性曲线实验结果对比图， 其中叉指 栅 TFET拥有叉指数 3个， 三种器件具有相同的有源区尺寸。 可以看出叉指栅 TFET可以有效 提高器件导通电流， 提高器件驱动性能。 虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。 任何熟悉本领域的技 术人员， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的方法和技术内容对本发 明技术方案作出许多可能的变动和修饰， 或修改为等同变化的等效实施例。 因此， 凡是未脱 离本发明技术方案的内容， 依据本发明的技术实质对以上实施例所做的任何简单修改、 等同 变化及修饰， 均仍属于本发明技术方案保护的范围内。

Claims

权 利 要 求 书
1、 一种低功耗隧穿场效应晶体管， 包括源、 漏和控制栅， 其特征在于， 控制栅向源极端 延展成叉指型， 所述叉指型控制栅由延展出来的叉指栅区和原控制栅区组成， 在延展栅区下 覆盖的有源区同样是沟道区， 材料为衬底材料。
2、 如权利要求 1所述的低功耗隧穿场效应晶体管， 其特征在于， 所述叉指栅区的总宽度 小于源区有源区的注入宽度。
3、 如权利要求 2所述的低功耗隧穿场效应晶体管， 其特征在于， 所述叉指栅区的栅宽为 5纳米一 2微米。
4、 如权利要求 1所述的低功耗隧穿场效应晶体管， 其特征在于， 所述原控制栅区与漏区 之间有间隙， 间隙范围为 5纳米一 2微米之间。
5、如权利要求 1所述的低功耗隧穿场效应晶体管，其特征在于，栅介质可以是二氧化硅， 或者是高 K栅介质材料。
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