WO2012114735A1 - プラズマディスプレイ装置 - Google Patents

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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention relates to a plasma display device using an AC surface discharge type plasma display panel.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front substrate and a rear substrate that are arranged to face each other.
  • a plurality of pairs of display electrodes composed of a pair of scan electrodes and sustain electrodes are formed in parallel with each other on the front glass substrate.
  • a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back substrate has a plurality of parallel data electrodes formed on the glass substrate on the back side, a dielectric layer is formed so as to cover the data electrodes, and a plurality of barrier ribs are formed thereon in parallel with the data electrodes. ing. And the fluorescent substance layer is formed in the surface of a dielectric material layer, and the side surface of a partition.
  • the front substrate and the rear substrate are arranged opposite to each other and sealed so that the display electrode pair and the data electrode are three-dimensionally crossed.
  • a discharge gas containing xenon at a partial pressure ratio of 5% is sealed, and a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.
  • ultraviolet rays are generated by gas discharge in each discharge cell, and the phosphors of each color of red (R), green (G) and blue (B) are excited and emitted by the ultraviolet rays. Display an image.
  • a subfield method is generally used as a method for displaying an image in an image display area of a panel by combining binary control of light emission and non-light emission in a discharge cell.
  • each discharge cell In the subfield method, one field is divided into a plurality of subfields having different emission luminances.
  • each discharge cell light emission / non-light emission of each subfield is controlled by a combination according to a desired gradation value.
  • each discharge cell emits light with the emission luminance of one field set to a desired gradation value, and an image composed of various combinations of gradation values is displayed in the image display area of the panel.
  • each subfield has an initialization period, an address period, and a sustain period.
  • an initialization waveform is applied to each scan electrode, and an initialization operation is performed to generate an initialization discharge in each discharge cell.
  • wall charges necessary for the subsequent address operation are formed, and priming particles (excited particles for generating the discharge) for generating the address discharge stably are generated.
  • the scan pulse is sequentially applied to the scan electrodes, and the address pulse is selectively applied to the data electrodes based on the image signal to be displayed.
  • an address discharge is generated between the scan electrode and the data electrode of the discharge cell to emit light, and a wall charge is formed in the discharge cell (hereinafter, these operations are also collectively referred to as “address”). ).
  • the number of sustain pulses based on the luminance weight determined for each subfield is alternately applied to the display electrode pairs composed of the scan electrodes and the sustain electrodes.
  • a sustain discharge is generated in the discharge cell that has generated the address discharge, and the phosphor layer of the discharge cell emits light (hereinafter referred to as “lighting” that the discharge cell emits light by the sustain discharge, and “non-emitting”). Also written as “lit”.)
  • each discharge cell is made to emit light with the luminance according to the luminance weight.
  • each discharge cell of the panel is caused to emit light with a luminance corresponding to the gradation value of the image signal, and an image is displayed in the image display area of the panel.
  • a weak initializing discharge is generated during the initializing period.
  • an erase discharge is generated after the last sustain pulse is generated in the sustain period. Therefore, it is necessary to generate a ramp waveform voltage that gradually rises or falls and applies it to one or both of the display electrode pairs.
  • a Miller integration circuit is mainly used (see, for example, Patent Document 1).
  • the voltage applied to each electrode tends to be relatively high. Therefore, the maximum voltage tends to be higher in the above-described rising ramp waveform voltage, and the minimum voltage tends to be lower in the falling ramp waveform voltage.
  • a scan electrode driving circuit having a simple configuration is desired. It is rare.
  • the present invention includes a panel including a plurality of discharge cells having scan electrodes, and a scan electrode driving circuit that applies a drive voltage waveform to the scan electrodes, and includes a plurality of subfields having an initialization period, an address period, and a sustain period. It is a plasma display device that uses one field to display an image on a panel.
  • the scan electrode driving circuit includes a down waveform generation circuit that generates a down ramp waveform voltage applied to the scan electrode during the initialization period, and a scan pulse generation that generates a scan pulse applied to the scan electrode during the address period. Circuit.
  • the scan pulse generation circuit includes a first power source that generates a positive voltage superimposed on a reference potential of the scan pulse generation circuit, and a plurality of high voltage side transistors that output a high voltage side voltage of the first power source to each of the plurality of scan electrodes. And a plurality of low voltage side transistors for outputting a voltage on the low voltage side of the first power supply to each of the plurality of scan electrodes.
  • the downstream waveform generating circuit includes a second power source that generates a positive voltage superimposed on a reference potential, a Miller integrating circuit in which one terminal is connected to the high voltage side of the second power source and the other terminal is connected to the ground potential. And generating a falling ramp waveform voltage that drops to a negative voltage.
  • the number of components constituting the scan electrode drive circuit can be suppressed, and a scan electrode drive circuit having a simple configuration can be realized.
  • the scan electrode driving circuit includes a resistance dividing circuit and a comparison circuit.
  • the resistance dividing circuit resistively divides the output voltage of the power supply having the higher output voltage of the first power supply and the second power supply to generate a voltage equal to the voltage of the power supply having the lower output voltage. Then, the output terminal of the power supply having the lower output voltage is connected to the node where the voltage equal to the voltage of the power supply having the lower output voltage is generated through a diode for preventing backflow.
  • the comparison circuit the voltage at the above-mentioned node or the voltage obtained by dividing the voltage at the above-mentioned node by resistance is compared with a predetermined threshold voltage to detect an overvoltage of the first power supply or the second power supply.
  • FIG. 1 is an exploded perspective view showing a structure of a panel used in a plasma display device according to an embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of a panel used in the plasma display device according to one embodiment of the present invention.
  • FIG. 3 is a diagram schematically showing an example of a circuit block constituting the plasma display device in one embodiment of the present invention.
  • FIG. 4 is a diagram schematically showing a configuration example of a scan electrode driving circuit of the plasma display device in one embodiment of the present invention.
  • FIG. 5 is a diagram schematically showing an example of a drive voltage waveform applied to each electrode of the panel used in the plasma display device according to one embodiment of the present invention.
  • FIG. 6 is a diagram schematically showing a configuration example of an overvoltage detection circuit in the scan electrode driving circuit of the plasma display device in accordance with the exemplary embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 used in the plasma display device according to one embodiment of the present invention.
  • a plurality of display electrode pairs 14 each including a scanning electrode 12 and a sustaining electrode 13 are formed on a glass front substrate 11.
  • a dielectric layer 15 is formed so as to cover the scan electrode 12 and the sustain electrode 13, and a protective layer 16 is formed on the dielectric layer 15.
  • This protective layer 16 has been used as a panel material in order to lower the discharge start voltage in the discharge cell, and has a large secondary electron emission coefficient and durability when neon (Ne) and xenon (Xe) gas is sealed. It is made of a material mainly composed of magnesium oxide (MgO).
  • the protective layer 16 may be composed of a single layer or may be composed of a plurality of layers. Moreover, the structure which particle
  • a plurality of data electrodes 22 are formed on the rear substrate 21, a dielectric layer 23 is formed so as to cover the data electrodes 22, and a grid-like partition wall 24 is further formed thereon.
  • a phosphor layer 25R that emits red (R)
  • a phosphor layer 25G that emits green (G)
  • a phosphor layer 25B that emits blue (B).
  • the phosphor layer 25R, the phosphor layer 25G, and the phosphor layer 25B are collectively referred to as a phosphor layer 25.
  • the front substrate 11 and the rear substrate 21 are arranged to face each other so that the display electrode pair 14 and the data electrode 22 intersect each other with a minute space therebetween, and a discharge space is provided in the gap between the front substrate 11 and the rear substrate 21.
  • the outer peripheral part is sealed with sealing materials, such as glass frit.
  • sealing materials such as glass frit.
  • a mixed gas of neon and xenon is sealed in the discharge space as a discharge gas.
  • the discharge space is partitioned into a plurality of sections by the barrier ribs 24, and discharge cells constituting pixels are formed at the intersections between the display electrode pairs 14 and the data electrodes 22.
  • one pixel is composed of three consecutive discharge cells arranged in the direction in which the display electrode pair 14 extends.
  • the three discharge cells are a discharge cell having a phosphor layer 25R and emitting red (R) (red discharge cell), and a discharge cell having a phosphor layer 25G and emitting green (G) (green). And a discharge cell having a phosphor layer 25B and emitting blue (B) light (blue discharge cell).
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • FIG. 2 is an electrode array diagram of panel 10 used in the plasma display device according to one embodiment of the present invention.
  • the panel 10 includes n scan electrodes SC1 to SCn (scan electrode 12 in FIG. 1) extended in the horizontal direction (row direction and line direction) and n sustain electrodes SU1 to SUn (FIG. 1).
  • the sustain electrodes 13) are arranged, and m data electrodes D1 to Dm (data electrodes 22 in FIG. 1) extending in the vertical direction (column direction) are arranged.
  • m discharge cells are formed on one pair of display electrodes 14 and m / 3 pixels are formed.
  • FIG. 3 is a diagram schematically showing an example of a circuit block constituting the plasma display device 30 in one embodiment of the present invention.
  • the plasma display device 30 includes a panel 10 and a drive circuit that drives the panel 10.
  • the drive circuit includes an image signal processing circuit 31, a data electrode drive circuit 32, a scan electrode drive circuit 33, a sustain electrode drive circuit 34, a timing generation circuit 35, and a power supply circuit (not shown) that supplies necessary power to each circuit block. It has.
  • the image signals input to the image signal processing circuit 31 are a red image signal, a green image signal, and a blue image signal. Based on the red image signal, the green image signal, and the blue image signal, the image signal processing circuit 31 sets each gradation value of red, green, and blue (a gradation value expressed by one field) to each discharge cell. To do.
  • the input image signal includes a luminance signal (Y signal) and a saturation signal (C signal, or RY signal and BY signal, or u signal and v signal, etc.).
  • a red image signal, a green image signal, and a blue image signal are calculated based on the luminance signal and the saturation signal, and then, each gradation value of red, green, and blue is set in each discharge cell. Then, the red, green, and blue gradation values set in each discharge cell are associated with image data indicating lighting / non-lighting for each subfield (light emission / non-light emission corresponds to digital signals “1” and “0”). Data) and output. That is, the image signal processing circuit 31 converts the red image signal, the green image signal, and the blue image signal into red image data, green image data, and blue image data and outputs the converted image data.
  • the timing generation circuit 35 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal.
  • the generated timing signal is supplied to each circuit block (data electrode drive circuit 32, scan electrode drive circuit 33, sustain electrode drive circuit 34, image signal processing circuit 31, etc.).
  • Scan electrode driving circuit 33 includes an upward waveform generation circuit, a downward waveform generation circuit, a sustain pulse generation circuit, and a scan pulse generation circuit (not shown in FIG. 3), and is based on a timing signal supplied from timing generation circuit 35.
  • a drive voltage waveform is created and applied to each of scan electrode SC1 through scan electrode SCn.
  • the up waveform generation circuit and the down waveform generation circuit generate an initialization waveform to be applied to scan electrode SC1 through scan electrode SCn during the initialization period based on the timing signal.
  • the sustain pulse generating circuit generates a sustain pulse to be applied to scan electrode SC1 through scan electrode SCn during the sustain period based on the timing signal.
  • the scan pulse generating circuit includes a plurality of scan electrode driving ICs (scan ICs), and generates scan pulses to be applied to scan electrode SC1 through scan electrode SCn during the address period based on a timing signal.
  • Sustain electrode drive circuit 34 includes a sustain pulse generation circuit and a circuit (not shown in FIG. 3) for generating voltage Ve, and generates and maintains a drive voltage waveform based on the timing signal supplied from timing generation circuit 35.
  • the voltage is applied to each of electrode SU1 through sustain electrode SUn.
  • a sustain pulse is generated based on the timing signal and applied to sustain electrode SU1 through sustain electrode SUn.
  • voltage Ve is generated based on the timing signal and applied to sustain electrode SU1 through sustain electrode SUn.
  • the data electrode drive circuit 32 generates address pulses corresponding to the data electrodes D1 to Dm based on the image data of each color output from the image signal processing circuit 31 and the timing signal supplied from the timing generation circuit 35. . Then, the data electrode drive circuit 32 applies the address pulse to the data electrodes D1 to Dm during the address period.
  • FIG. 4 is a diagram schematically showing a configuration example of the scan electrode drive circuit 33 of the plasma display device 30 in one embodiment of the present invention.
  • the scan electrode drive circuit 33 includes an overvoltage detection circuit including a resistance dividing circuit and a comparison circuit as will be described later, but the overvoltage detection circuit is omitted in FIG.
  • Scan electrode drive circuit 33 includes scan pulse generation circuit 40, sustain pulse generation circuit 50, upstream waveform generation circuit 55, downstream waveform generation circuit 60, and transistor Q59.
  • Transistor Q59 is a separation switch. For example, the transistor Q59 is shut off when the down waveform generation circuit 60 is operating. In this way, the upstream waveform generation circuit 55, the sustain pulse generation circuit 50, and the downstream waveform generation circuit 60 are electrically separated to prevent current backflow.
  • the scan pulse generation circuit 40 includes a first power supply E41, a high voltage side transistor QH1 to a high voltage side transistor QHn, and a low voltage side transistor QL1 to a low voltage side transistor QLn.
  • the high voltage side transistor QH1 to the high voltage side transistor QHn are referred to as “transistor QH1 to transistor QHn”
  • the low voltage side transistor QL1 to low voltage side transistor QLn are referred to as “transistor QL1 to transistor QLn”.
  • node A the potential at the node indicated by “A” in FIG. 4 is the reference potential of the scan pulse generation circuit 40.
  • this node is referred to as “node A”.
  • the first power supply E41 superimposes the positive voltage Vp on the voltage at the node A which is the reference potential of the scan pulse generation circuit 40.
  • the first power supply E41 is configured using a transformer and a rectifier circuit.
  • the first power supply E41 may be a power supply circuit having another configuration.
  • the transistors QH1 to QHn are connected to the high voltage side terminal of the first power supply E41, and the high voltage side voltage of the first power supply E41 (that is, the voltage obtained by superimposing the positive voltage Vp on the voltage of the node A). Are applied to scan electrode SC1 through scan electrode SCn.
  • the transistors QL1 to QLn are connected to the low voltage side terminal of the first power supply E41, and the low voltage side voltage (that is, the voltage at the node A) of the first power supply E41 is applied to the scan electrode SC1 to the scan electrode SCn. Apply.
  • the scan pulse generation circuit 40 Based on the timing signal supplied from the timing generation circuit 35, the scan pulse generation circuit 40 switches on / off the transistors QH1 to QHn and the transistors QL1 to QLn in the write period to generate a scan pulse, and scan Applied to electrode SC1 through scan electrode SCn.
  • Sustain pulse generation circuit 50 includes transistor Q51, transistor Q52, and power recovery unit 53.
  • the power recovery unit 53 has an inductor and a capacitor for power recovery. Then, the power stored in the interelectrode capacitance of the panel 10 is recovered in the power recovery capacitor by LC resonance between the inductor and the interelectrode capacitance of the panel 10. Further, the electric power stored in the power recovery capacitor is reused for the generation of the sustain pulse by the LC resonance.
  • the transistor Q51 clamps the voltage at the node A to the voltage Vs on the high voltage side of the sustain pulse.
  • the transistor Q52 clamps the voltage at the node A to the voltage 0 (V) on the low voltage side of the sustain pulse.
  • Sustain pulse generation circuit 50 operates while switching transistor Q51, transistor Q52, and power recovery unit 53 during the sustain period based on the timing signal supplied from timing generation circuit 35.
  • the sustain pulse is generated by displacing the potential at the node A between the voltage Vs and the voltage 0 (V).
  • each transistor for example, an insulated gate bipolar transistor (IGBT), a field effect transistor (Field Effect Transistor: FET), or the like can be used.
  • IGBT insulated gate bipolar transistor
  • FET Field Effect Transistor
  • an insulated gate bipolar transistor is used for each of the transistor Q51, the transistor Q52, and the transistor Q59.
  • a diode for bypassing current from the emitter to the collector (current in the direction opposite to the forward current flowing during normal operation) is connected in parallel to each transistor. This is to protect the insulated gate bipolar transistor from reverse current.
  • this diode can be omitted. This is because the diode (body diode) built in the field effect transistor can bypass the current in the reverse direction from the emitter to the collector.
  • the upstream waveform generating circuit 55 is a Miller integrating circuit composed of a transistor Q55, a capacitor C55, and a resistor R55.
  • This Miller integrating circuit is connected to the power source of the voltage Vr, and the upward waveform generating circuit 55 gradually increases the voltage at the node A toward the voltage Vr.
  • this Miller integrating circuit generates an upward ramp waveform voltage that gradually rises toward the voltage Vr.
  • the downstream waveform generation circuit 60 includes a second power supply E61, a Miller integration circuit, and a transistor Q63.
  • the second power supply E61 superimposes the positive voltage Va on the voltage at the node A, which is the reference potential of the scan pulse generation circuit 40.
  • the second power supply E61 is configured using a transformer and a rectifier circuit.
  • the second power supply E61 may be a power supply circuit having another configuration.
  • the Miller integrating circuit includes a transistor Q62, a capacitor C62, and a resistor R62.
  • one terminal is connected to the high-voltage side terminal of the second power supply E61, and the other terminal is connected to the ground potential (voltage 0 (V)).
  • the terminal on the high voltage side of the second power supply E61 is referred to as “node B”.
  • the Miller integration circuit gently decreases the voltage at the node A toward the negative voltage ( ⁇ Va) by gradually decreasing the voltage at the node B toward the voltage 0 (V). Thus, this Miller integrating circuit generates a downward ramp waveform voltage that gently falls toward the negative voltage ( ⁇ Va).
  • the transistor Q63 clamps the node B of the second power supply E61 to the ground potential (voltage 0 (V)). As a result, the voltage at the node A is clamped to a negative voltage ( ⁇ Va).
  • the transistor Q63 is turned on and the voltage at the node A is clamped to a negative voltage ( ⁇ Va), so that a negative voltage ( ⁇ Va) is applied to the transistors QL1 to QLn.
  • a voltage Vc obtained by superimposing the voltage Vp on the negative voltage ( ⁇ Va) can be applied to the transistor QHn.
  • the switching element QLh is turned off and the switching element QHh is turned on, whereby the switching element QHh is turned on.
  • the voltage Vc can be applied to the scan electrode SCh via.
  • the scan electrode drive circuit 33 sets the voltage at the node A, which is the reference potential of the scan pulse generation circuit 40, to the positive voltage Vs, the voltage 0 (V), or the negative voltage ( ⁇ Va). Can do. Further, the rising ramp waveform voltage is generated by raising the voltage at the node A toward the voltage Vr, and the falling ramp waveform voltage is generated by dropping the voltage at the node A toward the negative voltage ( ⁇ Va). be able to.
  • the plasma display device in the present embodiment drives the panel 10 by the subfield method.
  • the subfield method one field of an image signal is divided into a plurality of subfields on the time axis, and a luminance weight is set for each subfield. Therefore, each field has a plurality of subfields having different luminance weights.
  • Each subfield has an initialization period Ti, an address period Tw, and a sustain period Ts. Based on the image signal, light emission / non-light emission of each discharge cell is controlled for each subfield. That is, a plurality of gradations based on the image signal are displayed on the panel 10 by combining the light-emitting subfield and the non-light-emitting subfield based on the image signal.
  • an initialization operation is performed in which an initialization discharge is generated in the discharge cell and wall charges necessary for the address discharge in the subsequent address period Tw are formed on each electrode.
  • Initialization operation includes “forced initialization operation” that forcibly generates an initializing discharge in all discharge cells regardless of the operation of the immediately preceding subfield and an addressing discharge that occurs in the addressing period of the immediately preceding subfield.
  • the forced initializing operation the rising ramp waveform voltage and the falling ramp waveform voltage are applied to scan electrode SC1 through scan electrode SCn to generate an initializing discharge in the discharge cells.
  • a ramp waveform voltage that falls is applied to scan electrode SC1 through scan electrode SCn, and an initializing discharge is selectively generated in the discharge cells.
  • the forced initializing operation is performed in all discharge cells in the initializing period of one subfield, and in the initializing period of the other subfield.
  • a configuration for performing the selective initialization operation in all the discharge cells will be described.
  • the present invention is not limited to this configuration.
  • the configuration may be such that the forced initialization operation is performed only once for a plurality of fields.
  • the structure which provides the subfield which has only one initialization period in several subfields, or the structure which provides the subfield which has only one initialization period in several fields may be sufficient.
  • the initialization period Ti in which the forced initialization operation is performed is referred to as “forced initialization period”, and the subfield having the forced initialization period is referred to as “forced initialization subfield”.
  • the initialization period Ti in which the selective initialization operation is performed is referred to as “selective initialization period”, and the subfield having the selective initialization period is referred to as “selective initialization subfield”.
  • subfield SF1 is a forced initialization subfield
  • the other subfields are selected initialization subfields.
  • the present invention is not limited to the above-described subfields as subfields for forced initialization subfields and subfields for selective initialization subfields.
  • the structure which switches a subfield structure based on an image signal etc. may be sufficient.
  • a scan pulse is applied to scan electrode SC1 through scan electrode SCn and an address pulse is selectively applied to data electrode D1 through data electrode Dm to generate an address discharge selectively in the discharge cells to emit light. . Then, an address operation is performed to form wall charges in the discharge cells for generating the sustain discharge in the subsequent sustain period Ts.
  • sustain pulses of the number obtained by multiplying the luminance weight set in each subfield by a predetermined proportional constant are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • a sustain operation is generated in the discharge cell that has generated an address discharge during the address period, and a sustain operation for emitting light from the discharge cell is performed.
  • This proportionality constant is a luminance multiple.
  • the luminance weight represents a ratio of the luminance magnitudes displayed in each subfield, and the number of sustain pulses corresponding to the luminance weight is generated in the sustain period in each subfield. Therefore, for example, the subfield with the luminance weight “8” emits light with a luminance about eight times that of the subfield with the luminance weight “1”, and emits light with about four times the luminance of the subfield with the luminance weight “2”. Therefore, for example, if the subfield with the luminance weight “8” and the subfield with the luminance weight “2” are emitted, the discharge cell can emit light with the luminance corresponding to the gradation value “10”.
  • each discharge cell emits light with various gradation values by selectively emitting light in each subfield by controlling light emission / non-light emission of each discharge cell for each subfield in a combination according to the image signal. That is, a gradation value corresponding to an image signal can be displayed on each discharge cell, and an image based on the image signal can be displayed on the panel 10.
  • one field is composed of eight subfields from subfield SF1 to subfield SF8, and (1, 2, 4, 8) is assigned to each subfield from subfield SF1 to subfield SF8. , 16, 32, 64, 128) will be described. Then, the subfield SF1 is set as a forced initialization subfield, and the subfields SF2 to SF8 are set as selective initialization subfields.
  • the number of subfields constituting one field, the frequency of occurrence of forced initialization operation, the luminance weight of each subfield, and the like are not limited to the above-described numerical values.
  • the structure which switches a subfield structure based on an image signal etc. may be sufficient.
  • FIG. 5 is a diagram schematically showing an example of a drive voltage waveform applied to each electrode of the panel 10 used in the plasma display device 30 in one embodiment of the present invention.
  • FIG. 5 shows scan electrode SC1 that performs the address operation first in the address period, scan electrode SCn that performs the address operation last in the address period (for example, scan electrode SC1080), data electrode D1 to data electrode Dm, and sustain electrode SU1 to The drive voltage waveform applied to each of the sustain electrodes SUn is shown.
  • Scan electrode SCi, sustain electrode SUi, and data electrode Dk in the following represent electrodes selected based on image data (data indicating light emission / non-light emission for each subfield) from among the electrodes.
  • FIG. 5 shows a subfield SF1 that is a forced initialization subfield, a subfield SF2 and a subfield SF3 that are selective initialization subfields.
  • the waveform shapes of the drive voltages applied to scan electrode SC1 through scan electrode SCn in the initialization period are different.
  • each subfield except subfield SF1 is a selective initialization subfield, and substantially the same drive voltage waveform in each period except the number of sustain pulses. Is generated.
  • the voltage 0 (V) is applied to the data electrodes D1 to Dm, and the voltage 0 (V) is applied to the sustain electrodes SU1 to SUn. ) Is applied.
  • a voltage Vp is applied to scan electrode SC1 through scan electrode SCn after voltage 0 (V) is applied, and an upward ramp waveform voltage that gradually rises from voltage Vp to (voltage Vp + voltage Vr) is applied.
  • voltage Vp is set to a voltage lower than the discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn, and (voltage Vp + voltage Vr) is a discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn. Set the voltage to exceed.
  • scan electrode drive circuit 33 when an upward ramp waveform voltage is applied to scan electrode SC1 through scan electrode SCn will be described.
  • the transistor Q52 and the transistor Q59 are turned on, and the voltage at the node A is clamped to the voltage 0 (V). Then, the transistors QH1 to QHn are turned on, the transistors QL1 to QLn are turned off, and a voltage obtained by superimposing the voltage Vp on the voltage of the node A is applied to the scan electrodes SC1 to SCn. Thus, voltage Vp is applied to scan electrode SC1 through scan electrode SCn.
  • the transistor Q52 is turned off. Then, a current is supplied to the transistor Q55 through the resistor R55, and the Miller integrating circuit of the upward waveform generating circuit 55 is operated. As a result, the voltage at the node A gradually increases from the voltage 0 (V) toward the voltage Vr. A voltage obtained by superimposing voltage Vp on voltage at node A is applied to scan electrode SC1 through scan electrode SCn via transistor QH1 through transistor QHn. Therefore, an upward ramp waveform voltage that gradually increases from voltage Vp toward (voltage Vp + voltage Vr) can be applied to scan electrode SC1 through scan electrode SCn.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.
  • a positive voltage Ve lower than the voltage Vs is applied to the sustain electrodes SU1 to SUn.
  • the voltage 0 (V) is kept applied to the data electrodes D1 to Dm.
  • a downward ramp waveform voltage that gently decreases from voltage Vs to negative voltage Vi is applied to scan electrode SC1 through scan electrode SCn.
  • Voltage Vs is set to a voltage lower than the discharge start voltage for sustain electrode SU1 to sustain electrode SUn
  • voltage Vi is set to a voltage exceeding the discharge start voltage for sustain electrode SU1 to sustain electrode SUn.
  • scan electrode drive circuit 33 when a downward ramp waveform voltage is applied to scan electrode SC1 through scan electrode SCn will be described.
  • the transistor Q55 is turned off to stop the operation of the Miller integrating circuit of the upstream waveform generating circuit 55.
  • the transistors Q51 and Q59 are turned on to clamp the voltage at the node A to the voltage Vs.
  • the transistors QH1 to QHn are turned off, the transistors QL1 to QLn are turned on, and the voltage Vs that is the voltage at the node A is applied to the scan electrodes SC1 to SCn.
  • the transistor Q51 and the transistor Q59 are turned off. Then, a current is supplied to the transistor Q62 through the resistor R62, and the Miller integrating circuit of the downward waveform generating circuit 60 is operated. As a result, the voltage at the node B gradually decreases from (voltage Vs + voltage Va) toward the voltage 0 (V), and the voltage at the node A gradually decreases from voltage Vs toward the negative voltage ( ⁇ Va). .
  • a voltage at node A is applied to scan electrode SC1 through scan electrode SCn via transistor QL1 through transistor QLn. Therefore, it is possible to apply a downward ramp waveform voltage that gently drops from voltage Vs toward negative voltage ( ⁇ Va) to scan electrode SC1 through scan electrode SCn.
  • scan electrode drive circuit 33 when the downward ramp waveform voltage is applied to scan electrode SC1 through scan electrode SCn.
  • the above voltage waveform is a forced initializing waveform that generates an initializing discharge in the discharge cell regardless of the operation of the immediately preceding subfield.
  • the operation for applying the forced initialization waveform to scan electrode SC1 through scan electrode SCn is the forced initialization operation.
  • the forced initialization operation in the initialization period of the forced initialization subfield (subfield SF1) is completed.
  • the initializing discharge is forcibly generated in all the discharge cells in the image display area of the panel 10, and the wall charge necessary for the address discharge generated in the subsequent address period Tw1 is obtained. Formed on each electrode.
  • scan electrode drive circuit 33 when (voltage Vp ⁇ voltage Va) is applied to scan electrode SC1 through scan electrode SCn will be described.
  • the transistor Q63 is turned on, and the voltage at the node B is clamped to the voltage 0 (V). As a result, the voltage at the node A is clamped to a negative voltage ( ⁇ Va).
  • scan electrode drive circuit 33 when (voltage Vp ⁇ voltage Va) is applied to scan electrode SC1 through scan electrode SCn.
  • a negative scan pulse with a negative voltage ( ⁇ Va) is applied to the first (first row) scan electrode SC1 from the top in terms of arrangement.
  • a positive address pulse of a positive voltage Vd is applied to the data electrode Dk of the discharge cell that should emit light in the first row of the data electrodes D1 to Dm.
  • the transistor QH1 is turned off and the transistor QL1 is turned on.
  • sustain electrode SU1 since voltage Ve is applied to sustain electrode SU1 through sustain electrode SUn, sustain electrode SU1 in a region intersecting data electrode Dk is induced by a discharge generated between data electrode Dk and scan electrode SC1. Discharge also occurs between scan electrode SC1 and scan electrode SC1. Thus, address discharge is generated in the discharge cells (discharge cells to emit light) to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied.
  • a positive wall voltage is accumulated on the scan electrode SC1
  • a negative wall voltage is accumulated on the sustain electrode SU1
  • a negative wall voltage is also accumulated on the data electrode Dk.
  • the transistor QH1 is turned on, the transistor QL1 is turned off, and the voltage applied to the scan electrode SC1 is returned from the voltage ( ⁇ Va) to (voltage Vp ⁇ voltage Va), and the address operation in the discharge cells in the first row is completed.
  • a scan pulse having a negative voltage ( ⁇ Va) is applied to the second scan electrode SC2 from the top (second row) in terms of arrangement, and data corresponding to the discharge cell to emit light in the second row.
  • An address pulse of voltage Vd is applied to the electrode Dk.
  • the transistor QH2 may be turned off and the transistor QL2 may be turned on.
  • address discharge occurs in the discharge cells in the second row to which the scan pulse and address pulse are simultaneously applied.
  • the address operation in the discharge cells in the second row is performed.
  • the transistor Q63 is turned off, the transistors Q52 and Q59 are turned on, and the voltage at the node A is clamped to the voltage 0 (V). Then, the transistors QH1 to QHn are turned off, the transistors QL1 to QLn are turned on, and the voltage 0 (V) that is the voltage of the node A is applied to the scan electrodes SC1 to SCn.
  • the writing period Tw1 of the subfield SF1 ends.
  • address discharge is selectively generated in the discharge cells to emit light, and wall charges for sustain discharge are formed in the discharge cells.
  • voltage Ve applied to sustain electrode SU1 through sustain electrode SUn in the latter half of initialization period Ti1 and voltage Ve applied to sustain electrode SU1 through sustain electrode SUn in the address period may have different voltage values.
  • the voltage 0 (V) is applied to the sustain electrodes SU1 to SUn. Then, sustain pulse of positive voltage Vs is applied to scan electrode SC1 through scan electrode SCn.
  • the voltage difference between the scan electrode SCi and the sustain electrode SUi exceeds the discharge start voltage, and is maintained between the scan electrode SCi and the sustain electrode SUi. Discharge occurs.
  • the phosphor layer 25 of the discharge cell in which the sustain discharge has occurred emits light by the ultraviolet rays generated by the sustain discharge.
  • a negative wall voltage is accumulated on scan electrode SCi
  • a positive wall voltage is accumulated on sustain electrode SUi.
  • a positive wall voltage is also accumulated on the data electrode Dk.
  • the sustain discharge does not occur in the discharge cells in which the address discharge has not occurred in the address period Tw1.
  • sustain pulses of the number obtained by multiplying the luminance weight by a predetermined luminance multiple are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • the discharge cells that have generated the address discharge in the address period Tw1 generate the number of sustain discharges corresponding to the luminance weight, and emit light with the luminance corresponding to the luminance weight.
  • scan electrode drive circuit 33 when this upward ramp waveform voltage is applied to scan electrode SC1 through scan electrode SCn will be described.
  • the transistors Q52 and Q59 are turned on, and the voltage at the node A is clamped to a voltage of 0 (V). Then, the transistors QH1 to QHn are turned off, the transistors QL1 to QLn are turned on, and the voltage 0 (V) that is the voltage of the node A is applied to the scan electrodes SC1 to SCn.
  • the transistor Q52 is turned off. Then, a current is supplied to the transistor Q55 through the resistor R55, and the Miller integrating circuit of the upward waveform generating circuit 55 is operated. As a result, the voltage at the node A gradually increases from the voltage 0 (V) toward the voltage Vr. A voltage at node A is applied to scan electrode SC1 through scan electrode SCn via transistor QL1 through transistor QLn. Therefore, an upward ramp waveform voltage that gently rises from voltage 0 (V) toward voltage Vr can be applied to scan electrode SC1 through scan electrode SCn.
  • the sustain of the discharge cell that has generated the sustain discharge is maintained while the rising ramp waveform voltage applied to scan electrode SC1 through scan electrode SCn exceeds the discharge start voltage.
  • a weak discharge (erase discharge) is continuously generated between the electrode SUi and the scan electrode SCi.
  • the charged particles generated by this weak discharge are accumulated as wall charges on the sustain electrode SUi and the scan electrode SCi so as to reduce the voltage difference between the sustain electrode SUi and the scan electrode SCi.
  • the wall voltage on scan electrode SCi and the wall voltage on sustain electrode SUi are weakened while the positive wall voltage on data electrode Dk remains.
  • unnecessary wall charges in the discharge cell are erased.
  • sustain period Ts1 of subfield SF1 ends.
  • the voltage 0 (V) is applied to the data electrodes D1 to Dm, and the voltage Ve is applied to the sustain electrodes SU1 to SUn.
  • the down-slope waveform voltage that falls at the same gradient as the down-slope waveform voltage generated during the forced initialization period is applied to scan electrode SC1 through scan electrode SCn from a voltage that is less than the discharge start voltage toward negative voltage Vi.
  • the voltage Vi is set to a voltage exceeding the discharge start voltage.
  • scan electrode drive circuit 33 when applying this downward ramp waveform voltage to scan electrode SC1 through scan electrode SCn will be described.
  • the transistor Q52 and the transistor Q59 are turned on, and the voltage at the node A is clamped to the voltage 0 (V). Then, the transistors QH1 to QHn are turned off, the transistors QL1 to QLn are turned on, and the voltage 0 (V) that is the voltage of the node A is applied to the scan electrodes SC1 to SCn.
  • the transistor Q52 and the transistor Q59 are turned off. Then, a current is supplied to the transistor Q62 through the resistor R62, and the Miller integrating circuit of the downward waveform generating circuit 60 is operated. As a result, the voltage at node B gradually drops from (voltage 0 (V) + voltage Va) toward voltage 0 (V), and the voltage at node A changes from voltage 0 (V) to a negative voltage ( ⁇ Va). Descent gently toward A voltage at node A is applied to scan electrode SC1 through scan electrode SCn via transistor QL1 through transistor QLn. Therefore, it is possible to apply a downward ramp waveform voltage that gently drops from voltage 0 (V) to negative voltage ( ⁇ Va) to scan electrode SC1 through scan electrode SCn.
  • the negative wall voltage on scan electrode SCi and the positive wall voltage on sustain electrode SUi are weakened.
  • an excessive portion of the positive wall voltage on the data electrode Dk is discharged.
  • the wall voltage in the discharge cell is adjusted to a wall voltage suitable for the address operation in the address period.
  • the above voltage waveform is a selective initialization waveform in which an initializing discharge is selectively generated in a discharge cell that has performed an address operation in the address period (here, address period Tw1) of the immediately preceding subfield.
  • the operation of applying the selective initialization waveform to scan electrode SC1 through scan electrode SCn is the selective initialization operation.
  • the same drive voltage waveform as that in the address period Tw1 of the subfield SF1 is applied to each electrode.
  • the number of sustain pulses corresponding to the luminance weight is alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • each subfield after subfield SF3 the same drive voltage waveform as in subfield SF2 is applied to each electrode except for the number of sustain pulses generated in the sustain period.
  • the gradient of the rising ramp waveform voltage is about 1.3 V / ⁇ sec, and the gradient of the falling ramp waveform voltage is about ⁇ 1.5 V / ⁇ sec.
  • the specific numerical values such as the voltage value and gradient described above are merely examples, and the present invention is not limited to the numerical values described above for each voltage value and gradient.
  • Each voltage value, gradient, and the like are preferably set optimally based on the discharge characteristics of the panel and the specifications of the plasma display device.
  • subfield SF1 is a forced initialization subfield for performing a forced initialization operation
  • other subfields are a selective initialization subfield for performing a selective initialization operation
  • the present invention is not limited to this configuration.
  • the subfield SF1 may be a selective initialization subfield and other subfields may be forced initialization subfields, or a plurality of subfields may be forced initialization subfields.
  • scan electrode drive circuit 33 in the present embodiment includes scan pulse generation circuit 40, sustain pulse generation circuit 50, upstream waveform generation circuit 55, and downstream waveform generation circuit 60.
  • Sustain pulse generation circuit 50 generates a sustain pulse by displacing the potential of node A, which is the reference potential of scan pulse generation circuit 40, between voltage Vs and voltage 0 (V).
  • the upward waveform generation circuit 55 gently increases the potential of the node A toward the voltage Vr to generate an upward slope waveform voltage.
  • the downward waveform generation circuit 60 generates a downward ramp waveform voltage by gently dropping the potential of the node A toward the negative voltage ( ⁇ Va).
  • the scan pulse generation circuit 40 includes a first power supply E41, transistors QH1 to QHn, and transistors QL1 to QLn.
  • the first power supply E41 superimposes the positive voltage Vp on the potential of the node A.
  • the transistors QH1 to QHn are high-voltage transistors that output the voltage on the high-voltage side of the first power supply E41, that is, the voltage obtained by superimposing the positive voltage Vp on the potential of the node A to each of the scan electrodes SC1 to SCn. .
  • the transistors QL1 to QLn are low voltage transistors that output the voltage on the low voltage side of the first power supply E41, that is, the voltage at the node A, to each of the scan electrodes SC1 to SCn.
  • the downstream waveform generation circuit 60 includes a transistor Q63, a second power supply E61, and a Miller integration circuit.
  • the second power supply E61 superimposes the voltage Va on the potential of the node A.
  • Transistor Q63 has one terminal connected to node B on the high voltage side of second power supply E61 and the other terminal connected to voltage 0 (V), which is the ground potential.
  • the transistor Q63 clamps the voltage on the high voltage side of the second power supply E61 to the voltage 0 (V), thereby clamping the voltage at the node A to the negative voltage ( ⁇ Va).
  • the Miller integrating circuit of the downstream waveform generating circuit 60 one terminal is connected to the node B, and the other terminal is connected to the voltage 0 (V) which is the ground potential.
  • This Miller integrating circuit gradually lowers the potential of the node B toward the voltage 0 (V), thereby lowering the potential of the node A toward the negative voltage ( ⁇ Va). Generate voltage.
  • the downstream waveform generating circuit 60 is configured as described above, so that the transistor Q62 of the Miller integrating circuit and the transistor Q63 connected in parallel to the transistor Q62 are not power supplies that generate a negative voltage.
  • a negative voltage ( ⁇ Va) scan pulse and a falling ramp waveform voltage that decreases toward the negative voltage Vi can be generated. That is, the down waveform generation circuit 60 can be configured with a simple configuration as shown in FIG. 4 without using a power source that generates a negative voltage.
  • an overvoltage detection circuit for the first power supply E41 and the second power supply E61 can be simply configured.
  • the overvoltage detection circuit is a circuit that detects when the voltage generated by the first power supply E41 or the second power supply E61 is higher than the set voltage, and is a protection circuit in the scan electrode drive circuit 33. .
  • FIG. 6 is a diagram schematically showing a configuration example of an overvoltage detection circuit in the scan electrode drive circuit 33 of the plasma display device 30 in one embodiment of the present invention. In FIG. 6, only the circuit relating to the overvoltage detection circuit is shown, and other circuits are omitted.
  • the overvoltage detection circuit shown in FIG. 6 is an overvoltage detection circuit for the first power supply E41 and the second power supply E61.
  • the overvoltage detection circuit has a resistance dividing circuit 70 and a comparison circuit 80.
  • the resistance dividing circuit 70 includes a resistor R71, a resistor R72, a resistor R73, a diode Di71, and a diode Di72.
  • Resistance R71, resistance R72, and resistance R73 are connected in series. One terminal of the resistor R73 is connected to the node A, and the other terminal of the resistor R73 is connected to one terminal of the resistor R72.
  • node D a connection point between the resistor R73 and the resistor R72 is referred to as “node D”.
  • the other terminal of the resistor R72 is connected to one terminal of the resistor R71, and the other terminal of the resistor R71 is connected to a terminal on the high voltage side of the second power supply E61 via a diode Di71 for backflow prevention. Therefore, a voltage obtained by superimposing the voltage Va on the voltage at the node A is applied to the other terminal of the resistor R71.
  • node C the connection point between the resistor R72 and the resistor R71 is referred to as “node C”.
  • a node on the high voltage side of the first power supply E41 is connected to a node C which is a connection point between the resistor R72 and the resistor R71 via a diode Di72 for preventing backflow. Therefore, a voltage obtained by superimposing the voltage Vp on the voltage at the node A is applied to the node C.
  • the high-voltage side terminal of the second power source E61 is connected to the resistor R71, and the low-voltage side terminal of the second power source E61 is connected to the resistor R73. Therefore, the voltage at the node C is a voltage obtained by dividing the voltage Va, which is the output voltage of the second power supply E61, by the resistor R71, the resistor R72, and the resistor R73.
  • the resistance values of the resistor R71, the resistor R72, and the resistor R73 are set so that the voltage at the node C is substantially equal to the voltage Vp that is the output voltage of the first power supply E41.
  • the voltage at the node D is a voltage obtained by dividing the voltage Vp, which is the output voltage of the first power supply E41, by the resistors R72 and R73.
  • the comparison circuit 80 includes a Zener diode Di81, a transistor Q81, a photocoupler PC85, and a resistor R86.
  • the anode of the Zener diode Di81 is connected to the base of the transistor Q81, and the cathode is connected to the node D.
  • the emitter of the transistor Q81 is connected to the node A, and the collector of the transistor Q81 is connected to the light emitting diode Di85 of the photocoupler PC85.
  • the voltage at the node D at which the transistor Q81 is turned on is referred to as “threshold voltage”.
  • the transistor Q81 is not turned on and no current flows through the phototransistor Q85.
  • the voltage output from the circuit 80 is voltage 0 (V) (low level).
  • the voltage at the node D does not exceed the Zener voltage of the Zener diode Di81.
  • the resistance values of the resistor R71, the resistor R72, and the resistor R73 are set so that the transistor Q81 is not turned on. Therefore, if the output voltage of the first power supply E41 and the output voltage of the second power supply E61 are both normal voltages, the voltage at the node D is less than the “threshold voltage”, and the overvoltage detection signal SOS output from the comparison circuit 80. Is a voltage 0 (V) (low level).
  • the output voltage of the second power supply E61 rises above the normal voltage
  • the backflow of the current to the first power supply E41 is prevented by the action of the diode Di72 for backflow prevention, so the voltage at the node D rises.
  • the transistor Q81 is turned on, and the overvoltage detection signal SOS output from the comparison circuit 80 becomes high level.
  • the output voltage of the first power supply E41 rises above the normal voltage
  • the backflow of current to the second power supply E61 is prevented by the action of the diode Di71 for backflow prevention, so the voltage at the node D rises.
  • the transistor Q81 is turned on, and the overvoltage detection signal SOS output from the comparison circuit 80 becomes high level.
  • the voltage at the node D increases.
  • the voltage at the node D rises above a predetermined “threshold voltage” determined by the Zener diode Di81 and the transistor Q81, the transistor Q81 is turned on. Accordingly, the light emitting diode Di85 of the photocoupler PC85 emits light, the phototransistor Q85 is turned on, and the overvoltage detection signal SOS becomes high level.
  • the scan electrode drive circuit 33 includes an overvoltage detection circuit that detects an overvoltage when the output voltage of the first power supply E41 or the second power supply E61 becomes an overvoltage. .
  • the overvoltage detection circuit divides the output voltage Va of the second power supply E61 by the resistors R71, R72, and R73 so that a voltage equal to the voltage Vp of the first power supply E41 is generated at the node C. Then, the voltage Vp of the first power supply E41 is connected to the node C via the diode Di72. Then, the voltage at the node D obtained by resistance-dividing the voltage at the node C is compared with a predetermined “threshold voltage”.
  • the scan electrode drive circuit 33 can detect the overvoltage by one overvoltage detection circuit.
  • the resistance dividing circuit is configured as shown in FIG. did.
  • the connection point of the output terminal of the first power supply E41 and the connection point of the output terminal of the second power supply E61 are shown in FIG. What is necessary is just to make it the structure replaced with the structure shown.
  • each resistance value of resistance R71, resistance R72, and resistance R73 which comprise a resistance division circuit should just be set so that the voltage of the node C may become a voltage equal to the output voltage of the 2nd power supply E61.
  • the voltage at the node D obtained by resistance-dividing the voltage at the node C is compared with a predetermined “threshold voltage”, whereby the output voltage of the first power supply E41 or the output voltage of the second power supply E61.
  • An overvoltage detection circuit was configured to detect the overvoltage.
  • the present invention is not limited to this configuration.
  • the overvoltage detection circuit is configured to compare the “threshold voltage” set so that the overvoltage can be detected when the voltage at the node C becomes an overvoltage with the voltage at the node C. It may be configured.
  • the scan electrode drive circuit 33 in the present embodiment may include an overvoltage detection circuit having the following configuration.
  • the overvoltage detection circuit is configured to resistively divide the output voltage of the power supply with the higher output voltage of the first power supply E41 and the second power supply E61, and to generate a voltage equal to the voltage of the power supply with the lower output voltage.
  • a comparison circuit In the resistor divider circuit, the output terminal of the power supply having the lower output voltage is connected to the node C where the voltage equal to the voltage of the power supply having the lower output voltage is generated via a diode for preventing backflow.
  • the comparison circuit the voltage at the node C or the voltage at the node D obtained by resistance-dividing the voltage at the node C is compared with a predetermined “threshold voltage”. Then, the comparison circuit is configured so that the overvoltage detection signal SOS becomes high level when the output voltage of the first power supply E41 or the output voltage of the second power supply E61 becomes an overvoltage. Thus, the overvoltage of the first power supply E41 or the second power supply E61 is detected. In the present embodiment, the overvoltage of the first power supply E41 and the second power supply E61 can be detected by one overvoltage detection circuit in this way.
  • the reference potential in the scan electrode driving circuit 33 is the potential at the node A, and the reference potential of the circuit that receives the overvoltage detection signal SOS is the ground potential (voltage 0 (V)).
  • the reference potential is different between the scan electrode drive circuit 33 and the circuit that receives the overvoltage detection signal SOS. Therefore, in this embodiment, the photocoupler PC85 is used for the comparison circuit 80, and two circuits having different reference potentials are connected via the photocoupler PC85.
  • the number of subfields constituting one field, subfields to be forced initialization subfields, luminance weights of each subfield, and the like are not limited to the above-described numerical values. Moreover, the structure which switches a subfield structure based on an image signal etc. may be sufficient.
  • the drive voltage waveform shown in FIG. 5 is merely an example in the embodiment of the present invention, and the present invention is not limited to this drive voltage waveform.
  • circuit configurations shown in FIGS. 3, 4, and 6 are merely examples in the embodiment of the present invention, and the present invention is not limited to these circuit configurations.
  • the specific numerical values shown in the embodiment of the present invention are set based on the characteristics of the panel 10 having a screen size of 50 inches and the number of display electrode pairs 14 of 1024. It is just an example.
  • the present invention is not limited to these numerical values, and each numerical value is desirably set optimally in accordance with panel specifications, panel characteristics, plasma display device specifications, and the like. Each of these numerical values is allowed to vary within a range where the above-described effect can be obtained.
  • the number of subfields constituting one field, the luminance weight of each subfield, etc. are not limited to the values shown in the embodiment of the present invention, and the subfield configuration is based on the image signal or the like. It may be configured to switch.
  • the present invention is useful as a plasma display device because the number of parts constituting the scan electrode drive circuit can be suppressed and a scan electrode drive circuit having a simple configuration can be realized.

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Abstract

　走査電極駆動回路を構成する部品の数を抑制し、簡素な構成の走査電極駆動回路を実現する。そのために、走査パルス発生回路は、走査パルス発生回路の基準電位に重畳する正の電圧を発生する第１電源と、第１電源の高圧側の電圧を複数の走査電極のそれぞれに出力する複数の高圧側トランジスタと、第１電源の低圧側の電圧を複数の走査電極のそれぞれに出力する複数の低圧側トランジスタとを有する。下り波形発生回路は、基準電位に重畳する正の電圧を発生する第２電源と、一方の端子が第２電源の高圧側に接続され、他方の端子が接地電位に接続されたミラー積分回路とを有し、負の電圧まで降下する下り傾斜波形電圧を発生する。

Description

プラズマディスプレイ装置
　本発明は、交流面放電型のプラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面基板と背面基板との間に多数の放電セルが形成されている。
　前面基板は、１対の走査電極と維持電極とからなる表示電極対が前面側のガラス基板上に互いに平行に複数対形成されている。そして、それら表示電極対を覆うように誘電体層および保護層が形成されている。
　背面基板は、背面側のガラス基板上に複数の平行なデータ電極が形成され、それらデータ電極を覆うように誘電体層が形成され、さらにその上にデータ電極と平行に複数の隔壁が形成されている。そして、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。
　そして、表示電極対とデータ電極とが立体交差するように、前面基板と背面基板とを対向配置して密封する。密封された内部の放電空間には、例えば分圧比で５％のキセノンを含む放電ガスを封入し、表示電極対とデータ電極とが対向する部分に放電セルを形成する。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生し、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光してカラーの画像表示を行う。
　放電セルにおける発光と非発光との２値制御を組み合わせてパネルの画像表示領域に画像を表示する方法としては一般にサブフィールド法が用いられている。
　サブフィールド法では、１フィールドを、発光輝度が互いに異なる複数のサブフィールドに分割する。そして、各放電セルでは、所望の階調値に応じた組合せで各サブフィールドの発光・非発光を制御する。これにより１フィールドの発光輝度を所望の階調値にして各放電セルを発光し、パネルの画像表示領域に、様々な階調値の組合せで構成された画像を表示する。
　サブフィールド法において、各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
　初期化期間では、各走査電極に初期化波形を印加し、各放電セルで初期化放電を発生する初期化動作を行う。これにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷を形成するとともに、書込み放電を安定して発生するためのプライミング粒子（放電を発生させるための励起粒子）を発生する。
　書込み期間では、走査電極に走査パルスを順次印加するとともに、データ電極には表示すべき画像信号にもとづき選択的に書込みパルスを印加する。これにより、発光を行うべき放電セルの走査電極とデータ電極との間に書込み放電を発生し、その放電セル内に壁電荷を形成する（以下、これらの動作を総称して「書込み」とも記す）。
　維持期間では、サブフィールド毎に定められた輝度重みにもとづく数の維持パルスを走査電極と維持電極とからなる表示電極対に交互に印加する。これにより、書込み放電を発生した放電セルで維持放電を発生し、その放電セルの蛍光体層を発光させる（以下、放電セルを維持放電により発光させることを「点灯」、発光させないことを「非点灯」とも記す）。これにより、各サブフィールドにおいて、各放電セルを、輝度重みに応じた輝度で発光させる。このようにして、パネルの各放電セルを画像信号の階調値に応じた輝度で発光させて、パネルの画像表示領域に画像を表示する。
　上述の駆動方法においては、初期化期間に弱い初期化放電を発生する。また、維持期間において最後の維持パルスを発生した後に消去放電を発生する。そのために、緩やかに上昇または下降する傾斜波形電圧を発生し、表示電極対の一方または両方に印加する必要がある。
　そして、この傾斜波形電圧を安定して発生するために、ミラー積分回路が主に用いられている（例えば、特許文献１参照）。
　高精細度化された大画面のパネルを用いたプラズマディスプレイ装置では、各電極に印加する電圧は相対的に高くなる傾向にある。そのため、上述の上昇する傾斜波形電圧においては最大電圧がより高くなる傾向にあり、下降する傾斜波形電圧においては最低電圧がより低くなる傾向にある。
　そして、そのような傾向にともない、電極を駆動する回路の構成はより複雑になっている。そのため、回路を構成する部品の数はより増加し、回路を搭載する基板の面積はより拡大している。
　したがって、高精細度化された大画面のパネルを用いたプラズマディスプレイ装置においては、回路を構成する部品の数を抑制することが望まれており、例えば、簡素な構成の走査電極駆動回路が望まれている。
特開平１１－１３３９１４号公報
　本発明は、走査電極を有する放電セルを複数備えたパネルと、走査電極に駆動電圧波形を印加する走査電極駆動回路とを備え、初期化期間、書込み期間、および維持期間を有するサブフィールドを複数用いて１フィールドを構成してパネルに画像を表示するプラズマディスプレイ装置である。このプラズマディスプレイ装置において、走査電極駆動回路は、初期化期間に走査電極に印加する下り傾斜波形電圧を発生する下り波形発生回路と、書込み期間に走査電極に印加する走査パルスを発生する走査パルス発生回路とを備える。走査パルス発生回路は、走査パルス発生回路の基準電位に重畳する正の電圧を発生する第１電源と、第１電源の高圧側の電圧を複数の走査電極のそれぞれに出力する複数の高圧側トランジスタと、第１電源の低圧側の電圧を複数の走査電極のそれぞれに出力する複数の低圧側トランジスタとを有する。下り波形発生回路は、基準電位に重畳する正の電圧を発生する第２電源と、一方の端子が第２電源の高圧側に接続され、他方の端子が接地電位に接続されたミラー積分回路とを有し、負の電圧まで降下する下り傾斜波形電圧を発生する。
　これにより、プラズマディスプレイ装置において、走査電極駆動回路を構成する部品の数を抑制し、簡素な構成の走査電極駆動回路を実現することができる。
　また、本発明のプラズマディスプレイ装置において、走査電極駆動回路は、抵抗分割回路と比較回路とを有する。抵抗分割回路は、第１電源および第２電源のうち出力電圧が高い方の電源の出力電圧を抵抗分圧して出力電圧が低い方の電源の電圧に等しい電圧を発生する。そして、出力電圧が低い方の電源の電圧に等しい電圧が発生した節点に、出力電圧が低い方の電源の出力端子を、逆流防止用のダイオードを介して接続する。比較回路においては、上述の節点の電圧、または上述の節点の電圧を抵抗分圧した電圧を所定の閾値電圧と比較し、第１電源または第２電源の過電圧を検出する。
図１は、本発明の一実施の形態におけるプラズマディスプレイ装置に用いるパネルの構造を示す分解斜視図である。 図２は、本発明の一実施の形態におけるプラズマディスプレイ装置に用いるパネルの電極配列図である。 図３は、本発明の一実施の形態におけるプラズマディスプレイ装置を構成する回路ブロックの一例を概略的に示す図である。 図４は、本発明の一実施の形態におけるプラズマディスプレイ装置の走査電極駆動回路の一構成例を概略的に示す図である。 図５は、本発明の一実施の形態におけるプラズマディスプレイ装置に用いるパネルの各電極に印加する駆動電圧波形の一例を概略的に示す図である。 図６は、本発明の一実施の形態におけるプラズマディスプレイ装置の走査電極駆動回路における過電圧検出回路の一構成例を概略的に示す図である。
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態）
　図１は、本発明の一実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の構造を示す分解斜視図である。
　ガラス製の前面基板１１上には、走査電極１２と維持電極１３とからなる表示電極対１４が複数形成されている。そして、走査電極１２と維持電極１３とを覆うように誘電体層１５が形成され、その誘電体層１５上に保護層１６が形成されている。
　この保護層１６は、放電セルにおける放電開始電圧を下げるために、パネルの材料として使用実績があり、ネオン（Ｎｅ）およびキセノン（Ｘｅ）ガスを封入した場合に２次電子放出係数が大きく耐久性に優れた酸化マグネシウム（ＭｇＯ）を主成分とする材料で形成されている。
　保護層１６は、一つの層で構成されていてもよく、あるいは複数の層で構成されていてもよい。また、層の上に粒子が存在する構成であってもよい。
　背面基板２１上にはデータ電極２２が複数形成され、データ電極２２を覆うように誘電体層２３が形成され、さらにその上に井桁状の隔壁２４が形成されている。そして、隔壁２４の側面および誘電体層２３上には赤色（Ｒ）に発光する蛍光体層２５Ｒ、緑色（Ｇ）に発光する蛍光体層２５Ｇ、および青色（Ｂ）に発光する蛍光体層２５Ｂが設けられている。以下、蛍光体層２５Ｒ、蛍光体層２５Ｇ、蛍光体層２５Ｂをまとめて蛍光体層２５とも記す。
　これら前面基板１１と背面基板２１とを、微小な空間を挟んで表示電極対１４とデータ電極２２とが交差するように対向配置し、前面基板１１と背面基板２１との間隙に放電空間を設ける。そして、その外周部をガラスフリット等の封着材によって封着する。その放電空間には、例えばネオンとキセノンの混合ガスを放電ガスとして封入する。
　放電空間は隔壁２４によって複数の区画に仕切られており、表示電極対１４とデータ電極２２とが交差する部分に、画素を構成する放電セルが形成される。
　そして、これらの放電セルで放電を発生し、放電セルの蛍光体層２５を発光（放電セルを点灯）することにより、パネル１０にカラーの画像を表示する。
　なお、パネル１０においては、表示電極対１４が延伸する方向に配列された連続する３つの放電セルで１つの画素を構成する。この３つの放電セルとは、蛍光体層２５Ｒを有し赤色（Ｒ）に発光する放電セル（赤の放電セル）と、蛍光体層２５Ｇを有し緑色（Ｇ）に発光する放電セル（緑の放電セル）と、蛍光体層２５Ｂを有し青色（Ｂ）に発光する放電セル（青の放電セル）である。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
　図２は、本発明の一実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の電極配列図である。
　パネル１０には、水平方向（行方向、ライン方向）に延長されたｎ本の走査電極ＳＣ１～走査電極ＳＣｎ（図１の走査電極１２）およびｎ本の維持電極ＳＵ１～維持電極ＳＵｎ（図１の維持電極１３）が配列され、垂直方向（列方向）に延長されたｍ本のデータ電極Ｄ１～データ電極Ｄｍ（図１のデータ電極２２）が配列されている。
　そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した領域に放電セルが１つ形成される。すなわち、１対の表示電極対１４上には、ｍ個の放電セルが形成され、ｍ／３個の画素が形成される。そして、放電セルは放電空間内にｍ×ｎ個形成され、ｍ×ｎ個の放電セルが形成された領域がパネル１０の画像表示領域となる。例えば、画素数が１９２０×１０８０個のパネルでは、ｍ＝１９２０×３となり、ｎ＝１０８０となる。
　次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。
　図３は、本発明の一実施の形態におけるプラズマディスプレイ装置３０を構成する回路ブロックの一例を概略的に示す図である。
　プラズマディスプレイ装置３０は、パネル１０と、パネル１０を駆動する駆動回路とを備えている。駆動回路は、画像信号処理回路３１、データ電極駆動回路３２、走査電極駆動回路３３、維持電極駆動回路３４、タイミング発生回路３５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路３１に入力される画像信号は、赤の画像信号、緑の画像信号、青の画像信号である。画像信号処理回路３１は、赤の画像信号、緑の画像信号、青の画像信号にもとづき、各放電セルに赤、緑、青の各階調値（１フィールドで表現される階調値）を設定する。なお、画像信号処理回路３１は、入力される画像信号が輝度信号（Ｙ信号）および彩度信号（Ｃ信号、またはＲ－Ｙ信号およびＢ－Ｙ信号、またはｕ信号およびｖ信号等）を含むときには、その輝度信号および彩度信号にもとづき赤の画像信号、緑の画像信号、青の画像信号を算出し、その後、各放電セルに赤、緑、青の各階調値を設定する。そして、各放電セルに設定した赤、緑、青の階調値を、サブフィールド毎の点灯・非点灯を示す画像データ（発光・非発光をデジタル信号の「１」、「０」に対応させたデータのこと）に変換して出力する。すなわち、画像信号処理回路３１は、赤の画像信号、緑の画像信号、青の画像信号を、赤の画像データ、緑の画像データ、青の画像データに変換して出力する。
　タイミング発生回路３５は、水平同期信号および垂直同期信号にもとづき、各回路ブロックの動作を制御する各種のタイミング信号を発生する。そして、発生したタイミング信号をそれぞれの回路ブロック（データ電極駆動回路３２、走査電極駆動回路３３、維持電極駆動回路３４、および画像信号処理回路３１等）へ供給する。
　走査電極駆動回路３３は、上り波形発生回路、下り波形発生回路、維持パルス発生回路、走査パルス発生回路（図３には示さず）を備え、タイミング発生回路３５から供給されるタイミング信号にもとづいて駆動電圧波形を作成し、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに印加する。上り波形発生回路および下り波形発生回路、は、タイミング信号にもとづき、初期化期間に走査電極ＳＣ１～走査電極ＳＣｎに印加する初期化波形を発生する。維持パルス発生回路は、タイミング信号にもとづき、維持期間に走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生する。走査パルス発生回路は、複数の走査電極駆動ＩＣ（走査ＩＣ）を備え、タイミング信号にもとづき、書込み期間に走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルスを発生する。
　維持電極駆動回路３４は、維持パルス発生回路および電圧Ｖｅを発生する回路（図３には示さず）を備え、タイミング発生回路３５から供給されるタイミング信号にもとづいて駆動電圧波形を作成し、維持電極ＳＵ１～維持電極ＳＵｎのそれぞれに印加する。維持期間では、タイミング信号にもとづいて維持パルスを発生し、維持電極ＳＵ１～維持電極ＳＵｎに印加する。初期化期間および書込み期間では、タイミング信号にもとづいて電圧Ｖｅを発生し、維持電極ＳＵ１～維持電極ＳＵｎに印加する。
　データ電極駆動回路３２は、画像信号処理回路３１から出力される各色の画像データおよびタイミング発生回路３５から供給されるタイミング信号にもとづき、各データ電極Ｄ１～データ電極Ｄｍに対応する書込みパルスを発生する。そして、データ電極駆動回路３２は、書込み期間に、その書込みパルスを各データ電極Ｄ１～データ電極Ｄｍに印加する。
　次に、プラズマディスプレイ装置３０が有する走査電極駆動回路について説明する。
　図４は、本発明の一実施の形態におけるプラズマディスプレイ装置３０の走査電極駆動回路３３の一構成例を概略的に示す図である。
　なお、走査電極駆動回路３３は、後述するように抵抗分割回路および比較回路を備えた過電圧検出回路を有するが、図４では、その過電圧検出回路は省略している。
　走査電極駆動回路３３は、走査パルス発生回路４０、維持パルス発生回路５０、上り波形発生回路５５、下り波形発生回路６０、およびトランジスタＱ５９を有する。
　トランジスタＱ５９は分離スイッチである。例えば、下り波形発生回路６０が動作しているときに、トランジスタＱ５９を遮断する。こうして、上り波形発生回路５５および維持パルス発生回路５０と下り波形発生回路６０とを電気的に分離し、電流の逆流を防止する。
　走査パルス発生回路４０は、第１電源Ｅ４１、高圧側トランジスタＱＨ１～高圧側トランジスタＱＨｎ、および低圧側トランジスタＱＬ１～低圧側トランジスタＱＬｎを有する。以下、高圧側トランジスタＱＨ１～高圧側トランジスタＱＨｎを「トランジスタＱＨ１～トランジスタＱＨｎ」と表記し、低圧側トランジスタＱＬ１～低圧側トランジスタＱＬｎを「トランジスタＱＬ１～トランジスタＱＬｎ」と表記する。
　なお、図４に、「Ａ」と記した節点の電位は、走査パルス発生回路４０の基準電位である。以下、この節点を「節点Ａ」と表記する。
　第１電源Ｅ４１は、走査パルス発生回路４０の基準電位である節点Ａの電圧に正の電圧Ｖｐを重畳する。なお、本実施の形態においては、第１電源Ｅ４１をトランスおよび整流回路を用いて構成している。しかし、第１電源Ｅ４１は他の構成の電源回路であってもよい。
　トランジスタＱＨ１～トランジスタＱＨｎは、第１電源Ｅ４１の高電圧側の端子に接続されており、第１電源Ｅ４１の高電圧側の電圧（すなわち、節点Ａの電圧に正の電圧Ｖｐを重畳した電圧）を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　トランジスタＱＬ１～トランジスタＱＬｎは、第１電源Ｅ４１の低電圧側の端子に接続されており、第１電源Ｅ４１の低電圧側の電圧（すなわち、節点Ａの電圧）を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　そして、走査パルス発生回路４０は、タイミング発生回路３５から供給されるタイミング信号にもとづき、書込み期間においてトランジスタＱＨ１～トランジスタＱＨｎおよびトランジスタＱＬ１～トランジスタＱＬｎのオン・オフを切り換えて走査パルスを発生し、走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　維持パルス発生回路５０は、トランジスタＱ５１、トランジスタＱ５２、および電力回収部５３を備える。
　電力回収部５３は、インダクタおよび電力回収用のコンデンサを有する。そして、そのインダクタとパネル１０の電極間容量とのＬＣ共振により、パネル１０の電極間容量に蓄えられた電力を電力回収用のコンデンサに回収する。また、ＬＣ共振により、電力回収用のコンデンサに蓄えられた電力を、維持パルスの発生に再利用する。
　トランジスタＱ５１は、節点Ａの電圧を、維持パルスの高圧側の電圧Ｖｓにクランプする。トランジスタＱ５２は、節点Ａの電圧を、維持パルスの低圧側の電圧０（Ｖ）にクランプする。
　そして、維持パルス発生回路５０は、タイミング発生回路３５から供給されるタイミング信号にもとづき、維持期間においてトランジスタＱ５１、トランジスタＱ５２、および電力回収部５３を切り換えながら動作させる。こうして節点Ａの電位を電圧Ｖｓと電圧０（Ｖ）との間で変位させて維持パルスを発生する。
　各トランジスタには、例えば絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）等を用いることができる。
　本実施の形態では、トランジスタＱ５１、トランジスタＱ５２、トランジスタＱ５９のそれぞれに絶縁ゲートバイポーラトランジスタを用いている。そして、図４に示すように、エミッタからコレクタに向かう電流（通常動作時に流れる順方向の電流とは逆方向の電流）をバイパスさせるためのダイオードを、各トランジスタに並列に接続している。これは、逆方向の電流から絶縁ゲートバイポーラトランジスタを保護するためである。
　なお、各トランジスタに電界効果トランジスタを用いる場合には、このダイオードを省略することができる。それは、電界効果トランジスタに内蔵されたダイオード（ボディーダイオード）が、エミッタからコレクタに向かう逆方向の電流をバイパスできるためである。
　上り波形発生回路５５は、トランジスタＱ５５、コンデンサＣ５５、および抵抗Ｒ５５で構成されたミラー積分回路である。このミラー積分回路は、電圧Ｖｒの電源に接続されており、上り波形発生回路５５は、節点Ａの電圧を、電圧Ｖｒに向かって緩やかに上昇させる。こうして、このミラー積分回路は、電圧Ｖｒに向かって緩やかに上昇する上り傾斜波形電圧を発生する。
　下り波形発生回路６０は、第２電源Ｅ６１、ミラー積分回路、およびトランジスタＱ６３を有する。
　第２電源Ｅ６１は、走査パルス発生回路４０の基準電位である節点Ａの電圧に正の電圧Ｖａを重畳する。なお、本実施の形態においては、第２電源Ｅ６１をトランスおよび整流回路を用いて構成している。しかし、第２電源Ｅ６１は他の構成の電源回路であってもよい。
　ミラー積分回路は、トランジスタＱ６２、コンデンサＣ６２、および抵抗Ｒ６２とで構成されている。このミラー積分回路は、一方の端子が第２電源Ｅ６１の高圧側の端子に接続され、他方の端子が接地電位（電圧０（Ｖ））に接続されている。以下、第２電源Ｅ６１の高圧側の端子を「節点Ｂ」と表記する。
　そして、このミラー積分回路は、節点Ｂの電圧を電圧０（Ｖ）に向かって緩やかに下降させることで、節点Ａの電圧を、負の電圧（－Ｖａ）に向かって緩やかに下降させる。こうして、このミラー積分回路は、負の電圧（－Ｖａ）に向かって緩やかに下降する下り傾斜波形電圧を発生する。
　トランジスタＱ６３は、第２電源Ｅ６１の節点Ｂを接地電位（電圧０（Ｖ））にクランプする。これにより、節点Ａの電圧を負の電圧（－Ｖａ）にクランプする。
　例えば、書込み期間においては、トランジスタＱ６３をオンにして節点Ａの電圧を負の電圧（－Ｖａ）にクランプすることで、トランジスタＱＬ１～トランジスタＱＬｎには負の電圧（－Ｖａ）を、トランジスタＱＨ１～トランジスタＱＨｎには負の電圧（－Ｖａ）に電圧Ｖｐを重畳した電圧Ｖｃを印加することができる。これにより、走査パルスを印加する走査電極ＳＣｉに対しては、スイッチング素子ＱＨｉをオフにし、スイッチング素子ＱＬｉをオンにすることで、スイッチング素子ＱＬｉを経由して走査電極ＳＣｉに負の電圧（－Ｖａ）の走査パルスを印加することができる。また、走査パルスを印加しない走査電極ＳＣｈ（ｈは、１～ｎのうちｉを除いたもの）に対しては、スイッチング素子ＱＬｈをオフにし、スイッチング素子ＱＨｈをオンにすることで、スイッチング素子ＱＨｈを経由して走査電極ＳＣｈに電圧Ｖｃを印加することができる。
　このように、走査電極駆動回路３３は、走査パルス発生回路４０の基準電位である節点Ａの電圧を、正の電圧Ｖｓ、または電圧０（Ｖ）、または負の電圧（－Ｖａ）にすることができる。さらに、節点Ａの電圧を電圧Ｖｒに向かって上昇させることで上り傾斜波形電圧を発生し、節点Ａの電圧を負の電圧（－Ｖａ）に向かって降下させることで下り傾斜波形電圧を発生することができる。
　次に、パネル１０を駆動するための駆動電圧波形とその動作の概要について説明する。
　本実施の形態におけるプラズマディスプレイ装置は、サブフィールド法によってパネル１０を駆動する。サブフィールド法では、画像信号の１フィールドを時間軸上で複数のサブフィールドに分割し、各サブフィールドに輝度重みをそれぞれ設定する。したがって、各フィールドは輝度重みが異なる複数のサブフィールドを有する。
　それぞれのサブフィールドは初期化期間Ｔｉ、書込み期間Ｔｗ、および維持期間Ｔｓを有する。そして、画像信号にもとづき、サブフィールド毎に各放電セルの発光・非発光を制御する。すなわち、画像信号にもとづき、発光するサブフィールドと非発光のサブフィールドとを組み合わせることによって、画像信号にもとづく複数の階調をパネル１０に表示する。
　初期化期間Ｔｉでは、放電セルに初期化放電を発生し、続く書込み期間Ｔｗにおける書込み放電に必要な壁電荷を各電極上に形成する初期化動作を行う。
　初期化動作には、直前のサブフィールドの動作にかかわらず全ての放電セルに強制的に初期化放電を発生する「強制初期化動作」と、直前のサブフィールドの書込み期間で書込み放電を発生した放電セルだけに選択的に初期化放電を発生する「選択初期化動作」とがある。強制初期化動作では、上昇する傾斜波形電圧および下降する傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加して、放電セルに初期化放電を発生する。選択初期化動作では、下降する傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加して、放電セルに選択的に初期化放電を発生する。
　なお、本実施の形態では、１フィールドを構成する複数のサブフィールドのうち、１つのサブフィールドの初期化期間では全ての放電セルで強制初期化動作を行い、他のサブフィールドの初期化期間では全ての放電セルで選択初期化動作を行う構成を説明する。しかし、本発明はこの構成に限定されるものではない。例えば、複数のフィールドに１回だけ強制初期化動作を行う構成であってもよい。あるいは、複数のサブフィールドに１つだけ初期化期間を有するサブフィールドを設ける構成や、複数のフィールドに１つだけ初期化期間を有するサブフィールドを設ける構成であってもよい。
　以下、強制初期化動作を行う初期化期間Ｔｉを「強制初期化期間」と呼称し、強制初期化期間を有するサブフィールドを「強制初期化サブフィールド」と呼称する。また、選択初期化動作を行う初期化期間Ｔｉを「選択初期化期間」と呼称し、選択初期化期間を有するサブフィールドを「選択初期化サブフィールド」と呼称する。
　なお、本実施の形態では、サブフィールドＳＦ１を強制初期化サブフィールドとし、他のサブフィールド（サブフィールドＳＦ２以降のサブフィールド）を選択初期化サブフィールドとする。しかし、本発明は、強制初期化サブフィールドとするサブフィールドおよび選択初期化サブフィールドとするサブフィールドが何ら上述したサブフィールドに限定されるものではない。また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　書込み期間Ｔｗでは、走査電極ＳＣ１～走査電極ＳＣｎに走査パルスを印加するとともにデータ電極Ｄ１～データ電極Ｄｍに選択的に書込みパルスを印加し、発光するべき放電セルに選択的に書込み放電を発生する。そして、続く維持期間Ｔｓで維持放電を発生するための壁電荷をその放電セル内に形成する書込み動作を行う。
　維持期間Ｔｓでは、それぞれのサブフィールドに設定された輝度重みに所定の比例定数を乗じた数の維持パルスを走査電極ＳＣ１～走査電極ＳＣｎおよび維持電極ＳＵ１～維持電極ＳＵｎに交互に印加し、直前の書込み期間に書込み放電を発生した放電セルで維持放電を発生し、その放電セルを発光する維持動作を行う。この比例定数が輝度倍数である。
　輝度重みとは、各サブフィールドで表示する輝度の大きさの比を表すものであり、各サブフィールドでは輝度重みに応じた数の維持パルスを維持期間に発生する。そのため、例えば、輝度重み「８」のサブフィールドは、輝度重み「１」のサブフィールドの約８倍の輝度で発光し、輝度重み「２」のサブフィールドの約４倍の輝度で発光する。したがって、例えば、輝度重み「８」のサブフィールドと輝度重み「２」のサブフィールドを発光すれば、階調値「１０」に相当する輝度で放電セルを発光することができる。
　こうして、画像信号に応じた組合せでサブフィールド毎に各放電セルの発光・非発光を制御して各サブフィールドを選択的に発光することにより、様々な階調値で各放電セルを発光する。すなわち、各放電セルに画像信号に応じた階調値を表示し、画像信号にもとづく画像をパネル１０に表示することができる。
　なお、本実施の形態では、１フィールドをサブフィールドＳＦ１からサブフィールドＳＦ８までの８のサブフィールドで構成し、サブフィールドＳＦ１からサブフィールドＳＦ８までの各サブフィールドにそれぞれ（１、２、４、８、１６、３２、６４、１２８）の輝度重みを設定する例を説明する。そして、サブフィールドＳＦ１を強制初期化サブフィールドとし、サブフィールドＳＦ２からサブフィールドＳＦ８を選択初期化サブフィールドとする。
　しかし、本発明は１フィールドを構成するサブフィールドの数、強制初期化動作の発生頻度、各サブフィールドが有する輝度重み等が上述した数値に限定されるものではない。また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　図５は、本発明の一実施の形態におけるプラズマディスプレイ装置３０に用いるパネル１０の各電極に印加する駆動電圧波形の一例を概略的に示す図である。
　図５には、書込み期間において最初に書込み動作を行う走査電極ＳＣ１、書込み期間において最後に書込み動作を行う走査電極ＳＣｎ（例えば、走査電極ＳＣ１０８０）、データ電極Ｄ１～データ電極Ｄｍ、維持電極ＳＵ１～維持電極ＳＵｎのそれぞれに印加する駆動電圧波形を示す。また、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中から画像データ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
　また、図５には、強制初期化サブフィールドであるサブフィールドＳＦ１と、選択初期化サブフィールドであるサブフィールドＳＦ２およびサブフィールドＳＦ３を示す。サブフィールドＳＦ１とサブフィールドＳＦ２以降のサブフィールドでは、初期化期間に走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧の波形形状が異なる。
　なお、サブフィールドＳＦ４以降のサブフィールドは図示していないが、サブフィールドＳＦ１を除く各サブフィールドは選択初期化サブフィールドであり、維持パルスの発生数を除き、各期間でほぼ同様の駆動電圧波形を発生する。
　まず、強制初期化サブフィールドであるサブフィールドＳＦ１について説明する。
　強制初期化動作を行うサブフィールドＳＦ１の初期化期間Ｔｉ１の前半部では、データ電極Ｄ１～データ電極Ｄｍには電圧０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎにも電圧０（Ｖ）を印加する。走査電極ＳＣ１～走査電極ＳＣｎには、電圧０（Ｖ）を印加した後に電圧Ｖｐを印加し、電圧Ｖｐから（電圧Ｖｐ＋電圧Ｖｒ）まで緩やかに上昇する上り傾斜波形電圧を印加する。このとき、電圧Ｖｐは、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧よりも低い電圧に設定し、（電圧Ｖｐ＋電圧Ｖｒ）は、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧を超える電圧に設定する。
　走査電極ＳＣ１～走査電極ＳＣｎに上り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作を説明する。
　まず、トランジスタＱ５２およびトランジスタＱ５９をオンにして、節点Ａの電圧を電圧０（Ｖ）にクランプする。そして、トランジスタＱＨ１～トランジスタＱＨｎをオンにし、トランジスタＱＬ１～トランジスタＱＬｎをオフにして、走査電極ＳＣ１～走査電極ＳＣｎに、節点Ａの電圧に電圧Ｖｐを重畳した電圧を印加する。こうして、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｐを印加する。
　次に、トランジスタＱ５２をオフにする。そして、抵抗Ｒ５５を通してトランジスタＱ５５に電流を流し込み、上り波形発生回路５５のミラー積分回路を動作させる。これにより、節点Ａの電圧は電圧０（Ｖ）から電圧Ｖｒに向かって緩やかに上昇する。走査電極ＳＣ１～走査電極ＳＣｎには、トランジスタＱＨ１～トランジスタＱＨｎを介して、節点Ａの電圧に電圧Ｖｐを重畳した電圧が印加される。したがって、走査電極ＳＣ１～走査電極ＳＣｎに、電圧Ｖｐから（電圧Ｖｐ＋電圧Ｖｒ）に向かって緩やかに上昇する上り傾斜波形電圧を印加することができる。
　以上が、走査電極ＳＣ１～走査電極ＳＣｎに上り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作である。
　この上り傾斜波形電圧が上昇する間に、各放電セルの走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間に、それぞれ微弱な初期化放電が持続して発生する。そして、走査電極ＳＣ１～走査電極ＳＣｎ上に負の壁電圧が蓄積され、データ電極Ｄ１～データ電極Ｄｍ上および維持電極ＳＵ１～維持電極ＳＵｎ上には正の壁電圧が蓄積される。この電極上の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
　走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が（電圧Ｖｐ＋電圧Ｖｒ）に到達したら、走査電極ＳＣ１～走査電極ＳＣｎの電圧を電圧Ｖｓまで下げる。
　サブフィールドＳＦ１の初期化期間の後半部では、維持電極ＳＵ１～維持電極ＳＵｎには電圧Ｖｓよりも低い正の電圧Ｖｅを印加する。データ電極Ｄ１～データ電極Ｄｍには電圧０（Ｖ）を印加したままにする。走査電極ＳＣ１～走査電極ＳＣｎには、電圧Ｖｓから負の電圧Ｖｉまで緩やかに下降する下り傾斜波形電圧を印加する。電圧Ｖｓは、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧未満の電圧に設定し、電圧Ｖｉは、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧を超える電圧に設定する。
　走査電極ＳＣ１～走査電極ＳＣｎに下り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作を説明する。
　まず、トランジスタＱ５５をオフにして上り波形発生回路５５のミラー積分回路の動作を停止する。次に、トランジスタＱ５１およびトランジスタＱ５９をオンにして、節点Ａの電圧を電圧Ｖｓにクランプする。そして、トランジスタＱＨ１～トランジスタＱＨｎをオフにし、トランジスタＱＬ１～トランジスタＱＬｎをオンにして、走査電極ＳＣ１～走査電極ＳＣｎに節点Ａの電圧である電圧Ｖｓを印加する。
　次に、トランジスタＱ５１およびトランジスタＱ５９をオフにする。そして、抵抗Ｒ６２を通してトランジスタＱ６２に電流を流し込み、下り波形発生回路６０のミラー積分回路を動作させる。これにより、節点Ｂの電圧は（電圧Ｖｓ＋電圧Ｖａ）から電圧０（Ｖ）に向かって緩やかに降下し、節点Ａの電圧は電圧Ｖｓから負の電圧（－Ｖａ）に向かって緩やかに降下する。走査電極ＳＣ１～走査電極ＳＣｎには、トランジスタＱＬ１～トランジスタＱＬｎを介して、節点Ａの電圧が印加される。したがって、走査電極ＳＣ１～走査電極ＳＣｎに、電圧Ｖｓから負の電圧（－Ｖａ）に向かって緩やかに降下する下り傾斜波形電圧を印加することができる。
　以上が、走査電極ＳＣ１～走査電極ＳＣｎに下り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作である。
　この下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、各放電セルの走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間に、再び微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～走査電極ＳＣｎ上の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ上の正の壁電圧が弱められ、データ電極Ｄ１～データ電極Ｄｍ上の正の壁電圧は、書込み期間での書込み動作に適した電圧に調整される。
　そして、走査電極ＳＣ１～走査電極ＳＣｎに印加する下り傾斜波形電圧が電圧Ｖｉに到達したら、下り傾斜波形電圧の電圧降下を停止する。これは、放電セル内の壁電圧を微調整するためである。
　以上の電圧波形が、直前のサブフィールドの動作にかかわらず放電セルに初期化放電を発生する強制初期化波形である。そして、強制初期化波形を走査電極ＳＣ１～走査電極ＳＣｎに印加する動作が強制初期化動作である。
　以上により、強制初期化サブフィールド（サブフィールドＳＦ１）の初期化期間における強制初期化動作が終了する。そして、強制初期化サブフィールドの初期化期間では、パネル１０の画像表示領域における全ての放電セルで強制的に初期化放電を発生し、続く書込み期間Ｔｗ１において発生する書込み放電に必要な壁電荷を各電極上に形成する。
　サブフィールドＳＦ１の書込み期間Ｔｗ１では、維持電極ＳＵ１～維持電極ＳＵｎには電圧Ｖｅを印加し、データ電極Ｄ１～データ電極Ｄｍには電圧０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには（電圧Ｖｐ－電圧Ｖａ）を印加する。
　走査電極ＳＣ１～走査電極ＳＣｎに（電圧Ｖｐ－電圧Ｖａ）を印加するときの走査電極駆動回路３３の動作を説明する。
　まず、トランジスタＱ６３をオンにして、節点Ｂの電圧を電圧０（Ｖ）にクランプする。これにより、節点Ａの電圧は負の電圧（－Ｖａ）にクランプされる。
　次に、トランジスタＱＨ１～トランジスタＱＨｎをオンにし、トランジスタＱＬ１～トランジスタＱＬｎをオフにする。これにより、走査電極ＳＣ１～走査電極ＳＣｎに、節点Ａの電圧である負の電圧（－Ｖａ）に電圧Ｖｐを重畳した電圧が印加される。こうして、走査電極ＳＣ１～走査電極ＳＣｎに（電圧Ｖｐ－電圧Ｖａ）を印加する。
　以上が、走査電極ＳＣ１～走査電極ＳＣｎに（電圧Ｖｐ－電圧Ｖａ）を印加するときの走査電極駆動回路３３の動作である。
　次に、配置的に見て上から１番目（１行目）の走査電極ＳＣ１に負の電圧（－Ｖａ）の負極性の走査パルスを印加する。そして、データ電極Ｄ１～データ電極Ｄｍのうちの１行目において発光するべき放電セルのデータ電極Ｄｋに正の電圧Ｖｄの正極性の書込みパルスを印加する。
　走査電極ＳＣ１に負の電圧（－Ｖａ）を印加するためには、トランジスタＱＨ１をオフにし、トランジスタＱＬ１をオンにすればよい。
　書込みパルスの電圧Ｖｄを印加したデータ電極Ｄｋと走査パルスの電圧Ｖａを印加した走査電極ＳＣ１との交差部にある放電セルでは、データ電極Ｄｋと走査電極ＳＣ１との電圧差が放電開始電圧を超え、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。
　また、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅを印加しているため、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電に誘発されて、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間にも放電が発生する。こうして、走査パルスの電圧Ｖａと書込みパルスの電圧Ｖｄとが同時に印加された放電セル（発光するべき放電セル）に書込み放電が発生する。
　書込み放電が発生した放電セルでは、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　そして、トランジスタＱＨ１をオンにしトランジスタＱＬ１をオフにして走査電極ＳＣ１への印加電圧を電圧（－Ｖａ）から（電圧Ｖｐ－電圧Ｖａ）に戻し、１行目の放電セルにおける書込み動作が終了する。
　なお、書込みパルスを印加しなかったデータ電極Ｄｈ（データ電極Ｄｈはデータ電極Ｄ１～データ電極Ｄｍのうちデータ電極Ｄｋを除いたもの）を有する放電セルでは、データ電極Ｄｈと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生せず、初期化期間終了後の壁電圧が保たれる。
　次に、配置的に見て上から２番目（２行目）の走査電極ＳＣ２に負の電圧（－Ｖａ）の走査パルスを印加するとともに、２行目に発光するべき放電セルに対応するデータ電極Ｄｋに電圧Ｖｄの書込みパルスを印加する。
　走査電極ＳＣ２に負の電圧（－Ｖａ）を印加するためには、トランジスタＱＨ２をオフにし、トランジスタＱＬ２をオンにすればよい。
　これにより、走査パルスと書込みパルスとが同時に印加された２行目の放電セルでは書込み放電が発生する。こうして、２行目の放電セルにおける書込み動作を行う。
　同様の書込み動作を、走査電極ＳＣ３、走査電極ＳＣ４、・・・、走査電極ＳＣｎという順番で、ｎ行目の放電セルに至るまで順次行う。
　全ての書込み動作が終了したら、トランジスタＱ６３をオフにし、トランジスタＱ５２およびトランジスタＱ５９をオンにして、節点Ａの電圧を電圧０（Ｖ）にクランプする。そして、トランジスタＱＨ１～トランジスタＱＨｎをオフにし、トランジスタＱＬ１～トランジスタＱＬｎをオンにして、走査電極ＳＣ１～走査電極ＳＣｎに節点Ａの電圧である電圧０（Ｖ）を印加する。
　こうして、サブフィールドＳＦ１の書込み期間Ｔｗ１が終了する。書込み期間Ｔｗ１では、発光するべき放電セルに選択的に書込み放電を発生し、その放電セルに維持放電のための壁電荷を形成する。
　なお、初期化期間Ｔｉ１の後半に維持電極ＳＵ１～維持電極ＳＵｎに印加する電圧Ｖｅと、書込み期間に維持電極ＳＵ１～維持電極ＳＵｎに印加する電圧Ｖｅとは互いに異なる電圧値であってもよい。
　サブフィールドＳＦ１の維持期間Ｔｓ１では、まず維持電極ＳＵ１～維持電極ＳＵｎに電圧０（Ｖ）を印加する。そして、走査電極ＳＣ１～走査電極ＳＣｎに正の電圧Ｖｓの維持パルスを印加する。
　この維持パルスの印加により、書込み期間Ｔｗ１に書込み放電を発生した放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの電圧差が放電開始電圧を超え、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が発生する。そして、この維持放電により発生した紫外線により、維持放電が発生した放電セルの蛍光体層２５が発光する。また、この維持放電により、走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらに、データ電極Ｄｋ上にも正の壁電圧が蓄積される。ただし、書込み期間Ｔｗ１において書込み放電が発生しなかった放電セルでは維持放電は発生しない。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎに電圧０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｓの維持パルスを印加する。直前に維持放電を発生した放電セルでは再び維持放電が発生し、維持電極ＳＵｉ上に負の壁電圧が蓄積され、走査電極ＳＣｉ上に正の壁電圧が蓄積される。
　以降同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに、輝度重みに所定の輝度倍数を乗じた数の維持パルスを交互に印加する。こうして、書込み期間Ｔｗ１において書込み放電を発生した放電セルは、輝度重みに応じた回数の維持放電を発生し、輝度重みに応じた輝度で発光する。
　こうして、サブフィールドＳＦ１の維持期間Ｔｓ１における維持動作が終了する。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎに電圧０（Ｖ）から電圧Ｖｒまで緩やかに上昇する上り傾斜波形電圧を印加する。
　走査電極ＳＣ１～走査電極ＳＣｎに、この上り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作を説明する。
　まず、トランジスタＱ５２、トランジスタＱ５９をオンにして節点Ａの電圧を電圧０（Ｖ）にクランプする。そして、トランジスタＱＨ１～トランジスタＱＨｎをオフにし、トランジスタＱＬ１～トランジスタＱＬｎをオンにして、走査電極ＳＣ１～走査電極ＳＣｎに節点Ａの電圧である電圧０（Ｖ）を印加する。
　次に、トランジスタＱ５２をオフにする。そして、抵抗Ｒ５５を通してトランジスタＱ５５に電流を流し込み、上り波形発生回路５５のミラー積分回路を動作させる。これにより、節点Ａの電圧は電圧０（Ｖ）から電圧Ｖｒに向かって緩やかに上昇する。走査電極ＳＣ１～走査電極ＳＣｎには、トランジスタＱＬ１～トランジスタＱＬｎを介して、節点Ａの電圧が印加される。したがって、走査電極ＳＣ１～走査電極ＳＣｎに、電圧０（Ｖ）から電圧Ｖｒに向かって緩やかに上昇する上り傾斜波形電圧を印加することができる。
　以上が、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｒまで上昇する上り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作である。
　電圧Ｖｒを放電開始電圧を超える電圧に設定することで、走査電極ＳＣ１～走査電極ＳＣｎへ印加する上り傾斜波形電圧が放電開始電圧を超えて上昇する間に、維持放電を発生した放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間に、微弱な放電（消去放電）が持続して発生する。
　この微弱な放電で発生した荷電粒子は、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧差を緩和するように、維持電極ＳＵｉ上および走査電極ＳＣｉ上に壁電荷となって蓄積される。これにより、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められる。こうして、放電セル内における不要な壁電荷が消去される。
　走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｒに到達したら、走査電極ＳＣ１～走査電極ＳＣｎへの印加電圧を電圧０（Ｖ）まで下降する。こうして、サブフィールドＳＦ１の維持期間Ｔｓ１が終了する。
　以上により、サブフィールドＳＦ１が終了する。
　次に、選択初期化サブフィールドについてサブフィールドＳＦ２を例に挙げて説明する。
　サブフィールドＳＦ２の初期化期間Ｔｉ２では、データ電極Ｄ１～データ電極Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎには電圧Ｖｅを印加する。
　走査電極ＳＣ１～走査電極ＳＣｎには放電開始電圧未満となる電圧から負の電圧Ｖｉに向かって、強制初期化期間に発生した下り傾斜波形電圧と同じ勾配で下降する下り傾斜波形電圧を印加する。電圧Ｖｉは、放電開始電圧を超える電圧に設定する。
　走査電極ＳＣ１～走査電極ＳＣｎに、この下り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作を説明する。
　まず、トランジスタＱ５２およびトランジスタＱ５９をオンにして、節点Ａの電圧を電圧０（Ｖ）にクランプする。そして、トランジスタＱＨ１～トランジスタＱＨｎをオフにし、トランジスタＱＬ１～トランジスタＱＬｎをオンにして、走査電極ＳＣ１～走査電極ＳＣｎに節点Ａの電圧である電圧０（Ｖ）を印加する。
　次に、トランジスタＱ５２およびトランジスタＱ５９をオフにする。そして、抵抗Ｒ６２を通してトランジスタＱ６２に電流を流し込み、下り波形発生回路６０のミラー積分回路を動作させる。これにより、節点Ｂの電圧は（電圧０（Ｖ）＋電圧Ｖａ）から電圧０（Ｖ）に向かって緩やかに降下し、節点Ａの電圧は電圧０（Ｖ）から負の電圧（－Ｖａ）に向かって緩やかに降下する。走査電極ＳＣ１～走査電極ＳＣｎには、トランジスタＱＬ１～トランジスタＱＬｎを介して、節点Ａの電圧が印加される。したがって、走査電極ＳＣ１～走査電極ＳＣｎに、電圧０（Ｖ）から負の電圧（－Ｖａ）に向かって緩やかに降下する下り傾斜波形電圧を印加することができる。
　以上が、走査電極ＳＣ１～走査電極ＳＣｎに選択初期化期間の下り傾斜波形電圧を印加するときの走査電極駆動回路３３の動作である。
　この下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、直前のサブフィールド（図５では、サブフィールドＳＦ１）の維持期間Ｔｓ１に維持放電を発生した放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの間、および走査電極ＳＣｉとデータ電極Ｄｋとの間でそれぞれ微弱な初期化放電が発生する。
　そして、この初期化放電により、走査電極ＳＣｉ上の負の壁電圧および維持電極ＳＵｉ上の正の壁電圧が弱められる。また、データ電極Ｄｋ上の正の壁電圧の過剰な部分が放電される。こうして、放電セル内の壁電圧は書込み期間における書込み動作に適した壁電圧に調整される。
　一方、直前のサブフィールド（サブフィールドＳＦ１）の維持期間Ｔｓ１に維持放電を発生しなかった放電セルでは、初期化放電は発生せず、それ以前の壁電圧が保たれる。
　以上の電圧波形が、直前のサブフィールドの書込み期間（ここでは、書込み期間Ｔｗ１）で書込み動作を行った放電セルで選択的に初期化放電を発生する選択初期化波形である。そして、選択初期化波形を走査電極ＳＣ１～走査電極ＳＣｎに印加する動作が選択初期化動作である。
　以上により、選択初期化サブフィールドであるサブフィールドＳＦ２の初期化期間における選択初期化動作が終了する。
　サブフィールドＳＦ２の書込み期間Ｔｗ２では、サブフィールドＳＦ１の書込み期間Ｔｗ１と同様の駆動電圧波形を各電極に印加する。続く維持期間Ｔｓ２も、サブフィールドＳＦ１の維持期間Ｔｓ１と同様に、輝度重みに応じた数の維持パルスを走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに交互に印加する。
　サブフィールドＳＦ３以降の各サブフィールドでは、維持期間に発生する維持パルスの数を除き、サブフィールドＳＦ２と同様の駆動電圧波形を各電極に印加する。
　以上が、本実施の形態においてパネル１０の各電極に印加する駆動電圧波形の概要である。
　なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｐ＝１４７（Ｖ）、電圧Ｖｒ＝２１５（Ｖ）、電圧Ｖｓ＝２１５（Ｖ）、電圧Ｖｉ＝－１８０（Ｖ）、電圧Ｖａ＝２０５（Ｖ）、電圧Ｖｅ＝１５５（Ｖ）、電圧Ｖｄ＝５８（Ｖ）である。また、上り傾斜波形電圧の勾配は約１．３Ｖ／μｓｅｃであり、下り傾斜波形電圧の勾配は約－１．５Ｖ／μｓｅｃである。
　しかし、本実施の形態において、上述した電圧値や勾配等の具体的な数値は単なる一例に過ぎず、本発明は、各電圧値や勾配等が上述した数値に限定されるものではない。各電圧値や勾配等は、パネルの放電特性やプラズマディスプレイ装置の仕様等にもとづき最適に設定することが望ましい。
　なお、本実施の形態では、サブフィールドＳＦ１を強制初期化動作を行う強制初期化サブフィールドとし、他のサブフィールド（サブフィールドＳＦ２以降のサブフィールド）を選択初期化動作を行う選択初期化サブフィールドとしたが、本発明は何らこの構成に限定されるものではない。例えば、サブフィールドＳＦ１を選択初期化サブフィールドにして他のサブフィールドを強制初期化サブフィールドにしたり、あるいは複数のサブフィールドを強制初期化サブフィールドとしてもよい。
　このように、本実施の形態における走査電極駆動回路３３は、走査パルス発生回路４０、維持パルス発生回路５０、上り波形発生回路５５、および下り波形発生回路６０を備えている。
　維持パルス発生回路５０は、走査パルス発生回路４０の基準電位である節点Ａの電位を電圧Ｖｓと電圧０（Ｖ）との間で変位させて維持パルスを発生する。
　上り波形発生回路５５は、節点Ａの電位を電圧Ｖｒに向かって緩やかに上昇させて上り傾斜波形電圧を発生する。
　下り波形発生回路６０は、節点Ａの電位を負の電圧（－Ｖａ）に向かって緩やかに降下させて下り傾斜波形電圧を発生する。
　走査パルス発生回路４０は、第１電源Ｅ４１、トランジスタＱＨ１～トランジスタＱＨｎ、およびトランジスタＱＬ１～トランジスタＱＬｎを有する。
　第１電源Ｅ４１は、節点Ａの電位に正の電圧Ｖｐを重畳する。
　トランジスタＱＨ１～トランジスタＱＨｎは、第１電源Ｅ４１の高圧側の電圧、すなわち、節点Ａの電位に正の電圧Ｖｐを重畳した電圧を走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに出力する高圧側トランジスタである。
　トランジスタＱＬ１～トランジスタＱＬｎは、第１電源Ｅ４１の低圧側の電圧、すなわち、節点Ａの電圧を走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに出力する低圧側トランジスタである。
　また、下り波形発生回路６０は、トランジスタＱ６３、第２電源Ｅ６１、およびミラー積分回路を有する。
　第２電源Ｅ６１は、節点Ａの電位に電圧Ｖａを重畳する。
　トランジスタＱ６３は、一方の端子が第２電源Ｅ６１の高圧側の節点Ｂに接続され、他方の端子が接地電位である電圧０（Ｖ）に接続されている。そして、トランジスタＱ６３は、第２電源Ｅ６１の高圧側の電圧を電圧０（Ｖ）にクランプすることで、節点Ａの電圧を負の電圧（－Ｖａ）にクランプする。
　下り波形発生回路６０のミラー積分回路は、一方の端子が節点Ｂに接続され、他方の端子が接地電位である電圧０（Ｖ）に接続されている。そして、このミラー積分回路は、節点Ｂの電位を電圧０（Ｖ）に向かって緩やかに下降させることで、節点Ａの電位を負の電圧（－Ｖａ）に向かって下降させて、下り傾斜波形電圧を発生する。
　本実施の形態では、下り波形発生回路６０をこのような構成とすることで、ミラー積分回路のトランジスタＱ６２、およびトランジスタＱ６２に並列に接続されたトランジスタＱ６３を、負の電圧を発生する電源ではなく、接地電位に接続した状態で、負の電圧（－Ｖａ）の走査パルスや負の電圧Ｖｉに向かって下降する下り傾斜波形電圧を発生することができる。すなわち、負の電圧を発生する電源を用いず、図４に示したような簡素な構成で、下り波形発生回路６０を構成することができる。
　さらに、走査電極駆動回路３３をこのような構成にすることにより、第１電源Ｅ４１および第２電源Ｅ６１に対する過電圧検出回路を簡素に構成することができる。過電圧検出回路とは、第１電源Ｅ４１または第２電源Ｅ６１が発生する電圧が設定電圧よりも高い電圧になったときに、それを検出する回路であり、走査電極駆動回路３３における保護回路である。
　以下に、この過電圧検出回路の詳細を説明する。
　図６は、本発明の一実施の形態におけるプラズマディスプレイ装置３０の走査電極駆動回路３３における過電圧検出回路の一構成例を概略的に示す図である。なお、図６では、過電圧検出回路に関する回路のみを示し、他の回路は省略している。
　図６に示す過電圧検出回路は、第１電源Ｅ４１および第２電源Ｅ６１に対する過電圧検出回路である。
　過電圧検出回路は、抵抗分割回路７０および比較回路８０を有する。
　抵抗分割回路７０は、抵抗Ｒ７１、抵抗Ｒ７２、抵抗Ｒ７３、ダイオードＤｉ７１、およびダイオードＤｉ７２を有する。
　抵抗Ｒ７１、抵抗Ｒ７２、および抵抗Ｒ７３は直列に接続されている。抵抗Ｒ７３の一方の端子は節点Ａに接続され、抵抗Ｒ７３の他方の端子は抵抗Ｒ７２の一方の端子に接続されている。以下、抵抗Ｒ７３と抵抗Ｒ７２の接続点を「節点Ｄ」と表記する。
　抵抗Ｒ７２の他方の端子は抵抗Ｒ７１の一方の端子に接続され、抵抗Ｒ７１の他方の端子には、逆流防止用のダイオードＤｉ７１を介して第２電源Ｅ６１の高圧側の端子が接続されている。したがって、抵抗Ｒ７１の他方の端子には、節点Ａの電圧に電圧Ｖａを重畳した電圧が印加されている。以下、抵抗Ｒ７２と抵抗Ｒ７１の接続点を「節点Ｃ」と表記する。
　また、抵抗Ｒ７２と抵抗Ｒ７１の接続点である節点Ｃには、逆流防止用のダイオードＤｉ７２を介して第１電源Ｅ４１の高圧側の端子が接続されている。したがって、節点Ｃには、節点Ａの電圧に電圧Ｖｐを重畳した電圧が印加されている。
　抵抗Ｒ７１には第２電源Ｅ６１の高圧側の端子が接続され、抵抗Ｒ７３には第２電源Ｅ６１の低圧側の端子が接続されている。したがって、節点Ｃの電圧は、第２電源Ｅ６１の出力電圧である電圧Ｖａを、抵抗Ｒ７１と、抵抗Ｒ７２および抵抗Ｒ７３とで抵抗分圧した電圧となる。本実施の形態では、節点Ｃの電圧が、第１電源Ｅ４１の出力電圧である電圧Ｖｐにほぼ等しくなるように、抵抗Ｒ７１、抵抗Ｒ７２、抵抗Ｒ７３の各抵抗値を設定する。
　また、抵抗Ｒ７２の節点Ｃには第１電源Ｅ４１の高圧側の端子が接続され、抵抗Ｒ７３には第１電源Ｅ４１の低圧側の端子が接続されている。したがって、節点Ｄの電圧は、第１電源Ｅ４１の出力電圧である電圧Ｖｐを、抵抗Ｒ７２と抵抗Ｒ７３とによって抵抗分圧した電圧となる。
　比較回路８０は、ツェナダイオードＤｉ８１、トランジスタＱ８１、フォトカプラＰＣ８５、および抵抗Ｒ８６を有する。
　ツェナダイオードＤｉ８１のアノードはトランジスタＱ８１のベースに接続され、カソードは節点Ｄに接続されている。トランジスタＱ８１のエミッタは節点Ａに接続され、トランジスタＱ８１のコレクタはフォトカプラＰＣ８５の発光ダイオードＤｉ８５に接続されている。
　節点Ｄの電圧が上昇してツェナダイオードＤｉ８１のツェナ電圧を超えると、節点ＤからツェナダイオードＤｉ８１を介してトランジスタＱ８１のベースに電流が流れトランジスタＱ８１はターンオン状態となる。これにより、トランジスタＱ８１はコレクタからエミッタに電流が流れ、発光ダイオードＤｉ８５にも電流が流れて、発光ダイオードＤｉ８５が発光する。発光ダイオードＤｉ８５が発光すると、フォトトランジスタＱ８５に電流が流れ、その電流と抵抗Ｒ８６とによって発生する電圧（ハイレベル）が過電圧検出信号ＳＯＳとして、比較回路８０から出力される。
　以下、トランジスタＱ８１がターンオン状態となる節点Ｄの電圧を「閾値電圧」と記す。
　節点Ｄの電圧が「閾値電圧」未満であり、節点Ｄの電圧がツェナダイオードＤｉ８１のツェナ電圧を超えなければ、トランジスタＱ８１はターンオン状態にはならず、フォトトランジスタＱ８５に電流は流れないので、比較回路８０から出力される電圧は電圧０（Ｖ）（ローレベル）である。
　本実施の形態では、第１電源Ｅ４１から出力される電圧Ｖｐおよび第２電源Ｅ６１から出力される電圧Ｖａがともに正規の電圧であれば、節点Ｄの電圧がツェナダイオードＤｉ８１のツェナ電圧を超えず、トランジスタＱ８１がターンオン状態にならないように、抵抗Ｒ７１、抵抗Ｒ７２、抵抗Ｒ７３の各抵抗値を設定する。したがって、第１電源Ｅ４１の出力電圧および第２電源Ｅ６１の出力電圧がともに正規の電圧であれば、節点Ｄの電圧は「閾値電圧」未満であり、比較回路８０から出力される過電圧検出信号ＳＯＳは電圧０（Ｖ）（ローレベル）である。
　例えば、第２電源Ｅ６１の出力電圧が正規の電圧よりも上昇すると、逆流防止用のダイオードＤｉ７２の働きにより第１電源Ｅ４１への電流の逆流は防止されるので、節点Ｄの電圧は上昇する。そして、節点Ｄの電圧が「閾値電圧」を超えると、トランジスタＱ８１はターンオン状態となり、比較回路８０から出力される過電圧検出信号ＳＯＳはハイレベルとなる。
　あるいは、第１電源Ｅ４１の出力電圧が正規の電圧よりも上昇すると、逆流防止用のダイオードＤｉ７１の働きにより第２電源Ｅ６１への電流の逆流は防止されるので、節点Ｄの電圧は上昇する。そして、節点Ｄの電圧が「閾値電圧」を超えると、トランジスタＱ８１はターンオン状態となり、比較回路８０から出力される過電圧検出信号ＳＯＳはハイレベルとなる。
　このように、第１電源Ｅ４１、または第２電源Ｅ６１のいずれかの出力電圧が正規の電圧よりも高くなると、節点Ｄの電圧は上昇する。そして節点Ｄの電圧が、ツェナダイオードＤｉ８１とトランジスタＱ８１によって決定される所定の「閾値電圧」よりも上昇すると、トランジスタＱ８１はターンオン状態となる。したがって、フォトカプラＰＣ８５の発光ダイオードＤｉ８５が発光してフォトトランジスタＱ８５が導通し、過電圧検出信号ＳＯＳがハイレベルとなる。
　上述したように、本実施の形態において、走査電極駆動回路３３は、第１電源Ｅ４１または第２電源Ｅ６１の出力電圧が過電圧となったときに、その過電圧を検出する過電圧検出回路を備えている。この過電圧検出回路は、節点Ｃに第１電源Ｅ４１の電圧Ｖｐと等しい電圧が発生するように、第２電源Ｅ６１の出力電圧Ｖａを、抵抗Ｒ７１、抵抗Ｒ７２、および抵抗Ｒ７３によって抵抗分圧する。そして、第１電源Ｅ４１の電圧Ｖｐを、ダイオードＤｉ７２を介して節点Ｃに接続する。そして、節点Ｃの電圧を抵抗分圧した節点Ｄの電圧を、所定の「閾値電圧」と比較する。
　これにより、走査電極駆動回路３３は、第１電源Ｅ４１または第２電源Ｅ６１の出力電圧が過電圧となったときに、その過電圧を、１つの過電圧検出回路によって検出することができる。
　なお、本実施の形態においては、第２電源Ｅ６１の出力電圧（電圧Ｖａ）が第１電源Ｅ４１の出力電圧（電圧Ｖｐ）よりも高いために、図６に示したように抵抗分割回路を構成した。しかし、第１電源Ｅ４１の出力電圧が第２電源Ｅ６１の出力電圧よりも高いときには、第１電源Ｅ４１の出力端子の接続点と第２電源Ｅ６１の出力端子との接続点とを、図６に示した構成とは入れ替えた構成にすればよい。そして、節点Ｃの電圧が第２電源Ｅ６１の出力電圧と等しい電圧になるように、抵抗分割回路を構成する抵抗Ｒ７１、抵抗Ｒ７２、抵抗Ｒ７３の各抵抗値を設定すればよい。
　また、本実施の形態においては、節点Ｃの電圧を抵抗分圧した節点Ｄの電圧を所定の「閾値電圧」と比較することで、第１電源Ｅ４１の出力電圧または第２電源Ｅ６１の出力電圧の過電圧を検出するように、過電圧検出回路を構成した。しかし、本発明は何らこの構成に限定されるものではない。例えば、節点Ｄを設けず、節点Ｃの電圧が過電圧となったときにその過電圧を検出できるように設定された「閾値電圧」と、節点Ｃの電圧とを比較するように、過電圧検出回路を構成してもよい。
　すなわち、本実施の形態における走査電極駆動回路３３は、以下の構成の過電圧検出回路を備えればよい。過電圧検出回路は、第１電源Ｅ４１および第２電源Ｅ６１のうち出力電圧が高い方の電源の出力電圧を抵抗分圧し、出力電圧が低い方の電源の電圧に等しい電圧を発生する抵抗分割回路と、比較回路とを有する。抵抗分割回路においては、出力電圧が低い方の電源の電圧に等しい電圧が発生した節点Ｃに、出力電圧が低い方の電源の出力端子を、逆流防止用のダイオードを介して接続する。そして、比較回路において、節点Ｃの電圧、または節点Ｃの電圧を抵抗分圧した節点Ｄの電圧を、所定の「閾値電圧」と比較する。そして、第１電源Ｅ４１の出力電圧または第２電源Ｅ６１の出力電圧が過電圧となったときに、過電圧検出信号ＳＯＳがハイレベルとなるように、比較回路を構成する。こうして、第１電源Ｅ４１または第２電源Ｅ６１の過電圧を検出する。本実施の形態では、このようにして、第１電源Ｅ４１および第２電源Ｅ６１の過電圧を、１つの過電圧検出回路によって検出することができる。
　なお、プラズマディスプレイ装置３０では、走査電極駆動回路３３における基準電位は節点Ａの電位であり、過電圧検出信号ＳＯＳの受け手となる回路の基準電位は接地電位（電圧０（Ｖ））である。このように、走査電極駆動回路３３と、過電圧検出信号ＳＯＳの受け手となる回路とでは基準電位が異なる。そのため、本実施の形態においては、比較回路８０にフォトカプラＰＣ８５を用い、基準電位が異なる２つの回路をフォトカプラＰＣ８５を介して接続している。
　なお、本発明は１フィールドを構成するサブフィールドの数、強制初期化サブフィールドとするサブフィールド、各サブフィールドが有する輝度重み等が上述した数値に限定されるものではない。また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　なお、図５に示した駆動電圧波形は本発明の実施の形態における一例を示したものに過ぎず、本発明は何らこの駆動電圧波形に限定されるものではない。
　また、図３、図４、図６に示した回路構成も本発明の実施の形態における一例を示したものに過ぎず、本発明は何らこれらの回路構成に限定されるものではない。
　なお、本発明の実施の形態において示した具体的な数値は、画面サイズが５０インチ、表示電極対１４の数が１０２４のパネル１０の特性にもとづき設定したものであって、単に実施の形態における一例を示したものに過ぎない。本発明はこれらの数値に何ら限定されるものではなく、各数値はパネルの仕様やパネルの特性、およびプラズマディスプレイ装置の仕様等にあわせて最適に設定することが望ましい。また、これらの各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。また、１フィールドを構成するサブフィールドの数や各サブフィールドの輝度重み等も本発明における実施の形態に示した値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　本発明は、走査電極駆動回路を構成する部品の数を抑制し、簡素な構成の走査電極駆動回路を実現することが可能であるので、プラズマディスプレイ装置として有用である。
　１０　　パネル
　１１　　前面基板
　１２　　走査電極
　１３　　維持電極
　１４　　表示電極対
　１５，２３　　誘電体層
　１６　　保護層
　２１　　背面基板
　２２　　データ電極
　２４　　隔壁
　２５，２５Ｒ，２５Ｇ，２５Ｂ　　蛍光体層
　３０　　プラズマディスプレイ装置
　３１　　画像信号処理回路
　３２　　データ電極駆動回路
　３３　　走査電極駆動回路
　３４　　維持電極駆動回路
　３５　　タイミング発生回路
　４０　　走査パルス発生回路
　５０　　維持パルス発生回路
　５３　　電力回収部
　５５　　上り波形発生回路
　６０　　下り波形発生回路
　７０　　抵抗分割回路
　８０　　比較回路
　Ｃ５５，Ｃ６２　　コンデンサ
　Ｒ５５，Ｒ６２，Ｒ７１，Ｒ７２，Ｒ７３，Ｒ８６　　抵抗
　Ｄｉ７１，Ｄｉ７２　　ダイオード
　Ｄｉ８１　　ツェナダイオード
　Ｄｉ８５　　発光ダイオード
　Ｑ８５　　フォトトランジスタ
　ＰＣ８５　　フォトカプラ
　Ｑ５１，Ｑ５２，Ｑ５５，Ｑ５９，Ｑ６２，Ｑ６３，Ｑ８１，ＱＨ１～ＱＨｎ，ＱＬ１～ＱＬｎ　　トランジスタ
　Ｅ４１　　第１電源
　Ｅ６１　　第２電源
　ＳＯＳ　　過電圧検出信号
　Ａ，Ｂ，Ｃ，Ｄ　　節点

Claims (2)

  1. 走査電極を有する放電セルを複数備えたプラズマディスプレイパネルと、
    前記走査電極に駆動電圧波形を印加する走査電極駆動回路とを備え、
    初期化期間、書込み期間、および維持期間を有するサブフィールドを複数用いて１フィールドを構成して前記プラズマディスプレイパネルに画像を表示するプラズマディスプレイ装置であって、
    前記走査電極駆動回路は、
    前記初期化期間に前記走査電極に印加する下り傾斜波形電圧を発生する下り波形発生回路と、
    前記書込み期間に前記走査電極に印加する走査パルスを発生する走査パルス発生回路とを備え、
    前記走査パルス発生回路は、
    前記走査パルス発生回路の基準電位に重畳する正の電圧を発生する第１電源と、
    前記第１電源の高圧側の電圧を複数の前記走査電極のそれぞれに出力する複数の高圧側トランジスタと、
    前記第１電源の低圧側の電圧を複数の前記走査電極のそれぞれに出力する複数の低圧側トランジスタとを有し、
    前記下り波形発生回路は、
    前記基準電位に重畳する正の電圧を発生する第２電源と、
    一方の端子が前記第２電源の高圧側に接続され、他方の端子が接地電位に接続されたミラー積分回路とを有し、負の電圧まで降下する下り傾斜波形電圧を発生する
    ことを特徴とするプラズマディスプレイ装置。
  2. 前記走査電極駆動回路は、抵抗分割回路と比較回路とを有し、
    前記抵抗分割回路は、前記第１電源および前記第２電源のうち出力電圧が高い方の電源の出力電圧を抵抗分圧して出力電圧が低い方の電源の電圧に等しい電圧を発生し、前記出力電圧が低い方の電源の電圧に等しい電圧が発生した節点に、前記出力電圧が低い方の電源の出力端子を、逆流防止用のダイオードを介して接続し、
    前記比較回路においては、前記節点の電圧、または前記節点の電圧を抵抗分圧した電圧を所定の閾値電圧と比較し、前記第１電源または前記第２電源の過電圧を検出する
    ことを特徴とする請求項１に記載のプラズマディスプレイ装置。
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