WO2012081231A1 - プラズマディスプレイ装置 - Google Patents

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WO2012081231A1
WO2012081231A1 PCT/JP2011/006944 JP2011006944W WO2012081231A1 WO 2012081231 A1 WO2012081231 A1 WO 2012081231A1 JP 2011006944 W JP2011006944 W JP 2011006944W WO 2012081231 A1 WO2012081231 A1 WO 2012081231A1
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WO
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voltage
transistor
scan electrode
electrode
sustain
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PCT/JP2011/006944
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豊 中野
裕則 金野
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パナソニック株式会社
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    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to a plasma display device using an AC surface discharge type plasma display panel.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front substrate and a rear substrate that are arranged to face each other.
  • a plurality of pairs of display electrodes composed of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other.
  • a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back substrate has a plurality of parallel data electrodes formed on the glass substrate on the back side, a dielectric layer is formed so as to cover the data electrodes, and a plurality of barrier ribs are formed thereon in parallel with the data electrodes. ing. And the fluorescent substance layer is formed in the surface of a dielectric material layer, and the side surface of a partition.
  • the front substrate and the rear substrate are arranged opposite to each other and sealed so that the display electrode pair and the data electrode are three-dimensionally crossed.
  • a discharge gas containing xenon at a partial pressure ratio of 5% is sealed, and a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.
  • ultraviolet rays are generated by gas discharge in each discharge cell, and the phosphors of each color of red (R), green (G) and blue (B) are excited and emitted by the ultraviolet rays. Display an image.
  • the subfield method is generally used as a method for driving the panel.
  • one field is divided into a plurality of subfields, and gradation display is performed by causing each discharge cell to emit light or not emit light in each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initialization waveform is applied to each scan electrode, and an initialization operation is performed to generate an initialization discharge in each discharge cell.
  • wall charges necessary for the subsequent address operation are formed, and priming particles (excited particles for generating the discharge) for generating the address discharge stably are generated.
  • the initialization operation includes a forced initialization operation and a selective initialization operation.
  • initializing discharge is forcibly generated in the discharge cells regardless of the operation of the immediately preceding subfield.
  • selective initializing operation initializing discharge is selectively generated only in the discharge cells that have generated address discharge in the address period of the immediately preceding subfield.
  • the scan pulse is sequentially applied to the scan electrodes, and the address pulse is selectively applied to the data electrodes based on the image signal to be displayed.
  • an address discharge is generated between the scan electrode and the data electrode of the discharge cell to emit light, and a wall charge is formed in the discharge cell (hereinafter, these operations are also collectively referred to as “address”). ).
  • the number of sustain pulses based on the luminance weight determined for each subfield is alternately applied to the display electrode pairs composed of the scan electrodes and the sustain electrodes.
  • a sustain discharge is generated in the discharge cell that has generated the address discharge, and the phosphor layer of the discharge cell emits light (hereinafter referred to as “lighting” that the discharge cell emits light by the sustain discharge, and “non-emitting”). Also written as “lit”.)
  • each discharge cell is made to emit light with the luminance according to the luminance weight.
  • each discharge cell of the panel is caused to emit light with a luminance corresponding to the gradation value of the image signal, and an image is displayed in the image display area of the panel.
  • a Miller integration circuit is mainly used (see, for example, Patent Document 1).
  • Miller integration circuits use semiconductor elements in the active region. Therefore, in a Miller integration circuit with high power consumption, the characteristics are completely different from each other in order to reduce the power consumption of individual semiconductor elements by connecting the semiconductor elements in parallel and distributing the power consumption to a plurality of semiconductor elements. It is necessary to use matched semiconductor elements. Therefore, in the Miller integrating circuit with high power consumption, the semiconductor elements that can be used for the configuration of the Miller integrating circuit are limited.
  • the Miller integration circuit with large power consumption generates a large amount of heat. Therefore, a large heat radiating plate is required to radiate the heat generated in the Miller integrating circuit. Thus, the Miller integration circuit with high power consumption is difficult to design for heat dissipation.
  • Patent Document 2 A method for solving these problems has been proposed (see, for example, Patent Document 2).
  • this method for example, two Miller integrating circuits for applying a low voltage are provided, and these are switched and operated. By doing so, a ramp waveform voltage having a large amplitude can be generated.
  • the present invention is a plasma display device including a panel including a plurality of discharge cells having scan electrodes, and a scan electrode driving circuit for applying a ramp waveform voltage to the scan electrodes.
  • the scan electrode driving circuit includes a ramp waveform generation unit having a plurality of transistors and a constant current source, and having a capacitor between the output terminal of the constant current source and a power source that generates the maximum voltage of the ramp waveform voltage.
  • the ramp waveform generator unit connects a plurality of transistors so that respective current paths are in series, and applies a predetermined voltage that is lower than the maximum voltage of the ramp waveform voltage and higher than the minimum voltage of the ramp waveform voltage. It is applied to the electrical connection point of the transistor through a diode for preventing backflow.
  • One of the plurality of transistors is connected to the control terminal of the output terminal of the constant current source, and a voltage higher than the voltage of the output terminal of the constant current source is applied to the control terminals of the other transistors.
  • the plasma display device it is possible to generate a smooth ramp waveform voltage while suppressing power consumption.
  • the ramp waveform generation unit includes a first transistor and a second transistor as a plurality of transistors.
  • the first transistor and the second transistor are connected so that their current paths are in series, and a backflow prevention diode is provided at an electrical connection point between the first transistor and the second transistor.
  • a predetermined voltage is applied via.
  • the output terminal of the constant current source is connected to the control terminal of the first transistor, and a voltage obtained by superimposing a positive voltage on the voltage of the control terminal of the first transistor is applied to the control terminal of the second transistor. .
  • the scan electrode driving circuit includes a sustain pulse generating unit having a power recovery capacitor. Then, a predetermined voltage is supplied from the power recovery capacitor.
  • FIG. 1 is an exploded perspective view showing a structure of a panel used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 3 is a diagram schematically showing drive voltage waveforms applied to the respective electrodes of the panel used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 4 is a diagram schematically showing an example of a circuit block constituting the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 5 is a circuit diagram schematically showing a configuration example of the scan electrode driving circuit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing a structure of a panel used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 2 is an electrode array diagram of the panel used in the plasma display
  • FIG. 6 is a circuit diagram schematically showing a configuration of the upstream waveform generation unit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 7 is a waveform diagram for explaining the operation of the upstream waveform generation unit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 8 is a diagram schematically showing voltage and current in each element of the upward waveform generation unit of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 9 is a circuit diagram schematically showing a configuration of the upstream waveform generation unit of the plasma display device in accordance with the second exemplary embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • a plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front substrate 21.
  • a dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25.
  • This protective layer 26 has been used as a panel material in order to lower the discharge starting voltage in the discharge cell.
  • the secondary layer 26 has a large secondary electron emission coefficient and is durable. It is made of a material mainly composed of magnesium oxide (MgO).
  • the protective layer 26 may be composed of a single layer or may be composed of a plurality of layers. Moreover, the structure which particle
  • a plurality of data electrodes 32 are formed on the rear substrate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon.
  • a phosphor layer 35R that emits red (R)
  • a phosphor layer 35G that emits green (G)
  • a phosphor layer 35B that emits blue (B).
  • the phosphor layer 35R, the phosphor layer 35G, and the phosphor layer 35B are collectively referred to as a phosphor layer 35.
  • the front substrate 21 and the rear substrate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect each other with a minute space therebetween, and a discharge space is provided in the gap between the front substrate 21 and the rear substrate 31.
  • the outer peripheral part is sealed with sealing materials, such as glass frit.
  • sealing materials such as glass frit.
  • a mixed gas of neon and xenon is sealed in the discharge space as a discharge gas.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32.
  • discharge is generated in these discharge cells, and the phosphor layer 35 of the discharge cells emits light (lights the discharge cells), thereby displaying a color image on the panel 10.
  • one pixel is constituted by three consecutive discharge cells arranged in the direction in which the display electrode pair 24 extends.
  • the three discharge cells are a discharge cell having a phosphor layer 35R and emitting red (R) (red discharge cell), and a discharge cell having a phosphor layer 35G and emitting green (G) (green). And a discharge cell having a phosphor layer 35B and emitting blue (B) light (blue discharge cell).
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • FIG. 2 is an electrode array diagram of panel 10 used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • the panel 10 includes n scan electrodes SC1 to SCn (scan electrode 22 in FIG. 1) extended in the horizontal direction (row direction and line direction) and n sustain electrodes SU1 to SUn (FIG. 1). Are arranged, and m data electrodes D1 to Dm (data electrode 32 in FIG. 1) extending in the vertical direction (column direction) are arranged.
  • scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn are provided in parallel to each other. Therefore, a large interelectrode capacitance exists between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn. There is also an interelectrode capacitance between scan electrode SC1 through scan electrode SCn and data electrode D1 through data electrode Dm. Therefore, assuming that the interelectrode capacitance generated in scan electrode SC1 through scan electrode SCn is capacitance Cp, scan electrode SC1 through scan electrode SCn has a large equivalent capacity Cp when viewed from the scan electrode drive circuit. Capacitive load.
  • the plasma display device in the present embodiment drives the panel 10 by the subfield method.
  • the subfield method one field of an image signal is divided into a plurality of subfields on the time axis, and a luminance weight is set for each subfield. Therefore, each field has a plurality of subfields having different luminance weights.
  • Each subfield has an initialization period, an address period, and a sustain period. Based on the image signal, light emission / non-light emission of each discharge cell is controlled for each subfield. That is, a plurality of gradations based on the image signal are displayed on the panel 10 by combining the light-emitting subfield and the non-light-emitting subfield based on the image signal.
  • an initializing operation is performed in which initializing discharge is generated in the discharge cells and wall charges necessary for the address discharge in the subsequent address period are formed on each electrode.
  • Initialization operation includes “forced initialization operation” that forcibly generates an initializing discharge in all discharge cells regardless of the operation of the immediately preceding subfield and an addressing discharge that occurs in the addressing period of the immediately preceding subfield.
  • a rising ramp waveform voltage and a falling ramp waveform voltage are applied to the scan electrode 22 to generate an initializing discharge in the discharge cell.
  • the forced initializing operation is performed in all discharge cells in the initializing period of one subfield, and all the discharge cells are selected in the initializing period of the other subfield. Perform initialization.
  • force initialization period the initialization period in which the forced initialization operation is performed
  • subfield having the forced initialization period is referred to as “forced initialization subfield”.
  • An initialization period for performing the selective initialization operation is referred to as a “selective initialization period”
  • a subfield having the selective initialization period is referred to as a “selective initialization subfield”.
  • a scan pulse is applied to the scan electrode 22 and an address pulse is selectively applied to the data electrode 32 to selectively generate an address discharge in the discharge cells to emit light. Then, an address operation is performed to form wall charges in the discharge cells for generating a sustain discharge in the subsequent sustain period.
  • the sustain pulses of the number obtained by multiplying the luminance weight set in each subfield by a predetermined proportional constant are alternately applied to the scan electrode 22 and the sustain electrode 23, and the address discharge was generated in the immediately preceding address period.
  • a sustain discharge is generated in the discharge cell, and a sustain operation for emitting light from the discharge cell is performed.
  • This proportionality constant is a luminance multiple.
  • the luminance weight represents a ratio of the luminance magnitudes displayed in each subfield, and the number of sustain pulses corresponding to the luminance weight is generated in the sustain period in each subfield. Therefore, for example, the subfield with the luminance weight “8” emits light with a luminance about eight times that of the subfield with the luminance weight “1”, and emits light with about four times the luminance of the subfield with the luminance weight “2”.
  • one field is composed of 10 subfields from subfield SF1 to subfield SF10, and each subfield from subfield SF1 to subfield SF10 has (1, 2, 3, An example in which the luminance weights 6, 11, 18, 30, 44, 60, 80) are set will be described. Then, the subfield SF1 is set as a forced initialization subfield, and the subfields SF2 to SF10 are set as selective initialization subfields.
  • each subfield is selectively emitted to emit each discharge cell with various gradation values, An image can be displayed on the panel 10.
  • the number of subfields constituting one field, the frequency of forced initialization operation, the luminance weight of each subfield, and the like are not limited to the above-described numerical values. Moreover, the structure which switches a subfield structure based on an image signal etc. may be sufficient.
  • FIG. 3 schematically shows drive voltage waveforms applied to each electrode of panel 10 used in the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 3 shows scan electrode SC1 that performs the address operation first in the address period, scan electrode SCn that performs the address operation last in the address period (for example, scan electrode SC1080), sustain electrode SU1 to sustain electrode SUn, and data electrode D1.
  • FIG. 4 shows driving voltage waveforms applied to each of the data electrodes Dm.
  • Scan electrode SCi, sustain electrode SUi, and data electrode Dk in the following represent electrodes selected based on image data (data indicating light emission / non-light emission for each subfield) from among the electrodes.
  • FIG. 3 shows a subfield SF1 that is a forced initialization subfield, and a subfield SF2 and a subfield SF3 that are selective initialization subfields.
  • the subfield SF1 and the subfields SF2 to SF10 have different drive voltage waveform shapes applied to the scan electrodes 22 during the initialization period.
  • each subfield except subfield SF1 is a selective initialization subfield, and substantially the same drive voltage waveform in each period except the number of sustain pulses. Is generated.
  • the voltage 0 (V) is applied to the data electrode D1 to the data electrode Dm and the sustain electrode SU1 to the sustain electrode SUn.
  • a voltage Vi1 is applied to scan electrode SC1 through scan electrode SCn after voltage 0 (V) is applied, and a ramp waveform voltage (hereinafter referred to as an “upward ramp waveform voltage”) gradually rising from voltage Vi1 to voltage Vi2. Applied).
  • voltage Vi1 is set to a voltage lower than the discharge start voltage for sustain electrode SU1 to sustain electrode SUn
  • voltage Vi2 is set to a voltage exceeding the discharge start voltage for sustain electrode SU1 to sustain electrode SUn.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.
  • the positive voltage Ve is applied to the sustain electrodes SU1 to SUn, and the voltage 0 (V) is applied to the data electrodes D1 to Dm.
  • a scan waveform SC1 to scan electrode SCn are applied with a ramp waveform voltage (hereinafter referred to as “down ramp waveform voltage”) that gently falls from voltage Vi3 toward negative voltage Vi4.
  • Voltage Vi3 is set to a voltage lower than the discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn
  • voltage Vi4 is set to a voltage exceeding the discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn.
  • the above voltage waveform is a forced initializing waveform that generates an initializing discharge in the discharge cell regardless of the operation of the immediately preceding subfield.
  • the operation for applying the forced initialization waveform to the scan electrode 22 is the forced initialization operation.
  • the forced initialization operation in the initialization period Ti1 of the forced initialization subfield ends.
  • initializing discharge is forcibly generated in all the discharge cells in the image display area of the panel 10.
  • voltage Ve is applied to sustain electrode SU1 through sustain electrode SUn
  • voltage 0 (V) is applied to data electrode D1 through data electrode Dm
  • scan electrode SC1 through scan electrode SCn are applied. Applies a voltage Vc.
  • a negative scan pulse having a negative voltage Va is applied to the first (first row) scan electrode SC1 in terms of arrangement.
  • a positive address pulse of a positive voltage Vd is applied to the data electrode Dk of the discharge cell that should emit light in the first row of the data electrodes D1 to Dm.
  • sustain electrode SU1 since voltage Ve is applied to sustain electrode SU1 through sustain electrode SUn, sustain electrode SU1 in a region intersecting data electrode Dk is induced by a discharge generated between data electrode Dk and scan electrode SC1. Discharge also occurs between scan electrode SC1 and scan electrode SC1. Thus, address discharge is generated in the discharge cells (discharge cells to emit light) to which the scan pulse voltage Va and the address pulse voltage Vd are simultaneously applied.
  • a positive wall voltage is accumulated on the scan electrode SC1
  • a negative wall voltage is accumulated on the sustain electrode SU1
  • a negative wall voltage is also accumulated on the data electrode Dk.
  • the address operation in the discharge cells in the first row is completed.
  • the discharge cell having the data electrode Dh to which the address pulse is not applied the data electrode Dh is the data electrode D1 to the data electrode Dm excluding the data electrode Dk
  • the intersection of the data electrode Dh and the scan electrode SC1 Since the voltage of the portion does not exceed the discharge start voltage, the address discharge does not occur, and the wall voltage after the end of the initialization period Ti1 is maintained.
  • a scan pulse of the voltage Va is applied to the second (second row) scan electrode SC2 from the top, and the voltage Vd is applied to the data electrode Dk corresponding to the discharge cell to emit light in the second row. Apply the write pulse.
  • address discharge occurs in the discharge cells in the second row to which the scan pulse and address pulse are simultaneously applied.
  • the address operation in the discharge cells in the second row is performed.
  • voltage Ve applied to sustain electrode SU1 through sustain electrode SUn in the second half of initialization period Ti1 and voltage Ve applied to sustain electrode SU1 through sustain electrode SUn in address period Tw1 may have different voltage values. .
  • the voltage 0 (V) is applied to the sustain electrodes SU1 to SUn. Then, sustain pulse of positive voltage Vs is applied to scan electrode SC1 through scan electrode SCn.
  • the voltage difference between the scan electrode SCi and the sustain electrode SUi exceeds the discharge start voltage, and is maintained between the scan electrode SCi and the sustain electrode SUi. Discharge occurs.
  • the phosphor layer 35 of the discharge cell in which the sustain discharge has occurred emits light by the ultraviolet rays generated by the sustain discharge.
  • a negative wall voltage is accumulated on scan electrode SCi
  • a positive wall voltage is accumulated on sustain electrode SUi.
  • a positive wall voltage is also accumulated on the data electrode Dk.
  • the sustain discharge does not occur in the discharge cells in which the address discharge has not occurred in the address period Tw1.
  • sustain pulses of the number obtained by multiplying the luminance weight by a predetermined luminance multiple are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • the discharge cells that have generated an address discharge in the address period generate a number of sustain discharges corresponding to the luminance weight, and emit light at a luminance corresponding to the luminance weight.
  • the sustain pulse is applied twice to each of the scan electrode 22 and the sustain electrode 23 in the sustain period of the subfield having the luminance weight “1”. Therefore, the number of sustain pulses generated in the sustain period is 4.
  • scan electrode SC1 to scan are performed while voltage 0 (V) is applied to sustain electrode SU1 to sustain electrode SUn and data electrode D1 to data electrode Dm.
  • An upward ramp waveform voltage that gradually increases from voltage 0 (V) to voltage Vs is applied to electrode SCn.
  • the charged particles generated by this weak discharge are accumulated as wall charges on the sustain electrode SUi and the scan electrode SCi so as to reduce the voltage difference between the sustain electrode SUi and the scan electrode SCi.
  • the wall voltage on scan electrode SCi and the wall voltage on sustain electrode SUi are weakened while the positive wall voltage on data electrode Dk remains.
  • unnecessary wall charges in the discharge cell are erased.
  • the voltage 0 (V) is applied to the data electrodes D1 to Dm, and the positive voltage Ve is applied to the sustain electrodes SU1 to SUn.
  • Scan electrode SC1 to scan electrode SCn decrease from a voltage lower than the discharge start voltage (for example, voltage 0 (V)) toward negative voltage Vi4 at the same gradient as the downward ramp waveform voltage generated in initialization period Ti1. Apply a downward ramp waveform voltage.
  • the voltage Vi4 is set to a voltage exceeding the discharge start voltage.
  • the negative wall voltage on scan electrode SCi and the positive wall voltage on sustain electrode SUi are weakened.
  • an excessive portion of the positive wall voltage on the data electrode Dk is discharged.
  • the wall voltage in the discharge cell is adjusted to a wall voltage suitable for the address operation in the address period Tw2.
  • the voltage waveform described above is a selective initialization waveform in which an initializing discharge is selectively generated in a discharge cell that has performed an address operation in the address period (here, address period Tw1) of the immediately preceding subfield.
  • the operation of applying the selective initialization waveform to the scan electrode 22 is the selective initialization operation.
  • the same drive voltage waveform as that in the address period Tw1 of the subfield SF1 is applied to each electrode.
  • the number of sustain pulses corresponding to the luminance weight is alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • the gradient of the rising ramp waveform voltage generated in the initialization period Ti1 is about 1.3 V / ⁇ sec
  • each voltage value, gradient, and the like are preferably set optimally based on the discharge characteristics of the panel and the specifications of the plasma display device.
  • subfield SF1 is a forced initialization subfield for performing a forced initialization operation
  • other subfields are a selective initialization subfield for performing a selective initialization operation.
  • the present invention is not limited to this configuration.
  • the subfield SF1 may be a selective initialization subfield, or a plurality of subfields may be a forced initialization subfield.
  • FIG. 4 is a diagram schematically showing an example of a circuit block constituting the plasma display device 40 according to Embodiment 1 of the present invention.
  • the plasma display device 40 includes a panel 10 and a drive circuit that drives the panel 10.
  • the drive circuit includes an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and a power supply circuit (not shown) that supplies necessary power to each circuit block. It has.
  • the image signals input to the image signal processing circuit 41 are a red image signal, a green image signal, and a blue image signal.
  • the image signal processing circuit 41 sets each red, green, and blue tone value (a tone value expressed by one field) to each discharge cell based on the red image signal, the green image signal, and the blue image signal.
  • an input image signal includes a luminance signal (Y signal) and a saturation signal (C signal, or RY signal and BY signal, or u signal and v signal, etc.).
  • a red image signal, a green image signal, and a blue image signal are calculated based on the luminance signal and the saturation signal, and then, each gradation value of red, green, and blue is set in each discharge cell.
  • the red, green, and blue gradation values set in each discharge cell are associated with image data indicating lighting / non-lighting for each subfield (light emission / non-light emission corresponds to digital signals “1” and “0”). Data). That is, the image signal processing circuit 41 converts the red image signal, the green image signal, and the blue image signal into red image data, green image data, and blue image data and outputs the converted image data.
  • the timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal.
  • the generated timing signal is supplied to each circuit block (data electrode drive circuit 42, scan electrode drive circuit 43, sustain electrode drive circuit 44, image signal processing circuit 41, etc.).
  • Scan electrode drive circuit 43 includes a ramp waveform generation unit, a sustain pulse generation unit, and a scan pulse generation unit (not shown in FIG. 4), and generates a drive voltage waveform based on a timing signal supplied from timing generation circuit 45. Then, the voltage is applied to each of scan electrode SC1 to scan electrode SCn.
  • Sustain electrode drive circuit 44 includes a sustain pulse generation unit and a circuit (not shown in FIG. 4) for generating voltage Ve, and generates and maintains a drive voltage waveform based on a timing signal supplied from timing generation circuit 45.
  • the voltage is applied to each of electrode SU1 through sustain electrode SUn.
  • FIG. 5 is a circuit diagram schematically showing a configuration example of the scan electrode driving circuit 43 of the plasma display device 40 according to the first embodiment of the present invention.
  • Scan electrode driving circuit 43 includes a sustain pulse generator 70 that generates a sustain pulse, a ramp waveform generator 60 that generates a ramp waveform voltage, and a scan pulse generator 50 that generates a scan pulse.
  • the output terminals of scan pulse generator 50 are connected to scan electrode SC1 through scan electrode SCn of panel 10, respectively.
  • the electrical connection point between the ramp waveform generator 60 and the scan pulse generator 50 is referred to as “node P0”. Further, in the following description, the operation for turning on the switching element is expressed as “on”, the operation for cutting off is expressed as “off”, the signal for turning on the switching element is expressed as “H”, and the signal for turning off is expressed as “L”. In FIG. 5, details of the signal path of the timing signal (timing signal supplied from the timing generation circuit 45) input to each circuit are omitted.
  • Scan pulse generating unit 50 includes switching element Q51H1 to switching element Q51Hn and switching element Q51L1 to switching element Q51Ln for applying a scan pulse to each of n scan electrodes SC1 to SCn, power supply E51, switching element Q52.
  • the power supply E51 generates a positive voltage Vq and superimposes the voltage Vq on the potential of the node P0 of the scan pulse generator 50.
  • the other terminals of the switching elements Q51H1 to Q51Hn are connected to the high voltage side of the power supply E51, and a voltage obtained by superimposing the voltage Vq on the potential of the node P0 is input.
  • the other terminals of the switching elements Q51L1 to Q51Ln are connected to the low voltage side of the power source E51, and the potential of the node P0 is input.
  • the switching element Q51Hi is turned on and the switching element Q51Li is turned off, so that the voltage on the high voltage side of the power supply E51 (the voltage obtained by superimposing the voltage Vq on the potential of the node P0) is applied to the scan electrode SCi. Further, the switching element Q51Li is turned on and the switching element Q51Hi is turned off, so that the voltage on the low voltage side of the power supply E51 (the potential at the node P0) is applied to the scan electrode SCi.
  • switching elements Q51H1 to Q51Hn and the switching elements Q51L1 to Q51Ln are integrated into a plurality of outputs and integrated into an IC.
  • This IC is a scanning IC.
  • Switching element Q52 connects node P0 to negative voltage Va.
  • the scan pulse generator 50 turns on the switching element Q52 to make the potential of the contact P0 equal to the negative voltage Va, so that the switching elements Q51L1 to Q51Ln A negative voltage Va is applied to the other terminal, and a voltage Vc that is the voltage Va + voltage Vq is applied to the other terminals of the switching elements Q51H1 to Q51Hn.
  • the switching element Q51Hi is turned off and the switching element Q51Li is turned on, so that the scan electrode SCi has a negative polarity via the switching element Q51Li.
  • a scan pulse voltage Va is applied.
  • a scan pulse is sequentially applied to each of SC1 to scan electrode SCn.
  • the scan pulse generator 50 turns off the switching elements Q51H1 to Q51Hn and turns on the switching elements Q51L1 to Q51Ln.
  • the output of sustain pulse generating unit 70 is applied to each of scan electrode SC1 through scan electrode SCn as it is.
  • Either the output of unit 60 or a voltage obtained by superimposing voltage Vq on the output of ramp waveform generating unit 60 is applied to each of scan electrode SC1 through scan electrode SCn.
  • the inclined waveform generator 60 includes an upward waveform generator 61, a downward waveform generator 66, and a switching element Q69.
  • the ascending waveform generator 61 generates an ascending ramp waveform voltage
  • the descending waveform generator 66 generates a descending ramp waveform voltage.
  • Switching element Q69 is a separation switch.
  • the switching element Q69 is electrically separated from the down waveform generation unit 66, the up waveform generation unit 61, and the sustain pulse generation unit 70 when the down waveform generation unit 66 is operating, and constitutes the scan electrode drive circuit 43. Current is prevented from flowing back through the parasitic diode of the transistor.
  • the upstream waveform generator 61 in the present embodiment is devised to reduce power consumption and suppress the heat generation of the transistors used in the upstream waveform generator 61. Details of these will be described later. Hereinafter, an outline of the up waveform generation unit 61 will be described.
  • the input terminal of the upstream waveform generator 61 is indicated as an input terminal IN61
  • the input terminal of the downstream waveform generator 66 is indicated as an input terminal IN66.
  • the upstream waveform generator 61 includes a first transistor Q62 (hereinafter simply referred to as “transistor Q62”) and a second transistor Q63 (hereinafter simply referred to as “transistor Q63”). Then, the ascending waveform generator 61 raises the potential at the node P0 from the original voltage to a voltage obtained by superimposing the voltage Vs on the original voltage, and generates an ascending ramp waveform voltage.
  • the potential of the node P0 is a voltage of 0 (V). Therefore, in the first half of initialization period Ti1 of subfield SF1, up waveform generation unit 61 raises the potential of node P0 from voltage 0 (V) to voltage Vs. Thus, the rising waveform generator 61 generates an rising ramp waveform voltage that rises from the voltage 0 (V) to the voltage Vs.
  • the scan pulse generator 50 turns off the switching elements Q51L1 to Q51Ln and turns on the switching elements Q51H1 to Q51Hn. As a result, the scan pulse generator 50 outputs a voltage obtained by superimposing the voltage Vq on the upward ramp waveform voltage output from the upward waveform generator 61.
  • scan electrode drive circuit 43 applies the rising ramp waveform voltage rising from voltage Vq to (voltage Vq + voltage Vs) to scan electrode SC1 through scan electrode SCn in the first half of initialization period Ti1 of subfield SF1.
  • the scan pulse generator 50 turns on the switching elements Q51L1 to Q51Ln and turns off the switching elements Q51H1 to Q51Hn. As a result, the scan pulse generator 50 outputs the ascending ramp waveform voltage output from the ascending waveform generator 61 as it is.
  • the downstream waveform generator 66 is a Miller integrating circuit.
  • the down waveform generation unit 66 includes a transistor Q66, a capacitor C66, and a resistor R66.
  • the drain terminal of the transistor Q66 is connected to the node P0, and the source terminal is connected to a power source that generates the negative voltage Va.
  • the downward waveform generation unit 66 decreases the potential of the node P0 from the original voltage toward the negative voltage Va to generate a downward slope waveform voltage.
  • the scan pulse generator 50 turns on the switching elements Q51L1 to Q51Ln and turns off the switching elements Q51H1 to Q51Hn. Thereby, the downward ramp waveform voltage output from the downward waveform generator 66 is output from the scan pulse generator 50 as it is.
  • the voltage Vi3 is equal to the voltage Vs, and the negative voltage Vi4 is slightly higher than the negative voltage Va (for example, about 5 (V) higher).
  • the power recovery unit 71 includes a power recovery capacitor C71, a switching element Q72 and a switching element Q73, a diode Di72 and a diode Di73, and a resonance inductor L72 and an inductor L73.
  • the power recovery capacitor C71 has a sufficiently large capacity compared to the interelectrode capacity Cp, and is charged to a voltage (Vs / 2) that is almost half of the voltage Vs so as to function as a power source for the power recovery unit 71.
  • the clamp part 75 has the switching element Q76 and the switching element Q77.
  • Switching element Q76 clamps scan electrode SC1 through scan electrode SCn to voltage Vs.
  • Switching element Q77 clamps scan electrode SC1 through scan electrode SCn to voltage 0 (V).
  • the switching element Q72 when the sustain pulse is raised, the switching element Q72 is turned on to resonate the interelectrode capacitance Cp and the inductor L72, and the power stored in the power recovery capacitor C71 is converted into the switching element Q72, the diode Di72, and the inductor L72. Are supplied to scan electrode SC1 through scan electrode SCn, and the interelectrode capacitance Cp is charged. Then, when the voltage of scan electrode SC1 through scan electrode SCn approaches voltage Vs, switching element Q76 is turned on to clamp scan electrode SC1 through scan electrode SCn at voltage Vs.
  • the switching element Q73 When the sustain pulse is lowered, the switching element Q73 is turned on to cause the interelectrode capacitance Cp and the inductor L73 to resonate, and the power stored in the interelectrode capacitance Cp is supplied to the power through the inductor L73, the diode Di73 and the switching element Q73. It collects in the recovery capacitor C71.
  • switching element Q77 When the voltage of scan electrode SC1 through scan electrode SCn approaches voltage 0 (V), switching element Q77 is turned on to clamp scan electrode SC1 through scan electrode SCn at voltage 0 (V).
  • the power recovery unit 71 of the sustain pulse generation unit 70 turns on either the switching element Q72 or the switching element Q73 to cause LC resonance between the inductor L72 or the inductor L73 and the interelectrode capacitance Cp. Since power is transferred between the power recovery capacitor C71 and the interelectrode capacitance Cp, the scan electrodes SC1 to SCn can be driven without receiving power supply from the power source.
  • the clamp unit 75 of the sustain pulse generating unit 70 has a smaller impedance when the voltage Vs is applied to the scan electrodes SC1 to SCn than the power recovery unit 71. Therefore, when the strong sustain discharge is generated, A large discharge current can be stably passed through scan electrode SC1 through scan electrode SCn.
  • the sustain pulse generator 70 generates a sustain pulse by switching each switching element based on the timing signal output from the timing generation circuit 45.
  • FIG. 6 is a circuit diagram schematically showing a configuration of the upstream waveform generation unit 61 of the plasma display device 40 according to Embodiment 1 of the present invention.
  • the upstream waveform generator 61 includes a constant current source I61, a capacitor C61, a diode Di62, a transistor Q62, a transistor Q63, and a constant voltage source E63.
  • the constant current source I61 is a constant current source controlled by the control signal SG61.
  • the constant current source I61 outputs a constant current if the control signal SG61 is “H”, and does not output a current if the control signal SG61 is “L”.
  • the control signal SG61 is a signal expressed as a potential difference between the terminals of the input terminal IN61 (two terminals shown as input terminals of the upstream waveform generating unit 61 in FIG. 5).
  • node P61 an electrical connection point between the capacitor C61 and the constant current source I61.
  • the drain terminal of the transistor Q63 is connected to the power supply of the voltage Vs, and the source terminal of the transistor Q63 is connected to the drain terminal of the transistor Q62.
  • a connection point between the source terminal of the transistor Q63 and the drain terminal of the transistor Q62 is connected to a power source of a predetermined voltage (voltage (Vs / 2)) via a diode Di62 for preventing backflow.
  • a predetermined voltage (Vs / 2) is applied to an electrical connection point between the transistor Q62 and the transistor Q63 via a backflow prevention diode Di62.
  • an electrical connection point between the drain terminal of the transistor Q62 and the source terminal of the transistor Q63 is referred to as a “node P62”.
  • the power recovery capacitor C71 of the sustain pulse generator 70 is used as the power source of the voltage (Vs / 2) which is a predetermined voltage. Therefore, the node P62 is connected to the power recovery capacitor C71 via the diode Di62. That is, the voltage Vs / 2 supplied from the power recovery capacitor C71 is supplied to the node P62 via the diode Di62.
  • the source terminal of the transistor Q62 is an output terminal of the upward waveform generator 61, and is connected to the node P0, which is an electrical connection point between the ramp waveform generator 60 and the scan pulse generator 50, via the switching element Q69. ing.
  • the voltage of the node P61 which is an electrical connection point between the capacitor C61 and the constant current source I61, is applied to the gate terminal of the transistor Q62 (control terminal of the transistor Q62).
  • a voltage obtained by superimposing a positive voltage generated by the constant voltage source E63 on the voltage applied to the gate terminal of the transistor Q62 is applied to the gate terminal of the transistor Q63 (control terminal of the transistor Q63).
  • a voltage that is always higher than the voltage applied to the gate terminal of the transistor Q62, which is the first transistor, by the voltage of the constant voltage source E63 is applied to the gate terminal of the transistor Q63, which is the second transistor.
  • an electrical connection point between the gate terminal of the transistor Q63 and the constant voltage source E63 is referred to as a “node P63”.
  • FIG. 7 is a waveform diagram for explaining the operation of the upstream waveform generation unit 61 of the plasma display device 40 according to the first embodiment of the present invention.
  • a control signal SG61 a voltage between the gate and the source of the transistor Q62 (voltage Vgs2), and a voltage between the gate and the source of the transistor Q63 (voltage Vgs3).
  • the horizontal axis indicates time
  • the vertical axis indicates voltage.
  • a sustain pulse generated by sustain pulse generator 70 is superimposed on the voltage at node P0.
  • the voltage at the node P0 immediately before the upward ramp waveform voltage is applied to scan electrode SC1 through scan electrode SCn is voltage 0 (V). Therefore, the capacitor C61 is charged so that the potential difference between both ends of the capacitor C61 is substantially the voltage Vs, and the voltage at the node P61 is also the voltage 0 (V).
  • the control signal SG61 is set to “H”.
  • the constant current source I61 starts operating and starts supplying a constant current to the capacitor C61, and the voltage at the node P61 starts to rise. Therefore, the potential difference (voltage Vgs2) between the gate and source of transistor Q62 also starts to rise.
  • the current Id is supplied from the power recovery capacitor C71, which is the power source of the voltage (Vs / 2), to the scan electrode SC1 to the scan electrode SCn via the diode Di62, the transistor Q62, the switching element Q69, and the switching element Q51L1 to the switching element Q51Ln.
  • the charge flows and accumulates in the interelectrode capacitance Cp, and the voltage of scan electrode SC1 through scan electrode SCn rises at a constant rate.
  • the voltage at the node P62 is substantially equal to the voltage (Vs / 2), so that the transistor Q63 remains cut off.
  • the current Id flows from the power source of the voltage Vs to the scan electrode SC1 to the scan electrode SCn through the transistor Q63, the transistor Q62, the switching element Q69, and the switching element Q51L1 to the switching element Q51Ln, and charges are accumulated in the interelectrode capacitance Cp.
  • the voltage of scan electrode SC1 through scan electrode SCn continues to rise at a constant rate.
  • the control signal SG61 may be kept at “H” until the voltage at the node P0 reaches near the voltage Vs. However, before the voltage at the node P0 reaches the voltage Vs, the control signal SG61 is changed from “H” to “L”. It is also possible to stop the rise of the rising ramp waveform voltage at an arbitrary voltage lower than the voltage Vs.
  • the power supply that supplies the electric power stored in the interelectrode capacitance Cp is smoothly switched from the power recovery capacitor C71 to the power supply of the voltage Vs. Without generating a singular point such as “0”, it is possible to generate an upslope waveform voltage that rises smoothly at a constant gradient.
  • the voltage of the constant voltage source E63 is, for example, a saturation voltage between the source and drain of the transistor Q62 (saturation voltage) of about 2 (V), and an operation start voltage between the source and gate of the transistor Q63 is about 3 ( V) may be set to about 5 (V).
  • FIG. 8 is a diagram schematically showing the voltage and current in each element of the ascending waveform generation unit 61 of the plasma display device 40 according to Embodiment 1 of the present invention.
  • FIG. 8 shows, in order from the top, the voltage at the node P0, the drain-source voltage Vds2 of the transistor Q62, the drain current Id2 of the transistor Q62, the drain-source voltage Vds3 of the transistor Q63, and the drain current Id3 of the transistor Q63. Show.
  • the horizontal axis represents time, and the vertical axis represents voltage or current.
  • time t2, the time t3, and the time t4 shown in FIG. 8 are the time t2, the time t3, and the time t4 shown in FIG.
  • a constant current Id flows through transistor Q62 during a period from time t2 to time t3. Further, the drain-source voltage Vds2 of the transistor Q62 decreases from the voltage (Vs / 2) to around the voltage 0 (V) in the period from the time t2 to the time t3.
  • the constant current Id continues to flow through the transistor Q62.
  • the drain-source voltage Vds2 of the transistor Q62 is low. Therefore, the power consumption of the transistor Q62 during that period is small.
  • a constant current Id flows through transistor Q63 during the period from time t3 to time t4.
  • the drain-source voltage Vds3 of the transistor Q63 decreases from the voltage (Vs / 2) to around the voltage 0 (V) in the period from the time t3 to the time t4.
  • the power consumption of the upstream waveform generator in the conventional plasma display apparatus is calculated.
  • the voltage of the reference potential is raised from the voltage 0 (V) to the voltage Vs using only one Miller integrating circuit using one transistor.
  • the power consumption of the transistor is Cp ⁇ Vs 2/2.
  • the power consumption of the transistor Q62 in the period from time t2 to time t3 is the Cp ⁇ Vs 2/8
  • the power consumption of the transistor Q63 in the period from time t3 to time t4 is Cp ⁇ Vs 2/8 Therefore, each power consumption is about 1/4 of the power consumption of the transistor of the Miller integrating circuit in the conventional plasma display device. Therefore, in the period from time t2 to time t4, the power consumption of the upstream waveform generation unit 61 in the present embodiment is reduced to about 1 ⁇ 2 compared to the Miller integration circuit in the conventional plasma display device. .
  • scan electrode driving circuit 43 of plasma display device 40 in the present exemplary embodiment has a plurality of transistors (for example, transistor Q62 and transistor Q63) in ascending waveform generation unit 61 that generates an ascending ramp waveform voltage.
  • the plurality of transistors are connected to each other such that their current paths are in series (for example, the drain terminal of the transistor Q62 is connected to the source terminal of the transistor Q63).
  • a capacitor for example, capacitor C61
  • a power source that generates the maximum voltage of the rising ramp waveform voltage (for example, a power source that generates the voltage Vs).
  • An electrical connection point of these transistors (for example, node P62) is lower than the maximum voltage (for example, voltage Vs) of the upward ramp waveform voltage, and is the lowest voltage (for example, voltage 0 (for example, voltage 0 ( A predetermined voltage higher than (V)) (for example, voltage Vs / 2 output from the power recovery capacitor C71) is applied via a backflow prevention diode (for example, diode Di62).
  • One of these transistors has an output of a constant current source (for example, constant current source I61) that outputs a constant current to its control terminal (for example, the gate terminal of transistor Q62). Connect the terminals.
  • the other one transistor has a control terminal (for example, the gate terminal of transistor Q63), a predetermined positive voltage (for example, constant voltage source E63) with respect to the voltage at the output terminal of the constant current source. Apply a voltage superimposed with the voltage generated by.
  • the upward waveform generation unit 61 in the present embodiment can generate a smooth upward ramp waveform voltage while reducing power consumption compared with the Miller integration circuit in the conventional plasma display device.
  • the upstream waveform generator 61 is shown as an example of the upstream waveform generator having the simplest configuration, and the operation thereof has been described.
  • the upstream waveform generation unit can be configured with a configuration different from that of the upstream waveform generation unit 61.
  • each component (except the panel and each drive circuit excluding the upstream waveform generator) except the upstream waveform generator is the same as that of the plasma display device 40 described in the first embodiment. Since there is, description is abbreviate
  • FIG. 9 is a circuit diagram schematically showing a configuration of the upstream waveform generation unit 81 of the plasma display device in accordance with the second exemplary embodiment of the present invention.
  • the upward waveform generation unit 81 includes a constant current source I81, a capacitor C81, a diode Di82, a diode Di92, a diode Di93, a transistor Q82, a transistor Q83, a transistor Q92, a resistor R93, and a resistor R94. .
  • the input terminal of the upstream waveform generator 81 is indicated as an input terminal IN81.
  • the constant current source I81 includes a transistor Q91, a Zener diode Di91, a resistor R91, and a resistor R92.
  • the constant current source I81 is a constant current source controlled by the control signal SG81.
  • the constant current source I81 outputs a constant current when a predetermined voltage (“H”) is applied as the control signal SG81, and outputs a current if the control signal SG81 is a voltage 0 (V) (“L”). do not do.
  • the control signal SG81 is a signal expressed as a potential difference between the terminals of the input terminal IN81 (two terminals shown as input terminals of the upstream waveform generating unit 61 in FIG. 9).
  • Capacitor C81 has one terminal connected to the power supply of voltage Vs and the other terminal connected to the output terminal of constant current source I81, as with capacitor C61 in the first embodiment.
  • Transistor Q83 has a drain terminal connected to the power supply of voltage Vs and a source terminal connected to the drain terminal of transistor Q82, similarly to transistor Q63 in the first embodiment.
  • a connection point between the source terminal of the transistor Q83 and the drain terminal of the transistor Q82 is connected to a power source of a predetermined voltage (voltage (Vs / 2)) via a diode Di82 for backflow prevention.
  • the transistor Q82 and the transistor Q83 are connected so that their current paths are in series. Then, a predetermined voltage (Vs / 2) is applied to an electrical connection point between the transistor Q82 and the transistor Q83 via a diode Di82 for backflow prevention.
  • Vs / 2 a predetermined voltage
  • the power recovery capacitor C71 of the sustain pulse generator 70 is used as the power source of the voltage (Vs / 2) which is a predetermined voltage, as in the first embodiment. Therefore, a connection point (hereinafter referred to as “node P82”) between the source terminal of the transistor Q83 and the drain terminal of the transistor Q82 is connected to the power recovery capacitor C71 via the diode Di82.
  • the source terminal of the transistor Q82 is the output terminal of the up waveform generator 81, and is connected to the node P0 via the switching element Q69.
  • Transistor Q92 and resistor R93 constitute an emitter follower circuit.
  • the output terminal of the transistor Q91 included in the constant current source I81 is electrically connected to the input terminal of the emitter follower circuit (hereinafter, this connection point is referred to as “node P81”), and the output terminal of the emitter follower circuit. Is connected to the gate terminal of transistor Q82.
  • Transistor Q92 is provided to prevent a part of the output current of constant current source I81 from flowing into the input capacitance and feedback capacitance of the gate terminal of transistor Q82 when the voltage between the drain and gate of transistor Q82 drops. Yes.
  • the diode Di93 is provided to quickly shut down (turn off) the transistor Q82 when the operation of the constant current source I81 is stopped.
  • the gate terminal of the transistor Q83 is connected to one of the input terminals IN81 via a diode Di92. Therefore, the control signal SG81 is input to the gate terminal of the transistor Q83 via the diode Di92.
  • the constant voltage source E63 shown in FIG. 6 in Embodiment 1 can be abbreviate
  • a resistor R94 is inserted between the gate terminal and the source terminal of the transistor Q83.
  • the diode Di92 and the resistor R94 are provided to prevent a voltage having a high reverse polarity (a voltage at the source terminal being higher than the voltage at the gate terminal) from being applied between the gate and the source of the transistor Q83. Yes.
  • the diode Di92 has a function of preventing a current from flowing back to the output circuit of the control signal SG81 when the voltage at the source terminal of the transistor Q83 becomes higher than “H” of the control signal SG81.
  • the control signal SG81 becomes “H” (for example, the potential difference between the two terminals of the input terminal IN81 is set to 5 (V))
  • the constant current source I81 operates. Starts to supply a constant current to the capacitor C81, and the voltage at the node P81 starts to rise. Therefore, the potential difference between the gate and source of transistor Q82 also begins to rise.
  • the resistance between the drain and source of the transistor Q82 decreases. As a result, a current flows from the power recovery capacitor C71 to the transistor Q82 via the diode Di82. Then, the voltage at the node P0 starts to increase at the same speed as the voltage at the node P81 increases. The speed at which the voltage at the node P81 increases is determined by the capacitance value of the capacitor C81 and the current value of the constant current source I81.
  • the current Id is supplied from the power recovery capacitor C71 which is the power source of the voltage (Vs / 2) to the scan electrode SC1 to the scan electrode SCn via the diode Di82, the transistor Q82, the switching element Q69, and the switching element Q51L1 to the switching element Q51Ln.
  • the charge flows and accumulates in the interelectrode capacitance Cp, and the voltage of scan electrode SC1 through scan electrode SCn rises at a constant rate.
  • the voltage at the node P82 is substantially the voltage (Vs / 2).
  • the control signal SG81 is a signal given as a potential difference between the two terminals of the input terminal IN81, when the voltage at the node P0 rises, the voltage applied to the gate of the transistor Q83 in synchronization with the voltage rise. Also rises. However, the transistor Q83 remains cut off while the voltage applied to the gate of the transistor Q83 is lower than the voltage at the node P82.
  • the voltage at the node P0 continues to rise, and when the voltage at the node P0 rises above the voltage (Vs / 2), the voltage at the node P82 also starts to rise.
  • the voltage at the node P82 is higher than the voltage (Vs / 2) of the power recovery capacitor C71, but the current from the node P82 to the power recovery capacitor C71 is blocked by the diode Di82.
  • the voltage applied to the gate of the transistor Q83 also rises in synchronization with the voltage rise at the node P82, so that the transistor Q83 continues the operation of flowing current until it is saturated.
  • the current Id flows from the power source of the voltage Vs to the scan electrode SC1 to the scan electrode SCn through the transistor Q83, the transistor Q82, the switching element Q69, and the switching element Q51L1 to the switching element Q51Ln, and charges are accumulated in the interelectrode capacitance Cp.
  • the voltage of scan electrode SC1 through scan electrode SCn continues to rise at a constant rate.
  • the power consumption of the upstream waveform generation unit 81 in this embodiment is reduced to about 1 ⁇ 2 compared to the Miller integration circuit in the conventional plasma display device for the same reason as described in the first embodiment. Is done.
  • the power consumption is reduced compared to the Miller integration circuit in the conventional plasma display device.
  • a smooth upward ramp waveform voltage can be generated.
  • the upstream waveform generating unit is configured using two transistors.
  • the number of transistors configuring the upstream waveform generating unit is two. It is not limited to.
  • the upstream waveform generator in the present invention may be configured using three or more transistors.
  • the drain terminal of the first transistor and the source terminal of the second transistor are connected, and the drain terminal of the second transistor and three Connect to the source terminal of the eye transistor.
  • the three transistors are connected so that their current paths are in series.
  • a voltage (Vs / 3) is applied to a connection point between the drain terminal of the first transistor and the source terminal of the second transistor via a diode for preventing backflow.
  • a voltage (2 Vs / 3) is applied to a connection point between the drain terminal of the second transistor and the source terminal of the third transistor via a diode for preventing backflow.
  • the output terminal of the constant current source is connected to the control terminal of the first transistor, and one is connected to the control terminal of the second transistor.
  • a voltage obtained by superimposing a predetermined voltage on the voltage applied to the control terminal of the second transistor is applied, and a predetermined voltage is superimposed on the voltage applied to the control terminal of the second transistor on the control terminal of the third transistor. Apply the selected voltage.
  • a capacitor is inserted between the output terminal of the constant current source and the constant voltage source. For example, with such a configuration, an up waveform generation unit using three transistors can be configured.
  • the ramp waveform voltage generating circuit is a circuit that generates no ascending ramp waveform voltage. It is not limited to.
  • the downward waveform generation unit that generates the downward ramp waveform voltage may be configured by a circuit based on the same concept as that described in the first and second embodiments.
  • the drive voltage waveform shown in FIG. 3 is merely an example in the embodiment of the present invention, and the present invention is not limited to these drive voltage waveforms.
  • circuit configurations shown in FIGS. 4, 5, 6, and 9 are merely examples in the embodiment of the present invention, and the present invention is not limited to these circuit configurations. .
  • the configuration in which the initializing operation using the forced initializing waveform is performed once per field in each discharge cell has been described.
  • the frequency of performing the initializing operation with the forced initializing waveform in each discharge cell may be, for example, once every two fields or less, or twice every field, or more frequently. There may be.
  • each circuit block shown in the embodiment of the present invention may be configured as an electric circuit that performs each operation shown in the embodiment, or a microcomputer that is programmed to perform the same operation. May be used.
  • the number of subfields constituting one field is not limited to the above number.
  • the number of gradations that can be displayed on the panel 10 can be further increased.
  • the time required for driving panel 10 can be shortened by reducing the number of subfields.
  • one pixel is constituted by discharge cells of three colors of red, green, and blue.
  • a panel in which one pixel is constituted by discharge cells of four colors or more has been described.
  • the specific numerical values shown in the embodiment of the present invention are set based on the characteristics of the panel 10 having a screen size of 50 inches and the number of display electrode pairs 24 of 1024. It is just an example.
  • the present invention is not limited to these numerical values, and each numerical value is desirably set optimally in accordance with panel specifications, panel characteristics, plasma display device specifications, and the like. Each of these numerical values is allowed to vary within a range where the above-described effect can be obtained.
  • the number of subfields constituting one field, the luminance weight of each subfield, etc. are not limited to the values shown in the embodiment of the present invention, and the subfield configuration is based on the image signal or the like. It may be configured to switch.
  • the present invention can generate a smooth ramp waveform voltage while suppressing power consumption, it is useful as a plasma display device.
  • SYMBOLS 10 Panel 21 Front substrate 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 25,33 Dielectric layer 26 Protective layer 31 Back substrate 32 Data electrode 34 Partition 35,35R, 35G, 35B Phosphor layer 40 Plasma display device 41 Image signal processing Circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 50 Scan pulse generator 60 Inclined waveform generator 61, 81 Up waveform generator 66 Down waveform generator 70 Sustain pulse generator 71 Power recovery 75 Clamping part Q52, Q69, Q72, Q73, Q76, Q77, Q51H1 to Q51Hn, Q51L1 to Q51Ln Switching element E51 Power supply Q62, Q63, Q66, Q82, Q83, Q91, Q92 Transistor C61, 66, C81 Capacitor R66, R91, R92, R93, R94 Resistor C71 Power recovery capacitor Di62, Di72, Di73, Di82, Di92, Di93 Diode

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Abstract

　プラズマディスプレイ装置において、消費電力を抑えつつ滑らかな傾斜波形電圧を発生する。そのために、走査電極駆動回路は、複数のトランジスタ（Ｑ６２、Ｑ６３）と定電流源（Ｉ６１）とを有するとともに、定電流源の出力端子と傾斜波形電圧の最大電圧（Ｖｓ）を発生する電源との間にコンデンサ（Ｃ６１）を有する傾斜波形発生部を備える。この傾斜波形発生部は、複数のトランジスタ（Ｑ６２、Ｑ６３）をそれぞれの電流経路が直列になるように接続するとともに、傾斜波形電圧の最大電圧よりも低く傾斜波形電圧の最低電圧よりも高い所定の電圧（Ｖｓ／２）を、複数のトランジスタ（Ｑ６２、Ｑ６３）の電気的な接続点（Ｐ６２）に逆流防止用のダイオード（Ｄｉ６２）を介して印加する。そして、複数のトランジスタの１つ（Ｑ６２）には、その制御端子に定電流源（Ｉ６１）の出力端子を接続し、他のトランジスタ（Ｑ６３）の制御端子には、定電流源（Ｉ６１）の出力端子の電圧よりも高い電圧を印加する。

Description

プラズマディスプレイ装置
　本発明は、交流面放電型のプラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面基板と背面基板との間に多数の放電セルが形成されている。前面基板は、１対の走査電極と維持電極とからなる表示電極対が前面側のガラス基板上に互いに平行に複数対形成されている。そして、それら表示電極対を覆うように誘電体層および保護層が形成されている。
　背面基板は、背面側のガラス基板上に複数の平行なデータ電極が形成され、それらデータ電極を覆うように誘電体層が形成され、さらにその上にデータ電極と平行に複数の隔壁が形成されている。そして、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。
　そして、表示電極対とデータ電極とが立体交差するように、前面基板と背面基板とを対向配置して密封する。密封された内部の放電空間には、例えば分圧比で５％のキセノンを含む放電ガスを封入し、表示電極対とデータ電極とが対向する部分に放電セルを形成する。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生し、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光してカラーの画像表示を行う。
　パネルを駆動する方法としては一般にサブフィールド法が用いられている。サブフィールド法では、１フィールドを複数のサブフィールドに分割し、それぞれのサブフィールドで各放電セルを発光または非発光にすることにより階調表示を行う。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
　初期化期間では、各走査電極に初期化波形を印加し、各放電セルで初期化放電を発生する初期化動作を行う。これにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷を形成するとともに、書込み放電を安定して発生するためのプライミング粒子（放電を発生させるための励起粒子）を発生する。
　初期化動作には、強制初期化動作と、選択初期化動作とがある。強制初期化動作では、直前のサブフィールドの動作にかかわらず放電セルに強制的に初期化放電を発生する。選択初期化動作では、直前のサブフィールドの書込み期間で書込み放電を発生した放電セルだけに選択的に初期化放電を発生する。
　書込み期間では、走査電極に走査パルスを順次印加するとともに、データ電極には表示すべき画像信号にもとづき選択的に書込みパルスを印加する。これにより、発光を行うべき放電セルの走査電極とデータ電極との間に書込み放電を発生し、その放電セル内に壁電荷を形成する（以下、これらの動作を総称して「書込み」とも記す）。
　維持期間では、サブフィールド毎に定められた輝度重みにもとづく数の維持パルスを走査電極と維持電極とからなる表示電極対に交互に印加する。これにより、書込み放電を発生した放電セルで維持放電を発生し、その放電セルの蛍光体層を発光させる（以下、放電セルを維持放電により発光させることを「点灯」、発光させないことを「非点灯」とも記す）。これにより、各放電セルを、輝度重みに応じた輝度で発光させる。このようにして、パネルの各放電セルを画像信号の階調値に応じた輝度で発光させて、パネルの画像表示領域に画像を表示する。
　この駆動方法においては、初期化期間に弱い初期化放電を発生する。そのために、緩やかに上昇または下降する傾斜波形電圧を発生し、表示電極対の一方または両方に印加する必要がある。また、維持期間の最後に消去放電を発生させる際にも、緩やかに上昇する傾斜波形電圧を発生し、表示電極対の一方に印加する必要がある。
　そして、この傾斜波形電圧を安定して発生するために、ミラー積分回路が主に用いられている（例えば、特許文献１参照）。
　しかし、振幅の大きい傾斜波形電圧を発生するために高い電圧をミラー積分回路に印加すると、ミラー積分回路の消費電力が大きくなるという課題がある。
　また、ミラー積分回路は半導体素子を能動領域で使用する。そのため、消費電力の大きいミラー積分回路において、半導体素子を並列に接続し、消費電力を複数の半導体素子に分散して、個々の半導体素子における消費電力を低減するためには、特性が互いに完全に一致した半導体素子を使用する必要がある。そのため、消費電力の大きいミラー積分回路では、ミラー積分回路の構成に使用できる半導体素子は限定される。
　また、消費電力の大きいミラー積分回路は発熱量も大きい。そのため、ミラー積分回路に発生した熱を放熱するのに大きな放熱板が必要となる。このように、消費電力の大きいミラー積分回路は、放熱のための設計も難しい。
　これらの課題を解決する方法が提案されている（例えば、特許文献２参照）。この方法では、例えば、低い電圧を印加するミラー積分回路を２つ設け、これらを切り替えて動作させる。こうすることにより、振幅の大きい傾斜波形電圧を発生することができる。
　しかしながら、特許文献２に記載の技術を用い、複数のミラー積分回路を切り替えて振幅の大きい傾斜波形電圧を発生すると、ミラー積分回路の切り替え時に、出力電圧の勾配が「０」になる等の特異点が発生することがある。あるいは、ミラー積分回路を切り替える前と切り換えた後とで、傾斜波形電圧の勾配が異なることがある。
　また、大画面化したパネルを用いたプラズマディスプレイ装置では、傾斜波形電圧を発生させる際の消費電力は、相対的に増加する。さらに、薄型化したプラズマディスプレイ装置では、大きな放熱板を用いることが難しい。
特開平１１－１３３９１４号公報 特開２０１０－１６０２２６号公報
　本発明は、走査電極を有する放電セルを複数備えたパネルと、傾斜波形電圧を走査電極に印加する走査電極駆動回路とを備えたプラズマディスプレイ装置である。この走査電極駆動回路は、複数のトランジスタと定電流源とを有するとともに、定電流源の出力端子と傾斜波形電圧の最大電圧を発生する電源との間にコンデンサを有する傾斜波形発生部を備える。この傾斜波形発生部は、複数のトランジスタをそれぞれの電流経路が直列になるように接続するとともに、傾斜波形電圧の最大電圧よりも低く傾斜波形電圧の最低電圧よりも高い所定の電圧を、複数のトランジスタの電気的な接続点に逆流防止用のダイオードを介して印加する。そして、複数のトランジスタの１つには、その制御端子に定電流源の出力端子を接続し、他のトランジスタの制御端子には、定電流源の出力端子の電圧よりも高い電圧を印加する。
　これにより、プラズマディスプレイ装置において、消費電力を抑えつつ滑らかな傾斜波形電圧を発生することが可能となる。
　また、この傾斜波形発生部は、複数のトランジスタとして第１のトランジスタと第２のトランジスタと有する。そして、第１のトランジスタと第２のトランジスタとをそれぞれの電流経路が直列になるように接続するとともに、第１のトランジスタと第２のトランジスタとの電気的な接続点には逆流防止用のダイオードを介して所定の電圧を印加する。そして、第１のトランジスタの制御端子には定電流源の出力端子を接続し、第２のトランジスタの制御端子には第１のトランジスタの制御端子の電圧に正の電圧を重畳した電圧を印加する。
　また、走査電極駆動回路は、電力回収コンデンサを有する維持パルス発生部を備える。そして、所定の電圧を、電力回収コンデンサから供給する。
図１は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネルの構造を示す分解斜視図である。 図２は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネルの電極配列図である。 図３は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネルの各電極に印加する駆動電圧波形を概略的に示す図である。 図４は、本発明の実施の形態１におけるプラズマディスプレイ装置を構成する回路ブロックの一例を概略的に示す図である。 図５は、本発明の実施の形態１におけるプラズマディスプレイ装置の走査電極駆動回路の一構成例を概略的に示す回路図である。 図６は、本発明の実施の形態１におけるプラズマディスプレイ装置の上り波形発生部の一構成を概略的に示す回路図である。 図７は、本発明の実施の形態１におけるプラズマディスプレイ装置の上り波形発生部の動作を説明するための波形図である。 図８は、本発明の実施の形態１におけるプラズマディスプレイ装置の上り波形発生部の各素子における電圧および電流を概略的に示す図である。 図９は、本発明の実施の形態２におけるプラズマディスプレイ装置の上り波形発生部の一構成を概略的に示す回路図である。
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネル１０の構造を示す分解斜視図である。
　ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして、走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
　この保護層２６は、放電セルにおける放電開始電圧を下げるために、パネルの材料として使用実績があり、ネオン（Ｎｅ）およびキセノン（Ｘｅ）ガスを封入した場合に２次電子放出係数が大きく耐久性に優れた酸化マグネシウム（ＭｇＯ）を主成分とする材料で形成されている。
　保護層２６は、一つの層で構成されていてもよく、あるいは複数の層で構成されていてもよい。また、層の上に粒子が存在する構成であってもよい。
　背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）に発光する蛍光体層３５Ｒ、緑色（Ｇ）に発光する蛍光体層３５Ｇ、および青色（Ｂ）に発光する蛍光体層３５Ｂが設けられている。以下、蛍光体層３５Ｒ、蛍光体層３５Ｇ、蛍光体層３５Ｂをまとめて蛍光体層３５とも記す。
　これら前面基板２１と背面基板３１とを、微小な空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置し、前面基板２１と背面基板３１との間隙に放電空間を設ける。そして、その外周部をガラスフリット等の封着材によって封着する。その放電空間には、例えばネオンとキセノンの混合ガスを放電ガスとして封入する。
　放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成される。
　そして、これらの放電セルで放電を発生し、放電セルの蛍光体層３５を発光（放電セルを点灯）することにより、パネル１０にカラーの画像を表示する。
　なお、パネル１０においては、表示電極対２４が延伸する方向に配列された連続する３つの放電セルで１つの画素を構成する。この３つの放電セルとは、蛍光体層３５Ｒを有し赤色（Ｒ）に発光する放電セル（赤の放電セル）と、蛍光体層３５Ｇを有し緑色（Ｇ）に発光する放電セル（緑の放電セル）と、蛍光体層３５Ｂを有し青色（Ｂ）に発光する放電セル（青の放電セル）である。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
　図２は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネル１０の電極配列図である。
　パネル１０には、水平方向（行方向、ライン方向）に延長されたｎ本の走査電極ＳＣ１～走査電極ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～維持電極ＳＵｎ（図１の維持電極２３）が配列され、垂直方向（列方向）に延長されたｍ本のデータ電極Ｄ１～データ電極Ｄｍ（図１のデータ電極３２）が配列されている。
　そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した領域に１つの放電セルが形成される。すなわち、１対の表示電極対２４上には、ｍ個の放電セルが形成され、ｍ／３個の画素が形成される。そして、放電セルは放電空間内にｍ×ｎ個形成され、ｍ×ｎ個の放電セルが形成された領域がパネル１０の画像表示領域となる。例えば、画素数が１９２０×１０８０個のパネルでは、ｍ＝１９２０×３となり、ｎ＝１０８０となる。
　なお、図１、図２に示したように、パネル１０において、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとは互いに平行に設けられている。そのため、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間には、大きな電極間容量が存在する。また、走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間にも電極間容量が存在する。そのため、走査電極ＳＣ１～走査電極ＳＣｎに発生する電極間容量を容量Ｃｐとすると、走査電極駆動回路から見たときに、走査電極ＳＣ１～走査電極ＳＣｎは、大きな等価容量（ｅｑｕｉｖａｌｅｎｔ　ｃａｐａｃｉｔｙ）Ｃｐを持つ容量性の負荷となる。
　次に、パネル１０を駆動するための駆動電圧波形とその動作の概要について説明する。
　本実施の形態におけるプラズマディスプレイ装置は、サブフィールド法によってパネル１０を駆動する。サブフィールド法では、画像信号の１フィールドを時間軸上で複数のサブフィールドに分割し、各サブフィールドに輝度重みをそれぞれ設定する。したがって、各フィールドは輝度重みが異なる複数のサブフィールドを有する。
　それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。そして、画像信号にもとづき、サブフィールド毎に各放電セルの発光・非発光を制御する。すなわち、画像信号にもとづき、発光するサブフィールドと非発光のサブフィールドとを組み合わせることによって、画像信号にもとづく複数の階調をパネル１０に表示する。
　初期化期間では、放電セルに初期化放電を発生し、続く書込み期間における書込み放電に必要な壁電荷を各電極上に形成する初期化動作を行う。
　初期化動作には、直前のサブフィールドの動作にかかわらず全ての放電セルに強制的に初期化放電を発生する「強制初期化動作」と、直前のサブフィールドの書込み期間で書込み放電を発生した放電セルだけに選択的に初期化放電を発生する「選択初期化動作」とがある。強制初期化動作では、上昇する傾斜波形電圧および下降する傾斜波形電圧を走査電極２２に印加して、放電セルに初期化放電を発生する。
　そして、１フィールドを構成する複数のサブフィールドのうち、１つのサブフィールドの初期化期間では全ての放電セルで強制初期化動作を行い、他のサブフィールドの初期化期間では全ての放電セルで選択初期化動作を行う。
　以下、強制初期化動作を行う初期化期間を「強制初期化期間」と呼称し、強制初期化期間を有するサブフィールドを「強制初期化サブフィールド」と呼称する。また、選択初期化動作を行う初期化期間を「選択初期化期間」と呼称し、選択初期化期間を有するサブフィールドを「選択初期化サブフィールド」と呼称する。
　書込み期間では、走査電極２２に走査パルスを印加するとともにデータ電極３２に選択的に書込みパルスを印加し、発光するべき放電セルに選択的に書込み放電を発生する。そして、続く維持期間で維持放電を発生するための壁電荷をその放電セル内に形成する書込み動作を行う。
　維持期間では、それぞれのサブフィールドに設定された輝度重みに所定の比例定数を乗じた数の維持パルスを走査電極２２および維持電極２３に交互に印加し、直前の書込み期間に書込み放電を発生した放電セルで維持放電を発生し、その放電セルを発光する維持動作を行う。この比例定数が輝度倍数である。
　輝度重みとは、各サブフィールドで表示する輝度の大きさの比を表すものであり、各サブフィールドでは輝度重みに応じた数の維持パルスを維持期間に発生する。そのため、例えば、輝度重み「８」のサブフィールドは、輝度重み「１」のサブフィールドの約８倍の輝度で発光し、輝度重み「２」のサブフィールドの約４倍の輝度で発光する。
　なお、本実施の形態では、１フィールドをサブフィールドＳＦ１からサブフィールドＳＦ１０までの１０のサブフィールドで構成し、サブフィールドＳＦ１からサブフィールドＳＦ１０までの各サブフィールドにはそれぞれ（１、２、３、６、１１、１８、３０、４４、６０、８０）の輝度重みを設定する例を説明する。そして、サブフィールドＳＦ１を強制初期化サブフィールドとし、サブフィールドＳＦ２からサブフィールドＳＦ１０を選択初期化サブフィールドとする。
　こうして、画像信号に応じた組合せでサブフィールド毎に各放電セルの発光・非発光を制御して各サブフィールドを選択的に発光することにより、様々な階調値で各放電セルを発光し、画像をパネル１０に表示することができる。
　なお、本発明は１フィールドを構成するサブフィールドの数、強制初期化動作の発生頻度、各サブフィールドが有する輝度重み等が上述した数値に限定されるものではない。また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　図３は、本発明の実施の形態１におけるプラズマディスプレイ装置に用いるパネル１０の各電極に印加する駆動電圧波形を概略的に示す図である。
　図３には、書込み期間において最初に書込み動作を行う走査電極ＳＣ１、書込み期間において最後に書込み動作を行う走査電極ＳＣｎ（例えば、走査電極ＳＣ１０８０）、維持電極ＳＵ１～維持電極ＳＵｎ、およびデータ電極Ｄ１～データ電極Ｄｍのそれぞれに印加する駆動電圧波形を示す。また、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中から画像データ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
　また、図３には、強制初期化サブフィールドであるサブフィールドＳＦ１と、選択初期化サブフィールドであるサブフィールドＳＦ２およびサブフィールドＳＦ３を示す。サブフィールドＳＦ１と、サブフィールドＳＦ２～サブフィールドＳＦ１０とでは、初期化期間に走査電極２２に印加する駆動電圧の波形形状が異なる。
　なお、サブフィールドＳＦ４以降のサブフィールドは図示していないが、サブフィールドＳＦ１を除く各サブフィールドは選択初期化サブフィールドであり、維持パルスの発生数を除き、各期間でほぼ同様の駆動電圧波形を発生する。
　まず、強制初期化サブフィールドであるサブフィールドＳＦ１について説明する。
　強制初期化動作を行うサブフィールドＳＦ１の初期化期間Ｔｉ１の前半部では、データ電極Ｄ１～データ電極Ｄｍ、維持電極ＳＵ１～維持電極ＳＵｎには、それぞれ電圧０（Ｖ）を印加する。走査電極ＳＣ１～走査電極ＳＣｎには、電圧０（Ｖ）を印加した後に電圧Ｖｉ１を印加し、電圧Ｖｉ１から電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧（以下、「上り傾斜波形電圧」と呼称する）を印加する。このとき、電圧Ｖｉ１は、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧よりも低い電圧に設定し、電圧Ｖｉ２は、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧を超える電圧に設定する。
　この上り傾斜波形電圧が上昇する間に、各放電セルの走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間に、それぞれ微弱な初期化放電が持続して発生する。そして、走査電極ＳＣ１～走査電極ＳＣｎ上に負の壁電圧が蓄積され、データ電極Ｄ１～データ電極Ｄｍ上および維持電極ＳＵ１～維持電極ＳＵｎ上には正の壁電圧が蓄積される。この電極上の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
　サブフィールドＳＦ１の初期化期間Ｔｉ１の後半部では、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅを印加し、データ電極Ｄ１～データ電極Ｄｍには電圧０（Ｖ）を印加する。走査電極ＳＣ１～走査電極ＳＣｎには、電圧Ｖｉ３から負の電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧（以下、「下り傾斜波形電圧」と呼称する）を印加する。電圧Ｖｉ３は、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧未満の電圧に設定し、電圧Ｖｉ４は、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧を超える電圧に設定する。
　この下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、各放電セルの走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間に、それぞれ微弱な初期化放電が発生する。これにより、走査電極ＳＣ１～走査電極ＳＣｎ上の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ上の正の壁電圧が弱められ、データ電極Ｄ１～データ電極Ｄｍ上の正の壁電圧は、書込み期間Ｔｗ１での書込み動作に適した電圧に調整される。
　以上の電圧波形が、直前のサブフィールドの動作にかかわらず放電セルに初期化放電を発生する強制初期化波形である。そして、強制初期化波形を走査電極２２に印加する動作が強制初期化動作である。
　以上により、強制初期化サブフィールド（サブフィールドＳＦ１）の初期化期間Ｔｉ１における強制初期化動作が終了する。そして、強制初期化サブフィールドの初期化期間Ｔｉ１では、パネル１０の画像表示領域における全ての放電セルで強制的に初期化放電を発生する。
　サブフィールドＳＦ１の書込み期間Ｔｗ１では、維持電極ＳＵ１～維持電極ＳＵｎには電圧Ｖｅを印加し、データ電極Ｄ１～データ電極Ｄｍには電圧０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには電圧Ｖｃを印加する。
　次に、配置的に見て上から１番目（１行目）の走査電極ＳＣ１に負の電圧Ｖａの負極性の走査パルスを印加する。そして、データ電極Ｄ１～データ電極Ｄｍのうちの１行目において発光するべき放電セルのデータ電極Ｄｋに正の電圧Ｖｄの正極性の書込みパルスを印加する。
　書込みパルスの電圧Ｖｄを印加したデータ電極Ｄｋと走査パルスの電圧Ｖａを印加した走査電極ＳＣ１との交差部にある放電セルでは、データ電極Ｄｋと走査電極ＳＣ１との電圧差が放電開始電圧を超え、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。
　また、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅを印加しているため、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電に誘発されて、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間にも放電が発生する。こうして、走査パルスの電圧Ｖａと書込みパルスの電圧Ｖｄとが同時に印加された放電セル（発光するべき放電セル）に書込み放電が発生する。
　書込み放電が発生した放電セルでは、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　このようにして、１行目の放電セルにおける書込み動作が終了する。なお、書込みパルスを印加しなかったデータ電極Ｄｈ（データ電極Ｄｈはデータ電極Ｄ１～データ電極Ｄｍのうちデータ電極Ｄｋを除いたもの）を有する放電セルでは、データ電極Ｄｈと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生せず、初期化期間Ｔｉ１終了後の壁電圧が保たれる。
　次に、配置的に見て上から２番目（２行目）の走査電極ＳＣ２に電圧Ｖａの走査パルスを印加するとともに、２行目に発光するべき放電セルに対応するデータ電極Ｄｋに電圧Ｖｄの書込みパルスを印加する。これにより、走査パルスと書込みパルスとが同時に印加された２行目の放電セルでは書込み放電が発生する。こうして、２行目の放電セルにおける書込み動作を行う。
　同様の書込み動作を、走査電極ＳＣ３、走査電極ＳＣ４、・・・、走査電極ＳＣｎという順番で、ｎ行目の放電セルに至るまで順次行い、サブフィールドＳＦ１の書込み期間Ｔｗ１が終了する。このようにして、書込み期間Ｔｗ１では、発光するべき放電セルに選択的に書込み放電を発生し、その放電セルに維持放電のための壁電荷を形成する。
　なお、初期化期間Ｔｉ１の後半に維持電極ＳＵ１～維持電極ＳＵｎに印加する電圧Ｖｅと、書込み期間Ｔｗ１に維持電極ＳＵ１～維持電極ＳＵｎに印加する電圧Ｖｅとは互いに異なる電圧値であってもよい。
　サブフィールドＳＦ１の維持期間Ｔｓ１では、まず維持電極ＳＵ１～維持電極ＳＵｎに電圧０（Ｖ）を印加する。そして、走査電極ＳＣ１～走査電極ＳＣｎに正の電圧Ｖｓの維持パルスを印加する。
　この維持パルスの印加により、書込み期間Ｔｗ１に書込み放電を発生した放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの電圧差が放電開始電圧を超え、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が発生する。そして、この維持放電により発生した紫外線により、維持放電が発生した放電セルの蛍光体層３５が発光する。また、この維持放電により、走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらに、データ電極Ｄｋ上にも正の壁電圧が蓄積される。ただし、書込み期間Ｔｗ１において書込み放電が発生しなかった放電セルでは維持放電は発生しない。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎに電圧０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｓの維持パルスを印加する。直前に維持放電を発生した放電セルでは再び維持放電が発生し、維持電極ＳＵｉ上に負の壁電圧が蓄積され、走査電極ＳＣｉ上に正の壁電圧が蓄積される。
　以降同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに、輝度重みに所定の輝度倍数を乗じた数の維持パルスを交互に印加する。こうして、書込み期間において書込み放電を発生した放電セルは、輝度重みに応じた回数の維持放電を発生し、輝度重みに応じた輝度で発光する。
　なお、例えば、輝度倍数が２倍のとき、輝度重み「１」のサブフィールドの維持期間では、走査電極２２と維持電極２３とにそれぞれ２回ずつ維持パルスを印加する。そのため、その維持期間で発生する維持パルスの数は４となる。
　そして、維持期間Ｔｓ１における維持パルスの発生後（維持期間の最後）に、維持電極ＳＵ１～維持電極ＳＵｎおよびデータ電極Ｄ１～データ電極Ｄｍに電圧０（Ｖ）を印加したまま、走査電極ＳＣ１～走査電極ＳＣｎに電圧０（Ｖ）から電圧Ｖｓまで緩やかに上昇する上り傾斜波形電圧を印加する。
　電圧Ｖｓを放電開始電圧を超える電圧に設定することで、走査電極ＳＣ１～走査電極ＳＣｎへ印加する上り傾斜波形電圧が放電開始電圧を超えて上昇する間に、維持放電を発生した放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間に、微弱な放電（消去放電）が持続して発生する。
　この微弱な放電で発生した荷電粒子は、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧差を緩和するように、維持電極ＳＵｉ上および走査電極ＳＣｉ上に壁電荷となって蓄積される。これにより、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が弱められる。こうして、放電セル内における不要な壁電荷が消去される。
　走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧が電圧Ｖｓに到達したら、走査電極ＳＣ１～走査電極ＳＣｎへの印加電圧を電圧０（Ｖ）まで下降する。こうして、サブフィールドＳＦ１の維持期間Ｔｓ１における維持動作が終了する。
　以上により、サブフィールドＳＦ１が終了する。
　次に、選択初期化サブフィールドについてサブフィールドＳＦ２を例に挙げて説明する。
　サブフィールドＳＦ２の初期化期間Ｔｉ２では、データ電極Ｄ１～データ電極Ｄｍに電圧０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅを印加する。
　走査電極ＳＣ１～走査電極ＳＣｎには放電開始電圧未満となる電圧（例えば、電圧０（Ｖ））から負の電圧Ｖｉ４に向かって、初期化期間Ｔｉ１で発生した下り傾斜波形電圧と同じ勾配で下降する下り傾斜波形電圧を印加する。電圧Ｖｉ４は、放電開始電圧を超える電圧に設定する。
　この下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、直前のサブフィールド（図３では、サブフィールドＳＦ１）の維持期間Ｔｓ１に維持放電を発生した放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの間、および走査電極ＳＣｉとデータ電極Ｄｋとの間でそれぞれ微弱な初期化放電が発生する。
　そして、この初期化放電により、走査電極ＳＣｉ上の負の壁電圧および維持電極ＳＵｉ上の正の壁電圧が弱められる。また、データ電極Ｄｋ上の正の壁電圧の過剰な部分が放電される。こうして、放電セル内の壁電圧は書込み期間Ｔｗ２における書込み動作に適した壁電圧に調整される。
　一方、直前のサブフィールド（サブフィールドＳＦ１）の維持期間Ｔｓ１に維持放電を発生しなかった放電セルでは、初期化放電は発生せず、それ以前の壁電圧が保たれる。
　上述の電圧波形が、直前のサブフィールドの書込み期間（ここでは、書込み期間Ｔｗ１）で書込み動作を行った放電セルで選択的に初期化放電を発生する選択初期化波形である。そして、選択初期化波形を走査電極２２に印加する動作が選択初期化動作である。
　以上により、選択初期化サブフィールドであるサブフィールドＳＦ２の初期化期間Ｔｉ２における選択初期化動作が終了する。
　サブフィールドＳＦ２の書込み期間Ｔｗ２では、サブフィールドＳＦ１の書込み期間Ｔｗ１と同様の駆動電圧波形を各電極に印加する。続く維持期間Ｔｓ２も、サブフィールドＳＦ１の維持期間Ｔｓ１と同様に、輝度重みに応じた数の維持パルスを走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに交互に印加する。
　サブフィールドＳＦ３以降の各サブフィールドでは、維持期間Ｔｓｊ（ｊ＝３～１０）に発生する維持パルスの数を除き、サブフィールドＳＦ２と同様の駆動電圧波形を各電極に印加する。
　以上が、本実施の形態においてパネル１０の各電極に印加する駆動電圧波形の概要である。
　なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｉ１＝１４０（Ｖ）、電圧Ｖｉ２＝３４０（Ｖ）、電圧Ｖｉ３＝２００（Ｖ）、電圧Ｖｉ４＝－１９５（Ｖ）、電圧Ｖｃ＝－６０（Ｖ）、電圧Ｖａ＝－２００（Ｖ）、電圧Ｖｓ＝２００（Ｖ）、電圧Ｖｅ＝１３０（Ｖ）、電圧Ｖｄ＝７０（Ｖ）である。また、初期化期間Ｔｉ１に発生する上り傾斜波形電圧の勾配は約１．３Ｖ／μｓｅｃであり、維持期間Ｔｓｊ（ｊ＝１～１０）に発生する上り傾斜波形電圧の勾配は約１０Ｖ／μｓｅｃであり、初期化期間Ｔｉｊ（ｊ＝１～１０）に発生する下り傾斜波形電圧の勾配は約－１．５Ｖ／μｓｅｃである。
　しかし、上述した電圧値や勾配の具体的な数値は単なる一例に過ぎず、本発明は、各電圧値や勾配が上述した数値に限定されるものではない。各電圧値や勾配等は、パネルの放電特性やプラズマディスプレイ装置の仕様等にもとづき最適に設定することが望ましい。
　なお、本実施の形態では、サブフィールドＳＦ１を強制初期化動作を行う強制初期化サブフィールドとし、他のサブフィールド（サブフィールドＳＦ２～サブフィールドＳＦ１０）を選択初期化動作を行う選択初期化サブフィールドとする例を説明した。しかし、本発明は何らこの構成に限定されるものではない。例えば、サブフィールドＳＦ１を選択初期化サブフィールドとしたり、あるいは複数のサブフィールドを強制初期化サブフィールドとしてもよい。
　次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。
　図４は、本発明の実施の形態１におけるプラズマディスプレイ装置４０を構成する回路ブロックの一例を概略的に示す図である。
　プラズマディスプレイ装置４０は、パネル１０と、パネル１０を駆動する駆動回路とを備えている。駆動回路は、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１に入力される画像信号は、赤の画像信号、緑の画像信号、青の画像信号である。画像信号処理回路４１は、赤の画像信号、緑の画像信号、青の画像信号にもとづき、各放電セルに赤、緑、青の各階調値（１フィールドで表現される階調値）を設定する。なお、画像信号処理回路４１は、入力される画像信号が輝度信号（Ｙ信号）および彩度信号（Ｃ信号、またはＲ－Ｙ信号およびＢ－Ｙ信号、またはｕ信号およびｖ信号等）を含むときには、その輝度信号および彩度信号にもとづき赤の画像信号、緑の画像信号、青の画像信号を算出し、その後、各放電セルに赤、緑、青の各階調値を設定する。そして、各放電セルに設定した赤、緑、青の階調値を、サブフィールド毎の点灯・非点灯を示す画像データ（発光・非発光をデジタル信号の「１」、「０」に対応させたデータのこと）に変換する。すなわち、画像信号処理回路４１は、赤の画像信号、緑の画像信号、青の画像信号を、赤の画像データ、緑の画像データ、青の画像データに変換して出力する。
　タイミング発生回路４５は、水平同期信号および垂直同期信号にもとづき、各回路ブロックの動作を制御する各種のタイミング信号を発生する。そして、発生したタイミング信号をそれぞれの回路ブロック（データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、および画像信号処理回路４１等）へ供給する。
　走査電極駆動回路４３は、傾斜波形発生部、維持パルス発生部、走査パルス発生部（図４には示さず）を備え、タイミング発生回路４５から供給されるタイミング信号にもとづいて駆動電圧波形を作成し、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに印加する。傾斜波形発生部は、タイミング信号にもとづき、初期化期間Ｔｉｊ（ｊ＝１～１０）に、走査電極ＳＣ１～走査電極ＳＣｎに印加する強制初期化波形および選択初期化波形を発生する。維持パルス発生部は、タイミング信号にもとづき、維持期間Ｔｓｊ（ｊ＝１～１０）に、走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生する。走査パルス発生部は、複数の走査電極駆動ＩＣ（走査ＩＣ）を備え、タイミング信号にもとづき、書込み期間Ｔｗｊ（ｊ＝１～１０）に、走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルスを発生する。
　維持電極駆動回路４４は、維持パルス発生部、電圧Ｖｅを発生する回路（図４には示さず）を備え、タイミング発生回路４５から供給されるタイミング信号にもとづいて駆動電圧波形を作成し、維持電極ＳＵ１～維持電極ＳＵｎのそれぞれに印加する。維持期間Ｔｓｊ（ｊ＝１～１０）では、タイミング信号にもとづいて維持パルスを発生し、維持電極ＳＵ１～維持電極ＳＵｎに印加する。初期化期間Ｔｉｊ（ｊ＝１～１０）および書込み期間Ｔｗｊ（ｊ＝１～１０）では、タイミング信号にもとづいて電圧Ｖｅを発生し、維持電極ＳＵ１～維持電極ＳＵｎに印加する。
　データ電極駆動回路４２は、画像信号処理回路４１から出力される各色の画像データおよびタイミング発生回路４５から供給されるタイミング信号にもとづき、各データ電極Ｄ１～データ電極Ｄｍに対応する書込みパルスを発生する。そして、データ電極駆動回路４２は、その書込みパルスを書込み期間Ｔｗｊ（ｊ＝１～１０）に各データ電極Ｄ１～データ電極Ｄｍに印加する。
　次に、走査電極駆動回路４３の詳細とその動作について説明する。
　図５は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の走査電極駆動回路４３の一構成例を概略的に示す回路図である。走査電極駆動回路４３は、維持パルスを発生する維持パルス発生部７０と、傾斜波形電圧を発生する傾斜波形発生部６０と、走査パルスを発生する走査パルス発生部５０とを備える。そして、走査パルス発生部５０の各出力端子は、パネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。
　なお、本実施の形態では、傾斜波形発生部６０と走査パルス発生部５０との電気的な接続点を「節点Ｐ０」と記す。また、以下の説明においてスイッチング素子を導通させる動作を「オン」、遮断させる動作を「オフ」と表記し、スイッチング素子をオンさせる信号を「Ｈ」、オフさせる信号を「Ｌ」と表記する。なお、図５では、各回路に入力されるタイミング信号（タイミング発生回路４５から供給されるタイミング信号）の信号経路の詳細は省略する。
　走査パルス発生部５０は、ｎ本の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルスを印加するためのスイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎおよびスイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎと、電源Ｅ５１と、スイッチング素子Ｑ５２とを有する。
　電源Ｅ５１は、正の電圧Ｖｑを発生し、走査パルス発生部５０の節点Ｐ０の電位に電圧Ｖｑを重畳する。
　スイッチング素子Ｑ５１Ｈｉ（ｉ＝１～ｎ）の一方の端子とスイッチング素子Ｑ５１Ｌｉの一方の端子とは互いに接続されており、その接続箇所が走査パルス発生部５０の出力端子となって、走査電極ＳＣｉに接続されている。
　スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎの他方の端子は、電源Ｅ５１の高圧側に接続され、節点Ｐ０の電位に電圧Ｖｑを重畳した電圧が入力される。
　スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎの他方の端子は、電源Ｅ５１の低圧側に接続され、節点Ｐ０の電位が入力される。
　そして、スイッチング素子Ｑ５１Ｈｉをオンにしスイッチング素子Ｑ５１Ｌｉをオフにすることで電源Ｅ５１の高圧側の電圧（節点Ｐ０の電位に電圧Ｖｑを重畳した電圧）を走査電極ＳＣｉに印加する。また、スイッチング素子Ｑ５１Ｌｉをオンにしスイッチング素子Ｑ５１Ｈｉをオフにすることで電源Ｅ５１の低圧側の電圧（節点Ｐ０の電位）を走査電極ＳＣｉに印加する。
　なお、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎ、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎは複数の出力毎にまとめられ、ＩＣ化されている。このＩＣが走査ＩＣである。
　スイッチング素子Ｑ５２は、節点Ｐ０を負の電圧Ｖａに接続する。
　そして、走査パルス発生部５０は、書込み期間Ｔｗｊ（ｊ＝１～１０）においては、スイッチング素子Ｑ５２をオンにして接点Ｐ０の電位を負の電圧Ｖａに等しくし、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎの他方の端子には負の電圧Ｖａを印加し、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎの他方の端子には電圧Ｖａ＋電圧Ｖｑとなった電圧Ｖｃを印加する。そして、画像データにもとづき、走査パルスを印加する走査電極ＳＣｉに対しては、スイッチング素子Ｑ５１Ｈｉをオフ、スイッチング素子Ｑ５１Ｌｉをオンにすることで、スイッチング素子Ｑ５１Ｌｉを経由して走査電極ＳＣｉに負極性の走査パルス電圧Ｖａを印加する。走査パルスを印加しない走査電極ＳＣｈ（ｈは、１～ｎのうちｉを除いたもの）に対しては、スイッチング素子Ｑ５１Ｌｈをオフ、スイッチング素子Ｑ５１Ｈｈをオンにすることで、スイッチング素子Ｑ５１Ｈｈを経由して走査電極ＳＣｈに電圧Ｖａ＋電圧Ｖｑ（＝電圧Ｖｃ）を印加する。
　このように、走査パルス発生部５０は、書込み期間Ｔｗｊ（ｊ＝１～１０）においては、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎおよびスイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎのオン・オフを順次切り換えながら、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルスを順次印加する。
　また、走査パルス発生部５０は、維持期間Ｔｓｊ（ｊ＝１～１０）においては、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎをオフにし、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎをオンにする。こうして、維持パルス発生部７０の出力を、そのまま走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに印加する。
　また、走査パルス発生部５０は、初期化期間Ｔｉｊ（ｊ＝１～１０）においては、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎおよびスイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎのオン・オフを制御して、傾斜波形発生部６０の出力と、傾斜波形発生部６０の出力に電圧Ｖｑを重畳した電圧とのいずれかを、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに印加する。
　傾斜波形発生部６０は、上り波形発生部６１と、下り波形発生部６６と、スイッチング素子Ｑ６９とを有する。上り波形発生部６１は上り傾斜波形電圧を発生し、下り波形発生部６６は下り傾斜波形電圧を発生する。
　スイッチング素子Ｑ６９は分離スイッチである。スイッチング素子Ｑ６９は、下り波形発生部６６が動作しているときに、下り波形発生部６６と、上り波形発生部６１および維持パルス発生部７０と電気的に分離し、走査電極駆動回路４３を構成するトランジスタの寄生ダイオードを介して電流が逆流するのを防止する。
　本実施の形態における上り波形発生部６１は、消費電力を削減し、上り波形発生部６１に使用するトランジスタの発熱を抑えるための工夫がなされている。これらの詳細は後述する。以下、上り波形発生部６１の概要を説明する。
　なお、図５には、上り波形発生部６１の入力端子を入力端子ＩＮ６１、下り波形発生部６６の入力端子を入力端子ＩＮ６６と示している。
　上り波形発生部６１は、第１のトランジスタＱ６２（以下、単に「トランジスタＱ６２」と呼称する）と、第２のトランジスタＱ６３（以下、単に「トランジスタＱ６３」と呼称する）とを有する。そして、上り波形発生部６１は、節点Ｐ０の電位を、元の電圧から元の電圧に電圧Ｖｓを重畳した電圧まで上昇させ、上り傾斜波形電圧を発生する。
　サブフィールドＳＦ１の初期化期間Ｔｉ１の前半部の直前においては、節点Ｐ０の電位は電圧０（Ｖ）である。したがって、サブフィールドＳＦ１の初期化期間Ｔｉ１の前半部では、上り波形発生部６１は、節点Ｐ０の電位を電圧０（Ｖ）から電圧Ｖｓまで上昇する。こうして、上り波形発生部６１は、電圧０（Ｖ）から電圧Ｖｓまで上昇する上り傾斜波形電圧を発生する。
　このとき、走査パルス発生部５０は、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎをオフにし、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎをオンにする。これにより、走査パルス発生部５０からは、上り波形発生部６１から出力される上り傾斜波形電圧に電圧Ｖｑを重畳した電圧が出力される。
　こうして、走査電極駆動回路４３は、サブフィールドＳＦ１の初期化期間Ｔｉ１の前半部に、電圧Ｖｑから（電圧Ｖｑ＋電圧Ｖｓ）まで上昇する上り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　ここで、電圧Ｖｉ１は電圧Ｖｑに等しい電圧であり、電圧Ｖｉ２は（電圧Ｖｑ＋電圧Ｖｓ）に等しい電圧であるものとする。
　上り波形発生部６１は、各サブフィールドの維持期間Ｔｓｊ（ｊ＝１～１０）の最後においても、上り傾斜波形電圧を発生する。維持期間Ｔｓｊ（ｊ＝１～１０）においては、最後の維持パルスを発生した後の節点Ｐ０の電位は電圧０（Ｖ）である。したがって、上り波形発生部６１は、維持期間Ｔｓｊ（ｊ＝１～１０）の最後に、電圧０（Ｖ）から電圧Ｖｓまで上昇する上り傾斜波形電圧を発生する。
　このとき、走査パルス発生部５０は、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎをオンにし、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎをオフにする。これにより、走査パルス発生部５０からは、上り波形発生部６１から出力される上り傾斜波形電圧がそのまま出力される。
　こうして、走査電極駆動回路４３は、各サブフィールドの維持期間Ｔｓｊ（ｊ＝１～１０）の最後に、電圧０（Ｖ）から電圧Ｖｓまで上昇する上り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　下り波形発生部６６は、ミラー積分回路である。下り波形発生部６６は、トランジスタＱ６６と、コンデンサＣ６６と、抵抗Ｒ６６とを有する。
　トランジスタＱ６６のドレイン端子は節点Ｐ０に接続され、ソース端子は負の電圧Ｖａを発生する電源に接続されている。
　そして、下り波形発生部６６は、節点Ｐ０の電位を元の電圧から負の電圧Ｖａに向かって下降させ、下り傾斜波形電圧を発生する。
　すなわち、下り波形発生部６６は、初期化期間Ｔｉ１の後半部においては、電圧Ｖｓから負の電圧Ｖａに向かって下降する下り傾斜波形電圧を発生し、初期化期間Ｔｉｊ（ｊ＝２～１０）においては、電圧０（Ｖ）から負の電圧Ｖａに向かって下降する下り傾斜波形電圧を発生する。
　このとき、走査パルス発生部５０は、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎをオンにし、スイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎをオフにする。これにより、走査パルス発生部５０からは、下り波形発生部６６から出力される下り傾斜波形電圧がそのまま出力される。
　こうして、走査電極駆動回路４３は、サブフィールドＳＦ１の初期化期間Ｔｉ１の後半部では、電圧Ｖｓから負の電圧Ｖａに向かって下降する下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加し、サブフィールドＳＦ２以降の初期化期間Ｔｉｊ（ｊ＝２～１０）では、電圧０（Ｖ）から負の電圧Ｖａに向かって下降する下り傾斜波形電圧を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　ここで、電圧Ｖｉ３は電圧Ｖｓに等しい電圧であり、負の電圧Ｖｉ４は負の電圧Ｖａよりもやや高い（例えば、約５（Ｖ）高い）電圧であるものとする。
　維持パルス発生部７０は、電力回収部７１と、クランプ部７５とを有する。維持パルス発生部７０は、維持期間Ｔｓｊ（ｊ＝１～１０）において走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生する。
　電力回収部７１は、電力回収コンデンサＣ７１と、スイッチング素子Ｑ７２およびスイッチング素子Ｑ７３と、ダイオードＤｉ７２およびダイオードＤｉ７３と、共振用のインダクタＬ７２およびインダクタＬ７３とを有する。
　電力回収コンデンサＣ７１は電極間容量Ｃｐに比べて十分に大きい容量を持ち、電力回収部７１の電源として働くように、電圧Ｖｓのほぼ半分の電圧（Ｖｓ／２）に充電されている。
　クランプ部７５は、スイッチング素子Ｑ７６、スイッチング素子Ｑ７７を有する。スイッチング素子Ｑ７６は走査電極ＳＣ１～走査電極ＳＣｎを電圧Ｖｓにクランプする。スイッチング素子Ｑ７７は走査電極ＳＣ１～走査電極ＳＣｎを電圧０（Ｖ）にクランプする。
　例えば、維持パルスを立ち上げる際には、スイッチング素子Ｑ７２をオンにして電極間容量ＣｐとインダクタＬ７２とを共振させ、電力回収コンデンサＣ７１に蓄えられた電力を、スイッチング素子Ｑ７２、ダイオードＤｉ７２およびインダクタＬ７２を介して走査電極ＳＣ１～走査電極ＳＣｎに供給し、電極間容量Ｃｐに充電する。そして、走査電極ＳＣ１～走査電極ＳＣｎの電圧が電圧Ｖｓに近づいた時点で、スイッチング素子Ｑ７６をオンにして、走査電極ＳＣ１～走査電極ＳＣｎを電圧Ｖｓにクランプする。
　維持パルスを立ち下げる際には、スイッチング素子Ｑ７３をオンにして電極間容量ＣｐとインダクタＬ７３とを共振させ、電極間容量Ｃｐに蓄えられた電力を、インダクタＬ７３、ダイオードＤｉ７３およびスイッチング素子Ｑ７３を通して電力回収コンデンサＣ７１に回収する。そして、走査電極ＳＣ１～走査電極ＳＣｎの電圧が電圧０（Ｖ）に近づいた時点で、スイッチング素子Ｑ７７をオンにして、走査電極ＳＣ１～走査電極ＳＣｎを電圧０（Ｖ）にクランプする。
　このように、維持パルス発生部７０の電力回収部７１は、スイッチング素子Ｑ７２またはスイッチング素子Ｑ７３のいずれかをオンにすることで、インダクタＬ７２またはインダクタＬ７３のいずれかと電極間容量ＣｐとをＬＣ共振させ、電力回収コンデンサＣ７１と電極間容量Ｃｐとの間で電力の移動を行うので、電源からの電力供給を受けずに走査電極ＳＣ１～走査電極ＳＣｎを駆動することができる。
　また、維持パルス発生部７０のクランプ部７５は、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｓを印加するときのインピーダンスが電力回収部７１と比較して小さいので、強い維持放電を発生するときに、大きな放電電流を安定して走査電極ＳＣ１～走査電極ＳＣｎに流すことができる。
　なお、維持パルス発生部７０は、タイミング発生回路４５から出力されるタイミング信号にもとづき各スイッチング素子を切り換えることで維持パルスを発生する。
　図６は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の上り波形発生部６１の一構成を概略的に示す回路図である。
　上り波形発生部６１は、定電流源Ｉ６１と、コンデンサＣ６１と、ダイオードＤｉ６２と、トランジスタＱ６２と、トランジスタＱ６３と、定電圧源Ｅ６３とを有する。
　定電流源Ｉ６１は、制御信号ＳＧ６１により制御される定電流源である。定電流源Ｉ６１は、制御信号ＳＧ６１が「Ｈ」であれば一定の電流を出力し、制御信号ＳＧ６１が「Ｌ」であれば電流を出力しない。なお、制御信号ＳＧ６１は入力端子ＩＮ６１（図５において、上り波形発生部６１の入力端子として示される２つの端子）の端子間の電位差として表される信号である。
　コンデンサＣ６１の一方の端子は電圧Ｖｓの電源に接続され、他方の端子は定電流源Ｉ６１の出力端子に接続されている。以下、コンデンサＣ６１と定電流源Ｉ６１との電気的な接続点を「節点Ｐ６１」と記す。
　トランジスタＱ６３のドレイン端子は電圧Ｖｓの電源に接続され、トランジスタＱ６３のソース端子はトランジスタＱ６２のドレイン端子に接続されている。トランジスタＱ６３のソース端子とトランジスタＱ６２のドレイン端子との接続点は、逆流防止用のダイオードＤｉ６２を介して、所定の電圧（電圧（Ｖｓ／２））の電源に接続されている。
　このように、トランジスタＱ６２とトランジスタＱ６３とを、それぞれの電流経路が直列となるように接続する。そして、トランジスタＱ６２とトランジスタＱ６３との電気的な接続点には逆流防止用のダイオードＤｉ６２を介して所定の電圧（Ｖｓ／２）を印加する。以下、トランジスタＱ６２のドレイン端子とトランジスタＱ６３のソース端子との電気的な接続点を「節点Ｐ６２」と記す。
　本実施の形態におけるプラズマディスプレイ装置４０において、所定の電圧である電圧（Ｖｓ／２）の電源には、維持パルス発生部７０の電力回収コンデンサＣ７１を用いている。そのため、節点Ｐ６２は、ダイオードＤｉ６２を介して電力回収コンデンサＣ７１に接続されている。すなわち、電力回収コンデンサＣ７１から供給される電圧Ｖｓ／２を、ダイオードＤｉ６２を介して節点Ｐ６２に供給する。またトランジスタＱ６２のソース端子は、上り波形発生部６１の出力端子であり、スイッチング素子Ｑ６９を介して傾斜波形発生部６０と走査パルス発生部５０との電気的な接続点である節点Ｐ０に接続されている。
　トランジスタＱ６２のゲート端子（トランジスタＱ６２の制御端子）には、コンデンサＣ６１と定電流源Ｉ６１との電気的な接続点である節点Ｐ６１の電圧を印加する。トランジスタＱ６３のゲート端子（トランジスタＱ６３の制御端子）には、トランジスタＱ６２のゲート端子に印加した電圧に、定電圧源Ｅ６３が発生する正の電圧を重畳した電圧を印加する。
　したがって、第２のトランジスタであるトランジスタＱ６３のゲート端子には、第１のトランジスタであるトランジスタＱ６２のゲート端子に印加される電圧よりも、常に定電圧源Ｅ６３の電圧分だけ高い電圧が印加される。以下、トランジスタＱ６３のゲート端子と定電圧源Ｅ６３との電気的な接続点を「節点Ｐ６３」と記す。
　図７は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の上り波形発生部６１の動作を説明するための波形図である。図７には、維持期間Ｔｓｊ（ｊ＝１～１０）の最後において走査電極ＳＣ１～走査電極ＳＣｎに上り傾斜波形電圧を印加する際の各節点（接点Ｐ０、接点Ｐ６１、接点Ｐ６２、接点Ｐ６３）の電圧と、制御信号ＳＧ６１と、トランジスタＱ６２のゲート－ソース間の電圧（電圧Ｖｇｓ２）と、トランジスタＱ６３のゲート－ソース間の電圧（電圧Ｖｇｓ３）とを示す。なお、図７に示す波形図において、横軸は時間を示し、縦軸は電圧を示す。
　維持期間Ｔｓｊ（ｊ＝１～１０）において、走査パルス発生部５０のスイッチング素子Ｑ５１Ｈ１～スイッチング素子Ｑ５１Ｈｎはオフであり、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎはオンであり、スイッチング素子Ｑ６９はオンであり、節点Ｐ０の電圧には維持パルス発生部７０で発生した維持パルスが重畳されている。そして、走査電極ＳＣ１～走査電極ＳＣｎに上り傾斜波形電圧を印加する直前の節点Ｐ０の電圧は、電圧０（Ｖ）である。したがって、コンデンサＣ６１は、コンデンサＣ６１の両端の電位差がほぼ電圧Ｖｓになるように充電されており、節点Ｐ６１の電圧も電圧０（Ｖ）である。
　時刻ｔ１において、制御信号ＳＧ６１を「Ｈ」にする。これにより、定電流源Ｉ６１は動作を開始して一定の電流をコンデンサＣ６１に供給し始め、節点Ｐ６１の電圧は上昇し始める。そのため、トランジスタＱ６２のゲート－ソース間の電位差（電圧Ｖｇｓ２）も上昇し始める。
　節点Ｐ６１の電圧が上昇し、時刻ｔ２において、トランジスタＱ６２のゲート－ソース間の電位差（電圧Ｖｇｓ２）がトランジスタＱ６２の動作開始電圧（閾値電圧）を超えると、トランジスタＱ６２のドレイン－ソース間の抵抗が低下する。これにより、電力回収コンデンサＣ７１から、ダイオードＤｉ６２を介してトランジスタＱ６２に電流が流れる。そして、節点Ｐ６１の電圧が上昇するのと同じ速さで節点Ｐ０の電圧も上昇し始める。節点Ｐ６１の電圧が上昇する速さは、コンデンサＣ６１の容量値と定電流源Ｉ６１の電流値とによって決まる。
　こうして、電圧（Ｖｓ／２）の電源である電力回収コンデンサＣ７１から、ダイオードＤｉ６２、トランジスタＱ６２、スイッチング素子Ｑ６９、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎを介して、走査電極ＳＣ１～走査電極ＳＣｎへ電流Ｉｄが流れて電極間容量Ｃｐに電荷が蓄積していき、走査電極ＳＣ１～走査電極ＳＣｎの電圧が一定の速度で上昇する。このとき、節点Ｐ６２の電圧は、ほぼ電圧（Ｖｓ／２）となるので、トランジスタＱ６３は遮断したままである。
　節点Ｐ６３の電圧が電圧（Ｖｓ／２）を超えて上昇して、時刻ｔ３においてトランジスタＱ６３のゲート－ソース間の電位差（電圧Ｖｇｓ３）がトランジスタＱ６３の動作開始電圧（閾値電圧）を超えると、トランジスタＱ６３のドレイン－ソース間の抵抗が低下する。これにより、電圧Ｖｓの電源からトランジスタＱ６３に電流が流れ始め、節点Ｐ６２の電圧は、電圧（Ｖｓ／２）を超えて上昇し始める。節点Ｐ６２の電圧は、電力回収コンデンサＣ７１の電圧（Ｖｓ／２）よりも高くなるが、ダイオードＤｉ６２により、節点Ｐ６２から電力回収コンデンサＣ７１への電流は遮断される。
　こうして、電圧Ｖｓの電源から、トランジスタＱ６３、トランジスタＱ６２、スイッチング素子Ｑ６９、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎを介して、走査電極ＳＣ１～走査電極ＳＣｎへ電流Ｉｄが流れて電極間容量Ｃｐに電荷が蓄積していき、走査電極ＳＣ１～走査電極ＳＣｎの電圧は引き続き一定の速度で上昇する。
　そして、時刻ｔ４において、節点Ｐ０の電圧は電圧Ｖｓ付近に達する。
　なお、節点Ｐ０の電圧が電圧Ｖｓ付近に達するまで制御信号ＳＧ６１を「Ｈ」に維持し続けてもよいが、節点Ｐ０の電圧が電圧Ｖｓに達する前に制御信号ＳＧ６１を「Ｈ」から「Ｌ」にすることで、上り傾斜波形電圧の上昇を電圧Ｖｓ未満の任意の電圧で停止することも可能である。
　このように、本実施の形態における上り波形発生部６１は、電極間容量Ｃｐに蓄積する電力を供給する電源が、電力回収コンデンサＣ７１から電圧Ｖｓの電源へ滑らかに切り替わるので、電圧の勾配が「０」になる等の特異点を発生することなく、一定の勾配で滑らかに上昇する上り傾斜波形電圧を発生することができる。
　なお、定電圧源Ｅ６３の電圧は、例えば、トランジスタＱ６２のソース－ドレイン間の飽和電圧（ｓａｔｕｒａｔｉｏｎ　ｖｏｌｔａｇｅ）が約２（Ｖ）であり、トランジスタＱ６３のソース－ゲート間の動作開始電圧が約３（Ｖ）であれば、約５（Ｖ）に設定すればよい。
　次に、上り波形発生部６１の消費電力およびトランジスタＱ６２、トランジスタＱ６３の消費電力について説明する。
　図８は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の上り波形発生部６１の各素子における電圧および電流を概略的に示す図である。
　図８には、上から順に、節点Ｐ０の電圧、トランジスタＱ６２のドレイン－ソース間の電圧Ｖｄｓ２、トランジスタＱ６２のドレイン電流Ｉｄ２、トランジスタＱ６３のドレイン－ソース間の電圧Ｖｄｓ３、トランジスタＱ６３のドレイン電流Ｉｄ３を示す。なお、図８において、横軸は時間を表し、縦軸は電圧または電流を表す。
　なお、図８に示す時刻ｔ２、時刻ｔ３、時刻ｔ４は、図７に示した時刻ｔ２、時刻ｔ３、時刻ｔ４のことである。
　図８に示すように、時刻ｔ２から時刻ｔ３までの期間はトランジスタＱ６３に電流は流れない。したがって、その期間、トランジスタＱ６３の消費電力は「０」である。
　一方、時刻ｔ２から時刻ｔ３までの期間、トランジスタＱ６２には一定の電流Ｉｄが流れる。また、トランジスタＱ６２のドレイン－ソース間の電圧Ｖｄｓ２は、時刻ｔ２から時刻ｔ３の期間に電圧（Ｖｓ／２）から電圧０（Ｖ）付近まで減少する。電流Ｉｄは等価容量Ｃｐを用いると以下の様に表すことができる。
Ｉｄ＝Ｃｐ・ｄ（Ｖｄｓ１）／ｄｔ
したがって、
∫Ｉｄ・Ｖｄｓ１・ｄｔ＝Ｃｐ・（Ｖｓ／２）２／２
                     ＝Ｃｐ・Ｖｓ２／８
となる。したがって、時刻ｔ２から時刻ｔ３までの期間のトランジスタＱ６２の消費電力は、Ｃｐ・Ｖｓ２／８である。
　時刻ｔ３から時刻ｔ４までの期間、トランジスタＱ６２には引き続き一定の電流Ｉｄが流れる。しかし、その期間、トランジスタＱ６２のドレイン－ソース間の電圧Ｖｄｓ２は低い。したがって、その期間のトランジスタＱ６２の消費電力は僅かである。
　一方、時刻ｔ３から時刻ｔ４までの期間、トランジスタＱ６３には一定の電流Ｉｄが流れる。また、トランジスタＱ６３のドレイン－ソース間の電圧Ｖｄｓ３は、時刻ｔ３から時刻ｔ４の期間に電圧（Ｖｓ／２）から電圧０（Ｖ）付近まで減少する。そして、トランジスタＱ６３の消費電力も上述と同様に以下の式で表すことができる。
∫Ｉｄ・Ｖｄｓ２・ｄｔ＝Ｃｐ・（Ｖｓ／２）２／２
                     ＝Ｃｐ・Ｖｓ２／８
したがって、時刻ｔ３から時刻ｔ４までの期間のトランジスタＱ６３の消費電力も、Ｃｐ・Ｖｓ２／８である。
　ここで、従来のプラズマディスプレイ装置における上り波形発生部の消費電力を計算する。例えば、１個のトランジスタを用いた１つのミラー積分回路のみを用いて、基準電位の電圧を電圧０（Ｖ）から電圧Ｖｓまで上昇させることを想定する。その場合、そのトランジスタの消費電力は、Ｃｐ・Ｖｓ２／２である。
　上述したように、時刻ｔ２から時刻ｔ３までの期間におけるトランジスタＱ６２の消費電力はＣｐ・Ｖｓ２／８であり、時刻ｔ３から時刻ｔ４までの期間におけるトランジスタＱ６３の消費電力はＣｐ・Ｖｓ２／８であるので、それぞれの消費電力は、従来のプラズマディスプレイ装置におけるミラー積分回路のトランジスタの消費電力のおよそ１／４である。したがって、時刻ｔ２から時刻ｔ４までの期間において、本実施の形態における上り波形発生部６１の消費電力は、従来のプラズマディスプレイ装置におけるミラー積分回路と比較して、約１／２に削減されている。
　以上示したように、本実施の形態におけるプラズマディスプレイ装置４０の走査電極駆動回路４３は、上り傾斜波形電圧を発生する上り波形発生部６１に複数のトランジスタ（例えば、トランジスタＱ６２、トランジスタＱ６３）を有する。そして、それら複数のトランジスタを、それぞれの電流経路が直列になるように互いに接続する（例えば、トランジスタＱ６２のドレイン端子をトランジスタＱ６３のソース端子に接続する）。そして、定電流源の出力端子と上り傾斜波形電圧の最大電圧を発生する電源（例えば、電圧Ｖｓを発生する電源）との間にコンデンサ（例えば、コンデンサＣ６１）を挿入する。
　そして、それらのトランジスタの電気的な接続点（例えば、節点Ｐ６２）には、上り傾斜波形電圧の最大電圧（例えば、電圧Ｖｓ）よりも低く、上り傾斜波形電圧の最低電圧（例えば、電圧０（Ｖ））よりも高い所定の電圧（例えば、電力回収コンデンサＣ７１が出力する電圧Ｖｓ／２）を、逆流防止用のダイオード（例えば、ダイオードＤｉ６２）を介して印加する。
　そして、それらのトランジスタの１つ（例えば、トランジスタＱ６２）には、その制御端子（例えば、トランジスタＱ６２のゲート端子）に、一定の電流を出力する定電流源（例えば、定電流源Ｉ６１）の出力端子を接続する。他の１つのトランジスタ（例えば、トランジスタＱ６３）には、その制御端子（例えば、トランジスタＱ６３のゲート端子）に、その定電流源の出力端子の電圧に所定の正の電圧（例えば、定電圧源Ｅ６３が発生する電圧）を重畳した電圧を印加する。
　これにより、本実施の形態における上り波形発生部６１は、従来のプラズマディスプレイ装置におけるミラー積分回路と比較して消費電力を低減しつつ、滑らかな上り傾斜波形電圧を発生することができる。
　（実施の形態２）
　実施の形態１では、最も簡素な構成を有する上り波形発生部の例として、上り波形発生部６１を示し、その動作について説明した。しかし、上り波形発生部６１とは異なる構成で上り波形発生部を構成することもできる。
　以下、実施の形態２では、上り波形発生部６１とは異なる構成を有する上り波形発生部について説明する。なお、実施の形態２におけるプラズマディスプレイ装置において、上り波形発生部を除く各構成部（パネル、および上り波形発生部を除く各駆動回路）は実施の形態１に示したプラズマディスプレイ装置４０と同様であるので、説明を省略する。
　図９は、本発明の実施の形態２におけるプラズマディスプレイ装置の上り波形発生部８１の一構成を概略的に示す回路図である。
　上り波形発生部８１は、定電流源Ｉ８１と、コンデンサＣ８１と、ダイオードＤｉ８２と、ダイオードＤｉ９２と、ダイオードＤｉ９３と、トランジスタＱ８２と、トランジスタＱ８３と、トランジスタＱ９２と、抵抗Ｒ９３と、抵抗Ｒ９４とを有する。
　なお、図９には、上り波形発生部８１の入力端子を入力端子ＩＮ８１と示している。
　定電流源Ｉ８１は、トランジスタＱ９１と、ツェナーダイオードＤｉ９１と、抵抗Ｒ９１と、抵抗Ｒ９２とを有する。
　定電流源Ｉ８１は、制御信号ＳＧ８１により制御される定電流源である。定電流源Ｉ８１は、制御信号ＳＧ８１として所定の電圧（「Ｈ」）が印加されると一定の電流を出力し、制御信号ＳＧ８１が電圧０（Ｖ）（「Ｌ」）であれば電流を出力しない。なお、制御信号ＳＧ８１は入力端子ＩＮ８１（図９において、上り波形発生部６１の入力端子として示される２つの端子）の端子間の電位差として表される信号である。
　コンデンサＣ８１は、実施の形態１におけるコンデンサＣ６１と同様に、一方の端子は電圧Ｖｓの電源に接続され、他方の端子は定電流源Ｉ８１の出力端子に接続されている。
　トランジスタＱ８３は、実施の形態１におけるトランジスタＱ６３と同様に、ドレイン端子は電圧Ｖｓの電源に接続され、ソース端子はトランジスタＱ８２のドレイン端子に接続されている。トランジスタＱ８３のソース端子とトランジスタＱ８２のドレイン端子との接続点は、逆流防止用のダイオードＤｉ８２を介して、所定の電圧（電圧（Ｖｓ／２））の電源に接続されている。
　このように、トランジスタＱ８２とトランジスタＱ８３とを、それぞれの電流経路が直列となるように接続する。そして、トランジスタＱ８２とトランジスタＱ８３との電気的な接続点には逆流防止用のダイオードＤｉ８２を介して所定の電圧（Ｖｓ／２）を印加する。
　本実施の形態において、所定の電圧である電圧（Ｖｓ／２）の電源には、実施の形態１と同様に、維持パルス発生部７０の電力回収コンデンサＣ７１を用いている。そのため、トランジスタＱ８３のソース端子とトランジスタＱ８２のドレイン端子との接続点（以下、「節点Ｐ８２」と記す）は、ダイオードＤｉ８２を介して電力回収コンデンサＣ７１に接続されている。またトランジスタＱ８２のソース端子は、上り波形発生部８１の出力端子であり、スイッチング素子Ｑ６９を介して節点Ｐ０に接続されている。
　トランジスタＱ９２と抵抗Ｒ９３とはエミッタフォロア回路を構成している。そして、定電流源Ｉ８１が有するトランジスタＱ９１の出力端子は、このエミッタフォロア回路の入力端子に電気的に接続され（以下、この接続点を「節点Ｐ８１」と記す）、このエミッタフォロア回路の出力端子はトランジスタＱ８２のゲート端子に接続されている。
　トランジスタＱ９２は、トランジスタＱ８２のドレイン－ゲート間の電圧が低下したときに定電流源Ｉ８１の出力電流の一部がトランジスタＱ８２のゲート端子の入力容量および帰還容量に流入するのを防ぐために設けられている。また、ダイオードＤｉ９３は、定電流源Ｉ８１の動作が停止したときに、トランジスタＱ８２を速やかに遮断（ターンオフ）させるために設けられている。
　トランジスタＱ８３のゲート端子は、ダイオードＤｉ９２を介して入力端子ＩＮ８１の一方に接続されている。したがって、トランジスタＱ８３のゲート端子には、ダイオードＤｉ９２を介して制御信号ＳＧ８１が入力される。これにより、本実施の形態では、実施の形態１において図６に示した定電圧源Ｅ６３を省略することができる。
　また、トランジスタＱ８３のゲート端子とソース端子との間には抵抗Ｒ９４が挿入されている。ダイオードＤｉ９２および抵抗Ｒ９４は、トランジスタＱ８３のゲート－ソース間に、逆極性（ソース端子の電圧がゲート端子の電圧よりも高くなること）の高い電圧が印加されることを防止するために設けられている。
　また、ダイオードＤｉ９２は、トランジスタＱ８３のソース端子の電圧が制御信号ＳＧ８１の「Ｈ」よりも高くなったときに、制御信号ＳＧ８１の出力回路に電流が逆流するのを防止する働きを有する。
　このような構成の上り波形発生部８１は、制御信号ＳＧ８１が「Ｈ」になる（例えば、入力端子ＩＮ８１の２つの端子間の電位差を５（Ｖ）にする）と、定電流源Ｉ８１が動作を開始して一定の電流をコンデンサＣ８１に供給し始め、節点Ｐ８１の電圧は上昇し始める。そのため、トランジスタＱ８２のゲート－ソース間の電位差も上昇し始める。
　節点Ｐ８１の電圧が上昇し、トランジスタＱ８２のゲート－ソース間の電位差がトランジスタＱ８２の動作開始電圧（閾値電圧）を超えると、トランジスタＱ８２のドレイン－ソース間の抵抗が低下する。これにより、電力回収コンデンサＣ７１から、ダイオードＤｉ８２を介してトランジスタＱ８２に電流が流れる。そして、節点Ｐ８１の電圧が上昇するのと同じ速さで節点Ｐ０の電圧も上昇し始める。節点Ｐ８１の電圧が上昇する速さは、コンデンサＣ８１の容量値と定電流源Ｉ８１の電流値とによって決まる。
　こうして、電圧（Ｖｓ／２）の電源である電力回収コンデンサＣ７１から、ダイオードＤｉ８２、トランジスタＱ８２、スイッチング素子Ｑ６９、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎを介して、走査電極ＳＣ１～走査電極ＳＣｎへ電流Ｉｄが流れて電極間容量Ｃｐに電荷が蓄積していき、走査電極ＳＣ１～走査電極ＳＣｎの電圧が一定の速度で上昇する。
　このとき、節点Ｐ８２の電圧は、ほぼ電圧（Ｖｓ／２）となる。また、制御信号ＳＧ８１は、入力端子ＩＮ８１の２つの端子間の電位差として与えられる信号であるので、節点Ｐ０の電圧が上昇すると、その電圧上昇に同期して、トランジスタＱ８３のゲートに印加される電圧も上昇する。しかし、トランジスタＱ８３のゲートに印加される電圧が節点Ｐ８２の電圧よりも低い期間は、トランジスタＱ８３は遮断したままである。
　節点Ｐ０の電圧が上昇し、トランジスタＱ８３のゲートに印加される電圧が電圧（Ｖｓ／２）を超えて上昇すると、トランジスタＱ８３のゲート－ソース間の電位差がトランジスタＱ８３の動作開始電圧（閾値電圧）を超え、トランジスタＱ８３のドレイン－ソース間の抵抗が低下する。これにより、電圧Ｖｓの電源からトランジスタＱ８３に電流が流れ始める。
　これにより、節点Ｐ０の電圧は上昇を継続し、節点Ｐ０の電圧が電圧（Ｖｓ／２）を超えて上昇すると、節点Ｐ８２の電圧も上昇し始める。節点Ｐ８２の電圧は、電力回収コンデンサＣ７１の電圧（Ｖｓ／２）よりも高くなるが、ダイオードＤｉ８２により、節点Ｐ８２から電力回収コンデンサＣ７１への電流は遮断される。また、節点Ｐ８２の電圧上昇に同期して、トランジスタＱ８３のゲートに印加される電圧も上昇するので、トランジスタＱ８３は飽和状態になるまで電流を流す動作を継続する。
　こうして、電圧Ｖｓの電源から、トランジスタＱ８３、トランジスタＱ８２、スイッチング素子Ｑ６９、スイッチング素子Ｑ５１Ｌ１～スイッチング素子Ｑ５１Ｌｎを介して、走査電極ＳＣ１～走査電極ＳＣｎへ電流Ｉｄが流れて電極間容量Ｃｐに電荷が蓄積していき、走査電極ＳＣ１～走査電極ＳＣｎの電圧は引き続き一定の速度で上昇する。
　そして、本実施の形態における上り波形発生部８１の消費電力は、実施の形態１で説明した理由と同じ理由で、従来のプラズマディスプレイ装置におけるミラー積分回路と比較して、約１／２に削減される。
　このように、本実施の形態における上り波形発生部８１においても、実施の形態１に示した上り波形発生部６１と同様に、従来のプラズマディスプレイ装置におけるミラー積分回路と比較して消費電力を低減しつつ、滑らかな上り傾斜波形電圧を発生することができる。
　なお、実施の形態１、実施の形態２では、２つのトランジスタを用いて上り波形発生部を構成する例を説明したが、本発明は、上り波形発生部を構成するトランジスタの数が何ら２つに限定されるものではない。本発明における上り波形発生部は、３つ、あるいはそれ以上のトランジスタを用いて構成してもよい。
　例えば、３つのトランジスタを用いて上り波形発生部を構成する場合、１つ目のトランジスタのドレイン端子と２つ目のトランジスタのソース端子とを接続し、２つ目のトランジスタのドレイン端子と３つ目のトランジスタのソース端子とを接続する。こうして、３つのトランジスタを、それぞれの電流経路が直列となるように接続する。そして、１つ目のトランジスタのドレイン端子と２つ目のトランジスタのソース端子との接続点には、例えば電圧（Ｖｓ／３）を逆流防止用のダイオードを介して印加する。また、２つ目のトランジスタのドレイン端子と３つ目のトランジスタのソース端子との接続点には、例えば電圧（２Ｖｓ／３）を逆流防止用のダイオード介して印加する。そして、例えば図６に示した上り波形発生部６１と同じように、１つ目のトランジスタの制御端子には定電流源の出力端子を接続し、２つ目のトランジスタの制御端子には１つ目のトランジスタの制御端子に印加する電圧に所定の電圧を重畳した電圧を印加し、３つ目のトランジスタの制御端子には２つ目のトランジスタの制御端子に印加する電圧に所定の電圧を重畳した電圧を印加する。そして、定電流源の出力端子と定電圧源との間にはコンデンサを挿入する。例えば、このような構成にすることで、３つのトランジスタを用いた上り波形発生部を構成することができる。
　なお、実施の形態１、実施の形態２では、上り傾斜波形電圧を発生する上り波形発生部の構成について説明したが、本発明における傾斜波形電圧発生回路は、何ら上り傾斜波形電圧を発生する回路に限定されるものではない。例えば、下り傾斜波形電圧を発生する下り波形発生部を、実施の形態１、実施の形態２に示した考え方と同様の考え方にもとづく回路で構成してもよい。
　なお、図３に示した駆動電圧波形は本発明の実施の形態における一例を示したものに過ぎず、本発明は何らこれらの駆動電圧波形に限定されるものではない。
　また、図４、図５、図６、図９に示した回路構成も本発明の実施の形態における一例を示したものに過ぎず、本発明は何らこれらの回路構成に限定されるものではない。
　なお、本実施の形態では、各放電セルで１フィールドに１回の割合で強制初期化波形による初期化動作を行う構成を説明したが、本発明は何らこの構成に限定されるものではない。各放電セルで強制初期化波形による初期化動作を行う頻度は、例えば、２フィールドに１回、またはそれ以下の頻度であってもよく、あるいは、１フィールドに２回、またはそれ以上の頻度であってもよい。
　なお、本発明における実施の形態に示した各回路ブロックは、実施の形態に示した各動作を行う電気回路として構成されてもよく、あるいは、同様の動作をするようにプログラミングされたマイクロコンピュータ等を用いて構成されてもよい。
　なお、本発明における実施の形態では、１つのフィールドを１０のサブフィールドで構成する例を説明した。しかし、本発明は１フィールドを構成するサブフィールドの数が何ら上記の数に限定されるものではない。例えば、サブフィールドの数をより多くすることで、パネル１０に表示できる階調の数をさらに増加することができる。あるいは、サブフィールドの数をより少なくすることで、パネル１０の駆動に要する時間を短縮することができる。
　なお、本発明における実施の形態では、１画素を赤、緑、青の３色の放電セルで構成する例を説明したが、１画素を４色あるいはそれ以上の色の放電セルで構成するパネルにおいても、本発明における実施の形態に示した構成を適用することは可能であり、同様の効果を得ることができる。
　なお、本発明の実施の形態において示した具体的な数値は、画面サイズが５０インチ、表示電極対２４の数が１０２４のパネル１０の特性にもとづき設定したものであって、単に実施の形態における一例を示したものに過ぎない。本発明はこれらの数値に何ら限定されるものではなく、各数値はパネルの仕様やパネルの特性、およびプラズマディスプレイ装置の仕様等にあわせて最適に設定することが望ましい。また、これらの各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。また、１フィールドを構成するサブフィールドの数や各サブフィールドの輝度重み等も本発明における実施の形態に示した値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切り換える構成であってもよい。
　本発明は、消費電力を抑えつつ滑らかな傾斜波形電圧を発生することができるので、プラズマディスプレイ装置として有用である。
　１０　　パネル
　２１　　前面基板
　２２　　走査電極
　２３　　維持電極
　２４　　表示電極対
　２５，３３　　誘電体層
　２６　　保護層
　３１　　背面基板
　３２　　データ電極
　３４　　隔壁
　３５，３５Ｒ，３５Ｇ，３５Ｂ　　蛍光体層
　４０　　プラズマディスプレイ装置
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５　　タイミング発生回路
　５０　　走査パルス発生部
　６０　　傾斜波形発生部
　６１，８１　　上り波形発生部
　６６　　下り波形発生部
　７０　　維持パルス発生部
　７１　　電力回収部
　７５　　クランプ部
　Ｑ５２，Ｑ６９，Ｑ７２，Ｑ７３，Ｑ７６，Ｑ７７，Ｑ５１Ｈ１～Ｑ５１Ｈｎ，Ｑ５１Ｌ１～Ｑ５１Ｌｎ　　スイッチング素子
　Ｅ５１　　電源
　Ｑ６２，Ｑ６３，Ｑ６６，Ｑ８２，Ｑ８３，Ｑ９１，Ｑ９２　　トランジスタ
　Ｃ６１，Ｃ６６，Ｃ８１　　コンデンサ
　Ｒ６６，Ｒ９１，Ｒ９２，Ｒ９３，Ｒ９４　　抵抗
　Ｃ７１　　電力回収コンデンサ
　Ｄｉ６２，Ｄｉ７２，Ｄｉ７３，Ｄｉ８２，Ｄｉ９２，Ｄｉ９３　　ダイオード
　Ｄｉ９１　　ツェナーダイオード
　Ｌ７２，Ｌ７３　　インダクタ
　Ｉ６１，Ｉ８１　　定電流源
　Ｅ６３　　定電圧源
　Ｐ０，Ｐ６１，Ｐ６２，Ｐ６３，Ｐ８１，Ｐ８２　　節点

Claims (3)

  1. 走査電極を有する放電セルを複数備えたプラズマディスプレイパネルと、傾斜波形電圧を前記走査電極に印加する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、
    前記走査電極駆動回路は、
    複数のトランジスタと定電流源とを有するとともに、前記定電流源の出力端子と前記傾斜波形電圧の最大電圧を発生する電源との間にコンデンサを有する傾斜波形発生部を備え、
    前記傾斜波形発生部は、
    前記複数のトランジスタをそれぞれの電流経路が直列になるように接続するとともに、前記傾斜波形電圧の最大電圧よりも低く前記傾斜波形電圧の最低電圧よりも高い所定の電圧を、前記複数のトランジスタの電気的な接続点に逆流防止用のダイオードを介して印加し、前記複数のトランジスタの１つには、その制御端子に前記定電流源の出力端子を接続し、他のトランジスタの制御端子には、前記定電流源の出力端子の電圧よりも高い電圧を印加する
    ことを特徴とするプラズマディスプレイ装置。
  2. 前記傾斜波形発生部は、
    前記複数のトランジスタとして第１のトランジスタと第２のトランジスタと有し、
    前記第１のトランジスタと前記第２のトランジスタとをそれぞれの電流経路が直列になるように接続するとともに、前記第１のトランジスタと前記第２のトランジスタとの電気的な接続点には逆流防止用のダイオードを介して前記所定の電圧を印加し、前記第１のトランジスタの制御端子には前記定電流源の出力端子を接続し、前記第２のトランジスタの制御端子には前記第１のトランジスタの制御端子の電圧に正の電圧を重畳した電圧を印加する
    ことを特徴とする請求項１に記載のプラズマディスプレイ装置。
  3. 前記走査電極駆動回路は、
    電力回収コンデンサを有する維持パルス発生部を備え、
    前記所定の電圧を、前記電力回収コンデンサから供給する
    ことを特徴とする請求項２に記載のプラズマディスプレイ装置。
PCT/JP2011/006944 2010-12-14 2011-12-13 プラズマディスプレイ装置 WO2012081231A1 (ja)

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