WO2012105436A1 - 半導体セラミックとその製造方法、及びバリスタ機能付き積層型半導体セラミックコンデンサとその製造方法 - Google Patents

半導体セラミックとその製造方法、及びバリスタ機能付き積層型半導体セラミックコンデンサとその製造方法 Download PDF

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    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2235/00—Aspects relating to ceramic starting mixtures or sintered ceramic products
    • C04B2235/70—Aspects relating to sintered or melt-casted ceramic products
    • C04B2235/80—Phases present in the sintered or melt-cast ceramic products other than the main phase
    • C04B2235/85—Intergranular or grain boundary phases

Definitions

  • the present invention relates to a semiconductor ceramic and a method for manufacturing the same, and a multilayer semiconductor ceramic capacitor with a varistor function and a method for manufacturing the same, and more particularly, a SrTiO 3 -based grain boundary insulation type semiconductor ceramic, a method for manufacturing the same, and a varistor function using the same.
  • the present invention relates to a laminated semiconductor ceramic capacitor and a manufacturing method thereof.
  • semiconductor elements such as various ICs and LSIs are increasingly used in order to realize downsizing and multi-functionalization of electronic devices, and accordingly, noise resistance of electronic devices is decreasing.
  • a film capacitor, a multilayer ceramic capacitor, a multilayer semiconductor ceramic capacitor, or the like is provided as a bypass capacitor in the power supply line of the semiconductor element, thereby ensuring noise resistance of electronic equipment.
  • a bypass capacitor 104 is arranged on a power supply line 103 that connects the external terminal 101 and the semiconductor element 102, and a zener diode 105, for example, is connected in parallel with the bypass capacitor 104. It is widely done.
  • the Zener diode 105 serves to protect the bypass capacitor 104 and the semiconductor element 102, thereby ensuring an ESD withstand voltage and protecting the semiconductor element 102.
  • Zener diode 105 is provided in parallel to the bypass capacitor 104 as described above, the number of parts increases, resulting in an increase in cost and an installation space must be secured, resulting in an increase in the size of the device. There is a fear.
  • SrTiO 3 -based grain boundary insulation type multilayer semiconductor ceramic capacitors are known to have varistor characteristics, and a large current flows when a voltage exceeding a certain voltage is applied. Is also attracting attention.
  • this type of multilayer semiconductor ceramic capacitor can bear not only resistance to ESD but also protection of the semiconductor element 102, it replaces the conventional capacitor and Zener diode as shown in FIG. It can be covered only by the multilayer semiconductor ceramic capacitor 106.
  • the number of parts and the cost can be reduced, the design can be easily standardized, and a capacitor having added value can be provided.
  • the laminated sintered body formed by alternately laminating a plurality of semiconductor ceramic layers and a plurality of internal electrode layers formed of SrTiO 3 -based grain boundary insulating semiconductor ceramic,
  • a laminated semiconductor ceramic capacitor with a varistor function having external electrodes electrically connected to the internal electrode layer at both ends of the laminated sintered body, wherein the semiconductor ceramic is a mixed mole of Sr sites and Ti sites.
  • the ratio m is 1.000 ⁇ m ⁇ 1.020, the donor element is dissolved in the crystal grains, and the acceptor element is 0.5 mol or less (provided that 0 mol is less than 100 mol of the Ti element).
  • a multilayer semiconductor ceramic capacitor with a varistor function has been proposed in which the average grain size of crystal grains is 1.0 ⁇ m or less.
  • Patent Document 1 a ceramic raw material containing a donor compound is weighed so as to have a predetermined molar ratio of Sr sites and Ti sites, mixed and ground, and then calcined at a temperature of 1350 ° C.
  • the calcined powder is prepared, and the calcined powder and the acceptor compound are mixed and ground in a wet manner for 16 hours, and the mixture is heat treated to produce a heat treated powder.
  • the heat treated powder is molded to produce a ceramic green sheet, and internal electrode layers and ceramic green sheets are alternately laminated to form a laminate, and then the laminate is fired at 1250 ° C. in a reducing atmosphere.
  • the semiconductor is made into a semiconductor by performing a primary firing process in step 2, and then a secondary firing process is performed in an air atmosphere to form a grain boundary insulating layer, and then an external electrode is formed, whereby the multilayer semiconductor ceramic capacitor with a varistor function is manufactured. It has gained.
  • the average grain size of crystal grains is 1.0 ⁇ m or less, and during the secondary firing, oxygen easily spreads to the grain boundaries, the formation of a Schottky barrier is sufficient, and the specific resistance is large.
  • a multilayer semiconductor ceramic capacitor having an ESD withstand voltage of 30 kV or higher can be obtained.
  • Patent Document 1 by making the firing temperature in the primary firing treatment equal to or less than or equal to the calcining temperature, the grain growth of the crystal particles is hardly promoted by the primary firing treatment. The coarsening is suppressed, and the average grain size of the crystal grains is 1.0 ⁇ m or less.
  • Patent Document 1 As a result of research by the present inventor, it has been found in Patent Document 1 that electrical characteristics vary greatly depending on the properties of crystal grain boundaries, and it is difficult to obtain stable characteristics. That is, in Patent Document 1, when the crystal grain boundary has good properties, desired characteristics can be obtained, but the electrical characteristics, particularly varistor characteristics, vary greatly depending on the properties of the crystal grain boundaries. There is a problem in that the characteristics vary, resulting in a decrease in product yield and inferior mass productivity.
  • the present invention has been made in view of such circumstances, and it is possible to suppress a characteristic variation between products and to stably obtain good electrical characteristics and a method for manufacturing the same. It is another object of the present invention to provide a multilayer semiconductor ceramic capacitor with a varistor function using the semiconductor ceramic and a method thereof.
  • the present inventor conducted intensive studies to achieve the above object, and as a result of reoxidation in secondary firing, the divalent acceptor element is oxidized to become trivalent or tetravalent. It was found that the larger the number of tetravalent acceptor elements, the more stable the properties of the grain boundaries, thereby stabilizing the electrical characteristics.
  • the number of tetravalent acceptor elements in the acceptor element is 1 ⁇ 10 17 / g or more. It was found that by forming a semiconductor ceramic on the surface, the properties of the grain boundary layer are stabilized, thereby suppressing the characteristic variation among products.
  • the present invention has been made on the basis of these findings.
  • the semiconductor ceramic according to the present invention is formed of a SrTiO 3 compound as a main component, a donor element is dissolved in crystal grains, and an acceptor element.
  • a SrTiO 3 based grain boundary insulating semiconductor ceramic present in the grain boundary layer, wherein the number of tetravalent acceptor elements in the acceptor element is 1 ⁇ 10 17 / g or more. Yes.
  • the number of tetravalent acceptor elements is preferably calculated from an ESR absorption spectrum, whereby the number of tetravalent acceptor elements can be easily calculated.
  • the acceptor element is preferably at least one element of Mn, Co, Ni, and Cr.
  • the compound molar ratio m of Sr site and Ti site is 0.990 ⁇ m ⁇ 1.010, and the content of the acceptor element is 0.7 with respect to 100 mol of the Ti element. It is preferably less than or equal to mol (excluding 0 mol).
  • the acceptor element is contained in a range of 0.3 to 0.5 mol with respect to 100 mol of the Ti element.
  • the donor element is preferably at least one element selected from La, Nd, Sm, Dy, Nb, and Ta.
  • the low melting point oxide is contained in a range of 0.1 mol or less with respect to 100 mol of the Ti element.
  • the low melting point oxide is preferably SiO 2 .
  • the calcined powder and the acceptor compound are mixed and pulverized before the binder is added, until the specific surface area of the mixture reaches 5.0 to 7.5 m 2 / g.
  • the number of tetravalent acceptor elements after the re-oxidation can be reduced to 1 ⁇ 10 17 / It turned out that it can be made more than g.
  • a predetermined amount of the calcined powder and the acceptor compound are weighed, mixed and pulverized, and then subjected to heat treatment to produce a mixed powder, and a binder is mixed with the mixed powder to produce a ceramic slurry.
  • a binder mixing step a molding step for producing a molded body from the ceramic slurry, and a primary firing treatment for the molded body in a reducing atmosphere, followed by a secondary firing treatment in an air atmosphere to produce a sintered body.
  • the mixed powder production step has a specific surface area of 5.0 to 7.5 m.
  • the mixture of the calcined powder and the acceptor compound is pulverized so as to be 2 / g.
  • the acceptor compound and the calcined powder are mixed uniformly or substantially uniformly, the oxidation of the acceptor element is promoted by the secondary firing treatment, and the number of tetravalent acceptor elements is 1 ⁇ 10 17 / g or more. It can be. Therefore, a stable semiconductor ceramic with suppressed characteristic variation can be manufactured, and mass productivity can be improved.
  • the firing temperature in the primary firing treatment is preferably set to 1150 to 1250 ° C.
  • the calcining temperature is preferably set to 1300 to 1450 ° C.
  • the firing temperature is set lower than the calcining temperature.
  • the compact in the firing step, is preferably fired by setting the firing temperature in the primary firing treatment to be lower than the calcining temperature in the calcined powder production step.
  • the calcining temperature is set to 1300 to 1450 ° C. and calcining is performed, and in the calcining step, the calcining in the primary calcining is performed.
  • the baking treatment is preferably performed at a temperature of 1150 to 1250 ° C.
  • the multilayer semiconductor ceramic capacitor with a varistor function according to the present invention (hereinafter referred to as “multilayer semiconductor ceramic capacitor”) is sintered by laminating a plurality of semiconductor ceramic layers and a plurality of internal electrode layers alternately.
  • the semiconductor ceramic layer is any of the above It is characterized by being formed of the described semiconductor ceramic.
  • the method for manufacturing a multilayer semiconductor ceramic capacitor according to the present invention includes a calcining process in which a predetermined amount of Sr compound, Ti compound, and donor compound are weighed and mixed and pulverized, and then calcined to prepare a calcined powder.
  • a powder preparation step a mixed powder preparation step in which a predetermined amount of the calcined powder and the acceptor compound are weighed, mixed and pulverized, and then heat-treated to prepare a mixed powder; a binder is mixed in the mixed powder; and a ceramic slurry Forming a ceramic green sheet by forming the ceramic slurry, forming a conductive film by applying a conductive paste to the ceramic green sheet, and forming the conductive film, the ceramic green sheet, Forming a laminated molded body by alternately laminating layers, and primary firing treatment on the laminated molded body in a reducing atmosphere.
  • the powder mixture preparation step Is characterized in that the mixture of the calcined powder and the acceptor compound is pulverized so that the specific surface area of the mixed powder is 5.0 to 7.5 m 2 / g.
  • the multilayer ceramic capacitor is obtained by using the semiconductor ceramic and the manufacturing method thereof, the multilayer multilayer capacitor having a varistor function in which the characteristic variation between products is suppressed is excellent.
  • a semiconductor ceramic capacitor can be obtained with high efficiency and is suitable for mass production.
  • the firing step includes firing the molded body by setting the firing temperature in the primary firing process to be lower than the calcining temperature in the calcined powder manufacturing step. preferable.
  • the calcining temperature is set to 1300 to 1450 ° C. and calcining is performed, and in the calcining step, the primary firing is performed. It is preferable to perform the baking treatment at a baking temperature of 1150 to 1250 ° C. in the treatment.
  • the main component is formed by SrTiO 3 based compound, a donor element is solid-dissolved in the crystal grains, and SrTiO 3 -based grain boundary insulation acceptor element is present in the grain boundary layer
  • the number of tetravalent acceptor elements among the acceptor elements is 1 ⁇ 10 17 / g or more, so that a stable grain boundary insulating layer can be formed between products.
  • a semiconductor ceramic having stable characteristics can be obtained with high efficiency.
  • the calcined powder and the acceptor compound are mixed so that the mixed powder has a specific surface area of 5.0 to 7.5 m 2 / g. Since the mixture is pulverized, the acceptor compound and the calcined powder are mixed uniformly or substantially uniformly, and the secondary firing treatment promotes the oxidation of the acceptor element, and the number of tetravalent acceptor elements is reduced to 1 ⁇ 10 17. Pieces / g or more. Therefore, a stable semiconductor ceramic with suppressed characteristic variation can be manufactured, and mass productivity can be improved.
  • the multilayer semiconductor ceramic capacitor and the manufacturing method thereof of the present invention since the semiconductor ceramic and the manufacturing method thereof are used, excellent reliability having a varistor function in which characteristic variation between products is suppressed.
  • the multilayer semiconductor ceramic capacitor can be obtained with high efficiency, and is suitable for mass production.
  • FIG. 1 is a cross-sectional view schematically showing an embodiment of a multilayer semiconductor ceramic capacitor according to the present invention. It is an ESR absorption spectrum of the sample number 1 in an Example. It is an ESR absorption spectrum of the sample number 3 in an Example. It is an ESR absorption spectrum of the sample number 4 in an Example.
  • FIG. 3 is a current-voltage characteristic diagram of Sample No. 1 in an example.
  • FIG. 4 is a current-voltage characteristic diagram of Sample No. 2 in an example.
  • FIG. 6 is a current-voltage characteristic diagram of Sample No. 3 in an example.
  • FIG. 6 is a current-voltage characteristic diagram of Sample No. 4 in an example. It is an electric circuit diagram when a Zener diode is connected in parallel to a bypass capacitor arranged in a power supply line. It is an electric circuit diagram at the time of connecting a laminated semiconductor ceramic capacitor to a power supply line.
  • FIG. 1 is a cross-sectional view schematically showing an embodiment of a multilayer semiconductor ceramic capacitor according to the present invention.
  • This multilayer semiconductor ceramic capacitor includes a component body 4 and external electrodes 3a and 3b formed at both ends of the component body 4.
  • the component body 4 is formed of a laminated sintered body in which a plurality of semiconductor ceramic layers 1a to 1g and a plurality of internal electrode layers 2a to 2f are alternately laminated and sintered, and the internal electrode layers 2a, 2c, and 2e. Is exposed to one end face of the component element body 4 and electrically connected to one external electrode 3a, and the internal electrode layers 2b, 2d, and 2f are exposed to the other end face of the component element body 4, It is electrically connected to the other external electrode 3b.
  • the conductive material used for the internal electrode layers 2a to 2f is not particularly limited, but a base metal material mainly composed of Ni, Cu, etc., which is inexpensive and has good conductivity, can be preferably used. .
  • the main components of the semiconductor ceramic layers 1a to 1g are made of an SrTiO 3 material, the donor element is dissolved in the crystal grains, and the acceptor element is present in the grain boundary layer. That is, the semiconductor ceramic layers 1a to 1g are composed of an aggregate of crystal grains made of a semiconductor and a grain boundary layer formed around the crystal grains, and the crystal grains form a capacitance via the grain boundary layer. To do. These semiconductor ceramic layers 1a to 1g are connected in series or in parallel between the opposing surfaces of the internal electrode layers 2a, 2c, and 2e and the internal electrode layers 2b, 2d, and 2f. It has gained.
  • the number of tetravalent acceptor elements in the acceptor elements is 1 ⁇ 10 17 / g or more.
  • the semiconductor ceramic layers 1a to 1g of this type are formed by converting the ceramic into a semiconductor by a primary firing process in a reducing atmosphere, and insulating the grain boundary layer by a secondary firing process in an air atmosphere.
  • An insulating layer is formed.
  • a grain boundary insulating layer forms the energy level (grain boundary level) which activates electrically, and promotes formation of a Schottky barrier, Thereby, insulation resistance can be improved.
  • the material which has bivalent acceptor elements such as Mn ⁇ 2+ >, is normally used as an acceptor raw material.
  • a bivalent acceptor element is oxidized by a secondary baking process, and becomes trivalent or tetravalent.
  • the property of a grain boundary layer lacks stability. For this reason, variations in varistor characteristics occur between products, and as a result, resistance to ESD easily varies, making it difficult to stably obtain a semiconductor ceramic having good characteristics.
  • the number of tetravalent acceptor elements is required to be 1 ⁇ 10 17 / g or more.
  • Mn when Mn is used as the acceptor element, Mn that is divalent before the secondary firing becomes trivalent or tetravalent by reoxidation treatment in the secondary firing.
  • the number of Mn 4+ is less than 1 ⁇ 10 17 / g
  • the number of Mn 3+ is relatively large without sufficient reoxidation, and the properties of the grain boundary layer are unstable.
  • the varistor characteristics vary among products, and the product yield may be reduced, making it impossible to obtain a multilayer semiconductor ceramic capacitor having good reliability.
  • the molar content of the acceptor element is not particularly limited, but if it exceeds 0.7 mol with respect to 100 mol of Ti element, the ESD withstand voltage is lowered, which is not preferable.
  • the content of the acceptor element is preferably 0.7 mol or less (excluding 0 mol), more preferably 0.3 to 0.5 mol, with respect to 100 mol of Ti element.
  • the acceptor element is not particularly limited, and Co, Ni, Cr, etc. can be used in addition to Mn described above.
  • the identification of the valence of this acceptor element and the calculation of the number can be obtained using the ESR method.
  • the ESR method when unpaired electrons are placed in the sweep magnetic field H, the energy of the spin is split by Zeeman splitting.
  • the magnetic field H is swept while irradiating the sample with microwaves having a constant frequency ⁇ , a resonance phenomenon occurs when Eq. (1) is satisfied, and ESR absorption is observed.
  • h ⁇ g ⁇ H (1)
  • h is a Planck constant
  • ⁇ is a Bohr magneton
  • g is a spectroscopic separation constant (hereinafter referred to as “g factor”).
  • the g factor is a value unique to the substance and indicates the position of the resonance magnetic field. Therefore, the valence of the acceptor element in the sample can be identified from the numerical value of the g factor corresponding to the absorption intensity peak on the ESR absorption spectrum.
  • the absorption intensity of the ESR spectrum is proportional to the number of unpaired electrons
  • the integrated value of the absorption curve and the integrated value of the absorption curve of a reference material having a known spin number for example, CuSO 4 .5H 2 O
  • the number of tetravalent acceptor elements in the acceptor element is 1 ⁇ 10 17 pieces / g or more. Variation in characteristics between products is suppressed, and a semiconductor ceramic having stable characteristics can be obtained with high efficiency.
  • the multilayer semiconductor ceramic capacitor manufactured using the semiconductor ceramic has excellent reliability with stable varistor characteristics and ESD resistance.
  • the multilayer semiconductor ceramic capacitor can perform the functions of a capacitor and a Zener diode with a single element, the number of parts can be reduced and the cost can be reduced, and the standardization of the design is facilitated. Therefore, it is possible to realize a stacked semiconductor ceramic capacitor with high added value.
  • the blending molar ratio m between the Sr site and the Ti site is 0.990 ⁇ m ⁇ 1.010.
  • the blending molar ratio m exceeds 1.010, the precipitation of Sr not dissolved in the crystal particles to the crystal grain boundary increases, the thickness of the grain boundary insulating layer becomes excessively thick, and the capacitance is increased. There is a risk of excessive degradation.
  • the blending molar ratio m is less than 0.990, the average grain size of the crystal grains becomes excessively large, the insulation is significantly lowered, and the ESD withstand voltage is also lowered.
  • the blending molar ratio m is 0.990 ⁇ m ⁇ 1.010.
  • the donor element is solid-solved in the crystal particles in order to convert the ceramic into a semiconductor by performing a firing process in a reducing atmosphere, but the content thereof is not particularly limited.
  • the donor element is less than 0.2 mol with respect to 100 mol of Ti element, there is a risk of causing an excessive decrease in capacitance.
  • the donor element exceeds 1.2 mol with respect to 100 mol of Ti element, the allowable temperature range of the firing temperature may be narrowed.
  • the molar amount of the donor element is 0.2 to 1.2 mol, preferably 0.4 to 1.0 mol, per 100 mol of Ti element.
  • donor element it is not specifically limited, For example, La, Nd, Sm, Dy, Nb, Ta etc. can be used, for example.
  • the average particle size of the semiconductor ceramic crystal particles is preferably 1.5 ⁇ m or less.
  • the average particle size of the crystal particles exceeds 1.5 ⁇ m, the average particle size becomes too large, and oxygen is difficult to spread during the secondary firing, so that the formation of the Schottky barrier becomes insufficient and the insulation resistance is reduced. There is a risk of lowering.
  • a low melting point oxide in the range of 0.1 mole or less to 100 moles of Ti element in the semiconductor ceramic 1, and by adding such a low melting point oxide, sintering is performed. And the segregation of the acceptor element to the crystal grain boundary can be promoted.
  • the content of the low melting point oxide is within the above range because when the content exceeds 0.1 mol with respect to 100 mol of Ti element, the electrostatic capacity is excessively lowered, and the desired electrical properties are reduced. This is because characteristics may not be obtained.
  • the low melting point oxide is not limited in particular, SiO 2, B and alkali metal element (K, Li, Na, etc.) glass ceramic containing copper - be used tungsten salt Although it is possible, SiO 2 is preferably used.
  • an Sr compound such as SrCO 3 as a ceramic raw material, a donor compound containing a donor element such as La or Sm, and TiO having a specific surface area of 10 m 2 / g or more (average particle size: about 0.1 ⁇ m or less), for example.
  • a fine Ti compound such as 2 and weigh a predetermined amount.
  • a predetermined amount for example, 1 to 3 parts by weight
  • a dispersant is added to the weighed product, and the mixture is put into a ball mill together with a grinding medium such as PSZ (Partially Stabilized Zirconia) balls and pure water. Then, the slurry is sufficiently wet-mixed in the ball mill.
  • a grinding medium such as PSZ (Partially Stabilized Zirconia) balls and pure water.
  • this slurry is evaporated to dryness, and then calcined at a predetermined temperature (eg, 1300 ° C. to 1450 ° C.) for about 2 hours in an air atmosphere to produce a calcined powder in which the donor element is dissolved. (Calcined powder production process).
  • a predetermined temperature eg, 1300 ° C. to 1450 ° C.
  • an acceptor compound containing an acceptor element such as Mn or Co is weighed, and a predetermined amount of a low melting point oxide such as SiO 2 is weighed if necessary.
  • the acceptor compound and the low melting point oxide are mixed with the calcined powder, pure water and an organic dispersant are added, the mixture is again put into the ball mill together with the grinding medium, and the ball mill is used for a predetermined time (for example, 24 to 36 hours) Thoroughly mix and pulverize in a wet process.
  • a mixed powder of fine particles of 7.5 m 2 / g is prepared (mixed powder manufacturing step).
  • a binder when mixing the calcined powder and the acceptor compound. That is, when a binder is added to the mixture of the calcined powder and the acceptor compound, even if pulverization is performed until the specific surface area becomes 5.0 to 7.5 m 2 / g, it is affected by the binder and the mixed state is changed. It becomes difficult to make it uniform or substantially uniform. For this reason, the re-oxidation in the secondary firing is insufficient, and the probability that the divalent acceptor element exists in the trivalent state without being oxidized to the tetravalent state increases, and the number of tetravalent acceptor elements is 1 ⁇ . May be less than 10 17 / g.
  • the ceramic slurry is formed using a forming method such as a doctor blade method, a lip coater method, or a die coater method to produce a ceramic green sheet having a predetermined thickness.
  • a forming method such as a doctor blade method, a lip coater method, or a die coater method to produce a ceramic green sheet having a predetermined thickness.
  • a transfer using a screen printing method, a gravure printing method, a vacuum deposition method, a sputtering method, or the like is performed on the ceramic green sheet using the conductive paste for internal electrodes, and a predetermined pattern is formed on the surface of the ceramic green sheet.
  • the conductive film is formed.
  • binder removal processing is performed for about 2 hours at a temperature of 300 to 500 ° C. in a nitrogen atmosphere.
  • primary firing is performed at a temperature of 1150 to 1250 ° C. for about 2 hours to make the laminate into a semiconductor.
  • the firing temperature (1150 to 1250 ° C.) in the primary firing treatment lower than the calcining temperature (1300 to 1450 ° C.) in the calcining treatment, grain growth of crystal grains is promoted in the primary firing treatment. Therefore, the crystal grains can be prevented from becoming coarse, and the average grain size of the crystal grains can be made 1.5 ⁇ m or less.
  • the semiconductor ceramic is subjected to re-oxidation treatment by performing secondary firing at a low temperature of 600 to 900 ° C. for about 1 hour in an air atmosphere, whereby the internal electrode 2 is embedded.
  • the component body 4 made of the laminated sintered body is produced (firing step).
  • a conductive paste for external electrodes is applied to both ends of the component element body 4 and subjected to a baking treatment to form external electrodes 3a and 3b, whereby a multilayer semiconductor ceramic capacitor is manufactured.
  • the external electrodes 3a and 3b may be formed by printing, vacuum deposition, sputtering, or the like. Moreover, after applying the conductive paste for external electrodes to both end portions of the unfired laminate, the firing treatment may be performed simultaneously with the laminate.
  • the conductive material contained in the conductive paste for external electrodes is not particularly limited, but it is preferable to use a material such as Ga, In, Ni, or Cu. Further, an Ag electrode is provided on these electrodes. It is also possible to form
  • the specific surface area of the calcined powder, the acceptor compound, and the low melting point oxide is set to 5.0 to 7.5 m 2 / g or more without adding a binder in the mixed powder manufacturing process. Since the mixing and pulverization is performed until the mixing state becomes uniform, the mixed state can be made uniform or substantially uniform, and the re-oxidation is promoted by the secondary baking process in the subsequent baking process, so that the number of tetravalent acceptor elements is 1.0 ⁇ . It can be 10 17 pieces / g or more. As a result, it is possible to stably obtain a semiconductor ceramic with excellent reliability in which variation in varistor characteristics and ESD resistance is suppressed, and in particular, a laminated semiconductor ceramic capacitor, and realize a manufacturing method suitable for mass production. Can do.
  • the present invention is not limited to the above embodiment.
  • the solid solution is produced by the solid phase method, but the production method of the solid solution is not particularly limited.
  • hydrothermal synthesis method, sol-gel method, hydrolysis method, coprecipitation Any method such as a method can be used.
  • this slurry was evaporated to dryness, and then calcined at a temperature of 1400 ° C. for 2 hours in an air atmosphere to obtain a calcined powder in which La was dissolved in crystal particles (calcined powder preparation step).
  • MnCO 3 is added to the calcined powder so that the content of Mn element as an acceptor element is 0.3 mol with respect to 100 mol of Ti element, and further the content of Si element is 100% of Ti element.
  • SiO 2 was added to the calcined powder so as to be 0.1 mol per mol, and the dispersant was further added to the calcined powder so that the content of the dispersant was 1% by weight.
  • MnCO 3 is added to the calcined powder, but a MnCl 2 solution or a Mn sol solution may be added.
  • SiO 2 is added to the calcined powder, tetraethoxysilane (Si (OC 2 H 5 ) 4 ) or the like may be added.
  • the ceramic slurry was formed using a lip coater method to produce a ceramic green sheet so that the thickness of the fired semiconductor ceramic layer was 25 ⁇ m.
  • screen printing was performed on the ceramic green sheet using an internal electrode conductive paste containing Ni as a main component, and a conductive film having a predetermined pattern was formed on the surface of the ceramic green sheet.
  • the laminated body was subjected to primary firing for a time, and the laminated body was made into a semiconductor.
  • re-oxidation is performed by performing secondary firing at 700 ° C. for 1 hour in an air atmosphere, thereby dispersing oxygen at the grain boundaries to form a grain boundary insulating layer, and then polishing the end faces.
  • a component body was produced (firing process).
  • sputtering was performed on both end faces of the component element body to form a three-layered external electrode composed of a Ni—Cr layer, a Ni—Cu layer, and an Ag layer.
  • electrolytic plating was performed to sequentially form a Ni film and a Sn film on the surface of the external electrode, thereby preparing a sample No. 1 having a capacitance of about 1 nF.
  • the outer diameter dimension of each obtained sample was length L: 1.0mm, width W: 0.5mm, thickness T: 0.5mm, and the effective lamination
  • sample No. 2 A sample No. 2 sample having a capacitance of about 1 nF was produced in the same manner and procedure as Sample No. 1 except that the mixing and grinding time in the mixed powder production step was 36 hours.
  • the effective number of laminated layers of the semiconductor ceramic layers was 10 layers as in sample number 1.
  • Sample No. 3 A sample of Sample No. 3 having a capacitance of about 1 nF was prepared in the same manner and procedure as Sample No. 1 except that the mixing and grinding time in the mixed powder preparation step was 16 hours. In addition, the effective number of laminated layers of the semiconductor ceramic layers was 10 layers as in sample number 1.
  • the dispersant is added to the calcined powder so that the dispersant becomes 1% by weight, and then charged again into the ball mill together with PSZ balls having a diameter of 2 mm and pure water, and pulverized wet in the ball mill for 24 hours. . Thereafter, the obtained slurry was discharged, evaporated to dryness, and further subjected to heat treatment at a temperature of 500 ° C. for 5 hours to remove organic components such as a dispersant, and a calcined powder was obtained (calcined powder crushing) Process).
  • MnCO 3 is added to the mixed powder so that the content of Mn element is 0.3 mol per 100 mol of Ti element, and the content of Si element is 0.1 mol per 100 mol of Ti element.
  • SiO 2 is added to the pulverized powder of the calcined product so as to have a molar amount, and appropriate amounts of pure water and a dispersant are added, and the mixture is again put into a ball mill together with a PSZ ball having a diameter of 2 mm, and wet for 4 hours in the ball mill Mixed. Thereafter, an appropriate amount of a water-soluble acrylic binder as an organic binder or a surfactant was added, and a wet mixing process was performed for 1.5 hours, thereby preparing a ceramic slurry (binder preparation step).
  • sample No. 4 having an electrostatic capacity of about 1 nF was prepared by the same method and procedure as Sample No. 1.
  • the effective number of laminated layers of the semiconductor ceramic layers was 10 layers as in sample number 1.
  • sample evaluation For each sample of sample numbers 1 to 3, the specific surface area was measured by the BET method when mixed powder was obtained. For the sample of sample number 4, the specific surface area of the pulverized powder of the calcined product was measured.
  • a predetermined number of ceramic green sheets prepared with sample numbers 1 to 4 were laminated, thermocompression-bonded to a thickness of about 0.5 mm, and punched out into a disk shape to prepare a molded body.
  • FIG. 2 shows the ESR absorption spectrum of sample number 1
  • FIG. 3 shows the ESR absorption spectrum of sample number 3
  • FIG. 4 shows the ESR absorption spectrum of sample number 4.
  • the horizontal axis represents g factor ( ⁇ )
  • the vertical axis represents ESR absorption intensity (a.u.).
  • Sample Nos. 3 and 4 have a small absorption intensity peak at the g factor indicating the absorption position and a small number of M 4+ .
  • Sample No. 1 has a large absorption intensity peak due to the g factor indicating the absorption position and a large number of M 4+ .
  • Table 1 shows the manufacturing conditions and the measurement results for the samples Nos. 1 to 4.
  • the mixing and pulverizing time in the mixed powder preparation step in sample number 4 describes the pulverizing time in the calcined powder pulverizing step.
  • MnCO 3 and SiO 2 were added in the mixed powder preparation process, but the number of Mn 4+ was as small as 4.5 ⁇ 10 16 pieces / g, and it was 100 in the ESD withstand voltage test at 30 kV. , 28 were destroyed. This is because the mixing and grinding time is as short as 16 hours, and the specific surface area of the mixed powder is as small as 4.2 m 2 / g. Therefore, it is not mixed and ground until it becomes uniform or substantially uniform. This is probably because reoxidation was not performed sufficiently.
  • Sample No. 4 has a long mixing and pulverization time of 24 hours in the mixed powder preparation step. Therefore, the specific surface area of the pulverized powder of calcined material is as large as 5.1 m 2 / g, but it is 100 in the ESD withstand voltage test at 30 kV. Of these, 35 were destroyed. This is because MnCO 3 and SiO 2 are added in the binder mixing step, so that the Mn component cannot be mixed uniformly or substantially uniformly in the calcined powder due to the influence of the binder. It is considered that the oxidation was not sufficiently performed, the properties of the grain boundary layer became unstable, and the product yield was lowered.
  • the applied voltage was changed stepwise between 1 to 100 V, the current value for each applied voltage was measured, and thereby the voltage-current characteristics were obtained, and the varistor characteristics Evaluated.
  • FIG. 5 shows the voltage-current characteristics of sample number 1
  • FIG. 6 shows the voltage-current characteristics of sample number 2
  • FIG. 7 shows the voltage-current characteristics of sample number 3
  • FIG. 8 shows the voltage-current characteristics of sample number 4.
  • the horizontal axis represents voltage (V) and the vertical axis represents current (A).
  • Sample Nos. 1 and 2 have a small variation in the current value with respect to the applied voltage, and it was found that stable varistor characteristics that can withstand practical use can be obtained.

Abstract

　半導体セラミックは、主成分がＳｒＴｉＯ３系化合物で形成されると共に、ドナー元素が結晶粒子中に固溶され、かつアクセプタ元素が粒界層中に存在する。アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上である。このアクセプタ元素の個数は電子スピン共鳴吸収スペクトルから算出される。バインダを混合する前に仮焼粉末とアクセプタ化合物との混合物を比表面積が５．０～７．５ｍ２／ｇとなるまで混合粉砕する。バリスタ機能を有する積層型半導体セラミックコンデンサの半導体セラミック層１ａ～１ｇは、この半導体セラミックを使用して形成する。これにより製品間での特性バラツキを抑制して、良好な電気特性を安定して得ることができる信頼性の優れたものを実現する。

Description

半導体セラミックとその製造方法、及びバリスタ機能付き積層型半導体セラミックコンデンサとその製造方法
　本発明は半導体セラミックとその製造方法、及びバリスタ機能付き積層型半導体セラミックコンデンサとその製造方法に関し、より詳しくはＳｒＴｉＯ３系粒界絶縁型の半導体セラミックとその製造方法、及びこれを利用したバリスタ機能付き積層型半導体セラミックコンデンサとその製造方法に関する。
　近年のエレクトロニクス技術の発展に伴い、携帯電話やノート型パソコン等の携帯用電子機器や、自動車などに搭載される車載用電子機器の普及と共に、電子機器の小型化、多機能化が求められている。
　一方、電子機器の小型化、多機能化を実現するために、各種ＩＣ、ＬＳＩなどの半導体素子が多く用いられるようになってきており、それに伴って電子機器のノイズ耐力が低下しつつある。
　そこで、従来より、半導体素子の電源ラインにバイパスコンデンサとしてフィルムコンデンサ、積層型セラミックコンデンサ、積層型半導体セラミックコンデンサなどを配し、これにより電子機器のノイズ耐力を確保することが行われている。
　特に、カーナビやカーオーディオ、車載ＥＣＵ等では、静電容量が１ｎＦ程度のコンデンサを外部端子に接続し、これにより高周波ノイズを吸収することが広く行われている。
　しかしながら、これらのコンデンサは、高周波ノイズの吸収に対しては優れた性能を示すが、コンデンサ自体は高電圧パルスや静電気を吸収する機能を有さない。このため斯かる高電圧パルスや静電気が電子機器内に侵入すると、電子機器の誤動作や半導体素子の破損を招くおそれがある。特に、静電容量が１ｎＦ程度の低容量になると、ＥＳＤ（Electro-Static Discharge：「静電気放電」）耐圧が極端に低くなり(例えば、２ｋＶ～４ｋＶ程度)、コンデンサそのものの破損を招くおそれがある。
　そこで、従来では、図９に示すように、外部端子１０１と半導体素子１０２とを接続する電源ライン１０３にバイパスコンデンサ１０４を配すると共に、該バイパスコンデンサ１０４と並列に、例えばツェナーダイオード１０５を接続することが広く行われている。ツェナーダイオード１０５は、バイパスコンデンサ１０４を保護すると共に半導体素子１０２を保護する役割を担い、これによりＥＳＤ耐圧を確保すると共に、半導体素子１０２をも保護している。
　しかしながら、上述のようにバイパスコンデンサ１０４に対し並列にツェナーダイオード１０５を設けた場合は、部品個数が増加しコスト高を招く上に、設置スペースを確保しなければならず、デバイスの大型化を招くおそれがある。
　一方、ＳｒＴｉＯ３系粒界絶縁型の積層型半導体セラミックコンデンサは、バリスタ特性を有することが知られており、一定の電圧以上の電圧が印加されると大きな電流が流れることから、ＥＳＤ対策品としても注目されている。
　したがって、この種の積層型半導体セラミックコンデンサが、ＥＳＤに対する耐性だけではなく、半導体素子１０２の保護をも担うことができれば、従来のコンデンサとツェナーダイオードに代え、図１０に示すように、１個の積層型半導体セラミックコンデンサ１０６のみで賄うことができる。そしてこれにより、部品点数の削減や低コスト化と共に、設計の標準化も容易となり、付加価値を有するコンデンサの提供が可能となる。
　そして、特許文献１では、ＳｒＴｉＯ３系粒界絶縁型の半導体セラミックで形成された複数の半導体セラミック層と複数の内部電極層とが交互に積層されて焼成されてなる積層焼結体と、該積層焼結体の両端部に前記内部電極層と電気的に接続された外部電極とを有するバリスタ機能付き積層型半導体セラミックコンデンサであって、前記半導体セラミックが、ＳｒサイトとＴｉサイトとの配合モル比ｍは１．０００＜ｍ≦１．０２０であり、ドナー元素が結晶粒子中に固溶されると共に、アクセプタ元素が、前記Ｔｉ元素１００モルに対し０．５モル以下（ただし、０モルを含まず。）の範囲で粒界層中に存在し、かつ、結晶粒子の平均粒径が１．０μｍ以下としたバリスタ機能付き積層型半導体セラミックコンデンサが提案されている。
　また、特許文献１では、ドナー化合物を含むセラミック素原料を、ＳｒサイトとＴｉサイトとの配合モル比が所定比率となるように秤量して混合粉砕した後、１３５０℃の温度で仮焼処理を行って仮焼粉末を作製し、該仮焼粉末とアクセプタ化合物とを１６時間を要して湿式で混合粉砕し、この混合物を熱処理して熱処理粉末を作製している。そしてその後、熱処理粉末を成形加工してセラミックグリーンシートを作製し、内部電極層とセラミックグリーンシートを交互に積層して積層体を形成し、次いで　還元雰囲気下、前記積層体を１２５０℃の焼成温度で一次焼成処理を行って半導体化した後、大気雰囲気下で二次焼成処理を行って粒界絶縁層を形成し、その後外部電極を形成し、これにより上記バリスタ機能付き積層型半導体セラミックコンデンサを得ている。
　この特許文献１では、結晶粒子の平均粒径が１．０μｍ以下であり、二次焼成の際に、粒界に酸素が行き渡りやすくなってショットキー障壁の形成が十分となり、比抵抗も大きく、３０ｋＶ以上のＥＳＤ耐圧を有した積層型半導体セラミックコンデンサが得ることが可能となる。
　また、特許文献１では、一次焼成処理における焼成温度を仮焼温度と同等又は同等以下とすることにより、一次焼成処理で結晶粒子の粒成長が促進されることが殆どなく、これにより結晶粒子が粗大化するのを抑制し、結晶粒子の平均粒径が１．０μｍ以下にしている。
国際公開２００８／００４３８９号（請求項１、請求項８、段落番号〔００３７〕、〔００９０〕～〔０１００〕）
　しかしながら、本発明者の研究結果により、特許文献１では、結晶粒界の性状によって電気特性が大きく変動し、このため安定した特性を得るのが困難であることが分かった。すなわち、特許文献１では、結晶粒界が良好な性状にあるときは、所望の特性を得ることができるものの、結晶粒界の性状によって電気特性、特にバリスタ特性が大きく変動するため、製品間で特性にバラツキが生じ、このため製品歩留まりの低下を招き、量産性に劣るという課題があった。
　本発明はこのような事情に鑑みなされたものであって、製品間での特性バラツキを抑制して、良好な電気特性を安定して得ることができる信頼性の優れた半導体セラミックとその製造方法、及びこの半導体セラミックを使用したバリスタ機能付き積層型半導体セラミックコンデンサとその方法を提供することを目的とする。
　本発明者は、上記目的を達成するために鋭意研究を行ったところ、二次焼成での再酸化により、２価のアクセプタ元素が酸化されて３価又は４価となるが、アクセプタ元素中、４価のアクセプタ元素の個数が多いほど、結晶粒界の性状が安定化し、これにより電気特性が安定するという知見を得た。
　そして、電子スピン共鳴（Electron Spin Resonance；以下、「ＥＳＲ」という。）法を使用して分析したところ、アクセプタ元素中、４価のアクセプタ元素の個数が１×１０17個／ｇ以上となるように半導体セラミックを形成することにより、粒界層の性状が安定化し、これにより製品間での特性バラツキを抑制できることが分かった。
　本発明はこれらの知見に基づきなされたものであって、本発明に係る半導体セラミックは、主成分がＳｒＴｉＯ３系化合物で形成されると共に、ドナー元素が結晶粒子中に固溶され、かつアクセプタ元素が粒界層中に存在するＳｒＴｉＯ３系粒界絶縁型の半導体セラミックであって、前記アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上であることを特徴としている。
　これにより、安定した粒界絶縁層を形成することができ、製品間での特性バラツキが抑制され、特性の安定した半導体セラミックを高効率で得ることができる。
　また、本発明の半導体セラミックは、前記４価のアクセプタ元素の個数が、ＥＳＲ吸収スペクトルから算出されるのが好ましく、これにより４価のアクセプタ元素の個数を容易に算出することができる。
　さらに、本発明の半導体セラミックは、前記アクセプタ元素は、Ｍｎ、Ｃｏ、Ｎｉ、及びＣｒのうちの少なくとも１種の元素であるのが好ましい。
　また、本発明の半導体セラミックは、ＳｒサイトとＴｉサイトとの配合モル比ｍは０．９９０≦ｍ≦１．０１０であり、アクセプタ元素の含有量は、前記Ｔｉ元素１００モルに対し０．７モル以下（ただし、０モルは含まず。）であるのが好ましい。
　また、本発明の半導体セラミックは、前記アクセプタ元素が、前記Ｔｉ元素１００モルに対し、０．３～０．５モルの範囲で含有されているのが好ましい。
　また、本発明の半導体セラミックは、前記ドナー元素は、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ中から選択された少なくとも１種の元素であるのが好ましい。
　また、本発明の半導体セラミックは、低融点酸化物が、前記Ｔｉ元素１００モルに対し０．１モル以下の範囲で含有されているのが好ましい。
　さらに、本発明の半導体セラミックは、前記低融点酸化物が、ＳｉＯ２であるのが好ましい。
　また、本発明者の鋭意研究の結果、仮焼粉末とアクセプタ化合物とをバインダを添加する前に混合粉砕し、その際、混合物の比表面積が５．０～７．５ｍ２／ｇになるまで微粉砕し、混合状態を均一乃至略均一状態とすることにより、その後バインダを混合させて一連の処理を実行しても、再酸化後には４価のアクセプタ元素の個数を１×１０17個／ｇ以上にできることが分かった。
　すなわち、本発明に係る半導体セラミックの製造方法は、Ｓｒ化合物、Ｔｉ化合物、及びドナー化合物を所定量秤量して混合粉砕した後、仮焼処理を行って仮焼粉末を作製する仮焼粉末作製工程と、前記仮焼粉末とアクセプタ化合物とを所定量秤量して混合粉砕し、その後熱処理を行って混合粉末を作製する混合粉末作製工程と、前記混合粉末にバインダを混合し、セラミックスラリーを作製するバインダ混合工程と、前記セラミックスラリーから成形体を作製する成形工程と、還元雰囲気下、前記成形体に一次焼成処理を行った後、大気雰囲気下で二次焼成処理を行い、焼結体を作製する焼成工程を含むＳｒＴｉＯ３系粒界絶縁型の半導体セラミックの製造方法において、混合粉末作製工程は、前記混合粉末の比表面積が５．０～７．５ｍ２／ｇとなるように、前記仮焼粉末と前記アクセプタ化合物との混合物を粉砕することを特徴としている。
　これによりアクセプタ化合物と仮焼粉末とが均一乃至略均一に混合されることとなり、二次焼成処理でアクセプタ元素の酸化が促進され、４価のアクセプタ元素の個数を１×１０17個／ｇ以上とすることができる。したがって、特性バラツキが抑制された安定した半導体セラミックを製造することができ、量産性を向上させることができる。
　また、一次焼成処理における焼成温度を、好ましくは１１５０～１２５０℃に設定し、仮焼温度を、好ましくは、１３００～１４５０℃に設定し、前記焼成温度を前記仮焼温度よりも低く設定することにより、結晶粒子の粒成長を抑制でき、二次焼成時に酸素が行き渡り易くなってショットキー障壁の形成を促進し、絶縁性が向上する。
　すなわち、本発明の半導体セラミックの製造方法は、焼成工程は、一次焼成処理における焼成温度を前記仮焼粉末作製工程における仮焼温度よりも低く設定して前記成形体を焼成するのが好ましい。
　また、本発明の半導体セラミックの製造方法は、前記仮焼粉末作製工程では、前記仮焼温度を１３００～１４５０℃に設定して仮焼処理を行い、前記焼成工程では、前記一次焼成処理における焼成温度を１１５０～１２５０℃に設定して焼成処理を行うのが好ましい。
　また、本発明に係るバリスタ機能付き積層型半導体セラミックコンデンサ（以下、「積層型半導体セラミックコンデンサ」という。）は、複数の半導体セラミック層と複数の内部電極層とが交互に積層されて焼結されてなる積層焼結体と、該積層焼結体の両端部に前記内部電極層と電気的に接続された外部電極とを有する積層型半導体セラミックコンデンサにおいて、前記半導体セラミック層が、上記いずれかに記載の半導体セラミックで形成されていることを特徴としている。
　また、本発明に係る積層型半導体セラミックコンデンサの製造方法は、Ｓｒ化合物、Ｔｉ化合物、及びドナー化合物を所定量秤量して混合粉砕した後、仮焼処理を行って仮焼粉末を作製する仮焼粉末作製工程と、前記仮焼粉末とアクセプタ化合物とを所定量秤量して混合粉砕し、その後熱処理を行って混合粉末を作製する混合粉末作製工程と、前記混合粉末にバインダを混合し、セラミックスラリーを作製するバインダ混合工程と、前記セラミックスラリーに成形加工を施してセラミックグリーンシートを作製し、該セラミックグリーンシートに導電性ペーストを塗布して導電膜を形成し、該導電膜とセラミックグリーンシートとが交互に積層されるようにして積層成形体を作製する成形工程と、還元雰囲気下、前記積層成形体に一次焼成処理を行った後、大気雰囲気下で二次焼成処理を行い、焼結体を作製する焼成工程とを含むＳｒＴｉＯ３系粒界絶縁型の積層型半導体セラミックコンデンサの製造方法において、前記混合粉末作製工程は、前記混合粉末の比表面積が５．０～７．５ｍ２／ｇとなるように、前記仮焼粉末と前記アクセプタ化合物との混合物を粉砕することを特徴としている。
　このように本発明では、上述した半導体セラミック及びその製造方法を使用して積層型セラミックコンデンサを得ているので、製品間での特性バラツキが抑制されたバリスタ機能を有する信頼性の優れた積層型半導体セラミックコンデンサを高効率で得ることができ、量産に適したものとなる。
　また、本発明の積層型半導体セラミックコンデンサの製造方法は、焼成工程は、一次焼成処理における焼成温度を前記仮焼粉末作製工程における仮焼温度よりも低く設定して前記成形体を焼成するのが好ましい。
　また、本発明の積層型半導体セラミックコンデンサの製造方法は、前記仮焼粉末作製工程では、前記仮焼温度を１３００～１４５０℃に設定して仮焼処理を行い、前記焼成工程では、前記一次焼成処理における焼成温度を１１５０～１２５０℃に設定して焼成処理を行うのが好ましい。
　本発明の半導体セラミックによれば、主成分がＳｒＴｉＯ３系化合物で形成されると共に、ドナー元素が結晶粒子中に固溶され、かつアクセプタ元素が粒界層中に存在するＳｒＴｉＯ３系粒界絶縁型の半導体セラミックであって、前記アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上であるので、安定した粒界絶縁層を形成することができ、製品間での特性バラツキが抑制され、特性の安定した半導体セラミックを高効率で得ることができる。
　本発明の半導体セラミックの製造方法によれば、混合粉末作製工程は、前記混合粉末の比表面積が５．０～７．５ｍ２／ｇとなるように、前記仮焼粉末と前記アクセプタ化合物との混合物を粉砕するので、アクセプタ化合物と仮焼粉末とが均一乃至略均一に混合されることとなり、二次焼成処理でアクセプタ元素の酸化が促進され、４価のアクセプタ元素の個数を１×１０17個／ｇ以上とすることができる。したがって、特性バラツキが抑制された安定した半導体セラミックを製造することができ、量産性を向上させることができる。
　また、本発明の積層型半導体セラミックコンデンサ及びその製造方法によれば、上記半導体セラミック及びその製造方法を使用しているので、製品間での特性バラツキが抑制されたバリスタ機能を有する信頼性の優れた積層型半導体セラミックコンデンサを高効率で得ることができ、量産に適したものとなる。
本発明に係る積層型半導体セラミックコンデンサの一実施の形態を模式的に示す断面図である。 実施例における試料番号１のＥＳＲ吸収スペクトルである。 実施例における試料番号３のＥＳＲ吸収スペクトルである。 実施例における試料番号４のＥＳＲ吸収スペクトルである。 実施例における試料番号１の電流－電圧特性図である。 実施例における試料番号２の電流－電圧特性図である。 実施例における試料番号３の電流－電圧特性図である。 実施例における試料番号４の電流－電圧特性図である。 電源ラインに配されたバイパスコンデンサにツェナーダイオードを並列接続した場合の電気回路図である。 積層型半導体セラミックコンデンサを電源ラインに接続した場合の電気回路図である。
　次に、本発明の実施の形態を詳説する。
　図１は本発明に係る積層型半導体セラミックコンデンサの一実施の形態を模式的に示す断面図である。
　この積層型半導体セラミックコンデンサは、部品素体４と、該部品素体４の両端部に形成された外部電極３ａ、３ｂとを備えている。
　部品素体４は、複数の半導体セラミック層１ａ～１ｇと複数の内部電極層２ａ～２ｆとが交互に積層されて焼結されてなる積層焼結体からなり、内部電極層２ａ、２ｃ、２ｅは、部品素体４の一方の端面に露出すると共に、一方の外部電極３ａと電気的に接続され、内部電極層２ｂ、２ｄ、２ｆは、部品素体４の他方の端面に露出すると共に、他方の外部電極３ｂと電気的に接続されている。
　内部電極層２ａ～２ｆに使用される導電性材料は、特に限定されるものではないが、安価で良導電性を有するＮｉ、Ｃｕ等を主成分とした卑金属材料を好んで使用することができる。
　半導体セラミック層１ａ～１ｇは、主成分がＳｒＴｉＯ３系材料からなり、ドナー元素が結晶粒子中に固溶されると共に、アクセプタ元素が、粒界層中に存在している。すなわち、半導体セラミック層１ａ～１ｇは、半導体からなる結晶粒子と、結晶粒子の周囲に形成される粒界層との集合体からなり、結晶粒子同士が粒界層を介して静電容量を形成する。そしてこれら半導体セラミック層１ａ～１ｇが内部電極層２ａ、２ｃ、２ｅと内部電極層２ｂ、２ｄ、２ｆとの対向面間で直列に、或いは並列に繋げることで、全体として所望の静電容量を得ている。
　上記半導体セラミック層１ａ～１ｇは、アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上とされている。
　すなわち、この種の半導体セラミック層１ａ～１ｇは、還元雰囲気下での一次焼成処理によりセラミックを半導体化させ、続く大気雰囲気下での二次焼成処理により粒界層を絶縁化し、これにより粒界絶縁層を形成している。そして、アクセプタ元素を粒界絶縁層中に存在させることにより、粒界絶縁層は、電気的に活性化するエネルギー準位（粒界準位）を形成してショットキー障壁の形成を促進し、これにより絶縁抵抗を向上させることができる。
　ところで、上記半導体セラミックでは、通常、アクセプタ素原料としてはＭｎ2+等の２価のアクセプタ元素を有する材料が使用される。そして、２価のアクセプタ元素は、二次焼成処理で酸化されて３価又は４価となる。しかしながら、３価のアクセプタ元素が多い場合は再酸化が不十分であることから、粒界層の性状が安定性を欠く。このため製品間でバリスタ特性にバラツキが生じ、その結果、ＥＳＤに対する耐性にもバラツキが生じ易くなり良好な特性を有する半導体セラミックを安定的に得るのは困難となる。
　これに対し４価のアクセプタ元素が多い場合は、十分に再酸化が行われて粒界が十分に絶縁化されており、したがって粒界層の性状が安定化して電気特性が安定し、これにより製品間で特性バラツキが抑制されたバリスタ特性を有し、ＥＳＤに対する耐性も良好な信頼性を得ることが可能となる。
　そのためには４価のアクセプタ元素の個数は１×１０17個／ｇ以上が必要である。例えば、アクセプタ元素としてＭｎを使用した場合、二次焼成前には２価であるＭｎが、二次焼成での再酸化処理によって３価又は４価となる。
　しかしながら、Ｍｎ4+の個数が１×１０17個／ｇ未満の場合は、再酸化が十分になされずにＭｎ3+の個数が相対的に多くなり、このため粒界層の性状が不安定となって製品間でバリスタ特性にバラツキが生じ、製品歩留まりが低下して良好な信頼性を有する積層型半導体セラミックコンデンサを得られなくなるおそれがある。
　これに対しＭｎ4+の個数が１×１０17個／ｇ以上の場合は、再酸化が十分になされて粒界層の性状が安定化し、これにより製品間で特性バラツキが抑制された良好なバリスタ特性を有し、十分なＥＳＤ耐圧を安定的に確保できる信頼性の優れた半導体セラミックを得ることができる。
　アクセプタ元素の含有モル量は特に限定されるものではないが、Ｔｉ元素１００モルに対し０．７モルを超えると、ＥＳＤ耐圧の低下を招き、好ましくない。
　したがって、アクセプタ元素の含有モル量は、好ましくはＴｉ元素１００モルに対し０．７モル以下（ただし、０モルを含まず。）、より好ましくは０．３～０．５モルがよい。
　また、このようなアクセプタ元素としては、特に限定されるものではなく、上記したＭｎの他、Ｃｏ、Ｎｉ、Ｃｒ等を使用することができる。
　このアクセプタ元素の価数の同定及び個数の算出は、ＥＳＲ法を使用して求めることができる。
　ＥＳＲ法によれば、不対電子を掃引磁場Ｈの中におくと、ゼーマン分裂によりスピンの有するエネルギーが分裂する。そして、一定振動数νのマイクロ波を試料に照射しながら磁場Ｈを掃引すると、数式（１）を満足したときに共鳴現象が生じ、ＥＳＲ吸収が観測される。
　ｈν＝ｇβＨ　…（１）
　ここで、ｈはプランクの定数、βはボーア磁子であり、ｇは分光学的分離定数（以下、「ｇ因子」という。）である。
　すなわち、ｇ因子は、物質固有の値であって、共鳴磁場の位置を示す。したがってＥＳＲ吸収スペクトル上で吸収強度のピークに相当するｇ因子の数値から、試料中のアクセプタ元素の価数を同定することができる。
　そして、ＥＳＲスペクトルの吸収強度は不対電子の数に比例することから、吸収曲線の積分値とスピン数が既知の基準物質（例えば、ＣｕＳＯ４・５Ｈ２Ｏ）の吸収曲線の積分値との比率から、アクセプタ元素の個数を算出することができる。
　尚、４価のアクセプタ元素の個数を１×１０17個／ｇ以上とするためには、仮焼粉末とアクセプタ化合物とを均一乃至略均一に混合させる必要があり、そのためには、後述するようにバインダを添加する前に仮焼粉末とアクセプタ化合物との混合物を比表面積が５．０～７．５ｍ２／ｇの範囲になるまで、予め混合粉砕しておく必要がある。
　このように本実施の形態の半導体セラミックによれば、アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上であるので、粒界層の性状が安定化し、これにより製品間での特性バラツキが抑制され、特性の安定した半導体セラミックを高効率で得ることができる。
　そして、上記半導体セラミックを使用して製造された積層型半導体セラミックコンデンサは、バリスタ特性やＥＳＤに対する耐性が安定した信頼性に優れたものとなる。
　また、上記積層型半導体セラミックコンデンサは、コンデンサとツェナーダイオードの機能を１個の素子で担うことができることから、部品点数の削減や低コスト化を図ることができ、更には設計の標準化も容易となり、付加価値の高い積層型半導体セラミックコンデンサを実現することができる。
　尚、本実施の形態では、ＳｒサイトとＴｉサイトとの配合モル比ｍは、０．９９０≦ｍ≦１．０１０となるように調製するのが好ましい。
　すなわち、Ｓｒを化学量論組成よりも過剰に含有させることにより、結晶粒子に固溶されずに結晶粒界に析出したＳｒが粒成長を抑制し、これにより微粒の結晶粒子が得られる。そして結晶粒子が微粒化することによって結晶粒界に酸素が行き渡りやすくなり、ショットキー障壁の形成を促進し、良好な絶縁抵抗を確保することができる。
　ただし、配合モル比ｍは１．０１０を超えると、結晶粒子に固溶されなかったＳｒの結晶粒界への析出が増加し、粒界絶縁層の厚みが過度に厚くなって静電容量の過度の低下を招くおそれがある。
　一方、Ｔｉを化学量論組成よりも過剰に含有させた場合は、結晶粒子が若干粗大化し、絶縁抵抗は低下傾向となるものの、製品間でバラツキが生じることなく十分に実用性に耐えうる絶縁抵抗を確保でき、しかもＥＳＤ耐圧も良好に維持することができる。
　ただし、配合モル比ｍが０．９９０未満になると、結晶粒子の平均粒径が過度に粗大化して絶縁性の低下が顕著となり、しかもＥＳＤ耐圧も低下する。
　したがって、配合モル比ｍは０．９９０≦ｍ≦１．０１０となるように調製するのが好ましい。
　ドナー元素は、上述したように還元雰囲気で焼成処理を行ってセラミックを半導体化するために結晶粒子中に固溶させているが、その含有量は特に限定されない。ただし、ドナー元素がＴｉ元素１００モルに対し０．２モル未満の場合は静電容量の過度の低下を招くおそれがある。一方、ドナー元素がＴｉ元素１００モルに対し１．２モルを超えると焼成温度の許容温度幅が狭くなるおそれがある。
　したがって、ドナー元素の含有モル量はＴｉ元素１００モルに対し０．２～１．２モル、好ましくは０．４～１．０モルがよい。
　そして、このようなドナー元素としては、特に限定されるものではなく、例えば、例えば、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ等を使用することができる。
　また、半導体セラミックの結晶粒子の平均粒径は１．５μｍ以下が好ましい。
　すなわち、結晶粒子の平均粒径が１．５μｍを超えると、平均粒径が大きくなりすぎ、二次焼成時に酸素が行き渡りにくくなり、このためショットキー障壁の形成が不十分となって絶縁抵抗の低下を招くおそれがある。
　また、上記半導体セラミック１中に、Ｔｉ元素１００モルに対し、０．１モル以下の範囲で低融点酸化物を添加するのも好ましく、このような低融点酸化物を添加することにより、焼結性を向上させることができると共に上記アクセプタ元素の結晶粒界への偏析を促進することができる。
　尚、低融点酸化物の含有モル量を上記範囲としたのは、その含有モル量がＴｉ元素１００モルに対し、０．１モルを超えると静電容量の過度の低下を招き、所望の電気特性が得られないおそれがあるからである。
　この場合、低融点酸化物としては、特に限定されるものではなく、ＳｉＯ２、Ｂやアルカリ金属元素（Ｋ、Ｌｉ、Ｎａ等）を含有したガラスセラミック、銅－タングステン塩等を使用することができるが、ＳｉＯ２が好んで使用される。
　次に、上記積層型半導体セラミックコンデンサの製造方法の一実施の形態を説明する。
　まず、セラミック素原料としてＳｒＣＯ３等のＳｒ化合物、ＬａやＳｍ等のドナー元素を含有したドナー化合物、及び、例えば比表面積が１０ｍ２／ｇ以上（平均粒径：約０．１μｍ以下）のＴｉＯ２等、微粒のＴｉ化合物をそれぞれ用意し、所定量秤量する。
　次いで、この秤量物に所定量（例えば、１～３重量部）の分散剤を添加し、ＰＳＺ（Partially Stabilized Zirconia；「部分安定化ジルコニア」）ボール等の粉砕媒体及び純水と共にボールミルに投入し、該ボールミル内で十分に湿式混合してスラリーを作製する。
　次に、このスラリーを蒸発乾燥させた後、大気雰囲気下、所定温度（例えば、１３００℃～１４５０℃）で２時間程度、仮焼処理を施し、ドナー元素が固溶した仮焼粉末を作製する（仮焼粉末作製工程）。
　次いで、ＭｎやＣｏ等のアクセプタ元素を含有したアクセプタ化合物を所定量秤量し、必要に応じてＳｉＯ２等の低融点酸化物を所定量秤量する。次いで、これらアクセプタ化合物及び低融点酸化物を仮焼粉末と混合し、純水及び有機系分散剤を添加し、再度前記粉砕媒体と共にボールミルに投入し、該ボールミル内で所定時間（例えば、２４～３６時間）湿式で十分に混合粉砕する。そしてその後、蒸発乾燥させ、大気雰囲気下、所定温度（例えば、５００～７００℃）で５時間程度、熱処理を行い、分散剤に含有される有機成分等を除去し、比表面積が５．０～７．５ｍ２／ｇの微粒の混合粉末を作製する（混合粉末作製工程）。
　次に、この混合粉末に純水、有機系分散剤を適量添加し、再び、ボールミル内で十分に湿式混合する。そしてこの後、有機バインダや界面活性剤等を適宜添加して十分に湿式で混合し、これによりセラミックスラリーを得る（バインダ混合工程）。
　尚、仮焼粉末とアクセプタ化合物とを混合させる際に、バインダを添加するのは好ましくない。すなわち、仮焼粉末及びアクセプタ化合物の混合物にバインダを添加した場合は、たとえ比表面積が５．０～７．５ｍ２／ｇとなるまで微粉砕しても、バインダの影響を受け、混合状態を均一乃至略均一にするのが困難となる。このため二次焼成での再酸化が不十分となって２価のアクセプタ元素が４価に酸化されずに３価の状態で存在する確率が増加し、４価のアクセプタ元素の個数が１×１０17個／ｇ未満になるおそれがある。
　次に、ドクターブレード法、リップコータ法、ダイコータ法等の成形加工法を使用してセラミックスラリーに成形加工を施し、所定厚みのセラミックグリーンシートを作製する。
　次いで、内部電極用導電性ペーストを使用してセラミックグリーンシート上にスクリーン印刷法、グラビア印刷法、又は真空蒸着法、スパッタリング法などを用いた転写等を施し、前記セラミックグリーンシートの表面に所定パターンの導電膜を形成する。
　次いで、導電膜が形成されたセラミックグリーンシートを所定方向に複数枚積層すると共に、導電膜の形成されていない外層用のセラミックグリーンシートを積層した後、圧着し、所定寸法に切断して積層体を作製する（成形工程）。
　そしてこの後、窒素雰囲気下、３００～５００℃の温度で２時間程度、脱バインダ処理を行なう。次いで、Ｈ２ガスとＮ２ガスが所定の流量比（例えば、Ｈ２／Ｎ２＝０．０２５／１００～１／１００）となるように還元雰囲気とされた焼成炉を使用し、該焼成炉内で、１１５０～１２５０℃の温度で２時間程度、一次焼成を行い、積層体を半導体化する。
　このように一次焼成処理における焼成温度（１１５０～１２５０℃）を仮焼処理における仮焼温度（１３００～１４５０℃）よりも低くすることで、一次焼成処理において結晶粒子の粒成長が促進されることがほとんどなく、結晶粒子が粗大化するのを抑制することができ、結晶粒子の平均粒径を１．５μｍ以下にすることができる。
　そして、このように積層体を半導体化した後、大気雰囲気下、６００～９００℃の低温で１時間程度、二次焼成を行い半導体セラミックに再酸化処理を施し、これにより内部電極２が埋設された積層焼結体からなる部品素体４が作製される（焼成工程）。
　次に、部品素体４の両端部に外部電極用導電性ペーストを塗布し、焼付処理を行い、外部電極３ａ、３ｂを形成し、これにより積層型半導体セラミックコンデンサが製造される。
　尚、外部電極３ａ、３ｂの形成方法として、印刷、真空蒸着、又はスパッタリング等で形成してもよい。また、未焼成の積層体の両端部に外部電極用導電性ペーストを塗布した後、積層体と同時に焼成処理を施すようにしてもよい。
　外部電極用導電性ペーストに含有される導電性材料についても特に限定されるものではないが、Ｇａ、Ｉｎ、Ｎｉ、Ｃｕ等の材料を使用するのが好ましく、さらに、これらの電極上にＡｇ電極を形成することも可能である。
　このように本実施の形態では、混合粉末作製工程で、バインダを添加せずに、仮焼粉末、アクセプタ化合物、及び低融点酸化物を比表面積が５．０～７．５ｍ２／ｇ以上になるまで混合粉砕しているので、混合状態を均一乃至略均一にすることができ、その後の焼成処理における二次焼成処理で再酸化が促進され、４価のアクセプタ元素の個数を１．０×１０17個／ｇ以上とすることができる。そしてその結果、バリスタ特性やＥＳＤに対する耐性のバラツキが抑制された信頼性に優れた半導体セラミック、延いては積層型半導体セラミックコンデンサを安定的に得ることができ、量産に適した製法を実現することができる。
　尚、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、固溶体を固相法で作製しているが、固溶体の作製方法は特に限定されるものではなく、例えば水熱合成法、ゾル・ゲル法、加水分解法、共沈法等任意の方法を使用することができる。
　次に、本発明の実施例を具体的に説明する。
〔試料の作製〕
（試料番号１）
　セラミック素原料としてＳｒＣＯ３、比表面積が３０ｍ２／ｇ（平均粒径：約３０ｎｍ）のＴｉＯ２、及びドナー化合物としてのＬａＣｌ３を用意した。そして、Ｌａの含有量がＴｉ元素１００モルに対し０．８モルとなるようにＬａＣｌ３を秤量し、さらにＳｒサイトとＴｉサイトとの配合モル比ｍ（＝Ｓｒサイト／Ｔｉサイト）が１．０００となるようにＳｒＣＯ３及びＴｉＯ２を秤量した。
　次いで、これらの秤量物１００重量部に対し３重量部のポリカルボン酸アンモニウム塩を分散剤として添加した後、粉砕媒体として直径２ｍｍのＰＳＺボール及び純水と共にボールミルに投入し、該ボールミル内で１６時間湿式混合し、スラリーを作製した。
　次に、このスラリーを蒸発乾燥させた後、大気雰囲気下、１４００℃の温度で２時間仮焼処理を施し、Ｌａが結晶粒子に固溶した仮焼粉末を得た（仮焼粉末作製工程）。
　次に、アクセプタ元素としてのＭｎ元素の含有量が、Ｔｉ元素１００モルに対し０．３モルとなるようにＭｎＣＯ３を前記仮焼粉末に添加し、さらにＳｉ元素の含有量が、Ｔｉ元素１００モルに対し０．１モルとなるようにＳｉＯ２を前記仮焼粉末に添加し、さらに分散剤の含有量が１重量％となるように該分散剤を前記仮焼粉末に添加した。次いで、再び直径２ｍｍのＰＳＺボール及び純水と共にボールミルに投入し、該ボールミル内で２４時間湿式で混合粉砕した。尚、本実施例では、ＭｎＣＯ３を仮焼粉末に添加しているが、ＭｎＣｌ２溶液やＭｎゾル溶液を添加してもよい。また、ＳｉＯ２を仮焼粉末に添加しているが、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）等を添加してもよい。
　そしてこの後、蒸発乾燥させ、大気雰囲気下、５００℃で５時間、熱処理を行い、分散剤等の有機成分を除去し、混合粉末を得た（混合粉末作製工程）。
　次に、純水及び分散剤を前記混合粉末に適量添加し、再び直径２ｍｍのＰＳＺボールと共にボールミルに投入し、該ボールミル内にて湿式で４時間混合した。そしてこの後、有機バインダとしての水溶性のアクリルバインダや可塑剤、更には界面活性剤を適量添加し、湿式で１．５時間混合処理を行い、これによりセラミックスラリーを作製した。
　次に、リップコータ法を使用してこのセラミックスラリーに成形加工を施し、焼成後の半導体セラミック層の厚みが２５μｍとなるようにセラミックグリーンシートを作製した。次いで、Ｎｉを主成分とする内部電極用導電性ペーストを使用してセラミックグリーンシート上にスクリーン印刷を施し、前記セラミックグリーンシートの表面に所定パターンの導電膜を形成した。
　次いで、導電膜の形成されたセラミックグリーンシートを所定方向に所定枚数積層した後、導電膜の形成されていない外層用のセラミックグリーンシートを上下に付与し、その後厚みが０．５ｍｍ程度となるように熱圧着し、セラミックグリーンシートと内部電極とが交互に積層されたブロック体を得た。そしてこの後、このブロック体を所定寸法に切断して積層体とした（成形工程）。
　次に、該積層体を窒素雰囲気中、温度４００℃で２時間脱バインダ処理を行い続いてＨ２：Ｎ２＝１：１００の流量比に調製された還元雰囲気下、１２１０℃の温度で２時間、積層体に一次焼成を施し、積層体を半導体化した。
　次に、大気雰囲気下、７００℃の温度で１時間、二次焼成を行って再酸化処理を施し、これにより粒界に酸素を分散させて粒界絶縁層を形成し、その後、端面を研磨して部品素体を作製した（焼成工程）。
　次いで、この部品素体の両端面にスパッタリングを施し、Ｎｉ－Ｃｒ層、Ｎｉ－Ｃｕ層、Ａｇ層からなる三層構造の外部電極を形成した。次いで、電解めっきを施し、外部電極の表面にＮｉ皮膜及びＳｎ皮膜を順次形成し、これにより静電容量が約１ｎＦの試料番号１の試料を作製した。尚、得られた各試料の外径寸法は、長さＬ：１．０ｍｍ、幅Ｗ：０．５ｍｍ、厚みＴ：０．５ｍｍ、半導体セラミック層の有効積層数は、１０層であった。
（試料番号２）
　混合粉末作製工程における混合粉砕時間を３６時間とした以外は試料番号１と同様の方法・手順で、静電容量が約１ｎＦの試料番号２の試料を作製した。尚、半導体セラミック層の有効積層数は、試料番号１と同様、１０層であった。
（試料番号３）
　混合粉末作製工程における混合粉砕時間を１６時間とした以外は試料番号１と同様の方法・手順で、静電容量が約１ｎＦの試料番号３の試料を作製した。尚、半導体セラミック層の有効積層数は、試料番号１と同様、１０層であった。
（試料番号４）
　試料番号１と同様の方法・手順で仮焼粉末作製工程を実施し、仮焼粉末を得た。
　次に、分散剤が１重量％となるように仮焼粉末に分散剤を添加し、その後、再び直径２ｍｍのＰＳＺボール及び純水と共にボールミルに投入し、該ボールミル内で２４時間湿式で粉砕した。その後、得られたスラリーを排出し、蒸発乾燥し、さらに５００℃の温度で５時間、熱処理を行い、分散剤等の有機成分を除去し、仮焼物の粉砕粉末を得た（仮焼粉末粉砕工程）。
　次に、Ｍｎ元素の含有量が、Ｔｉ元素１００モルに対し０．３モルとなるようにＭｎＣＯ３を混合粉末に添加し、またＳｉ元素の含有量が、Ｔｉ元素１００モルに対し０．１モルとなるようにＳｉＯ２を仮焼物の粉砕粉末に添加し、さらに純水、及び分散剤を適量添加し、再び直径２ｍｍのＰＳＺボールと共にボールミルに投入し、該ボールミル内にて湿式で４時間混合した。そしてこの後、有機バインダとしての水溶性のアクリル系バインダや、さらには界面活性剤を適量添加し、湿式で１．５時間混合処理を行い、これによりセラミックスラリーを作製した（バインダ作製工程）。
　その後は試料番号１と同様の方法・手順で、静電容量が約１ｎＦの試料番号４の試料を作製した。尚、半導体セラミック層の有効積層数は、試料番号１と同様、１０層であった。
〔試料の評価〕
　試料番号１～３の各試料について、混合粉末が得られた時点で、ＢＥＴ法により比表面積を測定した。また、試料番号４の試料については、仮焼物の粉砕粉末の比表面積を測定した。
　また、別途、円板試料を作製し、ＥＳＲ法を使用して半導体セラミック中に含まれるＭｎ4+の個数を求めた。
　すなわち、まず、試料番号１～４で作製したセラミックグリーンシートを所定枚数積層し、厚みが０．５ｍｍ程度となるように熱圧着し、これを円板状に打ち抜き、成形体を作製した。
　次いで、得られた成形体を試料番号１と同様の条件で焼成し、直径５ｍｍ、厚み０．５ｍｍからなる試料番号１～４のＥＳＲ吸収スペクトル測定用の円板試料を得た。
　次いで、ＥＳＲ装置（ＢＲＵＫＥＲ社製ＥＭＸ）を使用し、上記円板試料を粉砕した試料にＸバンド（周波数：９．５ＧＨｚ）のマイクロ波を照射しながら、ＥＳＲ吸収スペクトルを測定した。
　図２は試料番号１のＥＳＲ吸収スペクトル、図３は試料番号３のＥＳＲ吸収スペクトル、図４は試料番号４のＥＳＲ吸収スペクトルをそれぞれ示している。図中、横軸はｇ因子（－）、縦軸はＥＳＲ吸収強度（a.u.）である。
　試料番号３、４は、図３及び図４から明らかなように、吸収位置を示すｇ因子での吸収強度のピークが小さく、Ｍ4+の個数が少ないことが分かった。
　これに対し試料番号１は、図２に示すように、吸収位置を示すｇ因子での吸収強度のピークが大きく、Ｍ4+の個数が多いことが分かった。
　尚、試料番号２については、図示を省略したが、試料番号１と略同様の吸収スペクトルが得られた。
　次に、これら試料番号１～４のＥＳＲ吸収スペクトルの積分値を求めた。また、標準試料としてＣｕＳＯ４・５Ｈ２Ｏを使用して同様に吸収スペクトルを測定し、その積分値を求めた。
　次いで、これらの積分値の比率、標準試料のスピン数、及びＭｎ4+の不対電子数に基づき、Ｍｎ4+の個数を算出した。
　また、試料番号１～４の各試料１００個について、ＥＳＤのイミュニティ試験規格であるＩＥＣ６１０００－４－２（国際規格）に準拠し、正逆１０回印加し、接触放電させて３０ｋＶでのＥＳＤ耐圧試験を行った。
　表１は、試料番号１～４の各試料における製造条件とその測定結果を示している。尚、表中、試料番号４における混合粉末作製工程の混合粉砕時間は、仮焼粉末粉砕工程における粉砕時間を記載している。
Figure JPOXMLDOC01-appb-T000001
　試料番号３は、混合粉末作製工程でＭｎＣＯ３及びＳｉＯ２を添加しているが、Ｍｎ4+の個数が４．５×１０16個／ｇと少なく、３０ｋＶでのＥＳＤ耐圧試験で１００個中、２８個が破壊した。これは、混合粉砕時間が１６時間と短いため、混合粉末の比表面積が４．２ｍ２／ｇと小さく、このため均一乃至略均一状態になるまで混合粉砕されず、その結果、二次焼成で再酸化が十分に行なわれなかったためと思われる。
　また、試料番号４は、混合粉末作製工程での混合粉砕時間は２４時間と長く、したがって仮焼物の粉砕粉末の比表面積は５．１ｍ２／ｇと大きいが、３０ｋＶでのＥＳＤ耐圧試験で１００個中、３５個が破壊した。これは、ＭｎＣＯ３及びＳｉＯ２をバインダ混合工程で添加しているため、バインダの影響によりＭｎ成分を仮焼粉末中で均一乃至略均一に混合させることができず、このため二次焼成で再酸化が十分に行なわれず、粒界層の性状が不安定となり、製品歩留まりの低下を招いたものと思われる。
　これに対し試料番号１、２は、混合粉末作製工程でＭｎＣＯ３及びＳｉＯ２を添加し、しかも混合粉砕時間が２４～３６時間と長く、混合粉末の比表面積は５．３～７．４ｍ２／ｇとなり、したがって微粒で均一乃至略均一に混合粉砕されており、二次焼成で再酸化が十分に行なわれたことから、Ｍｎ4+の個数は２．８～４．８×１０17個／ｇとなって１．０×１０17個／ｇ以上となり、３０ｋＶでのＥＳＤ耐圧試験で破壊した試料は皆無であった。
　次に、試料番号１～４の各試料２０個について、１～１００Ｖの間で印加電圧をステップ状に変化させ、各印加電圧に対する電流値を測定し、これにより電圧電流特性を求め、バリスタ特性を評価した。
　図５は試料番号１の電圧－電流特性、図６は試料番号２の電圧－電流特性、図７は試料番号３の電圧－電流特性、図８は試料番号４の電圧－電流特性をそれぞれ示している。図中、横軸は電圧（Ｖ）、縦軸は電流（Ａ）である。
　試料番号３、４は、図７及び図８に示すように、印加電圧に対する電流値のバラツキが大きく、安定したバリスタ特性を得ることができなかった。
　これに対し試料番号１、２は、図５及び図６に示すように、印加電圧に対する電流値のバラツキが小さく、実用に耐えうる安定したバリスタ特性を得ることができることが分かった。
　製品間の特性バラツキが小さく、バリスタ特性が良好で信頼性の優れたバリスタ機能付き積層型半導体セラミックコンデンサの実現が可能となり、コンデンサとツェナーダイオードとを１素子で担うことができる。
１ａ～１ｇ　半導体セラミック層
２ａ～２ｆ　内部電極層
３ａ、３ｂ　外部電極
４　部品素体（積層焼結体）

Claims (15)

  1. 　主成分がＳｒＴｉＯ３系化合物で形成されると共に、ドナー元素が結晶粒子中に固溶され、かつアクセプタ元素が粒界層中に存在するＳｒＴｉＯ３系粒界絶縁型の半導体セラミックであって、
    　前記アクセプタ元素中、４価のアクセプタ元素の個数が、１×１０17個／ｇ以上であることを特徴とする半導体セラミック。
  2. 　前記４価のアクセプタ元素の個数は、電子スピン共鳴吸収スペクトルから算出されることを特徴とする請求項１記載の半導体セラミック。
  3. 　前記アクセプタ元素は、Ｍｎ、Ｃｏ、Ｎｉ、及びＣｒのうちの少なくとも１種の元素であることを特徴とする請求項１又は請求項２記載の半導体セラミック。
  4. 　ＳｒサイトとＴｉサイトとの配合モル比ｍは０．９９０≦ｍ≦１．０１０であり、アクセプタ元素の含有量は、前記Ｔｉ元素１００モルに対し０．７モル以下（ただし、０モルは含まず。）であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体セラミック。
  5. 　前記アクセプタ元素は、前記Ｔｉ元素１００モルに対し、０．３～０．５モルの範囲で含有されていることを特徴とする請求項４記載の半導体セラミック。
  6. 　前記ドナー元素は、Ｌａ、Ｎｄ、Ｓｍ、Ｄｙ、Ｎｂ、及びＴａ中から選択された少なくとも１種の元素であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体セラミック。
  7. 　低融点酸化物が、前記Ｔｉ元素１００モルに対し０．１モル以下の範囲で含有されていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体セラミック。
  8. 　前記低融点酸化物が、ＳｉＯ２であることを特徴とする請求項７記載の半導体セラミック。
  9. 　Ｓｒ化合物、Ｔｉ化合物、及びドナー化合物を所定量秤量して混合粉砕した後、仮焼処理を行って仮焼粉末を作製する仮焼粉末作製工程と、
    　前記仮焼粉末とアクセプタ化合物とを所定量秤量して混合粉砕し、その後熱処理を行って混合粉末を作製する混合粉末作製工程と、
    　前記混合粉末にバインダを混合し、セラミックスラリーを作製するバインダ混合工程と、
    　前記セラミックスラリーから成形体を作製する成形工程と、
    　還元雰囲気下、前記成形体に一次焼成処理を行った後、大気雰囲気下で二次焼成処理を行い、焼結体を作製する焼成工程とを含むＳｒＴｉＯ３系粒界絶縁型の半導体セラミックの製造方法において、
    　前記混合粉末作製工程は、前記混合粉末の比表面積が５．０～７．５ｍ２／ｇとなるように、前記仮焼粉末と前記アクセプタ化合物との混合物を粉砕することを特徴とする半導体セラミックの製造方法。
  10. 　焼成工程は、一次焼成処理における焼成温度を前記仮焼粉末作製工程における仮焼温度よりも低く設定して前記成形体を焼成することを特徴とする請求項９記載の半導体セラミックの製造方法。
  11. 　前記仮焼粉末作製工程では、前記仮焼温度を１３００～１４５０℃に設定して仮焼処理を行い、前記焼成工程では、前記一次焼成処理における焼成温度を１１５０～１２５０℃に設定して焼成処理を行うことを特徴とする請求項９又は請求項１０記載の半導体セラミックの製造方法。
  12. 　複数の半導体セラミック層と複数の内部電極層とが交互に積層されて焼結されてなる積層焼結体と、該積層焼結体の両端部に前記内部電極層と電気的に接続された外部電極とを有するバリスタ機能付き積層型半導体セラミックコンデンサにおいて、
    　前記半導体セラミック層が、請求項１乃至請求項８のいずれかに記載の半導体セラミックで形成されていることを特徴とするバリスタ機能付き積層型半導体セラミックコンデンサ。
  13. 　Ｓｒ化合物、Ｔｉ化合物、及びドナー化合物を所定量秤量して混合粉砕した後、仮焼処理を行って仮焼粉末を作製する仮焼粉末作製工程と、
    　前記仮焼粉末とアクセプタ化合物とを所定量秤量して混合粉砕し、その後熱処理を行って混合粉末を作製する混合粉末作製工程と、
    　前記混合粉末にバインダを混合し、セラミックスラリーを作製するバインダ混合工程と、
    　前記セラミックスラリーに成形加工を施してセラミックグリーンシートを作製し、該セラミックグリーンシートに導電性ペーストを塗布して導電膜を形成し、該導電膜とセラミックグリーンシートとが交互に積層されるようにして積層成形体を作製する成形工程と、
    　還元雰囲気下、前記積層成形体に一次焼成処理を行った後、大気雰囲気下で二次焼成処理を行い、焼結体を作製する焼成工程とを含むＳｒＴｉＯ３系粒界絶縁型のバリスタ機能付き積層型半導体セラミックコンデンサの製造方法において、
    　前記混合粉末作製工程は、前記混合粉末の比表面積が５．０～７．５ｍ２／ｇとなるように、前記仮焼粉末と前記アクセプタ化合物との混合物を粉砕することを特徴とするバリスタ機能付き積層型半導体セラミックコンデンサの製造方法。
  14. 　焼成工程は、一次焼成処理における焼成温度を前記仮焼粉末作製工程における仮焼温度よりも低く設定して前記成形体を焼成することを特徴とする請求項１３記載のバリスタ機能付き積層型半導体セラミックコンデンサの製造方法。
  15. 　前記仮焼粉末作製工程では、前記仮焼温度を１３００～１４５０℃に設定して仮焼処理を行い、前記焼成工程では、前記一次焼成処理における焼成温度を１１５０～１２５０℃に設定して焼成処理を行うことを特徴とする請求項１３又は請求項１４記載のバリスタ機能付き積層型半導体セラミックコンデンサの製造方法。
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